JP2014192298A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置1は、電極20と当該電極に接続される複数のリード線30を有する基板2と、方形であって長辺301と短辺302及び角部303を有し、基板2に実装される半導体素子3とからなり、半導体素子3は電極20と接続されるバンプ40を有し、アンダーフィル50が基板2と半導体素子3間と、半導体素子3周囲の基板2上に伸張されてなり、オーバーコート60が基板2上でリード線30を覆い、リード線30のうち、少なくとも半導体素子3の長辺301に沿い角部303に最も近く配設されたバンプ40に対応する電極に接続されるリード線は、屈曲部が連続して少なくとも2つあり、同じ方向に屈曲して形成され、平面視で半導体素子3の短辺側へ配線される。
【選択図】図1
Description
基板はアンダーフィル領域に連続するか重畳するようにオーバーコートで覆われた領域(オーバーコート領域)を有する。リード線はアンダーフィル領域の外の基板上では、オーバーコートで覆われて水分等による腐食劣化から防護される。
基板上のリード線は様々なパターンで配設される。従来例えば特許文献1や、特許文献2のようなパターンが開示されている。
角部隣接領域ではアンダーフィル伸張量が少ない為、この領域でアンダーフィル領域とオーバーコート領域との間に隙間、即ちアンダーフィル、オーバーコートのいずれにも覆われない基板の領域(隙間領域)が生じる。少なくとも角部に最も近く配設された基板の電極に接続されるリード線は、例えば特許文献1記載の配線パターンのように、半導体素子の直近の長辺を平面視で直線状に経由してアンダーフィル領域から導出されると、隙間領域を経由することになるため、リード線に水分等による腐食劣化を発生させてしまう。
そこで、特許文献2に開示されている配線パターンのように、角部に近い電極のリード線を長辺側ではなく、短編側へ屈曲させて配線することが考案される。しかしながら、この配線パターンでは、直角の一つの屈曲部のみにて配線されているため屈曲部に沿って伸張するアンダーフィルの流動性を減じせしめ、屈曲部のアンダーフィル内に気泡を生じ、気泡の残存物若しくは気泡を通じて進入する水分等によるリード線の腐食劣化を発生させてしまう、という課題があった。
図1は、本発明の実施形態1に係る半導体装置1の平面図である。本実施形態における半導体装置1は、基板2と当該基板2に実装される半導体素子3を備える。基板2にはPCB(Printed Cicuit Board)やFPC(Flexible Printed Cicuit)などが用いられる。
基板2上には電極20と当該電極20に接続される複数のリード線30が形成されている。半導体素子3が基板2にボンディングされ、半導体素子3のバンプ40が電極20に接続される。なお図1は半導体装置1を半導体素子3側から平面視した図であり、便宜上対応する電極20とバンプ40は、相互に接続された状態図として一つの四角形で記述してある。
ここで「内側」とは、平面視で電極20と半導体素子3の中心部に重なる領域をいい、「外側」とは平面視で半導体素子3に重ならない領域をいう。
アンダーフィル50は半導体素子3と基板2とを固着させる以外に、基板2上に配線されている複数のリード線30を覆うことにより、当該リード線30の外気や水分等による腐食を防止する機能も果たしている。その為にアンダーフィル50は、基板2と半導体素子3間とに加え、半導体素子3周囲の基板2上に伸張している。更に基板2上を配線されるリード線30の腐食防止の為に、アンダーフィル50以外にオーバーコート60が基板上に形成されてリード線30を覆っている。
リード線30はしたとおり、平面視で半導体素子3の内側から外側に向かって配線されるが、隙間領域201を避けて配線するために、リード線30のうち少なくとも、半導体素子3の長辺301に沿い角部303に最も近く配設されたバンプ40に対応する電極20に接続されるリード線30は、電極20から引き出された後屈曲部31にて屈曲し、短辺302側へ引き回される。
ここで「屈曲の方向は同じ方向」とは、屈曲部31が成す角度が各々180度未満となることをいう。
かかる形状を有することでリード線30の、屈曲部31の各々の屈曲角度θは、屈曲部31一つのみで長辺301から短辺302へ引き回す場合に比べ、大きな角度となる。従って、屈曲部31の屈曲の方向D1側に沿うアンダーフィル50の流動性が改善され、当該アンダーフィル50内に気泡が発生することを防ぐことができる。
図3は、本発明の実施形態2に係る半導体装置1の平面図である。なお、本実施形態における実施形態1と同一の構成部位については、同一の番号を使用し、重複する説明は省略する。また同様の効果の記載についても、重複記載を省略する。実施形態3以降の説明も同様とする。
本実施形態では、リード線30が湾曲部32を有する。本実施形態では、リード線30のうち少なくとも、半導体素子3の長辺301に沿い角部303に最も近く配設されたバンプ40に対応する電極20に接続されるリード線30は、電極20から引き出された後湾曲部32にて湾曲し、短辺302側へ引き回され、外側へ配線される。
図5(a),(b)は、本発明の実施形態3に係る半導体装置1の、リード線30の配線部の拡大図である。即ち本実施形態では、リード線30のうち少なくとも、半導体素子3の長辺301に沿い角部303に最も近く配設されたバンプ40に対応する電極20に接続されるリード線30は、当該リード線30と同じ電位線若しくは同じ信号線である他のリード線30と接合し、接合後一つのリード線30として配線される。
半導体素子3の角部303周辺部にリード線30が集中して配線される場合でも、リード線30間が狭くなりショートし易くなることを防ぐことができる。例えば電源電位線や接地電位線などを、係る形態で配線することができる。
図6(a)は、本発明の実施形態5に係る半導体装置1の、リード線30の配線部の平面視拡大図である。同図におけるA−A’断面図を図6(b)に示す。
本実施形態における半導体装置1の基板2は、比較的薄いPCBやFPCの様に撓み易い基材を用いている。更に本実施形態では、電極20間の間隔が広く形成されているため、基板2が撓むことにより当該基板2上のリード線30と半導体素子3の能動面がショートすることを防ぐ為、当該半導体素子3には、電極20に対応するバンプ40の間にダミーバンプ41を設けている。
本実施形態では、リード線30のうち少なくとも、半導体素子3の長辺301に沿い角部303に最も近く配設されたバンプ40に対応する電極20に接続されるリード線30は、基板2上を平面視でダミーバンプ41と正規のバンプ40の間を引き回されている。
基板2が撓み易い基材でありバンプ間ピッチが大きい場合においても、リード線30と半導体素子3の能動面がショートすることを防ぐことができる。
図7は、本発明の実施形態6に係る半導体装置1の平面図である。本実施形態の半導体装置1では、アンダーフィル50が滴下される側の、半導体素子3の角部303a周囲の基板2には、隙間領域201が形成されていない。一方アンダーフィル50が滴下されない側の、半導体素子3の角部303b周囲の基板2には隙間領域201が形成されている。
本実施形態では、リード線30のうち少なくとも、半導体素子3の長辺301bに沿い角部303bに最も近く配設されたバンプ40に対応する電極20に接続されるリード線30は、電極20から引き出された後、実施形態1若しくは2と同様の配線パターンで短辺302側へ引き回される。
一方で長辺301aに沿う電極20に接続されるリード線30は、短辺302側へ引き回されることなく、長辺301a側から平面視で半導体素子3の外へ配線される。
本実施形態によれば、アンダーフィル50の滴下側の、リード線30は屈曲部31若しくは湾曲部32を設けなくとも良い為、配線の自由度を向上させることができる。
Claims (5)
- 半導体装置であって、
電極と、
当該電極に接続される複数のリード線を有する基板と、
長辺と短辺及び角部を具備する方形であって、前記電極と接続されるバンプを有して前記基板に実装される半導体素子と、
基板と前記半導体素子間に浸透し、前記半導体素子周囲の前記基板上に伸張されてなるアンダーフィルと、
前記基板上でリード線を覆うオーバーコートと、
を有し、
前記複数のリード線のうち少なくとも、前記半導体素子の前記長辺に沿い前記角部に最も近く配設された前記バンプに対応する前記電極に接続されるリード線は、屈曲部が連続して少なくとも2つあり、同じ方向に屈曲して形成され、平面視で前記半導体素子の前記短辺側へ配線されることを特徴とする半導体装置。 - 半導体装置であって、
電極と、
当該電極に接続される複数のリード線を有する基板と、
長辺と短辺及び角部を具備する方形であって、前記基板に実装される半導体素子と、
前記基板と前記半導体素子間に浸透し更に前記半導体素子周囲の前記基板上に伸張されてなるアンダーフィルと、
前記基板上でリード線を覆うオーバーコートと、
を有し、
前記複数のリード線のうち少なくとも、前記半導体素子の前記長辺に沿い前記角部に最も近く配設された前記バンプに対応する前記電極に接続されるリード線は、湾曲部を有し、湾曲後に平面視で前記半導体素子の前記短辺側へ配線されることを特徴とする半導体装置。 - 前記複数のリード線のうち前記半導体素子の少なくとも前記角部に最も近く配設されたリード線が、当該リード線と同じ電位線若しくは同じ信号線であるリード線と接合し、接合後一つのリード線として配線されることを特徴とする請求項1又は2に記載の半導体装置。
- 前記半導体素子がダミーバンプを有し、前記複数のリード線のうち少なくとも前記角部に最も近く配設されたリード線が、前記基板上を平面視で前記ダミーバンプと正規の前記バンプに間を引き回されることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記アンダーフィルは、アンダーフィル材が前記半導体素子の一つの長辺に沿って滴下されることにより形成され、
前記複数のリード線のうち少なくとも、前記半導体素子のアンダーフィル材滴下側の前記長辺と対向する長辺の角部に最も近いリード線は、前記屈曲部若しくは湾曲部を有し、
前記アンダーフィル材滴下側の長辺の、前記半導体素子の角部に最も近いリード線には前記屈曲部若しくは前記湾曲部を有しないことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220029128A (ko) | 2020-09-01 | 2022-03-08 | 삼성전자주식회사 | 반도체 패키지 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08195417A (ja) * | 1995-01-13 | 1996-07-30 | Fujitsu Ltd | フィルム基板及び半導体装置 |
JPH11177040A (ja) * | 1997-12-08 | 1999-07-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2004247534A (ja) * | 2003-02-14 | 2004-09-02 | Renesas Technology Corp | 半導体装置 |
JP2005005716A (ja) * | 2003-06-12 | 2005-01-06 | Samsung Electronics Co Ltd | 金メッキされたリードと金バンプ間のボンディングを有するパッケージ及びその製造方法 |
JP2006140538A (ja) * | 2006-02-10 | 2006-06-01 | Kyocera Corp | 配線基板 |
JP2006324602A (ja) * | 2005-05-20 | 2006-11-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2008211073A (ja) * | 2007-02-27 | 2008-09-11 | Oki Electric Ind Co Ltd | 半導体パッケージ及びその製造方法 |
JP2011097000A (ja) * | 2009-11-02 | 2011-05-12 | Lg Innotek Co Ltd | Tabテープ及びその製造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SG89299A1 (en) * | 1997-01-23 | 2002-06-18 | Seiko Epson Corp | Film carrier tape, semiconductor assembly, semiconductor device, and method of manufacturing the same, mounted board, and electronic instrument |
JP2002026198A (ja) * | 2000-07-04 | 2002-01-25 | Nec Corp | 半導体装置及びその製造方法 |
JP4271435B2 (ja) | 2002-12-09 | 2009-06-03 | シャープ株式会社 | 半導体装置 |
KR100549409B1 (ko) * | 2003-03-11 | 2006-02-08 | 삼성전자주식회사 | 파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를이용한 반도체 칩 패키지 |
JP4076933B2 (ja) | 2003-09-12 | 2008-04-16 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
JP3736638B2 (ja) * | 2003-10-17 | 2006-01-18 | セイコーエプソン株式会社 | 半導体装置、電子モジュール及び電子機器 |
JP4252518B2 (ja) | 2004-09-07 | 2009-04-08 | シャープ株式会社 | 半導体装置 |
TWI245396B (en) * | 2004-12-31 | 2005-12-11 | Chipmos Technologies Inc | Substrate for tape carrier package (TCP) with reinforced leads |
TWI301657B (en) * | 2006-01-27 | 2008-10-01 | Siliconware Precision Industries Co Ltd | Flip-chip semiconductor device and method for fabricating the same |
CN100573840C (zh) * | 2006-02-21 | 2009-12-23 | 松下电器产业株式会社 | 安装体及其制造方法 |
KR100788415B1 (ko) * | 2006-03-31 | 2007-12-24 | 삼성전자주식회사 | 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지 |
JP4998725B2 (ja) * | 2007-07-06 | 2012-08-15 | 宇部興産株式会社 | テープキャリアパッケージ用柔軟性配線板 |
US8138426B2 (en) * | 2007-11-05 | 2012-03-20 | Panasonic Corporation | Mounting structure |
-
2013
- 2013-03-27 JP JP2013065775A patent/JP6182928B2/ja active Active
-
2014
- 2014-03-04 US US14/196,316 patent/US9224705B2/en active Active
- 2014-03-25 CN CN201410114358.7A patent/CN104078440B/zh active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08195417A (ja) * | 1995-01-13 | 1996-07-30 | Fujitsu Ltd | フィルム基板及び半導体装置 |
JPH11177040A (ja) * | 1997-12-08 | 1999-07-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2004247534A (ja) * | 2003-02-14 | 2004-09-02 | Renesas Technology Corp | 半導体装置 |
JP2005005716A (ja) * | 2003-06-12 | 2005-01-06 | Samsung Electronics Co Ltd | 金メッキされたリードと金バンプ間のボンディングを有するパッケージ及びその製造方法 |
JP2006324602A (ja) * | 2005-05-20 | 2006-11-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2006140538A (ja) * | 2006-02-10 | 2006-06-01 | Kyocera Corp | 配線基板 |
JP2008211073A (ja) * | 2007-02-27 | 2008-09-11 | Oki Electric Ind Co Ltd | 半導体パッケージ及びその製造方法 |
JP2011097000A (ja) * | 2009-11-02 | 2011-05-12 | Lg Innotek Co Ltd | Tabテープ及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7108350B1 (ja) | 2022-03-25 | 2022-07-28 | 株式会社セレブレクス | 狭額縁ディスプレイモジュール及びデータ出力装置 |
JP2023142909A (ja) * | 2022-03-25 | 2023-10-06 | 株式会社セレブレクス | 狭額縁ディスプレイモジュール及びデータ出力装置 |
Also Published As
Publication number | Publication date |
---|---|
CN104078440A (zh) | 2014-10-01 |
US9224705B2 (en) | 2015-12-29 |
CN104078440B (zh) | 2018-01-26 |
US20140291836A1 (en) | 2014-10-02 |
JP6182928B2 (ja) | 2017-08-23 |
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