JP2004335075A - 半導体メモリ装置 - Google Patents

Abstract

【課題】 入力されたアドレスがリペアアドレスか否かを判断して、ノーマル回路及びリダンダンシー回路のいずれかを駆動することができ、その制御信号を出力するタイミングのマージンを安定化させることができる半導体メモリ装置を提供すること。
【解決手段】 リダンダンシー回路制御用のイネーブル信号を生成するイネーブル信号生成手段５００と、入力されたアドレスからラッチしてラッチアドレス信号を出力するアドレスラッチ手段４００と、該アドレスが格納されたリペアアドレスと一致する場合、リペア信号を活性化する複数のリペアアドレス比較部１００＿１〜Ｎと、リペア信号活性化までの遅延時間のモデリング用にイネーブル信号からレプリカ信号を出力するリペアアドレス比較レプリカ７００と、レプリカ信号に応じてリペア信号からノーマル回路またはリダンダンシー回路を駆動するように制御するリペア回路制御部６００とを装備する。
【選択図】 図１２

Description

本発明は、半導体メモリ装置に関し、特に、欠陥セルを予備用セルで代替するためのリペア回路を有する半導体メモリ装置に関する。

半導体メモリ装置においては、多くの単位セルのうち一つでも欠陥セルがあると、その半導体メモリ装置は正常に動作しない不良品となる。しかし、欠陥は通常一部のセルのみに発生するので、一部の欠陥セルのために半導体メモリ装置全体を不良品として廃棄することは歩留まり面において非効率的である。

このため、現在では半導体メモリ装置内に予備用セルを用意しておき、該予備用セルを欠陥セルに代えて動作させることによって、半導体メモリ装置全体を蘇生させる対策が取られており、これによって歩留まりの向上が可能となっている。

このような予備用セルは、通常、所定セルアレイごとにスペアロー（ＳＰＡＲＥ ＲＯＷ）及びスペアカラム（ＳＰＡＲＥ ＣＯＬＵＭＮ）として、ロー／カラムのライン単位で用意されており、代替動作のための置換もロー／カラムのライン単位で行われる。

詳細には、通常ウェハ状態で行われる半導体メモリ装置のテストで欠陥セルが検出されると、該欠陥セルに代えて予備用セルを動作させるアドレス信号変換のためのプログラムが半導体メモリ装置内のリペア回路になされる。これによって半導体メモリ装置は、欠陥セルがあるラインを選択するアドレス信号が入力されると、予備用セルのラインを選択するようになる。

このように従来の技術に係る半導体メモリ装置は、正常動作するノーマルセルを選択するアドレス信号を受けて、該ノーマルセルを選択するノーマル回路の他に、欠陥セルを選択するアドレス信号を受けて、欠陥セルに代えて予備用セルを選択するように、アドレス経路を変更するリダンダンシー回路部を備えている。

図１は、従来の技術に係る半導体メモリ装置のリペア回路を示すブロック図である。
図示のように、従来の技術に係る半導体メモリ装置のリペア回路は、アドレスラッチ部４０と、複数のリペアアドレス比較部１０＿１〜１０＿Ｎと、フューズ初期化回路２０と、リペア回路制御部６０とを備えている。

アドレスラッチ部４０は、バッファリングされた外部入力アドレス信号ＥＡＴ＜０：Ｍ−１＞をラッチするものである。上記のような半導体メモリ装置は複数のバンクを備えており、外部入力アドレス信号ＥＡＴ＜０：Ｍ−１＞は、各バンクごとに入力されるようになっている。

複数のリペアアドレス比較部１０＿１〜１０＿Ｎは、アドレスラッチ部４０によってラッチされて出力されたラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞によって選択されたアドレスが、アドレス経路の変更を要するリペアアドレスに一致するか否かを判断し、該判断結果に従ってリペア信号ＨＩＴＺ＜０：Ｎ−１＞を出力するものである。例えば、リペアアドレス比較部が３２個存在する場合、３２個のリペアアドレスを判断し、３２個のアドレスをリペアすることができるようになっている。

フューズ初期化回路２０は、複数のリペアアドレス比較部１０＿１〜１０＿Ｎを初期化するものである。

リペア回路制御部６０は、複数のリペアアドレス比較部１０＿１〜１０＿Ｎから出力されるリペア信号ＨＩＴＺ＜０＞〜ＨＩＴＺ＜Ｎ−１＞を組み合わせて、ノーマルセルへのアクセス、または予備用セルへのアクセスを制御するものである。

尚、アドレスラッチ部４０によってラッチされたデータは、フリーデコーダー３０に伝送され、そこでフリーデコードされて主デコーダー（図示せず）へ出力されるようになっている。

図２は、図１のリペアアドレス比較部１０＿１を示すブロック図である。図示していないが、別のリペアアドレス比較部１０＿２〜１０＿Ｎについても同様の構成となっている。

図示のように、リペアアドレス比較部１０＿１は、フューズイネーブル部１１＿１と、複数の単位リペアアドレス比較部１１＿２〜１１＿Ｍ−１と、信号組合わせ部１２とを備えている。

フューズイネーブル部１１＿１は、フューズ初期化回路２０から供給されたフューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴを受けて、信号組合わせ部１２をイネーブルさせるフューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥを出力するものである。

複数の単位リペアアドレス比較部１１＿２〜１１＿Ｍ−１は、それぞれ、アドレスラッチ部４０から供給されたラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞の１ビット（例えば、ＲＡＺ＜２＞）とリペアアドレスの１ビットとを比較してアドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜Ｍ−１＞を出力するものである。

信号組合わせ部１２は、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥによってイネーブルされ、複数の単位リペアアドレス比較部１１＿２〜１１＿Ｍ−１から供給された複数のアドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜Ｍ−１＞を組み合わせて、リペアアドレス比較部１０＿１に入力されたアドレスがリペアアドレスであるか否かを判断するものである。

図３は、図２のフューズイネーブル部１１＿１を示す回路図である。

図示のように、フューズイネーブル部１１＿１は、一端が電源電圧ＶＤＤに接続されており、フューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴをゲートで受けるＭＯＳトランジスタＭＰ１と、一端が接地電圧ＶＳＳに接続されており、フューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴをゲートで受けるＭＯＳトランジスタＭＮ１と、ＭＯＳトランジスタＭＰ１の他端とＭＯＳトランジスタＭＮ１の他端ノードＸとの間に設けられたイネーブルフューズＦＥＮと、ノードＸに印加された信号を反転して出力するインバータＩ１と、ノードＸと接地電圧ＶＳＳとの間に設けられており、インバータＩ１からの出力をゲートで受けるＭＯＳトランジスタＭＮ２と、インバータＩ１からの出力を反転してフューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥを出力するインバータＩ２とを備えている。

図４は、図２の単位リペアアドレス比較部１１＿２を示す回路図である。図示していないが、別の単位リペアアドレス比較部１１＿３〜１１＿Ｍ−１についても同様の構成となっている。

図示のように、単位リペアアドレス比較部１１＿２は、一端が電源電圧ＶＤＤに接続されており、フューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴをゲートで受けるＭＯＳトランジスタＭＰ２と、一端が接地電圧ＶＳＳに接続されており、フューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴをゲートで受けるＭＯＳトランジスタＭＮ３と、ＭＯＳトランジスタＭＰ３の他端とＭＯＳトランジスタＭＮ２の他端ノードＹとの間に設けられたアドレスフューズＦと、ノードＹに印加された信号を反転して出力するインバータＩ３と、ノードＹと接地電圧ＶＳＳとの間に設けられており、インバータＩ３からの出力をゲートで受けるＭＯＳトランジスタＭＮ４と、アドレスフューズＦが破断されている場合にターンオンされ、入力されたラッチアドレス信号ＲＡＺをそのまま伝送する伝送ゲートＴ１と、ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞の１ビットＲＡＺ＜２＞を受けてこれを反転するインバータＩ５と、アドレスフューズＦが破断していない場合にインバータＩ５からの出力をアドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞として出力する伝送ゲートＴ２とを備えている。

図５は、図２の信号組合わせ部１２を示す回路図である。

図示のように、信号組合わせ部１２は、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥ、及びアドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞、ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜３＞を受けるＮＯＲゲートＮＯＲ１と、アドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜７＞〜＜９＞を受けるＮＯＲゲートＮＯＲ３と、アドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜１０＞〜＜１２＞を受けるＮＯＲゲートＮＯＲ４と、ＮＯＲゲートＮＯＲ１及びＮＯＲゲートＮＯＲ２からの出力を受けるＮＡＮＤゲートＮＤ１と、ＮＯＲゲートＮＯＲ３及びＮＯＲゲートＮＯＲ４からの出力を受けるＮＡＮＤゲートＮＤ２と、ＮＡＮＤゲートＮＤ１及びＮＡＮＤゲートＮＤ２からの出力を受けるＮＯＲゲートＮＯＲ５と、ＮＯＲゲートＮＯＲ５からの出力を反転して、リペア信号ＨＩＴＺ＜０＞を出力するインバータＩ６とを備えている。

図６は、図１のアドレスラッチ部４０の一部を示す回路図である。図示したアドレスラッチ部４０の一部は、バンク制御部５０から供給された制御信号ＡＥ、ＲＡＥに応じて、１ビットのラッチアドレス信号ＢＡＺ＜０：Ｍ−１＞、ＲＡＺ＜２：Ｍ−１＞の１ビット（例えば、ＢＡＺ＜１＞、ＲＡＺ＜１＞）をフリーデコーダー３０及びリペアアドレス比較部１０＿１〜１０＿Ｎへ出力するものである。

図６に示すように、アドレスラッチ部４０は、制御信号ＡＥに応じてターンオンされ、外部入力アドレス信号ＥＡＴを伝送する伝送ゲートＴ３と、伝送ゲートＴ３から出力された信号をラッチする２つのインバータＩ１１、Ｉ８と、制御信号ＡＥ及びインバータＩ８からの出力を受けるＮＡＮＤゲートＮＤ３と、ＮＡＮＤゲートＮＤ３からの出力を反転してフリーデコーダー３０にラッチアドレス信号ＢＡＺとして出力するインバータＩ９と、制御信号ＲＡＥ及びインバータＩ８からの出力を受けるＮＡＮＤゲートＮＤ４と、ＮＡＮＤゲートＮＤ４からの出力を反転してリペアアドレス比較部１０＿１〜１０＿Ｎに１ビットのラッチアドレス信号（例えば、ＲＡＺ＜１＞）として出力するインバータＩ１０とを備えている。

インバータＩ１１は、同図に拡大して示したように、３相インバータであって、インバータＩ７からの出力及び制御信号ＡＥの状態に応じて、インバータＩ８からの出力を反転してインバータＩ８に入力するようになっている。

図７は、図１のアドレスラッチ部４０の別の一部を示す回路図であって、制御信号ＡＥに応じて外部入力アドレス信号ＥＡＴをラッチしてフリーデコーダー３０へ出力する部分を示している。

図示のように、アドレスラッチ部は制御信号ＡＥに応じてターンオンされ、外部入力アドレス信号ＥＡＴを伝送する伝送ゲートＴ４と、伝送ゲートＴ４からの出力をラッチするインバータＩ１４、Ｉ１５と、これらのインバータＩ１４、Ｉ１５によりラッチされるアドレス信号をバッファリングしてフリーデコーダー３０へ出力する直結型のインバータＩ１６、Ｉ１７とを備えている。

図８は、図１のリペア回路制御部６０を示す回路図である。図示したリペア回路制御部６０は、図１に示したようなリペアアドレス比較部が３２個存在する場合に対応する回路となっている。

図示のように、リペア回路制御部６０は、複数のリペアアドレス比較部１０＿１〜１０＿Ｎから出力される複数のリペア信号ＨＩＴＺ＜０＞〜ＨＩＴ＜３１＞のうち、リペア信号ＨＩＴＺ＜０＞〜＜３＞を受けるＮＡＮＤゲートＮＤ３と、リペア信号ＨＩＴＺ＜４＞〜＜７＞を受けるＮＡＮＤゲートＮＤ４と、リペア信号ＨＩＴＺ＜８＞〜＜１１＞を受けるＮＡＮＤゲートＮＤ５と、リペア信号ＨＩＴＺ＜１２＞〜＜１５＞を受けるＮＡＮＤゲートＮＤ６と、リペア信号ＨＩＴＺ＜１６＞〜＜１９＞を受けるＮＡＮＤゲートＮＤ７と、リペア信号ＨＩＴＺ＜２０＞〜＜２３＞を受けるＮＡＮＤゲートＮＤ８と、リペア信号ＨＩＴＺ＜２４＞〜＜２７＞を受けるＮＡＮＤゲートＮＤ９と、リペア信号ＨＩＴＺ＜２８＞〜＜３１＞を受けるＮＡＮＤゲートＮＤ１０と、ＮＡＮＤゲートＮＤ３及びＮＡＮＤゲートＮＤ４からの出力を受けるＮＯＲゲートＮＯＲ６と、ＮＡＮＤゲートＮＤ５及びＮＡＮＤゲートＮＤ６からの出力を受けるＮＯＲゲートＮＯＲ７と、ＮＡＮＤゲートＮＤ７及びＮＡＮＤゲートＮＤ８からの出力を受けるＮＯＲゲートＮＯＲ８と、ＮＡＮＤゲートＮＤ９及びＮＡＮＤゲートＮＤ１０からの出力を受けるＮＯＲゲートＮＯＲ９と、ＮＯＲゲートＮＯＲ６及びＮＯＲゲートＮＯＲ７からの出力を受けるＮＡＮＤゲートＮＤ１１と、ＮＯＲゲートＮＯＲ８及びＮＯＲゲートＮＯＲ９からの出力を受けるＮＡＮＤゲートＮＤ１２と、ＮＡＮＤゲートＮＤ１１及びＮＡＮＤゲートＮＤ１２からの出力を受けるＮＯＲゲートＮＯＲ１０と、ＮＯＲゲートＮＯＲ１０からの出力を反転してリダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥを出力するインバータＩ１９と、バンク制御部から供給された遅延制御信号ＡＥＤ２を反転して出力するインバータＩ１８と、ＮＡＮＤゲートＮＤ１１及びＮＡＮＤゲートＮＤ１２からの出力とインバータＩ１８からの出力とを受けるＮＯＲゲートＮＯＲ９と、ＮＯＲゲートＮＯＲ９からの出力をバッファリングしてノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥを出力する直結型のインバータＩ２０、Ｉ２１とを備えている。

図９は、図１のバンク制御部５０の一部５０＿１を示すブロック図である。図示したバンク制御部の一部５０＿１は、制御信号ＡＥを受けて、各々予め決められた時間だけ遅延させた制御信号ＡＥＤ１、及び遅延制御信号ＡＥＤ２を出力するものである。

以下、図１乃至図９に示した従来の技術に係る半導体メモリ装置におけるリペア処理について説明する。

上述したように上記のようなテストによって欠陥セルが検出されると、予備用セルが代わりにアクセスされるようにするためのリペア処理が施される。この処理では、一つのアドレス経路を変換するのに、図１のリペアアドレス比較部１０＿１〜１０＿Ｎのうちいずれか１つが選択されて用いられる。

具体的には、まず、選択されたリペアアドレス比較部（例えば、１０＿１）のフューズイネーブル部１１＿１に組み込まれたイネーブルフューズＦＥＮ（図３参照）にレーザーを照射して、イネーブルフューズＦＥＮを溶かして破断させる。次いで、リペアされるべきアドレスに応じて、リペアアドレス比較部（例えば、１０＿１）に含まれる複数の単位リペアアドレス比較部１１＿２〜１１＿Ｍ−１のそれぞれに設けられたアドレスフューズＦ（図４参照）のうち、該当するものを選択的に破断させる。このようにして、一つのリペアアドレス比較部（例えば、１０＿１）内に、一つのリペアアドレスが格納される。半導体メモリ装置が、リペアアドレス比較部を３２個備えている場合、全部で３２個のアドレス経路の変更が可能となる。

次に、上記のようにリペア処理された上記半導体メモリ装置のリペア回路の動作を説明する。

図１０は、図１の半導体メモリ装置のリペア回路を動作させる各信号のタイミングチャートを示している。

まず、データのアクセスのために外部入力アドレス信号ＥＡＴ＜０：Ｍ−１＞が入力されると、該信号はアドレス入力バッファ（図示せず）によってバッファリングされた後、アドレスラッチ部４０でラッチされ、図１０に示すように、バンク制御部５０から供給された制御信号ＡＥに応じて、フリーデコーダー３０にノーマルのラッチアドレス信号ＢＡＺ＜０：Ｍ−１＞が出力される。フリーデコーダー３０は、ノーマルのラッチアドレス信号ＢＡＺ＜０：Ｍ−１＞をデコードし、該デコード信号は主デコーダー（図示せず）へ出力される。該主デコーダーは、フリーデコーダー３０から出力されたデコード済みのアドレス信号ＡＤＤ＜０：Ｍ−１＞を用いてデコードを行う。その結果としてのデコード信号は、データがアクセスされるべき単位セルを選択するのに使用される。

また、外部入力アドレス信号ＥＡＴ＜２：Ｍ−１＞は、アドレスラッチ部４０でラッチされ、図１０に示すように、バンク制御部５０から供給された制御信号ＲＡＥに応じて、複数のリペアアドレス比較部１０＿１〜１０＿Ｎにラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞が出力される。尚、複数のリペアアドレス比較部１０＿１〜１０＿Ｎに入力されるラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞は、外部入力アドレス信号ＥＡＴ＜０：Ｍ−１＞より２ビット分小さくなっている。これは、通常、このような半導体メモリ装置では、ノーマルワードラインをリダンダンシー用のワードラインで代替する場合、一度のリペアアドレスを用いて４個のリダンダンシー用のワードラインで代替するためである。

ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞は、複数のリペアアドレス比較部１０＿１〜１０＿Ｎでリペアアドレスと一致するか否かが判断され、その結果を受けて、リペア信号ＨＩＴＺ＜０：Ｎ−１＞が出力される。リペア信号ＨＩＴＺ＜０：Ｎ−１＞を出力するために、複数のリペアアドレス比較部１０＿１〜１０＿Ｎは、図１に示すように、フューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴ及びラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞を受ける。

フューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴは、図１０に示すように、半導体メモリ装置の初期動作時にロー−ハイ−ローレベルのパルス形態で、フューズイネーブル部１１＿１、及び複数の単位リペアアドレス比較部１１＿２〜１１＿Ｍ−１に出力される信号である。フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥ、及びアドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２：Ｍ−１＞は、このフューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴに応じて出力される。例えば、フューズイネーブル部１１＿１に組み込まれたイネーブルフューズＦＥＮが破断されている場合、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥは、フューズイネーブル部１１＿１でローレベルに活性化されて信号組合わせ部１２に出力され、信号組合わせ部１２をイネーブルさせる。

ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞は、各ビット毎に対応する単位リペアアドレス比較部１１＿２〜１１＿Ｍ−１に伝送され、格納されているリペアアドレスの各ビットと比較され、その結果、アドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２：Ｍ−１＞が出力される。例えば、単位リペアアドレス比較部１１＿２に組み込まれたフューズＦが破断されている場合、ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞の１ビットＲＡＺ＜２＞は、単位リペアアドレス比較部１１＿２で変換されず、そのままの状態でアドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞として出力される。一方、組み込まれたフューズＦが破断されていない場合、ラッチアドレス信号＜２：Ｍ−１＞の１ビットＲＡＺ＜２＞は、単位リペアアドレス比較部１１＿２で反転されて、アドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞として出力される。

上記のようにして生成されたフューズイネーブル部１１＿１、及び複数の単位リペアアドレス比較部１１＿２〜１１＿Ｍ−１は、信号組合わせ部１２によって組み合わせられ、その結果、リペア信号ＨＩＺ＜０＞が出力される。例えば、フューズイネーブル部１１＿１、及び複数の単位リペアアドレス比較部１１＿２〜１１＿Ｍ−１から供給された信号が全てローレベルである場合、信号組合わせ部１２は、リペア信号ＨＩＺ＜０＞をローレベルに活性化して出力する。尚、図５の信号組合わせ部は単位リペアアドレスが１１個の場合を示している。

このように複数の単位リペアアドレス比較部１１＿２〜１１＿Ｍ−１に各々組み込まれたアドレスフューズＦを選択的に破断しておくことによって、各々のリペアアドレス比較部１０＿１〜１０＿Ｎに格納されたリペアアドレスとラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞とが一致するか否かを判断し、該判断結果が一致するリペアアドレス比較部では、リペア信号ＨＩＴＺ＜０：Ｎ＞をローレベルにイネーブルさせて出力することができる。

リペア信号ＨＩＴＺ＜０：Ｎ−１＞のうちのいずれか一つでもローレベルになると、リペア回路制御部６０に組み込まれたＮＡＮＤゲートＮＤ３〜ＮＤ１０のいずれかにローレベルのリペア信号ＨＩＴＺ＜０：Ｎ−１＞が入力されることとなり、該信号が入力されたＮＡＮＤゲートの出力はハイレベルになる。これによって、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、または第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮのいずれかのレベルがハイレベルになり、リダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥがハイレベルとして出力されるので、リダンダンシー回路をイネーブル状態にすることができる。この場合、ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥはローレベルとして出力され、ノーマル回路はディセーブル状態となる。

リダンダンシー回路がイネーブル状態になる場合、ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞により選択されたアドレスはリペアアドレスと一致しているので、データアクセスはノーマルセルを代替した予備用セルでなされるようになる。

一方、複数のリペアアドレス比較部１０＿１〜１０＿Ｎで各々格納されたリペアアドレスとラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞とを比較した結果、両者が一致しない場合、リペア信号ＨＩＴＺ＜０：Ｎ−１＞は全てハイレベルとして出力される。この場合、リペア回路制御部６０の第１リペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮのレベルが共にローレベルになる。したがって、リダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥはローレベルとして出力され、リダンダンシー回路は非活性化状態になり、ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥはハイレベルとして出力され、ノーマル回路は活性化状態となる。この場合、ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞により選択されたアドレスはリペアアドレスではないので、ノーマルセルへのデータアクセスがなされる。

図８に示すように、ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥの生成の際、リペア回路制御部６０に入力された遅延制御信号ＡＥＤ２が参照される。遅延制御信号ＡＥＤ２は、図９に示したバンク制御部５０の一部５０＿１が、制御信号ＡＥを一定時間だけ遅延させて生成する信号である。遅延制御信号ＡＥＤ２は、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮのレベルが変わった後、ハイレベルとしてリペア回路制御部６０へ入力され、これによって、ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥが出力される。

上記のように、従来の技術に係る半導体メモリ装置においては、フューズ初期化回路２０からフューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴがリペアアドレス比較部１０＿１〜１０＿Ｎへ出力されると、各リペアアドレス比較部１０＿１〜１０＿Ｎに組み込まれたフューズイネーブル部１１＿１において、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥが生成され、該信号を受けた信号組合わせ部１２によって、リペア信号ＨＩＴＺ＜０：Ｎ−１＞が生成されるようになっている。そして、リダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥ、及びノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥは、図９に示すように、このリペア信号ＨＩＴＺ＜０：Ｎ−１＞に応じて出力されるようになっている。

フューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴは、半導体メモリ装置の初期動作時に直ちに生成される信号であって、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥは、このフューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴに応じて直ちに生成される信号である。リダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥ、及びノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥは、リペア信号ＨＩＴＺ＜０：Ｎ−１＞に応じて出力されるので、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥによって、リダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥ、及びノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥの出力タイミングを制御することはできなかった。そのため、上述した従来の技術に係る半導体メモリ装置においては、制御信号ＡＥを一定時間だけ遅延させて生成した遅延制御信号ＡＥＤ２を用意しておき、これに応じて、リダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥ、及びノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥが出力されるようになっていた。

しかしながら、上述した従来の技術に係る半導体メモリ装置のような構成では、以下のような不具合が発生していた。

例えば、一つのリペアアドレス比較部（例えば、１０＿１）のフューズイネーブル部１１＿１に組み込まれたイネーブルフューズＦＥＮだけを破断させておき、残りの単位リペアアドレス比較部１１＿２〜１１＿Ｍ−１のアドレスフューズＦを破断させていない場合、すなわち、リペアアドレスが全て「１」で構成されている場合を想定する。この場合、リペアアドレス比較部に入力されるアドレスが全て「１」の場合だけ、信号組合わせ部１２に入力される全てのアドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜１２＞、及びフューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥが全てローレベルになる。即ち、リペア信号ＨＩＴＺ＜０＞がローレベルとなる。

この場合、リペア信号ＨＩＴＺ＜０＞は、図１０に示したように、プリチャージ状態となるプリチャージ区間ＰＣＧで、ローレベルとなっていると、図８に示したリペア回路制御部６０によって、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、または第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮのいずれかはハイレベルになる。

そして、次に入力されたアドレスがリペアアドレスでない場合、プリチャージ区間ＰＣＧにおいて、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、または第２のＨＩＴ＿ＳＵＭ＿ＤＯＷＮのいずれかは、ハイレベルになっている状態から共にローレベルの状態に戻されなければならない。

しかしながら、通常、リペア回路制御部６０は、半導体メモリ装置の動作中にリペア信号がハイレベルからローレベルに入力される場合に応じて、高速で動作するように構成されている。

図１１は、図１の半導体メモリ装置で使用される各信号のタイミングチャートを示している。図１１に示すように、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、または第２のＨＩＴ＿ＳＵＭ＿ＤＯＷＮは、ローレベルからハイレベルには高速で変換されるが、ハイレベルからローレベルには、それより時間がかかるようになっている。

このため上記のような場合、図１１に示すように、リダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥ、及びノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥの出力タイミングを調節するために、バンク制御部５０から遅延制御信号ＡＥＤ２を出力するタイミングのマージンが、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、または第２のＨＩＴ＿ＳＵＭ＿ＤＯＷＮがハイレベルからローレベルに変換される場合と、ローレベルからハイレベルに変換される場合とで、大きく異なっている。

第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、または第２のＨＩＴ＿ＳＵＭ＿ＤＯＷＮがローレベルからハイレベルに変換される場合、遅延制御信号ＡＥＤ２のマージンＡは十分に大きく、問題にならない場合もあった。しかし、ハイレベルからローレベルに変換される場合には、遅延制御信号ＡＥＤ２のマージンＢが小さく、適切なタイミングでリダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥ、及びノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥが出力されず、エラーが発生してしまう場合があった。

上記のように、従来の技術に係る半導体メモリ装置においては、ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞が複数のリペアアドレス比較部１０＿１〜１０＿Ｎに入力さるだけで、リペア信号ＨＩＴＺが生成され、リペア回路制御部６０へ出力される。また、バンク制御部５０では、制御信号ＡＥを一定時間だけ遅延させた遅延制御信号ＡＥＤ２が生成され、リペア回路制御部６０へ出力される。そのため、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮのレベルが変わるタイミングと、遅延制御信号ＡＥＤ２の入力タイミングとの間に相当なマージンの差が生じてしまうという問題があった。また、追加マージンの確保のために動作速度を遅くしなければならなかった。

上述したような半導体メモリ装置では、入力されたアドレスがリペアアドレスか否かを判断し、該判断結果に従ってノーマルセル又は予備用セルのいずれをアクセスするかを決める動作が必要となるので、リペア回路制御部６０の動作マージンは半導体メモリ装置の動作に相当な影響を及ぼす。

したがって、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮのレベルが変わるタイミングと、制御信号の入力タイミングとの間のマージンが不安定になると、半導体メモリ装置の動作上の信頼性が大きく低下してしまう。また、これを克服するため追加マージンを確保すると、動作速度が遅くなってしまうという問題があった。

本発明は上記問題を解決するためになされたものであり、入力されたアドレスがリペアアドレスか否かを判断して、ノーマル回路及びリダンダンシー回路のいずれかを駆動することができ、且つ、ノーマル回路及びリダンダンシー回路の制御信号を出力するタイミングのマージンを安定化させることができる半導体メモリ装置を提供することを目的としている。

上記目的を達成するために、本発明に係る半導体メモリ装置は、リペア回路を有する半導体メモリ装置であって、リダンダンシー回路を制御するためのイネーブル信号を生成するイネーブル信号生成手段と、外部入力アドレス信号をラッチしてラッチアドレス信号を出力するアドレスラッチ手段と、異なるリペアアドレスが各々格納可能に構成されており、前記ラッチアドレス信号のアドレスが、格納された前記リペアアドレスと一致する場合、リペア信号を活性化して出力する複数のリペアアドレス比較部と、前記ラッチアドレス信号が前記リペアアドレス比較部に入力されてから前記リペア信号が活性化されるまでの遅延時間をモデリングするために前記イネーブル信号を受けてイネーブルレプリカ信号を出力するリペアアドレス比較レプリカと、前記イネーブルレプリカ信号に応じてイネーブルされ、前記複数のリペアアドレス比較部から供給された前記リペア信号によって、ノーマル回路または前記リダンダンシー回路を駆動するように制御するリペア回路制御部とを備えていることを特徴としている。

また、前記リペアアドレス比較部が、前記イネーブル信号に応じて活性化されるようになっていることが望ましい。

また、前記リペアアドレス比較部が、組み込まれたイネーブルフューズが破断されているか否かに従って、前記イネーブル信号を受け、フューズイネーブル信号を活性化して出力するフューズイネーブル部と、前記ラッチアドレス信号の１ビットと、格納されたリペアアドレスの１ビットとを各々比較する複数の単位リペアアドレス比較部と、前記フューズイネーブル信号によってイネーブルされ、前記複数の単位リペアアドレス比較部における比較結果に応じて、前記リペア信号を出力する信号組合わせ部とを備えていることが望ましい。

また、前記フューズイネーブル部が、ゲートを介してフューズリセット信号を受けるように配設され、一端が電源電圧に接続された第１のＭＯＳトランジスタと、ゲートを介して前記フューズリセット信号を受けるように配設され、一端が接地電圧に接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの他端と前記第２のＭＯＳトランジスタの他端との間に設けられたイネーブルフューズと、前記第２のＭＯＳトランジスタの前記他端に入力端が接続された第１のインバータと、該第１のインバータの入力端と接地電圧との間に連結され、前記第１のインバータの出力端にゲートが接続された第３のＭＯＳトランジスタと、前記第１のインバータの出力端に入力端が接続された第２のインバータと、前記第１のインバータ及び第２のインバータの出力により制御され、前記イネーブルフューズが破断されている場合にターンオンされ、前記イネーブル信号を受けて前記フューズイネーブル信号として出力する第１の伝送ゲートと、前記第１のインバータ及び第２のインバータの出力により制御され、前記イネーブルフューズが破断されていない場合にターンオンされ、前記第２のＭＯＳトランジスタの前記他端に印加された信号を前記フューズイネーブル信号として出力する第２の伝送ゲートとを備えていることが望ましい。

また、前記フューズイネーブル部が、前記単位リペアアドレス比較部で前記ラッチアドレス信号の１ビットが入力され、前記格納されたリペアアドレスの１ビットと比較されるまでにかかる遅延時間をモデリングするための遅延時間モデリングキャパシタンスを、前記第１の伝送ゲートの入力ノードと接地電圧との間に備えていることが望ましい。

また、前記単位リペアアドレス比較部が、ゲートを介して前記フューズリセット信号を受けるように配設され、一端が電源電圧に接続された第４のＭＯＳトランジスタと、ゲートを介して前記フューズリセット信号を受けるように配設され、一端が接地電圧に接続された第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタの他端と前記第５のＭＯＳトランジスタの他端との間に設けられたアドレスフューズと、前記第５のＭＯＳトランジスタの前記他端に入力端が接続された第３のインバータと、該第３のインバータの入力端と接地電圧との間に接続され、前記第３のインバータの出力端にゲートが接続された第６ＭＯＳトランジスタと、前記第３のインバータの出力端に入力端が接続された第４のインバータと、前記第３のインバータ及び第４のインバータの出力により制御され、前記アドレスフューズが破断されている場合にターンオンされ、前記ラッチアドレス信号の１ビットを前記信号組合わせ部へ出力する第３の伝送ゲートと、前記第３のインバータ及び第４のインバータの出力により制御され、前記アドレスフューズが破断されていない場合にターンオンされ、前記ラッチアドレス信号の１ビットを反転して前記信号組合わせ部へ出力する第４の伝送ゲートとを備えていることが望ましい。

また、前記信号組合わせ部が、前記フューズイネーブル信号及び前記複数の単位リペアアドレス比較部から供給された比較信号を受けるように配設された複数の第１のＮＯＲゲートと、前記複数の第１のＮＯＲゲートから供給された信号を組合わせる複数の第１のＮＡＮＤゲートと、前記複数の第１のＮＡＮＤゲートから供給された信号を組合わせる第２のＮＯＲゲートと、前記第２のＮＯＲゲートからの出力を反転して前記リペア信号を出力する第５のインバータとを備えていることが望ましい。

また、前記リペアアドレス比較レプリカが、前記複数の単位リペアアドレス比較部から供給された比較信号が前記第１のＮＯＲゲートによって遅延される時間を模倣するため、前記イネーブル信号を受けるように配設された第３のＮＯＲゲートと、前記第１のＮＯＲゲートからの出力が前記第１のＮＡＮＤゲートによって遅延される時間を模倣するため、前記第３のＮＯＲゲートからの出力を受けるように配設された第２のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートからの出力が前記第２のＮＯＲゲートによって遅延される時間を模倣するため、前記第２のＮＡＮＤゲートからの出力を受けるように配設された第４のＮＯＲゲートとを備えていることが望ましい。

また、前記リペアアドレス比較レプリカが、前記第４のＮＯＲゲートから供給された信号の位相及びレベルを、前記リペアアドレス比較部から出力されて前記リペア回路制御部へ供給されるリペア信号の位相及びレベルに合わせて調整する出力制御部を、さらに備えていることが望ましい。

また、前記フューズイネーブル部が、ゲートを介してフューズリセット信号を受けるように配設され、一端が電源電圧に接続された第７のＭＯＳトランジスタと、ゲートを介して前記フューズリセット信号を受けるように配設され、一端が接地電圧に接続された第８のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタの他端と前記第８のＭＯＳトランジスタの他端との間に設けられたイネーブルフューズと、前記第８のＭＯＳトランジスタの前記他端に入力端が接続された第８のインバータと、該第８のインバータの入力端と接地電圧との間に連結され、前記第８のインバータの出力端にゲートが接続された第９のＭＯＳトランジスタと、前記イネーブル信号及び前記第８のインバータからの出力を受けて、前記フューズイネーブル信号として出力する第７のＮＡＮＤゲートとを備えていることが望ましい。

また、前記信号組合わせ部が、前記フューズイネーブル信号及び前記複数の単位リペアアドレス比較部から供給された比較信号を受けるように配設された複数の第１のＮＯＲゲートと、前記複数の第１のＮＯＲゲートから供給された信号を組合わせる複数の第１のＮＡＮＤゲートと、前記複数の第１のＮＡＮＤゲートから供給された信号を組合わせる第２のＮＯＲゲートと、前記第２のＮＯＲゲートからの出力を反転して前記リペア信号として出力する第５のインバータとを備えていることが望ましい。

また、前記リペアアドレス比較レプリカが、前記イネーブル信号を受ける第９のインバータと、前記複数の単位リペアアドレス比較部から供給された比較信号が前記第１のＮＯＲゲートによって遅延される時間を模倣するため、前記第９のインバータからの出力を受けるように配設された第８のＮＯＲゲートと、前記複数の単位リペアアドレス比較部から供給された比較信号が前記第１のＮＡＮＤゲートによって遅延される時間を模倣するため、前記第８のＮＯＲゲートからの出力を受けるように配設された第８のＮＡＮＤゲートと、前記複数の単位リペアアドレス比較部から供給された比較信号が前記第２のＮＯＲゲートによって遅延される時間を模倣するため、前記第８のＮＡＮＤゲートからの出力を受けるように配設された第９のＮＯＲゲートとを備えていることが望ましい。

また、前記リペアアドレス比較レプリカが、前記第４のＮＯＲゲートから供給された信号の位相及びレベルを、前記リペアアドレス比較部から出力されて前記リペア回路制御部へ供給されるリペア信号の位相及びレベルに合わせて調整する出力制御部を、さらに備えていることが望ましい。

また、前記リペア回路制御部が、前記複数のリペアアドレス比較部から供給された複数のリペア信号を受けて組合わせ、その結果に応じてリペア感知ノードのレベルをドライブするリペア信号組合わせ部と、該リペア信号組合わせ部が、前記複数のリペア信号を受けてから前記リペア感知ノードのレベルをドライブするまでの遅延時間をモデリングし、前記モデリングした遅延時間後に前記イネーブルレプリカ信号を出力するリペア信号経路レプリカと、前記リペア感知ノードのレベルに応じて、前記リダンダンシー回路を駆動するためのリダンダンシー回路イネーブル信号を出力する第１の出力部と、前記リペア信号経路レプリカからの前記イネーブルレプリカ信号によってイネーブルされ、前記リペア感知ノードのレベルに応じて前記ノーマル回路を駆動するためのノーマル回路イネーブル信号を出力する第２の出力部とを備えていることが望ましい。

また、前記リペア信号組合わせ部が、前記複数のリペア信号を受ける複数の第３のＮＡＮＤゲートと、該複数の第３のＮＡＮＤゲートから供給された信号を組合わせる複数の第５のＮＯＲゲートと、前記複数の第５のＮＯＲゲートから供給された信号を組合わせるための複数の第４のＮＡＮＤゲートとを備えていることが望ましい。

また、前記リペア信号経路レプリカが、前記複数のリペアアドレス比較部から供給されたリペア信号が前記第３のＮＡＮＤゲートによって遅延される時間を模倣するため、前記リペアアドレス比較レプリカからの前記イネーブルレプリカ信号を受けるように配設された第５のＮＡＮＤゲートと、前記第３のＮＡＮＤゲートが前記第５のＮＯＲゲートによって遅延される時間を模倣するため、前記第５のＮＡＮＤゲートからの出力を受けるように配設された第７のＮＯＲゲートと、前記第５のＮＯＲゲートからの出力が前記第４のＮＡＮＤゲートによって遅延される時間を模倣するため、前記第７のＮＯＲゲートからの出力を受けるように配設された第６のＮＡＮＤゲートとを備えていることが望ましい。

また、前記リペア信号経路レプリカが、前記第６のＮＡＮＤゲートから供給された信号の位相及びレベルを、前記リペア信号組合わせ部で前記リペア感知ノードをドライブする信号の位相及びレベルに合わせて調整する出力制御部を、さらに備えていることが望ましい。

また、前記リペア回路制御部の第２の出力部が、前記リペア感知ノードに印加された信号と前記リペア信号経路レプリカから供給されたイネーブル信号を受ける第６のＮＯＲゲートと、該第６のＮＯＲゲートからの出力をバッファリングして、前記ノーマル回路イネーブル信号を出力するバッファとを備えていることが望ましい。

本発明によれば、入力されたアドレスがリペアアドレスか否かを判断して、ノーマル回路及びリダンダンシー回路のいずれかを駆動することができ、且つ、ノーマル回路及びリダンダンシー回路の制御信号を出力するタイミングのマージンを安定化させることができる。これにより、半導体メモリ装置の動作上の信頼性を向上させることができる。

また、本発明によれば、入力されたアドレスをリペアアドレスと比較するのに必要なタイミングのマージンを縮めることができ、リペア回路部の動作速度を向上させることができる。

以下、本発明の実施の形態を添付の図面に基づいて説明する。

図１２は、本発明の実施の形態に係る半導体メモリ装置のリペア回路を示すブロック図である。

図示のように、本実施の形態に係る半導体メモリ装置は、リダンダンシー回路を駆動制御するためのイネーブル信号ＲＡＥ＿ＦＵＳＥを生成するイネーブル信号生成手段となるバンク制御部５００と、外部入力アドレス信号ＥＡＴ＜０：Ｍ−１＞をラッチしてラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞を出力するアドレスラッチ手段となるアドレスラッチ部４００と、異なるリペアアドレスが各々格納可能に構成されており、アドレスラッチ部４００によってラッチされたラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞のアドレスが、格納されたリペアアドレスと一致する場合、リペア信号ＨＩＴＺ＜０：Ｎ−１＞を活性化して出力する複数のリペアアドレス比較部１００＿１〜１００＿Ｎと、ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞がリペアアドレス比較部１００＿１〜１００＿Ｎに入力されてからリペア信号ＨＩＴＺ＜０：Ｎ−１＞が活性化されるまでの遅延時間をモデリングするためにイネーブル信号ＲＡＥ＿ＦＵＳＥを受けてイネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥを出力するリペアアドレス比較レプリカ７００と、イネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥに応じてイネーブルされ、複数のリペアアドレス比較部１００＿１〜１００＿Ｎから出力されたリペア信号ＨＩＴＺ＜０：Ｎ−１＞によって、リダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥ、及びノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥを出力してノーマル回路またはリダンダンシー回路を駆動するように制御するリペア回路制御部６００とを備えている。

複数のリペアアドレス比較部１００＿１〜１００＿Ｎは、バンク制御部５００から供給されたイネーブル信号ＲＡＥ＿ＦＵＳＥに応じて活性化されるようになっている。

図１３は、図１２のリペアアドレス比較部１００＿１を示すブロック図である。図示していないが、別のリペアアドレス比較部１０＿２〜１００＿Ｎについても同様の構成となっている。

図示のように、一つのリペアアドレス比較部１００＿１は、組み込まれたイネーブルフューズが破断されているか否かに従って、イネーブル信号ＲＡＥ＿ＦＵＳＥを受け、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥを活性化して出力するフューズイネーブル部１１０＿１と、ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞の１ビット（例えば、ＲＡＺ＜２＞）と、格納されたリペアアドレスの１ビットとを各々比較する複数の単位リペアアドレス比較部１１０＿１〜１１０＿Ｍ−１と、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥによってイネーブルされ、複数の単位リペアアドレス比較部１１０＿１〜１１０＿Ｍ−１における比較結果に応じてリペア信号ＨＩＴＺ＜０＞を出力する信号組合わせ部１２０とを備えている。

図１４は、第１の実施の形態に係る半導体メモリ装置における図１３のフューズイネーブル部１１０＿１を示す回路図である。

図示のように、フューズイネーブル部１００＿１は、ゲートを介してフューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴを受けるように配設され、一端が電源電圧ＶＤＤに接続された第１のＭＯＳトランジスタＭＰ３と、ゲートを介してフューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴを受けるように配設され、一端が接地電圧ＶＳＳに接続された第２のＭＯＳトランジスタＭＮ５と、第１のＭＯＳトランジスタＭＰ３の他端と第２のＭＯＳトランジスタＭＮ５の他端との間に設けられたイネーブルフューズＦＥＮと、第２のＭＯＳトランジスタＭＮ５の前記他端に入力端が接続された第１のインバータＩ２２と、第１のインバータＩ２２の入力端と接地電圧ＶＳＳとの間に連結され、第１のインバータＩ２２の出力端にゲートが接続された第３のＭＯＳトランジスタＭＮ６と、第１のインバータＩ２２の出力端に入力端が接続された第２のインバータＩ２３と、第１のインバータＩ２２及び第２のインバータＩ２３の出力により制御され、イネーブルフューズＦＥＮが破断されている場合にターンオンされ、イネーブル信号ＲＡＥ＿ＦＵＳＥを受けてフューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥとして出力する第１の伝送ゲートＴ５と、第１のインバータＩ２２及び第２のインバータＩ２３の出力により制御され、イネーブルフューズＦＥＮが破断されていない場合にターンオンされ、第２のＭＯＳトランジスタＭＮ５の前記他端に印加された信号をフューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥとして出力する第２の伝送ゲートＴ６とを備えている。

フューズイネーブル部１１０＿１は、単位リペアアドレス比較部１１０＿２からラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞の１ビットＲＡＺ＜２＞が入力され、格納されたリペアアドレスの１ビットと比較されるまでにかかる遅延時間をモデリングするための遅延時間モデリングキャパシタンスを、第１の伝送ゲートＴ５の入力ノードと接地電圧との間に備えている。本実施の形態では、この遅延時間モデリングキャパシタンスは第６のインバータＩ２４に該当する。図示のように、第６のインバータＩ２４は、入力されたイネーブル信号ＲＡＥ＿ＦＵＳＥを第１の伝送ゲートＴ５に出力するように接続されている。

図１５は、図１３の単位リペアアドレス比較部１１０＿２〜１１０＿Ｍ−１を示す回路図である。

図示のように、単位リペアアドレス比較部１１０＿２は、ゲートを介してフューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴを受けるように配設され、一端が電源電圧ＶＤＤに接続された第４のＭＯＳトランジスタＭＰ５と、ゲートを介してフューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴを受けるように配設され、一端が接地電圧ＶＳＳに接続された第５のＭＯＳトランジスタＭＮ９と、第５のＭＯＳトランジスタＭＮ９の他端とＭＯＳトランジスタＭＰ５の他端との間に設けられたアドレスフューズＦと、第５のＭＯＳトランジスタＭＮ９の前記他端に入力端が接続された第３のインバータＩ３４と、第３のインバータＩ３４の入力端と接地電圧ＶＳＳとの間に接続され、第３のインバータＩ３４の出力端にゲートが接続された第６のＭＯＳトランジスタＭＮ１０と、第３のインバータＩ３４の出力端に入力端が接続された第４のインバータＩ３５と、第３のインバータＩ３４及び第４のインバータＩ３５の出力により制御され、アドレスフューズＦが破断されている場合にターンオンされ、ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞の１ビットＲＡＺ＜２＞を信号組合わせ部１２０へ出力する第３の伝送ゲートＴ９と、第３のインバータＩ３４及び第４のインバータＩ３５の出力により制御され、アドレスフューズＦが破断されていない場合にターンオンされ、ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞の１ビットＲＡＺ＜２＞を反転する第７のインバータＩ３６を介して信号組合わせ部１２０へ出力する第４の伝送ゲートＴ１０とを備えている。

図１６は、図１３の信号組合わせ部１２０を示す回路図である。

図示のように、信号組合わせ部１２０は、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥ及び複数の単位リペアアドレス比較部１１０＿１〜１１０＿Ｍ−１から供給された比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜Ｍ＞を受けるように配設された複数の第１のＮＯＲゲートＮＯＲ２２〜ＮＯＲ２５と、複数の第１のＮＯＲゲートＮＯＲ２２〜ＮＯＲ２５から供給された信号を組合わせる複数の第１のＮＡＮＤゲートＮＤ２９、ＮＤ３０と、複数の第１のＮＡＮＤゲートＮＤ２９、ＮＤ３０から供給された信号を組合わせる第２のＮＯＲゲートＮＯＲ２６と、第２のＮＯＲゲートＮＯＲ２６からの出力を反転してリペア信号ＨＩＴＺ＜０＞を出力するための第５のインバータＩ３７とを備えている。

図１７は、第１の実施の形態に係る半導体メモリ装置における図１２のバンク制御部５００のうち、制御信号ＲＡＥからイネーブル信号ＲＡＥ＿ＦＵＳＥを生成するイネーブル信号生成部５００＿１を示す回路図である。

図示のように、イネーブル信号生成部５００＿１は、制御信号ＲＡＥを受けるように配設された複数のインバータＩ２５、Ｉ２６等が直列接続されたインバータ列と、該インバータ列からの出力及び電源電圧ＶＤＤを受けるように配設されたＮＡＮＤゲートＮＤ１３と、ＮＡＮＤゲートＮＤ１３からの出力を反転させるインバータＩ２７とを備えている。このような構成によって、受信した制御信号ＲＡＥを一定時間だけ遅延させてイネーブル信号ＲＡＥ＿ＦＵＳＥとして出力することができるようになっている。

図１８は、第１の実施の形態に係る半導体メモリ装置における図１２のリペアアドレス比較レプリカを示す回路図である。

図示のように、リペアアドレス比較レプリカ７００は、複数の単位リペアアドレス比較部１１０＿２〜１１０＿Ｍ−１から供給された比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜Ｍ＞が第１のＮＯＲゲートＮＯＲ２２〜２５によって遅延される時間を模倣するため、イネーブル信号ＲＡＥ＿ＦＵＳＥと、接地電圧ＶＳＳとを受けるように配設された第３のＮＯＲゲートＮＯＲ１１と、第１のＮＯＲゲートＮＯＲ２２〜２５からの出力が第１のＮＡＮＤゲートＮＤ２９、ＮＤ３０によって遅延される時間を模倣するため、第３のＮＯＲゲートＮＯＲ１１からの出力と、電源電圧ＶＤＤとを受けるように配設された第２のＮＡＮＤゲートＮＤ１５と、第１のＮＡＮＤゲートＮＤ２９、ＮＤ３０からの出力が第２のＮＯＲゲートＮＯＲ２６によって遅延される時間を模倣するため、第２のＮＡＮＤゲートＮＤ１５からの出力と、接地電圧ＶＳＳとを受けるように配設された第４のＮＯＲゲートＮＯＲ１２とを備えている。

また、リペアアドレス比較レプリカ７００は、第４のＮＯＲゲートＮＯＲ１２から供給された信号の位相及びレベルを、リペアアドレス比較部１００＿１から出力されてリペア回路制御部６００へ供給されるリペア信号ＨＩＴＺ＜０＞の位相及びレベルに合わせて調整し、イネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥを出力する出力制御部７００＿１を、さらに備えている。

図１９は、図１２のリペア回路制御部６００を示す回路図である。本実施の形態では、リペアアドレス比較部が３２個設けられており、３２個のリペア信号が出力される場合を示すが、別の実施の形態では、適宜変更可能である。

図示のように、リペア回路制御部６００は、複数のリペアアドレス比較部１００＿１〜１００＿Ｎから供給された複数のリペア信号ＨＩＴＺ＜０＞を受けて組合わせ、その結果に応じて第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮのレベルをドライブするリペア信号組合わせ部６１０、６２０と、リペア信号組合わせ部６１０、６２０が、複数のリペア信号ＨＩＴＺ＜０＞〜＜３１＞を受けてから第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮのレベルをドライブするまでの遅延時間をモデリングし、該モデリングした遅延時間後にリペアアドレス比較レプリカ７００からのイネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥを出力するリペア信号経路レプリカ６５０と、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、及び第２のＨＩＴ＿ＳＵＭ＿ＤＯＷＮのレベルに応じて、リダンダンシー回路を駆動するためのリダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥを出力する第１の出力部６３０と、リペア信号経路レプリカ６５０からのイネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥによってイネーブルされ、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮのレベルに応じてノーマル回路を駆動するためのノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥを出力する第２の出力部６４０とを備えている。

リペア信号組合わせ部６１０、６２０は、複数のリペア信号ＨＩＴＺ＜０＞〜＜３１＞を受ける複数の第３のＮＡＮＤゲートＮＤ１７〜ＮＤ２４と、該複数の第３のＮＡＮＤゲートＮＤ１７〜ＮＤ２４から供給された信号を組合わせる複数の第５のＮＯＲゲートＮＯＲ１５〜ＮＯＲ１８と、複数の第５のＮＯＲゲートＮＯＲ１５〜ＮＯＲ１８から供給された信号を組合わせる複数の第４のＮＡＮＤゲートＮＤ２５、ＮＤ２６とを備えている。

第１の出力部６３０は、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮに印加された信号を受けるＮＯＲゲートＮＯＲ１９と、ＮＯＲゲートＮＯＲ１９からの出力を受けてリダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥを出力するインバータＩ１３１とを備えている。

第２の出力部６４０は、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮに印加された信号と、リペア信号経路レプリカ６５０から供給された経路レプリカ信号ＡＥＤ＿ＴＲＡＣとを受ける第６のＮＯＲゲートＮＯＲ２０と、２つの直列接続されたインバータＩ１３２、Ｉ１３３で構成され、第６のＮＯＲゲートＮＯＲ２０からの出力をバッファリングして、ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥを出力するバッファとを備えている。

図２０は、図１９のリペア信号経路レプリカ６５０を示す回路図である。

図示のように、リペア信号経路レプリカ６５０は、複数のリペアアドレス比較部１００＿１〜１００＿Ｎから供給されたリペア信号ＨＩＴ＜０＞〜＜Ｎ＞が第３のＮＡＮＤゲートＮＤ１７〜ＮＤ２４によって遅延される時間を模倣するため、リペアアドレス比較レプリカ７００からのイネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥと、電源電圧ＶＤＤとを受けるように配設された第５のＮＡＮＤゲートＮＤ２７と、第３のＮＡＮＤゲートＮＤ１７〜ＮＤ２４からの出力がＮＯＲゲートＮＯＲ１５〜ＮＯＲ１８によって遅延される時間を模倣するため、第５のＮＡＮＤゲートＮＤ２７からの出力を受けるように配設された第７のＮＯＲゲートＮＯＲ２１と、、複数のリペアアドレス比較部１００＿１〜１００＿Ｎから供給されたリペア信号ＨＩＴＺ＜０＞〜ＨＩＴＺ＜Ｎ＞がＮＡＮＤゲートＮＤ２５、ＮＤ２６によった遅延時間を模倣するため、第７ＮＯＲゲートＮＯＲ２１からの出力を受けて第６のＮＡＮＤゲートＮＤ２８とを備えている。

また、リペア信号経路レプリカ６５０は、第６のＮＡＮＤゲートＮＤ２８から供給された信号の位相及びレベルを、リペア信号組合わせ部６１０、６２０で第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮをドライブする信号の位相及びレベルに合わせて調整する出力制御部６００＿１をさらに備えている。

以下、図１２乃至図２０に示した本発明の第１の実施の形態に係る半導体メモリ装置におけるリペア処理について説明する。

上述したように上記のようなテストによって欠陥セルが検出されると、予備用セルで代わりにアクセスされるようにするためのリペア処理が施される。この処理では、一つのアドレス経路を変換するのに、図１２のリペアアドレス比較部１００＿１〜１００＿Ｎのうちいずれか１つが選択されて用いられる。

具体的には、まず、選択されたリペアアドレス比較部（例えば、１００＿１）のフューズイネーブル部１１０＿１に組み込まれたイネーブルフューズＦＥＮ（図１４参照）にレーザーを照射して、イネーブルフューズＦＥＮを溶かして破断させる。次いで、リペアアドレスに応じて、リペアアドレス比較部（例えば、１００＿１）に含まれる複数の単位リペアアドレス比較部１１０＿２〜１１０＿Ｍ−１のそれぞれに設けられたアドレスフューズＦ（図１５参照）のうち、該当するものを選択的に破断させる。このようにして、一つのリペアアドレス比較部（例えば、１００＿１）内に、一つのリペアアドレスが格納される。半導体メモリ装置が、リペアアドレス比較部を３２個備えている場合、全部で３２個のアドレス経路の変更が可能となる。

次に、上記のようにリペア処理された半導体メモリ装置のリペア回路の動作を説明する。

図２１は、本発明の第２の実施の形態に係る半導体メモリ装置のリペア回路を動作させる各信号のタイミングチャートを示している。

まず、データアクセスのために外部入力アドレス信号ＥＡＴ＜０：Ｍ−１＞が入力されると、該信号はアドレス入力バッファ（図示せず）によってバッファリングされた後、アドレスラッチ部４００でラッチされ、図２１に示すように、バンク制御部５００から供給された制御信号ＡＥに応じて、フリーデコーダー３００にノーマルのラッチアドレス信号ＢＡＺ＜０：Ｍ−１＞が出力される。フリーデコーダー３００は、ノーマルのラッチアドレス信号ＢＡＺ＜０：Ｍ−１＞をデコードし、該デコード信号は主デコーダー（図示せず）へ供給される。該主デコーダーは、フリーデコーダー３００から供給されたデコード済みのアドレス信号ＡＤＤ＜０：Ｍ−１＞を用いてデコードを行う。ここでデコード信号は、データがアクセスされる単位セルを選択するのに使用される。

本実施の形態に係る半導体メモリ装置においては、図１２に示すように、ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥ、及びリダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥは、リペア信号ＨＩＴＺ＜０：Ｎ−１＞及びイネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥに応じてリペア回路制御部６００によって生成される。

リペア信号ＨＩＴＺ＜０：Ｎ−１＞は、図１２に示すように、ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞、フューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴ、及びイネーブル信号ＲＡＥ＿ＦＵＳＥに応じて複数のリペアアドレス比較部１００＿１〜１００＿Ｎによって生成される。

ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞は、図２１に示すように、アドレスラッチ部４００でラッチされた外部入力アドレス信号ＥＡＴ＜２：Ｍ−１＞を用いて、バンク制御部５００から供給された制御信号ＲＡＥに応じて、複数のリペアアドレス比較部１００＿１〜１００＿Ｎに出力される。尚、複数のリペアアドレス比較部１００＿１〜１００＿Ｎに入力されるラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞は、外部入力アドレス信号ＥＡＴ＜０：Ｍ−１＞より２ビット分小さくなっている。これは、通常、このような半導体メモリ装置では、ノーマルワードラインをリダンダンシー用ワードラインで代替する場合、一度のリペアアドレスを用いて４個のリダンダンシー用ワードラインで代替するためである。

ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞は、複数のリペアアドレス比較部１００＿１〜１００＿Ｎで、リペアアドレスと一致するか否かが判断され、該判断結果に応じてリペア信号ＨＩＴＺ＜０：Ｎ−１＞が出力される。

フューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴは、図２１に示すように、半導体メモリ装置の初期動作時にロー−ハイ−ローレベルのパルス形態で、フューズイネーブル部１１０＿１、及び複数の単位リペアアドレス比較部１１０＿２〜１１０＿Ｍ−１とへ出力される信号である。

イネーブル信号ＲＡＥ＿ＦＵＳＥは、図１７に示したように、バンク制御部５００のイネーブル信号生成部５００＿１で、制御信号ＲＡＥを一定時間だけ遅延させて生成される信号である。イネーブル信号ＲＡＥ＿ＦＵＳＥは、図２１に示すように、制御信号ＲＡＥがハイレベルになるのに応じてローレベルになる。

リペア信号ＨＩＴＺ＜０：Ｎ−１＞は、上述したラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞、フューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴ、及びイネーブル信号ＲＡＥ＿ＦＵＳＥに応じて生成されるが、図１３に示すように、その過程で、アドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜Ｍ＞、及びフューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥが生成される。

アドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞は、図１３に示すように、フューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴ及びラッチアドレス信号の各ビットＲＡＺ＜２＞〜＜Ｍ−１＞に応じて、単位リペアアドレス比較部１１０＿２〜Ｍ−１によって生成される信号である。図１５に示すように、単位リペアアドレス比較部（例えば、１１０＿２）のアドレスフューズフューズＦが破断されている場合、第３の伝送ゲートＴ９がターンオンされた状態となるので、ラッチアドレス信号の各ビット（例えば、ＲＡＺ＜２＞）は、第３の伝送ゲートＴ９からそのままのレベルで出力される。アドレスフューズフューズＦが破断されていない場合には、第４の伝送ゲートＴ１０がターンオンされた状態となるので、ラッチアドレス信号の各ビット（例えば、ＲＡＺ＜２＞）は、第７のインバータＩ３６で反転された後、第４の伝送ゲートＴ４から反転したレベルで出力される。

フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥは、図１３に示すように、フューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴ及びイネーブル信号ＲＡＥ＿ＦＵＳＥに応じて、フューズイネーブル部１１０＿１によって生成される信号である。図１４に示すように、フューズイネーブル部（例えば、１１０＿１）のイネーブルフューズＦＥＮが破断されている場合、第１の伝送ゲートＴ５がターンオンされた状態となるので、バンク制御部５００からローレベルとなって入力されたイネーブル信号ＲＡＥ＿ＦＵＳＥは、第６のインバータＩ２４で反転された後、第１の伝送ゲートＴ５からハイレベルとなって出力される。第６のインバータＩ２４は、イネーブル信号ＲＡＥ＿ＦＵＳＥからフューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥが生成されるまでの時間を、図１５に示した単位リペアアドレス比較部１１０＿２に入力されたラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞の１ビットＲＡＺ＜２＞からアドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞が生成されるまでの時間に合わせるために設けられたものである。この第６のインバータＩ２４は、第４の伝送ゲートＴ１０前の第７のインバータＩ３６に合わせて遅延時間を調節するためのものである。

一方、図１４に示すフューズイネーブル部１１０＿１のイネーブルフューズＦＥＮが破断されていない場合、第２の伝送ゲートＴ６がターンオンされた状態となるので、第１のインバータＩ２２の入力端に印加されるハイレベルの信号がフューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥとして、第２の伝送ゲートＴ６から供給される。このように、フューズイネーブル部１１０＿１がイネーブル信号ＲＡＥ＿ＦＵＳＥからフューズイネーブル信号ＦＵＥＳ＿ＥＮＡＢＬＥを生成する過程は、単位リペアアドレス比較部１１０＿２がアドレス信号ＲＡＺ＜２：Ｍ−１＞の１ビットＲＡＺ＜２＞からアドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞を生成する過程に合わせて構成されている。

したがって、イネーブルフューズＦＥＮまたはアドレスフューズＦが破断されていない場合、フューズイネーブル部１１０＿１では第２の伝送ゲートＴ６が常にターンオンされているので、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥはハイレベルとなり、単位リペアアドレス比較部１１０＿２では第４の伝送ゲートＴ１０が常にターンオンされているので、入力されたアドレス信号の１ビットＲＡＺ＜２＞を反転させた信号が、アドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞として出力される。

リペア信号ＨＩＴＺ＜０：Ｎ−１＞は、上記のようにして生成されたフューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥと、複数のアドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜１２＞とが、図１６に示した信号組合わせ部１２０によって組み合わされることにより生成される。この過程については、従来の技術として示したものと同様である。また、本実施の形態においても、単位リペアアドレスが１１個の場合を例示している。

従来の技術の説明で述べたように、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥと全てのアドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜１２＞とがローレベルとなる場合、リペア信号ＨＩＴＺ＜０＞はローレベルとなる。

図１９に示すように、本実施の形態では、ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥ、及びリダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥは、上記のようにして生成されたリペア信号ＨＩＴＺ＜０：Ｎ−１＞と、イネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥとに応じて生成される。

イネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥは、図１８及び図２１に示すように、イネーブル信号ＲＡＥ＿ＦＵＳＥに応じて、リペアアドレス比較レプリカ７００で生成される。リペアアドレス比較レプリカ７００は、上記のようにフューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥと、複数のアドレス比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜１２＞とを組み合わせてリペア信号ＨＩＴＺ＜０：Ｎ−１＞を出力する信号組合わせ部１２０にの信号処理過程に合わせて、イネーブル信号ＲＡＥ＿ＦＵＳＥを所定時間だけ遅延させ、イネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥとして出力する。イネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥは、リペア回路制御部６００をイネーブルさせる機能を果たす。

このようにして生成されたイネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥは、リペアアドレス比較部１００＿１〜１００＿Ｎからリペア信号ＨＩＴＺ＜０：Ｎ−１＞が出力されるタイミングに対し、常に一定のマージンでリペア回路制御部６００に入力される。

ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥ、及びリダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥは、上記のようにして生成されたリペア信号ＨＩＴＺ＜０：Ｎ−１＞及びイネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥに応じてリペア回路制御部６００によって生成されるが、図１９に示すように、その生成に先立ち、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮのレベルが決定され、経路レプリカ信号ＡＥＤ＿ＴＲＡＣが生成される。

第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮのレベルは、図２１に示すように、リペア信号ＨＩＴＺ＜０＞〜＜３１＞に応じて、リペア信号組合わせ部６１０、６２０によって決定される。

経路レプリカ信号ＡＥＤ＿ＴＲＡＣは、イネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥに応じて、図２０に示したリペア信号経路レプリカ６５０によって生成される信号である。

このように構成された本実施の形態に係る半導体メモリ装置によれば、例えば、リペア信号ＨＩＴＺ＜０＞〜＜３１＞が全てハイレベルで入力されると、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮは共にローレベルとなる。この場合、リダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥはローレベルとなるが、ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥは、経路レプリカ信号ＡＥＤ＿ＴＲＡＣに依存する。即ち、経路レプリカ信号ＡＥＤ＿ＴＲＡＣがローレベルとなった後にハイレベルとなる。

リペア信号経路レプリカ６５０は、上述したように、リペア信号組合わせ部６１０、６２０が第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮをドライブする位相及びレベルに合わせて、イネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥを遅延させて出力するように構成されている。

したがって、本実施の形態に係る半導体メモリ装置によれば、リペア信号組合わせ部６１０、６２０が第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮをドライブするタイミングに合わせて、リペア信号経路レプリカ６５０が経路レプリカ信号ＡＥＤ＿ＴＲＡＣを出力するようになっている。したがって、上記のような場合、経路レプリカ信号ＡＥＤ＿ＴＲＡＣは、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ及び第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮをドライブするタイミングに合わせてローレベルとなるので、ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥは、安定してハイレベルになる。

リダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥがローレベルの場合、リダンダンシー回路はディセーブル状態になり、ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥがハイレベルの場合、ノーマル回路がイネーブル状態になる。この場合、入力されたラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞はリペアアドレスに一致しないので、データアクセスはメモリセルアレイにノーマルセルをアクセスするようになる。

以上のように、本実施の形態に係る半導体メモリ装置によれば、リペアアドレス比較部１００＿１〜１００＿Ｎが、バンク制御部５００から供給されたイネーブル信号ＲＡＥ＿ＦＵＳＥに応じて、リペア信号ＨＩＴＺ＜０＞〜＜Ｎ−１＞をリペア回路制御部６００へ出力する。

また、リペアアドレス比較部１００＿１〜１００＿Ｎを模倣したリペアアドレス比較レプリカ７００は、バンク制御部５００からイネーブル信号ＲＡＥ＿ＦＵＳＥを受けて、遅延させた後、イネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥをリペア信号ＨＩＴ＜０＞の出力タイミングに合わせたマージンでリペア回路制御部６００に出力する。

リペア回路制御部６００では、リペア信号組合わせ部６１０、６２０が、リペア信号ＨＩＴＺ＜０＞〜＜３１＞に応じてリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、ＨＩＴ＿ＳＵＭ＿ＤＯＷＮのレベルをドライブすると共に、リペア信号経路レプリカ６５０が経路レプリカ信号ＡＥＤ＿ＴＲＡＣを出力する。経路レプリカ信号ＡＥＤ＿ＴＲＡＣは、リペア信号組合わせ部６１０、６２０の出力のタイミングに合わせて出力されるので、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、または第２のＨＩＴ＿ＳＵＭ＿ＤＯＷＮがローレベルからハイレベルに変換される場合、及びハイレベルからローレベルに変換される場合のいずれにおいても、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰ、または第２のＨＩＴ＿ＳＵＭ＿ＤＯＷＮのレベル変化に対する経路レプリカ信号ＡＥＤ＿ＴＲＡＣのマージンを略一定に保つことができる。したがって、ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥは、経路レプリカ信号ＡＥＤ＿ＴＲＡＣに応じて安定して出力される。したがって、本実施の形態に係る半導体メモリ装置によれば、入力されたアドレスがリペアアドレスか否かを判断して、ノーマル回路及びリダンダンシー回路のいずれかを駆動することができ、且つ、ノーマル回路及びリダンダンシー回路の制御信号であるリダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥ、及びノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥを出力するタイミングのマージンを安定化させることができる。

また、本実施の形態に係る半導体メモリ装置によれば、イネーブル信号ＲＡＥ＿ＦＵＳＥに応じて、リペアアドレス比較部１００＿１〜１００＿Ｎがラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞を比較するので、バンク制御部５００がイネーブル信号ＲＡＥ＿ＦＵＳＥを生成するまでは、リペア回路制御部６００に活性化されたリペア信号ＨＩＴＺ＜０＞〜＜Ｎ−１＞が入力されない。これによって、リペアアドレス比較部１００＿１〜１００＿Ｎにおけるアドレスの比較動作のタイミングのマージンを縮めることができ、リペア回路部の動作速度を向上させることができる。

次いで、本発明の第２の実施の形態に係る半導体メモリ装置について説明する。

本実施の形態に係る半導体メモリ装置においても、先の実施の形態と同様に、図１２に示したようなバンク制御部５００Ａと、アドレスラッチ部４００と、複数のリペアアドレス比較部１００＿１Ａ〜１００＿ＮＡと、リペアアドレス比較レプリカ７００Ａと、リペア回路制御部６００とを備えている。以下に示すように、各リペアアドレス比較部１００＿１Ａ〜１００＿ＮＡのフューズイネーブル部１１０＿１Ａ、バンク制御部５００Ａのイネーブル信号生成部５００＿１Ａ、及びリペアアドレス比較レプリカ７００Ａを除く構成については、先の実施の形態に示したものと同様であるので、その詳細な説明を省略する。

図２２は、本発明の第２の実施の形態に係る半導体メモリ装置におけるフューズイネーブル部１１０＿１Ａを示す回路図である。

図示のように、フューズイネーブル部１１０＿１Ａは、ゲートを介してフューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴを受けるように配設され、一端が電源電圧ＶＤＤに接続された第７のＭＯＳトランジスタＭＰ４と、ゲートを介してフューズリセット信号ＦＵＳＥ＿ＲＥＳＥＴを受けるように配設され、一端が接地電圧ＶＳＳに接続された第８のＭＯＳトランジスタＭＮ７と、第７のＭＯＳトランジスタＭＮ４の他端と第８のＭＯＳトランジスタＭＰ７の他端との間に設けられたイネーブルフューズＦＥＮと、第８のＭＯＳトランジスタＭＮ７の前記他端に入力端が接続された第８のインバータＩ２８と、第８のインバータＩ２８の入力端と接地電圧ＶＳＳとの間に連結され、第８のインバータＩ２８の出力端にゲートが接続された第９のＭＯＳトランジスタＭＮ８と、イネーブル信号ＲＡＥ＿ＦＵＳＥ及び第８のインバータＩ２８からの出力を受けて、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＬＢＥとして出力する第７のＮＡＮＤゲートＮＤ１４とを備えている。

図２３は、本発明の第２の実施の形態に係る半導体メモリ装置におけるバンク制御部５００Ａのうち、制御信号ＲＡＥからイネーブル信号ＲＡＥ＿ＦＵＳＥを生成するイネーブル信号生成部５００＿１Ａを示す回路図である。

図示のように、イネーブル信号生成部５００＿１Ａは、制御信号ＲＡＥを受けるように配設された複数のインバータＩ２９、Ｉ３０、…、Ｉ３１、Ｉ３２を備えている。このような構成によって、受信した制御信号ＲＡＥを一定時間だけ遅延させてイネーブル信号ＲＡＥ＿ＦＵＳＥとして出力することができるようになっている。

図２４は、本発明の第２の実施の形態に係る半導体メモリ装置におけるリペアアドレス比較レプリカ７００Ａを示す回路図である。

図示のように、リペアアドレス比較レプリカ７００Ａは、イネーブル信号ＲＡＥ＿ＦＵＳＥを受ける第９のインバータＩ３３と、複数の単位リペアアドレス比較部１１０＿１〜１１０＿Ｍ−１から供給された比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜Ｍ＞が信号組合わせ部１２０の第１のＮＯＲゲートＮＯＲ２２〜２５によって遅延される時間を模倣するため、第９のインバータＩ３０からの出力を受けるように配設された第８のＮＯＲゲートＮＯＲ１３と、複数の単位リペアアドレス比較部１１０＿１〜１１０＿Ｍ−１から供給された比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜Ｍ＞が信号組合わせ部１２０の第１のＮＡＮＤゲートＮＤ２９、ＮＤ３０によって遅延される時間を模倣するため、第８のＮＯＲゲートＮＯＲ１３からの出力を受けるように配設された第８のＮＡＮＤゲートＮＤ１６と、複数の単位リペアアドレス比較部１１０＿１〜１１０＿Ｍ−１から供給された比較信号ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜Ｍ＞が信号組合わせ部１２０の第２のＮＯＲゲートＮＯＲ２６によって遅延される時間を模倣するため、第８のＮＡＮＤゲートＮＤ１６からの出力を受けるように配設された第９のＮＯＲゲートＮＯＲ１４とを備えている。

また、リペアアドレス比較レプリカ７００Ａは、第９のＮＯＲゲートＮＯＲ１４から供給された信号の位相及びレベルを、リペアアドレス比較部１００＿１から出力されてリペア回路制御部６００へ供給されるリペア信号ＨＩＴＺ＜０＞の位相及びレベルに合わせて調整し、イネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥを出力する出力制御部７００＿２を、さらに備えている。

図２５は、本発明の第２の実施の形態に係る半導体メモリ装置のリペア回路を動作させる各信号のタイミングチャートを示している。図２２〜図２４に示したように、制御信号ＲＡＥに応じてイネーブル信号ＲＡＥ＿ＦＵＳＥを生成する過程、イネーブル信号ＲＡＥ＿ＦＵＳＥに応じてフューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥ、及びイネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥを生成する過程を除く信号処理の過程については、先の実施の形態に示したものと同様であるのでその説明を省略する。

本実施の形態においては、イネーブル信号ＲＡＥ＿ＦＵＳＥは、イネーブル信号生成部５００＿１Ａによって、制御信号ＲＡＥに応じて生成される。先の実施の形態では、イネーブル信号ＲＡＥ＿ＦＵＳＥは制御信号ＲＡＥを遅延させて反転させたものとなっていたが、図２５に示すように、遅延させるだけのものとすることもできる。

また、本実施の形態においては、図２２に示したように、フューズイネーブル部１１０＿１Ａは、イネーブルフューズＦＥＮが破断されている場合、第８のインバータＩ２８からの出力がハイレベルに保持され、イネーブル・フューズＦＥＮが破断されていない場合には、インバータＩ２８からの出力がローレベルに保持されるようになっており、第７のＮＡＮＤゲートＮＤ１４は、この第８のインバータＩ２８からの出力と、バンク制御部５００のイネーブル信号生成部５００＿１Ａから供給されたイネーブル信号ＲＡＥ＿ＦＵＳＥとを入力された後に、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥを出力するようになっている。このように、フューズイネーブル部１１０＿１Ａを、イネーブル信号ＲＡＥ＿ＦＵＳＥを別の出力と比較した後、フューズイネーブル信号ＦＵＳＥ＿ＥＮＡＢＬＥを出力するように構成することもできる。

また、図２４に示すように、本実施の形態におけるリペアアドレス比較レプリカ７００Ａは、先の実施の形態におけるリペアアドレス比較レプリカ７００と比べて、イネーブル信号ＲＡＥ＿ＦＵＳＥの位相を合せるための第９のインバータＩ３３が備えられている点で異なっている。第９のインバータＩ３３により、イネーブル信号生成部５００＿１Ａにおいて、制御信号ＲＡＥを遅延させて出力されたイネーブル信号ＲＡＥ＿ＦＵＳＥを反転させて入力することができる。

この結果、本実施の形態においても、先の実施の形態の場合と同様に、イネーブルレプリカ信号ＡＥＤ＿ＦＵＳＥをリペア回路制御部６００において利用することができる。即ち、図１９に示すように、各リペアアドレス比較部１００＿１Ａ〜１００＿ＮＡから供給されたリペア信号ＨＩＴＺ＜０＞〜＜３１＞のうちのいずれか一つでもローレベルとなって入力されると、第１のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＵＰまたは第２のリペア感知ノードＨＩＴ＿ＳＵＭ＿ＤＯＷＮがハイレベルとなる。このため、リダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥはハイレベルとなって、ノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥはローレベルとなる。

リダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥがハイレベルとなって、リダンダンシー回路がイネーブル状態になると、ラッチアドレス信号ＲＡＺ＜２：Ｍ−１＞はリペアアドレスに一致するので、データアクセスはメモリセルアレイのノーマルセルに代えて予備用セルで行われる。

本実施の形態に係る半導体メモリ装置においても、先の実施の形態と同様の効果を得ることができる。即ち、入力されたアドレスがリペアアドレスか否かを判断して、ノーマル回路及びリダンダンシー回路のいずれかを駆動することができ、且つ、ノーマル回路及びリダンダンシー回路の制御信号であるリダンダンシー回路イネーブル信号ＲＥＤ＿ＥＮＡＢＬＥ、及びノーマル回路イネーブル信号ＮＯＲＭＡＬ＿ＥＮＡＢＬＥを出力するタイミングのマージンを安定化させることができる。

以上、本発明の好適な実施の形態について説明したが、本発明の技術的範囲を逸脱することなく、当業者は種々の変更等を行うことができ、これらも本発明の技術的範囲に属する。

従来の技術に係る半導体メモリ装置のリペア回路を示すブロック図である。 図１のリペアアドレス比較部を示すブロック図である。 図２のフューズイネーブル部を示す回路図である。 図２の単位リペアアドレス比較部を示す回路図である。 図２の信号組合わせ部を示す回路図である。 図１のアドレスラッチ部の一部を示す回路図である。 図１のアドレスラッチ部の別の一部を示す回路図である。 図１のリペア回路制御部を示す回路図である。 図１のバンク制御部の一部を示すブロック図である。 図１の半導体メモリ装置のリペア回路部を動作させる各信号のタイミングチャートを示している。 図１の半導体メモリ装置で使用される各信号のタイミングチャートを示している。 本発明の実施の形態に係る半導体メモリ装置のリペア回路を示すブロック図である。 図１２のリペアアドレス比較部を示すブロック図である。 第１の実施の形態に係る半導体メモリ装置における図１３のフューズイネーブル部を示す回路図である。 図１３の単位リペアアドレス比較部を示す回路図である。 図１３の信号組合わせ部を示す回路図である。 第１の実施の形態に係る半導体メモリ装置における図１２のバンク制御部のイネーブル信号生成部を示す回路図である。 第１の実施の形態に係る半導体メモリ装置における図１２のリペアアドレス比較レプリカを示す回路図である。 図１２のリペア回路制御部を示す回路図である。 図１９のリペア信号経路レプリカを示す回路図である。 本発明の第２の実施の形態に係る半導体メモリ装置のリペア回路を動作させる各信号のタイミングチャートを示している。 本発明の第２の実施の形態に係る半導体メモリ装置における図１３のフューズイネーブル部の第２の実施の形態を示す回路図である。 本発明の第２の実施の形態に係る半導体メモリ装置における図１２のバンク制御部のイネーブル信号生成部を示す回路図である。 本発明の第２の実施の形態に係る半導体メモリ装置における図１２のリペアアドレス比較レプリカを示す回路図である。 本発明の第２の実施の形態に係る半導体メモリ装置のリペア回路を動作させる各信号のタイミングチャートを示している。

符号の説明

１００＿１〜１００＿Ｎ、１００＿１Ａ〜１００＿ＮＡ リペアアドレス比較部
１１０＿１、１１０＿１Ａ フューズイネーブル部
１１０＿２〜１１０＿Ｍ−１ 単位リペアアドレス比較部
１２０ 信号組合わせ部
３００ フリーデコーダー
４００ アドレスラッチ部
５００、５００Ａ バンク制御部
５００＿１、５００＿１Ａ イネーブル信号生成部
６００ リペア回路制御部
６００＿１ 出力制御部
６１０、６２０ リペア信号組合わせ部
７００、７００Ａ リペアアドレス比較レプリカ
Ｆ アドレスフューズ
ＦＥＮ イネーブルフューズ
Ｉ２２ 第１のインバータ
Ｉ２３ 第２のインバータ
Ｉ３４ 第３のインバータ
Ｉ３５ 第４のインバータ
Ｉ３７ 第５のインバータ
Ｉ２４ 第６のインバータ
Ｉ３６ 第７のインバータ
Ｉ２８ 第８のインバータ
Ｉ３３ 第９のインバータ
ＭＰ３ 第１のＭＯＳトランジスタ
ＭＮ５ 第２のＭＯＳトランジスタ
ＭＮ６ 第３のＭＯＳトランジスタ
ＭＰ５ 第４のＭＯＳトランジスタ
ＭＮ９ 第５のＭＯＳトランジスタ
ＭＮ１０ 第６のＭＯＳトランジスタ
ＭＰ４ 第７のＭＯＳトランジスタ
ＭＮ７ 第８のＭＯＳトランジスタ
ＭＮ８ 第９のＭＯＳトランジスタ
ＮＤ２９、ＮＤ３０ 第１のＮＡＮＤゲート
ＮＤ１５ 第２のＮＡＮＤゲート
ＮＤ１７〜２４ 第３のＮＡＮＤゲート
ＮＤ２５、ＮＤ２６ 第４のＮＡＮＤゲート
ＮＤ２７ 第５のＮＡＮＤゲート
ＮＤ２８ 第６のＮＡＮＤゲート
ＮＤ１４ 第７のＮＡＮＤゲート
ＮＤ１６ 第８のＮＡＮＤゲート
ＮＯＲ２２〜ＮＯＲ２５ 第１のＮＯＲゲート
ＮＯＲ２６ 第２のＮＯＲゲート
ＮＯＲ１１ 第３のＮＯＲゲート
ＮＯＲ１２ 第４のＮＯＲゲート
ＮＯＲ１５〜ＮＯＲ１８ 第５のＮＯＲゲート
ＮＯＲ２０ 第６のＮＯＲゲート
ＮＯＲ２１ 第７のＮＯＲゲート
ＮＯＲ１３ 第８のＮＯＲゲート
ＮＯＲ１４ 第９のＮＯＲゲート
Ｔ５ 第１の伝送ゲート
Ｔ６ 第２の伝送ゲート
Ｔ９ 第３の伝送ゲート
Ｔ１０ 第４の伝送ゲート
ＡＤＤ＜０：Ｍ−１＞ アドレス信号
ＡＥ、ＲＡＥ 制御信号
ＡＥＤ＿ＦＵＳＥ イネーブルレプリカ信号
ＡＥＤ＿ＴＲＡＣ 経路レプリカ信号
ＢＡＺ＜０：Ｍ−１＞ ラッチアドレス信号
ＥＡＴ＜０：Ｍ−１＞ 外部入力アドレス信号
ＦＵＳＥ＿ＣＯＭＰＡＲＥ＜２＞〜＜Ｍ−１＞ アドレス比較信号
ＦＵＳＥ＿ＥＮＡＢＬＥ フューズイネーブル信号
ＦＵＳＥ＿ＲＥＳＥＴ フューズリセット信号
ＨＩＴＺ＜０＞〜＜Ｎ−１＞ リペア信号
ＮＯＲＭＡＬ＿ＥＮＡＢＬＥ ノーマル回路イネーブル信号
ＲＡＺ＜２：Ｍ−１＞ ラッチアドレス信号
ＲＥＤ＿ＥＮＡＢＬＥ リダンダンシー回路イネーブル信号
ＲＡＥ＿ＦＵＳＥ イネーブル信号

Claims (18)

1. リペア回路を有する半導体メモリ装置であって、
   リダンダンシー回路を制御するためのイネーブル信号を生成するイネーブル信号生成手段と、
   外部入力アドレス信号をラッチしてラッチアドレス信号を出力するアドレスラッチ手段と、
   異なるリペアアドレスが各々格納可能に構成されており、前記ラッチアドレス信号のアドレスが、格納された前記リペアアドレスと一致する場合、リペア信号を活性化して出力する複数のリペアアドレス比較部と、
   前記ラッチアドレス信号が前記リペアアドレス比較部に入力されてから前記リペア信号が活性化されるまでの遅延時間をモデリングするために前記イネーブル信号を受けてイネーブルレプリカ信号を出力するリペアアドレス比較レプリカと、
   前記イネーブルレプリカ信号に応じてイネーブルされ、前記複数のリペアアドレス比較部から供給された前記リペア信号によって、ノーマル回路または前記リダンダンシー回路を駆動するように制御するリペア回路制御部と
   を備えていることを特徴とする半導体メモリ装置。
2. 前記リペアアドレス比較部が、前記イネーブル信号に応じて活性化されるようになっていることを特徴とする請求項１記載の半導体メモリ装置。
3. 前記リペアアドレス比較部が、
   組み込まれたイネーブルフューズが破断されているか否かに従って、前記イネーブル信号を受け、フューズイネーブル信号を活性化して出力するフューズイネーブル部と、
   前記ラッチアドレス信号の１ビットと、格納されたリペアアドレスの１ビットとを各々比較する複数の単位リペアアドレス比較部と、
   前記フューズイネーブル信号によってイネーブルされ、前記複数の単位リペアアドレス比較部における比較結果に応じて、前記リペア信号を出力する信号組合わせ部と
   を備えていることを特徴とする請求項１記載の半導体メモリ装置。
4. 前記フューズイネーブル部が、
   ゲートを介してフューズリセット信号を受けるように配設され、一端が電源電圧に接続された第１のＭＯＳトランジスタと、
   ゲートを介して前記フューズリセット信号を受けるように配設され、一端が接地電圧に接続された第２のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタの他端と前記第２のＭＯＳトランジスタの他端との間に設けられたイネーブルフューズと、
   前記第２のＭＯＳトランジスタの前記他端に入力端が接続された第１のインバータと、
   該第１のインバータの入力端と接地電圧との間に連結され、前記第１のインバータの出力端にゲートが接続された第３のＭＯＳトランジスタと、
   前記第１のインバータの出力端に入力端が接続された第２のインバータと、
   前記第１のインバータ及び第２のインバータの出力により制御され、前記イネーブルフューズが破断されている場合にターンオンされ、前記イネーブル信号を受けて前記フューズイネーブル信号として出力する第１の伝送ゲートと、
   前記第１のインバータ及び第２のインバータの出力により制御され、前記イネーブルフューズが破断されていない場合にターンオンされ、前記第２のＭＯＳトランジスタの前記他端に印加された信号を前記フューズイネーブル信号として出力する第２の伝送ゲートと
   を備えていることを特徴とする請求項３記載の半導体メモリ装置。
5. 前記フューズイネーブル部が、
   前記単位リペアアドレス比較部で前記ラッチアドレス信号の１ビットが入力され、前記格納されたリペアアドレスの１ビットと比較されるまでにかかる遅延時間をモデリングするための遅延時間モデリングキャパシタンスを、前記第１の伝送ゲートの入力ノードと接地電圧との間に備えていることを特徴とする請求項４記載の半導体メモリ装置。
6. 前記単位リペアアドレス比較部が、
   ゲートを介して前記フューズリセット信号を受けるように配設され、一端が電源電圧に接続された第４のＭＯＳトランジスタと、
   ゲートを介して前記フューズリセット信号を受けるように配設され、一端が接地電圧に接続された第５のＭＯＳトランジスタと、
   前記第４のＭＯＳトランジスタの他端と前記第５のＭＯＳトランジスタの他端との間に設けられたアドレスフューズと、
   前記第５のＭＯＳトランジスタの前記他端に入力端が接続された第３のインバータと、
   該第３のインバータの入力端と接地電圧との間に接続され、前記第３のインバータの出力端にゲートが接続された第６ＭＯＳトランジスタと、
   前記第３のインバータの出力端に入力端が接続された第４のインバータと、
   前記第３のインバータ及び第４のインバータの出力により制御され、前記アドレスフューズが破断されている場合にターンオンされ、前記ラッチアドレス信号の１ビットを前記信号組合わせ部へ出力する第３の伝送ゲートと、
   前記第３のインバータ及び第４のインバータの出力により制御され、前記アドレスフューズが破断されていない場合にターンオンされ、前記ラッチアドレス信号の１ビットを反転して前記信号組合わせ部へ出力する第４の伝送ゲートと
   を備えていることを特徴とする請求項５記載の半導体メモリ装置。
7. 前記信号組合わせ部が、
   前記フューズイネーブル信号及び前記複数の単位リペアアドレス比較部から供給された比較信号を受けるように配設された複数の第１のＮＯＲゲートと、
   前記複数の第１のＮＯＲゲートから供給された信号を組合わせる複数の第１のＮＡＮＤゲートと、
   前記複数の第１のＮＡＮＤゲートから供給された信号を組合わせる第２のＮＯＲゲートと、
   前記第２のＮＯＲゲートからの出力を反転して前記リペア信号を出力する第５のインバータと
   を備えていることを特徴とする請求項６記載の半導体メモリ装置。
8. 前記リペアアドレス比較レプリカが、
   前記複数の単位リペアアドレス比較部から供給された比較信号が前記第１のＮＯＲゲートによって遅延される時間を模倣するため、前記イネーブル信号を受けるように配設された第３のＮＯＲゲートと、
   前記第１のＮＯＲゲートからの出力が前記第１のＮＡＮＤゲートによって遅延される時間を模倣するため、前記第３のＮＯＲゲートからの出力を受けるように配設された第２のＮＡＮＤゲートと、
   前記第１のＮＡＮＤゲートからの出力が前記第２のＮＯＲゲートによって遅延される時間を模倣するため、前記第２のＮＡＮＤゲートからの出力を受けるように配設された第４のＮＯＲゲートと
   を備えていることを特徴とする請求項７記載の半導体メモリ装置。
9. 前記リペアアドレス比較レプリカが、
   前記第４のＮＯＲゲートから供給された信号の位相及びレベルを、前記リペアアドレス比較部から出力されて前記リペア回路制御部へ供給されるリペア信号の位相及びレベルに合わせて調整する出力制御部を、さらに備えていることを特徴とする請求項８記載の半導体メモリ装置。
10. 前記フューズイネーブル部が、
    ゲートを介してフューズリセット信号を受けるように配設され、一端が電源電圧に接続された第７のＭＯＳトランジスタと、
    ゲートを介して前記フューズリセット信号を受けるように配設され、一端が接地電圧に接続された第８のＭＯＳトランジスタと、
    前記第７のＭＯＳトランジスタの他端と前記第８のＭＯＳトランジスタの他端との間に設けられたイネーブルフューズと、
    前記第８のＭＯＳトランジスタの前記他端に入力端が接続された第８のインバータと、
    該第８のインバータの入力端と接地電圧との間に連結され、前記第８のインバータの出力端にゲートが接続された第９のＭＯＳトランジスタと、
    前記イネーブル信号及び前記第８のインバータからの出力を受けて、前記フューズイネーブル信号として出力する第７のＮＡＮＤゲートと
    を備えていることを特徴とする請求項３記載の半導体メモリ装置。
11. 前記信号組合わせ部が、
    前記フューズイネーブル信号及び前記複数の単位リペアアドレス比較部から供給された比較信号を受けるように配設された複数の第１のＮＯＲゲートと、
    前記複数の第１のＮＯＲゲートから供給された信号を組合わせる複数の第１のＮＡＮＤゲートと、
    前記複数の第１のＮＡＮＤゲートから供給された信号を組合わせる第２のＮＯＲゲートと、
    前記第２のＮＯＲゲートからの出力を反転して前記リペア信号として出力する第５のインバータと
    を備えていることを特徴とする請求項１０記載の半導体メモリ装置。
12. 前記リペアアドレス比較レプリカが、
    前記イネーブル信号を受ける第９のインバータと、
    前記複数の単位リペアアドレス比較部から供給された比較信号が前記第１のＮＯＲゲートによって遅延される時間を模倣するため、前記第９のインバータからの出力を受けるように配設された第８のＮＯＲゲートと、
    前記複数の単位リペアアドレス比較部から供給された比較信号が前記第１のＮＡＮＤゲートによって遅延される時間を模倣するため、前記第８のＮＯＲゲートからの出力を受けるように配設された第８のＮＡＮＤゲートと、
    前記複数の単位リペアアドレス比較部から供給された比較信号が前記第２のＮＯＲゲートによって遅延される時間を模倣するため、前記第８のＮＡＮＤゲートからの出力を受けるように配設された第９のＮＯＲゲートと
    を備えていることを特徴とする請求項１１記載の半導体メモリ装置。
13. 前記リペアアドレス比較レプリカが、
    前記第４のＮＯＲゲートから供給された信号の位相及びレベルを、前記リペアアドレス比較部から出力されて前記リペア回路制御部へ供給されるリペア信号の位相及びレベルに合わせて調整する出力制御部を、さらに備えていることを特徴とする請求項１２記載の半導体メモリ装置。
14. 前記リペア回路制御部が、
    前記複数のリペアアドレス比較部から供給された複数のリペア信号を受けて組合わせ、その結果に応じてリペア感知ノードのレベルをドライブするリペア信号組合わせ部と、
    該リペア信号組合わせ部が、前記複数のリペア信号を受けてから前記リペア感知ノードのレベルをドライブするまでの遅延時間をモデリングし、前記モデリングした遅延時間後に前記イネーブルレプリカ信号を出力するリペア信号経路レプリカと、
    前記リペア感知ノードのレベルに応じて、前記リダンダンシー回路を駆動するためのリダンダンシー回路イネーブル信号を出力する第１の出力部と、
    前記リペア信号経路レプリカからの前記イネーブルレプリカ信号によってイネーブルされ、前記リペア感知ノードのレベルに応じて前記ノーマル回路を駆動するためのノーマル回路イネーブル信号を出力する第２の出力部と
    を備えていることを特徴とする請求項１記載の半導体メモリ装置。
15. 前記リペア信号組合わせ部が、
    前記複数のリペア信号を受ける複数の第３のＮＡＮＤゲートと、
    該複数の第３のＮＡＮＤゲートから供給された信号を組合わせる複数の第５のＮＯＲゲートと、
    前記複数の第５のＮＯＲゲートから供給された信号を組合わせるための複数の第４のＮＡＮＤゲートと
    を備えていることを特徴とする請求項１４記載の半導体メモリ装置。
16. 前記リペア信号経路レプリカが、
    前記複数のリペアアドレス比較部から供給されたリペア信号が前記第３のＮＡＮＤゲートによって遅延される時間を模倣するため、前記リペアアドレス比較レプリカからの前記イネーブルレプリカ信号を受けるように配設された第５のＮＡＮＤゲートと、
    前記第３のＮＡＮＤゲートが前記第５のＮＯＲゲートによって遅延される時間を模倣するため、前記第５のＮＡＮＤゲートからの出力を受けるように配設された第７のＮＯＲゲートと、
    前記第５のＮＯＲゲートからの出力が前記第４のＮＡＮＤゲートによって遅延される時間を模倣するため、前記第７のＮＯＲゲートからの出力を受けるように配設された第６のＮＡＮＤゲートと
    を備えていることを特徴とする請求項１５記載の半導体メモリ装置。
17. 前記リペア信号経路レプリカが、
    前記第６のＮＡＮＤゲートから供給された信号の位相及びレベルを、前記リペア信号組合わせ部で前記リペア感知ノードをドライブする信号の位相及びレベルに合わせて調整する出力制御部を、さらに備えていることを特徴とする請求項１６記載の半導体メモリ装置。
18. 前記リペア回路制御部の第２の出力部が、前記リペア感知ノードに印加された信号と前記リペア信号経路レプリカから供給されたイネーブル信号を受ける第６のＮＯＲゲートと、
    該第６のＮＯＲゲートからの出力をバッファリングして、前記ノーマル回路イネーブル信号を出力するバッファと
    を備えていることを特徴とする請求項１７記載の半導体メモリ装置。

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