DE10361662B4 - Halbleiterspeichereinrichtung, welche eine hochentwickelte Instandsetzungsschaltung besitzt - Google Patents

Halbleiterspeichereinrichtung, welche eine hochentwickelte Instandsetzungsschaltung besitzt Download PDF

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Abstract

Halbleiterspeichereinrichtung zum Vergleichen einer Eingangsadresse (EAT) mit einer gespeicherten Repair- bzw. Instandsetzungsadresse, welche aufweist:
einen Signalcontroller (500) zum Erzeugen von Steuersignalen (AE, AED1, RAE, RAE_FUSE), wobei die Steuersignale (AE, AED1, RAE, RAE_FUSE) mindestens ein Freigabesignal (RAE_FUSE) umfassen;
eine Adress-Latcheinheit (400), welche die Eingangsadresse (EAT) basierend auf den Steuersignalen (AE, RAE) zwischenspeichert;
eine Anzahl N von M-Bit-Adresskomparatoren(100_1, ..., 100_N), wobei jeder zum Vergleichen der zwischengespeicherten Eingangsadresse (RAZ) mit der gespeicherten Instandsetzungsadresse dient;
einen Komparator-Verzögerungsmodellierblock (700) zum Verzögern des Freigabesignals (RAE_FUSE) um eine vorher festgelegte Zeit, die der Verzögerungszeit in einem Signalpfad eines Adresskomparators (100_1, ..., 100_N) entspricht und zur Ausgabe eines verzögerten Freigabesignals (AED_FUSE); und
einen Instandsetzungs-Schaltungscontroller (600), der dazu ausgelegt ist, auf das verzögerte Freigabesignal (AED_FUSE) ein Instandsetzungs-Adressfreigabesignal (RED_ENABLE) und ein normalen Adressfreigabesignal (NORMAL_ENABLE) zu erzeugen, das auf einem Vergleichsergebnis (HITZ) eines Adresskomparators (100_1, ..., 100_N) basiert.

Description

  • BEREICH DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung; und speziell auf eine Repair- bzw. Instandsetzungsschaltung der Halbleiterspeichereinrichtung zum Ersetzen von defekten Speicherzellen durch Ersatzspeicherzellen.
  • BESCHREIBUNG DES STANDES DER TECHNIK
  • Im Allgemeinen, wenn es wenigstens eine fehlerhafte Zelle in einer Vielzahl von Zellen einer Halbleiterspeichereinrichtung gibt, kann die Halbleiterspeichereinrichtung nicht benutzt werden.
  • Eine Instandsetzungsschaltung kann in der Speichereinrichtung defekte Speicherzellen ersetzen, welche einen kleineren Fehler besitzen durch Ersatzspeicherzellen. Die Instandsetzungsschaltung führt nämlich eine Instandsetzungs- bzw. Reparaturoperation durch, dass ein Ersatzeinheitszellfeld, auf welches durch Ersatzzeilen- und Spalten-Adressleitungen zugegriffen wird, gegen ein fehlerhaftes Einheitszellfeld substituiert bzw. ausgetauscht wird, welches wenigstens eine fehlerhafte Einheitszelle besitzt. Im Allgemeinen wird die Instandsetzungsschaltung in der Speichereinrichtung und eine Vielzahl von Ersatzeinheitszellen für die Instandsetzungsoperation eine Redundanzschaltung genannt.
  • Im Detail, nachdem die Speichereinrichtung in einem Halbleiterwafer hergestellt wurde, wird eine Vielzahl von Einheitszellen in der Speichereinrichtung durch eine Testschaltung untersucht. Wenn es eine fehlerhafte Zelle in der Speichereinrichtung gibt, wird eine Adresse, welche dem fehlerhaften Einheitszellenfeld entspricht, geändert, um sie dem Ersatzeinheitszellenfeld anzupassen. Als Ergebnis, wenn die Adresse, welche dem fehlerhaften Einheitszellenfeld entspricht, eingegeben wird, wird ein vorher festgelegtes Ersatzeinheitszellenfeld ausgewählt, anstatt des fehlerhaften Einheitszellenfeldes.
  • US 5,764,652 A zeigt einen Halbleiterspeicher mit einem Reparaturbereich. Basierend auf der Entscheidung, ob auf den Hauptspeicher oder den Reparaturbereich zugegriffen werden soll, werden die jeweiligen Adresssignale unterschiedlich verzögert ausgegeben.
  • US 2002/0141258 A betrifft einen Halbleiterspeicher mit zwei unterschiedlichen Reparaturbereichen. Ein erster, kleinerer Reparaturbereich weist dabei schnellere Zugriffszeiten auf, als ein zweiter, größerer Reparaturbereich.
  • 1 ist ein Blockschaltbild, welches eine Instandsetzungsschaltung der herkömmlichen Halbleiterspeichereinrichtung zeigt.
  • Wie gezeigt wird, beinhaltet die Instandsetzungsschaltung der herkömmlichen Speichereinrichtung eine Adress-Latch- bzw. „Klinke“-Einheit 40, eine Vielzahl von Einheitsinstandsetzungs-Adresskomparatoren 10_1 bis 10_N, eine Sicherungs-Initialisierschaltung 20 und einen Instandsetzungsschaltungs-Controller bzw. Steuereinheit 60.
  • Die Adress-Latcheinheit 40 verklinkt Pufferadressen EAT<0:M-1>. Die Vielzahl der Einheitsinstandsetzungs-Adresskomparatoren 10_1 bis 10_N vergleicht individuell die Instandsetzungsadressen mit den Adressen RAZ<2:M-1>, welche von der Adress-Latcheinheit 40 ausgegeben werden. Die Sicherungs-Initialisierschaltung 20 wird zum Initialisieren der Vielzahl von Instandsetzungs-Adresskomparatoreinheiten 10_1 bis 10_N verwendet.
  • Die Instandsetzungsschaltung beinhaltet ferner einen Vordecoder 30 und einen Bank- bzw. Speicheradressbereichcontroller 50. Hierbei vordecodiert der Vordecoder 30 die verklinkten Daten und gibt dann die vordecodierten Daten an einen Hauptdecoder der Speichereinrichtung aus, in der Figur nicht gezeigt. Der Bankcontroller 50 gibt Steuersignale AE, AED1, AED2 und RAE zum Steuern der Adress-Latcheinheit 40 der Bank der Speichereinrichtung aus.
  • 2 ist ein Blockschaltbild, welches den Einheitsinstandsetzungs-Adresskomparator, z.B. 10_1, zeigt, welcher in 1 gezeigt wird.
  • Wie gezeigt wird, beinhaltet der Einheitsinstandsetzungs-Adresskomparator 10_1 eine Sicherungsfreigabeeinheit 11_1, eine Vielzahl von Instandsetzungs-Adresskomparatoren 11_2 bis 11_M-1 und eine Signalkombiniereinheit 12. Die Sicherungsfreigabeeinheit 11_1 empfängt ein Sicherungs-Resetsignal FUSE_RESET, welches von der Sicherungs-Initialisierschaltung 20 ausgegeben wird, welche in 1 gezeigt wird, und gibt ein Sicherungsfreigabesignal FUSE_ENABLE zum Freigeben der Signalkombiniereinheit 12 aus. Eine Vielzahl von Instandsetzungs-Adresskomparatoren 11_2 bis 11_M-1 vergleicht jeweils eine Bitadresse, z.B. RAZ<2>, welche von der Adress-Latcheinheit 40 ausgegeben wird, jeweils mit einer Bitinstandsetzungsadresse. Die Signalkombiniereinheit 12 bestimmt durch Nutzen eines Kombinationsergebnisses aus einer Vielzahl von Adressvergleichssignalen FUSE_COMPARE<2:M1>, ob die Eingabeadresse des Einheitsinstandsetzungs-Adresskomparators 10_1, RAZ<2:M-1>, die Instandsetzungsadresse ist oder nicht.
  • 3 ist ein schematisches Schaltbild, welches die Sicherungsfreigabeeinheit 11_1 beschreibt, welche in 2 gezeigt wird.
  • Wie gezeigt wird, beinhaltet die Sicherungsfreigabeeinheit 11_1 eine Freigabesicherung FEN, einen ersten MOS-Transistor MP1, einen zweiten MOS-Transistor MN1, einen dritten MOS-Transistor MN2, einen ersten Inverter I1 und einen zweiten Inverter I2. Die Freigabesicherung FEN ist an die ersten und zweiten MOS-Transistoren MP1 und MN1 angeschlossen. Der erste MOS-Transistor MP1 ist an eine Spannungsversorgung VDD angeschlossen. Der zweite MOS-Transistor MN1 ist an eine Erdspannung VSS angeschlossen. Die Gates des ersten MOS-Transistors MP1 und des zweiten MOS-Transistors MN1 werden mit dem Sicherungs-Resetsignal FUSE_RESET versorgt. Der erste Inverter I1 empfängt ein geliefertes Signal eines Knotens X zwischen der Freigabesicherung und dem zweiten MOS-Transistor MN1 und gibt das inverse Signal zu dem zweiten Inverter I2 aus. Das Gate des dritten MOS-Transistors MN2 ist an einen Ausgangsanschluss des ersten Inverters I1 angeschlossen. Drain und Source des dritten MOS-Transistors MN2 sind an den Knoten X und an die Erdspannung VSS angeschlossen. Der zweite Inverter I2 invertiert das Ausgangssignal des ersten Inverters I1 und gibt das Sicherungsfreigabesignal FUSE_ENABLE aus.
  • 4 ist ein schematisches Schaltbild, welches einen aus einer Vielzahl von Instandsetzungs-Adresskomparatoren darstellt, welche in 2 gezeigt werden.
  • Wie gezeigt wird, beinhaltet der Instandsetzungs-Adresskomparator 11_2 eine Adresssicherung F, einen vierten MOS-Transistor MP2, einen fünften MOS-Transistor MN2, einen sechsten MOS-Transistor MN4, einen dritten Inverter I3, einen vierten Inverter I4, einen fünften Inverter I5, ein erstes Durchgangs-Gate T1 und ein zweites Durchgangs-Gate T2.
  • Die Adresssicherung F ist an den vierten und fünften MOS-Transistor MP2 und MN3 angeschlossen. Der vierte MOS-Transistor MP2 ist an die Versorgungsspannung VDD angeschlossen. Der fünfte MOS-Transistor MN3 ist an die Erdspannung VSS angeschlossen. Die Gates des vierten MOS-Transistors MP2 und des fünften MOS-Transistors MN3 werden mit dem Sicherungs-Resetsignal FUSE_RESET versorgt. Der dritte Inverter I3 empfängt ein Eingangssignal von einem Knoten Y zwischen der Adresssicherung und dem fünften MOS-Transistor MN3 und gibt das inverse Signal an den vierten Inverter I4 aus. Das Gate des sechsten MOS-Transistors MN4 ist an einen Ausgangsanschluss des dritten Inverters I3 angeschlossen. Drain und Source des dritten MOS-Transistors MN2 sind an den Knoten Y und die Erdspannung VSS angeschlossen. Der vierte Inverter I4 invertiert das Ausgangssignal von dem dritten Inverter I3. Die Ausgangssignale des dritten Inverters I3 und des vierten Inverters I4 steuern die ersten und zweiten Durchgangs-Gates T1 und T2. Das erste Durchgangs-Gate T1 wird zum Senden der Eingangsadresse RAZ<2> als das Adressvergleichssignal FUSE_COMPARE<2> angeschaltet, wenn die Adresssicherung F auslöst bzw. durchbrennt. Wenn die Adresssicherung F nicht auslöst bzw. nicht durchbrennt, wird das zweite Passier-Gate T2 aktiviert, zum Senden der inversen Adresse /RAZ<2>, welche durch den fünften Inverter I5 invertiert ist, als das Adressvergleichssignal FUSE_COMPARE<2>.
  • 5 ist ein schematisches Schaltbild, welches die Signalkombiniereinheit 12 beschreibt, welche in 2 gezeigt wird.
  • Wie gezeigt wird, beinhaltet die Signalkombiniereinheit 12 vier Drei-Eingangs-NOR-Gates, ein Zwei-Eingangs-NOR-Gate, zwei Zwei-Eingangs-NAND-Gates und einen Inverter. Das erste NOR-Gate NOR1 empfängt das Sicherungsfreigabesignal, FUSE_ENABLE, und zwei Adressvergleichssignale, FUSE_COMPARE<2> und FUSE_COMPARE<3>. Das zweite NOR-Gate NOR2 empfängt drei Adressvergleichssignale, FUSE_COMPARE<4> bis FUSE_COMPARE<6>. Das dritte NOR-Gate NOR3 empfängt drei Adressvergleichssignale, FUSE_COMPARE<7> bis FUSE_COMPARE<9>. Das vierte NOR-Gate NOR4 empfängt drei Adressvergleichssignale, FUSE_COMPARE<10> bis FUSE_COMPARE<12>. Das erste NAND-Gate ND1 empfängt Ausgangssignale von dem ersten und dem zweiten NOR-Gate NOR1 und NOR2. Das zweite NAND-Gate ND2 empfängt Ausgangssignale von dem dritten und dem vierten NOR-Gate NOR3 und NOR4. Das fünfte NOR-Gate NOR5, welches ein Zwei-Eingangs-NOR-Gate ist, empfängt die Ausgangssignale von dem ersten und dem zweiten NAND-Gate ND1 und ND2. Der sechste Inverter I6 gibt das inverse Ausgangssignal von dem fünften NOR-Gate als das Instandsetzungs-Steuersignal HITZ<0> aus.
  • 6 ist ein schematisches Schaltbild, welches ein erstes Beispiel einer Teilschaltung in der Adress-Latcheinheit 40 zeigt. Die erste exemplarische Teilschaltung gibt ein Bit, z.B. EAT<0>, der Pufferadressen EAT<0:M-1> an den Vordecoder 30 oder die Instandsetzungs-Adresskomparatoreinheiten 10_1 bis 10_N aus, in Antwort auf die ersten und zweiten Steuersignale AE und RAE, welche von dem Bankcontroller 50 ausgegeben werden.
  • Wie gezeigt wird, beinhaltet die erste exemplarische Teilschaltung der Adress-Latcheinheit 40 ein drittes Durchgangs-Gate T3, vier Inverter und zwei NAND-Gates. Das dritte Durchgangs-Gate T3 sendet ein Bit, welches die Adresse EAT<1> puffert, wenn das dritte Durchgangs-Gate T3 durch das Steuersignal AE angeschaltet wird. Der achte Inverter I und der elfte Inverter I11, welche im Ring miteinander verbunden sind, werden zum zwischenspeichern des gesendeten Signals von dem dritten Durchgangs-Gate T3 verwendet. Der elfte Inverter I11 wird durch das erste Steuersignal AE gesteuert. Das dritte NAND-Gate ND3 empfängt das erste Steuersignal AE und das inverse gesendete Signal, welches von dem achten Inverter I8 ausgegeben wird. Das vierte NAND-Gate ND4 empfängt das Steuersignal RAE und das gesendete inverse Signal, welches von dem achten Inverter I8 ausgegeben wird. Der neunte Inverter I9 und der zehnte Inverter I10 invertieren jeweils die Ausgangssignale von dem dritten NAND-Gate ND3 und dem vierten NAND-Gate ND4 und geben jeweils inverse Signale an den Vordecoder 30 und die Instandsetzungs-Adresskomparatoreinheit als BAZ<1> und RAZ<1> aus.
  • 7 ist ein schematisches Schaltbild, welches ein anderes Beispiel einer Teilschaltung in der Adress-Latcheinheit 40 darstellt. Die zweite exemplarische Teilschaltung gibt ein Bit, z.B. EAT<0>, der Pufferadressen EAT<0:M-1> an den Vordecoder 30 aus, als Antwort auf die Steuersignale, z.B. AE, welches von dem Bankcontroller 50 ausgegeben wird.
  • Wie gezeigt wird, beinhaltet die zweite exemplarische Teilschaltung ein viertes Durchgangs-Gate T4 und sechs Inverter I12 bis I17. Das vierte Durchgangs-Gate T4 sendet ein Bit, welches die Adresse EAT<1> puffert, wenn das vierte Durchgangs-Gate T4 durch das Steuersignal AE angeschaltet wird. Der vierzehnte Inverter I14 und der fünfzehnte Inverter I15, welche im Ring miteinander verbunden sind, werden zum zwischenspeichern des gesendeten Signals von dem vierten Durchgangs-Gate T4 benutzt. Die anderen Inverter I16 und I17 sind in Reihe geschaltet und geben das gesendete Signal an den Vordecoder 30 als BAZ<1> aus.
  • 8 ist ein schematisches Schaltungsbild, welches den Instandsetzungs-Schaltungscontroller 60 beschreibt. Hierbei ist eine exemplarische Schaltung des Instandsetzungs-Schaltungscontrollers 60 dargestellt, in der die Anzahl von Instandsetzungs-Adresskomparatoreinheiten 32 beträgt.
  • Wie gezeigt wird, beinhaltet der Instandsetzungs-Schaltungscontroller 60 acht Vier-Eingangs-NAND-Gates ND3 bis ND10, zwei Zwei-Eingangs-NAND-Gates ND11 und ND12, sechs NOR-Gates NOR6 bis NOR11 und vier Inverter I18 bis I21.
  • Jedes NAND-Gate, ND3 bis ND10, empfängt vier Instandsetzungssignale, welche von vier Instandsetzungs-Adresskomparatoreinheiten ausgegeben werden. Z.B. empfängt das dritte NAND-Gate ND3 vier Instandsetzungssignale HITZ<0:3>, welche von vier Einheitsinstandsetzungs-Adresskomparatoren 10_1 bis 10_4 ausgegeben werden; und das vierte NAND-Gate ND4 empfängt weitere vier Instandsetzungssignale HITZ<4:7>, welche von weiteren vier Instandsetzungs-Adresskomparatoreinheiten 10_5 bis 10_8 ausgegeben werden. Die gleiche Regel wird ebenso für die weiteren sechs Vier-Eingangs-NAND-Gates ND5 bis ND10 angewandt.
  • Vier NOR-Gates NOR6 bis NOR9 empfangen jeweils zwei Ausgangssignale von zwei NAND-Gates. Z.B. empfängt das sechste NOR-Gate NOR6 zwei Ausgangssignale von den zwei NAND-Gates ND3 und ND4; und das siebte NOR-Gate NOR7 empfängt zwei Ausgangssignale von weiteren zwei NAND-Gates ND5 und ND6. Diese Regel gilt für weitere zwei NOR-Gates NOR8 und NOR9. Dann empfängt jedes der zwei NAND-Gates ND11 und ND12 jeweils zwei Ausgangssignale von jedem der beiden NOR-Gates; NOR6 und NOR7, NOR8 und NOR9. Als Ergebnis gibt das NAND-Gate ND11 HIT_SUM_UP aus.
  • Das NOR-Gate NOR10 empfängt die zwei Ausgangssignale HIT_SUM_UP und HIT_SUM_DOWN von den zwei NAND-Gates ND11 und ND12. In der Zwischenzeit empfängt das NOR-Gate NOR11 die zwei Ausgangssignale HIT_SUM_UP und HIT_SUM_DOWN von den zwei NAND-Gates ND11 und ND12; und ein inverses verzögertes Steuersignal /AED2, welches von dem Bankcontroller 50 ausgegeben wird. Dann gibt der Inverter I19 das inverse Ausgangssignal von dem NOR-Gate NOR10 als ein redundantes Schaltungsfreigabesignal RED_ENABLE aus. Also geben die Inverter I20 und I21 das Ausgangssignal von dem NOR-Gate NOR11 als ein normales Schaltungsfreigabesignal NORMAL_ENABLE aus.
  • 9 ist ein Blockschaltbild, welches einen Teilblock des Bankcontrollers 50 zeigt, welcher in 1 gezeigt wird. Der Bankcontroller 50 beinhaltet ferner eine Verzögerungseinheit zum Verzögern des ersten Steuersignals AE um eine vorher festgelegte Zeit und zum Ausgeben der verzögerten Steuersignale AED1 und AED2.
  • 10 ist eine Signalform bzw. ein Signalverlauf, welche den Instandsetzungsbetrieb der Speichereinrichtung zeigt, welche in 1 gezeigt wird. Nachfolgend wird mit Bezug auf 1 bis 10 der Instandsetzungsbetrieb der Speichereinrichtung entsprechend dem Stand der Technik im Detail beschrieben.
  • Die Speichereinrichtung beinhaltet eine Vielzahl von Bänken bzw. Speicheradessbereichen. Außerdem beinhaltet jede Bank eine Redundanzschaltung, welche die Instandsetzungsschaltung und eine Vielzahl von Ersatzeinheitszellen besitzt. Jede Bank der Speichereinrichtung besitzt somit eine Instandsetzungsschaltung, welche in 1 gezeigt wird.
  • Um einen Adresspfad zu substituieren, wird einer der Instandsetzungs-Adresskomparatoreinheiten, z.B. 10_1, ausgewählt, und dann wird die Freigabesicherung FEN, welche in der Sicherungsfreigabeeinheit enthalten ist, z.B. 11_1, durch einen Laser ausgelöst bzw. „durchgebrannt“. Die Adresssicherungen der Einheitsadresskomparatoren, welche auf Adressen ansprechen, die zu ersetzen sind, werden selektiv ausgelöst bzw. „durchgebrannt“. Als Ergebnis speichert eine Instandsetzungs-Adresskomparatoreinheit eine Instandsetzungsadresse, welche die Ersatzeinheitszelle beanspruchen darf. Wenn die Anzahl der Instandsetzungs-Adresskomparatoren, wie sie in 8 gezeigt werden, 32 ist, kann die Redundanzschaltung insgesamt 32 Adressen instand setzen.
  • Im Lese- oder Schreibbetrieb der Speichereinrichtung, wenn ein Adresssignal zum Beanspruchen einer Einheitszelle in die Speichereinrichtung eingegeben wird, speichert die Adress-Latcheinheit 40 das Adresssignal, welches über einen Adresseingangspuffer, welcher nicht gezeigt wird, eingegeben wird. Die Adress-Latcheinheit 40 empfängt die Adresse EAT<0:M-1> und gibt die normale Adresse BAZ<0:M-1> an den Vordecoder 30 in Antwort auf das erste Steuersignal AE aus, welches von dem Bankcontroller 50 ausgegeben wird.
  • Der Vordecoder 30 decodiert die normale Adresse BAZ<0:M-1> und gibt die decodierte normale Adresse ADD<0:M-1> an den Hauptdecoder, nicht gezeigt, aus. Der Hauptdecoder decodiert schließlich die decodierte normale Adresse ADD<0:M-1>. Die decodierte Adresse von dem Hauptdecoder wird zum Auswählen einer zugegriffenen bzw. zugewiesenen Einheitszelle benutzt.
  • In der Zwischenzeit empfängt die Adress-Latcheinheit 40 das Puffern der Adresse EAT<0:M-1> und gibt die Adresse RAZ<2:M-1> an die Vielzahl von Einheitsinstandsetzungs-Adresskomparatoren 10_1 bis 10_N in Antwort auf das Steuersignal RAE aus, welches von dem Bankcontroller 50 ausgegeben wird. Hierbei besitzt die puffernde Adresse EAT<0:M-1> zwei Bits mehr als die Adresse RAZ<2:M-1>, da eine Instandsetzungsadresse für vier Redundanzwortleitungen in einer typischen Speichereinrichtung ersetzt werden kann.
  • Die Vielzahl der Einheitsinstandsetzungs-Adresskomparatoren 10_1 bis 10_N empfangen jeweils die Eingangsadresse RAT<2:M-1> und geben das Instandsetzungssignal, z.B. HITZ<0>, aus, wenn die Eingangsadresse RAZ<2:M-1> die Instandsetzungsadresse ist. Dadurch, wenn eine Anzahl von Einheitsinstandsetzungs-Adresskomparatoren 32 sind, kann die Instandsetzungsschaltung 32 Instandsetzungsadressen gegen insgesamt 32 Originaladressen substituieren, welche auf die fehlerhaften Einheitszellen zugreifen.
  • Nachfolgend wird im Detail beschrieben, wie das Instandsetzungssignal, z.B. HITZ<0>, von dem Einheitsinstandsetzungs-Adresskomparator ausgegeben wird.
  • Als Erstes wird die Freigabesicherung FEN in der Sicherungsfreigabeeinheit 11_1 durch Bestrahlen mit einem Lasers ausgelöst. Das Sicherungs-Resetsignal, FUSE_RESET, wird als Puls, welcher einen Niedrig-Hoch-Niedrig-Zustand beim Anfangs- bzw. Startbetrieb der Speichereinrichtung besitzt, an die Sicherungsfreigabeeinheit 11_1 und die Vielzahl der Instandsetzungs-Adresskomparatoren 11_2 bis 11_M-1 ausgegeben. Wenn die Freigabesicherung FEN in der Sicherungsfreigabeeinheit 11_1 ausgelöst wird, wird die Signalkombinationseinheit 12 durch das Sicherungsfreigabesignal FUSE_ENABLE freigegeben, welches bei logisch niedrig aktiviert wird.
  • Wenn die Adresssicherung F, welche in dem Instandsetzungs-Adresskomparator 11_2 beinhaltet ist, ausgelöst wird, empfängt der Instandsetzungs-Adresskomparator 11_2 ein Ein-Bit-Adresssignal RAZ<2> des Adresssignals, welches von der Adress-Latcheinheit 40 ausgegeben wird, und gibt das Adresssignal RAZ<2> als Adressvergleichssignal FUSE_COMPARE<2> aus. Auf der anderen Seite, wenn die Sicherung F nicht ausgelöst wird, empfängt der Instandsetzungs-Adresskomparator 11_2 ein Ein-Bit-Adresssignal RAZ<2> des Adresssignals, welches von der Adress-Latcheinheit 40 ausgegeben wird, und gibt das inverse Adresssignal /RAZ<2> als Adressvergleichssignal FUSE_COMPARE<2> aus.
  • Die Signalkombinationseinheit 12 dient zum Kombinieren von zwei Signalen, welche von der Sicherungsfreigabeeinheit 11_1 und dem Instandsetzungs-Adresskomparator 11_2 bis 11_M ausgegeben werden. Wenn die beiden Signale, welche von der Sicherungsfreigabeeinheit 11_1 und dem Instandsetzungs-Adresskomparator 11_2 bis 11_M ausgegeben werden, bei logisch niedrig liegen, wird das Instandsetzungssignal HIZ<0> mit logisch niedrig ausgegeben. Dies ist die Signalkombinationseinheit, wie sie in 5 gezeigt wird, für den Fall, dass eine Anzahl von Instandsetzungsadressen 11 ist.
  • Da die Adresssicherungen F, welche in der Vielzahl von Instandsetzungs-Adresskomparatoren 11_2 bis 11_M-1 beinhaltet sind, selektiv ausgelöst werden, können somit die Instandsetzungs-Adresskomparatoren jeweils jede der Eingabeadressen RAZ<2:M-1> mit jeder der Instandsetzungsadressen vergleichen, welche in jeder der Einheitsinstandsetzungs-Adresskomparatoren 10_1 bis 10_N gespeichert sind. Die Instandsetzungs-Adresskomparatoren 10_1 bis 10_N geben jeweils die Instandsetzungssignale HITZ<0:n> aus, welche bei einem logischen niedrig-Pegel als Antwort auf jedes der obigen Vergleichsergebnisse aktiviert werden.
  • In dem Instandsetzungs-Schaltungscontroller 60, wenn wenigstens eines der Instandsetzungssignale HITZ<0:N> bei logisch niedrig ist, d.h. wenigstens eines der NAND-Gates ND3 bis ND10 empfängt das Niedrigpegel-Instandsetzungssignal, wird ein Ausgangssignal des NAND-Gates, welches das Niedrigpegel-Instandsetzungssignal empfängt, logisch hoch. Als Ergebnis wird das erste oder das zweite Ausgangssignal HIT_SUM_UP oder HIT_SUM_DOWN von dem NAND-Gate ND11 oder ND12 bei logischem hoch-Pegel freigegeben. Dann wird das Redundanz-Schaltungsfreigabesignal RED_ENABLE bei logischem hoch-Pegel freigegeben, und das normale Schaltungsfreigabesignal NORMAL_ENABLE wird bei logischem niedrig-Pegel gesperrt.
  • Wenn das Redundanz-Schaltungsfreigabesignal RED_ENABLE bei logischem hoch-Pegel freigegeben wird, wird die Datenzugriffsoperation durch Benutzen der Ersatzeinheitszellen durchgeführt, welche zum Ersetzen gegen die fehlerhaften Einheitszellen der Speichereinrichtung benutzt werden, da die zwischengespeicherten Adressen RAS<2:M-1> in der Instandsetzungsschaltung die Instandsetzungsadressen sind.
  • In der Zwischenzeit, im Falle, dass ein Bit der gespeicherten Instandsetzungsadresse nicht identisch mit einem Bit der verklinkten Adresse RAS<2:M-1> in der Vielzahl der Instandsetzungs-Adresskomparatoren 10_1 bis 10_N ist, werden alle Instandsetzungssignale HITZ<0:N> als logisch hoch ausgegeben. Als Ergebnis wird das erste oder zweite Ausgangssignal HIT_SUM_UP oder HIT_SUM_DOWN von dem NAND-Gate ND11 oder ND12 als logischer niedrig-Pegel freigegeben. Dann wird das Redundanz-Schaltungsfreigabesignal RED_ENABLE bei logischem niedrig-Pegel gesperrt, und das normale Schaltungsfreigabesignal NORMAL_ENABLE wird bei logischem hoch-Pegel freigegeben.
  • Wenn das Redundanz-Schaltungsfreigabesignal RED_ENABLE bei logischem niedrig-Pegel gesperrt wird, wird die Datenzugriffsoperation unter Benutzung der normalen Einheitszellen der Speichereinrichtung durchgeführt, da die zwischengespeicherte Adresse RAS<2:M-1> in der Instandsetzungsschaltung nicht die Instandsetzungsadressen sind.
  • Hierbei wird das Steuersignal AED2 des Instandsetzungs-Schaltungscontrollers 60 erzeugt, indem das erste Steuersignal AE für eine vorher festgelegte Zeit verzögert wird. Das Steuersignal AED2 wird zum Ausgeben des normalen Schaltungsfreigabesignals NORMAL_ENABLE benutzt. Wenn nämlich das Steuersignal AED2 bei logischem hoch-Pegel an den Instandsetzungs-Schaltungscontroller 60 eingegeben wird, wird das normale Schaltungsfreigabesignal NORMAL_ENABLE in Antwort auf das Verändern der logischen Pegel des ersten und zweiten Ausgangssignals HIT_SUM_UP und HIT_SUM_DOWN von den NAND-Gates ND11 und ND12 ausgegeben.
  • 11 ist eine Signalform bzw. ein Signalverhalten, welche das Betriebsproblem der Speichereinrichtung zeigt, welche in 1 gezeigt wird. Nachfolgend wird das Betriebsproblem mit Bezug auf 1 bis 11 der Speichereinrichtung entsprechend dem Stand der Technik im Detail beschrieben.
  • Ein Problem bei der Instandsetzungsoperation der Instandsetzungsschaltung in der Speichereinrichtung ist es, dass das Sicherungsfreigabesignal FUSE_ENABLE nicht überwacht wird. Wenn die Sicherungs-Initialisierschaltung 20 das Sicherungs-Resetsignal FUSE_RESET an die Einheitsinstandsetzungs-Adresskomparatoren 10_1 bis 10_N ausgibt, erzeugt die Sicherungsfreigabeeinheit, welche in jedem Einheitsinstandsetzungs-Adresskomparator enthalten ist, das Sicherungsfreigabesignal FUSE_ENABLE. Dann gibt die Signalkombinationseinheit 12 das Instandsetzungssignal, z.B. HITZ<0>, an den Instandsetzungs-Schaltungscontroller 60 als Antwort auf das Sicherungsfreigabesignal FUSE_ENABLE aus. Als Ergebnis gibt der Instandsetzungs-Schaltungscontroller 60 das Redundanz-Freigabesignal RED_ENABLE und das normale Schaltungsfreigabesignal NORMAL_ENABLE aus.
  • Das Sicherungs-Resetsignal FUSE_RESET wird automatisch erzeugt, wenn die Speichereinrichtung zu arbeiten beginnt, und das Sicherungsfreigabesignal FUSE_ENABLE wird sofort durch das Sicherungs-Resetsignal FUSE_RESET erzeugt. So kann das Sicherungsfreigabesignal FUSE_ENABLE alleine nicht einen Zeitpunkt steuern und anpassen, zu dem das Redundanz-Freigabesignal RED_ENABLE und das normale Schaltungsfreigabesignal NORMAL_ENABLE ausgegeben werden.
  • In der Zwischenzeit, wenn ein Einheitsinstandsetzungs-Adresskomparator, z.B. 10_1, zum Instandsetzungen der spezifischen Adresse benutzt wird, wird die Freigabesicherung FEN des Sicherungsfreigabekomparators 11_1 ausgelöst, ohne die Freigabesicherungen FEN aller Instandsetzungs-Adresskomparatoren 11_1 bis 11_M-1 auszulösen, d.h. alle Adressbits, welche instandgesetzt werden, sind 1.
  • In einem Vorladezustand, z.B. PCG-Abschnitt, welcher in 10 gezeigt wird, sind alle Adressvergleichssignale FUSE_COMPARE<2:12> und das Sicherungsfreigabesignal FUSE_ENABLE bei logischem niedrig-Pegel, wenn alle Eingangsadressbits der Instandsetzungs-Adresskomparatoren 11_1 bis 11_M-1 1 sind. Als Ergebnis wird das Instandsetzungssignal HITZ<0> als logisch niedriger Pegel freigegeben.
  • Wenn das Instandsetzungssignal HITZ<0> durch einen logischen niedrig-Pegel in dem Voraufladezustand freigegeben wird, werden das erste und zweite Ausgangssignal HIT_SUM_UP und HIT_SUM_DOWN von den NAND-Gates ND11 und ND12 logisch hoch. Wenn jedoch in diesem Fall die ersten und die zweiten Ausgangssignale HIT_SUM_UP und HIT_SUM_DOWN von den NAND-Gates ND11 und ND12 logisch hoch in dem Voraufladezustand sind, z.B. PCG-Abschnitt, wenn die nachfolgende Eingangsadresse der Signalvergleichseinheit 12 nicht die Instandsetzungsadresse ist, werden die ersten und zweiten Ausgangssignale HIT_SUM_UP und HIT_SUM_DOWN von den NAND-Gates ND11 und ND12 wieder gespeichert, d.h. sie werden logisch niedrig.
  • Typischerweise kann der Instandsetzungs-Schaltungscontroller 60 bei hoher Geschwindigkeit in Antwort auf einen Zeitpunkt betrieben werden, wenn das Instandsetzungssignal sich von einem logischen hohen Pegel auf einen logisch niedrigen Pegel verändert. Als Ergebnis können das erste oder das zweite Ausgangssignal HIT_SUM_UP oder HIT_SUM_DOWN von dem NAND-Gate ND11 oder ND12 schnell sich von dem logisch niedrigen Pegel auf den logisch hohen Pegel verändern; auf der anderen Seite benötigen das erste und das zweite Ausgangssignal HIT_SUM_UP und HIT_SUM_DOWN von den NAND-Gates ND11 und ND12 mehr Zeit, sich von dem logisch hohen Pegel auf den logisch niedrigen Pegel zu verändern.
  • Das Steuersignal AED2, welches von dem Bankcontroller 60 ausgegeben wird, wird zum Justieren eines Zeitpunkts benutzt, wenn das Redundanz-Schaltungsfreigabesignal RED_ENABLE und das normale Schaltungsfreigabesignal NORMAL_ENABLE von dem Instandsetzungs-Schaltungscontroller 60 ausgegeben werden. Mit Bezug auf 11 wird die Zeitmarge variiert, welche zum Ausgeben des Steuersignals AED2 verwendet wird, als Antwort auf jeden der zwei Fälle variieren, wenn das erste oder das zweite Ausgangssignal HIT_SUM_UP oder HIT_SUM_DOWN von dem NAND-Gate ND11 oder ND12 sich von dem logisch niedrigen Pegel auf den logisch hohen Pegel verändert oder sich von dem logisch hohen Pegel auf den logisch niedrigen Pegel verändert.
  • Wenn das erste oder das zweite Ausgangssignal HIT_SUM_UP oder HIT_SUM_DOWN von dem NAND-Gate ND11 oder ND12 sich von dem logisch hohen Pegel auf den logisch niedrigen Pegel verändert, tritt ein kritischer Fehler auf, da das Redundanz-Schaltungsfreigabesignal RED_ENABLE und das normale Schaltungsfreigabesignal NORMAL_ENABLE nicht zu einem bevorzugten Zeitpunkt ausgegeben werden, da die Marge des Steuersignals AED2 zu klein ist.
  • Wie bei der obigen Aussage, da das Sicherungsfreigabesignal FUSE_ENABLE nicht kontrolliert wird, wird das Instandsetzungssignal HITZ an den Instandsetzungs-Schaltungscontroller 60 ausgegeben, wenn die Adresse RAZ<2:M-1> an den Instandsetzungs-Adresskomparator 11_1 bis 11_M-1 eingegeben wird. Auch gibt der Bankcontroller 60 das Steuersignal AED2 durch Verzögern des ersten Steuersignals AE um eine vorher festgelegte Zeit ohne eine andere Bedingung aus. Als Ergebnis tritt eine große Zeitlücke zwischen dem Zeitpunkt auf, wann das erste oder zweite Ausgangsignal HIT_SUM_UP oder HIT_SUM_DOWN von dem NAND-Gate ND11 oder ND12 sich von dem logisch niedrigen Pegel oder dem logisch hohen Pegel auf den logisch niedrigen Pegel oder den logisch hohen Pegel verändert, und dem Zeitpunkt, wann das Steuersignal AED2 eingegeben wird. Damit wird, um den Betrieb der Speichereinrichtung ohne einen Fehler zu unterstützen, der Verlust an Betriebs- bzw. Operationszeit unvermeidlich, um eine zusätzliche Zeitspanne zu liefern. Es verlangsamt sich nämlich mit Bezug auf ‚A‘- und ‚B‘-Abschnitte, welche in 11 gezeigt werden, die Operationsgeschwindigkeit der Speichereinrichtung.
  • Wenn eine Adresse an die Speichereinrichtung eingegeben wird, bestimmt die Speichereinrichtung, ob die Eingabeadresse die Instandsetzungsadresse ist oder nicht. Als Ergebnis wird auf die normale Einheitszelle oder die Ersatzeinheitszelle zugegriffen. Da diese Operation beim Betrieb der Speichereinrichtung nicht unberücksichtigt bleiben kann, ist die Zeitspanne für den Instandsetzungs-Schaltungscontroller 60 beim Betrieb der Speichereinrichtung sehr kritisch.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung zu liefern, welche eine fortschrittliche Instandsetzungsschaltung besitzt.
  • Dies wird durch die Merkmale des unabhängigen Patentanspruchs erzielt.
  • Figurenliste
  • Die obigen und andere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung bevorzugter Ausführungsformen ersichtlich, welche in Verbindung mit den beigefügten Zeichnungen gegeben werden, in welchen:
    • 1 ein Blockschaltbild ist, welches eine Instandsetzungsschaltung der herkömmlichen Halbleiterspeichereinrichtung zeigt;
    • 2 ein Blockdiagramm ist, welches den Einheitsinstandsetzungs-Adresskomparator zeigt, welcher in 1 gezeigt wird;
    • 3 ein schematisches Schaltbild ist, welches die Sicherungsfreigabeeinheit beschreibt, welche in 2 gezeigt wird;
    • 4 ein schematisches Schaltbild ist, welches eines aus der Vielzahl von Instandsetzungs-Adresskomparatoren darstellt, welche in 2 gezeigt werden;
    • 5 ein schematisches Schaltbild ist, welches die Signalkombinationseinheit beschreibt, welche in 2 gezeigt wird;
    • 6 ein schematisches Schaltbild ist, welches einen ersten genauen Teilschaltkreis der Adress-Latcheinheit zeigt;
    • 7 ein schematisches Schaltbild ist, welches ein anderes Beispiel einer Teilschaltung in der Adress-Latcheinheit darstellt;
    • 8 ein schematisches Schaltbild ist, welches den Instandsetzungs-Schaltungscontroller beschreibt;
    • 9 ein Blockdiagramm ist, welches einen Teilblock des Bankcontrollers zeigt, welcher in 1 gezeigt wird;
    • 10 eine Signalform bzw. ein Signalverlauf ist, welcher die Instandsetzungsoperation der Speichereinrichtung erläutert, welche in 1 gezeigt wird;
    • 11 eine Signalform bzw. Signalverlauf ist, welcher das Betriebsproblem der Speichereinrichtung zeigt, welche in 1 gezeigt wird;
    • 12 ein Blockdiagramm ist, welches eine Redundanzschaltung der Halbleiterspeichereinrichtung entsprechend einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
    • 13 ein Blockdiagramm ist, welches einen aus der Vielzahl der Instandsetzungs-Adresskomparatoren beschreibt, welche in 12 gezeigt werden;
    • 14 ein schematisches Schaltbild ist, welches eine erste Ausführungsform der Sicherungsfreigabeeinheit darstellt, welche in 13 gezeigt wird;
    • 15 ein schematisches Schaltbild ist, welches den Einheitsadresskomparator, welcher in 13 gezeigt wird, beschreibt;
    • 16 ein schematisches Schaltbild ist, welches die Signalkombinationseinheit beschreibt, welche in 13 gezeigt wird;
    • 17 ein schematisches Schaltbild ist, welches eine Teilschaltung eines Bankcontrollers beschreibt, welcher in 12 gezeigt wird, wenn die Sicherungsfreigabeeinheit, welche in 14 gezeigt wird, in der Instandsetzungsschaltung der Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung benutzt wird;
    • 18 ein schematisches Schaltbild ist, welches eine Instandsetzungs-Adresskomparator-Replik beschreibt, welche in 12 gezeigt wird, wenn die Sicherungsfreigabeeinheit 110_1, welche in 14 gezeigt wird, in der Instandsetzungsschaltung der Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung benutzt wird;
    • 19 ein schematisches Schaltbild ist, welches eine Sicherungsfreigabeeinheit darstellt, welche in 13 gezeigt wird, entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung;
    • 20 ein schematisches Schaltbild ist, welches eine Teilschaltung in dem Bankcontroller beschreibt, welcher in 12 gezeigt wird, wenn die Sicherungsfreigabeeinheit, welche in 19 gezeigt wird, in der Instandsetzungsschaltung der Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung benutzt wird;
    • 21 ein schematisches Schaltbild ist, welches die Instandsetzungs-Adresskopieeinrichtungen zeigt, welche in 12 gezeigt werden, wenn die Sicherungsfreigabeeinheit 110_1B, welche in 19 gezeigt wird, in der Instandsetzungsschaltung der Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung benutzt wird;
    • 22 ein schematisches Schaltbild ist, welches einen Instandsetzungs-Schaltungscontroller zeigt, welcher in 12 gezeigt wird;
    • 23 ein schematisches Schaltbild ist, welches eine Instandsetzungs-Signalpfadkopieeinrichtung zeigt, wie sie in 22 gezeigt wird; und
    • 24 eine Signalform bzw. ein Signalverlauf ist, welcher den Betrieb der Halbleiterspeichereinrichtung zeigt, welche in 12 gezeigt wird.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Nachfolgend wird eine Halbleiterspeichereinrichtung, welche eine fortschrittliche Instandsetzungsschaltung entsprechend der vorliegenden Erfindung besitzt, im Detail mit Bezug auf die beigefügten Zeichnungen beschrieben.
  • 12 ist ein Blockschaltbild, welches eine Redundanzschaltung der Halbleiterspeichereinrichtung entsprechend einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • Wie gezeigt wird, beinhaltet die Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung einen Bankcontroller 500, eine Adress-Latcheinheit 400, eine Vielzahl von Instandsetzungs-Adresskomparatoren 100_1 bis 100_N, eine Instandsetzungs-Adresskomparator-Replik 700 und einen Instandsetzungs-Schaltungscontroller 600.
  • Der Bankcontroller 500 erzeugt ein Freigabesignal RAE_FUSE zum Justieren der Redundanzschaltung. Die Adress-Latcheinheit 400 verklinkt eine Eingabeadresse EAT<0:M-1>. Die Vielzahl der Instandsetzungs-Adresskomparatoren 100_1 bis 100_N speichert jeweils die Instandsetzungsadressen und gibt die Vielzahl der aktivierten Instandsetzungssignale HITZ<0:N> aus, wenn eine verklinkte Adresse der Adress-Latcheinheit 400 die gleiche wie die gespeicherte Instandsetzungsadresse ist. Bis die Vielzahl der Instandsetzungssignale HITZ<0:N> aktiviert sind, nachdem die zwischengespeicherte Adresse der Adress-Latcheinheit 400 an die Vielzahl der Instandsetzungs-Adresskomparatoren 100_1 bis 100_N eingegeben ist, verzögert die Vergleichskopieeinrichtung 700 das Freigabesignal RAE_FUSE. Der Instandsetzungs-Schaltungscontroller 600 gibt ein normales Schaltungsfreigabesignal NORMAL_ENABLE an eine Redundanzschaltung aus, welche das Signal RED_ENABLE zum Betreiben einer normalen Schaltung oder einer Redundanzschaltung in Antwort auf die Vielzahl der Instandsetzungssignale HITZ<0:N> freigibt. Hierbei wird der Instandsetzungs-Schaltungscontroller 600 durch das verzögerte Freigabesignal AED_FUSE, welches von der Instandsetzungs-Adresskomparator-Replik 700 ausgegeben wird, freigegeben. Zusätzlich wird die Vielzahl der Instandsetzungs-Adresskomparatoren 100_1 bis 100_N durch das Freigeben des Signals RAE_FUSE, welches von dem Bankcontroller 500 ausgegeben wird, aktiviert.
  • 13 ist ein Blockschaltbild, welches einen aus der Vielzahl der Instandsetzungs-Adresskomparatoren 100_1 bis 100_N beschreibt, welche in 12 gezeigt werden.
  • Wie gezeigt wird, beinhaltet ein Instandsetzungs-Adresskomparator 100_1 eine Sicherungsfreigabeeinheit 110_1, eine Vielzahl von Einheitsinstandsetzungs-Adresskomparatoren 110_1 bis 110_M-1 und eine Signalkombiniereinheit 120.
  • Die Sicherungsfreigabeeinheit 110_1 empfängt das freigebende Signal RAE_FUSE in Antwort darauf, ob eine Freigabesicherung ausgelöst bzw. durchgebrannt ist oder nicht, und gibt das sicherungsfreigebende Signal FUSE_ENABLE aus. Die Vielzahl der Einheitsinstandsetzungs-Adresskomparatoren 110_2 bis 110_M-1 vergleicht individuell die gespeicherte Ein-Bit-Instandsetzungsadresse mit einer ein-Bit-verklinkten Adresse, z.B. RAZ<2>, der Adress-Latcheinheit 400. Die Signalkombinationseinheit 120 gibt ein Bit der Instandsetzungssignale HITZ<0:N> in Antwort auf die Vergleichsergebnisse der Vielzahl von Einheitsinstandsetzungs-Adresskomparatoren 110_2 bis 110_M-1 aus, welche durch das Sicherungsfreigabesignal FUSE_ENABLE freigegeben sind.
  • 14 ist ein schematisches Schaltbild, welches eine erste Ausführungsform der Sicherungsfreigabeeinheit 110_1 darstellt, welche in 13 gezeigt wird.
  • Wie gezeigt wird, beinhaltet die Sicherungsfreigabeeinheit 110_1 einen ersten bis dritten MOS-Transistor, MP3, MN5 und MN6, eine erste Freigabesicherung FEN1, einen ersten und einen zweiten Inverter I22 und I23 und ein erstes und zweites Gate T5 und T6.
  • Die Freigabesicherung FEN ist an den ersten und zweiten MOS-Transistor MP3 und MN5 angeschlossen. Der erste MOS-Transistor MP1 ist an eine Versorgungsspannung VDD angeschlossen. Der zweite MOS-Transistor MN5 ist an eine Erdspannung VSS angeschlossen. Die Gates des ersten MOS-Transistors MP3 und des zweiten MOS-Transistors MN5 werden mit einem Sicherungs-Resetsignal FUSE_RESET versorgt. Der erste Inverter I22 empfängt ein geliefertes Signal eines Knotens X zwischen der Freigabesicherung FEN und dem zweiten MOS-Transistor MN5 und gibt das inverse Signal an den zweiten Inverter I22 aus. Das Gate des dritten MOS-Transistors MN6 ist an einen Ausgangsanschluss des ersten Inverters I22 angeschlossen. Drain und Source des dritten MOS-Transistors MN6 sind an den Knoten X und an die Erdspannung VSS angeschlossen. Der zweite Inverter I23 invertiert das Ausgangssignal von dem ersten Inverter I22. Das erste und das zweite Gate T5 und T6 werden durch Ausgangssignale von den ersten und zweiten Invertern I22 und I23 gesteuert. Das erste Gate T5 schaltet ein, wenn die erste Freigabesicherung FEN ausgelöst wird bzw. durchgebrannt ist und gibt das Freigabesignal RAE_FUSE als das Sicherungsfreigabesignal FUSE_ENABLE aus. Das zweite Gate T6 schaltet an, wenn die Freigabesicherung FEN nicht ausgelöst wird, und gibt das gelieferte Signal an die Source des zweiten MOS-Transistors MN5 als das Sicherungsfreigabesignal FUSE_ENABLE aus.
  • Außerdem beinhaltet die Sicherungsfreigabeeinheit 110_1 einen dritten Inverter I24, um das Freigabesignal RAE_FUSE um eine vorher festgelegte Zeit zu verzögern, bis zum Vergleich einer zwischengespeicherten Ein-Bit- Adresse RAZ<2> mit einer Ein-Bit-gespeicherten Instandsetzungsadresse nach dem Empfangen der zwischengespeicherten Ein-Bit-Adresse RAZ<2>. Hierbei ist die vorher festgelegte Zeit eine Verzögerungszeit der inversen zwischengespeicherten Adresse /RAT<2>, welche in 15 gezeigt wird, d.h. eine Gate-Verzögerung von I36.
  • 15 ist ein schematisches Schaltbild, welches den Einheitsadresskomparator, z.B. 110_2, beschreibt, welcher in 13 gezeigt wird.
  • Wie gezeigt wird, beinhaltet der Einheitsinstandsetzungs-Adresskomparator 110_2 eine Adresssicherung F, einen vierten MOS-Transistor MP5, einen fünften MOS-Transistor MN9, einen sechsten MOS-Transistor MN10, einen vierten Inverter I34, einen fünften Inverter I35, einen sechsten Inverter I36, ein drittes Gate T9 und ein viertes Gate T10.
  • Die Adresssicherung F wird an den vierten und fünften MOS-Transistor MP5 und MN9 angeschlossen. Der vierte MOS-Transistor MP5 ist an die Versorgungsspannung VDD angeschlossen. Der fünfte MOS-Transistor MN9 ist an die Erdspannung VSS angeschlossen. Die Gates des vierten MOS-Transistors MP5 und des fünften MOS-Transistors MN9 werden mit dem Sicherungs-Resetsignal FUSE_RESET versorgt. Der vierte Inverter I34 empfängt ein geliefertes Signal eines Knotens Y zwischen der Adresssicherung F und dem fünften MOS-Transistor MN9 und gibt das inverse Signal an den fünften Inverter I35 aus. Das Gate des sechsten MOS-Transistors MN10 ist an einen Ausgangsanschluss des vierten Inverters gekoppelt. Source und Drain des dritten MOS-Transistors MN2 sind an dem Knoten Y und die Erdspannung VSS gekoppelt. Der fünfte Inverter I35 invertiert das Ausgangssignal von dem vierten Inverter I34. Die Ausgangssignale von dem vierten Inverter I34 und dem fünften Inverter I35 steuern das dritte und vierte Gate T9 und T10. Das dritte Gate T9 wird zum Senden der Ein-Bit-verklinkten Adresse RAZ<2> an die Signalkombiniereinheit 120 angeschaltet, wenn die Adresssicherung F ausgelöst ist. Das vierte Gate T10 wird zum Senden der inversen zwischengespeicherten Adresse /RAZ<2>, welche durch den sechsten Inverter I36 invertiert ist, an die Signalkombiniereinheit 120 angeschaltet, wenn die Adresssicherung F nicht auslöst.
  • 16 ist ein schematisches Schaltbild, welches die Signalkombinationseinheit 120 beschreibt, welche in 13 gezeigt wird.
  • Wie gezeigt wird, beinhaltet die Signalkombiniereinheit 120 eine Vielzahl von NOR-Gates NOR22 bis NOR25, eine Vielzahl von NAND-Gates ND29 bis ND30, ein erstes NOR-Gate NOR16 und einen siebten Inverter I37. Die Vielzahl der NOR-Gates NOR22 bis NOR25 empfängt das Sicherungsfreigabesignal FUSE_ENABLE und eine Vielzahl von Vergleichssignalen FUSE_COMPARE<2> bis FUSE_COMPARE<M>, welche von der Vielzahl der Einheitsinstandsetzungs-Adresskomparatoren 110_1 bis 110_M-1 ausgegeben werden. Die Ausgangssignale von der Vielzahl der NOR-Gates NOR22 bis NOR25 werden an die Vielzahl der NAND-Gates ND29 bis ND30 eingegeben. Das erste NOR-Gate NOR16 empfängt Signale, welche von der Vielzahl der NAND-Gates ND29 bis ND30 ausgegeben werden. Der siebte Inverter I37 wird zum Invertieren eines Ausgangssignals des ersten NOR-Gates NOR16 und zum Ausgeben des umgekehrten Signals als das Instandsetzungssignal HITZ<0> benutzt.
  • 17 ist ein schematisches Schaltbild, welches die Teilschaltung des Bankcontrollers 500 beschreibt, welcher in 12 gezeigt wird, in dem Fall, wenn die Sicherungsfreigabeeinheit 110_1, welche in 14 gezeigt wird, in der Instandsetzungsschaltung der Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung benutzt wird.
  • Wie dargestellt, wird das Freigabesignal RAE_FUSE nach dem Verzögern eines ersten Steuersignals RAE um eine vorher festgelegte Zeit durch ein NAND-Gate ND13 und seriell verbundene Inverter I25, I26 und I27, welche in dem Bankcontroller 500 angeordnet sind, ausgegeben.
  • 18 ist ein schematisches Schaltbild, welches die Instandsetzungs-Adresskomparator-Replik 700A, welche in 12 gezeigt wird, beschreibt, wenn die Sicherungsfreigabeeinheit 110_1, welche in 14 gezeigt wird, in der Instandsetzungsschaltung der Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung genutzt wird.
  • Wie gezeigt wird, beinhaltet die Instandsetzungs-Adresskomparator-Replik 700A ein zweites und ein drittes NOR-Gate NOR11 und NOR12 und ein erstes NAND-Gate ND15. Das zweite NOR-Gate NOR11 empfängt das Freigabesignal RAE_FUSE und verzögert das Freigabesignal RAE_FUSE um eine Zeit, wenn die Vielzahl der Vergleichssignale FUSE_COMPARE<2> bis FUSE_COMPARE<M>, welche von der Vielzahl der Einheitsinstandsetzungs-Adresskomparatoren 110_1 bis 110_M-1 ausgegeben werden, von der Vielzahl der NOR-Gates NOR22 bis NOR25 verzögert wird. Das erste NAND-Gate ND15 empfängt ein Signal, welches von dem zweiten NOR-Gate NOR11 ausgegeben wird, und verzögert das Signal um eine Zeit, wenn die Vielzahl der Vergleichssignale FUSE_COMPARE<2> bis FUSE_COMPARE<M>, welche von der Vielzahl der Einheitsinstandsetzungs-Adresskomparatoren 110_1 bis 110_M-1 ausgegeben werden, von der Vielzahl der NAND-Gates ND29 bis ND30 verzögert werden. Das dritte NOR-Gate NOR12 empfängt ein Signal, welches von dem ersten NAND-Gate ND15 ausgegeben wird, und verzögert das Signal um eine Zeitspanne, wenn die Vielzahl der Vergleichssignale FUSE_COMPARE<2> bis FUSE_COMPARE<M>, welche von der Vielzahl von Einheitsinstandsetzungs-Adresskomparatoren 110_1 bis 110_M-1 ausgegeben werden, durch das erste NOR-Gate NOR16 verzögert werden.
  • Zusätzlich beinhaltet die Instandsetzungs-Adresskomparator-Replik 700A, welche in 18 gezeigt wird, ferner eine Ausgangssteuereinheit 700_1 zum Justieren der Phase und des Pegels des Signals, welches von dem zweiten NOR-Gate NOR11 ausgegeben wird, so dass es die gleiche Phase und den gleichen Pegel wie das Instandsetzungssignal HITZ<0> besitzt, welches von dem Instandsetzungs-Adresskomparator 100_1 ausgegeben wird und an den Instandsetzungs-Schaltungscontroller 600 eingegeben wird.
  • 19 ist ein schematisches Schaltbild, welches eine Sicherungsfreigabeeinheit darstellt, welche in 13 entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung gezeigt wird.
  • Wie gezeigt wird, beinhaltet die Sicherungsfreigabeeinheit 110_1B entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung einen siebten und einen neunten MOS-Transistor MP4, MN7 und MN8, die Freigabesicherung FEN, einen achten Inverter I28 und ein zweites NAND-Gate ND14.
  • Die Freigabesicherung FEN ist an den siebten und achten MOS-Transistor MP4 und MN7 angeschlossen. Der siebte MOS-Transistor MP4 ist an eine Versorgungsspannung VDD angeschlossen. Der achte MOS-Transistor MN7 ist an eine Erdspannung VSS angeschlossen. Die Gates des siebten MOS-Transistors MP4 und des achten MOS-Transistors MN7 werden mit dem Sicherungs-Resetsignal FUSE_RESET versorgt. Der achte Inverter I28 empfängt ein bereitgestelltes Signal eines Knotens X zwischen der Freigabesicherung FEN und dem achten MOS-Transistor MN7 und gibt das invertierte Signal an das zweite NAND-Gate ND14 aus. Das Gate des neunten MOS-Transistors MN8 ist an einen Ausgangsanschluss des achten Inverters I28 angeschlossen. Source und Drain des neunten MOS-Transistors MN8 sind an den Knoten X und die Erdspannung VSS angeschlossen. Das zweite NAND-Gate ND14 empfängt das Freigabesignal RAE_FUSE und ein Ausgangssignal des achten Inverters I28 und gibt ein Ergebnis der NAND-Operation als das Sicherungsfreigabesignal FUSE_ENABLE aus.
  • 20 ist ein schematisches Schaltbild, welches eine Teilschaltung zum Erzeugen des Freigabesignals RAE_FUSE in dem Bankcontroller 500 beschreibt, welcher in 12 gezeigt wird, für den Fall, dass die Sicherungsfreigabeeinheit 110_1B, welche in 19 gezeigt wird, in der Instandsetzungsschaltung der Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung benutzt wird.
  • Wie gezeigt wird, wird das Freigabesignal RAE_FUSE nach dem Verzögern des ersten Steuersignals RAE um eine vorher festgelegte Zeit durch Nutzen der seriell verbundenen Inverter I29, I30 und I32 verzögert.
  • 21 ist ein schematisches Schaltbild, welches die Instandsetzungs-Adresskopieeinrichtung zeigt, welche in 12 gezeigt wird, wenn die Sicherungsfreigabeeinheit 110_1B, welche in 19 gezeigt wird, in der Instandsetzungsschaltung der Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung genutzt wird.
  • Wie gezeigt wird, beinhaltet die Instandsetzungs-Adresskomparator-Replik 700B einen neunten Inverter I30, ein viertes NOR-Gate NOR13, ein viertes NAND-Gate ND16 und ein fünftes NOR-Gate NOR14.
  • Nach dem Empfangen des Freigabesignals RAE_FUSE wird der neunte Inverter I30 zum Angleichen der Phase des Freigabesignals RAE_FUSE an die Phase des Sicherungsfreigabesignals FUSE_ENABLE, welches von der Sicherungsfreigabeeinheit 110_1B ausgegeben wird, benutzt. Das vierte NOR-Gate NOR13 verzögert ein Signal, welches von dem neunten Inverter I30 ausgegeben wird, um eine Zeitspanne, wenn die Vielzahl der Vergleichssignale FUSE_COMPARE<2> bis FUSE_COMPARE<M>, welche von der Vielzahl der Einheitsinstandsetzungs-Adresskomparatoren 110_1 bis 110_M-1 ausgegeben werden, von der Vielzahl der NOR-Gates NOR22 bis NOR25 verzögert werden. Das vierte NAND-Gate ND16 empfängt ein Signal, welches von dem vierten NOR-Gate NOR13 ausgegeben wird, und verzögert das Signal um eine Zeit, wenn die Vielzahl der Vergleichssignale FUSE_COMPARE<2> bis FUSE_COMPARE<M>, welche von der Vielzahl von Einheitsinstandsetzungs-Adresskomparatoren 110_1 bis 110_M-1 ausgegeben wird, durch die Vielzahl von NAND-Gates ND29 bis ND30 verzögert wird. Das fünfte NOR-Gate NOR14 verzögert ein Signal, welches von dem vierten NAND-Gate ND16 ausgegeben wird, um eine Zeit, wenn die Vielzahl der Vergleichssignale FUSE_COMPARE<2> bis FUSE_COMPARE<M>, welche von der Vielzahl von Einheitsinstandsetzungs-Adresskomparatoren 110_1 bis 110_M-1 ausgegeben wird, durch das erste NOR-Gate NOR16 verzögert wird.
  • Zusätzlich beinhaltet die Instandsetzungs-Adresskomparator-Replik 700B, welche in 21 gezeigt wird, ferner eine Ausgangssteuereinheit 700_2 zum Justieren der Phase und des Pegels des Signals, welches von dem fünften NOR-Gate NOR14 ausgegeben wird, so dass es die gleiche Phase und den gleichen Pegel besitzt wie das Instandsetzungssignal HITZ<0>, welches von dem Instandsetzungs-Adresskomparator 100_1 ausgegeben wird, und welches dem Instandsetzungs-Schaltungscontroller 600 zugeführt wird.
  • 22 ist ein schematisches Schaltbild, welches den Instandsetzungs-Schaltungscontroller 600 aus 12 zeigt. Dieser Instandsetzungs-Schaltungscontroller 600 wird benutzt, wenn in der Instandsetzungsschaltung 32 Instandsetzungs-Adresskomparatoren enthalten sind.
  • Wie gezeigt wird, beinhaltet der Instandsetzungs-Schaltungs-controller 600 eine erste und zweite Instandsetzungs-Signalverbindungseinheit 610 und 620, eine Instandsetzungs-Signalpfadkopieeinrichtung 650, einen ersten Ausgangstreiber 630 und einen zweiten Ausgangstreiber 640.
  • Die erste Instandsetzungs-Signalverbindungseinheit 610 empfängt die Vielzahl der Instandsetzungssignale HITZ<0:15>, welche von den Instandsetzungs-Adresskomparatoren 100_1 bis 100_N ausgegeben werden, und gibt ein erstes Ergebnissignal HIT_SUM_UP aus. Die zweite Instandsetzungs-Verbindungseinheit 620 empfängt auch die Vielzahl der Instandsetzungssignale HITZ<16:31>, welche von den Instandsetzungs-Adresskomparatoren 100_1 bis 100_N ausgegeben werden, und gibt ein zweites Ergebnissignal HIT_SUM_DOWN aus. Die erste Instandsetzungs-Signalpfadkopieeinrichtung 650 verzögert das verzögerte Freigabesignal AED_FUSE, welches von der Instandsetzungs-Adresskomparator-Replik 700 ausgegeben wird, um eine vorher festgelegte Zeit, bis das erste und zweite Ergebnissignal HIT_SUM_UP und HIT_SUM_DOWN ausgegeben werden, nachdem die Vielzahl der Instandsetzungssignale HITZ<0:N> empfangen wurde. Der erste Ausgangstreiber 630 gibt die Redundanz-Schaltfreigabesignal RED_ENABLE zum Aktivieren der Redundanzschaltung in Antwort auf die Werte des ersten und zweiten Ergebnissignals HIT_SUM_UP und HIT_SUM_DOWN aus. Der zweite Ausgangstreiber 640 gibt das normale Schaltungsfreigabesignal NORMAL_ENABLE zum Aktivieren der normalen Schaltung in Antwort auf die Werte des ersten und zweiten Ergebnissignals HIT_SUM_UP und HIT_SUM_DOWN aus.
  • Im Detail besitzt jede der ersten und zweiten Instandsetzungs-Signalverbindungseinheiten 610 und 620 eine Vielzahl von NAND-Gates ND17 bis ND20 oder ND21 bis ND24 zum Empfangen der Vielzahl von Instandsetzungssignalen, HITZ<0:15> oder HITZ<16:31>, eine Vielzahl von NOR-Gates NOR15 bis NOR16 oder NOR17 bis NOR18 zum Empfangen der Ausgangssignale aus der Vielzahl von NAND-Gates, ND17 bis ND20 oder ND21 bis ND24, und ein sechstes NAND-Gate ND25 oder ND26, zum Empfangen der Ausgangssignale von der Vielzahl der NOR-Gates, NOR15 bis NOR16 oder NOR17 bis NOR18, und Ausgeben des ersten oder zweiten Ergebnissignals HIT_SUM_UP oder HIT_SUM_DOWN.
  • Der erste Ausgangstreiber 630, welcher ein NAND-Gate und einen Inverter besitzt, empfängt das erste und zweite Ergebnissignal HIT_SUM_UP und HIT_SUM_DOWN und gibt das Redundanz-Schaltungsfreigabe RED_ENABLE aus, aber der zweite Ausgangstreiber 640, welcher ein NAND-Gate und zwei Inverter besitzt, empfängt das erste und zweite Ergebnissignal HIT_SUM_UP und HIT_SUM_DOWN und das Ausgangssignal AED_TRAC von der Instandsetzungs-Signalpfadkopieeinrichtung 650 und gibt das normale Schaltungsfreigabesignal NORMAL_ENABLE aus.
  • 23 ist ein schematisches Schaltbild, welches die Instandsetzungs-Signalpfadkopieeinrichtung 650 darstellt, welche in 22 gezeigt wird.
  • Wie gezeigt wird, beinhaltet die Instandsetzungs-Signalpfadkopieeinrichtung 650 ein siebtes NAND-Gate ND27, ein sechstes NOR-Gate NOR21, ein achtes NAND-Gate ND28 und einen ersten Ausgangscontroller 600_1A.
  • Im Detail empfängt das siebte NAND-Gate ND27 das verzögerte Freigabesignal AED_FUSE, welches von der Instandsetzungs-Adresskomparator-Replik 700 ausgegeben wird, und verzögert das verzögerte Freigabesignal AED_FUSE um eine Zeitspanne, wenn die Vielzahl der Instandsetzungssignale HITZ<0:N>, welche von der Vielzahl der Instandsetzungs-Adresskomparatoren 110_1 bis 110_N ausgegeben werden, von der Vielzahl der NAND-Gates ND17 bis ND24 verzögert werden. Das sechste NOR-Gate NOR21 empfängt ein Signal, welches von dem siebten NAND-Gate ND27 ausgegeben wird, und verzögert das Signal um eine Zeitspanne, wenn die Vielzahl der Instandsetzungssignale HITZ<0:N>, welche von der Vielzahl der Instandsetzungs-Adresskomparatoren 110_1 bis 110_N ausgegeben werden, von der Vielzahl der NOR-Gates NOR15 bis NOR18 verzögert werden. Das achte NAND-Gate ND28 empfängt ein Signal, welches von dem sechsten NOR-Gate NOR21 ausgegeben wird, und verzögert das Signal um eine Zeitspanne, wenn die Vielzahl der Instandsetzungssignale HITZ<0:N>, welche von der Vielzahl der Instandsetzungs-Adresskomparatoren 110_1 bis 110_N ausgegeben werden, durch die Vielzahl der NAND-Gates ND25 und ND26 verzögert werden.
  • Zusätzlich beinhaltet die Instandsetzungs-Signalpfadkopieeinrichtung 650 ferner die zweite Ausgangssteuereinheit 600_1A zum Justieren der Phase und des Pegels des Signals, welches von dem achten NAND-Gate ND28 ausgegeben wird, um Phase und Pegel der ersten und zweiten Ergebnissignale HIT_SUM_UP und HIT_SUM_DOWN, welche von der ersten und zweiten Instandsetzungs-Signalverbindungseinheit 610 und 620 ausgegeben werden, gleichzusetzen.
  • 24 ist eine Signalform bzw. ein Signalverhalten, welches den Betrieb der Halbleiterspeichereinrichtung der Erfindung zeigt, welche in 12 gezeigt wird. Nachfolgend wird mit Bezug auf 12 bis 24 der Betrieb der Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung im Detail beschrieben.
  • Wenn ein Fehler der Einheitszellen in der Halbleiterspeichereinrichtung detektiert wird, nachdem die Speichereinrichtung hergestellt ist, sollte die Instandsetzungsoperation der Speichereinrichtung agieren, um auf die Ersatzzelleneinheit zuzugreifen, welche vorbereitet ist, um die fehlerhafte Zelleinheit zu ersetzen. Bei diesem Vorgang wird einer der Instandsetzungs-Adresskomparatoren benutzt, um eine Adresse der fehlerhaften Zelleinheit mit einer Adresse der Ersatzzelleinheit auszutauschen.
  • Als Erstes wird eine aus der Vielzahl der Instandsetzungs-Adresskomparatoren 110_1 bis 110_N ausgewählt, um eine Adresse der fehlerhaften Zelleinheit mit einer der Ersatzzelleinheit zu ersetzen. Dann wird in dem ausgewählten Instandsetzungs-Adresskomparator, z.B. 100_1, die Freigabesicherung FEN der Sicherungsfreigabeeinheit 100_1 durch Bestrahlen mit einem Laser ausgelöst.
  • In Antwort auf die Adresse der fehlerhaften Zelleinheit wird die Adresssicherung, welche in jeden der Einheitsadresskomparatoren 110_2 bis 110_M-1 beinhaltet ist, ausgelöst oder nicht. Es ist nämlich eine Instandsetzungsadresse in einem Instandsetzungs-Adresskomparator gespeichert. Wenn z.B. die Anzahl der Instandsetzungs-Adresskomparatoren in der Instandsetzungsschaltung 32 ist, kann die Instandsetzungsschaltung jede der 32 Adressen der fehlerhaften Zelleinheiten mit jeder der 32 Instandsetzungsadressen der Ersatzzelleinheiten ersetzen.
  • Die Adresse EAT<0:M-1> wird durch einen Adresseingangspuffer, welcher nicht in einer Figur gezeigt wird, kontinuierlich gepuffert, wenn eine Adresse EAT<0:M-1> zum Zugreifen von Daten an die Speichereinrichtung eingegeben wird, und die gepufferte Adresse EAT<0:M-1> wird an die Adress-Latcheinheit 400 eingegeben. Nach Empfangen der gepufferten Adresse EAT<0:M-1> gibt die Adress-Latcheinheit 400 entweder die normale Adresse BAZ<0:M-1> an den Vordecoder 300 in Antwort auf das zweite Steuersignal AE, welches von dem Bankcontroller 500 oder der verklinkten Adresse RAZ<2:M-1> an die Vielzahl von Instandsetzungs-Adresskomparatoren 100_1 bis 100_N ausgegeben wurde, in Antwort auf das erste Steuersignal RAE aus, welches von dem Bankcontroller 500 ausgegeben wurde.
  • Der Vordecoder 300 decodiert die normale Adresse BAZ<0:M-1> und gibt eine decodierte Adresse ADD<0:M-1> an den Hauptdecoder, in keiner Figur gezeigt, aus. Der Hauptdecoder empfängt die decodierte Adresse von dem Vordecoder 300 und decodiert die decodierte Adresse ADD<0:M-1> für den Zugriff auf die Daten, welche in der Zelleinheit gespeichert sind.
  • Nachfolgend hat die zwischengespeicherte Adresse RAZ<2:M-1> zwei Bits weniger als die gepufferte Adresse EAT<0:M-1>, da eine Instandsetzungsadresse in vier redundanten Wortleitungen decodiert werden kann, wenn die normale Wortleitung in einer typischen Speichereinrichtung decodiert wird.
  • Die Vielzahl der Instandsetzungs-Adresskomparatoren 100_1 bis 100_N empfängt jeweils ein Bit der wiederhergestellten Adresse RAZ<2:M-1> und bestimmt individuell, ob die zwischengespeicherte Adresse RAZ<2:M-1> die Instandsetzungsadresse ist oder nicht. Als Ergebnis wird das Instandsetzungssignal, z.B. HITZ<0>, ausgegeben.
  • Hier wird die Operation des Ausgebens des Instandsetzungssignals, z.B. HITZ<0>, detaillierter beschrieben. Wenn die Freigabesicherung FEN, welche in der Sicherungsfreigabeeinheit 110_1 beinhaltet ist, durch den Laser ausgelöst wird, wird das Sicherungsfreigabesignal FUSE_ENABLE bei logischen niedrigen Pegel aktiviert und an die Signalkombiniereinheit 120 ausgegeben.
  • Wie in den 14 und 19 gezeigt wird, sind erste und zweite beispielhafte Ausführungsformen der Sicherungsfreigabeeinheit entsprechend der vorliegenden Erfindung. Zuerst wird die erste beispielhafte Ausführungsform detailliert beschrieben.
  • Der Einheitsinstandsetzungs-Adresskomparator, welcher in 14 gezeigt wird, hat die gleiche Struktur wie der Einheitsinstandsetzungs-Adresskomparator, welcher in 15 gezeigt wird. Wenn die Freigabesicherung FEN, welche in der Sicherungsfreigabeeinheit 110_1A beinhaltet ist, ausgelöst wird, läuft das Freigabesignal RAE_FUSE, welches, nachdem es bei logischem hochen Pegel aktiviert wurde, von dem Bankcontroller 500 durch ein erstes Gate T5 und wird an die Signalkombiniereinheit 120 als das Sicherungsfreigabesignal FUSE_ENABLE ausgegeben.
  • Auf der anderen Seite, wenn die Freigabesicherung FEN nicht ausgelöst wird, wird das logische Hoch-Signal, welches an den ersten Inverter I22 eingegeben wurde, an das zweite Gate T6 als das Sicherungsfreigabesignal FUSE_ENABLE geliefert. Hierbei wird der dritte Inverter I24 benutzt, um eine Ein-Bit-Adresse RAZ<2>, welche an die Einheitsinstandsetzungs-Adresskomparatoren 110_2 eingegeben wurde, um eine vorher festgelegte Zeitspanne verzögert, wenn das Freigabesignal RAE_FUSE als das Sicherungsfreigabesignal FUSE_ENABLE ausgegeben wird, d.h. um einen Verzögerungswert des Inverters I36. Damit ist der Verzögerungswert des Prozesses, in welchem die Sicherungsfreigabeeinheit 110_1 das Sicherungsfreigabesignal FUSE_ENABLE nach dem Empfangen des Freigabesignals RAE_FUSE ausgibt, der gleiche wie der Verzögerungswert des Prozesses, in welchem der Einheitsinstandsetzungs-Adresskomparator 110_2 das Adressvergleichssignal, z.B. FUSE_COMPARATOR<2>, nach dem Empfangen der Adresse, z.B. RAZ<2>, ausgibt.
  • In der Zwischenzeit wird das Sicherungs-Resetsignal FUSE_RESET an die Sicherungsfreigabeeinheit 110_1 und die Vielzahl der Einheitsadresskomparatoren 110_2 bis 110_M-1 als Pulsform ausgegeben, welche bei Inbetriebnahme einen Niedrig-Hoch-Niedrig-Pegel besitzt. So ist, wenn die Freigabesicherung FEN nicht ausgelöst wird, das zweite Gate T6 in der Sicherungsfreigabeeinheit 110_1A immer angeschaltet, und als Ergebnis wird das Sicherungsfreigabesignal nicht als logisch hoch aktiviert. Wenn die Adresssicherung F nicht ausgelöst wird, wird auch das vierte Gate T10 in dem Einheitsinstandsetzungs-Adresskomparator 110_2 auch immer angeschaltet. Als Ergebnis wird die Eingangsadresse EAT<0:M-1> invertiert und als das Adressenvergleichssignal FUSE_ENABLE<2> ausgegeben.
  • Die Struktur und der Betrieb der Signalkombiniereinheit 120 in der vorliegenden Erfindung sind ähnlich zu denen entsprechend dem Stand der Technik. Die Signalkombiniereinheit, wie sie in 16 gezeigt wird, wird benutzt, wenn die Anzahl der Einheitsinstandsetzungsadressen 11 ist. Wenn das Sicherungsfreigabesignal FUSE_ENABLE und alle Vergleichssignale FUSE_COMPARE<2:12> bei logisch niedrig aktiviert sind, wird das Instandsetzungssignal HITZ<0> an den Instandsetzungs-Schaltungscontroller 600 ausgegeben, nachdem es bei logisch niedrig aktiviert wurde.
  • 17, welche sich aus 6 ergibt, zeigt, dass das Freigabesignale RAE_FUSE durch Verzögern eines Steuersignals RAE, welches von dem Bankcontroller 500 für eine vorher festgelegte Zeit ausgegeben wurde, erzeugt wird. Auch das Freigabesignal RAE_FUSE wird durch Benutzen der Schaltung, welche in 20 gezeigt wird, erzeugt.
  • Die Instandsetzungs-Adresskomparator-Replik 700A, welche in 18 gezeigt wird, wird verwendet, wenn die Sicherungsfreigabeeinheit 110_1A entsprechend der ersten Ausführungsform der vorliegenden Erfindung für den Instandsetzungs-Adresskomparator angewendet wird.
  • Die Instandsetzungs-Adresskomparator-Replik 700A empfängt das Freigabesignal RAE_FUSE und gibt das verzögerte Freigabesignal AED_FUSE aus, welches um eine vorher festgelegte Zeit verzögert ist, um den Instandsetzungs-Schaltungs-controller 600 freizugeben. Die Instandsetzungs-Adressvergleichskopieeinrichtung 700A kopiert den Verzögerungswert von dem Pfad, wo die Eingangsadresse RAZ<1:M-1> in der Instandsetzungs-Adressvergleichseinheit 100_1 geliefert wird. Speziell kopiert die Instandsetzungs-Adresskomparator-Replik 700A, welche in 18 gezeigt wird, den Verzögerungswert von dem Signalpfad der Einheitssignalkombiniereinheit 120.
  • Damit wird das verzögerte Freigabesignal AED_FUSE, welches einen stetigen Zeitbereich besitzt, an den Instandsetzungs-Schaltungscontroller 600 eingegeben, entsprechend dem Instandsetzungssignal, welches von der Instandsetzungs-Adressvergleichseinheit ausgegeben wurde.
  • 20 ist ein schematisches Schaltbild der Sicherungsfreigabeeinheit entsprechend der zweiten Ausführungsform der vorliegenden Erfindung. Hierbei wird, wenn das Sicherungs-Resetsignal FUSE_RESET eingegeben wird und dann die Freigabesicherung FEN ausgelöst wird, das Ausgangssignal des achten Inverters I28 bei logisch hoch. Auf der anderen Seite, wenn die Freigabesicherung FEN ausgelöst wird, ist das Ausgangssignal des achten Inverters I28 bei logisch niedrig.
  • Wie gezeigt wird, kann die Sicherungsfreigabeeinheit das Sicherungsfreigabesignal nach Empfangen des Freigabesignals RAE_FUSE, welches von dem Bankcontroller 500 ausgegeben wird, ausgeben.
  • 21 zeigt die Instandsetzungs-Adressvergleichskopieeinrichtung 700_B, welche benutzt wird, wenn die Sicherungsfreigabeeinheit 110_1B, welche in 19 dargestellt wird, für die Halbleiterspeichereinrichtung verwendet wird. Die zweite Ausführungsform der Instandsetzungs-Adressvergleichskopie-einrichtung 700_B, welche in 21 gezeigt wird, ist ähnlich zu der ersten Ausführungsform der Instandsetzungs-Adressver-gleichskopieeinrichtung 700_A, welche in 18 gezeigt wird, aber die zweite Ausführungsform der Instandsetzungs-Adress-vergleichskopieeinrichtung 700_B beinhaltet ferner den Inverter I30 zum Angleichen der Phase des Ausgangssignals an die des Freigabesignals in der Sicherungsfreigabeeinheit 110_1B.
  • Mit Bezug auf den Betrieb des Instandsetzungs-Schaltungscontrollers 600 wird kontinuierlich, wenn wenigstens eines der Instandsetzungssignale HITZ<0:31>, welches von jedem der Instandsetzungs-Adressvergleichseinheiten 100_1 bis 100_N ausgegeben wird, bei logisch niedrigem Pegel eingegeben wird, der erste oder der zweite Instandsetzungs-Abtastknoten HIT_SUM_UP oder HIT_SUM_DOWN bei logisch hochem Pegel aktiviert. Damit wird das Redundanz-Schaltungsfreigabesignal RED_ENABLE bei logisch hochem Pegel aktiviert, und das normale Schaltungsfreigabesignal NORMAL_ENABLE wird bei logisch niedrigem Pegel deaktiviert.
  • Wenn das Redundanz-Schaltungsfreigabesignal RED_ENABLE bei logisch hochem Pegel aktiviert wird, ist die zwischengespeicherte Adresse 'RAS<2:M-1> die Instandsetzungsadresse. So findet der Datenzugriffsprozess in der Redundanzschaltung statt, welche die Ersatzzelleinheit besitzt, welche zum Ersetzen der Fehlerzelleinheit der normalen Schaltung benutzt wird.
  • 24 beschreibt den Datenzugriffsprozess detailliert. 24 ist nämlich eine Signalform bzw. einen Signalverlauf, welcher den Betrieb der Speichereinrichtung zeigt, welche in 12 gezeigt wird.
  • In der Zwischenzeit, wenn alle Instandsetzungssignale HITZ<0:31>, welche von jedem Instandsetzungs-Adresskomparator 100_1 bis 100_N ausgegeben werden, bei logisch hochem Pegel eingegeben werden, wird der erste und zweite Abtastknoten HIT_SUM_UP und HIT_SUM_DOWN bei logisch niedrigem Pegel deaktiviert.
  • Dadurch wird das Redundanz-Schaltungsfreigabesignal RED_ENABLE bei logisch niedrig deaktiviert. Auch wird das normale Schaltungsfreigabesignal NORMAL_ENABLE bei logisch hoch aktiviert, nachdem das Signal AED_TRAC von der Instandsetzungs-Signalpfadkopieeinrichtung 650 bei logisch niedrig aktiviert ist. Dann wird das Redundanz-Schaltungsfreigabesignal RED_ENABLE bei logisch niedrig deaktiviert und das normale Freigabesignal NORMAL_ENABLE bei logisch hoch aktiviert.
  • Wie in 23 dargestellt, findet das Ausgeben des Signals AED_TRAC, welches von der Instandsetzungs-Signalpfadkopieeinrichtung 650 ausgegeben wird, und das Verändern des Wertes der Instandsetzungs-Abtastknoten HIT_SUM_UP und HITZ_SUM_DOWN zum selben Zeitpunkt statt, da die Instandsetzungs-Signalpfadkopieeinrichtung 650 den verzögerten Wert des Instandsetzungssignals, z.B. HITZ<0>, kopiert, welches durch die Instandsetzungs-Signalkombiniereinheit, z.B. 610 oder 650, läuft.
  • Zusätzlich, wenn das Redundanz-Schaltungsfreigabesignal RED_ENABLE bei logisch niedrig gesperrt ist und das normale Schaltungsfreigabesignal NORMAL_ENABLE bei logisch hoch freigegeben ist, ist die verklinkte Adresse RAZ<2:M-1> nicht die Instandsetzungsadresse. So findet der Datenzugriffsprozess in der normalen Schaltung statt, welche die normale Zelleinheit besitzt.
  • Damit geben die Instandsetzungs-Adresskomparatoren 100_1 bis 100_N der vorliegenden Erfindung das verzögerte Freigabesignal AED_FUSE an den Instandsetzungs-Schaltungscontroller 600 in Antwort auf das Freigabesignal RAE_FUSE aus, welches von dem Bankcontroller 500 ausgegeben wird.
  • Zusätzlich wird das verzögerte Freigabesignal AED_FUSE, welches von der Instandsetzungs-Adresskomparator-Replik 700 ausgegeben wird, welcher das Freigabesignal RAE_FUSE, welches von dem Bankcontroller 500 ausgegeben wird, um eine vorher festgelegte Zeit verzögert, immer an den Instandsetzungs-Schaltungscontroller 600 zu einer regulären Zeitperiode des Ausgebens des Instandsetzungssignals, z.B. HITZ<0>, ausgegeben.
  • In dem Instandsetzungs-Schaltungscontroller 600 wird das normale Schaltungsfreigabesignal NORMAL_ENABLE durch Verändern der Spannungspegel des ersten und zweiten Abtastknotens HIT_SUM_UP und HIT_SUM_DOWN in Antwort auf die Vielzahl der Eingabe-Instandsetzungssignale HITZ<0:31> aktiviert. Entsprechend mit dem Verzögern des verzögerten Freigabesignals AED_FUSE durch die Instandsetzungs-Signalpfadkopieeinrichtung 650 gibt auch der Instandsetzungs-Schaltcontroller 600 das normale Schaltungsfreigabesignal NORMAL_ENABLE aus, so dass die Zeitperiode zwischen dem Aktivieren des verzögerten Freigabesignals AED_FUSE und dem normalen Schaltungsfreigabesignal NORMAL_ENABLE beibehalten wird.
  • Damit wird, in der Halbleiterspeichereinrichtung der vorliegenden Erfindung, auf die Redundanzschaltung oder die normale Schaltung immer stabil zugegriffen, da jedes Signal, welches von jeder Einheit der Instandsetzungsschaltung ausgegeben wird, immer zu einem konstanten, stabilen Zeitpunkt ausgegeben wird.
  • Zusätzlich empfängt in der vorliegenden Erfindung einer der Instandsetzungs-Adresskomparatoren 100_1 bis 100_N jeweils die verklinkte Adresse RAZ<2:M-1> in Antwort auf das Freigabesignal RAE_FUSE. Bevor der Bankcontroller 500 das Freigabesignal RAE_FUSE freigibt, können so die aktivierten Instandsetzungssignale HITZ<0:N-1> nicht an den Instandsetzungs-Schaltungs-controller 600 eingegeben werden. Als ein Ergebnis ist die Operationsgeschwindigkeit der Instandsetzungsschaltung schneller, da es keine reduzierte Zeitspanne für Vergleichsoperationen in den Instandsetzungs-Adresskomparatoren 100_1 bis 100_N gibt.
  • In der Halbleiterspeichereinrichtung der vorliegenden Erfindung wird die Zuverlässigkeit des Betriebs höher, da die Zeitperiode des Betriebes der Redundanzschaltung oder der normalen Schaltung konstant gehalten wird, nachdem die Instandsetzungsschaltung, welche in der Halbleiterspeichereinrichtung enthalten ist, bestimmt, ob die Eingangsadresse der Speichereinrichtung die Instandsetzungsadresse ist oder nicht.
  • Zusätzlich wird die notwendige Zeitperiode des Vergleichens der eingegebenen Adresse mit der wiederhergestellten Adresse reduziert, so dass die Arbeitsgeschwindigkeit der Instandsetzungsschaltung erhöht wird. Als ein Ergebnis wird die Arbeitsgeschwindigkeit der Halbleiterspeichereinrichtung insgesamt verbessert.

Claims (18)

  1. Halbleiterspeichereinrichtung zum Vergleichen einer Eingangsadresse (EAT) mit einer gespeicherten Repair- bzw. Instandsetzungsadresse, welche aufweist: einen Signalcontroller (500) zum Erzeugen von Steuersignalen (AE, AED1, RAE, RAE_FUSE), wobei die Steuersignale (AE, AED1, RAE, RAE_FUSE) mindestens ein Freigabesignal (RAE_FUSE) umfassen; eine Adress-Latcheinheit (400), welche die Eingangsadresse (EAT) basierend auf den Steuersignalen (AE, RAE) zwischenspeichert; eine Anzahl N von M-Bit-Adresskomparatoren(100_1, ..., 100_N), wobei jeder zum Vergleichen der zwischengespeicherten Eingangsadresse (RAZ) mit der gespeicherten Instandsetzungsadresse dient; einen Komparator-Verzögerungsmodellierblock (700) zum Verzögern des Freigabesignals (RAE_FUSE) um eine vorher festgelegte Zeit, die der Verzögerungszeit in einem Signalpfad eines Adresskomparators (100_1, ..., 100_N) entspricht und zur Ausgabe eines verzögerten Freigabesignals (AED_FUSE); und einen Instandsetzungs-Schaltungscontroller (600), der dazu ausgelegt ist, auf das verzögerte Freigabesignal (AED_FUSE) ein Instandsetzungs-Adressfreigabesignal (RED_ENABLE) und ein normalen Adressfreigabesignal (NORMAL_ENABLE) zu erzeugen, das auf einem Vergleichsergebnis (HITZ) eines Adresskomparators (100_1, ..., 100_N) basiert.
  2. Halbleitereinrichtung nach Anspruch 1, welche ferner eine Vergleichs-Initialisiereinheit (200) zum Erzeugen eines Freigabesignals (FUSE_RESET) aufweist, um eine Anzahl N von M-Bit-Adressbitkomparatoren (100_1, ..., 100_N) freizugeben und zu initialisieren.
  3. Halbleitereinrichtung nach Anspruch 2, wobei jeder der M-Bit-Adresskomparatoren (110_1, ..., 100_N) beinhaltet: eine Sicherungsfreigabeeinrichtung (100_1) zum Ausgeben eines Sicherungsfreigabesignals (FUSE_ENABLE) und Empfangen des Sicherungsfreigabesignals (FUSE_ENABLE) in Antwort darauf, ob eine Freigabesicherung (FEN), welche in der Sicherungsfreigabeeinrichtung (110_1) beinhaltet ist, ausgelöst bzw. „durchgebrannt“ wird oder nicht; eine Vielzahl von Einheitsinstandsetzungs-Adressvergleichseinrichtungen (110_2, ..., 100_M-1) zum jeweiligen Vergleichen jedes Bits der eingegebenen Adresse, welche in der Adress-Latcheinrichtung (400) mit jedem Bit der gespeicherten Instandsetzungsadresse gespeichert ist, welche in der Instandsetzungs-Adressvergleichseinrichtung (110_2, ..., 100_M-1) gespeichert ist; und eine Signalkombiniereinrichtung (120) zum Ausgeben des Instandsetzungssignals (HITZ) in Antwort auf Ergebnisse der Vielfalt der Einheitsinstandsetzungs-Adressvergleichseinrichtung (110_2, ..., 100_M-1), wobei die Signalkombiniereinrichtung (120) durch das Sicherungsfreigabesignal (FUSE_ENABLE) freigegeben ist.
  4. Halbleitereinrichtung nach Anspruch 3, wobei die Sicherungsfreigabeeinrichtung (110_1) beinhaltet: einen ersten MOS-Transistor (MP3), welcher an eine Versorgungsspannung angeschlossen ist, wobei die Gates des ersten MOS-Transistors (MP3) mit einem Sicherungs-Resetsignal(FUSE_RESET) ausgestattet werden; einen zweiten MOS-Transistor (MN5), welcher an eine Erdspannung angeschlossen ist, wobei die Gates des zweiten MOS-Transistors (MN5) mit dem Sicherungs-Resetsignal (FUSE_RESET) versorgt werden; eine Freigabesicherung (FEN), welche zwischen dem ersten und dem zweiten MOS-Transistor (MP3, MN5) angekoppelt ist; einen ersten Inverter (I22) zum Empfangen eines Signals, welches zwischen der Freigabesicherung (FEN) und dem zweiten MOS-Transistor (MN5) geliefert wird; einen dritten MOS-Transistor (MN6), welcher zwischen einem Eingangsanschluss des ersten Inverters (I22) und der Erdspannung angeschlossen ist, wobei das Gate des dritten MOS-Transistors (MN6) an einen Ausgangsanschluss des ersten Inverters (I22) angeschlossen ist; einen zweiten Inverter (I23) zum Empfangen eines Ausgangssignals von dem ersten Inverter (I22); ein erstes Gate (T5) zum Ausgeben des Freigabesignals als das Sicherungsfreigabesignal (FUSE_ENABLE) durch Anschalten, wenn die Freigabesicherung (FEN) ausgelöst ist; und eine zweites Gate (T6) zum Ausgeben des gelieferten Signals zwischen der Freigabesicherung (FEN) und dem zweiten MOS-Transistor (MN5) als das Sicherungsfreigabesignal (FUSE_ENABLE) durch Anschalten, wenn die Freigabesicherung (FEN) nicht ausgelöst ist, wobei das erste und zweite Gate (T5, T6) durch Ausgangssignale von dem ersten und zweiten Inverter (I22, I23) gesteuert werden.
  5. Halbleitereinrichtung nach Anspruch 4, wobei die Sicherungsfreigabeeinrichtung (110_1) ferner eine Verzögerungseinrichtung zum Verzögern des Freigabesignals um eine vorher festgelegte Zeit beinhaltet.
  6. Halbleitereinrichtung nach Anspruch 5, wobei die Instandsetzungs-Adressvergleichseinrichtung (110_2, ..., 110_M-1) beinhaltet: einen vierten MOS-Transistor (MP5), welcher an eine Versorgungsspannung angeschlossen ist, wobei die Gates des vierten MOS-Transistors (MP5) mit einem Sicherungs-Resetsignal (FUSE_RESET) beliefert werden; einen fünften MOS-Transistor (MN9), welcher an eine Erdspannung angeschlossen ist, wobei der fünfte MOS-Transistor (MN9) mit dem Sicherungs-Resetsignal (FUSE_RESET) beliefert wird; einer Adresssicherung (F), welche zwischen dem vierten und fünften MOS-Transistor (MP5, MN9) angekoppelt ist; einen dritten Inverter (I34) zum Empfangen eines Signals, welches zwischen der Adresssicherung (F) und dem fünften MOS-Transistor (MN9) geliefert wird; einen sechsten MOS-Transistor (MN10), welcher zwischen einem Eingangsanschluss des dritten Inverters (I34) und der Erdspannung angeschlossen ist, wobei das Gate des sechsten MOS-Transistors (MN10) an einen Ausgangsanschluss des dritten Inverters (I34) angekoppelt ist; einen vierten Inverter (I35) zum Empfangen eines Ausgangssignals von dem dritten Inverter (I34); ein drittes Gate (T9) zum Ausgeben eines Bits der Eingangsadresse an die Signalkombiniereinrichtung (120) als ein Vergleichssignal beim Einschalten, wenn die Adresssicherung (F) ausgelöst ist; und ein viertes Gate (T10) zum Ausgeben eines Bits der invertierten Eingangsadresse an die Signalkombiniereinrichtung (120) als ein Vergleichssignal durch Einschalten, wenn die Adresssicherung (F) nicht ausgelöst ist.
  7. Halbleitereinrichtung nach Anspruch 6, wobei die Signalkombiniereinrichtung (120) beinhaltet: eine Vielzahl von ersten NOR-Gates (NOR22,..., NOR25) zum Empfangen des Sicherungsfreigabesignals (FUSE_ENABLE) und des Vergleichssignals (FUSE_COMPARE), welche von der Vielzahl von Instandsetzungs-Adressvergleichseinrichtungen (110_2, ..., 110_M-1) ausgegeben wurden; eine Vielzahl von ersten NAND-Gates (ND29, ND30)zum Empfangen der Ausgangssignale von der Vielzahl der ersten NOR-Gates (NOR22,..., NOR25); ein zweites NOR-Gate (NOR16) zum Empfangen der Ausgangssignale von der Vielzahl der ersten NAND-Gates (NOR22,..., NOR25; und einen fünften Inverter (I37) zum Empfangen eines Ausgangssignals von dem zweiten NOR-Gate (NOR16) und Ausgeben des Instandsetzungssignals (HITZ).
  8. Halbleitereinrichtung nach Anspruch 7, welches ferner eine Instandsetzungs-Adresskomparator-Replik (700A) aufweist, welche beinhaltet: ein drittes NOR-Gate (NOR11) zum Verzögern des Freigabesignals (RAE) um eine Verzögerungszeit des Vergleichssignals, welches von der Vielzahl von Instandsetzungs-Adressvergleichseinheiten (110_2, ..., 110_M-1) ausgegeben wurde, um einen Verzögerungswert von der Vielzahl der ersten NOR-Gates (NOR22,..., NOR25); ein zweites NAND-Gate (ND15) zum Verzögern des Ausgangssignals von dem dritten NOR-Gate (NOR11) um eine Verzögerungszeit der Vielzahl von ersten NOR-Gates (NOR22,..., NOR25); und ein viertes NOR-Gate (NOR12) zum Verzögern eines Ausgangssignals von dem zweiten NAND-Gate (ND15) um eine Verzögerungszeit des zweiten NOR-Gates (NOR22,..., NOR25).
  9. Halbleitereinrichtung nach Anspruch 8, wobei die Instandsetzungs- ferner beinhaltet: einen Ausgangscontroller (700_1) zum Justieren der Phase und des Pegels eines Ausgangssignals von dem vierten NOR-Gate (NOR12), um die Phase und den Pegel eines Ausgangssignals von dem vierten NOR-Gate (NOR12) mit der Phase und dem Pegel des Instandsetzungssignals, welches von der Instandsetzungs-Adressvergleichseinrichtung (100_1, ..., 100_N) an den Instandsetzungs-Schaltungscontroller (600) geliefert wird, gleichzumachen.
  10. Halbleitereinrichtung nach Anspruch 3, wobei die Sicherungsfreigabeeinrichtung (110_1) beinhaltet: einen ersten MOS-Transistor (MP4), welcher an eine Versorgungsspannung angeschlossen ist, wobei die Gates des ersten MOS-Transistors (MP4) mit einem Sicherungs-Resetsignal (FUSE_RESET) versorgt werden; einen zweiten MOS-Transistor (MN7), welcher an eine Erdspannung angeschlossen ist, wobei die Gates des zweiten MOS-Transistors (MN7) mit dem Sicherungs-Resetsignal (FUSE_RESET) versorgt werden; eine Freigabesicherung (FEN), welche zwischen dem ersten und zweiten MOS-Transistor (MP4,MN7) angekoppelt ist; einen ersten Inverter (I28) zum Empfangen eines Signals, welches zwischen der Freigabesicherung (FEN) und dem zweiten MOS-Transistor (MN7) geliefert wird; einen dritten MOS-Transistor (MN8), welcher zwischen einem Eingangsanschluss des ersten Inverters (I28) und der Erdspannung angeschlossen ist, wobei das Gate des dritten MOS-Transistors (MN8) an einen Ausgangsanschluss des ersten Inverters (I28) angekoppelt ist; und ein erstes NAND-Gate (ND14) zum Empfangen des Freigabesignals und eines Ausgangssignals von dem ersten Inverter (I28) und Ausgeben des Sicherungsfreigabesignals (FUSE_ENABLE).
  11. Halbleitereinrichtung nach Anspruch 10, wobei die Signalkombiniereinrichtung (120) beinhaltet: eine Vielzahl von ersten NOR-Gates (NOR22,..., NOR25) zum Empfangen des Sicherungsfreigabesignals(FUSE_ENABLE) und des Vergleichssignals (FUSE_COMPARE), welche von der Vielzahl von Instandsetzungs-Adressvergleichseinrichtungen (110_2, ..., 110_M-1) ausgegeben wird; eine Vielzahl von zweiten NAND-Gates (ND29, ND30) zum Empfangen der Ausgangssignale von der Vielzahl der ersten NOR-Gates (NOR22,..., NOR25); ein zweites NOR-Gate (NOR16) zum Empfangen der Ausgangssignale von der Vielzahl der zweiten NAND-Gates (ND29, ND30); und einen zweiten Inverter (I37) zum Empfangen eines Ausgangssignals von dem zweiten NOR-Gate (NOR16) und Ausgeben des Instandsetzungssignals (HITZ).
  12. Halbleitereinrichtung nach Anspruch 11, wobei die Instandsetzungs- Adresskomparator-Replik (700B) beinhaltet: einen dritten Inverter (I30) zum Empfangen des Freigabesignals (RAE_FUSE); ein drittes NOR-Gate (NOR13) zum Verzögern des Vergleichssignals, welches von der Vielzahl von Instandsetzungs-Adressvergleichseinrichtungen (110_2, ..., 110_M-1) ausgegeben wurde, um einen Verzögerungswert der Vielzahl der ersten NOR-Gates (NOR22,...,NOR25); ein zweites NAND-Gate (ND16) zum Verzögern eines Ausgangssignals von dem dritten NOR-Gate (NOR13) um einen Verzögerungswert der Vielzahl der ersten NAND-Gates (ND29, ND30); und ein viertes NOR-Gate (NOR14) zum Verzögern eines Ausgangssignals von dem zweiten NAND-Gate (ND16) um einen Verzögerungswert des zweiten NOR-Gates (NOR16).
  13. Halbleitereinrichtung nach Anspruch 12, wobei die Instandsetzungs- Adresskomparator-Replik (700B) ferner einen Ausgangscontroller (700_2) zum Justieren der Phase und des Pegels eines Ausgangssignals von dem vierten NOR-Gate (NOR14) beinhaltet, um die Phase und den Pegel eines Ausgangssignals im vierten NOR-Gate (NOR14) mit der Phase und dem Pegel des Instandsetzungssignals, welches von der Instandsetzungs-Adressvergleichseinrichtung (100_1, ..., 100_N) an den Instandsetzungs-Schaltcontroller (600) geliefert wird, gleichzumachen.
  14. Halbleitereinrichtung nach Anspruch 1, wobei der Instandsetzungs-Schaltungscontroller beinhaltet: wenigstens eine Instandsetzungs-Signalkombiniereinrichtung (600) zum Empfangen der Vielzahl von Instandsetzungssignalen (HITZ), welche von der Vielzahl von Instandsetzungs-Adressvergleichseinrichtungen (100_1, ..., 100_N) ausgegeben werden, und zum Treiben des Pegels eines Instandsetzungs-Abtastknotens in Antwort auf das Ergebnis des Kombinierens der Vielzahl von Instandsetzungssignalen; eine Instandsetzungs-Signalpfad-Replik (650) zum Verzögern des Freigabesignals, welches durch die Instandsetzungs-Adresskomparator-Replik (700) läuft, um einen Verzögerungswert bis die Instandsetzungs-Signalkombiniereinrichtung (120) den Pegel des Instandsetzungs-Abtastknotens treibt; eine erste Ausgangseinrichtung (630) zum Ausgeben eines Redundanz-Schaltungsfreigabesignals (RED_ENABLE), welches zum Betreiben der Redundanzschaltung in Antwort auf den Pegel des Instandsetzungs-Abtastknotens benutzt wird; und eine zweite Ausgangseinrichtung (640) zum Ausgeben eines normalen Schaltungsfreigabesignals (NORMAL_ENABLE), welches zum Betreiben einer normalen Schaltung in Antwort auf den Pegel des Instandsetzungs-Abtastknotens benutzt wird, nachdem es durch das Freigabesignal, welches durch die Instandsetzungs-Signalpfadkopieeinrichtung läuft, freigegeben wird.
  15. Halbleitereinrichtung nach Anspruch 14, wobei die Instandsetzungs-Signalkombiniereinrichtung (600) beinhaltet: eine Vielzahl von ersten NAND-Gates (ND17,...,ND24) zum Empfangen der Vielzahl von Instandsetzungssignalen (HITZ); eine Vielzahl von ersten NOR-Gates (NOR15,...,NOR18) zum Empfangen der Ausgangssignale von der Vielzahl der ersten NAND-Gates (ND17,...,ND24); und wenigstens ein zweites NAND-Gate (ND25, ND26) zum Empfangen der Ausgangssignale von der Vielzahl der ersten NOR-Gates (NOR15,...,NOR18) und Treiben des Pegels des Instandsetzungs-Abtastknotens.
  16. Halbleitereinrichtung nach Anspruch 15, wobei die Instandsetzungs-Signalpfad-Replik (700) beinhaltet: ein drittes NAND-Gate zum Verzögern des Freigabesignals, welches durch die Instandsetzungs- Adresskomparator-Replik läuft, um einen Verzögerungswert des ersten NAND-Gates (ND17,...,ND24); ein zweites NOR-Gate zum Verzögern eines Ausgangssignals von dem dritten NAND-Gate um einen Verzögerungswert des ersten NOR-Gates (NOR15,...,NOR18); und ein viertes NAND-Gate zum Verzögern eines Ausgangssignals von dem zweiten NOR-Gate um einen Verzögerungswert des zweiten NAND-Gates.
  17. Halbleitereinrichtung nach Anspruch 16, wobei die Instandsetzungs-Signalpfad-Replik (700) ferner einen Ausgangscontroller zum Justieren der Phase und des Pegels eines Ausgangssignals von dem vierten NAND-Gate enthält, um die Phase und den Pegel des Instandsetzungs-Abtastknotens gleichzumachen.
  18. Halbleitereinrichtung nach Anspruch 17, wobei die zweite Ausgangseinrichtung (640) beinhaltet: ein fünftes NOR-Gate (NOR20) zum Empfangen des Pegels des Instandsetzungs-Abtastknotens und des Freigabesignals, welches von der Instandsetzungs-Signalpfad-Replik ausgegeben wird; und einen Puffer zum Puffern eines Ausgangssignals des fünften NOR-Gates (NOR20) und Ausgeben des normalen Schaltungsfreigabesignals (NORMAL_ENABLE).
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