JP4415347B2 - 半導体メモリ装置 - Google Patents
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Description
図示のように、従来の技術に係る半導体メモリ装置のリペア回路は、アドレスラッチ部40と、複数のリペアアドレス比較部10_1〜10_Nと、フューズ初期化回路20と、リペア回路制御部60とを備えている。
また、上記の目的を達成するために、本発明の別の側面による半導体メモリ装置は、リペア回路を有する半導体メモリ装置であって、リダンダンシー回路を制御するためのイネーブル信号を生成するイネーブル信号生成手段と、外部入力アドレス信号をラッチしてラッチアドレス信号を出力するアドレスラッチ手段と、異なるリペアアドレスが各々格納可能に構成されており、前記ラッチアドレス信号のアドレスが、格納された前記リペアアドレスと一致する場合、リペア信号を活性化して出力する複数のリペアアドレス比較部と、前記ラッチアドレス信号が前記リペアアドレス比較部に入力されてから前記リペア信号が活性化されるまでの遅延時間をモデリングするために前記イネーブル信号を受けてイネーブルレプリカ信号を出力するリペアアドレス比較レプリカと、前記イネーブルレプリカ信号に応じてイネーブルされ、複数の前記リペアアドレス比較部から供給された前記リペア信号によって、リペア感知ノードのレベルをドライブしてノーマル回路または前記リダンダンシー回路を駆動するためのイネーブル信号を出力するリペア回路制御部とを備え、前記リペア回路制御部が、複数の前記リペア信号を受けてから前記リペア感知ノードのレベルをドライブするまでの遅延時間をモデリングし、前記リペア感知ノードのレベルに応じて前記リダンダンシー回路を駆動するためのイネーブル信号を出力する、又は、前記モデリングした遅延時間を反映して前記ノーマル回路を駆動するためのイネーブル信号を出力することを特徴とする。
また、前記リペア回路制御部が、複数の前記リペア信号を受けて組合わせ、その結果に応じて前記リペア感知ノードのレベルをドライブするリペア信号組合わせ部と、前記遅延時間をモデリングし、前記モデリングした遅延時間後に前記イネーブルレプリカ信号を遅延されたイネーブルレプリカ信号として出力するリペア信号経路レプリカと、前記リペア感知ノードのレベルに応じて、前記リダンダンシー回路を駆動するためのイネーブル信号を出力する第1の出力部と、前記遅延されたイネーブルレプリカ信号によってイネーブルされ、前記リペア感知ノードのレベルに応じて前記ノーマル回路を駆動するためのイネーブル信号を出力する第2の出力部とを備えていることを特徴とする。
110_1、110_1A フューズイネーブル部
110_2〜110_M−1 単位リペアアドレス比較部
120 信号組合わせ部
300 フリーデコーダー
400 アドレスラッチ部
500、500A バンク制御部
500_1、500_1A イネーブル信号生成部
600 リペア回路制御部
600_1 出力制御部
610、620 リペア信号組合わせ部
700、700A リペアアドレス比較レプリカ
F アドレスフューズ
FEN イネーブルフューズ
I22 第1のインバータ
I23 第2のインバータ
I34 第3のインバータ
I35 第4のインバータ
I37 第5のインバータ
I24 第6のインバータ
I36 第7のインバータ
I28 第8のインバータ
I33 第9のインバータ
MP3 第1のMOSトランジスタ
MN5 第2のMOSトランジスタ
MN6 第3のMOSトランジスタ
MP5 第4のMOSトランジスタ
MN9 第5のMOSトランジスタ
MN10 第6のMOSトランジスタ
MP4 第7のMOSトランジスタ
MN7 第8のMOSトランジスタ
MN8 第9のMOSトランジスタ
ND29、ND30 第1のNANDゲート
ND15 第2のNANDゲート
ND17〜24 第3のNANDゲート
ND25、ND26 第4のNANDゲート
ND27 第5のNANDゲート
ND28 第6のNANDゲート
ND14 第7のNANDゲート
ND16 第8のNANDゲート
NOR22〜NOR25 第1のNORゲート
NOR26 第2のNORゲート
NOR11 第3のNORゲート
NOR12 第4のNORゲート
NOR15〜NOR18 第5のNORゲート
NOR20 第6のNORゲート
NOR21 第7のNORゲート
NOR13 第8のNORゲート
NOR14 第9のNORゲート
T5 第1の伝送ゲート
T6 第2の伝送ゲート
T9 第3の伝送ゲート
T10 第4の伝送ゲート
ADD<0:M−1> アドレス信号
AE、RAE 制御信号
AED_FUSE イネーブルレプリカ信号
AED_TRAC 経路レプリカ信号
BAZ<0:M−1> ラッチアドレス信号
EAT<0:M−1> 外部入力アドレス信号
FUSE_COMPARE<2>〜<M−1> アドレス比較信号
FUSE_ENABLE フューズイネーブル信号
FUSE_RESET フューズリセット信号
HITZ<0>〜<N−1> リペア信号
NORMAL_ENABLE ノーマル回路イネーブル信号
RAZ<2:M−1> ラッチアドレス信号
RED_ENABLE リダンダンシー回路イネーブル信号
RAE_FUSE イネーブル信号
Claims (19)
- リペア回路を有する半導体メモリ装置であって、
リダンダンシー回路を制御するためのイネーブル信号を生成するイネーブル信号生成手段と、
外部入力アドレス信号をラッチしてラッチアドレス信号を出力するアドレスラッチ手段と、
異なるリペアアドレスが各々格納可能に構成されており、前記ラッチアドレス信号のアドレスが、格納された前記リペアアドレスと一致する場合、リペア信号を活性化して出力する複数のリペアアドレス比較部と、
前記ラッチアドレス信号が前記リペアアドレス比較部に入力されてから前記リペア信号が活性化されるまでの遅延時間をモデリングするために前記イネーブル信号を受けてイネーブルレプリカ信号を出力するリペアアドレス比較レプリカと、
前記イネーブルレプリカ信号に応じてイネーブルされ、前記複数のリペアアドレス比較部から供給された前記リペア信号によって、ノーマル回路または前記リダンダンシー回路を駆動するように制御するリペア回路制御部とを備え、
前記リペア回路制御部が、
複数の前記リペアアドレス比較部から供給された複数の前記リペア信号を受けて組合わせ、その結果に応じてリペア感知ノードのレベルをドライブするリペア信号組合わせ部と、
該リペア信号組合わせ部が、複数の前記リペア信号を受けてから前記リペア感知ノードのレベルをドライブするまでの遅延時間をモデリングし、前記モデリングした遅延時間後に前記イネーブルレプリカ信号を出力するリペア信号経路レプリカと、
前記リペア感知ノードのレベルに応じて、前記リダンダンシー回路を駆動するためのリダンダンシー回路イネーブル信号を出力する第1の出力部と、
前記リペア信号経路レプリカからの前記イネーブルレプリカ信号によってイネーブルされ、前記リペア感知ノードのレベルに応じて前記ノーマル回路を駆動するためのノーマル回路イネーブル信号を出力する第2の出力部とを備えていることを特徴とする半導体メモリ装置。 - 前記リペアアドレス比較部が、前記イネーブル信号に応じて活性化されるようになっていることを特徴とする請求項1記載の半導体メモリ装置。
- 前記リペアアドレス比較部が、
組み込まれたイネーブルフューズが破断されているか否かに従って、前記イネーブル信号を受け、フューズイネーブル信号を活性化して出力するフューズイネーブル部と、
前記ラッチアドレス信号の1ビットと、格納されたリペアアドレスの1ビットとを各々比較する複数の単位リペアアドレス比較部と、
前記フューズイネーブル信号によってイネーブルされ、前記複数の単位リペアアドレス比較部における比較結果に応じて、前記リペア信号を出力する信号組合わせ部と
を備えていることを特徴とする請求項1記載の半導体メモリ装置。 - 前記フューズイネーブル部が、
ゲートを介してフューズリセット信号を受けるように配設され、一端が電源電圧に接続された第1のMOSトランジスタと、
ゲートを介して前記フューズリセット信号を受けるように配設され、一端が接地電圧に接続された第2のMOSトランジスタと、
前記第1のMOSトランジスタの他端と前記第2のMOSトランジスタの他端との間に設けられたイネーブルフューズと、
前記第2のMOSトランジスタの前記他端に入力端が接続された第1のインバータと、
該第1のインバータの入力端と接地電圧との間に連結され、前記第1のインバータの出力端にゲートが接続された第3のMOSトランジスタと、
前記第1のインバータの出力端に入力端が接続された第2のインバータと、
前記第1のインバータ及び第2のインバータの出力により制御され、前記イネーブルフューズが破断されている場合にターンオンされ、前記イネーブル信号を受けて前記フューズイネーブル信号として出力する第1の伝送ゲートと、
前記第1のインバータ及び第2のインバータの出力により制御され、前記イネーブルフューズが破断されていない場合にターンオンされ、前記第2のMOSトランジスタの前記他端に印加された信号を前記フューズイネーブル信号として出力する第2の伝送ゲートと
を備えていることを特徴とする請求項3記載の半導体メモリ装置。 - 前記フューズイネーブル部が、
前記単位リペアアドレス比較部で前記ラッチアドレス信号の1ビットが入力され、前記格納されたリペアアドレスの1ビットと比較されるまでにかかる遅延時間をモデリングするための遅延時間モデリングキャパシタンスを、前記第1の伝送ゲートの入力ノードと接地電圧との間に備えていることを特徴とする請求項4記載の半導体メモリ装置。 - 前記単位リペアアドレス比較部が、
ゲートを介して前記フューズリセット信号を受けるように配設され、一端が電源電圧に接続された第4のMOSトランジスタと、
ゲートを介して前記フューズリセット信号を受けるように配設され、一端が接地電圧に接続された第5のMOSトランジスタと、
前記第4のMOSトランジスタの他端と前記第5のMOSトランジスタの他端との間に設けられたアドレスフューズと、
前記第5のMOSトランジスタの前記他端に入力端が接続された第3のインバータと、
該第3のインバータの入力端と接地電圧との間に接続され、前記第3のインバータの出力端にゲートが接続された第6MOSトランジスタと、
前記第3のインバータの出力端に入力端が接続された第4のインバータと、
前記第3のインバータ及び第4のインバータの出力により制御され、前記アドレスフューズが破断されている場合にターンオンされ、前記ラッチアドレス信号の1ビットを前記信号組合わせ部へ出力する第3の伝送ゲートと、
前記第3のインバータ及び第4のインバータの出力により制御され、前記アドレスフューズが破断されていない場合にターンオンされ、前記ラッチアドレス信号の1ビットを反転して前記信号組合わせ部へ出力する第4の伝送ゲートと
を備えていることを特徴とする請求項5記載の半導体メモリ装置。 - 前記信号組合わせ部が、
前記フューズイネーブル信号及び前記複数の単位リペアアドレス比較部から供給された比較信号を受けるように配設された複数の第1のNORゲートと、
前記複数の第1のNORゲートから供給された信号を組合わせる複数の第1のNANDゲートと、
前記複数の第1のNANDゲートから供給された信号を組合わせる第2のNORゲートと、
前記第2のNORゲートからの出力を反転して前記リペア信号を出力する第5のインバータと
を備えていることを特徴とする請求項6記載の半導体メモリ装置。 - 前記リペアアドレス比較レプリカが、
前記複数の単位リペアアドレス比較部から供給された比較信号が前記第1のNORゲートによって遅延される時間を模倣するため、前記イネーブル信号を受けるように配設された第3のNORゲートと、
前記第1のNORゲートからの出力が前記第1のNANDゲートによって遅延される時間を模倣するため、前記第3のNORゲートからの出力を受けるように配設された第2のNANDゲートと、
前記第1のNANDゲートからの出力が前記第2のNORゲートによって遅延される時間を模倣するため、前記第2のNANDゲートからの出力を受けるように配設された第4のNORゲートと
を備えていることを特徴とする請求項7記載の半導体メモリ装置。 - 前記リペアアドレス比較レプリカが、
前記第4のNORゲートから供給された信号の位相及びレベルを、前記リペアアドレス比較部から出力されて前記リペア回路制御部へ供給されるリペア信号の位相及びレベルに合わせて調整する出力制御部を、さらに備えていることを特徴とする請求項8記載の半導体メモリ装置。 - 前記フューズイネーブル部が、
ゲートを介してフューズリセット信号を受けるように配設され、一端が電源電圧に接続された第7のMOSトランジスタと、
ゲートを介して前記フューズリセット信号を受けるように配設され、一端が接地電圧に接続された第8のMOSトランジスタと、
前記第7のMOSトランジスタの他端と前記第8のMOSトランジスタの他端との間に設けられたイネーブルフューズと、
前記第8のMOSトランジスタの前記他端に入力端が接続された第8のインバータと、
該第8のインバータの入力端と接地電圧との間に連結され、前記第8のインバータの出力端にゲートが接続された第9のMOSトランジスタと、
前記イネーブル信号及び前記第8のインバータからの出力を受けて、前記フューズイネーブル信号として出力する第7のNANDゲートと
を備えていることを特徴とする請求項3記載の半導体メモリ装置。 - 前記信号組合わせ部が、
前記フューズイネーブル信号及び前記複数の単位リペアアドレス比較部から供給された比較信号を受けるように配設された複数の第1のNORゲートと、
前記複数の第1のNORゲートから供給された信号を組合わせる複数の第1のNANDゲートと、
前記複数の第1のNANDゲートから供給された信号を組合わせる第2のNORゲートと、
前記第2のNORゲートからの出力を反転して前記リペア信号として出力する第5のインバータと
を備えていることを特徴とする請求項10記載の半導体メモリ装置。 - 前記リペアアドレス比較レプリカが、
前記イネーブル信号を受ける第9のインバータと、
前記複数の単位リペアアドレス比較部から供給された比較信号が前記第1のNORゲートによって遅延される時間を模倣するため、前記第9のインバータからの出力を受けるように配設された第8のNORゲートと、
前記複数の単位リペアアドレス比較部から供給された比較信号が前記第1のNANDゲートによって遅延される時間を模倣するため、前記第8のNORゲートからの出力を受けるように配設された第8のNANDゲートと、
前記複数の単位リペアアドレス比較部から供給された比較信号が前記第2のNORゲートによって遅延される時間を模倣するため、前記第8のNANDゲートからの出力を受けるように配設された第9のNORゲートと
を備えていることを特徴とする請求項11記載の半導体メモリ装置。 - 前記リペアアドレス比較レプリカが、
前記第4のNORゲートから供給された信号の位相及びレベルを、前記リペアアドレス比較部から出力されて前記リペア回路制御部へ供給されるリペア信号の位相及びレベルに合わせて調整する出力制御部を、さらに備えていることを特徴とする請求項12記載の半導体メモリ装置。 - 前記リペア信号組合わせ部が、
前記複数のリペア信号を受ける複数の第3のNANDゲートと、
該複数の第3のNANDゲートから供給された信号を組合わせる複数の第5のNORゲートと、
前記複数の第5のNORゲートから供給された信号を組合わせるための複数の第4のNANDゲートと
を備えていることを特徴とする請求項1記載の半導体メモリ装置。 - 前記リペア信号経路レプリカが、
前記複数のリペアアドレス比較部から供給されたリペア信号が前記第3のNANDゲートによって遅延される時間を模倣するため、前記リペアアドレス比較レプリカからの前記イネーブルレプリカ信号を受けるように配設された第5のNANDゲートと、
前記第3のNANDゲートが前記第5のNORゲートによって遅延される時間を模倣するため、前記第5のNANDゲートからの出力を受けるように配設された第7のNORゲートと、
前記第5のNORゲートからの出力が前記第4のNANDゲートによって遅延される時間を模倣するため、前記第7のNORゲートからの出力を受けるように配設された第6のNANDゲートと
を備えていることを特徴とする請求項14記載の半導体メモリ装置。 - 前記リペア信号経路レプリカが、
前記第6のNANDゲートから供給された信号の位相及びレベルを、前記リペア信号組合わせ部で前記リペア感知ノードをドライブする信号の位相及びレベルに合わせて調整する出力制御部を、さらに備えていることを特徴とする請求項15記載の半導体メモリ装置。 - 前記リペア回路制御部の第2の出力部が、前記リペア感知ノードに印加された信号と前記リペア信号経路レプリカから供給されたイネーブル信号を受ける第6のNORゲートと、
該第6のNORゲートからの出力をバッファリングして、前記ノーマル回路イネーブル信号を出力するバッファと
を備えていることを特徴とする請求項16記載の半導体メモリ装置。 - リペア回路を有する半導体メモリ装置であって、
リダンダンシー回路を制御するためのイネーブル信号を生成するイネーブル信号生成手段と、
外部入力アドレス信号をラッチしてラッチアドレス信号を出力するアドレスラッチ手段と、
異なるリペアアドレスが各々格納可能に構成されており、前記ラッチアドレス信号のアドレスが、格納された前記リペアアドレスと一致する場合、リペア信号を活性化して出力する複数のリペアアドレス比較部と、
前記ラッチアドレス信号が前記リペアアドレス比較部に入力されてから前記リペア信号が活性化されるまでの遅延時間をモデリングするために前記イネーブル信号を受けてイネーブルレプリカ信号を出力するリペアアドレス比較レプリカと、
前記イネーブルレプリカ信号に応じてイネーブルされ、前記複数のリペアアドレス比較部から供給された前記リペア信号によって、リペア感知ノードのレベルをドライブしてノーマル回路または前記リダンダンシー回路を駆動するためのイネーブル信号を出力するリペア回路制御部とを備え、
前記リペア回路制御部が、複数の前記リペア信号を受けてから前記リペア感知ノードのレベルをドライブするまでの遅延時間をモデリングし、前記リペア感知ノードのレベルに応じて前記リダンダンシー回路を駆動するためのイネーブル信号を出力する、又は、前記モデリングした遅延時間を反映して前記ノーマル回路を駆動するためのイネーブル信号を出力することを特徴とする半導体メモリ装置。 - 前記リペア回路制御部が、
複数の前記リペア信号を受けて組合わせ、その結果に応じて前記リペア感知ノードのレベルをドライブするリペア信号組合わせ部と、
前記遅延時間をモデリングし、前記モデリングした遅延時間後に前記イネーブルレプリカ信号を遅延されたイネーブルレプリカ信号として出力するリペア信号経路レプリカと、
前記リペア感知ノードのレベルに応じて、前記リダンダンシー回路を駆動するためのイネーブル信号を出力する第1の出力部と、
前記遅延されたイネーブルレプリカ信号によってイネーブルされ、前記リペア感知ノードのレベルに応じて前記ノーマル回路を駆動するためのイネーブル信号を出力する第2の出力部とを備えていることを特徴とする請求項18記載の半導体メモリ装置。
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