TWI303438B - Semiconductor memory device having advanced repair circuit and method of operating the same - Google Patents

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Ι3〇34，Π.曰修正本 玖、發明說明： (一） 發明所屬之技術領域 本發明係有關一種半導體記憶體裝置及其操作方法，且 更特別的是有關一種半導體記憶體裝置上以備用記憶體單 元取代缺陷記憶體單元的修復電路。 (二） 先前技術 一般而言，假如半導體記憶體裝置的複數個單元中存在 至少一個有缺點的單元，則半導體記憶體裝置就不能用了 。假如每當記憶體裝置的部分電路中存在有次要缺點時就 將該記憶體裝置當作較差但是可接受的裝置則無法改良其 製造程序的分段產量。 爲了改良其分段產量，記憶體裝置內的修復電路會以備 用記憶體單元取代具有次要缺點的有缺陷的記憶體單元。 亦即，該修復電路會執行修復作業而以由備用之行和列位 址線接達的備用單位單元陣列取代有至少一個有缺點單位 單兀的有缺點單位單元陣列。一般而言，係將記憶體裝置 中用於修復作業的修復電路及複數個備用單位單元稱作虛 設電路。 詳言之，可在半導體晶圓內製造了記憶體裝置之後藉由 測試電路檢驗記憶體裝置內的複數個單位單元。假如記憶 體裝置內存在有任何有缺點的單元，則改變一對應於該有 缺點之單位單元陣列的位址使之符合該備用單位單元陣列 。結果，假如輸入了對應於該有缺點之單位單元;陣歹I]的位 址，則選擇了預定備用單位單元陣列以取代該有缺點之單 位單元陣列。 -5- 130343 8年4日修正本 · 第1圖係用以顯示一種習知半導體記憶體裝置之修復電 路的方塊圖示。 如圖所示，該習知半導體記憶體裝置之修復電路包含： 一位址閂鎖單位40 ;複數個單位修復位址比較器1 〇__1到 1 0_Ν ; —保險絲初始化電路20 ;以及一修復電路控制器60。 該位址閂鎖單位40可閂鎖各緩衝位址ΕΑΤ<0:Μ-1)。複 數個單位修復位址比較器1〇_1到1〇_Ν會單獨地將各修復 位址與該位址閂鎖單位40輸出的各位址RAZ<2:M-1>作比 較。該保險絲初始化電路20係用來使複數個單位修復位址 比較器到1〇_Ν初始化。該修復電路控制器60係藉由 來自複數個單位修復位址比較器到1〇_Ν的修複控制 信號HITZ<0:N-1>判定接達的是原始單元陣列或備用單元 陣列。 該修復電路進一步包含一前置解碼器3 0及一組合排控 制器5 0。此中，該前置解碼器3 0會對閂鎖資料進行前置 解碼並將經前置解碼的資料輸出到如圖所示之記憶體裝置 的主解碼器上。該組合排控制器50會輸出控制信號AE， A E D 1，A E D 2及R A E以便控制該記憶體裝置之組合排上的 位址閂鎖單位40。 第2圖係用以顯示一種如第1圖所示之單位修復位址比 較器1〇_1的方塊圖示。 如圖所示，該單位修復位址比較器1 〇-1包含：一保險絲 致能單位11_1 ;複數個修復位址比較器1〗-2到1 M-1 ; 以及一信號組合單位12。該保險絲致能單位11 _ 1會接收由 -6- 13034:;89卓10·#日修正本 · 如第1圖所示之保險絲初始化電路20輸出的保險絲重設信 號FUSE —RESET並輸出一保險絲致會g信號FUSE_ENABLE 以便致能該信號組合單位1 2。該複數個修復位址比較器 1匕2到1 1_M-1會分別將從位址閂鎖單位40輸出的每一 個位元位址例如11八2<2>與每一個位元修復位址作比較。該 信號組合單位1 2係藉由使用複數個位址比較信號<2 : Μ-1 > 的組合結果判定該單位修復位址比較器1 〇_ 1的輸入位址 RAZ<2:M-1>是否爲修復位址。 第3圖係用以說明一種如第2圖所示之保險絲致能單位 1 1 _ 1的電路圖。 如圖所示，該保險絲致能單位1 1 _ 1包含：一致能保險絲 FEN; —第一 MOS電晶體MP1; —第二MOS電晶體MN1 ;一第三MOS電晶體MN2 ; —第一反相器II ;以及一第 二反相器12。該致能保險絲F E N係親合於第一 Μ Ο S電晶 體ΜΡ1和第二MOS電晶體ΜΝ1上。該第一 MOS電晶體 ΜΡ1係連接到一供應電壓VDD上第二MOS電晶體ΜΝ1係 連接到一接地電壓VSS上。該第一 MOS電晶體ΜΡ1和第 二 MOS電晶體ΜΝ1的閘極上供應有保險絲重設信號 FUSE —RESET。該第一反相器11會接收供應到致能保險絲 FEN與第二MOS電晶體MN1之間節點X上的信號並將其 反相信號輸出到第二反相器12上。該第三MOS電晶體MN2 的閘極係耦合於該第二反相器12的輸出端子上。該第三MOS 電晶體MN2的汲極和源極則分別耦合於節點X和接地電壓 VSS上。該第二反相器112會使來自該第一反相器II的輸 13034:丨焱1"I1 a修正本 . 出信號反相並輸出保險絲致能信號FUSEJNABLE。 第4圖係用以說明一種如第2圖所示之複數個修復位址 比較器之一的電路圖。 如圖所示，該修復位址比較器1 1 _2包含：一位址保險絲 F ; —第四MOS電晶體MP2 ; —第五MOS電晶體MN3 ; — 第六MOS電晶體MN4 ; —第三反相器13 ; —第四反相器14 ;一第五反相器15 ; —第一通閘T1 ;以及一第二通閘T2。 該位址保險絲F係耦合於第四MOS電晶體MP2和第五 MOS電晶體MN3上。該第四MOS電晶體MP2係耦合於供 應電壓VDD上。該第五MOS電晶體MN3係耦合於接地電 壓VSS上。該第四MOS電晶體MP2和第五MOS電晶體MN3 的閘極.上供應有保險絲重設信號FUSE_RESET。該第三反 相器13會接收供應到位址保險絲F與第五MOS電晶體MN3 之間節點Y上的信號並將其反相信號輸出到第四反相器14 上。該第六MOS電晶體MN4的閘極係耦合於第三反相器 13的輸出端子上。該第五MOS電晶體MN3的汲極和源極 則分別耦合於節點Y和接地電壓V S S上。該第四反相器14 會使來自該第三反相器13的輸出信號反相。來自該第三反 相器13和第四反相器14的輸出信號會控制第一通閘T1和 第二通閘T2。假如該位址保險絲F被燒斷了則可打開該第 一通閘T1以便傳送輸入位址raz<2>當作位址比較信號 FUSE_COMPARE<2>。假如該位址保險絲F未被燒斷則 可打開該第二通閘T2以便傳送出經第五反相器15反相的 反相位址/RAZ<2>當作位址比較信號FUSE —COMPARE<2> _8- 13034瑪 10 I1日修 第5圖係用以說明一種如第2圖所示之信號組合單位1 2 的電路圖。 如圖所示，該信號組合單位12包含··四個三向-輸入NOR 閘NOR1到NOR4 ; —個二向-輸入NOR閘NOR5 ;兩個二向-輸入NAND閘ND1，ND2 ;以及一個反相器16。第一 NOR閘 N0R1會接收保險絲致能信號FUSE_ENABLE及兩個位址比較 信號 FUSE_C0MPARE<2，FUSE_C0MPARE<3>。第二 NOR 閘N0R2會接收三個位址比較信號 FUSE_COMPARE<6> 〇第三NOR閘NOR3會接收三個位址 比較信號 FUSE —COMPARE<7>到 FUSE_COMPARE<9>。第 四 NOR 閘 NOR4 會接收三個位址比較信號 FUSE_C0MPARE<1 0> 到 F U S E _ C Ο Μ P A R E < 1 2 > 。第一 NAND閘ND 1會接收來自第一 NOR閘NOR1和第二NOR 閘NOR2的輸出信號。第二NAND閘ND2會接收來自第 三NOR閘NOR3和第四NOR閘NOR4的輸出信號。屬二向 -輸入NOR閘的第五NOR閘NOR5會接收來自第一 NAND 閘ND1和第二NAND閘ND2的輸出信號。第六反相器16 會接收來自第五NOR閘NOR5的反相輸出信號當作修復控 制信號ΗΙΤΖ<0>。 第6圖係用以顯示一種位址閂鎖單位40上局部電路之第 一實例的電路圖。該第一解釋用局部電路會將各緩衝位址 ΕΑΤ<0:Μ·1>中的一個位元例如ΕΑΤ<0>輸出到該前置解碼 器30或是各單位修復位址比較器10_1到10_Ν上以回應由 -9- 130343^ ια月31日修正本I · 該組合排控制器5 0輸出的第一控制信號AE和第二控制信 號 RAE 〇 如圖所示，該位址閂鎖單位40之第一解釋用局部電路包 含：一第三通閘T3 ;四個反相器18到II 1 ;以及兩個NAND 閘。假如已藉由控制信號AE打開該第三通閘T3則該第三 通閘T3會送出一個位元緩衝位址EAT<1>。使用依迴路方 式連接的第八反相器18和第十一反相器11 1以便閂鎖由該 第三通閘T3送出的信號。該第十一反相器11 1係受第一控 制信號AE的控制。第三NAND閘ND3會接收第一控制信號 AE和由第八反相器18輸出的傳送信號的反相信號。第四 NAND閘ND4會接收控制信號RAE以及由第八反相器18 輸出之傳送信號的反相信號。第九反相器19和第十反相器 II 〇會分別使來自第三NAND閘ND3及第四NAND閘ND4 的輸出信號反相，並分別將各反相信號輸出到前置解碼器 30以及單位修復位址比較器上當作8人2<1>及RAZ<1>。 第7圖係用以顯示一種位址閂鎖單位40之另一局部電路 實例的電路圖。該第二解釋用局部電路會將各緩衝位址 EAT<0:M-1>中的一個位元例如ΕΑΤ<0>輸出到該前置解碼 器3 0上以回應由該組合排控制器5 0輸出的第一控制信號 AE 〇 如圖所示，該第二解釋用局部電路包含：一第四通閘T4 ;六個反相器11 2到11 7。假如已藉由控制信號AE打開 該第四通閘T4則該第四通閘T4會送出一個位元緩衝位址 EAT<1> 〇使用依迴路方式連接的第十四反相器114和第 -10- 1303+31?10月31曰修正本 . 十五反相器11 5以便閂鎖由該第四通閘T4送出的信號。其 他反相器11 6和11 7係作串聯連接，並將所傳送的信號輸 出到前置解碼器30上當作BAZ<1>。 第8圖係用以說明一種修復電路控制器60的電路圖。此 中存在有一種修復電路控制器60的解釋用電路，若其單位 修復位址比較器的數目爲3 2。 如圖所示，該修復電路控制器60包含：八個四向-輸入 NAND閘ND3到ND 1 0 ;兩個二向輸入N AND閘ND 1 1， ND12 ;六個NOR閘NOR6到NOR1 1 ;以及四個反相器 118 到 121 。 每一個NAND閘ND3-ND10都會接收由四個單位修復位 址比較器輸出的四個修復信號。例如，第三NAND閘ND3 會接收由四個單位修復位址比較器1〇_1到1〇_4輸出的四 個修復信號HITZ<0:3> ;第四NAND閘ND4會接收由另外 四個單位修復位址比較器10_5到10_8輸出的另外四個修 復信號HITZ<4: 7>。這種規則也適用於另外六個四向-輸入 NAND 閘 ND5 到 ND 1 0。 四個NOR閘NOR6到NOR9會分別接收來自兩個NAND 閘的兩個輸出信號。例如，第六NOR閘NOR6會接收來自 兩個NAND閘ND3和ND4的兩個輸出信號；而第七NOR 閘NO R7會接收來自另外兩個NAND閘ND 5和ND6的兩個 輸出信號。這種規則也適用於另外兩個NOR閘NOR8到NOR9 。然後，兩個NAND閘ND1 1和ND12各會接收來自兩個 NOR閘NOR6和NOR7或是NOR8和NOR9的兩個輸出信 11- 96. ιαΤΙ 130343 备 •月 曰修正本 · 號。結果，NAND閘ND 1 1會輸出hIT_SUM —UP意指對全部 修復信號例如HITZ<0:3 1>中前面一半ΗΙΤΖ<0: 1 5>求取總 和的結果。同樣地，NAND閘ND12會輸出HIT_SUM_DOWN 意指對全部修復信號例如 ΗIT Z < 0 : 3 1 >中前面一半 ΗΙΤΖ<16:31>求取總和的結果。 NOR閘NOR10會接收來自兩個NAND閘ND11和ND12 的輸出信號 HIT —SUM —UP 和 HIT —SUM_ D OWN。期間，NOR 閘NOR1 1會接收來自兩個NAND閘ND1 1和ND12的輸出 信號HIT_SUM_UP和HIT_SUM_DOWN以及由組合排控制 器50輸出的反相已延遲控制信號/ AED2。然後，反相器19 會輸出來自NOR閘NOR10的反相輸出信號當作備用電路 致能信號RED-ΕΝ ABLE。同時，反相器120和121會輸出 來自 NOR閘 NOR11的輸出信號作正常電路致能信號 NORMAL_ENABLE。 第9圖係用以顯示一種如第1圖所示之組合排控制器5 0 上局部區塊的方塊圖示。該組合排控制器5 0進一步包含一 延遲單位以便使第一控制信號AE延遲預定時間並輸出已 延遲控制信號AED1和AED2。 第1 0圖係用以示範說明第1圖中記憶體裝置之修復作業 的波形圖。以下，將參照第1到1 〇圖詳細說明根據習知設 計之記憶體裝置的操作。 該記憶體裝置包含複數個組合排。此外，每一個組合排 都包含具有修復電路之備用電路以及複數個多餘單位單元 。亦即，該記憶體裝置每一個組合排都具有如第1圖所示 -12- τι m /1，〇处.31 一~" 130343择月日修正本 · 之修復電路。 期間，係於修復作業中以備用單位單元取代有缺點的單 元，使用單位修復位址比較器而以該多餘單位單元一個位 址路徑取代該有缺點單元的位址路徑。 爲了取代一個位址路徑，可選出單位修復位址比較器之 一例如1 〇_ 1，然後再藉由照射雷射以燒斷保險絲致能單位 例如1 1__1內的致能保險絲FEN。選擇性地燒斷該單位修復 位址比較器的各位址保險絲以回應必須修復的各位址。結 果，一個單位修復位址比較器會儲存可接達該多餘單位單 元的一個已修復位址。假如如第8圖所示之修復位址比較 器的數目爲3 2則該備用電路可修復總數爲3 2的位址路徑。 於記憶體裝置的讀取或書寫作業中，假如將一用於接達 該單位單元的位址信號輸入到記憶體裝置內，則該位址閂 鎖單位40會閂鎖住透過一位址輸入緩衝器（未標示）輸入的 位址信號。該位址閂鎖單位40會接收位址EAT<0:M-1>& 將正常位址ΒΑΖ<0:Μ·1>輸出到該前置解碼器30上以回應 由該組合排控制器5 0輸出的第一控制信號ΑΕ。 該前置解碼器30會對正常位址ΒΑΖ<0:Μ-1>進行解碼並 將已解碼的正常位址ADD<0:M-1>_出到主解碼器（未標示） 上。最後該主解碼器會對已解碼的正常位址 八0 0<0:乂-1>進行解碼。可使用來自主解碼器的已解碼位址 以選出任何所接達的單位單元。 期間，該位址閂鎖單位40會接收該緩衝位址EAT<0:M-1> ，並將位址RAZ<2:M_1>輸出到複數個單位修復位址比較 -13-

130343# ια月31日修正本I 器1 1到1 0-N上以回應由該組合排控制器5 〇輸出的控制 信號RAE。此中，該緩衝位址ΕΑΤ<0:Μ-1>比位址RAZ<2:M-1> 多了兩個位元，因爲在標準的記憶體裝置內能以一個修復 位址取代四個備用字元線。 假如輸入位址尺人2<2:1^[-1>即爲該修復位址，則該複數個 單位修復位址比較器1 0_1到1 0_N會分別接收該輸入位址 RAZ<2:M-1>並輸出一修復信號ΗΙΤΖ<0>。因此，假如單元 修復位址比較器的數目爲3 2則該修復電路能以3 2個修復 位址取代接達到各有缺點單位單元上總數3 2個的原始位 址。 此中，將要詳細說明如何由該單元修復位址比較器輸出 修復信號ΗΙΤΖ<0>。 首先，藉由照射雷射以燒斷保險絲致能單位1 1_1內的致 能保險絲FEN。將保險絲重設信號FUSE_RESET(如在記憶 體裝置之初始作業中具有低-高-低狀態的脈波）輸出到保險 絲致能單位11_1以及複數個修復位址比較器11_2到11_M-1 上。假如該保險絲致能單位1 1_1內的致能保險絲FEN是 燒斷的，則可藉由在邏輯低位準被活化的保險絲致能信號 FUSE_ENABLE致能該信號組合單元12。 假如該修復位址比較器1 1 _2內的位址保險絲F是燒斷的 ，則該修復位址比較器1 1 會接收由該位址閂鎖單位40 輸出之位址信號的一位元位址信號RAZ<2>並輸出該位 元位址信號 RAZ<2>當作位址比較信號 FUSE —C0MPARE<2>。否則，假如位址保險絲F並未燒斷 -14- ~9H. 10. 31 L30；34；^月曰修正本 ，則該修復位址比較器1 1 _2會接收由該位址閂鎖單位40 輸出之位址信號的一位元位址信號RAZ<2>並輸出其反相 位址信號/RAZ<2>當作位址比較信號 FUSE_COMPARE<2> 該信號組合單元1 2扮演的是對由保險絲致能單位1 1_1 及修復位址比較器11_2到11_M-1輸出的兩個信號進行 組合的角色。假如由保險絲致能單位1 1_1及修復位址比較 器11_2到11_M-1輸出的兩個信號都是落在邏輯的低位準 上，則輸出可在邏輯的低位準上活化的修複信號ΗΙΤΖ<0> · 。在修復位址數目爲1 1的例子裡存在有如第5圖所示的信 號組合單元。 因此，當選擇性地燒斷複數個修復位址比較器1 1 _2到 1 1 _M- 1內所包含的位址保險絲F時，各修復位址比較器 可分別將每一個輸入位址5^2<2:^4-1>與每一個單位修復 、 位址比較器1 〇_1到1 〇_N內所儲存的修復位址作比較。單 位修復位址比較器1 〇_ 1到1 〇_N分別輸出已在邏輯的低位 準上活化的各修複信號HITZ<0:N>W回應每一個上述比較 結果。

該修復電路控制器60內，假如至少修複信號ΗΙΤΖ<0:Ν> 之一係落在邏輯的低位準上，亦即至少NAND閘ND 3到 ND 1 0之一會接收該低位準修復信號，而接收到該低位準修 復信號之NAND閘的輸出信號則落在邏輯的高位準上。結 果，可在邏輯的高位準上致能來自NAND閘ND1 1或ND12 的第一或第二輸出信號HIT —SUM — UP和HIT_SUM_DOWN •15- 130343聲10为g修正本 · 。然後，可在邏輯的高位準上致能備用電路致能信號 RED —ENABLE，並在邏輯的低位準上制動正常電路致能 信號 NORMAL_ENABLE° 假如係在邏輯的高位準下致能該備用電路致能信號 RED —ENABLE，貝！J可藉由使用以多餘單位單元取代半導 體裝置的各有缺點單位單元而執行資料接達作業，因爲該 修復電路內的各閂鎖位址尺八8<2:1^-1>即爲修復位址。 期間，在所儲存修復位址的任意位元與複數個單位修復 位址比較器1〇_1到1〇_Ν內任意位元的閂鎖位址RAS<2:M-1> φ 並非完全相同的例子裡，可輸出所有修複信號ΗΙΤΖ<0:Ν> 當作邏輯的高位準。結果，可在邏輯的低位準上致能來自 NAND閘ND1 1或ND12的第一或第二輸出信號HIT — SUM — UP 和HIT_SUM —DOWN。然後，可在邏輯的低位準上致能該備 用電路致能信號RED — ENABLE，並在邏輯的高位準上制動 、 正常電路致能信號NORMAL —ENABLE。 假如係在邏輯的低位準下制動該備用電路致能信號 RED_ENABLE，則可藉由使用記憶體裝置的正常單位單 ® 元執行資料接達作業，因爲該修復電路內的各閂鎖位址 RAS<2:M-1>&非修復位址。 此中，係藉由使第一控制信號AE延遲預定時間以產生 該修復電路控制器60的控制信號AED2。可使用該控制信 號AED2以便輸出正常電路致能信號NORMAL_ENABLE。

亦即，當在邏輯的高位準將邏輯高位準輸入到該修復電路控 制器60上時，可輸出該正常電路致能信號NORMAL_ENABLE -16- 1303438年月曰修正本 β 以回應來自N AND閘ND 11或ND12的第一或第二輸出信號 HIT_SUM_UP和HIT_SUM_DOWN的邏輯位準變化。 第1 1圖係用以顯示第1圖中記憶體裝置之操作問題的波 形圖。以下將參照第1到1 1圖詳細說明根據習知設計之記 憶體裝置的操作。 因記憶體裝置之修復電路進行修復作業產生的問題是保 險絲致能信號FUSE_ENABLE不受控制。詳言之，假如保 險絲初始化電路20會將保險絲重設信號FUSE_RE SET輸出 到單位修復位址比較器1 0_1到1 0_N上，則每一個單位修 復位址比較器內所包含的保險絲致能單位都會產生保險絲 致能信號FUSE_ENABLE。.然後，該信號組合單元12會將 修複信號例如ΗΙΤΖ<0>輸出到該修復電路控制器60上以回 應該保險絲致能信號FUSE_ENABLE。結果，該修復電路控 制器60會輸出備用電路致能信號RED_ENABLE及正常電 路致能信號NORMAL_ENABLE。 假如記憶體裝置開始操作則自動產生了保險絲重設信號 FUSE_RESET，且可立刻由該保險絲重設信號FUSE_RESET 產生保險絲致能信號FUSE_EN ABLE。因此，只有在輸出該 備用電路致能信號RED_ENABLE及正常電路致能信號 NORMAL —ENABLE的時間點上無法控制並調整該保險絲 5女會泛{§ 號 FUSE_ENABLE。 期間，當使用一個單位修復位址比較器1 〇_1以便修復特 定位址時，可在未燒斷所有修復位址比較器1 1_1到1 1_M-1 的致能保險絲FEN下燒斷保險絲致能單位1 1_1的致能保 -17- .1303438舉10月31日修正本 ， 險絲FEN，亦即經修復的所有位址位元都是1。 亦即，於預充狀態例如如第1 〇圖所示之PCG區段內， 當修復位址比較器1 1 _ 1到1 1 1的所有輸入位址位元都 是1時，所有位址比較信號FUSE_COMPARE<2:12>及保險 絲致能信號FUSE_ENABLE都落在邏輯的低位準上。結果 ，致能了修復信號例如ΗΙΤΖ<0>當作邏輯的低位準。 假如於預充狀態中致能修複信號ΗΙΤΖ<0>當作邏輯的低 位準，則來自NAND閘ND11或ND12的第一或第二輸出信 號HIT_SUM_UP和HIT」SUM —DOWN都會變成邏輯的高位 準。不過，此例中當來自NAND閘ND11或ND12的第一或 第二輸出信號HIT_SUM-UP和HIT_SUM —DOWN在預充狀 態亦即P C G區段內部都落在邏輯的高位準時，假如該信號 組合單元1 2的跟隨輸入位址不是修復位址，則儲存來自 NAND 閘 ND11或 ND12 的第一或第二輸出信號 HIT —SUM一UP和1 HIT —SUM —DOWN亦即變成邏輯的低位準。 通常，可依高速操作作該組合排控制器60以回應從邏輯 高位準變成邏輯低位準的修復信號。結果，來自NAND閘 ND11或 ND12的第一或第二輸出信號 HIT_SUM_UP和 HIT_SUM_DOWN會迅速地從邏輯的低位準變成邏輯的 高位準；否則，會耗費更多時間來自NAND閘ND1 1或ND 12 的第一或第二輸出信號HIT_SUM_UP和HIT_SUM —DOWN 會迅速地從邏輯的高位準變成邏輯的低位準。 可使用由該組合排控制器60輸出的控制信號AED2以便 調整由該修復電路控制器60輸出該備用電路致能信號 -18- 13034^?t〇.3i— RED_ENABLE及正常電路致能信號 NORMAL_ENABLE 的時間點。參照第1 1圖，可改變用以輸出該控制信號AED2 所需要的時間差，以回應使來自NAND閘ND1 1或ND12 的第一或第二輸出信號HIT_SUM —UP或HIT_SUM_DOWN 從邏輯的低位準變成邏輯的高位準以及從邏輯的高位準變 成邏輯的低位準這兩個例子。 當由來自NAND閘ND11或ND12的第一或第二輸出信號 HIT — SUM_UP或HIT —SUM —DOWN從邏輯的高位準變成邏 輯的低位準時，造成該備用電路致能信號RED_ENABLE及 正常電路致能信號NORMAL_ENABLE未輸出在較佳時間 點上這是因爲控制信號AED2的邊界太小。 如上所述，因爲保險絲致能信號FUSE_ENABLE不受控 制，故假如係將位址RAZ<2:M-1>輸入到各修復位址比較器 1 1_1到1 1_M-1上，則可將修複信號HITZ輸出到該組合排 控制器60上。同時，該組合排控制器60可在沒有任何其 他條件下藉由使第一控制信號AE延遲預定時間以輸出已 延遲控制信號AED2。結果，在來自NAND閘ND11或ND12 的第一或第二輸出信號HIT — SUM —UP或HIT_SUM_DOWN 從邏輯的低位準或邏輯的高位準變成邏輯的高位準或邏輯 的低位準的時間與輸入控制信號AED2的時間之間存在有 極大的時間差。因此，爲了在沒有錯誤下支援記憶體裝置 的操作，無可避免地損失操作時間以提供額外的時間差。 亦即，參見如第1 1圖所示之「A」和「B」區段，減緩了 記憶體裝置的操作速率。 -19- T3 〇3 418^: ^ ^ 年月日修正本 假如將一位址輸入到記憶體裝置上，則該記憶體裝置會 判定該輸入位址是否爲修復位址。結果，可接達正常單位 單元或是多餘單位單元。因爲可在記憶體裝置的操作中省 略這種操作，則該組合排控制器60的時間差在記憶體裝置 的操作中是非常關鍵的。

因此如上所述，假如在來自NAND閘ND1 1或ND12的第 一或第二輸出信號HIT_SUM_UP或HIT —SUM_DOWN從邏 輯的低位準或邏輯的高位準變成邏輯的高位準或邏輯的低 位準的時間與輸出控制信號AED2的時間之間的時間差不 穩定，則會顯著地降低記憶體裝置操作的可靠度。除此之 外，無可避免地損失用以確認額外間差的操作時間以便支 援記憶體裝置的可靠操作。 (三)發明內容 因此，本發明的目的是提供一種半導體記憶體裝置，具 有先.進的修復電路可在對應於用以接達一正常單位單元或 是一多餘單位單元的輸入位址下藉由保持操作時間的穩定 度達成有效率且穩定的修復作業。 根據本發明的槪念，提供了一種用以比較輸入位址與 修復位址的半導體裝置包含：一信號控制器，係用於其產 生各控制信號及一致能信號；一位址閂鎖單位，係用於其 響應該各控制信號來閂鎖該輸入位址以回應該各控制信號 ;N個M-位元位址比較器，各自響應保險絲重設信號及該 致能信號，用於將來比較該被閂鎖之輸入位址與所被儲存 的之修復位址作比較；一比較器延遲塑造區塊，係用於其 針對與該位址比較器之位址比較次數對應的預定時間，來 •20- 130343^7"日修- 塑造一複製時間使該控制信號延遲一預定時間，藉以使該 致能信號延遲達該複製時間；以及一修復電路控制器，係 依照其響應由該比較器延遲塑造區塊所輸出之已被延遲的 致能控制信號，以而根據該等位址比較器的比較結果爲基 礎而來產生一修復位址啓動致能信號及一正常位址啓動致 能信號。 (四)實施方式 以下將參照各附圖詳細說明根據本發明的一種具有先進 修復電路的半導體記憶體裝置。 第1 2圖係用以顯示一種根據本發明較佳實施例之半導 體記憶體裝置內備用電路的方塊圖示。 如圖所示，根據本發明的半導體記憶體裝置包含：一組 合排控制器5 0 0 ; —位址閂鎖電路400 ;複數個修復位址比 較器100_1到100__N ; —修復位址比較複製電路700 ;以 及一修復電路控制器600。 該組合排控制器500會產生致能信號RAE_FUSE以便調 整該備用電路。該位址閂鎖電路400可閂鎖一輸入位址 EAT<0:M-1>。複數個修復位址比較器100_1到100_N分別 儲存有各修復位址，並在該位址閂鎖電路400的已閂鎖位 址和所儲存的修復位址相同時輸出複數個已活化的修複信 號ΗΙΤΖ<0:Ν>。直到已在將該位址閂鎖電路400的已閂鎖 位址輸入到複數個修復位址比較器1〇〇_1到1〇〇_Ν上之後 活化了複數個修複信號HITZ<0:N>爲止，該比較複製電路 700會延遲該致能信號RAE_FUSE。該修復電路控制器600 -21- 1303^7日修正本 會輸出一正常電路致能信號NORM ALIENABLE及一備用 電路致能信號RED_ENABLE以便操作一正常電路或一備 用電路以回應該複數個修複信號HITΖ<0:Ν>。此中，可藉 著由該修復位址比較複製電路700輸出的已延遲致能信號 AED一FUSE致會g該修復電路控制器600。除此之外，可藉著 由該組合排控制器5 00輸出的致能信號RAE_FUSE活化該 複數個修復位址比較器1〇〇_1到100_N。 第1 3圖係用以說明一種如第1 2圖所示之複數個修復位 址比較器1〇〇_1到100_N之一的電路圖。 如圖所示，該修復位址比較器1〇〇_1包含：一保險絲致 能單位11〇_1;複數個單位修復位址比較器11〇_2到110_M-1 ;以及一信號組合單位120。 該保險絲致能單位11〇_1會接受致能信號RAE_FUSE以 回應是否已燒斷一致能保險絲並輸出保險絲致能信號 FUSE_ENABLE。該複數個單位修復位址比較器11〇_2到 1 10_M-1會單獨地將所儲存的一個位元修復位址與該位 址閂鎖單位400的一個位元位址例如RAZ<2>作比較。該信 號組合單位120會輸出一個位元的修複信號HITZ<0:N>W 回應由保險絲致能信號FUSE_ENABLE致能的複數個單位 修復位址比較器1 10-2到1 10_M-1的比較結果。 第1 4圖係用以說明一種如第1 3圖所示根據本發明第一 實施例之保險絲致能單位1 1 0-1的電路圖。 如圖所示，該保險絲致能單位11 〇 -1包含·弟一到弟二 MOS電晶體MP3，MN4，MN6 ; —第一致能保險絲FEN 1 ;

I30343f^1().y I 年月日修正本 一第一和第二反相器122和123 ;以及第一和第二傳輸閘 T5 和 T6。 該致能保險絲FEN係耦合於該第一和第二MOS電晶體 MP3和MN5上。該第一 MOS電晶體MP3係耦合於供應 電壓VDD上。該第二MOS電晶體MP5係連接在接地電壓 VSS上。該第一 MOS電晶體MP3和第二MOS電晶體MN5 的閘極上供應有保險絲重設信號FUSE_RESET。該第一反 相器122會接收供應到位址保險絲F與第二M0S電晶體 MN 5之間節點X上的信號並將其反相信號輸出到第二反相 器123上。該第三MOS電晶體MN6的閘極係耦合於第一 反相器122的輸出端子上。該第三MOS電晶體MN6的汲 極和源極則分別耦合於節點X和接地電壓V S S上。第二反 相器123會使來自該第一反相器122的輸出信號反相。該第 一傳輸聞T5和第二傳輸閘T6係受來自該第一反相器122和 第二反相器123之輸出信號的控制。該第一傳輸閘T5會在 燒斷該致能保險絲FEN時打開並輸出致能信號RAE__FUSE 當作保險絲致能信號FUSE_ENABLE。該第二傳輸閘T6會 在未燒斷該致能保險絲FEN時打開並輸出供應到該第二 MOS電晶體MN5之源極上的信號當作保險絲致能信號 FUSE_ENABLE。 此外，該保險絲致能單位1 包含一第三反相器124 ，以便使致能信號RAEjUSE延遲一預定時間直到比較了 一個位元閂鎖位址&八2<2>與在接收到一個位元閂鎖位址 RAZ<2>之後的一個位元儲存修復位址爲止。此中，該預定 -23- i3〇343^t^ · 時間指的是如第1 5圖所示之反相閂鎖位址/RAZ<2>的延遲 時間亦即13 6的閘極延遲。 第1 5圖係用以說明一種如第1 3圖所示之單位位址比較 器例如1 1 0_2的電路圖。 如圖所示，該保險絲致能單位1 1 〇_2包含：一位址保險 絲F ; —第四MOS電晶體MP5 ; —第五MOS電晶體MN9 ;一第六MOS電晶體MN10; —第四反相器134; —第五 反相器135 ; —第六反相器136 ; —第三傳輸閘T9 ;以及一 第四傳輸閘T 1 0。 _ 該位址保險絲F係耦合於第四MOS電晶體MP5和第五 MOS電晶體MP9上。該第四MOS電晶體MP5係耦合於供 應電壓VDD上。該第五M0S電晶體MN9係耦合於接地電 壓VSS上。該第四MOS電晶體MP5和第五MOS電晶體 MN9的閘極上供應有保險絲重設信號FUSE_RESET。該第 四反相器134會接收供應到位址保險絲F與第五MOS電晶 體MN9之間節點Y上的信號並將其反相信號輸出到第五反 相器135上。該第六MOS電晶體MN10的閘極係耦合於第 四反相器134的輸出端子上。該第三MOS電晶體MN2的 源極和汲極則分別耦合於節點Y和接地電壓VSS上。該第 五反相器13 5會使來自該第四反相器13 4的輸出信號反相 。該第三傳輸閘T9和第四傳輸閘T 1 0係受來自該第四反相 器134和第五反相器135之輸出信號的控制。該第三傳輸 閘T9會在燒斷該位址保險絲F時打開以便將一個位元閂鎖 位址尺八2<2>傳送到該信號組合單位120上。該第四傳輸閘 -24- 130343ί 翠.10¾31曰修正本j ， τ 1 0會在未燒斷該位址保險絲F時打開以便將由第六反相 器136反相的反相閂鎖位址/RAZ<2>傳送到該信號組合單 位120上。 第1 6圖係用以說明一種如第1 3圖所示之信號組合單位 120的電路圖。 如圖所示，該信號組合單位120包含：複數個NOR閘 NOR22 到 NOR25 ;複數個 NAND 聞 ND29 和 ND30 ; —第 一 NOR閘NOR16;以及第第七反相器136。該複數個NOR 閘NOR22到NOR25會接收保險絲致能信號FUSE —ENABLE 以及由該複數個單位修復位址比較器11〇_2到110_M-1輸出 的複數個比較信號 FUSE_COMPARE<2> 到 FUSE_COMPARE<M>。可將來自該複數個NOR閘NOR22到 NOR25的輸出信號輸入到複數個NAND閘ND29到ND30 上。該第一 NOR閘NOR16會接收由該複數個NAND閘ND29 到ND 3 0輸出的信號。可將第七反相器137用於使該第一 NOR 閘NOR1 6的輸出信號反相並輸出該反相信號當作修複信號 ΗΙΤΖ<0> 〇 第1 7圖係用以說明一種如第1 2圖所示之組合排控制器 5 00局部電路的電路圖，其中係將如第14圖所示之保險絲 / 致能單位1 1 0_ 1用於根據本發明之半導體記憶體裝置的修 復電路內。 如圖所示，係在藉由一 NAND閘ND 1 3以及該組合排控制 器5 00內所包含作串聯連接的反相器125、126和127使第一 控制信號AE延遲一預定時間之後輸出致能信號RAE_FUSE。 -25- ΓΌ6； 10. 3 1 -- 1303438 年月曰修正本 第1 8圖係用以說明一種如第1 2圖所示之修復位址比較 複製電路700A的電路圖，其中係將如第14圖所示之保險 絲致能單位1 1 〇_ 1用於根據本發明之半導體記憶體裝置的 修復電路內。 如圖所示，該修復位址比較複製電路700A包含：第二和 第三NOR閘NOR11和NOR12;以及一第一 NAND閘ND15 。該第二NOR閘NOR1 1會接收致能信號RAE_FUSE，並 在藉著複數個NOR閘NOR22到NOR25使由複數個單位 修復位址比較器1 1〇_2到1 10_M-1輸出的複數個比較信號 FUSE_COMPARE<2>giJ FUSE_COMPARE<M>產生延遲時 ，使致能信號RAE — FUSE延遲某一時間。該第一 NAND閘 ND15會接收由該第二NOR閘NOR 1 1輸出的信號，並在藉 著複數個NAND閘ND2 9和ND 30使由複數個單位修復位址 比較器 110J到 11〇_Μ-1輸出的複數個比較信號 FUSE^COMPARE<2>giJ FUSE —COMPARE<M>產生延遲時，使 該信號延遲某一時間。該第三NOR閘NOR12會接收由該 第NAND閘ND15輸出的信號，並在藉著該第一 NOR閘 NOR16使由複數個單位修復位址比較器11〇_2到110_M-1 輸出的複數個比較信號 FUSE_COMPARE<2>到 FUSE_COMPARE<M>產生延遲時，使該信號延遲某一時間 〇 除此之外，如第18圖所示之修復位址比較複製電路700A 進一步包含一輸出控制單位700_1，以調整由該第二NOR 閘Ν Ο R 1 1輸出之信號的相位及位準使之具有與由修復位址 -26- 13034M%31曰修正本 比較器1〇〇」輸出之修複信號ΗΙΤΖ<0>相同的相位及位準 並將之輸入到該修復電路控制器600上。 第1 9圖係用以說明一種根據本發明實施例如第1 3圖所 示之保險絲致能單位的電路圖。 如圖所示，根據本發明第二實施例之保險絲致能單位 110 — 1B包含：第七到第九MOS電晶體MP4，MN7和MN8 ;一致能保險絲FEN; —第八反相器128 ;以及一第二NAND 閘 N D 1 4。

該致能保險絲FEN係耦合於第七MOS電晶體MP4和第 八MOS電晶體MN7上。該第七MOS電晶體MP4係耦合於 供應電壓VDD上。該第八MOS電晶體MN7係連接在接地 電壓VSS上。該第七MOS電晶體MP4和第八MOS電晶體 MN7的閘極上供應有保險絲重設信號FUSE_RESET。該第 八反相器128會接收供應到致能保險絲FEN與第八MOS 電晶體MN7之間節點X上的信號並將其反相信號輸出到 第二NAND閘ND14上。該第九MOS電晶體MN8的閘極 係耦合於第八反相器128的輸出端子上。該第九MOS電晶 體MN8的源極和汲極則分別耦合於節點X和接地電壓VSS 上。該第二NAND閘ND14會接收致能信號RAE — FUSE以 及該第八反相器12 8的輸出信號，並輸出NAND作業的結 果當作保險絲致能信號FUSE_ENABLE。 第20圖係用以說明一種如第1 2圖所示之組合排控制器 5 0 0局部電路的電路圖，其中係將如第1 9圖所示之保險絲 致能單位1 1 〇_ 1 B用於根據本發明之半導體記憶體裝置的 -27· 年月 日修正本 130343m订 修復電路內。 如圖所示，係在藉由使用串聯,連接之反相器129，130和 13 2使第一控制信號AE延遲一預定時間之後輸出致能信號 RAE_FUSE。 第2 1圖係用以說明一種如第1 2圖所示之修復位址複製 電路的電路圖700B，其中係將第19圖所示之保險絲致能單 位1 1 0_ 1 B用於根據本發明之半導體記憶體裝置的修復電 路內。 如圖所示，該修復位址比較複製電路70 0B包含：一第九 反相器130; —第四NOR閘NOR13; —第四NAND閘ND16 :以及一第五NOR閘N0R14。 在接收到致能信號RAE_FUSE之後，可使用該第九反相器 130以便使致能信號RAE_FUSE的相位等於由該保險絲致能單 位110_1B輸出之保險絲致能信號FUSE_ENABLE的相位。該 第四NOR閘NOR13會在藉著複數個NOR閘NOR22到NOR25 使由複數個單位修復位址比較器1 1〇_2到1 10_M-1輸出的複 數個比較信號 FUSE_COMPARE<2>gJ FUSE —COMPARE<M>產 生延遲時，使由該第九反相器130輸出的信號延遲某一時 間。該第四NAND閘ND16會接收由該第四NOR閘NOR 13 輸出的信號，並在藉著複數個NAND閘ND29和ND30使由 複數個單位修復位址比較器1 1 〇_2到1 1 0_N輸出的複數個 比較信號 FUSE —COMPARE<2> 到 FUSE_COMPARE<M> 產生 延遲時，使由該第四NAND閘ND 16輸出的信號延遲某一時 間。該第五NOR閘NOR14會在藉著第一 NOR閘NOR16 -28- λ η\ο 96 ΐα 31 1303438年月日修正本 使由複數個單位修復位址比較器1 1 〇_2到1 1 0_Ν輸出的複 數個比較信號 FUSE_COMPARE<2m FUSE_COMPARE<M>產 生延遲時，使由該第四N AND閘ND16輸出的信號延遲某 一時間。 除此之外，如第21圖所示之修復位址比較複製電路70 0B 進一步包含一輸出控制單位7 00_2，以調整由該第五NOR 閘NOR1 4輸出之信號的相位及位準使之具有與由修復位址 比較器1〇〇_1輸出之修複信號ΗΙΤΖ<0>相同的相位及位準 並將之輸入到該修復電路控制器600上。 第22圖係用以顯示一種如第1 2圖所示之修復電路控制 器600的電路圖。可在該修復位址比較器的數目爲32時使 用此修復電路控制器600。 如圖所示，該修復電路控制器600包含：一第一修復信 號複合單位610 ; —第二修復信號複合單位620 ; —修復信 號路徑複製電路650; —第一輸出驅動器630;以及一第二 輸出驅動器640。 第一修復信號複合單位6 1 0會接收由該複數個修復位址 比較器1〇〇_1到1〇〇_Ν輸出的複數個修複信號HITZ<0:15> 並輸出一第一結果信號HIT —SUM_UP。同時，該第二修復信 號複合單位620會接收由該複數個修復位址比較器iooj到 100 —N輸出的複數個修複信號HITZ<16:31>並輸出一第二 結果信號HIT_SUM_DOWN。該修復信號路徑複製電路650 會使由該修復位址比較複製電路700輸出的已延遲致能信號 AED-FUSE延遲一預定時間，直到在輸入複數個修複信號 96：Τ0ΓΤΓ"--- 130343 8年3日修正本 ΗΙΤΖ<0:Ν>2後輸出第一結果信號HIT_SUM_UP及第二結 果信號HI T_SUM_D OWN爲止。該第一輸出驅動器63 0會 輸出備用電路致能信號RED_ENABLE以便活化該備用電 路以回應該第一結果信號HIT_SUM_UP及第二結果信號 HIT-SUM-DOWN。該第二輸出驅動器640會輸出正常電路 致能信號NORMAL —ENABLE以便活化該正常電路以回應該

第一結果信號HIT_SUM_UP及第二結果信號HIT_SUM_DOWN 〇 詳言之，該第一輸出驅動器63 0和第二輸出驅動器640 φ 各具有：複數個NAND閘ND17到ND20或ND21到ND24 ，係用於接收複數個修複信號111丁2<0:15>或HITZ<16:31> ;複數個 NOR 閘 NOR15 到 NOR16 或 NOR17 到 NOR18， 係用於接收來自該複數個NAND閘ND17到ND20或ND21 到ND24的輸出信號；以及第六NAND閘ND25或ND26， · 係用於接收來自該複數個NOR閘NOR15到NOR16或NOR17 到NOR18的輸出信號，並輸出該第一結果信號HIT_SUM —UP ^ 及第二結果信號HIT_SUM_DOWN。 該第一輸出驅動器63 0具有一 NAND閘及一反相器以接收 該第一結果信號 HIT_SUM_UP 及第二結果信號 HIT_SUM_DOWN並輸出該備用電路致能信號RED — ENABLE ，但是該第二輸出驅動器640具有一 NAND閘及兩個反相器 以接收該第一結果信號 HIT_SUM_UP及第二結果信號 HIT_SUM_DOWN以及來自該修復信號路徑複製電路65 0的 輸出信號 AED_TRAC 並輸出正常電路致能信號 30- I3034；|T¥日修正本 , NORMAL_ENABLE。 第23圖係用以說明一種如第22圖所示之修復信號路徑 複製電路650的電路圖。 如圖所示，該修復信號路徑複製電路650包含：一第七 NAND 閘 ND27 ; —第六 NOR 閘 NOR21 ; —第八 NAND 閘 ND28;以及一第一輸出控制器600—1A。 詳言之，該第七NAND閘ND27會接收由該修復電路控 制器700輸出的已延遲致能信號AED_FUSE並在藉著複數 個NOR閘N0R17到NOR24使由複數個單位修復位址比較 器110_2到110_N_出的複數個修複信號HITZ<0:N>產生 延遲時，使由該已延遲致能信號AED_FUSE延遲某一時間 。該第六NOR閘N0R21會接收由該第七NAND閘ND27 輸出的信號，並在藉著複數個NOR閘NOR1 5到N0R1 8使 由複數個單位修復位址比較器1 1 〇_2到1 1 0_N輸出的複數 個修複信號HITZ<0:N>產生延遲時，使由該信號延遲某一 時間。該第八NAND閘ND28會在藉著複數個NAND閘 ND2 5和ND26使由複數個單位修復位址比較器1 10_2到 11〇__Ν輸出的複數個修複信號ΗΙΤΖ<0:Ν>產生延遲時，使 由該信號延遲某一時間。 除此之外，該修復信號路徑複製電路65 0進一步包含第 二輸出控制單位600_1 A，以調整由該第八NAND閘ND28 輸出之信號的相位及位準使之具有與由該第一修復信號複 合單位610和第二修復信號複合單位620輸出之第一結果 信號HIT —SUM-UP及第二結果信號HIT —SUM — DOWN相同 -31· I3034pa. 年月 日修正本 的相位及位準。 第2 4圖係用以顯示第1 2圖中記憶體裝置之操作的波形 圖。以下，將參照第1 2到24圖詳細說明根據本發明之記 憶體裝置的操作。 / 假如在製造了半導體記憶體裝置之後於該半導體記憶體 裝置之各單位單元內偵測到某些錯誤，則該記憶體裝置的 修復作業應該反應以接達所製備用以取代該有缺點單位單 元的多餘單位單元。此程序中，係使用修復位址比較器之 一以便將有缺點單位單元的位址變更爲多餘單位單元的位 址。 首先，爲了將有缺點的單位單元取代爲多餘單位單元， 可選出該複數個修復位址比較器1 1 〇_2到1 1 0_N之一。然後 ，於所選出的修復位址比較器例如1 1 〇_2內，藉由照射雷射 以燒斷保險絲致能單位例如1 〇〇_1內的致能保險絲FEN。 爲回應該有缺點單位單元的位址，每一個修復位址比較 器1 10_2到1 10_M-1內所包含的位址保險絲可以是已燒斷 或未燒斷的。亦即，已將一個修復位址儲存於一個修復位 址比較器內。例如，假如修復電路內修復位址比較器的數 目爲3 2，則該修復電路可將有缺點單位單元之3 2個位址 中的每一個位址取代爲多餘單位單元之3 2個位址中的每 一個位址。 連續地，假如將用於接達資料的位址輸入到 記憶體裝置上，則可藉由圖中未標示的位址輸入緩衝器緩 衝位址ΕΑΤ<0:Μ-1>，並將經緩衝的位址EAT<0:M-1>輸入 -32- 130343^0¾ 曰修正本 到位址閂鎖電路400上。在接收到經緩衝的位址EAT<0:M-1> 之後，該位址閂鎖電路400可將正常位址BAZ<0:M-1>輸出 到該前置解碼器3 0 0上以回應由該組合排控制器5 00輸出 到第二控制信號RAE，或是將已閂鎖位址RAZ<2:M-1>_ 出到該複數個修復位址比較器1〇〇_1到1〇〇_Ν上以回應由 該組合排控制器5 0 0輸出的第一控制信號AE。 該前置解碼器3 00會對正常位址BAZ<0:M-l>進行解碼 並將已解碼的正常位址ADD<0:M-1>_出到主解碼器（未標 示於任何附圖上）上。該主解碼器會接收來自該前置解碼器 300的已解碼正常位址ADD<0:M-1>並對該已解碼正常位 址ADD<0:M-1>進行解碼以便接達單位單元內所儲存的資 料。 此中，該已閂鎖位址RAZ<2:M-1>&經緩衝的位址EAT<0:M-1> 多了兩個位元，因爲可在已於標準的記憶體裝置內對正常 字元線進行解碼時將一個修復位址解碼爲四個備用字元線。 該複數個修復位址比較器1〇〇_1到1〇〇_Ν分別會接收到 已修復位址尺入2<2:1^-1>的一個單元並單獨地判定該已問 鎖位址RAZ<2:M-1>是否即爲修復位址。結果，輸出了修復 信號例如ΗΙΤΖ<0>。 此中，將要詳細說明修復信號例如ΗΙΤΖ<0>的輸出作業 。假如已藉由雷射燒斷保險絲致能單位1 1 〇_1內所包含的 致能保險絲FEN，則可在邏輯低位準上活化保險絲重設信 號FUSE_RESET並將之輸出到該信號組合單位120上。 第14和19圖中顯示的是一種根據本發明第一和第二解 -33- …ΤΙΟΠΠ 1303438年月曰修正本 釋用實施例的保險絲致能單位。首先，將要詳細說明第一 解釋用實施例。 如第1 4圖所示之單位修復位址比較器具有與如第1 5圖 所示之單位修復位址比較器相同的結構。假如已燒斷保險 絲致能單位1 1 0_ 1 A內所包含的致能保險絲FEN，則可使於 已在邏輯高位準上活化之後由組合排控制器5 0 0輸入的致 能信號RAE_FUSE通過第一傳輸閘T5並將之輸出到信號 組合單位120上當作保險絲致能信號FUSE_ENABLE。 否則，假如未燒斷該致能保險絲FEN，則可將輸入到第一 反相器122上的邏輯高位準信號傳遞到第二傳輸閘T6當作 保險絲致能信號FUSE_ENABLE。此中，可在輸出致能信號 RAE_FUSE當作保險絲致能信號FUSE —ENABLE時使用該 第三反相器124以使輸入到修復位址比較器1 1 0_2之一個位 元的位址RAZ<2>延遲一預定時間亦即反相器136的延遲數 値。因此，該保險絲致能單位在接收致能信號RAE_FUSE 之後輸出保險絲致能信號FUSE_ENABLE之程序中的延遲數 値，會與該單位修復位址比較器110_2在接收位址RAZ<2> 之後輸出的位址比較信號例如FUSE_COMPARE<2>之程序 中的延遲數値。 期間，係依在初始作業中具有低-高-低狀態之脈波形狀 將保險絲重設信號FUSE_RESET輸出到保險絲致能單位 110_1及複數個單位修復位址比較器110J到11〇_Μ-1上 。因此，假如未燒斷該致能保險絲FEN，則該保險絲致能 單位1 10_1A內的第二傳輸閘T6總是打開的，結果未在邏 -34- 130343^ tOr^i-- 月 日修正本 輯高位準上活化該保險絲致能信號。假如未燒斷該位址保 險絲F，則單位修復位址比較器1 1 0_2內的第四傳輸閘T 1 0 也總是打開的。結果，可使輸入位址EAT<0:M-l>反相並將 之輸出當作位址比較信號例如FUSE-COMPARE<2>。 本發明之信號組合單位1 20的結構及操作係類似於習知 設計的結構及操作。可在單位修復位址之數目爲1 1時使用 如第1 6圖所示之信號組合單位。假如係在邏輯低位準上活 化該保險絲致能信號 FUSE_ENABLE及所有比較信號

FUSE COMPARE<2:12>，則可於在邏輯低位準上活化之 後將修複信號ΗΙΤΖ<0>的輸出到修復電路控制器600上。 複製自第6圖的第1 7圖說明了可藉著使由組合排控制器 5 00輸出的控制信號RAE延遲一預定時間。同時，可藉由 使用如第20圖所示之電路產生該致能信號RAE_FUSE。 係在將根據本發明第一實施例應用在該修復位址比較器 上時使用如第18圖所示之修復位址比較複製電路700_A。

該修復位址比較複製電路700_人會接收致能信號RAE_FUSE 並輸出延遲了預定時間的已延遲控制信號AED_FUSE以致 能該修復電路控制器600。該修復位址比較複製電路70 0_A 會複製來自該保險絲致能單位11〇_1內用以傳送輸入位 址11六2<2:“-1>之路徑的延遲數値。更特別地，如第18圖 所示之修復位址比較複製電路70 0_A會複製來自該信號組 合單位120之信號路徑的延遲數値。 因此，可對應於由修復位址比較單位輸出的修復信號將 具有穩定時序差的已延遲致能信號FUSE_ENABLE輸入到 -35- 1303438^; ·月日修正本 該修復電路控制器600上。 第2 0圖係用以說明一種根據本發明第二實施例之保險 絲致能單位的電路圖。此中，假如係輸入該保險絲重設信 號FUSE_RESET然後再燒斷該致能保險絲FEN，則該第八 反相器128的輸出信號會落在邏輯高位準上。否則，燒斷 該致能保險絲FEN，則該第八反相器128的輸出信號會落 在邏輯低位準上。 如圖所示，保險絲致能單位可在接收由該組合排控制器 5 00輸出的致能信號RAE_FUSE之後輸出保險絲致能信號。

第2 1圖顯示的是在將如第1 9圖所示之保險絲致能單位 1 1 0_1 B用於根據本發明之'半導體記憶體裝置內時的修復位 址比較複製電路7 0 0_B。如第2 1圖所示根據本發明第二實 施例之修復位址比較複製電路70 0_B係類似於如第18圖所 示根據本發明第一實施例之修復位址比較複製電路700_A ，但是根據本發明第二實施例之修復位址比較複製電路 7 0 0_B進一步包含反相器130以便使該輸出信號的相位等 於該保險絲致能單位1 1 〇_ 1 B內之致能信號的相位。 連續地，參照該修復電路控制器600的作業，假如係在 邏輯低位準上輸入由每一個修復位址比較器1〇〇_1到1〇〇_Ν 輸出的至少一個修複信號HITZ<0:31>，則可在邏輯高位準 上活化該第一修復感知節點HIT__SUM_UP或第二修復感知 節點HIT_SUM_DO WN。因此，可在邏輯高位準上活化該備 用電路致能信號RED_ENABLE，並在邏輯低位準上制動該 備用電路致會g信號RED_ENABLE。 -36- I30343”10.月3、修正本 '· 假如係在邏輯高位準上活化該備用電路致能信號 RED — ENABLE，貝[J該Μ鎖位址RAS<2:M-1>艮卩爲修復位ί止 。因此，可在具有用以取代正常電路之有缺點單位單元之 多餘單元的備用電路內進行資料接達程序。 第24圖詳細說明了一種資料接達程序。亦即，第24圖 係用以顯示如第1 2圖所示之記憶體裝置作業的波形。 期間，假如係在邏輯高位準上輸入由每一個修復位址比 較器1〇〇_1到1〇〇__Ν輸出的所有修復信號ΗΙΤΖ<0:31>，則 可在邏輯低位準上制動該第一修復感知節點HIT_SUM_UP φ 或第二修復感知節點HIT_SUM —DOWN。 因此，可在邏輯低位準上制動該備用電路致能信號 RED一ENABLE 〇同時，可在由以邏輯低位準活化的修復信 號路徑複製電路65 0輸出信號AED_TRAC之後，以邏輯低位 準活化該正常電路致能信號NORMAL_ENABLE。然後，係在 ·

邏輯低位準上制動該備用電路致能信號RED_ENABLE，並在 邏輯高位準上活化該正常電路致能信號NORMAL_ENABLE ο 參照第23圖，可在相同的時間點上進行輸出由該修復信 號路徑複製電路650輸出信號AED_TRAC並改變該第一修復 感知節點HIT — SUM-UP或第二修復感知節點HIT —SUM —DOWN 的數値的作業，因爲該修復信號路徑複製電路650會複製通 過修復信號組合單位例如610或65 0之修複信號ΗΙΤΖ<0> 的延遲數値。 除此之外，假如係在邏輯低位準上休止該備用電路致能 -37- Ι30343ί 曰修正本I ^ 信號RED-ENABLE並在邏輯高位準上致能該正常電路致 能信號NORMAL —ENABLE，則該閂鎖位址RAS<2:M-1>& 非修復位址。因此，可在具有正常單位單元的正常電路內 進行資料接達程序。 因此，本發明的修復位址比較器1 0 0_ 1到1 〇 〇_N可將已 延遲致能信號AED_FUSE輸入到該修復電路控制器600上 以回應由該組合排控制器500輸出的致能信號RAE_FUSE。 除此之外，總是可在用以輸出修複信號例如111丁2<0>的 規則時間差上，將由用以使由該組合排控制器5 0 0輸出之 致能信號RAE_FUSE延遲一預定時間的修復位址比較複製 電路700輸出的已延遲致能信號AED__FUSE輸出到該修復 電路控制器600上。

於該修復電路控制器600內，可藉由改變該第一修復感 知節點HIT — SUM —UP或第二修復感知節點HIT_SUM_DOWN 的電壓位準活化該正常電路致能信號NORMAL_ENABLE 以回應複數個輸入修複信號HITZ<0:31>。同時，對應於 藉由該修復信號路徑複製電路650使已延遲致能信號 AED—FUSE產生延遲，該修復電路控制器600會輸出正常電 路致能信號NORMAL_ENABLE，因此可維持該已延遲致能信 號 AED_FUSE之活化作業與該正常電路致能信號 NORMAL_ENABLE之間的時間差。 因此，本發明的半導體記憶體裝置內總是能夠穩定地接 達該備用電路或是正常電路’因爲總是能夠在定常的穩定 時間上由每一個單位之修復電路輸出的每一個信號。 38- 1303438 年月 曰修正本^ · 除此之外，本發明中修復位址比較器1 0〇_ 1到1 00_N會分 別接收閂鎖位址RAZ<2:M-1>以回應該致能信號RAE_FUSE 。因此，在該組合排控制器5 00致能該致能信號RAE_FUSE 之前無法將已活化的修複信號HITZ<0:N-1>輸入到該修復 電路控制器600上。結果，因爲各修復位址比較器1〇〇_1 到1 00_N內之比較作業具有已減小的時間差，使修復電 路的操作速率變得更快。 本發明的半導體記憶體裝置中，因爲可在半導體記憶體 裝置內所包含的修復電路判定該記憶體裝置之輸入位址是 · 否即爲修復位址之後，定常地保持用以操作該備用電路或 是正常電路之時序差使其作業可靠度變得更高。 除此之外，減小了用以將輸入位址與修復位址作比較的 必要時間差，因此提高了該修復電路的操作速率。結果， ~ 整體地改良了半導體記憶體裝置的操作速率。 · 雖則已針對各較佳實施例說明了本發明，熟悉習用技術 的人應該鑑賞的是可在不偏離本發明所附申請專利範圍之 精神及架構下作各種改變和修正。 ® (五)圖式簡單說明 本發明的上述及其他目的、特性、及優點將會因爲以下 參照各附圖對顯示用實施例的詳細說明而變得更明顯。 第1圖係用以顯示一種習知半導體記憶體裝置之修復電 路的方塊圖示。 第2圖係用以顯示一種如第1圖所示之單位修復位址比 較器的方塊圖示。 -39- Τ^5 Γϊ^2 yl Ο 6^>·ιυ* ό ^ 丄年月曰修正本 、 第3圖係用以說明一種如第2圖所示之保險絲致能單位 的電路圖。 第4圖係用以說明一種如第2圖所示之複數個修復位址 比較器之一的電路圖。 第5圖係用以說明一種如第2圖所示之信號組合單位的 電路圖。 第6圖係用以顯示一種位址閂鎖單位上局部電路之第一 適當實例的電路圖。 第7圖係用以顯示一種位址閂鎖單位之另一局部電路實 例的電路圖。 第8圖係用以說明一種修復電路控制器的電路圖。 第9圖係用以顯示一種如第1圖所示之組合排控制器上 局部區塊的方塊圖示。 第1 0圖係用以證明第1圖中記憶體裝置之修復作業的波 形圖。 第11圖係用以顯示第1圖中記憶體裝置之操作問題的波 形圖。 第1 2圖係用以顯示一種根據本發明較佳實施例之半導 體記憶體裝置內備用電路的方塊圖示。 第1 3圖係用以說明一種如第1 2圖所示之複數個修復位 址比較器之一的電路圖。 第1 4圖係用以說明一種如第1 3圖所示根據本發明第一 實施例之保險絲致能單位的電路圖。 第1 5圖係用以說明一種如第1 3圖所示之單位位址比較 -40- t303438^6·10·31 年月日修正本 器的電路圖。 第1 6圖係用以說明一種如第1 3圖所示之信號組合單位 的電路圖。 弟1 7圖係用以說明一種如第1 2圖所示之組合排控制器 局部電路的電路圖，其中係將如第1 4圖所示之保險絲致能 單位用於根據本發明之半導體記憶體裝置的修復電路內。 第1 8圖係用以說明一種如第1 2圖所示之修復位址比較 複製電路的電路圖，其中係將如第1 4圖所示之保險絲致能 單位110_1用於根據本發明之半導體記憶體裝置的修復電 鲁 路內。 第1 9圖係用以說明一種根據本發明實施例如第1 3圖所 示之保險絲致能單位的電路圖。 第20圖係用以說明一種如第1 2圖所示之組合排控制器 局部電路的電路圖，其中係將如第1 9圖所示之保險絲致能 ~ 單位用於根據本發明之半導體記憶體裝置的修復電路內。 第2 1圖係用以說明一種如第1 2圖所示之修復位址比較 複製電路的電路圖，其中係將如第1 9圖所示之保險絲致能 ® 單位1 1 0_1 B用於根據本發明之半導體記憶體裝置的修復 電路內。 第22圖係用以顯示一種如第12圖所示之修復電路控制 器的電路圖。 第2 3圖係用以說明一種如第2 2圖所示之修復信號路徑 複製電路的電路圖。 第2 4圖係用以顯示第1 2圖中記憶體裝置之操作的波形 -41- Ϊ303438 ΤΙ)1日修正本 圖。 主要部分之代表符號說明 1 0_1 到1 0 _N 單 位 修 復 位 址 比 較 器 1 1_1 保 險 絲 致 能 單 位 1 1_2 到1 1 一 Μ -1 修 復 位 址 比 較 器 12 信 號 組 合 單 位 20 保 險 絲 初 始 化 電 路 30 刖 置 解 碼 器 40 位 址 閂 鎖 單 位 50 組 合 排 控 制 器 60 修 復 電 路 控 制 器 1 00_ 1到 1 00_ _Ν 修 復 位 址 比 較 器 1 1 0一 1 保 險 絲 致 能 單 位 1 1 0一 2到 1 10. 一 M-l 單 位 修 復 位 址 比 較 器 1 1 0一 1 Β 保 險 絲 致 能 單 位 120 信 號 組 合 單 位 200 保 險 絲 初 始 化 電 路 300 、，▲ 刖 置 解 碼 器 400 位 址 閂 鎖 電 路 500 組 合 排 控 制 器 600 修 復 位 址 比 較 複 製 電 路 600 一 _1 A 第 一 輸 出 控 制 器 600一 _1 B 第 二 輸 出 控 制 器 6 10 第 —^ 修 復 信 號 複 合 單 位

-42- Ϊ303- atx ία ό ι 3爹月 曰修正本 620 第 二 修 復 信 號 複 合 單 位 630 第 —^ 輸 出 驅 動 器 640 第 二 輸 出 驅 動 器 650 修 復 信 號 路 徑 複 製 電 路 700 修 復 電 路 控 制 器 700_1， 700_2 輸 出 控 制 單 位 700_A， 700_B 修 復 位 址 比 較 複 製 電 路 F 位 址 保 險 絲 FEN 致 能 保 險 絲 I? 第 ?反相器

MN1 MN2 MN3 MN4 MP 1 MP2

ND1，ND2, ND11，ND12 N D 3 到 N D 1 0 N0R1 到 N0R4 N0R5 T1 -T4 VDD 第二Μ 0 S電晶體 第三MOS電晶體 第五MOS電晶體 第六MOS電晶體 第一 MOS電晶體 第四MOS電晶體 二向-輸入NAND閘 四向-輸入NAND閘 三向-輸入NOR閘 二向-輸入NOR閘 第一到第四通閘 供應電壓

VSS 接地電壓 N0R6 到 N0R1 1 NOR 閘 •43-

Claims (1)

130343 d1 日修 ^ 第92 1 374 25號「具有修復電路用以比較輸入位址與修復位 址之半導體裝置及其操作方法」專利案 (2007年10月修正） 拾、申請專利範圍： 1 · 一種用以比較輸入位址與所儲存之修復位址的半導體裝 置，包含： 一信號控制器，其產生各控制信號及一致能信號； 一位址閂鎖單位，其響應該各控制信號來閂鎖該輸入位 址； N個M-位元位址比較器，各自響應保險絲重設信號及 該致能信號，來比較該被閂鎖之輸入位址與被儲存之修 復位址； 一比較器塑造區塊，其以與該位址比較器之位址比較 次數對應的預定時間來塑造一複製時間，藉以使該致能 信號延遲達該複製時間；以及 一修復電路控制器，其響應由該比較器塑造區塊所輸 出之被延遲的致能信號，而根據該等位址比較器的比較 結果來產生一修復位址致能信號及一正常位址致能信號 〇 2. 如申請專利範圍第1項之半導體裝置，進一步包括一比 較器初始化單位，其產生一該保險絲重設信號以對該N 個M-位元位址比較器進行致能及初始化作業。 3. 如申請專利範圍第2項之半導體裝置，其中每一個M-位元位址比較器都包括： 一保險絲致能裝置，其響應該保險絲致能裝置內所包 ί30343[8 年月日修' * 含之致能保險絲是否已燒斷，來接收該保險絲重設信號 及及該致能信號，藉以輸出保險絲致能信號； 複數個單位修復位址比較裝置，其分別將被閂鎖之輸 入位址的每一個位元與儲存於該修復位址比較裝置內的 被儲存之修復位址的每一個位元作比較；以及 一信號組合裝置，其響應該複數個單位修復位址比較 裝置的比較結果來輸出修復信號， 其中係藉由該保險絲致能信號來致能該信號組合裝置 4.如申請專利範圍第3項之半導體裝置，其中該保險絲致 能裝置包括： 一第一 MOS電晶體，係連接到一供應電壓上，而該第 一 MOS電晶體的閘極上被供應有該保險絲重設信號； 、 一第二MOS電晶體，係連接到一接地電壓上，而該第 - 二MOS電晶體的閘極上被供應有該保險絲重設信號； 一致能保險絲，係耦接在該第一 MOS電晶體與該第二 MOS電晶體之間； ® 一第一反相器，其接收供應到該致能保險絲與該第二 MOS電晶體之間的信號； 一第三MOS電晶體，係連接在該第一反相器之輸入端 子與接地電壓之間，該第三MOS電晶體的閘極係耦接於 該第一反相器的輸出端子上； 一第二反相器，其接收來自該第一反相器的輸出信號 -2- 13034^11 曰;^ - 一第一傳輸閘，係在該致能保險絲燒斷時導通，藉以 輸出致能信號當作該保險絲致能信號；以及 一第二傳輸閘，係在該致能保險絲未燒斷時導通，藉 以輸出供應到該致能保險絲與該第二MOS電晶體之間 的信號當作該保險絲致能信號； 其中該第一傳輸閘和該第二傳輸閘係受來自該第一反 相器和第二反相器之輸出信號的控制。 5 .如申請專利範圍第4項之半導體裝置，其中該保險絲致 能裝置更包括一延遲裝置，用以使該致能信號延遲一預 定時間。 6.如申請專利範圍第5項之半導體裝置，其中該單位修復 位址比較裝置包括： 一第四MOS電晶體，係耦接於供應電壓上，該第四 MOS電晶體的閘極上被供應有該保險絲重設信號； 一第五MOS電晶體，係耦接於接地電壓上，該第五 MOS電晶體的閘極上被供應有該保險絲重設信號； 一位址保險絲，係耦接在該第四MOS電晶體與第五 Μ〇S電晶體之間； 一第三反相器，其接收供應到該位址保險絲與該第五 MOS電晶體之間的信號； 一第六MOS電晶體，係連接在該第三反相器之輸入端 子與接地電壓之間，該第六MOS電晶體的閘極係耦接於 該第三反相器的輸出端子上； 一第四反相器，其接收來自該第一反相器的輸出信號 Ϊ3034:58^·厂多正本 一第三傳輸閘，係在該位址保險絲燒斷時導通，藉以 將該輸入位址的一個位元輸出到該信號組合裝置上當作 比較信號；以及 一第四傳輸閘，係在該位址保險絲未燒斷時導通，藉 以將該反相輸入位址的一個位元輸出到該信號組合裝置 上當作比較信號。 7·如申請專利範圍第6項之半導體裝置，其中該信號組合 裝置包括： 複數個第一 NOR閘，其接收該保險絲致能信號以及由 該數個單位修復位址比較器輸出的比較信號； 複數個第一 NAND閘，其接收來自該複數個第一 N〇R 閘的輸出信號； 一第二NOR閘，其接收來自該複數個第一 NAND閘的 輸出信號；以及 一第五反相器，其接收來自該第二NOR閘的輸出信號 並輸出該修復信號。 8·如申請專利範圍第7項之半導體裝置，該比較器塑造區 塊包括： 一第三NOR閘，其使該致能信號延遲，以藉由該複數 個第一 NOR閘來塑造第一延遲時間； 一第二NAND閘，其使來自該第三NOR閘之輸出信號 延遲，以藉由該複數個第一 NOR閘來塑造第二延遲時間 I30343I1%01 r ‘ 一第四NOR閘，其使來自該第二NAND閘之輸出信號 延遲，以藉由該第二NOR閘來塑造第三延遲時間。 9.如申請專利範圍第8項之半導體裝置，其中該比較器塑 造區塊更包括一輸出控制器，其調整來自該第四NOR閘 之輸出信號的相位及位準，藉以使來自該第四NOR閘之 輸出信號的該相位及位準與從該位址比較器傳送到修復 電路控制器上之修復信號的相位及位準相同。 10.如申請專利範圍第3項之半導體裝置，其中該保險絲致 能裝置包括： ® 一第一 MOS電晶體，係連接到一供應電壓上，而該第 一 M0S電晶體的閘極上被供應有該保險絲重設信號； 一第二MOS電晶體，係連接到一接地電壓上，而該第 二M0S電晶體的閘極上被供應有該保險絲重設信號； 一致能保險絲，係耦接在該第一 M0S電晶體與該第二 - M〇S電晶體之間； 一第一反相器，其接收供應到該致能保險絲與第二 0 M〇S電晶體之間的信號； 一第三M0S電晶體，係連接在該第一反相器之輸入端 子與該接地電壓之間，該第三M0S電晶體的閘極係耦接 於該第一反相器的輸出端子上；以及 一第一 NAND閘，其接收該該致能信號以及來自該第 一反相器的輸出信號，並輸出該保險絲致能信號。 1 1 ·如申請專利範圍第1 〇項之半導體裝置，其中該信號組合 裝置包括： -5- 13〇343襻10·月31日修正本 ， 複數個第一 NOR閘，其接收該保險絲致能信號以及由 該複數個單位修復位址比較器輸出的比較信號； 複數個第二NAND閘，其接收來自該複數個第一 NOR 閘的輸出信號； 一第二NOR閘，其接收來自該複數個第二N AND閘的 輸出信號；以及 第二反相器，其接收來自該第二NOR閘的輸出信號並 輸出該修復信號。 1 2.如申請專利範圍第1 1項之半導體裝置，其中該比較器塑 造區塊包括： 一第三反相器，其接收該致能信號； 一第三NOR閘，其使該第三反相器之輸出延遲，以藉 由該複數個第一 NOR閘來塑造第一延遲時間； 一第三NAND閘，其使來自該第三NOR閘之輸出信號 延遲，以藉由該複數個第二NAND閘來塑造第二延遲時 間；以及 一第四NOR閘，其使來自該第三NAND閘之輸出信號 延遲，以藉由該第二NOR閘來塑造第三延遲時間。 1 3 .如申請專利範圍第1 2項之半導體裝置，其中該比較器塑 造區塊更包括一輸出控制器，其調整來自該第四NOR閘 之輸出信號的相位及位準，藉以等化來自該第四NOR閘 之輸出信號的該相位及位準與從該位址比較器傳送到該 修復電路控制器上之修復信號的相位及位準。 1 4 .如申請專利範圍第1項之半導體裝置，其中該修復電路 130343零：’月gj修正本 ，， 控制器包括： 至少一個修復信號組合裝置，其接收由複數個修復位 址比較裝置輸出的複數個修復信號，並響應該複數個修 復信號的組合結果來驅動一修復感知節點的位準； 一修復信號路徑複製電路，其使通過該修復位址比較 複製電路的致能信號延遲一延遲數値，直到該修復信號 組合裝置驅動該修復感知節點的位準爲止； 一第一輸出裝置，其響應該修復感知節點的位準來輸 出用以操作備用電路的備用電路致能信號；以及 φ 一第二輸出裝置，其在已藉由通過該修復位址比較複 製電路的致能信號而致能之後，響應該修復感知節點的 位準來輸出用以操作正常電路的正常電路致能信號。 1 5 ·如申請專利範圍第1 4項之半導體裝置，其中該修復信號 ~ 組合裝置包括： — 複數個第一 NAND閘，其接收該複數個修復信號； 複數個第一 NOR閘，其接收來自該複數個第一 N AND閘 的輸出信號；以及 ^ 至少一個第二NAND閘，其接收來自該複數個第一 NOR 閘的輸出信號並驅動該修復感知節點的位準。 1 6.如申請專利範圍第1 5項之半導體裝置，其中該修復信號 路徑複製電路包括： 一第三NAND閘，其使通過該修復位址比較複製電路 的致能信號延遲該複數個第一 NAND閘的延遲數値； 一第二N〇R閘，其使來自該第三NAND閘之輸出信號 13034¾^日修正本 延遲該第一 NOR閘的延遲數値；以及 一第四NAND閘，其使來自該第二NOR閘之輸出信號 延遲該第二NAND閘的延遲數値。 17. 如申請專利範圍第16項之半導體裝置，其中該修復信號 路徑複製電路更包括輸出控制器，其調整來自該第四 NAND閘之輸出信號的相位及位準，藉以等化該修復感 知節點的相位及位準。 18. 如申請專利範圍第17項之半導體裝置，其中該第二輸出 裝置包括·· # 一第五NOR閘，其接收該修復感知節點的位準以及由 該修復信號路徑複製電路輸出的該致能信號；以及 一緩衝器，其對該第五NOR閘的輸出信號進行緩衝， 並輸出該正常電路致能信號。 1 9. 一種用以比較輸入位址與所儲存之修復位址的半導體 ~ 裝置，包含： 一信號控制器，其產生一致能信號； 一位址比較器，其響應該致能信號來比較該輸入位址及 β 所儲存之修復位址； 一塑造區塊，其以與該位址比較器之位址比較次數對 應的預定時間來塑造一複製時間，藉以使該致能信號延 遲達該複製時間；以及 一修復電路控制器，其響應由該比較器塑造區塊所輸 出之被延遲的致能信號，而根據該比較結果來產生備用 電路及正常電路其中之一。 20·如申請專利範圍第19項之半導體裝置，其中該複製時 Ι30343^ί〇. gi x . ^ 年月日修正本 間係被複製成該位址比較器所執行的比較時間。 21. 如申請專利範圍第20項之半導體裝置，其中該修復電 路控制器包括： 一修復信號組合單位，其接收該比較結果，藉以產生 修復信號； 一信號複製單位，其以與該修復信號之產生時間對應 的塑造時間，來延遲該被延遲的致能信號輸出；以及 一信號輸出單位，其構成爲響應來自該信號複製單位 之被延遲的致能信號，藉以致能備用電路或正常電路。 鲁 22. —種半導體裝置之操作方法，該半導體裝置用以比較輸 入位址與所儲存之修復位址，該方法包含： 產生一致能信號； 響應該致能信號來比較該輸入位址及所儲存之修復位 ^ 址； - 以與該位址比較器之位址比較次數對應的預定時間， 來塑造一複製時間； 以該延遲時間來延遲該致能信號；以及 鲁 響應該被延遲的致能信號輸出，而根據該比較結果來 產生備用電路及正常電路其中之一。 23. 如申請專利範圍第22項之半導體裝置之操作方法，其 中該複製時間係被複製成該位址比較器所執行的比較時 間。 I30343#m月31 g修正本 柒、指定代表圖： (一） 本案指定代表圖為：第（12 )圖。 (二) 本代表圖之元件代表符號簡單說明： 100_1到100_N 修復位址比較器 120 信號組合單位 2 0 0 保險絲初始化電路 3 00 前置解碼器 400 位址閂鎖電路

5 00 組合排控制器 600 修復位址比較複製電路 700 修復電路控制器 捌、本案若有化學式時，請揭示最能顯示發明特徵的化學式：

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