JP2009259349A - 半導体記憶装置 - Google Patents

Abstract

【課題】置換を行うワード線のアドレスをメモリブロック毎に切換える方式と固定する方式とを切換え可能な半導体記憶装置を提供する。
【解決手段】ヒューズ部２２に高速動作ヒューズＨＳＦＵＳＥを設け、高速動作ヒューズＨＳＦＵＳＥが切断されたときに、シフト冗長回路６が置換を行うアドレスが、アドレス信号によらずヒューズ素子ＦＵＳＥ０に固定されるように構成する。また高速動作ヒューズＨＳＦＵＳＥが切断されたときに、センスアンプの活性化信号であるセンスアンプイネーブル信号の遅延時間が少なくなるように構成する。
【選択図】図５

Description

本発明は、冗長回路を含む半導体記憶装置に関する。

半導体記憶装置の１つとして、ＭＲＡＭ（Magnetic Random Access Memory）デバイスがある。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行い、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。このＭＲＡＭを用いたメモリとして、ＳＴＴＭＲＡＭ（Spin Torque Transfer Magnetic Random Access Memory）が提案されている（たとえば、非特許文献１参照）。

ＳＴＴＭＲＡＭなどのメモリデバイスにおいては、メモリセルアレイを構成する複数のメモリブロックで、ワード線とセンスアンプとを共通に用いており、メモリブロックを選択するアドレス信号によって、スペアのワード線と、置換が必要な不良ビットのあるワード線とを切換える場合がある。

スペアのワード線と、不良のあるワード線との切替えは、たとえばシフト冗長回路を用いて行われる。このとき、不良のあるワード線のアドレスをヒューズに記憶し、置換を行うワード線のアドレスをアドレス信号によってメモリブロック毎に切換えるようにして、１つのシフト冗長回路でメモリブロック毎に１つの不良のワード線を置換できるようにしている。

川原、外１３名，ISSCC2007 26.5，「双方向電流書換方式および平行化方向読出し方式を用いた2Mbのスピン注入磁化反転方式ＲＡＭ（2Mb Spin-Transfer Torque RAM (SPRAM) with Bit-by-Bit Bidirectional Current Write and Parallelizing-Direction Current Read）」，２００７年，ｐ．４８０−６１７

前述のように置換を行うワード線のアドレスをメモリブロック毎に切換える方式（以下「切換方式」という場合がある）では、シフト冗長回路は、ロウデコーダ回路に比べて段数が多くなり、論理回路が複雑になるので、アドレス信号がＨレベルとなって充分活性化するまでの時間が長くなる。それに合わせて周辺回路、たとえばセンスアンプの活性化信号を遅延回路を用いて充分に遅らせる必要があるので、高速な読出し動作が困難になるという問題がある。またウエハプロセスの改善が進み、不良の発生率が低くなると、スペアのアドレスは、たとえば１個の回路で１個あれば足りるということが起こり得るので、スペア自体が無駄になる場合があるという問題がある。

このような切換方式に対して、置換を行うワード線のアドレスをメモリブロック毎に切換えずに固定する方式（以下「固定方式」という場合がある）が考えられる。固定方式では、切換方式に比べて高速な読出し動作が可能になり、不良の発生率が低い場合は、歩留まりを高くできるが、不良の発生率が高い場合は、歩留まりが低くなるという問題がある。

製品または新規のプロセスの開発の直後には、不良の発生率が高く、歩留まりが低いので、切換方式を採用する方が好ましいが、プロセスが確立され、不良の発生率が低減すると、高速な読出し動作が可能な固定方式を採用する方が好ましい。したがって、切換方式と固定方式とを適宜切換え可能に構成される半導体記憶装置が要望されている。

本発明は、置換を行うワード線のアドレスをメモリブロック毎に切換える方式と固定する方式とを切換え可能な半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルから特定のメモリセルを選択してデータの書込動作および読出動作の少なくとも一方を行うための複数の信号線と、前記信号線に信号を入出力するための入出力線と、前記複数の信号線のうちの不良信号線を特定するための不良アドレス信号を出力する不良アドレス信号出力手段と、前記複数の信号線のうちの予め定める固定信号線を特定するための固定アドレス信号を出力する固定アドレス信号出力手段と、前記入出力線と前記信号線との接続を切換える冗長回路と、前記特定のメモリセルへのデータの書込動作および読出動作の少なくとも一方を行うための活性化信号を出力する活性化信号出力手段と、前記活性化信号が入力されると、前記特定のメモリセルへのデータの書込動作および読出動作の少なくとも一方を行う書込読出手段とを備え、前記冗長回路は、前記不良アドレス信号が入力されると、前記不良アドレス信号に基づいて、前記不良信号線が他の信号線によって置換されるように、前記入出力線と前記信号線との接続を切換え、前記固定アドレス信号が入力されると、前記固定アドレス信号に基づいて、前記固定信号線が、予め定める他の固定信号線によって置換されるように、前記入出力線と前記信号線との接続を切換え、前記活性化信号出力手段は、前記固定アドレス信号が前記冗長回路に入力されてから前記活性化信号が出力されるまでの遅延時間が、前記不良アドレス信号が前記冗長回路に入力されてから前記活性化信号が出力されるまでの遅延時間よりも小さくなるように、前記活性化信号を出力することを特徴とする。

本発明の半導体記憶装置によれば、特定のメモリセルを選択するための複数の信号線と、この信号線に信号を入出力するための入出力線とは、冗長回路に不良アドレス信号が入力されると、不良アドレス信号に基づいて、複数の信号線のうちの不良信号線が他の信号線によって置換されるように接続が切換えられ、冗長回路に固定アドレス信号が入力されると、固定アドレス信号に基づいて、複数の信号線のうちの固定信号線が、他の固定信号線によって置換されるように接続が切換えられる。

これによって、不良の発生率が高いときには、冗長回路に不良アドレス信号を入力することによって、不良信号線を他の信号線に置換することができるので、データの書込みができなくなることを避けることができる。また不良の発生率が低いときには、冗長回路に固定アドレス信号を入力することによって、予め定められた信号線同士を置換することができるので、不良アドレス信号に基づいて切換えを行なう場合に比べて、冗長回路による信号線と入出力線との切換えを高速に行うことができる。これに対応して、活性化信号出力手段は、冗長回路に固定アドレス信号が入力される場合には、冗長回路に不良アドレス信号が入力される場合よりも速く活性化信号を出力するので、書込読出手段の動作速度を高めることができる。このように、不良の発生率が高いときには、動作速度よりも不良の置換を優先し、不良の発生率が低くなったときには動作速度を高くすることができる。したがって、たとえば置換を行うワード線のアドレスをメモリブロック毎に切換える方式と固定する方式とを切換え可能な半導体記憶装置を実現することができる。

＜前提技術＞
図１は、本発明の前提となる半導体記憶装置１の構成を模式的に示す図である。半導体記憶装置１は、メモリセルアレイＭＡ、ロウデコーダ（Row Decoder）回路２、ヒューズ部５、シフト冗長回路６、メモリブロック選択回路７、カラムデコーダ（Column Decoder）回路８ａ，８ｂ，８ｃ，８ｄおよびセンスアンプ９を備えて構成される。ヒューズ部５は、ヒューズ回路３およびヒューズ選択回路４を備える。以下、不特定のカラムデコーダ回路を指す場合、参照符号の添え字「ａ」〜「ｄ」を省略する。図１中の記号「×」は、メモリセルアレイＭＡの中のメモリセルの不良箇所を示している。

メモリセルアレイＭＡは、４つのメモリブロックＢ０，Ｂ１，Ｂ２，Ｂ３によって構成される。メモリセルアレイＭＡは、複数本ずつのワード線ＷＬおよびビット線ＢＬの各交差部に、たとえばダイナミック型メモリセルがマトリクス状に配列されている。第１のメモリブロックＢ０のビット線ＢＬは、第１のカラムデコーダ回路８ａに接続され、第２のメモリブロックＢ１のビット線ＢＬは、第２のカラムデコーダ回路８ｂに接続され、第３のメモリブロックＢ２のビット線ＢＬは、第３のカラムデコーダ回路８ｃに接続され、第４のメモリブロックＢ３のビット線ＢＬは、第４のカラムデコーダ回路８ｄに接続されている。第１〜第４のメモリブロックＢ０〜Ｂ３は、ワード線ＷＬを共通に用いている。メモリセルアレイＭＡには、スペアワード線ＷＬＳが設けられる。

ロウデコーダ回路２は、メモリセルアレイＭＡの中の複数のワード線ＷＬのうちの１本を選択する。いずれのワード線ＷＬを選択するかは、不図示の制御部から入力されるアドレス信号Ａ［０］〜Ａ［７］に基づいて判断される。ロウデコーダ回路２からの出力は、ワード選択線０〜Ｆ０を介して、シフト冗長回路６に入力される。

ヒューズ回路３は、４つのメモリブロックＢ０〜Ｂ３に対応し、８ビットのアドレスデータが入力されるヒューズ素子Ｆ０，Ｆ１，Ｆ２，Ｆ３を備える。ヒューズ回路３の各ヒューズ素子Ｆ０〜Ｆ３は、各メモリブロックＢ０〜Ｂ３のメモリセルに不良がある場合、そのメモリセルを選択するアドレスを欠陥アドレスとして保持する。

ヒューズ選択回路４は、アドレス信号［８］，［９］に応じて、４つのヒューズ素子Ｆ０，Ｆ１，Ｆ２，Ｆ３のうちの１つのヒューズ素子を選択する。

シフト冗長回路６は、スペアワード線ＷＬＳに対応するスペアスイッチＳＳＷと、ワード線ＷＬに対応して設けられる複数のスイッチＳＷ０〜ＳＷ２とを含む。シフト冗長回路６は、ヒューズ選択回路４を介して入力される信号に応じて、スペアスイッチＳＳＷおよびスイッチＳＷ０〜ＳＷ２を切換える。これによって、ロウデコーダ回路２のワード選択線０〜ｆ０と、対応するスペアワード線ＷＬＳおよびワード線ＷＬとが接続される。

メモリブロック選択回路７は、アドレス信号［８］，［９］に応じて、メモリセルアレイＭＡの中の４つのメモリブロックＢ０〜Ｂ３のうちの１つのメモリブロックを選択する。具体的には、メモリブロック選択回路７は、各メモリブロックＢ０〜Ｂ３に対応して設けられる４つのカラムデコーダ回路８のうちの１つのカラムデコーダ８を選択することによって、１つのメモリブロックを選択する。

カラムデコーダ回路８は、メモリセルアレイＭＡの中の複数のビット線ＢＬのうちの１本を選択する。いずれのビット線ＢＬを選択するかは、不図示の制御部から入力されるアドレス信号Ａ［１０］〜Ａ［１７］に基づいて判断される。データの書込みおよび読出しなどは、このようにして指定されたアドレスのメモリセルが対象とされて実行される。

センスアンプ９は、ビット線ＢＬの信号の微小な電位の変化を感知して、その変化を高速に増幅する。センスアンプ９としては、たとえば差動増幅器が用いられる。

図２および図３は、図１に示す半導体記憶装置１の回路構成を示す図である。図２は、半導体記憶装置１におけるロウデコーダ回路２、ヒューズ部５、シフト冗長回路６、およびメモリブロック選択回路７の信号入力部１３の構成を示している。図２では、図１に示すヒューズ部５のヒューズ回路３のヒューズ素子Ｆ０〜Ｆ３を、それぞれＦＵＳＥ０〜ＦＵＳＥ３と記載する。図３は、半導体記憶装置１におけるメモリブロック選択回路７の選択部１４、カラムデコーダ回路８、メモリブロックＢ０〜Ｂ３、センスアンプ９、およびセンスアンプ信号入力部１５の構成を示している。図２および図３に示す半導体記憶装置１は、境界線ＢＬ１で接続されている。

メモリセルアレイＭＡのメモリブロックＢ０は、共通のビット線ＢＬに接続される複数の抵抗素子Ｒ１０〜Ｒ１４と、各抵抗素子Ｒ１０〜Ｒ１４がドレインに接続される複数のＭＯＳ型電界効果トランジスタ（以下「ＭＯＳＦＥＴ」という）Ｑ１〜Ｑ５とを含む。各ＭＯＳＦＥＴＱ１〜Ｑ５のソースは、共通のソース線に接続される。各ＭＯＳＦＥＴＱ１〜Ｑ５のゲートは、ワード線ＷＬに接続される。各ビット線ＢＬに対応して、前述と同様の抵抗素子およびＭＯＳＦＥＴが設けられる。メモリブロックＢ０の各ビット線ＢＬは、カラムデコーダ回路８ａの対応するＭＯＳＦＥＴＱ１０，Ｑ１１のドレインに接続される。他のメモリブロックＢ１〜Ｂ３も、メモリブロックＢ０と同様に構成される。

ロウデコーダ回路２は、ロー（Ｌｏｗ）側ロウデコーダ回路２ａと、ハイ（Ｈｉｇｈ）側ロウデコーダ回路２ｂとを含む。

ロー側ロウデコーダ回路２ａには、アドレス信号Ａ［０］〜アドレス信号Ａ［３］が入力される。アドレス信号Ａ［０］は、インバータ５０および２つのＮＡＮＤゲート５３，５５に入力される。インバータ５０からの出力信号は、他の２つのＮＡＮＤゲート５２，５４に入力される。２つのＮＡＮＤゲート５３，５５のうち、一方のＮＡＮＤゲート５５には、アドレス信号Ａ［１］が入力され、他方のＮＡＮＤゲート５３には、インバータ５１を通過したアドレス信号Ａ［１］が入力される。他の２つのＮＡＮＤゲート５２，５４のうち、一方のＮＡＮＤゲート５４には、アドレス信号Ａ［１］が入力され、他方のＮＡＮＤゲート５２には、インバータ５１を通過したアドレス信号Ａ［１］が入力される。これによってアドレス信号Ａ［０］，Ａ［１］から正相および逆相の相補信号が生成される。

同様に、アドレス信号Ａ［２］は、インバータ５６および２つのＮＡＮＤゲート５９，６１に入力される。インバータ５６からの出力信号は、他の２つのＮＡＮＤゲート５８，６０に入力される。２つのＮＡＮＤゲート５９，６１のうち、一方のＮＡＮＤゲート６１には、アドレス信号Ａ［３］が入力され、他方のＮＡＮＤゲート５９には、インバータ５７を通過したローアドレス信号Ａ［３］が入力される。他の２つのＮＡＮＤゲート５８，６０のうち、一方のＮＡＮＤゲート６０には、アドレス信号Ａ［３］が入力され、他方のＮＡＮＤゲート５８には、インバータ５７を通過したアドレス信号Ａ［３］が入力される。これによってアドレス信号Ａ［２］，Ａ［３］から正相および逆相の相補信号が生成される。

インバータ５０，５１を通過したアドレス信号Ａ［０］，Ａ［１］が入力されるＮＡＮＤゲート５２からの出力信号と、アドレス信号Ａ［２］およびインバータ５７を通過したアドレス信号Ａ［３］が入力されるＮＡＮＤゲート５９からの出力信号とは、ＮＯＲゲート６２にそれぞれ入力される。図示は省略するが、他のＮＡＮＤゲート５３〜５５，５８，６０，６１からの出力信号も同様に、対応するＮＯＲゲートにそれぞれ入力される。

各ＮＯＲゲートからの出力信号に基づいて、ローアドレス信号ＲＡＬ［０］〜ＲＡＬ［１５］のうちの１つのローアドレス信号ＲＡＬが出力される。図２では、ローアドレス信号ＲＡＬ［０］〜ＲＡＬ［１５］をまとめて、「ＲＡＬ［１５：０］」と記載する。同様に、図中において、［ｍ：ｎ］は、［ｎ］〜［ｍ］を意味する。

ハイ側ロウデコーダ回路２ｂは、ロー側ロウデコーダ回路２ａと同様に構成される。ハイ側ロウデコーダ回路２ｂには、４つのハイアドレス信号Ａ［４］〜Ａ［７］が入力され、ハイアドレス信号ＲＡＨ［０］〜ＲＡＨ［１５］のうちの１つのハイアドレス信号ＲＡＨが出力される。

ロー側ロウデコーダ回路２ａから出力されるローアドレス信号ＲＡＬおよびハイ側ロウデコーダ回路２ｂから出力されるハイアドレス信号ＲＡＨは、後述するシフト冗長回路６のシフト制御回路１２のＮＡＮＤゲート９４に入力される。これによってメモリセルアレイＭＡのワード線ＷＬが選択される。

ヒューズ部５のヒューズ選択回路４は、インバータ７０，７１、ＡＮＤゲート７２，７３，７５，７６，７８，７９およびＮＯＲゲート７４，７７，８０を含む。ヒューズ部５には、アドレス信号Ａ［８］，Ａ［９］が入力される。アドレス信号Ａ［８］は、インバータ７０およびＡＮＤゲート７９に入力される。インバータ７０を通過したアドレス信号Ａ［８］は、他のＡＮＤゲート７８に入力される。

ヒューズ素子ＦＵＳＥ０は、抵抗素子Ｒ１を介して電源に接続される。ヒューズ素子ＦＵＳＥ０から入力されるヒューズ信号ＦＵＳＥ０［０］〜ＦＵＳＥ０［８］は、ヒューズ選択回路４のＡＮＤゲート７２に入力される。同様に、他のヒューズ素子ＦＵＳＥ１〜ＦＵＳＥ３は、それぞれ抵抗素子Ｒ２〜Ｒ４を介して電源に接続され、各ヒューズ素子ＦＵＳＥ１〜ＦＵＳＥ３から入力されるヒューズ信号ＦＵＳＥ１［０］〜ＦＵＳＥ１［８］，ＦＵＳＥ２［０］〜ＦＵＳＥ２［８］，ＦＵＳＥ３［０］〜ＦＵＳＥ３［８］は、他のＡＮＤゲート７３，７５，７６にそれぞれ入力される。ヒューズ信号ＦＵＳＥｘ１，２，３，４［０］〜ＦＵＳＥ１，２，３，４［８］は、欠陥アドレスを表す。

ヒューズ素子ＦＵＳＥ１からヒューズ信号ＦＵＳＥ１［０］〜ＦＵＳＥ１［８］が入力されるＡＮＤゲート７３、およびヒューズ素子ＦＵＳＥ４からヒューズ信号ＦＵＳＥ４［０］〜ＦＵＳＥ４［８］が入力されるＡＮＤゲート７６には、アドレス信号Ａ［９］が入力される。ヒューズ素子ＦＵＳＥ０からヒューズ信号ＦＵＳＥ０［０］〜ＦＵＳＥ０［８］が入力されるＡＮＤゲート７２、およびヒューズ素子ＦＵＳＥ２からヒューズ信号ＦＵＳＥ２［０］〜ＦＵＳＥ２［８］が入力されるＡＮＤゲート７５には、インバータ７１を通過したアドレス信号Ａ［９］が入力される。

ヒューズ素子ＦＵＳＥ０からヒューズ信号が入力されるＡＮＤゲート７２からの出力、およびヒューズ素子ＦＵＳＥ１からヒューズ信号が入力されるＡＮＤゲート７３からの出力は、ＮＯＲゲート７４に入力される。このＮＯＲゲート７４の出力は、前述のインバータ７０を通過したアドレス信号Ａ［８］が入力されるＡＮＤゲート７８に入力される。

ヒューズ素子ＦＵＳＥ２からヒューズ信号が入力されるＡＮＤゲート７５からの出力、およびヒューズ素子ＦＵＳＥ３からヒューズ信号が入力されるＡＮＤゲート７６からの出力は、他のＮＯＲゲート７７に入力される。このＮＯＲゲート７７の出力は、前述のアドレス信号Ａ［８］が入力されるＡＮＤゲート７９に入力される。

これらのインバータ７０を通過したアドレス信号Ａ［８］が入力されるＡＮＤゲート７８からの出力、およびアドレス信号Ａ［８］が入力されるＡＮＤゲート７９からの出力は、ＮＯＲゲート８０に入力される。このＮＯＲゲート８０からの出力は、ヒューズ信号発生回路１１に入力される。各ヒューズ素子ＦＵＳＥ０〜ＦＵＳＥ３から入力されるヒューズ信号に応じて、４つのヒューズ素子ＦＵＳＥ０〜ＦＵＳＥ３のうちの１つが選択されて、そのヒューズ素子ＦＵＳＥｘから入力されるヒューズ信号ＦＵＳＥｘ［０］〜ＦＵＳＥｘ［８］がヒューズ信号発生回路１１に入力される。「ｘ」は、０〜３のいずれかの整数を示す。

図４は、ヒューズ信号発生回路１１の構成を示す図である。ヒューズ信号発生回路１１は、ハイ（Ｈｉｇｈ）側ヒューズ信号発生回路１１ａおよびロー（Ｌｏｗ）側ヒューズ信号発生回路１１ｂを含んで構成される。

ハイ側ヒューズ信号発生回路１１ａは、ＮＡＮＤゲート１２０，１２１，１２３，１２５，１２６，１２８，１４１、ＯＲゲート１２２，１２７，１４０およびインバータ１２９を含み、ヒューズ信号ＦＵＳＥｘ［４］〜ＦＵＳＥｘ［８］からハイシフトアドレス信号ＳＡＨ［０］〜ＳＡＨ［１５］を生成する。

ロー側ヒューズ信号発生回路１１ｂは、ＮＡＮＤゲート１３０，１３１，１３３，１３５，１３６，１３８，１４３、ＯＲゲート１３２，１３７，１４２およびインバータ１３９を含み、ヒューズ信号ＦＵＳＥｘ［０］〜ＦＵＳＥｘ［３］，ＦＵＳＥｘ［８］からローシフトアドレス信号ＳＡＬ［０］〜ＳＡＬ［１５］を生成する。

図２および図３に戻って、ロー側ヒューズ信号発生回路１１ｂから出力されるローシフトアドレス信号ＳＡＬ［０］〜ＳＡＬ［１５］は、シフト制御回路１２の対応するＡＮＤゲート９１に入力される。ハイ側ヒューズ信号発生回路１１ａから出力されるハイシフトアドレス信号ＳＡＨ［０］〜ＳＡＨ［１５］は、シフト制御回路１２の対応するＡＮＤゲート９１に入力される。ハイシフトアドレス信号ＳＡＨ［ｉ］（ｉは０〜１５のいずれかの整数）が入力されるＡＮＤゲート９１からの出力信号は、そのハイシフトアドレス信号ＳＡＨ［ｉ］が出力されるＮＡＮＤゲートに隣接するＮＡＮＤゲートから出力されるハイシフトアドレス信号ＳＡＨ［ｉ＋１］とともに、ＮＯＲゲート９２に入力される。ＮＯＲゲート９２からの出力信号は、インバータ９３に入力されるとともに、ＡＮＤゲート９８に入力される。インバータ９３からの出力信号は、インバータ９７を介してスペアワード線ＷＬＳに接続可能なＮＡＮＤゲート９６、または隣接するワード線ＷＬに接続可能なＮＡＮＤゲートに入力される。

ＮＡＮＤゲート９４からの出力信号は、インバータ９５に入力され、インバータ９５からの出力信号は、ＡＮＤゲート９８およびＮＡＮＤゲート９６に入力される。ＮＡＮＤゲート９６からの出力信号は、インバータ９７に入力される。インバータ９７からの出力信号は、スペアワード線ＷＬＳまたは隣接するワード線ＷＬを介して、メモリセルアレイＭＡの各メモリブロックＢ０〜Ｂ３の対応するＭＯＳＦＥＴのゲートに入力される。

ＡＮＤゲート９９には、デコード信号ＤＥＣ［ｉ＋１］およびシフト信号［ｉ＋１］が入力される。ＮＯＲゲート１００には、２つのＡＮＤゲート９８，９９からの出力信号が入力される。ＮＯＲゲート１００からの出力信号は、インバータ１０１に入力される。インバータ１０１からの出力信号は、対応するワード線ＷＬを介して、メモリセルアレイＭＡの各メモリブロックＢ０〜Ｂ３の対応するＭＯＳＦＥＴのゲートに入力される。

インバータ９７からの出力信号がスペアワード線ＷＬＳもしくは隣接するワード線ＷＬを介してメモリセルアレイＭＡの各メモリブロックＢ０〜Ｂ３の対応するＭＯＳＦＥＴのゲートに入力されるか、または、インバータ１０１からの出力信号が、対応するワード線ＷＬを介してメモリセルアレイＭＡの各メモリブロックＢ０〜Ｂ３の対応するＭＯＳＦＥＴのゲートに入力されるかは、デコード信号ＤＥＣ［ｉ＋１］およびシフト信号［ｉ＋１］に応じて選ばれる。これは、前述の図１に示すスペアスイッチＳＳＷおよびスイッチＳＷ０〜ＳＷ２が切換えられたことに相当する。

メモリブロック選択回路７は、図２に示す信号入力部１３と、図３に示す選択部１４とを含んで構成される。信号入力部１３には、２つのアドレス信号Ａ［８］，Ａ［９］が入力される。アドレス信号Ａ［８］は、インバータ８１および２つのＮＡＮＤゲート８５，８６に入力される。インバータ８１からの出力信号は、他の２つのＮＡＮＤゲート８３，８４に入力される。２つのＮＡＮＤゲート８５，８６のうち、一方のＮＡＮＤゲート８６には、アドレス信号Ａ［９］が入力され、他方のＮＡＮＤゲート８５には、インバータ８２を通過したアドレス信号Ａ［９］が入力される。他の２つのＮＡＮＤゲート８３，８４のうち、一方のＮＡＮＤゲート８４には、アドレス信号Ａ［９］が入力され、他方のＮＡＮＤゲート８３には、インバータ８２を通過したアドレス信号Ａ［９］が入力される。これによってアドレス信号Ａ［８］，Ａ［９］から正相および逆相の相補信号が生成される。

各ＮＡＮＤゲート８３〜８６の出力信号は、インバータ８７〜９０にそれぞれ入力される。各インバータ８７〜９０からの出力信号は、選択部１４の４つのＭＯＳＦＥＴＱ２０〜Ｑ２３のゲートにそれぞれ入力される。

各ＭＯＳＦＥＴＱ２０〜Ｑ２３のソースは、センスアンプ９に接続されている。各ＭＯＳＦＥＴＱ２０〜Ｑ２３のドレインは、４つのカラムデコーダ回路８ａ〜８ｄのうち対応するカラムデコーダ回路８のＭＯＳＦＥＴＱ１０〜Ｑ１７のソースに接続されている。各ＮＡＮＤゲート８３〜８６の出力信号に応じて、４つのカラムデコーダ回路８ａ〜８ｄのうち１つのカラムデコーダ回路８が選択される。

各カラムデコーダ回路８のＭＯＳＦＥＴＱ１０〜Ｑ１７のゲートには、カラム選択線ＣＳＬを介してアドレス信号Ａ［１０］〜Ａ［１７］がそれぞれ入力される。アドレス信号Ａ［１０］〜Ａ［１７］に応じて、選択されたカラムデコーダ回路８に対応するメモリブロックＢ０〜Ｂ３におけるビット線ＢＬが選択される。

センスアンプ信号入力部１５は、７つのインバータ１１０〜１１６と、ＮＯＲゲート１１７とを含む。ＮＯＲゲート１１７には、６つのインバータ１１０〜１１５を通過したクロック信号ＣＬＫと、残りのインバータ１１６を通過したクロック信号ＣＬＫとが入力される。ＮＯＲゲート１１７からの出力信号は、センスアンプイネーブル信号ＳＡＥとして、センスアンプ９に入力される。センスアンプ９は、センスアンプイネーブル信号ＳＡＥに基づいて、選択部１４の各ＭＯＳＦＥＴＱ２０〜Ｑ２３のソースから与えられる信号を増幅して出力値Ｑを出力する。

このように置換を行うワード線ＷＬのアドレスをメモリブロック毎に切換える切換方式では、シフト冗長回路６は、ロウデコーダ回路２に比べて段数が多くなり、論理回路が複雑になるので、アドレス信号がＨレベルとなって充分活性化するまでの時間が長くなる。それに合わせて周辺回路、たとえばセンスアンプＳＡの活性化信号を、遅延回路であるセンスアンプ信号入力部１５を用いて充分に遅らせる必要があるので、高速な読出し動作が困難になるという問題がある。またウエハプロセスの改善が進み、不良の発生率が低くなると、スペアのアドレスは、たとえば１個の回路で１個あれば足りるということが起こり得るので、スペア自体が無駄になる場合があるという問題がある。

このような切換方式に対して、置換を行うワード線ＷＬのアドレスをメモリブロック毎に切換えずに固定する固定方式が考えられる。固定方式では、切換方式に比べて高速な読出し動作が可能になり、不良の発生率が低い場合は、歩留まりを高くできるが、不良の発生率が高い場合は、歩留まりが低くなるという問題がある。

そこで本発明の半導体記憶装置では、置換を行うワード線ＷＬのアドレスをメモリブロック毎に切換える切換方式と固定する固定方式とを切換え可能にするために、図５および図６に示す構成を採用している。

＜実施の形態＞
図５および図６は、本発明の実施の一形態である半導体記憶装置２０の回路構成を示す図である。図５は、半導体記憶装置２０におけるロウデコーダ回路２、ヒューズ部２２、シフト冗長回路６、およびメモリブロック選択回路７の信号入力部１３の構成を示している。図６は、半導体記憶装置２０におけるメモリブロック選択回路７の選択部１４、カラムデコーダ回路８、メモリブロックＢ０〜Ｂ３、センスアンプ９、およびセンスアンプ信号入力部２３の構成を示している。図５および図６に示す半導体記憶装置２０は、境界線ＢＬ２で接続されている。図５，６に示す半導体記憶装置２０の構成および機能は、前述の図２、図３および図４に示す半導体記憶装置１の構成および機能と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。

本実施の形態は、図１〜図４に示すヒューズ部５に代えてヒューズ部２２を備えて構成される点と、図３に示すセンスアンプ信号入力部１５に代えてセンスアンプ信号入力部２３を備えて構成される点に特徴がある。ヒューズ部２２は、ヒューズ回路３、高速動作ヒューズＨＳＦＵＳＥおよびヒューズ選択回路２１を備える。

ヒューズ部２２のヒューズ選択回路２１は、ＮＡＮＤゲート１５０，１５２、インバータ１５１，１５３、ＡＮＤゲート７２，７３，７５，７６，７８，７９およびＮＯＲゲート７４，７７，８０を含む。ヒューズ部２２には、アドレス信号Ａ［８］，Ａ［９］が入力される。アドレス信号Ａ［８］は、ＮＡＮＤゲート１５０に入力される。ＮＡＮＤゲート１５０からの出力信号は、インバータ１５１およびＡＮＤゲート７８に入力される。インバータ１５１を通過したアドレス信号Ａ［８］は、他のＡＮＤゲート７９に入力される。

高速動作ヒューズＨＳＦＵＳＥは、抵抗素子を介して電源に接続されるとともに、インバータに接続される。このインバータからの出力される高速動作ヒューズ信号は、前述のアドレス信号Ａ［８］が入力されるＮＡＮＤゲート１５０と、前述のアドレス信号Ａ［９］が入力されるＮＡＮＤゲート１５２と、図６に示すセンスアンプ信号入力部２３のインバータ１６０と、図６に示すセンスアンプ信号入力部２３のＡＮＤゲート１６２とにそれぞれ入力される。

ヒューズ素子ＦＵＳＥ０は、抵抗素子Ｒ１を介して電源に接続される。ヒューズ素子ＦＵＳＥ０から入力されるヒューズ信号ＦＵＳＥ０［０］〜ＦＵＳＥ０［８］は、ヒューズ選択回路２１のＡＮＤゲート７２に入力される。同様に、他のヒューズ素子ＦＵＳＥ１〜ＦＵＳＥ３は、それぞれ抵抗素子Ｒ２〜Ｒ４を介して電源に接続され、各ヒューズ素子ＦＵＳＥ１〜ＦＵＳＥ３から入力されるヒューズ信号ＦＵＳＥ１［０］〜ＦＵＳＥ１［８］，ＦＵＳＥ２［０］〜ＦＵＳＥ２［８］，ＦＵＳＥ３［０］〜ＦＵＳＥ３［８］は、他のＡＮＤゲート７３，７５，７６にそれぞれ入力される。

ヒューズ素子ＦＵＳＥ１からヒューズ信号ＦＵＳＥ１［０］〜ＦＵＳＥ１［８］が入力されるＡＮＤゲート７３、およびヒューズ素子ＦＵＳＥ４からヒューズ信号ＦＵＳＥ４［０］〜ＦＵＳＥ４［８］が入力されるＡＮＤゲート７６には、ＮＡＮＤゲート１５２およびインバータ１５３を通過したアドレス信号Ａ［９］が入力される。ヒューズ素子ＦＵＳＥ０からヒューズ信号ＦＵＳＥ０［０］〜ＦＵＳＥ０［８］が入力されるＡＮＤゲート７２、およびヒューズ素子ＦＵＳＥ２からヒューズ信号ＦＵＳＥ２［０］〜ＦＵＳＥ２［８］が入力されるＡＮＤゲート７５には、ＮＡＮＤゲート１５２を通過したアドレス信号Ａ［９］が入力される。

ヒューズ素子ＦＵＳＥ０からヒューズ信号が入力されるＡＮＤゲート７２からの出力、およびヒューズ素子ＦＵＳＥ１からヒューズ信号が入力されるＡＮＤゲート７３からの出力は、ＮＯＲゲート７４に入力される。このＮＯＲゲート７４の出力は、前述のＮＡＮＤゲート１５０を通過したアドレス信号Ａ［８］が入力されるＡＮＤゲート７８に入力される。

ヒューズ素子ＦＵＳＥ２からヒューズ信号が入力されるＡＮＤゲート７５からの出力、およびヒューズ素子ＦＵＳＥ３からヒューズ信号が入力されるＡＮＤゲート７６からの出力は、他のＮＯＲゲート７７に入力される。このＮＯＲゲート７７の出力は、前述のインバータ１５１を通過したアドレス信号Ａ［８］が入力されるＡＮＤゲート７９に入力される。

これらのＡＮＤゲート７８からの出力、およびＡＮＤゲート７９からの出力は、ＮＯＲゲート８０に入力される。このＮＯＲゲート８０からの出力は、ヒューズ信号発生回路１１に入力される。各ヒューズ素子ＦＵＳＥ０〜ＦＵＳＥ３から入力されるヒューズ信号に応じて、４つのヒューズ素子ＦＵＳＥ０〜ＦＵＳＥ３のうちの１つが選択されて、そのヒューズ素子ＦＵＳＥｘから入力されるヒューズ信号ＦＵＳＥｘ［０］〜ＦＵＳＥｘ［８］がヒューズ信号発生回路１１に入力される。「ｘ」は、０〜３のいずれかの整数を示す。

センスアンプ信号入力部２３は、８つのインバータ１１０〜１１６，１６０と、２つのＡＮＤゲート１６１，１６２と、２つのＮＯＲゲート１６３，１１７とを含む。センスアンプ信号入力部２３では、前述の図３に示すセンスアンプ信号入力部１５と同様に、まずクロック信号ＣＬＫが、２つのインバータ１１０，１１６にそれぞれ入力される。ＡＮＤゲート１６１には、インバータ１６０からの出力信号およびインバータ１１５からの出力信号が入力される。他のＡＮＤゲート１６２には、インバータ１１３からの出力信号が入力される。ＮＯＲゲート１６３には、２つのＡＮＤゲート１６１，１６２からの出力信号が入力される。ＮＯＲゲート１１７には、ＮＯＲゲート１６３からの出力信号と、インバータ１１６を通過したクロック信号ＣＬＫとが入力される。

ＮＯＲゲート１１７からの出力信号は、センスアンプイネーブル信号ＳＡＥとして、センスアンプ９に入力される。センスアンプ９は、センスアンプイネーブル信号ＳＡＥに基づいて、選択部１４の各ＭＯＳＦＥＴＱ２０〜Ｑ２３のソースから与えられる信号を増幅して出力値Ｑを出力する。

本実施の形態において、信号線はワード線ＷＬに相当し、入出力線はワード選択線に相当し、不良信号線は、図１において不良があるワード線ＷＬに相当し、不良アドレス信号出力手段は、ヒューズ素子ＦＵＳＥｘに相当し、不良アドレス信号はヒューズ信号ＦＵＳＥｘ［０］〜ＦＵＳＥｘ［８］に相当する。また本実施の形態において、固定アドレス信号出力手段は、高速動作ヒューズＨＳＦＵＳＥおよび、高速動作ヒューズＨＳＦＵＳＥが切断されたときに置換を行うヒューズ素子ＦＵＳＥｘに相当し、固定アドレス線は、高速動作ヒューズＨＳＦＵＳＥが切断されたときに置換を行うヒューズ素子ＦＵＳＥｘで規定されるワード線ＷＬに相当し、固定アドレス信号は、高速動作ヒューズＨＳＦＵＳＥが切断されたときに置換を行うヒューズ素子ＦＵＳＥｘから出力されるヒューズ信号に相当し、活性化信号出力手段はセンスアンプ信号入力部２３に相当し、活性化信号はセンスアンプイネーブル信号ＳＡＥに相当し、書込読出手段は、センスアンプ９に相当する。

本実施の形態の半導体記憶装置２０では、図２に示す本発明の前提となる半導体記憶装置１の構成に加えて、高速動作ヒューズＨＳＦＵＳＥを設け、高速動作ヒューズＨＳＦＵＳＥが切断されたときに、置換を行うアドレスが、アドレス信号Ａ［９:８］によらずＦＵＳＥ０に固定されるように構成される。また本実施の形態では、高速動作ヒューズＨＳＦＵＳＥが切断されたときに、センスアンプイネーブル信号ＳＡＥの遅延時間が少なくなるようにしている。

これによって、不良の発生が多いときは、高速動作ヒューズＨＳＦＵＳＥを切断せずに、動作速度よりも不良のあるワード線ＷＬの置換を優先することができる。このとき、冗長回路の動作に時間がかかるので、センスアンプイネーブル信号ＳＡＥを遅延しなければならず、動作が遅くなるが、メモリブロックＢ０〜Ｂ３毎に１つの不良のワード線ＷＬまで置換できるので、高い歩留りを期待できる。

また、ワード線ＷＬの不良の発生が少なくなったときには、高速動作ヒューズＨＳＦＵＳＥを切断し、置換を行うアドレスを、アドレス信号Ａ［９:８］によらずＦＵＳＥ０に固定する。これによって、冗長回路のアドレス信号Ａ［９:８］からの遅延がなくなり、より高速のロウデコーダ回路２の遅延時間に合わせて遅延時間を設定することができる。したがって、動作速度を速くすることができる。

以上のように本実施の形態によれば、不良の発生率が高いときには、動作速度よりも不良の置換を優先し、不良の発生率が低くなったときには動作速度を高くすることができる。したがって、置換を行うワード線ＷＬのアドレスをメモリブロック毎に切換える切換方式と前記置換を行うワード線ＷＬのアドレスを固定する固定方式とを切換え可能な半導体記憶装置２０を実現することができる。

また本実施の形態では、冗長回路として、シフト冗長回路６が用いられる。シフト冗長回路６では、各ワード線ＷＬおよびスペアワード線ＷＬＳとワード選択線０〜Ｆ０との接続が、シフトするように切換えられるので、接続の切換えに時間を要する。したがって、前述のように高速動作ヒューズＨＳＦＵＳＥを設けて、不良の発生率が低い場合に切換え先を固定する効果が特に発揮される。

前述の実施の形態では、冗長回路にシフト冗長回路を適用した例を示したが、本発明の実施の他の形態では、他の冗長回路方式でも複数の置換アドレスをアドレス信号によって切換える冗長回路を備えたもので、かつその冗長回路が置換アドレスを１つに固定すると回路の遅延時間が短くなるものであれば、同様に実施することができ、本実施の形態と同様の効果を得ることができる。

また本実施の形態では、スペアワード線ＷＬＳのための冗長回路の場合を示したが、本発明の実施の他の形態では、スペアビット線／ソース線のための冗長回路の場合にも好適に用いることができる。

また本実施の形態では、周辺回路のセンスアンプ９の活性化信号であるセンスアンプイネーブル信号ＳＡＥの遅延時間を切換える構成であるが、本発明の実施の他の形態では、書込み回路など他の周辺回路の活性化信号の遅延時間を切換えるように構成することもできる。

本発明の前提となる半導体記憶装置１の構成を模式的に示す図である。 図１に示す半導体記憶装置１の回路構成を示す図である。 図１に示す半導体記憶装置１の回路構成を示す図である。 ヒューズ信号発生回路１１の構成を示す図である。 本発明の実施の一形態である半導体記憶装置２０の回路構成を示す図である。 本発明の実施の一形態である半導体記憶装置２０の回路構成を示す図である。

符号の説明

１，２０ 半導体記憶装置、２ ロウデコーダ回路、３ ヒューズ回路、４，２１ ヒューズ選択回路、５，２２ ヒューズ部、６ シフト冗長回路、７ ブロック選択回路、８ａ〜８ｄ カラムデコーダ回路、９ センスアンプ、１１ ヒューズ信号発生回路、１２ シフト制御回路、１３ 信号入力部、１４ 選択部、１５，２３ センスアンプ信号入力部、Ｂ０〜Ｂ３ メモリブロック、ＭＡ メモリセルアレイ。

Claims (2)

1. 複数のメモリセルを含むメモリセルアレイと、
   前記複数のメモリセルから特定のメモリセルを選択してデータの書込動作および読出動作の少なくとも一方を行うための複数の信号線と、
   前記信号線に信号を入出力するための入出力線と、
   前記複数の信号線のうちの不良信号線を特定するための不良アドレス信号を出力する不良アドレス信号出力手段と、
   前記複数の信号線のうちの予め定める固定信号線を特定するための固定アドレス信号を出力する固定アドレス信号出力手段と、
   前記入出力線と前記信号線との接続を切換える冗長回路と、
   前記特定のメモリセルへのデータの書込動作および読出動作の少なくとも一方を行うための活性化信号を出力する活性化信号出力手段と、
   前記活性化信号が入力されると、前記特定のメモリセルへのデータの書込動作および読出動作の少なくとも一方を行う書込読出手段とを備え、
   前記冗長回路は、
   前記不良アドレス信号が入力されると、前記不良アドレス信号に基づいて、前記不良信号線が他の信号線によって置換されるように、前記入出力線と前記信号線との接続を切換え、
   前記固定アドレス信号が入力されると、前記固定アドレス信号に基づいて、前記固定信号線が、予め定める他の固定信号線によって置換されるように、前記入出力線と前記信号線との接続を切換え、
   前記活性化信号出力手段は、
   前記固定アドレス信号が前記冗長回路に入力されてから前記活性化信号が出力されるまでの遅延時間が、前記不良アドレス信号が前記冗長回路に入力されてから前記活性化信号が出力されるまでの遅延時間よりも小さくなるように、前記活性化信号を出力することを特徴とする半導体記憶装置。
2. 前記冗長回路は、シフト冗長回路であることを特徴とする請求項１に記載の半導体記憶装置。

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