JP2004153174A - 半導体装置 - Google Patents
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Abstract
【課題】フューズ回路にも、ダミー構造を設け、平坦性と線幅制御性を維持しつつ、かつ切断マージン低下や基板ダメージを回避することのできる半導体装置を提供する。
【解決手段】半導体装置は、主表面を有する半導体基板と、前記主表面上方に形成され、所定の切断点を有するフューズ素子を含むフューズ回路と、前記フューズ回路下方の前記半導体基板表面に形成された第１シャロートレンチアイソレーション領域と、前記切断点を中心とした所定領域を除外して、前記第１シャロートレンチアイソレーション領域を貫通して形成された複数の活性領域ダミーと、を有する。
【選択図】 図１
【解決手段】半導体装置は、主表面を有する半導体基板と、前記主表面上方に形成され、所定の切断点を有するフューズ素子を含むフューズ回路と、前記フューズ回路下方の前記半導体基板表面に形成された第１シャロートレンチアイソレーション領域と、前記切断点を中心とした所定領域を除外して、前記第１シャロートレンチアイソレーション領域を貫通して形成された複数の活性領域ダミーと、を有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に電気回路としては機能しないダミー構造とフューズ回路を有する半導体装置に関する。ダミー構造としては活性領域ダミー、ゲート電極ダミー等がある。
【０００２】
【従来の技術】
近年、半導体集積回路装置の集積度の向上に伴い、素子分離技術としてＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）に代って平坦性に優れたＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）が採用されるようになった。ゲート長は益々短くなり、ゲート電極のパターニングには高い加工精度が要求される。
【０００３】
例えば、シリコン基板上に、バッファ酸化シリコン膜、窒化シリコン膜を形成し、活性領域を画定する素子分離領域の形状を有する開口を形成する。窒化シリコン膜をマスクとし、シリコン基板をエッチングして素子分離用溝（トレンチ）を形成する。
【０００４】
酸化シリコン膜等の絶縁層を堆積し、素子分離用溝を埋め込む。窒化シリコン膜上に堆積した不要な絶縁膜を化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）で除去する。（トレンチアイソレーション型素子分離領域を備え、平坦な表面を有するシリコン基板が得られる。
【０００５】
窒化シリコン膜のマスクを除去し、必要なイオン注入を行なった後、活性領域表面にゲート酸化膜、多結晶シリコン膜を形成し、ホトレジストパターンを用いた異方性エッチングによりゲート電極（及びワード線）をパターニングする。高精度のパターニングにより、ゲート長の短いゲート電極が形成される。
【０００６】
ゲート電極両側にエクステンション領域用のイオン注入を行なった後、酸化シリコン膜等の絶縁膜を堆積し、異方性エッチングを行なってサイドウォールスペーサを形成する。ゲート電極及びサイドウォールスペーサをマスクとし、高濃度のソース／ドレイン領域用のイオン注入を行う。アニ−リングを行い、イオン注入した不純物を活性化する。
【０００７】
ゲート電極及びソース／ドレイン領域の抵抗を低減したい場合には、さらにシリコン基板表面上にＣｏ等のシリサイド化可能な金属層を堆積し、シリサイド化反応を行って露出しているシリコン表面にシリサイド層を形成する。
【０００８】
その後、ゲート電極を埋め込む層間絶縁膜を堆積する。ゲート電極等に基づく表面の凹凸をＣＭＰを行って平坦化する。電極引き出し用のコンタクト孔を異方性エッチングにより形成する。ローカル配線用溝を同時に形成してもよい。Ｔｉ層、ＴｉＮ層、Ｗ層等の金属層を堆積し、コンタクト孔を埋め込む。層間絶縁膜表面上に堆積した不要の金属層をＣＭＰ等により除去する。このようにして、半導体素子の電極を上部に引き出すコンタクトプラグが形成される。その後、必要な上層配線及び層間絶縁膜を形成する。
【０００９】
ＳＴＩ作成工程において、素子分離領域の分布に大きなバラツキがあると、太幅の溝に埋め込まれた酸化シリコン膜中央部が他より早く研磨されてしまうディッシングが生じる。又、太幅の溝にはされまれた細幅の活性領域や、細幅の活性領域が密集している領域においては、ＣＭＰが窒化シリコン膜で停止せず、活性領域が研磨されてしまうエロージョンが生じる。
【００１０】
このような現象により、基板表面の平坦性が失われると、その後の上層に対するリソグラフィ工程に影響を与える。高精度のホトリソグラフィーは、下地表面が平坦なことを要求する。表面に凹凸があると、ホトリソグラフィにおける像転写精度が低下してしまう。表面の平坦性を確保するためには、素子分離領域によって画定される活性領域の他、活性領域ダミーを配置することが望まれる。
【００１１】
シリコン基板表面上のゲート電極は、集積度が高く、最も高い加工精度が必要とされる。ゲート電極のエッチングにおいてエッチング対象領域の分布にバラツキがあると、エッチレートにバラツキを生じてしまう。ゲート電極の分布を均一化させるため、ゲート電極ダミーを形成することが望まれる。
【００１２】
このようなダミーパターンは、設計時の負担を軽減するため、一般的にある規則に従うデータ処理により、自動的に発生される。ダミー構造を形成することにより新たな課題が生じることもある。
【００１３】
一方、一層の高集積化が進む半導体装置において、高い歩留まりを確保することはますます困難になってきている。そのため、冗長回路を用意し、一部の不良回路を冗長回路で置き換え、不良のある半導体装置を救済することが一般的に行われている。冗長回路への置き換えを行うため、フューズ回路が用いられる。
【００１４】
フューズ素子は切断対象外のフューズ素子が誤って切断されないように、レーザ光の光径に対して適切に設計する必要がある。そのため、フュ−ズ素子はレーザ光の光径に依存した比較的大きな領域を必要とする。
【００１５】
さらに冗長回路の規模が大きくなり、それに伴いフューズ素子の数が増加した場合、半導体装置内に占めるフューズ回路の面積が大きくなる。ガードリングＧＲ内部ににも、通常の回路部と同様に平坦化目的のダミーパターンＤＰの挿入が必要になる。
【００１６】
前述のように、活性領域ダミーやゲート電極ダミーのパターンは通常自動発生される。フューズ回路内のダミーパターンも例外ではない。フューズ回路内にダミーパターンを配列すると、フューズ切断工程のマージンが低下したり、基板にダメージを与えることもある。
【００１７】
フューズ回路の下方にタングステン等のブロック層を設ける提案もある。フューズはレーザアブレーションにより切断する。ブロック層はレーザアブレーションを制御性よく停止する。
【００１８】
【特許文献１】
特開平１１−３４５８８０号公報
【００１９】
【発明が解決しようとする課題】
本発明の目的は、フューズ回路にも、ダミー構造を設け、平坦性と線幅制御性を維持しつつ、かつ切断マージン低下や基板ダメージを回避することのできる半導体装置を提供することである。
【００２０】
【課題を解決するための手段】
本発明の１観点によれば、主表面を有する半導体基板と、前記主表面上方に形成され、所定の切断点を有するフューズ素子を含むフューズ回路と、前記フューズ回路下方の前記半導体基板表面に形成された第１シャロートレンチアイソレーション領域と、前記切断点を中心とした所定領域を除外して、前記第１シャロートレンチアイソレーション領域を貫通して形成された複数の活性領域ダミーと、を有する半導体装置が提供される。
【００２１】
本発明の他の観点によれば、主表面を有する半導体基板と、前記主表面上方に形成され、所定の切断点を有するフューズ素子を含むフューズ回路と、前記フューズ回路下方の前記半導体基板表面に形成された第１シャロートレンチアイソレーション領域と、前記第１シャロートレンチアイソレーション領域を貫通して形成された複数の活性領域ダミーと、前記活性領域ダミーの半導体表面を覆う絶縁膜と、を有する半導体装置が提供される。
【００２２】
【発明の実施の形態】
先ず、本発明者等の開発に従い判明した状況を説明する。まず、ダミー領域形成工程の例を説明する。
【００２３】
図９（Ａ）に示すように、シリコン基板１表面上に、９００℃の塩酸酸化により、酸化シリコン膜２を厚さ約１０ｎｍ成長する。酸化シリコン膜２の上に、化学気相堆積（ＣＶＤ）により、窒化シリコン膜３を厚さ約１１０ｎｍ成膜する。
【００２４】
窒化シリコン膜３の上にレジストパターンを形成し、異方性エッチングにより窒化シリコン膜３、酸化シリコン膜２をエッチングする。その後レジストパターンは除去する。次に、窒化シリコン膜３をマスクとして、シリコン基板１の異方性エッチングを行なう。シリコン基板表面層をエッチングし、例えば、深さ約３００ｎｍのトレンチを形成する。
【００２５】
図９（Ｂ）に示すように、トレンチを形成したシリコン基板上に、ＣＶＤにより酸化シリコン膜４を厚さ約５００ｎｍ成膜する。窒化シリコン膜３をストッパとして、窒化シリコン膜３上に堆積した不要の酸化シリコン膜４をＣＭＰにより除去する。トレンチアイソレーションが形成される。活性領域ダミーを形成することにより、素子分離領域を均一化することができ、ディッシングやエロージョンを低減することができる。
【００２６】
図９（Ｃ）に示すように、熱燐酸溶液を用い、窒化シリコン膜３を除去する。酸化シリコン膜２も弗酸溶液により除去してもよい。この場合は、新たに酸化シリコン膜２’を厚さ約１０ｎｍ程度９００℃の塩酸酸化により成長する。シリコン基板１表面上に、ｎチャネル領域、ｐチャネル領域を分離するレジストマスクを形成し、それぞれ別箇のイオン注入を行ない、ウエル領域を形成する。
【００２７】
例えば、ドーズ量約１×１０１３ｃｍ−２程度の不純物をイオン注入する。このようにして、ｎウエル６、ｐウエル５を作成する。その後、イオン注入に用いた酸化シリコン膜２’を除去する。
【００２８】
図１０（Ｄ）に示すように、露出したシリコン表面に熱酸化により、厚さ約１ｎｍのゲート酸化膜７を成長する。ゲート酸化膜７の上に、多結晶シリコン層８をＣＶＤにより厚さ約１１０ｎｍ成膜する。多結晶シリコン層８の上に、ゲート電極のパターンを有するレジストパターンＰＲＧを形成する。ゲート電極ダミーのパターンも含まれる。レジストパターンＰＲＧをマスクとし、多結晶シリコン層８のエッチングを行なう。活性領域上にゲート電極が形成される。活性領域ダミー上に、ゲート電極ダミーが形成される。
【００２９】
孤立したゲート電極と密集したゲート電極とが混在すると、孤立したゲート電極は過度にエッチングされ易い。ゲート電極ダミーを配置することにより、ゲート電極のエッチングを均一化することができる。続いて、ｐチャネル領域、ｎチャネル領域別箇に、例えば、ドーズ量約１×１０１４ｃｍ−２のイオン注入を行ない、エクステンション領域Ｅを形成する。
【００３０】
図１０（Ｅ）に示すように、基板表面上に、酸化シリコン層９をＣＶＤにより厚さ約１００ｎｍ成膜する。酸化シリコン膜９に対し異方性エッチングを行ない、平坦な表面上の酸化シリコン膜９を除去する。ゲート電極８の側壁上に、酸化シリコン膜９が残り、サイドウォールスペーサを形成する。
【００３１】
図１０（Ｆ）に示すように、ｎチャネル領域、ｐチャネル領域別箇に高濃度の不純物イオン注入を行ない、例えば、ドーズ量約１×１０１５ｃｍ−２の不純物をイオン注入し、高濃度のソース／ドレイン領域Ｓ／Ｄを形成する。イオン注入後、約１０５０℃のラピッドサーマルアニール（ＲＴＡ）を行うことにより、イオン注入された不純物を活性化する。
【００３２】
次に、基板１表面上に、スパッタリングによりコバルト膜１０を、例えば厚さ５ｎｍ成膜する。８５０℃程度でアニールを行うことにより、ゲート電極８表面上及び露出しているソース／ドレイン領域Ｓ／Ｄ表面上にコバルトシリサイド層を形成する。
【００３３】
図１１（Ｇ）に示すように、コバルトシリサイド層１０ｘを形成した後、未反応の金属層を除去し、窒化シリコン膜１１を厚さ約４０ｎｍＣＶＤにより成膜する。窒化シリコン膜１１上に、酸化シリコン膜１２を厚さ約６５０ｎｍ成膜する。酸化シリコン膜１２表面を、ＣＭＰにより平坦化した後、その表面上にレジストパターンＰＲＬを形成し、コンタクト孔を異方性エッチングにより形成する。エッチング後ホトレジストパターンＰＲＬは除去する。
【００３４】
図１１（Ｈ）に示すように、コンタクト孔を形成した基板表面上にチタン膜、窒化チタン膜をそれぞれ厚さ約１０ｎｍづつＣＶＤにより成膜し、さらにタングステン膜をＣＶＤにより厚さ約２００ｎｍ成膜する。コンタクト孔は、積層金属層１３のコンタクトプラグにより埋め戻される。酸化シリコン膜１２表面上に堆積した不要な金属層は、ＣＭＰにより除去する。コンタクトプラグと共にローカル配線を形成してもよい。このようにして、図中右側にＭＯＳトランジスタが形成されると共に、図中左側にダミー構造が形成される。
【００３５】
図１１（Ｉ）は、このようにして形成されるダミー構造の構成を概略的に示す。素子分離領域４を貫通して、活性領域ダミー１８が形成される。活性領域ダミーの上にゲート電極ダミー１９が形成される。
【００３６】
以上説明した例においては、活性領域ダミー、ゲート電極ダミーが積層されて積層ダミー構造を形成した。活性領域ダミーとゲート電極ダミーとを同一位置に作成することにより、寄生容量を均一化し、ウエル間の短絡を防止することが容易になった。積層ダミーの構造は、上述のものに限らない。また、活性領域ダミーとゲート電極ダミーの一方のみを設けてもよい。
【００３７】
図１２は、フューズ回路の平面構成の例を示す。ガードリングＧＲで囲まれたフューズ領域内に、複数のフューズＦが形成されている。フューズＦの下方には、ダミーパターンＤＰが配列されている。ダミーパターンは、図１１（Ｉ）に示したような、活性領域ダミー、ゲート電極ダミー、又はこれらの積層である。ダミーパターンの下方には、ｎ型ウエルＮＷが形成されている。フューズ素子Ｆの所定の位置ＢＰにレーザ光を照射し、フューズＦを切断する。フューズＦは、例えばアルミニュームやタングステンによって形成されている。
【００３８】
多層配線の場合、下層の配線材料としてはＣｕが用いられることが一般的になった。最上層の配線にアルミニュームやタングステンを用いる場合、フューズＦは最上層配線と共に形成される。ダミーパターンＤＰが自動設計により配列され、フュ−ズＦがダミーパターンＤＰとは別箇に設計されると、フューズＦの下方のダミーパターンＤＰは、フューズ毎に異なる配置を取る。図中、上方のフューズＦと下方のフューズＦとは、切断点ＢＰ近傍のダミーパターンＤＰの配列が異なる。
【００３９】
切断点直下におけるダミーパターンＤＰの配置状態が異なると、切断点直下の状態が異なることになる。レーザ光照射時のフューズ切断の具合に影響を与え、マージンの小さい不安定なフロセスになってしまう。
【００４０】
例えば、切断点直下にダミーがあるかないかで、半導体基板表面でのレーザ光の反射が異なり、最適な切断条件に違いが生じる。切断点直下にポリシリコンゲート電極ダミーが配置されたり、シリサイド化された活性領域ダミーが配置された場合は、レーザ光の反射に影響するのみでなく、ダミーパターンＤＰがレーザ光を吸収し、半導体基板にダメージを与える場合もある。
【００４１】
以下、本発明の実施例を説明する。
図１は、本発明の第１の実施例による半導体装置の平面構成を示す。半導体装置が１１層の多層配線を有する場合を例に取る。図中、上方には主回路領域ＭＣが配置され、図９（Ａ）〜１１（Ｈ）を参照して説明したようなＭＯＳトランジスタや活性領域ダミー１８、ゲート電極ダミー１９が形成されている。多層配線と同一の金属層を用い、ループ状のガードリングＧＲがフューズ回路領域を囲んで形成されている。
【００４２】
フューズ回路領域にも、活性領域ダミー１８が配列されている。最上層の第１１配線層Ｍ１１Ｌによって、フューズ素子Ｆが形成され、活性領域ダミー１８上方で、フューズ回路領域を横断して配置されている。
【００４３】
フューズ素子Ｆには、切断点ＢＰが設定されている。切断点ＢＰを中心として、直径Ｘ＋２αの領域には、活性領域ダミー１８が形成されていない。ここで、Ｘはレーザ光のスポット径（直径）であり、αはレーザ光のスポットとフューズの切断点ＢＰとの位置ずれ量である。
【００４４】
すなわち、切断点ＢＰにレーザ光の中心が配置されると、その周囲半径Ｘ／２の領域にレーザ光が照射される。レーザ光の中心がαずれると、レーザ光の照射され得る領域は、半径Ｘ／２＋α（直径Ｘ＋２α）となる。レーザ光の照射され得る領域には活性領域ダミー１８は配置されない。例えば、切断点ＢＰから半径２μｍ以内の範囲には活性領域ダミー１８が配列されない。
【００４５】
図２は、図１のＩＩ−ＩＩ線に沿うフューズ装置の断面構成を示す。
シリコン基板１の表面にシャロートレンチアイソレーション〈ＳＴＩ）による素子分離領域４が形成されている。フューズ回路領域においても、素子分離領域４を貫通する活性領域ダミー１８が設けられている。活性領域ダミー１８の表面には、シリサイド層１０ｘが形成されている。シリサイド層１０ｘを覆うように、窒化シリコン層１１が形成されている。
【００４６】
窒化シリコン層１１の表面上に、酸化シリコン層等の層間絶縁膜１２が形成されている。層間絶縁膜１２、窒化シリコン層１１を貫通して、コンタクトプラグ１３が形成されている（図１１（Ｈ））。なお、ガードリングにおいては、コンタクトプラグ１３作成と同一工程により、リング状のガードリング１７が形成されている。
【００４７】
コンタクトプラグ１３、ガードリング１７を覆って、層間絶縁膜１２表面上に、ＳｉＮやＳｉＣ等のＣｕ拡散防止兼エッチストッパ層２０が例えば厚さ約５０ｎｍ形成される。拡散防止兼エッチストッパ層２０の上に、酸化シリコンや登録商標ＳｉＬＫ等の絶縁層２１が例えば厚さ約５００ｎｍ形成される。絶縁層２１の表面には、再びＳｉＮやＳｉＣ等で形成されたハードマスク層２２が厚さ約５０ｎｍ積層される。ホトレジスト工程を用いた異方性エッチングにより、ビア孔や配線用トレンチを形成する。ホトレジストパターンを除去し、ＴａＮ等のバリアメタル層、Ｃｕのシードメタル層をスパッタリングした後、メッキによりＣｕ等の金属材料層を埋め込む。
【００４８】
ハードマスク層２２表面上の不要な金属層は、ＣＭＰにより除去する。このようにして、第１配線層Ｍ１Ｌが形成される。第１配線層Ｍ１Ｌ形成後、半導体基板表面にＳｉＮやＳｉＣ等のＣｕ拡散防止兼エッチングストッパ層２３を厚さ約５０ｎｍ形成する。同様の構成により、第２配線層〜第４配線層Ｍ２Ｌ〜Ｍ４Ｌを形成する。
【００４９】
第４配線層Ｍ４Ｌを形成した後、その上に、ＳｉＮ等のＣｕ拡散防止層２４を厚さ約７０ｎｍ、酸化シリコンやＳｉＯＣ等の絶縁層２５を厚さ約３３０ｎｍ、ＳｉＮやＳｉＣ等のエッチストッパ層２６を厚さ約３０ｎｍ、酸化シリコンやＳｉＯＣ等の絶縁層２７を厚さ約３５０ｎｍ積層する。この積層絶縁積層内に配線用トレンチ、ビア孔を形成する。続いて、ＴａＮ等のバリアメタル層、Ｃｕ等のシードメタル層をスパッタリングした後、メッキによりＣｕ等の金属材料層を埋め込む。絶縁層表面上の不要な金属層をＣＭＰにより除去する。このようにして第５配線層Ｍ５Ｌが形成される。同様の構成により、第６配線層〜第８配線層Ｍ６Ｌ〜Ｍ８Ｌを形成する。
【００５０】
第８配線層Ｍ８Ｌを形成した後、その上に、ＳｉＮやＳｉＣのＣｕ拡散防止層２９を厚さ約７０ｎｍ、酸化シリコンやＳｉＯＣ等の絶縁層３０を厚さ約５３０ｎｍ、ＳｉＮやＳｉＣのエッチングストッパ層３１を厚さ約２０ｎｍ、酸化シリコンやＳｉＯＣ等の絶縁層３２を厚さ約８５０ｎｍ積層する。
【００５１】
積層絶縁層に配線用トレンチ、ビア孔を形成する。続いてＴａＮ等のバリアメタル層、Ｃｕシードメタル層をスパッタリングした後、メッキにより金属材料層を埋め込む。絶縁層表面上の不要な金属材料層をＣＭＰにより除去する。このようにして第９配線層Ｍ９Ｌが形成される。同様の構成により、第１０配線層Ｍ１０Ｌが形成される。
【００５２】
第１０配線層Ｍ１０Ｌの上に、ＳｉＮやＳｉＣのＣｕ拡散防止層３５を厚さ約７０ｎｍ、酸化シリコン等の絶縁層３６を厚さ約６００ｎｍ積層する。これらの絶縁層を貫通して、導電体３８が埋め込まれる。さらに、必要に応じてＳｉＣ，ＳｉＮ等の絶縁層３９を介して、アルミ等の電極層４１が例えば厚さ１１７０ｎｍ堆積され、レジストパターンを用いた異方性エッチングにより第１１配線層Ｍ１１Ｌが形成される。第１１配線層Ｍ１１Ｌを覆い、酸化シリコン層３７、ＳｉＮ層４０等が積層される。酸化シリコン層３７、ＳｉＮ層４０の所要部を除去し、パッド電極及びフューズ切断部を露出する開口を形成する。
【００５３】
本実施例においては、フューズ回路領域内に活性領域ダミー１８が形成され、活性領域ダミーの表面にはシリサイド層１０ｘが形成されている。しかし、フューズ切断点ＢＰの周囲、半径Ｘ／２＋αの領域には活性領域ダミー１８は配置されない。従って、活性領域ダミーによって、レーザ照射の最適条件が変化することも、基板にダメージを与えることもない。
【００５４】
図３、図４は、第１の実施例の変形例を示す。図３は平面図、図４は、図３の構成のＩＶ−ＩＶ線沿う断面である。第１の実施例においては、各フューズＦの切断
点ＢＰを中心とした直径Ｘ＋２αの領域には、活性領域ダミーを形成しなかったが、図２に示すように、活性領域ダミー１８の表面には、シリサイド層１０ｘが形成されていた。
【００５５】
本変形例においては、各活性領域ダミー１８の表面を絶縁層９で覆う。絶縁層９で覆われることにより、活性領域ダミー１８の表面はシリサイド化されない。従って、フューズ切断工程におけるダミー配置による影響はより低い。その他の点は第１の実施例同様である。
【００５６】
図５、図６は、本発明の第２の実施例による半導体装置の構成を示す。図５は平面図、図６は、図５のＶ−Ｖ線に沿う断面図である。
本実施例においては、ダミーパターンが活性領域ダミー１８とゲート電極ダミー１９との積層によって形成されている。積層ダミー１８、１９は、フューズ素子Ｆの切断点ＢＰを中心とした直径Ｘ＋２αの領域には配置されていない。ゲート電極ダミーを用いることにより、回路領域でのゲート電極のパターニングを精度を確保しつつ、フューズ領域においては切断点から所定範囲内にダミーパターンを配置しないことにより、切断時の切断マージンを確保すると共に、基板へのダメージを回避できる。その他の点は第１の実施例同様である。
【００５７】
図７、図８は、本発明の第３の実施例による半導体装置を示す。図７は平面図、図８は図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面構成を示す。
本実施例においては、フューズ回路領域全域に活性領域ダミーが形成される。すなわち、活性領域ダミ−は切断点ＢＰ直下にも配列される。フューズ回路領域において、活性領域ダミー１８表面を覆うように、広い絶縁膜４２が形成されている。絶縁膜４２は、活性領域ダミー１８の表面がシリサイド化されることを防止する。
【００５８】
活性領域ダミー１８には、シリコン基板表面が露出している。シリコン基板表面を酸化シリコン等の絶縁層４２が覆っている。この構成は、ＳＴＩ下にシリコン基板が存在する構成と類似と考えられる。段差構造はあるが、レーザ光の反射に与える影響は限られたものであろう。切断点ＢＰ直下に活性領域ダミー１８は存在するが、多結晶シリコン層やシリサイド層は存在しないため、レーザ光の吸収は限定されたものであり、動作マージンを確保し、基板へのダメージを低減することが可能である。
【００５９】
以上実施例に沿って本発明を説明したが、本発明はこれらに限られるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者にとって自明であろう。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ダミー構造を配置しても、フューズ回路の切断特性に与える影響を低減することができる。又、基板にダメージを与える影響も低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の一部平面図である。
【図２】本発明の第１の実施例による半導体装置の一部断面図である。
【図３】本発明の第１の実施例の変形例による半導体装置の一部平面図である。
【図４】本発明の第１の実施例の変形例による半導体装置の一部断面図である。
【図５】本発明の第２の実施例による半導体装置の一部平面図である。
【図６】本発明の第２の実施例による半導体装置の一部断面図である。
【図７】本発明の第３の実施例による半導体装置の一部平面図である。
【図８】本発明の第３の実施例による半導体装置の一部断面図である。
【図９】関連技術によるダミーパターン形成工程を示す断面図である。
【図１０】関連技術によるダミーパターン形成工程を示す断面図である。
【図１１】関連技術によるダミーパターン形成工程を示す断面図である。
【図１２】関連技術によるフューズ素子の配置を示す平面図である。
【符号の説明】
１ シリコン基板
２ バッファ酸化シリコン膜
２’ 酸化シリコン膜
３ 窒化シリコン膜
４ 酸化シリコン膜
５ ｐウエル
６ ｎウエル
７ ゲート酸化膜
８ 多結晶シリコン膜
９ サイドウォールスペーサ
１０ コバルト膜
１０ｘ コバルトシリサイド膜
１１ 窒化シリコン膜、
１２ 層間絶縁膜（酸化シリコン膜）
１３ 金属積層（ローカル配線）
１８ 活性領域ダミー
１９ ゲート電極ダミー
Ｆ フューズ素子
ＭｉＬ 第ｉ金属配線層
ＢＰ 切断点
ＧＲ ガードリング
ＭＣ 主回路
ＮＷ ｎウエル
【発明の属する技術分野】
本発明は半導体装置に関し、特に電気回路としては機能しないダミー構造とフューズ回路を有する半導体装置に関する。ダミー構造としては活性領域ダミー、ゲート電極ダミー等がある。
【０００２】
【従来の技術】
近年、半導体集積回路装置の集積度の向上に伴い、素子分離技術としてＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）に代って平坦性に優れたＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）が採用されるようになった。ゲート長は益々短くなり、ゲート電極のパターニングには高い加工精度が要求される。
【０００３】
例えば、シリコン基板上に、バッファ酸化シリコン膜、窒化シリコン膜を形成し、活性領域を画定する素子分離領域の形状を有する開口を形成する。窒化シリコン膜をマスクとし、シリコン基板をエッチングして素子分離用溝（トレンチ）を形成する。
【０００４】
酸化シリコン膜等の絶縁層を堆積し、素子分離用溝を埋め込む。窒化シリコン膜上に堆積した不要な絶縁膜を化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）で除去する。（トレンチアイソレーション型素子分離領域を備え、平坦な表面を有するシリコン基板が得られる。
【０００５】
窒化シリコン膜のマスクを除去し、必要なイオン注入を行なった後、活性領域表面にゲート酸化膜、多結晶シリコン膜を形成し、ホトレジストパターンを用いた異方性エッチングによりゲート電極（及びワード線）をパターニングする。高精度のパターニングにより、ゲート長の短いゲート電極が形成される。
【０００６】
ゲート電極両側にエクステンション領域用のイオン注入を行なった後、酸化シリコン膜等の絶縁膜を堆積し、異方性エッチングを行なってサイドウォールスペーサを形成する。ゲート電極及びサイドウォールスペーサをマスクとし、高濃度のソース／ドレイン領域用のイオン注入を行う。アニ−リングを行い、イオン注入した不純物を活性化する。
【０００７】
ゲート電極及びソース／ドレイン領域の抵抗を低減したい場合には、さらにシリコン基板表面上にＣｏ等のシリサイド化可能な金属層を堆積し、シリサイド化反応を行って露出しているシリコン表面にシリサイド層を形成する。
【０００８】
その後、ゲート電極を埋め込む層間絶縁膜を堆積する。ゲート電極等に基づく表面の凹凸をＣＭＰを行って平坦化する。電極引き出し用のコンタクト孔を異方性エッチングにより形成する。ローカル配線用溝を同時に形成してもよい。Ｔｉ層、ＴｉＮ層、Ｗ層等の金属層を堆積し、コンタクト孔を埋め込む。層間絶縁膜表面上に堆積した不要の金属層をＣＭＰ等により除去する。このようにして、半導体素子の電極を上部に引き出すコンタクトプラグが形成される。その後、必要な上層配線及び層間絶縁膜を形成する。
【０００９】
ＳＴＩ作成工程において、素子分離領域の分布に大きなバラツキがあると、太幅の溝に埋め込まれた酸化シリコン膜中央部が他より早く研磨されてしまうディッシングが生じる。又、太幅の溝にはされまれた細幅の活性領域や、細幅の活性領域が密集している領域においては、ＣＭＰが窒化シリコン膜で停止せず、活性領域が研磨されてしまうエロージョンが生じる。
【００１０】
このような現象により、基板表面の平坦性が失われると、その後の上層に対するリソグラフィ工程に影響を与える。高精度のホトリソグラフィーは、下地表面が平坦なことを要求する。表面に凹凸があると、ホトリソグラフィにおける像転写精度が低下してしまう。表面の平坦性を確保するためには、素子分離領域によって画定される活性領域の他、活性領域ダミーを配置することが望まれる。
【００１１】
シリコン基板表面上のゲート電極は、集積度が高く、最も高い加工精度が必要とされる。ゲート電極のエッチングにおいてエッチング対象領域の分布にバラツキがあると、エッチレートにバラツキを生じてしまう。ゲート電極の分布を均一化させるため、ゲート電極ダミーを形成することが望まれる。
【００１２】
このようなダミーパターンは、設計時の負担を軽減するため、一般的にある規則に従うデータ処理により、自動的に発生される。ダミー構造を形成することにより新たな課題が生じることもある。
【００１３】
一方、一層の高集積化が進む半導体装置において、高い歩留まりを確保することはますます困難になってきている。そのため、冗長回路を用意し、一部の不良回路を冗長回路で置き換え、不良のある半導体装置を救済することが一般的に行われている。冗長回路への置き換えを行うため、フューズ回路が用いられる。
【００１４】
フューズ素子は切断対象外のフューズ素子が誤って切断されないように、レーザ光の光径に対して適切に設計する必要がある。そのため、フュ−ズ素子はレーザ光の光径に依存した比較的大きな領域を必要とする。
【００１５】
さらに冗長回路の規模が大きくなり、それに伴いフューズ素子の数が増加した場合、半導体装置内に占めるフューズ回路の面積が大きくなる。ガードリングＧＲ内部ににも、通常の回路部と同様に平坦化目的のダミーパターンＤＰの挿入が必要になる。
【００１６】
前述のように、活性領域ダミーやゲート電極ダミーのパターンは通常自動発生される。フューズ回路内のダミーパターンも例外ではない。フューズ回路内にダミーパターンを配列すると、フューズ切断工程のマージンが低下したり、基板にダメージを与えることもある。
【００１７】
フューズ回路の下方にタングステン等のブロック層を設ける提案もある。フューズはレーザアブレーションにより切断する。ブロック層はレーザアブレーションを制御性よく停止する。
【００１８】
【特許文献１】
特開平１１−３４５８８０号公報
【００１９】
【発明が解決しようとする課題】
本発明の目的は、フューズ回路にも、ダミー構造を設け、平坦性と線幅制御性を維持しつつ、かつ切断マージン低下や基板ダメージを回避することのできる半導体装置を提供することである。
【００２０】
【課題を解決するための手段】
本発明の１観点によれば、主表面を有する半導体基板と、前記主表面上方に形成され、所定の切断点を有するフューズ素子を含むフューズ回路と、前記フューズ回路下方の前記半導体基板表面に形成された第１シャロートレンチアイソレーション領域と、前記切断点を中心とした所定領域を除外して、前記第１シャロートレンチアイソレーション領域を貫通して形成された複数の活性領域ダミーと、を有する半導体装置が提供される。
【００２１】
本発明の他の観点によれば、主表面を有する半導体基板と、前記主表面上方に形成され、所定の切断点を有するフューズ素子を含むフューズ回路と、前記フューズ回路下方の前記半導体基板表面に形成された第１シャロートレンチアイソレーション領域と、前記第１シャロートレンチアイソレーション領域を貫通して形成された複数の活性領域ダミーと、前記活性領域ダミーの半導体表面を覆う絶縁膜と、を有する半導体装置が提供される。
【００２２】
【発明の実施の形態】
先ず、本発明者等の開発に従い判明した状況を説明する。まず、ダミー領域形成工程の例を説明する。
【００２３】
図９（Ａ）に示すように、シリコン基板１表面上に、９００℃の塩酸酸化により、酸化シリコン膜２を厚さ約１０ｎｍ成長する。酸化シリコン膜２の上に、化学気相堆積（ＣＶＤ）により、窒化シリコン膜３を厚さ約１１０ｎｍ成膜する。
【００２４】
窒化シリコン膜３の上にレジストパターンを形成し、異方性エッチングにより窒化シリコン膜３、酸化シリコン膜２をエッチングする。その後レジストパターンは除去する。次に、窒化シリコン膜３をマスクとして、シリコン基板１の異方性エッチングを行なう。シリコン基板表面層をエッチングし、例えば、深さ約３００ｎｍのトレンチを形成する。
【００２５】
図９（Ｂ）に示すように、トレンチを形成したシリコン基板上に、ＣＶＤにより酸化シリコン膜４を厚さ約５００ｎｍ成膜する。窒化シリコン膜３をストッパとして、窒化シリコン膜３上に堆積した不要の酸化シリコン膜４をＣＭＰにより除去する。トレンチアイソレーションが形成される。活性領域ダミーを形成することにより、素子分離領域を均一化することができ、ディッシングやエロージョンを低減することができる。
【００２６】
図９（Ｃ）に示すように、熱燐酸溶液を用い、窒化シリコン膜３を除去する。酸化シリコン膜２も弗酸溶液により除去してもよい。この場合は、新たに酸化シリコン膜２’を厚さ約１０ｎｍ程度９００℃の塩酸酸化により成長する。シリコン基板１表面上に、ｎチャネル領域、ｐチャネル領域を分離するレジストマスクを形成し、それぞれ別箇のイオン注入を行ない、ウエル領域を形成する。
【００２７】
例えば、ドーズ量約１×１０１３ｃｍ−２程度の不純物をイオン注入する。このようにして、ｎウエル６、ｐウエル５を作成する。その後、イオン注入に用いた酸化シリコン膜２’を除去する。
【００２８】
図１０（Ｄ）に示すように、露出したシリコン表面に熱酸化により、厚さ約１ｎｍのゲート酸化膜７を成長する。ゲート酸化膜７の上に、多結晶シリコン層８をＣＶＤにより厚さ約１１０ｎｍ成膜する。多結晶シリコン層８の上に、ゲート電極のパターンを有するレジストパターンＰＲＧを形成する。ゲート電極ダミーのパターンも含まれる。レジストパターンＰＲＧをマスクとし、多結晶シリコン層８のエッチングを行なう。活性領域上にゲート電極が形成される。活性領域ダミー上に、ゲート電極ダミーが形成される。
【００２９】
孤立したゲート電極と密集したゲート電極とが混在すると、孤立したゲート電極は過度にエッチングされ易い。ゲート電極ダミーを配置することにより、ゲート電極のエッチングを均一化することができる。続いて、ｐチャネル領域、ｎチャネル領域別箇に、例えば、ドーズ量約１×１０１４ｃｍ−２のイオン注入を行ない、エクステンション領域Ｅを形成する。
【００３０】
図１０（Ｅ）に示すように、基板表面上に、酸化シリコン層９をＣＶＤにより厚さ約１００ｎｍ成膜する。酸化シリコン膜９に対し異方性エッチングを行ない、平坦な表面上の酸化シリコン膜９を除去する。ゲート電極８の側壁上に、酸化シリコン膜９が残り、サイドウォールスペーサを形成する。
【００３１】
図１０（Ｆ）に示すように、ｎチャネル領域、ｐチャネル領域別箇に高濃度の不純物イオン注入を行ない、例えば、ドーズ量約１×１０１５ｃｍ−２の不純物をイオン注入し、高濃度のソース／ドレイン領域Ｓ／Ｄを形成する。イオン注入後、約１０５０℃のラピッドサーマルアニール（ＲＴＡ）を行うことにより、イオン注入された不純物を活性化する。
【００３２】
次に、基板１表面上に、スパッタリングによりコバルト膜１０を、例えば厚さ５ｎｍ成膜する。８５０℃程度でアニールを行うことにより、ゲート電極８表面上及び露出しているソース／ドレイン領域Ｓ／Ｄ表面上にコバルトシリサイド層を形成する。
【００３３】
図１１（Ｇ）に示すように、コバルトシリサイド層１０ｘを形成した後、未反応の金属層を除去し、窒化シリコン膜１１を厚さ約４０ｎｍＣＶＤにより成膜する。窒化シリコン膜１１上に、酸化シリコン膜１２を厚さ約６５０ｎｍ成膜する。酸化シリコン膜１２表面を、ＣＭＰにより平坦化した後、その表面上にレジストパターンＰＲＬを形成し、コンタクト孔を異方性エッチングにより形成する。エッチング後ホトレジストパターンＰＲＬは除去する。
【００３４】
図１１（Ｈ）に示すように、コンタクト孔を形成した基板表面上にチタン膜、窒化チタン膜をそれぞれ厚さ約１０ｎｍづつＣＶＤにより成膜し、さらにタングステン膜をＣＶＤにより厚さ約２００ｎｍ成膜する。コンタクト孔は、積層金属層１３のコンタクトプラグにより埋め戻される。酸化シリコン膜１２表面上に堆積した不要な金属層は、ＣＭＰにより除去する。コンタクトプラグと共にローカル配線を形成してもよい。このようにして、図中右側にＭＯＳトランジスタが形成されると共に、図中左側にダミー構造が形成される。
【００３５】
図１１（Ｉ）は、このようにして形成されるダミー構造の構成を概略的に示す。素子分離領域４を貫通して、活性領域ダミー１８が形成される。活性領域ダミーの上にゲート電極ダミー１９が形成される。
【００３６】
以上説明した例においては、活性領域ダミー、ゲート電極ダミーが積層されて積層ダミー構造を形成した。活性領域ダミーとゲート電極ダミーとを同一位置に作成することにより、寄生容量を均一化し、ウエル間の短絡を防止することが容易になった。積層ダミーの構造は、上述のものに限らない。また、活性領域ダミーとゲート電極ダミーの一方のみを設けてもよい。
【００３７】
図１２は、フューズ回路の平面構成の例を示す。ガードリングＧＲで囲まれたフューズ領域内に、複数のフューズＦが形成されている。フューズＦの下方には、ダミーパターンＤＰが配列されている。ダミーパターンは、図１１（Ｉ）に示したような、活性領域ダミー、ゲート電極ダミー、又はこれらの積層である。ダミーパターンの下方には、ｎ型ウエルＮＷが形成されている。フューズ素子Ｆの所定の位置ＢＰにレーザ光を照射し、フューズＦを切断する。フューズＦは、例えばアルミニュームやタングステンによって形成されている。
【００３８】
多層配線の場合、下層の配線材料としてはＣｕが用いられることが一般的になった。最上層の配線にアルミニュームやタングステンを用いる場合、フューズＦは最上層配線と共に形成される。ダミーパターンＤＰが自動設計により配列され、フュ−ズＦがダミーパターンＤＰとは別箇に設計されると、フューズＦの下方のダミーパターンＤＰは、フューズ毎に異なる配置を取る。図中、上方のフューズＦと下方のフューズＦとは、切断点ＢＰ近傍のダミーパターンＤＰの配列が異なる。
【００３９】
切断点直下におけるダミーパターンＤＰの配置状態が異なると、切断点直下の状態が異なることになる。レーザ光照射時のフューズ切断の具合に影響を与え、マージンの小さい不安定なフロセスになってしまう。
【００４０】
例えば、切断点直下にダミーがあるかないかで、半導体基板表面でのレーザ光の反射が異なり、最適な切断条件に違いが生じる。切断点直下にポリシリコンゲート電極ダミーが配置されたり、シリサイド化された活性領域ダミーが配置された場合は、レーザ光の反射に影響するのみでなく、ダミーパターンＤＰがレーザ光を吸収し、半導体基板にダメージを与える場合もある。
【００４１】
以下、本発明の実施例を説明する。
図１は、本発明の第１の実施例による半導体装置の平面構成を示す。半導体装置が１１層の多層配線を有する場合を例に取る。図中、上方には主回路領域ＭＣが配置され、図９（Ａ）〜１１（Ｈ）を参照して説明したようなＭＯＳトランジスタや活性領域ダミー１８、ゲート電極ダミー１９が形成されている。多層配線と同一の金属層を用い、ループ状のガードリングＧＲがフューズ回路領域を囲んで形成されている。
【００４２】
フューズ回路領域にも、活性領域ダミー１８が配列されている。最上層の第１１配線層Ｍ１１Ｌによって、フューズ素子Ｆが形成され、活性領域ダミー１８上方で、フューズ回路領域を横断して配置されている。
【００４３】
フューズ素子Ｆには、切断点ＢＰが設定されている。切断点ＢＰを中心として、直径Ｘ＋２αの領域には、活性領域ダミー１８が形成されていない。ここで、Ｘはレーザ光のスポット径（直径）であり、αはレーザ光のスポットとフューズの切断点ＢＰとの位置ずれ量である。
【００４４】
すなわち、切断点ＢＰにレーザ光の中心が配置されると、その周囲半径Ｘ／２の領域にレーザ光が照射される。レーザ光の中心がαずれると、レーザ光の照射され得る領域は、半径Ｘ／２＋α（直径Ｘ＋２α）となる。レーザ光の照射され得る領域には活性領域ダミー１８は配置されない。例えば、切断点ＢＰから半径２μｍ以内の範囲には活性領域ダミー１８が配列されない。
【００４５】
図２は、図１のＩＩ−ＩＩ線に沿うフューズ装置の断面構成を示す。
シリコン基板１の表面にシャロートレンチアイソレーション〈ＳＴＩ）による素子分離領域４が形成されている。フューズ回路領域においても、素子分離領域４を貫通する活性領域ダミー１８が設けられている。活性領域ダミー１８の表面には、シリサイド層１０ｘが形成されている。シリサイド層１０ｘを覆うように、窒化シリコン層１１が形成されている。
【００４６】
窒化シリコン層１１の表面上に、酸化シリコン層等の層間絶縁膜１２が形成されている。層間絶縁膜１２、窒化シリコン層１１を貫通して、コンタクトプラグ１３が形成されている（図１１（Ｈ））。なお、ガードリングにおいては、コンタクトプラグ１３作成と同一工程により、リング状のガードリング１７が形成されている。
【００４７】
コンタクトプラグ１３、ガードリング１７を覆って、層間絶縁膜１２表面上に、ＳｉＮやＳｉＣ等のＣｕ拡散防止兼エッチストッパ層２０が例えば厚さ約５０ｎｍ形成される。拡散防止兼エッチストッパ層２０の上に、酸化シリコンや登録商標ＳｉＬＫ等の絶縁層２１が例えば厚さ約５００ｎｍ形成される。絶縁層２１の表面には、再びＳｉＮやＳｉＣ等で形成されたハードマスク層２２が厚さ約５０ｎｍ積層される。ホトレジスト工程を用いた異方性エッチングにより、ビア孔や配線用トレンチを形成する。ホトレジストパターンを除去し、ＴａＮ等のバリアメタル層、Ｃｕのシードメタル層をスパッタリングした後、メッキによりＣｕ等の金属材料層を埋め込む。
【００４８】
ハードマスク層２２表面上の不要な金属層は、ＣＭＰにより除去する。このようにして、第１配線層Ｍ１Ｌが形成される。第１配線層Ｍ１Ｌ形成後、半導体基板表面にＳｉＮやＳｉＣ等のＣｕ拡散防止兼エッチングストッパ層２３を厚さ約５０ｎｍ形成する。同様の構成により、第２配線層〜第４配線層Ｍ２Ｌ〜Ｍ４Ｌを形成する。
【００４９】
第４配線層Ｍ４Ｌを形成した後、その上に、ＳｉＮ等のＣｕ拡散防止層２４を厚さ約７０ｎｍ、酸化シリコンやＳｉＯＣ等の絶縁層２５を厚さ約３３０ｎｍ、ＳｉＮやＳｉＣ等のエッチストッパ層２６を厚さ約３０ｎｍ、酸化シリコンやＳｉＯＣ等の絶縁層２７を厚さ約３５０ｎｍ積層する。この積層絶縁積層内に配線用トレンチ、ビア孔を形成する。続いて、ＴａＮ等のバリアメタル層、Ｃｕ等のシードメタル層をスパッタリングした後、メッキによりＣｕ等の金属材料層を埋め込む。絶縁層表面上の不要な金属層をＣＭＰにより除去する。このようにして第５配線層Ｍ５Ｌが形成される。同様の構成により、第６配線層〜第８配線層Ｍ６Ｌ〜Ｍ８Ｌを形成する。
【００５０】
第８配線層Ｍ８Ｌを形成した後、その上に、ＳｉＮやＳｉＣのＣｕ拡散防止層２９を厚さ約７０ｎｍ、酸化シリコンやＳｉＯＣ等の絶縁層３０を厚さ約５３０ｎｍ、ＳｉＮやＳｉＣのエッチングストッパ層３１を厚さ約２０ｎｍ、酸化シリコンやＳｉＯＣ等の絶縁層３２を厚さ約８５０ｎｍ積層する。
【００５１】
積層絶縁層に配線用トレンチ、ビア孔を形成する。続いてＴａＮ等のバリアメタル層、Ｃｕシードメタル層をスパッタリングした後、メッキにより金属材料層を埋め込む。絶縁層表面上の不要な金属材料層をＣＭＰにより除去する。このようにして第９配線層Ｍ９Ｌが形成される。同様の構成により、第１０配線層Ｍ１０Ｌが形成される。
【００５２】
第１０配線層Ｍ１０Ｌの上に、ＳｉＮやＳｉＣのＣｕ拡散防止層３５を厚さ約７０ｎｍ、酸化シリコン等の絶縁層３６を厚さ約６００ｎｍ積層する。これらの絶縁層を貫通して、導電体３８が埋め込まれる。さらに、必要に応じてＳｉＣ，ＳｉＮ等の絶縁層３９を介して、アルミ等の電極層４１が例えば厚さ１１７０ｎｍ堆積され、レジストパターンを用いた異方性エッチングにより第１１配線層Ｍ１１Ｌが形成される。第１１配線層Ｍ１１Ｌを覆い、酸化シリコン層３７、ＳｉＮ層４０等が積層される。酸化シリコン層３７、ＳｉＮ層４０の所要部を除去し、パッド電極及びフューズ切断部を露出する開口を形成する。
【００５３】
本実施例においては、フューズ回路領域内に活性領域ダミー１８が形成され、活性領域ダミーの表面にはシリサイド層１０ｘが形成されている。しかし、フューズ切断点ＢＰの周囲、半径Ｘ／２＋αの領域には活性領域ダミー１８は配置されない。従って、活性領域ダミーによって、レーザ照射の最適条件が変化することも、基板にダメージを与えることもない。
【００５４】
図３、図４は、第１の実施例の変形例を示す。図３は平面図、図４は、図３の構成のＩＶ−ＩＶ線沿う断面である。第１の実施例においては、各フューズＦの切断
点ＢＰを中心とした直径Ｘ＋２αの領域には、活性領域ダミーを形成しなかったが、図２に示すように、活性領域ダミー１８の表面には、シリサイド層１０ｘが形成されていた。
【００５５】
本変形例においては、各活性領域ダミー１８の表面を絶縁層９で覆う。絶縁層９で覆われることにより、活性領域ダミー１８の表面はシリサイド化されない。従って、フューズ切断工程におけるダミー配置による影響はより低い。その他の点は第１の実施例同様である。
【００５６】
図５、図６は、本発明の第２の実施例による半導体装置の構成を示す。図５は平面図、図６は、図５のＶ−Ｖ線に沿う断面図である。
本実施例においては、ダミーパターンが活性領域ダミー１８とゲート電極ダミー１９との積層によって形成されている。積層ダミー１８、１９は、フューズ素子Ｆの切断点ＢＰを中心とした直径Ｘ＋２αの領域には配置されていない。ゲート電極ダミーを用いることにより、回路領域でのゲート電極のパターニングを精度を確保しつつ、フューズ領域においては切断点から所定範囲内にダミーパターンを配置しないことにより、切断時の切断マージンを確保すると共に、基板へのダメージを回避できる。その他の点は第１の実施例同様である。
【００５７】
図７、図８は、本発明の第３の実施例による半導体装置を示す。図７は平面図、図８は図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面構成を示す。
本実施例においては、フューズ回路領域全域に活性領域ダミーが形成される。すなわち、活性領域ダミ−は切断点ＢＰ直下にも配列される。フューズ回路領域において、活性領域ダミー１８表面を覆うように、広い絶縁膜４２が形成されている。絶縁膜４２は、活性領域ダミー１８の表面がシリサイド化されることを防止する。
【００５８】
活性領域ダミー１８には、シリコン基板表面が露出している。シリコン基板表面を酸化シリコン等の絶縁層４２が覆っている。この構成は、ＳＴＩ下にシリコン基板が存在する構成と類似と考えられる。段差構造はあるが、レーザ光の反射に与える影響は限られたものであろう。切断点ＢＰ直下に活性領域ダミー１８は存在するが、多結晶シリコン層やシリサイド層は存在しないため、レーザ光の吸収は限定されたものであり、動作マージンを確保し、基板へのダメージを低減することが可能である。
【００５９】
以上実施例に沿って本発明を説明したが、本発明はこれらに限られるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者にとって自明であろう。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ダミー構造を配置しても、フューズ回路の切断特性に与える影響を低減することができる。又、基板にダメージを与える影響も低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の一部平面図である。
【図２】本発明の第１の実施例による半導体装置の一部断面図である。
【図３】本発明の第１の実施例の変形例による半導体装置の一部平面図である。
【図４】本発明の第１の実施例の変形例による半導体装置の一部断面図である。
【図５】本発明の第２の実施例による半導体装置の一部平面図である。
【図６】本発明の第２の実施例による半導体装置の一部断面図である。
【図７】本発明の第３の実施例による半導体装置の一部平面図である。
【図８】本発明の第３の実施例による半導体装置の一部断面図である。
【図９】関連技術によるダミーパターン形成工程を示す断面図である。
【図１０】関連技術によるダミーパターン形成工程を示す断面図である。
【図１１】関連技術によるダミーパターン形成工程を示す断面図である。
【図１２】関連技術によるフューズ素子の配置を示す平面図である。
【符号の説明】
１ シリコン基板
２ バッファ酸化シリコン膜
２’ 酸化シリコン膜
３ 窒化シリコン膜
４ 酸化シリコン膜
５ ｐウエル
６ ｎウエル
７ ゲート酸化膜
８ 多結晶シリコン膜
９ サイドウォールスペーサ
１０ コバルト膜
１０ｘ コバルトシリサイド膜
１１ 窒化シリコン膜、
１２ 層間絶縁膜（酸化シリコン膜）
１３ 金属積層（ローカル配線）
１８ 活性領域ダミー
１９ ゲート電極ダミー
Ｆ フューズ素子
ＭｉＬ 第ｉ金属配線層
ＢＰ 切断点
ＧＲ ガードリング
ＭＣ 主回路
ＮＷ ｎウエル
Claims (10)
- 主表面を有する半導体基板と、
前記主表面上方に形成され、所定の切断点を有するフューズ素子を含むフューズ回路と、
前記フューズ回路下方の前記半導体基板表面に形成された第１トレンチアイソレーション領域と、
前記切断点を中心とした所定領域を除外して、前記第１トレンチアイソレーション領域を貫通して形成された複数の活性領域ダミーと、
を有する半導体装置。 - さらに、前記各活性領域ダミーを覆うシリサイド層を有する請求項１記載の半導体装置。
- さらに、前記各活性領域ダミーの半導体表面を覆う複数の絶縁膜を有する請求項１記載の半導体装置。
- さらに、前記複数の活性領域ダミーの半導体表面を覆う連続した絶縁膜を有する請求項１記載の半導体装置。
- さらに前記フューズ回路外の領域において前記半導体基板表面に形成された第２トレンチアイソレーション領域と、
前記第２トレンチアイソレーション領域を貫通して形成された活性領域と、
前記活性領域の表面を横断して形成された絶縁ゲート電極と、前記絶縁ゲート電極両側で前記活性領域に形成されたソース／ドレイン領域と、前記ソース／ドレイン領域表面に形成されたシリサイド層と、を備えたＭＯＳトランジスタを含む主回路と、
を有する請求項１〜４のいずれか１項記載の半導体装置。 - さらに、前記活性領域ダミーの上に形成されたゲート電極ダミーを有する請求項１または２記載の半導体装置。
- 前記所定領域は、所定の半径の領域である請求項１〜７のいずれか１項記載の半導体措置。
- さらに、各々がビア導電体と配線パターンとを含む複数の配線層を有し、前記フューズ回路が前記ビア導電体と前記配線パターンと同一の層から形成されたガードリングで取り囲まれている請求項１〜７のいずれか１項記載の半導体装置。
- 主表面を有する半導体基板と、
前記主表面上方に形成され、所定の切断点を有するフューズ素子を含むフューズ回路と、
前記フューズ回路下方の前記半導体基板表面に形成された第１トレンチアイソレーション領域と、
前記第１トレンチアイソレーション領域を貫通して形成された複数の活性領域ダミーと、
前記活性領域ダミーの半導体表面を覆う絶縁膜と、
を有する半導体装置。 - さらに前記フューズ素子外の領域において前記半導体基板表面に形成された第２トレンチアイソレーション領域と、
前記第２トレンチアイソレーション領域を貫通して形成された活性領域と、
前記活性領域の表面を横断して形成された絶縁ゲート電極と、前記絶縁ゲート電極両側で前記活性領域に形成されたソース／ドレイン領域と、前記ソース／ドレイン領域表面に形成されたシリサイド層と、を備えたＭＯＳトランジスタを含む主回路と、
を有し、前記活性領域ダミーの半導体表面はシリサイド層を有さない請求項９記載の半導体装置。
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