JP2004104129A5

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Publication number: JP2004104129A5
Application number: JP2003312890A
Authority: JP
Filing date: 2003-09-04
Publication date: 2006-10-12
Anticipated expiration: 2023-09-04

Claims

３−Ｄスパイラル積層インダクタを形成する方法であって、
基板［１１２］を設けるステップと、
前記基板［１１２］の真上に第１の導電性材料の層を形成するステップと、
第１のレベルの第１の巻線［１５０’−１２８］を形成するために、前記第１の導電性材料の層を処理するステップと、
前記基板［１１２］および前記第１のレベルの第１の巻線［１５０’−１２８］の真上に、第１の誘電体層［１１８］を形成するステップと、
前記第１のレベルの第１の巻線［１５０’−１２８］に接続された前記第１の誘電体層［１１８］に、第１の巻線の第１のビア開口を形成するステップと、
前記第１の誘電体層［１１８］の真上に、かつ、前記第１の巻線の第１のビア開口に、第２の導電性材料の層を形成するステップと、
前記第１のレベルの第１の巻線［１５０’−１２８］に接続された第２のレベルの第１の巻線［１５０’’−１２８］および第２のレベルの第２の巻線［１５０’’−１２６］を形成するために、前記第２の導電性材料の層を処理するステップと、
前記第１の誘電体層［１１８］、前記第２のレベルの第２の巻線［１５０’’−１２６］、および前記第２のレベルの第１の巻線［１５０’’−１２８］の真上に、第２の誘電体層［１２０］を形成するステップとを含む、方法。
前記第２のレベルの第１の巻線［１５０’’−１２８］および第２のレベルの第２の巻線［１５０’’−１２６］にそれぞれ接続される第１の巻線の第２のビア開口および第２の巻線の第２のビア開口を、前記第２の誘電体層［１２０］に形成するステップと、
前記第２の誘電体層［１２０］の真上に、かつ、前記第１の巻線の第２のビア開口および第２の巻線の第２のビア開口に、第３の導電性材料の層を形成するステップと、
第３のレベルの第３の巻線［１５０’’’−１２４］、前記第２のレベルの第２の巻線［１５０’’−１２６］に接続された第３のレベルの第２の巻線［１５０’’’−１２６］、および前記第２のレベルの第１の巻線［１５０’’−１２８］に接続された第３のレベルの第１の巻線［１５０’’’−１２８］を形成するために、前記第３の導電性材料の層を処理するステップと、
前記第２の誘電体層［１２０］、前記第３のレベルの第３の巻線［１５０’’’−１２４］、前記第３のレベルの第２の巻線［１５０’’’−１２６］、および前記第３のレベルの第１の巻線［１５０’’’−１２８］の真上に、第３の誘電体層［１２１］を形成するステップとを含む、請求項１に記載の方法。
前記第３のレベルの第１の巻線［１５０’’’−１２８］、前記第３のレベルの第２の巻線［１５０’’’−１２６］、および前記第３のレベルの第３の巻線［１５０’’’−１２４］にそれぞれ接続された、第１の巻線の第３のビア開口、第２の巻線の第３のビア開口、および第３の巻線の第３のビア開口を、前記第３の誘電体層［１２１］に形成するステップと、
前記第３の誘電体層［１２１］の真上に、かつ、第１の巻線［２４］の第３のビア開口、第２の巻線［２６］の第３のビア開口、および第３の巻線の第３のビア開口に、第４の導電性材料の層を形成するステップと、
第４のレベルの第４の巻線、前記第３のレベルの第３の巻線［１５０’’’−１２４］に接続された第４のレベルの第３の巻線、前記第３のレベルの第２の巻線［１５０’’’−１２６］に接続された第４のレベルの第２の巻線、および前記第３のレベルの第１の巻線［１５０’’’−１２８］に接続された第４のレベルの第１の巻線を形成するために、前記第４の導電性材料の層を処理するステップと、
前記第３の誘電体層［１２１］、前記第４のレベルの第４の巻線、前記第４のレベルの第３の巻線、前記第４のレベルの第２の巻線、および前記第４のレベルの第１の巻線の真上に、第４の誘電体層［１４］を形成するステップとを含む、請求項２に記載の方法。
前記第１のレベルの第１の巻線［１５０’−１２８］の真下において、前記第２のレベルの第２の巻線［１５０’’−１２６］、前記第３のレベルの第３の巻線［１５０’’’−１２４］、前記第４のレベルの第４の巻線、およびそれらの組合せからなる群から選択される巻線に接続される第１の接続部分［１３０］を形成するステップを含む、請求項３に記載の方法。
前記第２の導電性材料の層、前記第３の導電性材料の層、前記第４の導電性材料の層、およびそれらの組合せからなる群から選択される導電性材料の層を処理する間に、第２の接続部分［１３４］を形成するステップを含む、請求項３に記載の方法。
基板［１１２］と、
複数のレベル［１５０’，１５０’’，１５０’’’］における複数の巻線［１２４，１２６，１２８］とを含み、
レベルの数は、前記複数の巻線［１２４，１２６，１２８］の内側の巻線から増大し、
巻線の数は、前記基板［１１２］に、より近接するレベルの数から、前記基板［１１２］に近接する１つの巻線まで減少し、
前記複数の巻線［１２４，１２６，１２８］の少なくとも１つは、その長さに沿って前記複数のレベル［１５０’，１５０’’，１５０’’’］の別の巻線に相互接続され、さらに、
前記基板［１１２］から離れたレベルにおいて前記複数の巻線［１２４，１２６，１２８］の内側の巻線に接続された第１の接続部分［１３０］と、
前記複数の巻線［１２４，１２６，１２８］の最も外側に接続された第２の接続部分［１３４］と、
前記第１および第２の接続部分［１３０，１３４］ならびに前記複数の巻線［１２４，１２６，１２８］を含む誘電体材料［１１６，１２１］とを含む、３−Ｄスパイラル積層インダクタ。
基板［１１２］と、
前記基板［１１２］の真上に、第１のレベルの第１の巻線［１５０’−１２８］と、
前記基板［１１２］および前記第１のレベルの第１の巻線［１５０’−１２８］の真上に、第１の誘電体層［１１８］とを含み、前記第１の誘電体層［１１８］には、前記第１のレベルの第１の巻線［１５０’−１２８］に接続された第１の巻線の第１のビア開口が設けられ、さらに、
前記第１の誘電体層［１１８］の真上に、かつ、第１のレベルの巻線の非真上に、第２のレベルの第２の巻線［１５０’’−１２６］と、
前記第１の誘電体層［１１８］の真上に、かつ、前記第１のレベルの第１の巻線［１５０’−１２８］に接続された前記第１の巻線の第１のビア開口に、第２のレベルの第１の巻線［１５０’’−１２８］と、
前記第１の誘電体層［１１８］、前記第２のレベルの第２の巻線［１５０’’−１２６］、および前記第２のレベルの第１の巻線［１５０’’−１２８］の真上に、第２の誘電体層［１２０］とを含む、３−Ｄスパイラル積層インダクタ。
前記第２の誘電体層［１２０］には、前記第２のレベルの第１の巻線［１５０’’−１２８］および第２のレベルの第２の巻線［１５０’’−１２６］にそれぞれ接続された第１の巻線の第２のビア開口および第２の巻線の第２のビア開口が設けられ、
前記第２の誘電体層［１２０］の真上に、かつ、第２のレベルの巻線の非真上に、第３のレベルの第３の巻線［１５０’’’−１２４］と、
前記第２の誘電体層［１２０］の真上に、かつ、前記第２のレベルの第２の巻線［１５０’’−１２６］に接続された前記第２の巻線の第２のビア開口に、第３のレベルの第２の巻線［１５０’’’−１２６］と、
前記第２の誘電体層［１２０］の真上に、かつ、前記第２のレベルの第１の巻線［１５０’’−１２８］に接続された前記第１の巻線の第２のビア開口に、第３のレベルの第１の巻線［１５０’’’−１２８］と、
前記第２の誘電体層［１２０］、前記第３のレベルの第３の巻線［１５０’’’−１２４］、前記第３のレベルの第２の巻線［１５０’’’−１２６］、および前記第３のレベルの第１の巻線［１５０’’’−１２８］の真上に、第３の誘電体層［１２１］とを含む、請求項７に記載の３−Ｄスパイラル積層インダクタ。
前記第１のレベルの第１の巻線［１５０’−１２８］の真下において、前記第２のレベルの第２の巻線［１５０’’−１２６］、前記第３のレベルの第３の巻線［１５０’’’−１２４］、前記第４のレベルの第４の巻線、およびそれらの組合せからなる群から選択される巻線に接続される第１の接続部分［１３０］を含む、請求項７に記載の３−Ｄスパイラル積層インダクタ。
前記第２のレベルの第１の巻線［１５０’’−１２８］、前記第３のレベルの第１の巻線［１５０’’’−１２８］、前記第４のレベルの第１の巻線、およびそれらの組合せからなる群から選択される巻線に接続される第２の接続部分［１３４］を含む、請求項７に記載の３−Ｄスパイラル積層インダクタ。