JP2003347384A - 測定用配線パターン及びその測定方法 - Google Patents

測定用配線パターン及びその測定方法

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Abstract

(57)【要約】 【課題】 半導体基板の裏面に形成されたパターンの測
定が容易にできる配線パターンとその測定方法を提供す
る。 【解決手段】 半導体基板１の裏面３に形成された裏面
配線パターン３０の測定箇所は、この半導体基板１を貫
通するバイアホール６，８の内部に形成された導電体
７，８を介して、表面パターン２１，２２に電気的に接
続される。表面パターン２１，２２には、それぞれ測定
用のパッド２１Ｐ，２２Ｐが設けられており、測定器の
プローブを半導体基板１の表面２側から接触させること
が可能である。従って、パターンの電気的特性を測定す
るために、半導体基板１を裏返したり、この半導体基板
１の両面から同時にプローブを接触させる必要がなくな
る。これにより、特殊な装置を用いたり、半導体基板１
の表面２に形成された複雑な回路パターンに損傷を与え
ることなく、容易に測定をすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】本発明は、半導体基板上に形成する測定用
配線パターン及びその測定方法に関するものである。
【０００３】
【従来の技術】
【０００４】図２（ａ），（ｂ）は、半導体基板上に形
成された従来のコンタクト抵抗測定用の配線パターンの
一例を示す図であり、同図（ａ）は平面図、及び同図
（ｂ）は断面図である。
【０００５】この配線パターンは、半導体基板１の回路
形成面である表面２と、その反対側の裏面３との間を貫
通して設けられたバイアホール（ＶＩＡ ＨＯＬＥ）４
の内部に形成された導電体５のコンタクト抵抗を測定す
るためのパターンである。
【０００６】この配線パターンは、半導体基板１の表面
２に形成された表面配線パターン４０と、この半導体基
板１の裏面３に形成された裏面配線パターン５０と、導
電体５とで構成されている。
【０００７】表面配線パターン４０は、電流供給用のプ
ローブを接触させるためのパッド（電極）４１と、電圧
測定用のプローブを接触させるためのパッド４２と、こ
れらのパッド４１，４２を導電体５に接続する接続パタ
ーン４３とを、一体化して半導体基板１の表面２に形成
したものである。
【０００８】同様に、裏面配線パターン５０は、電流供
給用のプローブを接触させるためのパッド５１と、電圧
測定用のプローブを接触させるためのパッド５２と、こ
れらのパッド５１，５２を導電体５に接続する接続パタ
ーン５３とを、一体化して半導体基板１の裏面３に形成
したものである。
【０００９】図３は、図２の配線パターンによるコンタ
クト抵抗測定の構成図である。
【００１０】図３に示すように、表面配線パターン４０
のパッド４１と、裏面配線パターン５０のパッド５１に
は、それぞれ電流供給用のプローブＰ１，Ｐ２が接触さ
れ、直流電源ＤＣから一定電流Ｉが供給される。これに
より、プローブＰ１から、パッド４１〜接続パターン４
３〜導電体５〜接続パターン５３〜パッド５１の経路
で、プローブＰ２に一定電流Ｉが流れ、導電体５の両端
に、この導電体５の抵抗（コンタクト抵抗）と流れる電
流Ｉの積に応じた電圧が発生する。
【００１１】一方、表面配線パターン４０のパッド４２
と、裏面配線パターン５０のパッド５２には、それぞれ
電圧測定用のプローブＰ３，Ｐ４が接触され、これらの
パッド４２，５２間の電圧Ｖが電圧計ＶＭによって測定
される。
【００１２】一定電流Ｉに比べて無視できる程度の電流
で電圧測定が可能な高感度の電圧計ＶＭを用いることに
より、測定された電圧Ｖはこの一定電流Ｉによって導電
体５の両端に生じた電圧と見なすことができる。従っ
て、導電体５のコンタクト抵抗Ｒは、Ｒ＝Ｖ／Ｉの式に
よって算出される。
【００１３】
【発明が解決しようとする課題】
【００１４】しかしながら、従来の配線パターンとその
測定方法では、次のような課題があった。
【００１５】即ち、測定用のパッド４１，４２が半導体
基板１の表面２に形成され、パッド５１，５２が裏面３
に形成されているので、測定用のプローブＰ１〜Ｐ４
を、測定対象の半導体基板１の表面側と裏面側から同時
にこれらのパッドに接触させる必要がある。このため、
特殊な装置が必要となって技術的に困難であり、量産性
等で満足できるものが得られないという課題があった。
【００１６】本発明は、前記従来技術が持っていた課題
を解決し、特殊な装置を使用せずに、半導体基板の裏面
に形成されたパターンの測定が可能な配線パターンとそ
の測定方法を提供するものである。
【００１７】
【課題を解決するための手段】
【００１８】前記課題を解決するために、本発明の内の
第１の発明は、測定用配線パターンにおいて、配線パタ
ーンの電気的特性を測定するために半導体基板の裏面に
形成された裏面配線パターンと、前記裏面配線パターン
の測定箇所に対応して前記半導体基板の表面に形成され
て測定用の電極が設けられた表面パターンと、前記裏面
配線パターンと前記表面パターンとの間を前記半導体基
板に設けられた貫通孔を介して電気的に接続する導電体
とを備えている。
【００１９】第１の発明によれば、以上のように測定用
配線パターンを構成したので、次のような作用が行われ
る。
【００２０】半導体基板の裏面に形成された裏面配線パ
ターンの測定箇所と、表面に設けられた表面パターンと
の間が、この半導体基板の貫通孔の内部に形成された導
電体を介して電気的に接続される。従って、表面パター
ンの測定用の電極に測定器を接続することにより、裏面
配線パターンの電気的特性を半導体基板の表面側から測
定することができる。
【００２１】第２の発明は、半導体基板の裏面に測定用
の裏面配線パターンが形成され、該半導体基板の表面に
は貫通孔を介して該裏面配線パターンの測定箇所に接続
された測定用の電極が設けられた測定用配線パターンの
測定を、絶縁性の測定台の上に、前記半導体基板をその
表面を上にして載せ、該半導体基板の表面に設けられた
前記測定用の電極にプローブを接触させ、前記測定用配
線パターンの電気的特性を測定する手順で行うようにし
ている。
【００２２】
【発明の実施の形態】
【００２３】（第１の実施形態）
【００２４】図１（ａ），（ｂ）は、本発明の第１の実
施形態を示す配線パターンであり、同図（ａ）は平面
図、及び同図（ｂ）は断面図である。
【００２５】この配線パターンは、半導体基板１の回路
形成面である表面２と、その反対側の裏面３との間を貫
通して設けられたバイアホール４の内部に形成された導
電体５のコンタクト抵抗を測定するためのパターンであ
る。
【００２６】この配線パターンは、半導体基板１の表面
２に形成された表面配線パターン１０を有している。表
面配線パターン１０は、電流供給用のプローブを接触さ
せるためのパッド１１と、電圧測定用のプローブを接触
させるためのパッド１２と、これらのパッド１１，１２
を表面側の導電体５に接続する接続パターン１３とを、
一体化して半導体基板１の表面２に形成したものであ
る。
【００２７】更に、半導体基板１の表面２で、表面配線
パターン１０の存在しない箇所に、２つの表面パターン
２１，２２が形成されている。表面パターン２１，２２
は、この半導体基板１の裏面３に形成された裏面配線パ
ターン３０にバイアホールを介して接続されており、そ
れぞれ電流供給または電圧測定用のプローブを接触させ
るためのパッド２１Ｐ，２２Ｐが設けられている。
【００２８】一方、裏面配線パターン３０は、裏面側の
導電体５に接続する配線を、表面パターン２１，２２に
対応する箇所まで延長するように形成したものである。
表面パターン２１と裏面配線パターン３０との間は、バ
イアホール６の内部に形成された導電体７を介して電気
的に接続されている。また、表面パターン２２と裏面配
線パターン３０との間は、バイアホール８の内部に形成
された導電体９を介して電気的に接続されている。
【００２９】図４は、図１の配線パターンによるコンタ
クト抵抗測定の構成図である。以下、この図４を参照し
つつ、図１の配線パターンのコンタクト抵抗測定方法を
説明する。
【００３０】図４に示すように、まず、測定用のステー
ジＳＴＧの上に紙や石英等の絶縁物ＩＮＳを置き、その
上に表面２が上になるように測定対象の半導体基板１を
配置する。
【００３１】そして、表面配線パターン１０のパッド１
１と、表面パターン２１のパッド２１Ｐに、それぞれ電
流供給用のプローブＰ１，Ｐ２を接触させ、直流電源Ｄ
Ｃから一定電流Ｉが供給できるようにする。また、表面
配線パターン１０のパッド１２と、表面パターン２２の
パッド２２Ｐに、それぞれ電圧測定用のプローブＰ３，
Ｐ４を接触させ、電圧計ＶＭによって電圧が測定できる
ように設定する。
【００３２】次に、直流電源ＤＣから一定電流Ｉを供給
する。これにより、プローブＰ１から、パッド１１〜接
続パターン１３〜導電体５〜裏面配線パターン３０〜導
電体７〜パッド２１Ｐの経路で、プローブＰ２に一定電
流Ｉが流れ、導電体５の両端には、この導電体５の抵抗
（コンタクト抵抗）と流れる電流Ｉの積に応じた電圧が
発生する。
【００３３】一方、電圧測定用のプローブＰ３には、導
電体５の表面側の電位が、接続パターン１３〜パッド１
２の経路で出力される。また、プローブＰ４には、導電
体５の裏面側の電位が、裏面配線パターン３０〜導電体
９〜パッド２２Ｐの経路で出力される。そして、パッド
１２，２２Ｐ間の電圧Ｖが、電圧計ＶＭによって測定さ
れる。
【００３４】一定電流Ｉに比べて無視できる程度の電流
で電圧測定が可能な高感度の電圧計ＶＭを用いることに
より、測定された電圧Ｖはこの一定電流Ｉによって導電
体５の両端に生じた電圧と見なすことができる。従っ
て、導電体５のコンタクト抵抗Ｒは、Ｒ＝Ｖ／Ｉの式に
よって算出される。
【００３５】以上のように、この第１の実施形態の配線
パターンは、測定用のパッド１１，１２，２１Ｐ，２２
Ｐを、すべて半導体基板１の表面２に形成している。こ
れにより、測定用のプローブＰ１〜Ｐ４をすべて半導体
基板１の表面２側から接触させることが可能になり、特
殊な装置を必要とせず、容易に半導体基板１のパターン
の測定ができるという利点がある。
【００３６】（第２の実施形態）
【００３７】図５（ａ），（ｂ）は、本発明の第２の実
施形態を示す配線パターンであり、同図（ａ）は平面
図、及び同図（ｂ）は断面図である。
【００３８】この配線パターンは、半導体基板１の裏面
３に形成された絶縁抵抗測定用のパターンで、２組の櫛
形の裏面配線パターン３１，３２の歯の部分を、相互に
一定の間隔を隔てて入れ子状に配置したものである。
【００３９】裏面配線パターン３１の一か所は、半導体
基板１に設けられたバイアホール６の内側に形成された
導電体７を介して、この半導体基板１の表面２に形成さ
れた表面パターン２１に電気的に接続されている。表面
パターン２１には、測定用のプローブを接触させるため
のパッド２１Ｐが設けられている。
【００４０】同様に、裏面配線パターン３２の一か所
は、半導体基板１に設けられたバイアホール８の内側に
形成された導電体９を介して、この半導体基板１の表面
２に形成された表面パターン２２に電気的に接続されて
いる。表面パターン２２には、測定用のプローブを接触
させるためのパッド２２Ｐが設けられている。
【００４１】このような配線パターンによる絶縁抵抗測
定では、まず測定用のステージの上に紙や石英等の絶縁
物を置き、その上に表面２が上になるように測定対象の
半導体基板１を配置する。そして、表面パターン２１，
２２のパッド２１Ｐ，２２Ｐに、絶縁抵抗測定用のプロ
ーブを接触させ、これらのパッド２１Ｐ，２２Ｐ間の抵
抗を測定する。
【００４２】以上のように、この第２の実施形態の配線
パターンは、半導体基板１の裏面３に形成された裏面配
線パターン３１，３２の測定用のパッド２１Ｐ，２２Ｐ
を、バイアホール６，８を介して表面２に設けている。
これにより、絶縁抵抗測定時に、微細な回路が形成され
た表面２を測定用のステージ等に接触させる必要がなく
なり、基板表面が損傷したりパーティクルが付着して信
頼性が低下するおそれがなくなるという利点がある。
【００４３】（第３の実施形態）
【００４４】図６は、本発明の第３の実施形態を示す配
線パターンである。
【００４５】この配線パターンは、半導体基板１の裏面
３に形成された配線抵抗測定用のパターンで、つづら折
り状に形成された基板裏面パターン３３となっている。
基板裏面パターン３３の一端は、半導体基板１に設けら
れたバイアホールを介して、この半導体基板１の表面２
に形成された表面パターン２１に電気的に接続されてい
る。表面パターン２１には、測定用のプローブを接触さ
せるためのパッド２１Ｐが設けられている。
【００４６】同様に、裏面配線パターン３３の他端は、
半導体基板１に設けられたバイアホールを介して、この
半導体基板１の表面２に形成された表面パターン２２に
電気的に接続されている。表面パターン２２には、測定
用のプローブを接触させるためのパッド２２Ｐが設けら
れている。
【００４７】このような配線パターンによる配線抵抗測
定では、まず測定用のステージの上に紙や石英等の絶縁
物を置き、その上に表面２が上になるように測定対象の
半導体基板１を配置する。そして、表面パターン２１，
２２のパッド２１Ｐ，２２Ｐに、配線抵抗測定用のプロ
ーブを接触させ、これらのパッド２１Ｐ，２２Ｐ間の抵
抗を測定する。
【００４８】以上のように、この第３の実施形態の配線
パターンは、半導体基板１の裏面３に形成された裏面配
線パターン３３の測定用のパッド２１Ｐ，２２Ｐを、バ
イアホールを介して表面２に設けている。これにより、
配線抵抗測定時に、微細な回路が形成された表面２を測
定用のステージ等に接触させる必要がなくなり、第２の
実施形態と同様の利点がある。
【００４９】（第４の実施形態）
【００５０】図７は、本発明の第４の実施形態を示す配
線パターンである。
【００５１】この配線パターンは、半導体基板１の裏面
３に形成された配線抵抗測定用のパターンで、直線状の
裏面配線パターン３４と、この裏面配線パターン３４の
一端の端子部３５，３６と、この裏面配線パターン３４
の他端の端子部３７，３８とが一体化されたものであ
る。
【００５２】端子部３５〜３８は、半導体基板１に設け
られたバイアホールを介して、この半導体基板１の表面
２に形成された表面パターン２５，２６，２７，２８
に、それぞれ電気的に接続されている。表面パターン２
５〜２８には、それぞれ測定用のプローブを接触させる
ためのパッド２５Ｐ，２６Ｐ，２７Ｐ，２８Ｐが設けら
れている。
【００５３】このような４端子の配線パターンによる配
線抵抗測定では、まず測定用のステージの上に紙や石英
等の絶縁物を置き、その上に表面２が上になるように測
定対象の半導体基板１を配置する。次に、表面パターン
２５，２７のパッド２５Ｐ，２７Ｐに電流供給用のプロ
ーブを接触させ、表面パターン２６，２８のパッド２６
Ｐ，２８Ｐに電圧測定用のパッドを接触させる。
【００５４】そして、パッド２５Ｐ，２７Ｐ間に直流電
源から一定電流Ｉを供給し、パッド２６Ｐ，２８Ｐ間に
発生する電圧Ｖを電圧計で測定する。この測定結果か
ら、裏面配線パターン３４の配線抵抗Ｒは、Ｒ＝Ｖ／Ｉ
の式によって算出される。
【００５５】以上のように、この第４の実施形態の配線
パターンは、半導体基板１の裏面３に形成された裏面配
線パターン３４の測定用のパッド２５Ｐ〜２８Ｐを、バ
イアホールを介して表面２に設けている。これにより、
配線抵抗測定時に、微細な回路が形成された表面２を測
定用のステージ等に接触させる必要がなくなり、第２の
実施形態と同様の利点がある。
【００５６】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。
【００５７】（ａ） 基板１の表面２及び裏面３に形成
する配線パターンは、例示した形状や配置に限定されな
い。
【００５８】（ｂ） 測定項目は、絶縁抵抗や配線抵抗
に限定されない。測定項目に対応した測定器を用いるこ
とにより、キャパシタンスやインダクタンス等の任意の
電気的特性を測定することができる。
【００５９】
【発明の効果】
【００６０】以上詳細に説明したように、第１の発明に
よれば、裏面配線パターンの測定箇所を、貫通孔を介し
て表面側に引き出して測定器を接続するための表面パタ
ーンを有している。これにより、半導体基板の表面から
裏面配線パターンの電気的特性を、容易に測定すること
ができる。
【００６１】第２の発明によれば、裏面に測定用の裏面
配線パターンが形成され、その裏面配線パターンの測定
箇所が貫通孔を介して表面の電極に接続された半導体基
板を、絶縁性の測定台の上にその表面を上にして載せて
測定をするようにしている。これにより、裏面配線パタ
ーン間が短絡せず、容易にこの裏面配線パターンの電気
的特性を測定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す配線パターンで
ある。
【図２】従来のコンタクト抵抗測定用の配線パターンの
一例を示す図である。
【図３】図２の配線パターンによるコンタクト抵抗測定
の構成図である。
【図４】図１の配線パターンによるコンタクト抵抗測定
の構成図である。
【図５】本発明の第２の実施形態を示す配線パターンで
ある。
【図６】本発明の第３の実施形態を示す配線パターンで
ある。
【図７】本発明の第４の実施形態を示す配線パターンで
ある。
【符号の説明】
１ 半導体基板 ４，６，８ バイアホール ５，７，９ 導電体 １０ 表面配線パターン ２１，２２，２５〜２８ 表面パターン ２１Ｐ，２２Ｐ，２５Ｐ〜２８Ｐ パッド ３０〜３４ 裏面配線パターン ３５〜３８ 端子部

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 配線パターンの電気的特性を測定するた
    めに半導体基板の裏面に形成された裏面配線パターン
    と、 前記裏面配線パターンの測定箇所に対応して前記半導体
    基板の表面に形成されて測定用の電極が設けられた表面
    パターンと、 前記裏面配線パターンと前記表面パターンとの間を前記
    半導体基板に設けられた貫通孔を介して電気的に接続す
    る導電体とを、 備えたことを特徴とする測定用配線パターン。
  2. 【請求項２】 半導体基板の裏面に測定用の裏面配線パ
    ターンが形成され、該半導体基板の表面には貫通孔を介
    して該裏面配線パターンの測定箇所に接続された測定用
    の電極が設けられた測定用配線パターンの測定方法であ
    って、 絶縁性の測定台の上に、前記半導体基板をその表面を上
    にして載せ、該半導体基板の表面に設けられた前記測定
    用の電極にプローブを接触させ、前記測定用配線パター
    ンの電気的特性を測定することを特徴とする測定方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010043898A (ja) * 2008-08-11 2010-02-25 Ngk Spark Plug Co Ltd 配線基板、ｉｃ電気特性検査用配線基板、及び配線基板の製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555504B1 (ko) * 2003-06-27 2006-03-03 삼성전자주식회사 결함 크기를 검출할 수 있는 반도체 소자의 테스트 구조및 이를 이용한 테스트 방법
JP2005091065A (ja) * 2003-09-16 2005-04-07 Oki Electric Ind Co Ltd 半導体装置への動作電圧供給装置及び動作電圧供給方法
JP2006194620A (ja) * 2005-01-11 2006-07-27 Tokyo Electron Ltd プローブカード及び検査用接触構造体
US7391226B2 (en) * 2006-05-31 2008-06-24 Advanced Micro Devices, Inc. Contact resistance test structure and methods of using same
JP4789747B2 (ja) * 2006-08-15 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置及びその下層導電パターンのシート抵抗の測定方法
US7851793B2 (en) * 2006-11-07 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Test structure with TDDB test pattern
JP4998004B2 (ja) * 2007-02-15 2012-08-15 富士通株式会社 抵抗測定方法
DE102007063229B4 (de) * 2007-12-31 2013-01-24 Advanced Micro Devices, Inc. Verfahren und Teststruktur zur Überwachung von Prozesseigenschaften für die Herstellung eingebetteter Halbleiterlegierungen in Drain/Source-Gebieten
JP5424675B2 (ja) * 2008-03-18 2014-02-26 キヤノン株式会社 半導体装置の製造方法及び半導体装置
JP2010182932A (ja) * 2009-02-06 2010-08-19 Renesas Electronics Corp 半導体装置及び半導体装置の不良解析方法
US8493071B1 (en) * 2009-10-09 2013-07-23 Xilinx, Inc. Shorted test structure
JP2012182169A (ja) * 2011-02-28 2012-09-20 Toshiba Corp 半導体装置の製造方法、半導体装置の製造装置および半導体装置
KR20120111305A (ko) * 2011-03-31 2012-10-10 삼성전자주식회사 반도체 장치 및 반도체 장치의 테스트 방법
US20120324305A1 (en) 2011-06-20 2012-12-20 Texas Instruments Incorporated Testing interposer method and apparatus
US9252202B2 (en) * 2011-08-23 2016-02-02 Wafertech, Llc Test structure and method for determining overlay accuracy in semiconductor devices using resistance measurement
US8802454B1 (en) 2011-12-20 2014-08-12 Xilinx, Inc. Methods of manufacturing a semiconductor structure
KR102532200B1 (ko) * 2015-12-09 2023-05-12 삼성전자 주식회사 테스트 패턴, 반도체 소자의 테스트 방법, 및 집적 회로의 레이아웃 설계를 위한 컴퓨터 구현 방법
US10068815B2 (en) 2016-12-22 2018-09-04 Globalfoundries Inc. Test structure for testing via resistance and method
US10816583B2 (en) * 2018-11-28 2020-10-27 The Boeing Company Differential capacitive probe for measuring contact resistance
US11315453B1 (en) * 2020-11-08 2022-04-26 Innolux Corporation Tiled display device with a test circuit
CN113658939B (zh) * 2021-08-12 2023-10-03 长鑫存储技术有限公司 半导体基板及其测试方法
US11821937B2 (en) 2021-08-12 2023-11-21 Changxin Memory Technologies, Inc. Semiconductor base plate and test method thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3650020A (en) * 1970-02-24 1972-03-21 Bell Telephone Labor Inc Method of monitoring semiconductor device fabrication
US3974443A (en) * 1975-01-02 1976-08-10 International Business Machines Corporation Conductive line width and resistivity measuring system
FR2473789A1 (fr) * 1980-01-09 1981-07-17 Ibm France Procedes et structures de test pour circuits integres a semi-conducteurs permettant la determination electrique de certaines tolerances lors des etapes photolithographiques.
US4386459A (en) * 1980-07-11 1983-06-07 Bell Telephone Laboratories, Incorporated Electrical measurement of level-to-level misalignment in integrated circuits
US4672314A (en) * 1985-04-12 1987-06-09 Rca Corporation Comprehensive semiconductor test structure
US4855253A (en) * 1988-01-29 1989-08-08 Hewlett-Packard Test method for random defects in electronic microstructures
US4896108A (en) * 1988-07-25 1990-01-23 American Telephone And Telegraph Company, At&T Bell Laboratories Test circuit for measuring specific contact resistivity of self-aligned contacts in integrated circuits
JPH047851A (ja) 1990-04-25 1992-01-13 Mitsubishi Electric Corp 半導体装置
JPH0477851A (ja) 1990-07-13 1992-03-11 Ricoh Co Ltd 通信システム
JPH06123759A (ja) 1992-10-12 1994-05-06 Sharp Corp 半導体集積回路用検査装置
CA2145901C (en) * 1994-04-28 2000-02-22 Anton Werner Keller Kinescope driver apparatus with gamma correction
JP2718380B2 (ja) * 1994-10-19 1998-02-25 日本電気株式会社 半導体装置の電気特性検査パターン及び検査方法
FR2732467B1 (fr) * 1995-02-10 1999-09-17 Bosch Gmbh Robert Capteur d'acceleration et procede de fabrication d'un tel capteur
US5608285A (en) * 1995-05-25 1997-03-04 Texas Instruments Incorporated Black matrix sog as an interlevel dielectric in a field emission device
US5838161A (en) * 1996-05-01 1998-11-17 Micron Technology, Inc. Semiconductor interconnect having test structures for evaluating electrical characteristics of the interconnect
US6087189A (en) * 1997-04-24 2000-07-11 National Science Council Test structure for monitoring overetching of silicide during contact opening
US5963784A (en) * 1997-05-09 1999-10-05 Vlsi Technology, Inc. Methods of determining parameters of a semiconductor device and the width of an insulative spacer of a semiconductor device
US6057171A (en) * 1997-09-25 2000-05-02 Frequency Technology, Inc. Methods for determining on-chip interconnect process parameters
US6054720A (en) * 1997-11-06 2000-04-25 International Business Machines Corporation Apparatus and method for evaluating the surface insulation resistance of electronic assembly manufacture
US6144040A (en) * 1999-01-22 2000-11-07 Lucent Technologies Inc. Van der pauw structure to measure the resistivity of a doped area under diffusion areas and gate structures
US6362638B1 (en) * 1999-09-01 2002-03-26 Agere Systems Guardian Corp. Stacked via Kelvin resistance test structure for measuring contact anomalies in multi-level metal integrated circuit technologies
JP2001144253A (ja) * 1999-11-12 2001-05-25 Nec Corp 半導体装置のチェックパターン
US6563320B1 (en) * 2000-02-25 2003-05-13 Xilinx, Inc. Mask alignment structure for IC layers
KR100336792B1 (ko) * 2000-05-25 2002-05-16 박종섭 실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010043898A (ja) * 2008-08-11 2010-02-25 Ngk Spark Plug Co Ltd 配線基板、ｉｃ電気特性検査用配線基板、及び配線基板の製造方法

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