JP2003168764A - 半導体装置 - Google Patents

半導体装置

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JP2003168764A JP2001367309A JP2001367309A JP2003168764A JP 2003168764 A JP2003168764 A JP 2003168764A JP 2001367309 A JP2001367309 A JP 2001367309A JP 2001367309 A JP2001367309 A JP 2001367309A JP 2003168764 A JP2003168764 A JP 2003168764A
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Abstract

(57)【要約】 【課題】 本発明は、リードのインピーダンスが実装さ
れる基板の材質の影響を受けることなく、封止樹脂によ
る信号伝送ロスを低減することのできる半導体装置を提
供することを課題とする。 【解決手段】 半導体チップ1と、半導体チップの信号
電極1aに接続された信号用リード3と、信号用リード
が接続された信号用外部電極4、信号用リードに沿って
延在した接地用リード6とを封止樹脂9により封止す
る。信号用外部電極4は封止樹脂9の底面から突出した
突起電極として形成される。信号用リード3の片面は、
封止樹脂9の底面から露出する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置に係り、
特にマイクロ波を含む高周波信号を扱う半導体装置に関
る。
【0002】従来、マイクロ波を扱う半導体装置のパッ
ケージには、主にセラミックパッケージが用いられてき
たが、近年、マイクロ波を扱う半導体装置であっても樹
脂パッケージが用いられるようになっている。また、マ
イクロ波を扱う半導体装置自体も、多機能化、高速化が
進み、それに対応できるパッケージが必要となってい
る。
【0003】
【従来の技術】特開平1−202853号公報は、リー
ドの露出部と非露出部のインピーダンスを整合させた、
高周波用モールド型パッケージ半導体装置を開示してい
る。この半導体装置は、樹脂パッケージ部の側面からリ
ードが延出したいわゆるスモールアウトラインパッケー
ジ(SOP)型の半導体装置である。
【0004】上述の半導体装置では、リードの露出部
(樹脂パッケージから延出した部分)の特性インピーダ
ンスと、非露出部(樹脂パッケージ内に埋設された部
分)の特性インピーダンスを、リードの形状や配列を調
整することにより整合させ、露出部と非露出部との境界
部分におけるマイクロ波の反射を防止している。
【0005】また、マイクロ波用半導体装置では、高周
波の干渉を防ぐために、高周波信号用のリードの両側に
接地用リードを配設する必要がある。すなわち、高周波
信号用の外部電極にのみ、その両側に接地用の外部電極
を設けることにより、半導体装置の大型化を抑えながら
高周波による干渉を防止する。
【0006】
【発明が解決しようとする課題】上述の特開平1−20
2853号公報に開示された半導体装置では、露出部と
非露出部の特性インピーダンスを整合させるために、複
雑な形状のリードを形成しなくてはならない。
【0007】また、上述の半導体装置をプリント基板等
に接続する場合、プリント基板の材質の比誘電率の違い
により、再度特性インピーダンスを調整する必要が生じ
る。例えば、半導体装置が接続されるプリント基板がセ
ラミック基板であるとしてインピーダンス整合を行った
場合、プリント基板をエポキシ基板に変更する際には、
再度インピーダンスの整合をやり直す必要がある。
【0008】すなわち、リードの露出部と接触するプリ
ント基板の材質の比誘電率が変化すると、露出部のイン
ピーダンスが変化してしまい、非露出部のインピーダン
スとの整合がとれなくなってしまう。このため、リード
の露出部をプリント基板の比誘電率を考慮したインピー
ダンスにするために、リードフレーム自体を設計し直す
必要が生じるという問題がある。
【0009】また、非露出部は封止樹脂により包囲され
ているため、リードの非露出部分は、封止樹脂の特性に
より影響され、特にマイクロ波を伝送するリードに関し
て、封止樹脂の種類によっては、その伝送特性が悪化す
るという問題もある。
【0010】本発明は上記の点に鑑みてなされたもので
あり、リードのインピーダンスが実装される基板の材質
の影響を受けることなく、封止樹脂による伝送特性への
影響を低減することのできる半導体装置を提供すること
を目的とする。
【0011】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
【0012】請求項1記載の発明は、半導体チップと、
該半導体チップの信号電極に接続された信号用リード
と、該信号用リードが接続された信号用外部電極と、前
記信号用リードに沿って延在した接地用リードとを封止
樹脂により封止した半導体装置であって、前記信号用外
部電極は前記封止樹脂の底面から突出した突起電極とし
て形成され、且つ前記信号用リードの片面が前記封止樹
脂の底面から露出していることを特徴とするものであ
る。
【0013】請求項1記載の発明によれば、信号用リー
ドの片面が封止樹脂の底面から露出しており、且つ信号
用外部電極は突起電極として形成されるため、半導体装
置が実装基板に実装された際に、信号用外部電極と実装
基板との間に空隙が形成される。これにより、信号用リ
ードが露出していても実装と接触することはなく、信号
用リードのインピーダンスが実装基板の材質に影響され
て変化することがない。したがって、実装基板の材質が
変わっても同じ半導体装置を用いることができる。ま
た、信号用リードの片面のみが封止樹脂に接触するた
め、両面が封止樹脂に接触する場合に比べて、封止樹脂
による信号伝送ロスを低減することができる。
【0014】請求項2記載の発明は、請求項1記載の半
導体装置であって、前記半導体チップの下に接地電極が
設けられ、該接地電極は前記封止樹脂の底面において前
記信号用外部電極と同じ高さで突出していることを特徴
とするものである。
【0015】請求項2記載の発明によれば、半導体装置
の外周部に配置された信号用外部電極に加えて半導体チ
ップの下に位置する接地電極によっても半導体装置を実
装基板に接続することができる。
【0016】請求項3記載の発明は、請求項2記載の半
導体装置であって、前記接地電極は前記半導体チップの
外形より大きく形成され、前記半導体チップの接地電極
はボンディングワイヤにより前記接地電極に接続される
ことを特徴とするものである。
【0017】請求項3記載の発明によれば、半導体チッ
プの接地電極は、近接した位置にある接地電極に対して
接地することができ、良好な接地効果を得ることができ
る。
【0018】請求項4記載の発明は、請求項2記載の半
導体装置であって、前記信号用外部電極に隣接して接地
用外部電極が設けられることを特徴とするものである。
【0019】請求項4記載の発明によれば、信号用外部
電極に近接した部分を接地することができ、良好な接地
効果を得ることができる。
【0020】請求項5記載の発明は、請求項2記載の半
導体装置であって、前記信号用外部電極の周囲に外周接
地部が設けられ、前記接地用リードは前記信号用リード
に沿って前記接地電極から前記外周接地部まで延在する
ことを特徴とするものである。
【0021】請求項5記載の発明によれば、信号用リー
ドと信号用外部電極の周囲を接地用リードと外周接地部
とにより完全に包囲するため、良好なシールド効果を得
ることができる。
【0022】請求項6記載の発明は、請求項5記載の半
導体装置であって、前記半導体チップの接地電極は、ボ
ンディングワイヤにより前記接地リードに接続されるこ
とを特徴とするものである。
【0023】請求項6記載の発明によれば、ボンディン
グワイヤの接続位置を接地用リードに沿って変えること
ができ、接地電極に接続したボンディングワイヤの長さ
を調整することができる。
【0024】請求項7記載の発明は、請求項1乃至6の
うちいずれか一項記載の半導体装置であって、前記接地
用リードは、前記信号用リードのうち高周波信号を伝送
する信号用リードに対してのみ設けられることを特徴と
するものである。
【0025】請求項7記載の発明によれば、高周波信号
を伝送しない信号用リードに対しては接地用リードが配
置されないため、不要な接地リードを形成することがな
く、その分半導体装置の大きさを縮小することができ
る。
【0026】請求項8記載の発明は、請求項1乃至7の
うちいずれか一項記載の半導体装置であって、前記信号
用リードの特性インピーダンスを、前記半導体チップの
入出力インピーダンスと前記信号用外部電極を介して接
続される外部回路のインピーダンスとが整合するよう
に、前記信号用リードの特性インピーダンスを調整した
ことを特徴とするものである。
【0027】請求項8記載の発明によれば、外部回路か
ら高周波信号を効率的に半導体チップに供給することが
できる。
【0028】請求項9記載の発明は、請求項8記載の半
導体装置であって、前記半導体チップの信号電極及び接
地電極に接続されたボンディングワイヤのワイヤ径及び
間隔を調整して特性インピーダンスを調整したことを特
徴とするものである。
【0029】請求項9記載の発明によれば、外部回路か
ら高周波信号を効率的に半導体チップに供給することが
できる。
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
【0030】図1は本発明の第1実施例による半導体装
置の透視平面図である。図1では図面の簡略化のため、
半導体装置の四分の一のみが示されている。図2は図1
におけるII−II線に沿った断面図である。
【0031】本発明の第1実施例による半導体装置は、
信号端子等の外部接続端子が突起電極として形成され
る、いわゆるリードレスパッケージ型の半導体装置であ
り、リードレスパッケージとしての基本的な構成は、特
開平10−79448号公報に開示された半導体装置と
同様である。
【0032】図1に示す半導体装置は、半導体チップ1
と、内部電極2と、信号用リード3と、信号用外部電極
4と、接地電極5と、接地用リード6と、接地用外部電
極7と、ボンディングワイヤ8とよりなり、これら部品
が封止樹脂9により樹脂封止されたパッケージ構造を有
する。
【0033】図2に示すように、半導体チップ1は接地
電極5の上に搭載される。接地電極5は半導体チップ1
の周囲まで延在し、接地電極5の周囲からは接地用リー
ド6が延在し、接地用外部電極7に接続されている。接
地用外部電極7は、信号用外部電極4のうち、マイクロ
波信号が供給される信号用外部電極4の両側に配置され
る。また、マイクロ波信号が供給される信号用リード3
の両脇にそれぞれ接地用リードが配設される。
【0034】信号用リード3が接続した内部電極2と、
半導体チップ1の信号電極1aとはボンディングワイヤ
8により接続される。また、半導体チップ1の接地電極
1bは、ボンディングワイヤ8により接地電極5に接続
される。
【0035】ここで、図2に示すように、信号用外部電
極4は、封止樹脂9の底面に突起電極として形成され
る。そして、信号用外部電極4から延在する信号用リー
ド3及び、信号用リード3に接続する内部電極2は、封
止樹脂9の底面上に露出している。すなわち、信号用リ
ード3及び内部電極2は、片面だけが封止樹脂9により
覆われ、もう一方の面は封止樹脂9から露出している。
【0036】また、接地電極5も封止樹脂9の底面から
突出した状態で露出している。接地電極5の突出高さ
は、突起電極として形成された信号用外部電極の突出高
さと等しい。図示はしていないが、接地用外部電極4も
信号用外部電極と同様に突起電極として形成されてお
り、接地用リード6も封止樹脂9の底面に露出してい
る。
【0037】以上のような構成の半導体装置は、実装基
板に実装する際、封止樹脂9の底面から突出して形成さ
れた信号用外部電極4、接地用外部電極7及び接地電極
5が、実装基板上に形成された電極パッドに対して接合
される。このように、信号用リード3及び内部電極2が
実装基板の表面から離間した状態、すなわち信号用リー
ド3及び内部電極2と実装基板との間に空隙が形成され
た状態で、半導体装置は実装基板に実装される。
【0038】したがって、マイクロ波が供給される信号
用リード3及び内部電極2等により形成される信号伝達
路の特性インピーダンスが、実装基板の材質により影響
を受けることがない。これにより、実装基板が異なる材
質に変更されても、信号用リード3の形状や配列を変更
してインピーダンスを変更する必要は無く、半導体装置
を設計し直す必要は無い。
【0039】また、信号用リード3及び内部電極2は、
その片面のみが封止樹脂9に覆われており、片面は露出
しているので、両面が封止樹脂により覆われた従来の半
導体装置と比較した場合、封止樹脂9が信号用リード3
及び内部電極2に接触していることによるマイクロ波の
伝送ロスが低減される。
【0040】封止材の影響による伝送ロスは、封止材の
誘電正接の値に左右され、誘電正接の値が小さいほうが
影響は少ないことが知られている。誘電正接の値は、例
えば樹脂封止材で0.01のオーダーであり、高周波特
性のよいセラミック材では0.001のオーダーであ
る。また、空気は実質的に0と見なしてよい。したがっ
て、高価なセラミック封止材を樹脂材に変えた場合、伝
送ロスが増大するが、本発明のように信号用リード3及
び内部電極2の片面を露出した状態とすることにより、
マイクロ波に対する伝送ロスの増大を低減することがで
きる。
【0041】上述の半導体装置において、内部電極2と
信号用リード3と信号用外部電極4とよりなる部分の形
状や配列を調節して特性インピーダンスを調整すること
により、半導体チップ1の入出力インピーダンスと外部
回路のインピーダンスとの整合をとることができる。
【0042】例えば、信号用外部電極4に接続される実
装基板の外部回路の特性インピーダンスが50Ωであ
り、半導体チップ1の入出力インピーダンスが100Ω
であると仮定する。この場合、内部電極2付近の信号用
リード3の特性インピーダンスが100Ωとなるように
リードのパターンを調整し、また、信号用外部電極4近
の信号用リード3の特性インピーダンスが50Ωとなる
ようにリードのパターンを調整し、信号用リード3の特
性インピーダンスが漸減するように調整することによ
り、半導体チップ1の入出力インピーダンスの整合をと
ることができる。
【0043】また、ボンディングワイヤ8についても、
リードと同様に特性インピーダンスの調整を行って、さ
らに高周波特性を改善することもできる。すなわち、ボ
ンディングワイヤ8のワイヤ径や、隣接するボンディン
グワイヤ8の間隔を調整することにより任意の特性イン
ピーダンスとすることができる。
【0044】次に、本発明の第2実施例による半導体装
置について、図3及び図4を参照しながら説明する。図
3は本発明の第2実施例による半導体装置の透視平面図
である。図3では図面の簡略化のため、半導体装置の四
分の一のみが示されている。図4は図3におけるIV−IV
線に沿った断面図である。
【0045】本発明の第2実施例による半導体装置は、
上述の第1実施例による半導体装置と同じ構成の信号用
リード3と信号用外部電極4とを有するが、接地用リー
ドの構成が異なる。図3に示すように、本実施例では、
信号用外部電極4の外側に外周接地部10が設けられ、
接地用リード6Aは接地電極5と外周接地部10との間
に延在している。
【0046】本実施例では、信号用外部電極に隣接した
接地用外部電極は設けられておらず、接地電極5のみで
接地を行う。したがって、半導体装置内に形成する電極
数を少なくすることができるので、半導体装置全体の寸
法を縮小することができる。また、信号用リード3及び
信号用外部電極4の外周を接地用リード6A及び外周接
地部10により完全に包囲することができ、信号用リー
ド3及び信号用外部電極4をシールドすることができ
る。
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。請求項1記載の発
明によれば、信号用リードの片面が封止樹脂の底面から
露出しており、且つ信号用外部電極は突起電極として形
成されるため、半導体装置が実装基板に実装された際
に、信号用外部電極と実装基板との間に空隙が形成され
る。これにより、信号用リードが露出していても実装基
板と接触することはなく、信号用リードのインピーダン
スが実装基板の材質に影響されて変化することがない。
したがって、実装基板の材質が変わっても同じ半導体装
置を用いることができる。また、信号用リードの片面の
みが封止樹脂に接触するため、両面が封止樹脂に接触す
る場合に比べて、封止樹脂による信号伝送ロスを低減す
ることができる。
【0047】請求項2記載の発明によれば、半導体装置
の外周部に配置された信号用外部電極に加えて半導体チ
ップの下に位置する接地電極によっても半導体装置を実
装基板に接続することができる。
【0048】請求項3記載の発明によれば、半導体チッ
プの接地電極は、近接した位置にある接地電極に対して
接地することができ、良好な接地効果を得ることができ
る。また、請求項4記載の発明によれば、信号用外部電
極に近接した部分を接地することができ、良好な接地効
果を得ることができる。
【0049】請求項5記載の発明によれば、信号用リー
ドと信号用外部電極の周囲を接地用リードと外周接地部
とにより完全に包囲するため、良好なシールド効果を得
ることができる。
【0050】請求項6記載の発明によれば、ボンディン
グワイヤの接続位置を接地用リードに沿って変えること
ができ、接地電極に接続したボンディングワイヤの長さ
を調整することができる。
【0051】請求項7記載の発明によれば、高周波信号
を伝送しない信号用リードに対しては接地用リードが配
置されないため、不要な接地リードを形成することがな
く、その分半導体装置の大きさを縮小することができ
る。
【0052】請求項8及び9記載の発明によれば、外部
回路から高周波信号を効率的に半導体チップに供給する
ことができる。
【図面の簡単な説明】
【図1】本発明の第1実施例による半導体装置の透視平
面図である。
【図2】図1におけるII−II線に沿った断面図である。
【図3】本発明の第2実施例による半導体装置の透視平
面図である。
【図4】図3におけるIV−IV線に沿った断面図である。
【符号の説明】
1 半導体チップ 1a 信号電極 1b 接地電極 2 内部電極 3 信号用リード 4 信号用外部電極 5 接地電極 6,6A 接地用リード 7 接地用外部電極 8 ボンディングワイヤ 9 封止樹脂 10 外周接地部
フロントページの続き Fターム(参考) 4M109 AA01 BA01 CA21 DA10 DB15 5F061 AA01 BA01 CA21 DA06 DD12 5F067 AA01 AB04 BC12

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップと、該半導体チップの信号
    電極に接続された信号用リードと、該信号用リードが接
    続された信号用外部電極と、前記信号用リードに沿って
    延在した接地用リードとを封止樹脂により封止した半導
    体装置であって、 前記信号用外部電極は前記封止樹脂の底面から突出した
    突起電極として形成され、且つ前記信号用リードの片面
    が前記封止樹脂の底面から露出していることを特徴とす
    る半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置であって、 前記半導体チップの下に接地電極が設けられ、該接地電
    極は前記封止樹脂の底面において前記信号用外部電極と
    同じ高さで突出していることを特徴とする半導体装置。
  3. 【請求項3】 請求項2記載の半導体装置であって、 前記接地電極は前記半導体チップの外形より大きく形成
    され、前記半導体チップの接地電極はボンディングワイ
    ヤにより前記接地電極に接続されることを特徴とする半
    導体装置。
  4. 【請求項4】 請求項2記載の半導体装置であって、前
    記信号用外部電極に隣接して接地用外部電極が設けられ
    ることを特徴とする半導体装置。
  5. 【請求項5】 請求項2記載の半導体装置であって、 前記信号用外部電極の周囲に外周接地部が設けられ、前
    記接地用リードは前記信号用リードに沿って前記接地電
    極から前記外周接地部まで延在することを特徴とする半
    導体装置。
  6. 【請求項6】 請求項5記載の半導体装置であって、 前記半導体チップの接地電極は、ボンディングワイヤに
    より前記接地リードに接続されることを特徴とする半導
    体装置。
  7. 【請求項7】 請求項1乃至6のうちいずれか一項記載
    の半導体装置であって、 前記接地用リードは、前記信号用リードのうち高周波信
    号を伝送する信号用リードに対してのみ設けられること
    を特徴とする半導体装置。
  8. 【請求項8】 請求項1乃至7のうちいずれか一項記載
    の半導体装置であって、 前記信号用リードの特性インピーダンスを、前記半導体
    チップの入出力インピーダンスと前記信号用外部電極を
    介して接続される外部回路のインピーダンスとが整合す
    るように、前記信号用リードの特性インピーダンスを調
    整したことを特徴とする半導体装置。
  9. 【請求項9】 請求項8記載の半導体装置であって、 前記半導体チップの信号電極及び接地電極に接続された
    ボンディングワイヤのワイヤ径及び間隔を調整して特性
    インピーダンスを調整したことを特徴とする半導体装
    置。
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US10/146,904 US6781223B2 (en) 2001-11-30 2002-05-17 Semiconductor device having a signal lead exposed on the undersurface of a sealing resin with an air gap between the signal lead and a mounting substrate
EP02253491A EP1316996A3 (en) 2001-11-30 2002-05-17 Semiconductor device
TW091110521A TW558805B (en) 2001-11-30 2002-05-20 Semiconductor device having a signal lead exposed on the undersurface of a sealing resin with an air gap between the signal lead and a mounting substrate
KR1020020030209A KR100728144B1 (ko) 2001-11-30 2002-05-30 반도체 장치
CNB021230021A CN1271711C (zh) 2001-11-30 2002-06-13 暴露信号线以及在信号线与基片之间有间隙的半导体器件

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005197744A (ja) * 2004-01-08 2005-07-21 Internatl Business Mach Corp <Ibm> 電子パッケージ
JP2006093575A (ja) * 2004-09-27 2006-04-06 Hitachi Cable Ltd 半導体装置およびその製造方法
JP2010135555A (ja) * 2008-12-04 2010-06-17 Fujitsu Microelectronics Ltd 半導体装置
JP2012064721A (ja) * 2010-09-15 2012-03-29 Toshiba Corp 電子機器および基板アセンブリ

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349316A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp 半導体装置及びその製造方法
US7425759B1 (en) * 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7009286B1 (en) * 2004-01-15 2006-03-07 Asat Ltd. Thin leadless plastic chip carrier
US20050285281A1 (en) * 2004-06-29 2005-12-29 Simmons Asher L Pad-limited integrated circuit
TWI284407B (en) * 2005-11-03 2007-07-21 Cyntec Co Ltd Package device with electromagnetic interference shield
EP1949436A2 (en) * 2005-11-08 2008-07-30 Nxp B.V. Leadframe-based ic-package with supply-reference comb
JP2008294278A (ja) * 2007-05-25 2008-12-04 Fujitsu Microelectronics Ltd 半導体装置、リードフレーム、及び半導体装置の実装構造
WO2013048628A1 (en) 2011-09-29 2013-04-04 Rambus Inc. Structure for delivering power
WO2013129543A1 (ja) * 2012-02-28 2013-09-06 株式会社村田製作所 高周波モジュール
US10426035B2 (en) 2012-06-27 2019-09-24 Mediatek Inc. SGS or GSGSG pattern for signal transmitting channel, and PCB assembly, chip package using such SGS or GSGSG pattern
US9269653B2 (en) * 2012-06-27 2016-02-23 Mediatek Inc. SGS or GSGSG pattern for signal transmitting channel, and PCB assembly, chip package using such SGS or GSGSG pattern

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04186645A (ja) * 1990-11-16 1992-07-03 Sanyo Electric Co Ltd マイクロ波集積回路の製造方法
JPH0714976A (ja) * 1993-06-24 1995-01-17 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置
JPH0878458A (ja) * 1994-08-31 1996-03-22 Oki Electric Ind Co Ltd 半導体デバイス
JPH1079448A (ja) * 1996-07-12 1998-03-24 Fujitsu Ltd 半導体装置及びその製造方法及びその実装方法及びリードフレーム及びその製造方法
JPH10247717A (ja) * 1997-03-04 1998-09-14 Matsushita Electron Corp 半導体装置
JP2000021919A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2580674B2 (ja) 1988-02-08 1997-02-12 三菱電機株式会社 高周波用モールド型パッケージ
US5196725A (en) * 1990-06-11 1993-03-23 Hitachi Cable Limited High pin count and multi-layer wiring lead frame
JPH04107940A (ja) 1990-08-29 1992-04-09 Hitachi Ltd 半導体装置及びその構成部品
JPH0828394B2 (ja) * 1990-11-28 1996-03-21 三菱電機株式会社 半導体装置
US5557144A (en) 1993-01-29 1996-09-17 Anadigics, Inc. Plastic packages for microwave frequency applications
US5381037A (en) * 1993-06-03 1995-01-10 Advanced Micro Devices, Inc. Lead frame with selected inner leads coupled to an inner frame member for an integrated circuit package assemblies
US5637914A (en) * 1994-05-16 1997-06-10 Hitachi, Ltd. Lead frame and semiconductor device encapsulated by resin
JP3129169B2 (ja) 1995-11-08 2001-01-29 富士通株式会社 半導体装置及びその製造方法
US6285075B1 (en) * 1998-11-02 2001-09-04 Asat, Limited Integrated circuit package with bonding planes on a ceramic ring using an adhesive assembly
KR20000071375A (ko) * 1999-02-25 2000-11-25 윌리엄 비. 켐플러 땜납 볼을 모방한 융기를 갖는 집적 회로 소자 및 그 제조방법
JP3691993B2 (ja) * 1999-10-01 2005-09-07 新光電気工業株式会社 半導体装置及びその製造方法並びにキャリア基板及びその製造方法
JP4464527B2 (ja) * 1999-12-24 2010-05-19 大日本印刷株式会社 半導体搭載用部材およびその製造方法
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US6608375B2 (en) * 2001-04-06 2003-08-19 Oki Electric Industry Co., Ltd. Semiconductor apparatus with decoupling capacitor
TW586208B (en) * 2002-02-26 2004-05-01 Advanced Semiconductor Eng Wafer-level packaging structure
JP5684505B2 (ja) * 2010-07-16 2015-03-11 株式会社キーエンス 画像処理装置、画像処理方法及びコンピュータプログラム
JP5987477B2 (ja) * 2012-05-30 2016-09-07 株式会社ニデック 眼科撮影装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04186645A (ja) * 1990-11-16 1992-07-03 Sanyo Electric Co Ltd マイクロ波集積回路の製造方法
JPH0714976A (ja) * 1993-06-24 1995-01-17 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置
JPH0878458A (ja) * 1994-08-31 1996-03-22 Oki Electric Ind Co Ltd 半導体デバイス
JPH1079448A (ja) * 1996-07-12 1998-03-24 Fujitsu Ltd 半導体装置及びその製造方法及びその実装方法及びリードフレーム及びその製造方法
JPH10247717A (ja) * 1997-03-04 1998-09-14 Matsushita Electron Corp 半導体装置
JP2000021919A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005197744A (ja) * 2004-01-08 2005-07-21 Internatl Business Mach Corp <Ibm> 電子パッケージ
JP2006093575A (ja) * 2004-09-27 2006-04-06 Hitachi Cable Ltd 半導体装置およびその製造方法
JP2010135555A (ja) * 2008-12-04 2010-06-17 Fujitsu Microelectronics Ltd 半導体装置
JP2012064721A (ja) * 2010-09-15 2012-03-29 Toshiba Corp 電子機器および基板アセンブリ

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