KR20000071375A - 땜납 볼을 모방한 융기를 갖는 집적 회로 소자 및 그 제조방법 - Google Patents
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Abstract
반도체 소자, 특히 볼 그리드 어레이 또는 칩 스케일 패키지는 적어도 하나의 입력/출력 단자를 갖는 집적 회로 칩과, 땜납 볼을 모방하기에 적절한 크기와 형상을 갖는 적어도 하나의 융기를 포함하는 대체로 편평한 표면을 형성하는 상기 칩 둘레에서 성형된 캡슐화 재료의 본체를 포함하며, 상기 융기는 상기 단자에 접속된 도전성 납땜 가능 표면을 갖는다.
Description
본 발명은 대체로 반도체 소자 및 공정의 분야에 관한 것이며, 특히 성형된 저비용의 볼 그리드 어레이와 칩 스케일 패키지 및 땜납 볼을 모방하는 융기의 제조 방법에 관한 것이다.
18개월을 주기로 제품의 기능적 복잡성이 배가되는 반도체 기술에서의 경향(무어의 법칙)은 지난 30년 동안 산업을 지배한 후에 오늘날에도 여전히 유효하고 몇몇 절대적인 결과를 갖는다. 첫째, 기능 유닛마다의 비용이 각 복잡성의 세대에 대해 떨어지고, 따라서 배가된 기능성을 갖는 제품의 비용이 약간만 증가한다. 둘째, 패키지 치수를 일정하게 유지하거나 양호하게는 패키지를 축소시키면서 주로 칩 구성 요소의 특정 크기를 축소시킴으로써 더 높은 제품 복잡성이 성취된다. 셋째, 증가된 기능적 복잡성이 제품의 신뢰성에서의 상응하는 증가와 함께 병행된다. 넷째, 특히 가장 적용성이 뛰어난 제품을 제공함과 동시에 복잡성의 목표에 도달하는 것에 있어서 경쟁에 앞서 있는 사람에게 가장 많은 재정적인 이익이 보장된다.
플라스틱 볼 그리드 어레이(BGA)와 칩 스케일 패키지(CSP)는 지난 몇 년 동안 많이 사용되었지만, 많은 단점으로 인해 무어의 법칙에 대한 경향의 적용에 있어서 제한적이었다. 플라스틱 재료의 높은 함량과 고정된 수의 제조 공정 단계로 인해 BGA와 CSP의 비용을 감소시키는 것은 어려웠다. 플라스틱 BGA와 CSP의 신뢰성는 열적-기계적 응력 및 습기 흡수에 대한 민감성으로 인해 손상을 입는다. 패키지 설계를 주문된 요구 사항에 대해 조정하는 것이 어려우며, 따라서 패키지 설계는 더 작은 패키지 아웃라인과 더 얇은 프로파일에 대한 일반적인 적용 경향에 맞추기에 충분한 적용성을 갖지 못한다.
공지 기술은 BGA와 CSP 패키지 설계 및 많은 납의 개수(또는 땜납 볼 개수)를 갖는 소자 상의 공정을 개량하는데 주의를 기울이고 있고, 더 작은 납(땜납 볼)의 개수를 위한 BGA와 CSP의 특정한 필요성을 간과한다. 따라서, 특히 적은 땜납 볼 개수를 요구하는 넓은 적용 분야가 얻어질 수 없다.
기술 분야의 이러한 상황에서, 작은 핀 개수를 갖는 플라스틱 패키지는 스탬핑된 또는 에칭된 납 프레임을 사용하며, 이러한 납 프레임은 이러한 패키지에서 대부분의 재료 비용을 차지한다. 플라스틱 BGA와 CSP는 반도체 칩을 장착하기 위한 기판으로서 패턴화된 폴리이미드 필름을 사용하며, 이러한 필름은 이러한 패키지에서 대부분의 재료 비용을 차지한다. 또한, 패키지에 땜납 볼(또는 돌기)을 부착하기 위해 본 기술에서 사용된 기술은 볼 접착, 볼 손실 또는 볼 중첩과 관련된 문제 때문에 만족스럽지 못하다. 채택된 제조 공정 및 요구되는 검사는 비용 감소를 방해한다.
집적 회로(IC) 소자를 위한 본 발명에 따르면, 소자를 캡슐화시키기 위한 성형 공정이 땜납 볼을 모방하는 적절한 크기와 형상의 융기를 형성하기 위해 사용되고, 이러한 융기는 IC 칩의 입력/출력 단자에 전기 접속된 도전성 납땜 가능 표면을 갖도록 구성된다.
본 발명은 고밀도 IC, 특히 적은 수 또는 적당한 수의 입력/출력 또는 본딩 패드를 갖는 IC, 소자가 통상적으로 와이어 본딩에 의해 접속된 도전성 또는 금속 기판을 사용하는 소자, 및 작은 패키지 아웃라인과 낮은 프로파일을 요하는 소자에 관한 것이다. 이러한 IC는 프로세서, 디지털 및 아날로그 소자, 혼합 신호 및 표준 선형 로직 제품, 전화기, RF 및 전자 통신 소자, 인텔리전트 전력 소자, 및 크고 작은 영역 칩 범주와 같은 많은 반도체 소자류에서 볼 수 있다. 본 발명은 무선 통신, 페이저, 하드 디스크 드라이브, 랩탑 컴퓨터 및 의료 기기와 같은 적용에 있어서 기본 특성 및 신뢰성을 보장하게 한다.
본 발명은 반도체 조립 및 패키징 기술에서 통상적으로 실시되는 기본 공정 단계에서의 몇몇 재료의 변경과 단순화를 제공하여 상당한 제조 비용이 감소된다. 칩은 약 10 ㎛ 내지 75 ㎛의 두께 범위의 얇은 호일로서 제공된 기판 상에 장착된다. 이러한 두께 범위에서, 종래의 이송 성형 공정 동안에 압력에 반응하는 호일은 주형 공동의 강철 벽에 대해 이동하고 벽의 표면 윤곽에 매끄럽게 정렬된다. 따라서, 납땜 가능 표면을 갖고 땜납 "볼"을 모방한 도전성 재료의 융기가 생성될 수 있고 땜납 부착 시에 사용될 수 있다. 호일 재료가 최초의 편평한 구성에서 만곡된 구성이 되도록 펴질 수 있는 신장의 양은 본 발명에 의해 결정된다. 볼-모방 융기는 약 30 ㎛ 내지 40 ㎛ 두께의 연동 호일을 사용하여 약 150 ㎛와 230 ㎛ 사이의 높이로 생성될 수 있다.
본 발명의 태양은 다양하고 상이한 볼 그리드 어레이 및 칩 스케일 패키지, 특히 약 4개 내지 80개의 "볼" 개수를 갖는 볼 그리드 어레이 및 칩 스케일 패키지에 적용 가능한 것이다. 가장 많이 사용되는 범위는 약 8개 내지 48개의 "볼"이다.
본 발명의 다른 태양은 많은 적용을 위한 제품에서의 낮은 "납" 인덕턴스를 생성하는 기술을 제공하는 것이다.
본 발명의 다른 태양은 패키지와 동시에 볼-모방 융기를 생성함으로써 소자 패키지 상의 예비 성형된 땜납 볼의 위치 설정의 어려움을 제거하는 것이다.
본 발명의 다른 태양은 외부로의 전기 접속을 위해 사용된 주물 합성물과 금속 호일 사이의 접착을 향상시킴으로써 패키지 신뢰성을 향상시키는 것이다.
본 발명의 다른 태양은 낮은 전체 프로파일과 작은 아웃라인을 갖는 패키지를 향한 경향에 기여하는 제조 단계를 도입하여 소자 공간 유지에 기여하는 것이다.
본 발명의 다른 태양은 공정 단일화에 의해 제품의 질을 향상시키고, 열적-기계적 응력을 제어하고 습기 흡수를 최소화하고 추가 비용이 없는 일반적인 공정 제어에 의해 신뢰성 보장을 향상시키는 것이다.
본 발명의 다른 태양은 많은 종류의 반도체 제품에 적용될 수 있도록 적용성이 뛰어나고 제품의 다음 세대에도 적용될 수 있도록 일반적인 얇은 프로파일 패키지에 대한 조립 개념을 도입하는 것이다.
이러한 태양들은 대량 생산에 적절한 방법과 관련한 본 발명에 의해 이루어진다. 다양한 변경이 제품의 형상과 재료의 상이한 선택을 충족시키기 위해 성공적으로 채택된다.
본 발명의 일실시예에서, 볼 모방 융기의 크기와 이러한 융기를 형성하는 데 필요한 호일 재료의 신축이 소정의 낮은 프로파일의 소자를 제조하기 위해 사용된다.
본 발명의 다른 실시예에서, 소정 수의 융기 및 모방된 "볼"의 열에서의 구성이 소정의 볼 그리드 어레이와 작은 칩 스케일 패키지 아웃라인의 소자를 제조하기 위해 사용된다.
본 발명에 의한 기술 향상뿐만 아니라 본 발명의 태양은 첨부된 특허청구범위에 나타난 신규성 및 첨부된 도면과 관련하여 고려될 때 본 발명의 양호한 실시예의 이하의 설명으로부터 명백하다.
도1a, 도1b 및 도1c는 본 발명의 실시예에 따른 40개의 "볼"을 갖는 볼 그리드 어레이 소자의 개략도로서, 도1a는 볼 그리드 어레이 소자의 평면도, 도1b는 본 발명에 따른 볼 그리드 어레이 패키지의 측면의 개략 부분 단면도, 도1c는 본 발명에 따른 볼 그리드 어레이 패키지의 개략 저면도.
도2는 본 발명에 따른 볼 그리드 어레이의 일부의 개략 단면도.
도3a 내지 도3c는 본 발명에 따른 소자의 제조 공정을 도시하는 주형 공동의 개략 단면도.
도3d는 본 발명의 공정에 의해 제조된 소자의 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 플라스틱 캡슐화 재료
112 : 융기
300 : 주형
301 : 주형 상반부
302 : 주형 하반부
303 : 주형 공동
305 : 딤플
306 : 칩
307 : 도전성 시트형 기판
308 : 와이어
본 발명은 작은 아웃라인(outline)과 낮은 프로파일(profile)의 볼 그리드 어레이(BGA)와 칩 스케일 패키지(CSP)를 갖는 집적 회로(IC)에 관한 것이다. 본 명세서에 정의된 바와 같이, 용어 "아웃라인"은 본 발명의 IC 패키지의 전체 폭과 길이를 나타낸다. 아웃라인이 패키지가 차지하는 배선 보드 또는 조립 보드 상의 표면적을 형성하기 때문에 패키지의 아웃라인은 패키지의 풋프린트(footprint)라고도 한다. 용어 "칩 스케일 패키지"는 2가지 의미로 사용된다. 첫 번째 의미로, 패키지는 20% 미만으로 칩 영역에 부가하는 아웃라인을 가지며, 칩 자체의 크기만을 갖는 칩 스케일 패키지는 종종 "칩 사이즈 패키지"라고도 한다. 두 번째 의미로는, "칩 스케일 패키지"는 단순히 작은 크기의 BGA를 의미한다.
용어 "프로파일"은 IC 패키지의 두께 또는 높이를 의미한다. 이러한 정의는 볼이 보드 부착 시에 리플로잉(reflowing)되기 전의 땜납 볼의 높이를 포함하지 않는다.
본 명세서에 사용된 용어 땜납 "볼"은 땜납 접촉부가 반드시 구형이어야 한다라는 것을 의미하지는 않는다. 볼들은 반구형, 반-돔형, 절두 원추형 또는 일반적인 돌기형과 같은 다양한 형상을 가질 수 있다. 정확한 형상은 (증착, 도금 또는 예비 제조 유닛과 같은) 퇴적 기술, (적외선 또는 복사열과 같은) 리플로잉 기술 및 재료 조성의 함수이다. 재료의 양과 리플로잉 온도의 균일성을 제어함으로써 기하학적 형상의 일관성을 이루기 위해 몇몇 방법이 이용 가능하다. 땜납 "볼"은 납/주석 혼합물 또는 전도 접착성 합성물을 포함할 수 있다.
본 발명의 양호한 실시예의 예로서, 도1a 내지 도1c는 40개의 접속부용 정사각형 BGA의 상이한 도면이다. 도1a는 대체로 편평한 표면(103)을 형성하는 플라스틱 캡슐화 재료(101)(이송 성형 공정에서 통상적으로 사용되는 에폭시계 열경화성 재료)를 도시하는 패키지의 평면도이다. 도1a의 예에서의 측면 길이(102)는 8.0 ㎜이지만, 본 발명은 정사각형 또는 직사각형 아웃라인과 약 4.0 내지 12.0 ㎜ 범위의 측면 길이를 갖는 BGA 및 CSP 소자에 용이하게 적용될 수 있다.
도1b는 일부가 단면으로 도시된 동일한 BGA의 측면도이다. 패키지는 대체로 편평한 상부면(103)과 대체로 편평한 바닥면(116)을 갖는다. 이러한 예에서, 패키지의 두께(114)는 1.0 ㎜이다. 단면[빗금친 부분(115)]으로 도시된 바와 같이, 성형된 플라스틱(111)은 대체로 편평한 바닥면(116)으로부터 돌출된 모든 융기(112)로 연장된다. 이러한 융기(112)가 소자를 캡슐화시키기 위해 채택된 동일한 플라스틱 성형 공정에서 형성되는 것은 본 발명의 중요한 태양이다. 이러한 융기(112)는 구의 일부로서 형성될 수 있고 땜남 "볼"의 일부를 모방한다. 따라서, 융기는 "노울(knoll)"이라고도 한다. 융기(112)의 다른 형상은 절두 원추형 또는 절두 피라미드형 또는 용이하게 제조 가능한 임의의 다른 3차원 형상을 포함한다. 도1b는 몇몇 이러한 융기(113)의 어레이를 도시한다. 융기의 금속화 부분(117)과 그 두께(117a)는 도2에 더 상세히 도시되어 있다.
BGA 패키지의 저면도에서, 도1c는 땜납 볼로서 배열된 2열의 이러한 융기(112)이 통상의 BGA에 있는 것을 도시한다. 도1c의 예에는, 전체로 40개의 융기가 있다. 본 발명이 임의의 개수의 융기에 적용될 수 있지만, 양호한 개수는 4개와 80개 사이이다. 도1c의 예에서의 융기들 사이의 피치(122)는 1.0 ㎜이고, 융기들 사이의 분리부(123)는 폭이 20 ㎛ 내지 200 ㎛일 수 있다. 본 발명은 전기 접속부 역할을 하지 않는 "더미(dummy)" 융기의 생성을 포함하는 융기의 임의의 구성에 적용 가능하다.
융기의 전기적 기능과 더 상세한 설명이 도1b의 BGA 예의 일부 단면을 도시하는 도2에서 개략적으로 설명된다. 성형 공정 동안에 합성물(201)에 인가된 압력은 융기(202)를 형성한다. 융기의 높이(203)는 약 0.1 ㎜ 내지 0.25 ㎜ 사이의 범위이고 반구의 기부에서의 직경(204)은 약 0.5 ㎜ 내지 0.75 ㎜ 사이이다.
융기의 외측이 도전성이고 납땜 가능한 표면(205)를 갖는다는 것은 본 발명에 있어서 매우 중요하다. 딤플이 외측은 약 10 ㎛ 내지 75 ㎛ 사이의 범위인 두께(206)를 갖는 금속 호일을 포함한다. 금속 호일의 양호한 두께 범위는 약 30 ㎛ 내지 40 ㎛이다. 호일은 구리, 구리 합금, 철-니켈 합금, 알루미늄, 강 및 인바르를 포함하는 그룹으로부터 선택된 재료로 제조될 수 있다. 적절한 구리 및 구리 합금 호일은 예컨대, 미국 코네티컷주 워터베리에 소재한 올린 코포레이션(Olin Corporation)에 의해 생산된다.
융기의 외측에 대면하는 호일의 납땜 가능 표면은 구리, 니켈, 팔라듐, 은, 금 및 백금을 포함하는 그룹으로부터 선택된다. 다른 선택 사항은 융기의 외측을 덮는 주석-납, 주석-은, 주석-인듐 및 다른 땜납 합금의 퇴적층이다. 양호한 실시예는 머더보드로의 부착을 위한 청결한 구리와 고도로 활성화된 땜납 페이스트이다. 재료의 선택은 채택된 땜납 리플로잉 기술에 따라 다르다(예컨대, 시간-온도 공정, 땜납 페이스트 또는 플럭스의 이용 가능성).
도2는 융기(202)가 와이어 본드(207)에 의해 집적 회로의 단자에 전기적으로 접속되는 것을 도시한다(도3a 내지 도3d도 참조). 통상적으로 실시되는 와이어 본딩 기술에 따라, 본딩 와이어가 IC 칩의 단자(접촉 패드)에 대해 융기의 금속과 본딩 와이어의 볼에 부착된다.
전기적 분리를 위해, 융기를 덮는 금속 호일이 기계적으로 서로 분리되어야 한다. 이것은 예컨대, 톱날(약 130 ㎛ 내지 170 ㎛ 사이의 폭)을 사용하여 기계적으로 절단함으로써 생성된 홈(208)에 의해 나타난다.
반구형의 융기는 주물 합성물과 금속 호일 사이의 접착 영역을 상당히 증가시킨다. 따라서, 접착 강도가 상당히 높아지며, 본 발명에 의해 제조된 것과 같이 응력 또는 습기에 의한 박리에 상당히 덜 민감한 패키지가 제조된다.
도3a 내지 도3d는 본 발명에 따른 IC 소자를 제조하기 위한 방법을 도시한다. 도3a에는, 주형(300)의 개략 단면도가 주형의 상반부(301), 하반부(302) 및 공동(303)을 도시한다. 주형 하반부(302)는 복수개의 딤플(305)를 포함하는 대체로 편평한 표면 윤곽(304)을 특징으로 한다. 이러한 딤플은 캡슐화될 소자 내에 땜납 볼을 모방하는 성형된 융기를 생성하는 목적에 맞는 크기와 형상을 갖는다. 딤플(305)의 에지(305a)는 예리한 에지가 되지 않도록 폴리싱된다. 딤플은 반구형, 절두 원추형, 절두 피라미드형 및 저비용으로 주형강에서 제조될 수 있는 관련 형상을 포함하는 그룹으로부터 선택된 형상을 가질 수 있다.
도3a는 예비 조립된 IC 칩(306)을 유지하는 공동(303)을 추가로 도시한다. 본 발명의 다른 실시예에서, 복수개의 IC 칩 및/또는 다른 전기 부품이 예비 조립될 수 있다. 칩(306)은 도전성 시트형 기판(307)의 제1 표면(307a) 상에 부착될 수 있고 본 발명에 따라, 이러한 기판은 양호하게는 약 10 ㎛ 내지 75 ㎛ 두께의 금속 호일이다. 기판(307)의 제2 표면(307a)은 납땜 가능하도록 준비된다. 칩 부착은 접착 에폭시 또는 폴리아미드 필름에 의해 이루어진다. 칩(306)의 입력/출력 단자는 양호하게는 와이어(308)에 의해 기판(307)에 접속된다. 통상적으로, 와이어(308)는 볼 본딩에 의해 칩 단자에, 그리고 스티치 본딩에 의해 기판에 접속되지만, 와이어의 양단부의 웨지 본딩도 가능하다.
와이어가 기판(307) 상에 용접된 위치(309)는 주형 하반부의 각 딤플(305)의 위치에 대해 정렬되도록 기판 상에 예비 조립된 칩은 주형 하반부(302) 상에 위치된다. 이러한 정렬은 도3b에 도시된 바와 같이 대체로 도면 부호(310)로 나타낸다.
도3c에 도시된 바와 같이, 캡슐화 재료(311)는 공동이 재료로 채워질 때까지 공동(303)으로 가압된다. 양호하게는, 에폭시계 주물 합성물과 관련하여 확립된 이송 성형 공정 및 제어가 사용된다(이송 온도는 통상적으로 약 170 ℃ 내지 180 ℃ 사이이고, 이송 시간은 약 6초 내지 18초 사이임). (공동 크기에 따라) 약 5516 ㎪(800 psi) 내지 11032 ㎪(1600 psi) 사이의 주형 공동 내의 압력을 생성하는 램 압력은 통상적으로 약 3447.5 ㎪(500 psi) 내지 4826.5 ㎪(700 psi)이다. 성형 공정과 이러한 압력에서, 호일(307)이 주형 하반부(302)의 표면 윤곽에 대해, 특히 주형 딤플(305) 상으로 이동되는 것이 본 발명에 있어서 중요하다. 이후에, 주물 온도는 약 90초 내지 130초 내에 강하하고, 주물 합성물은 주형이 개방될 수 있도록 적어도 부분적으로 경화되고 중합된다. 따라서, 성형된 융기(312)는 외부 융기 표면 상에서 호일(307)에 의해 둘러싸인 경화된 캡슐화 재료의 본체 상에 생성된다. 도3c에 도시된 바와 같이, 각 융기는 칩(306)의 각 단자에 딤플을 접속시키는 와이어 본드를 갖는다.
전술한 바와 같이, 융기의 형성은 주물 합성물과 융기 호일 사이의 표면적을 상당히 증가시키고 따라서 주물 합성물과 금속 호일 사이의 접착이 강화되며, 완성된 소자의 응력 및 습기 민감도가 감소되고 따라서 신뢰성이 향상된다.
도3d는 완성된 소자(320)를 도시한다. 이러한 소자에서, 융기(312)는 개구(313)에 의해 전기적으로 서로 분리된다. 이러한 개구는 고속 톱, 집속 레이저, 고압 액체 제트 또는 다른 저비용의 기술에 의해 절단될 수 있다. 융기의 형성이 도전성 호일을 주사위 형상으로의 절단 동안에 접하게 되는 높은 전단 응력 구역 밖으로 이동시키고, 따라서 제조되는 소자의 높은 품질에 기여한다.
하나 이상의 유닛이 공동(303) 내에 위치되면, 유닛은 통상적으로 (수직) 에지(314)를 따라 톱질을 함으로써 서로 기계적으로 단일화될 수 있다. 이러한 방식에 의해, 종래의 땜납 볼을 모방하고 납땜 가능 표면(315)을 갖는 융기(312)를 갖고 320와 유사한 복수개의 소자가 저비용 공정으로 제조될 수 있다.
도3d를 참조하면, 직경(316)과 높이(317)에 의해 주어진 융기(312)의 크기는 주로 금속 호일(307)의 기계적 특성에 의해 결정된다. 적절한 미정질성과 기계적/열적 특성으로, 약 30 ㎛ 내지 40 ㎛ 두께의 구리 호일은 약 15% 내지 22 % 정도 신장될 수 있다. 이것은 약 0.7 ㎜의 요구되는 융기 직경에 대해 약 0.2 ㎜의 융기 높이가 이루어질 수 있다는 것을 의미한다. 이러한 높이로, 전체 두께에서 "볼" 높이를 포함하는 1.0 ㎜ 프로파일의 BGA 및 CSP 소자가 제조될 수 있다.
본 발명이 도시된 실시예를 참조하여 설명되었지만, 이러한 설명이 제한적 의미로 해석되어서는 안된다. 도시된 실시예의 다양항 변경 및 조합뿐만 아니라 본 발명의 다른 실시예는 설명의 참조 시에 당해 기술 분야의 숙련자에게 명백한 것이다. 예로써, 반도체 칩의 재료는 실리콘, 실리콘 게르마늄, 갈륨 비화물 또는 제조 시에 사용되는 임의의 다른 반도체 재료를 포함할 수 있다. 다른 예로써, 적절하게 가요성인 호일을 사용함으로써 성형된 "볼" 모방 융기의 형상이 신장된 구조로 변경될 수 있다. 따라서, 첨부된 특허청구범위는 그러한 임의의 변경 또는 실시예를 포함한다.
본 발명에 따라, 패키지와 동시에 볼-모방 융기를 생성함으로써 소자 패키지 상의 예비 성형된 땜납 볼의 위치 설정의 어려움을 제거할 수 있고, 외부로의 전기 접속을 위해 사용된 주물 합성물과 금속 호일 사이의 접착을 향상시킴으로써 패키지 신뢰성을 향상시킬 수 있다.
Claims (17)
- 적어도 하나의 입력/출력 단자를 갖는 집적 회로 칩과,땜납 볼을 모방하기에 적절한 크기와 형상을 갖는 적어도 하나의 융기를 포함하는 대체로 편평한 표면을 형성하는 상기 칩 둘레에서 성형된 캡슐화 재료의 본체를 포함하며,상기 융기는 상기 단자에 접속된 도전성 납땜 가능 표면을 갖는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 융기에 부착된 땜납의 층을 더 갖는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 융기는 직경이 약 0.5 ㎜와 0.75 ㎜ 사이이고 높이가 약 0.1 ㎜와 0.25 ㎜ 사이인 크기를 갖는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 융기의 도전성 표면은 약 10 ㎛와 75 ㎛ 사이의 두께를 갖는 금속 호일을 포함하는 것을 특징으로 하는 반도체 소자.
- 제4항에 있어서, 상기 융기의 도전성 표면은 약 30 ㎛와 40 ㎛ 사이의 두께의 금속 호일을 포함하는 것을 특징으로 하는 반도체 소자.
- 제4항에 있어서, 상기 호일은 구리, 구리 합금, 철-니켈 합금, 알루미늄, 강 및 인바르로 구성된 그룹으로부터 선택된 재료를 포함하는 것을 특징으로 하는 반도체 소자.
- 제6항에 있어서, 상기 호일은 구리, 니켈, 팔라듐, 은, 금, 백금, 주석-납, 주석-은, 주석-인듐 및 다른 땜납 합금으로 구성된 그룹으로부터 선택된 상기 융기의 외측과 대면하는 납땜 가능 표면을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 융기의 도전성 표면은 본딩 와이어의 길이에 의해 칩 단자에 접속되고, 본딩 와이어의 일단부는 상기 표면에 타단부는 상기 단자에 부착되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 융기는 반구형, 절두 원추형 및 절두 피라미드형으로 구성된 그룹으로부터 선택된 형상을 갖는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 융기는 상기 칩을 캡슐화하기 위한 성형 공정으로 형성되는 것을 특징으로 하는 반도체 소자.
- 복수개의 입력/출력 단자를 각각 갖는 복수개의 집적 회로 칩을 마련하는 단계와,제1 표면 및 납땜 가능한 제2 표면을 갖는 도전성 시트형 기판을 마련하는 단계와,상기 칩을 기판의 제1 표면 상에 부착하고 단자를 와이어 본딩에 의해 상기 표면에 접속하여서 용접된 와이어 본드를 갖는 복수개의 기판 위치를 형성하는 단계와,반도체 소자를 유지하기 위한 공동을 각각 구비한 상반부 및 땜납 볼에 적절한 크기와 형상을 갖는 복수개의 딤플을 포함하는 대체로 편평한 표면 윤곽을 갖는 하반부를 갖는 주형을 마련하는 단계와,각 와이어 본드 위치가 하나의 딤플과 각각 정렬되도록 주형 하반부 안에 기판을 위치시키는 단계와,캡슐화 재료가 주형 하반부의 표면 윤곽에 대해 기판을 가압하고, 경화 시에 융기는 와이어 본드가 기판에 부착된 각 위치에서 캡슐화 재료의 본체 상에 형성되도록 주형을 폐쇄하고 캡슐화 재료를 주형 내로 가압하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제11항에 있어서, 주형을 개방하고 융기들을 서로 전기 절연시키고 칩들을 서로 기계적으로 단일화시켜서 캡슐화된 반도체 소자가 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제12항에 있어서, 상기 융기를 덮는 기판의 제2 표면 상에 땜납 재료를 퇴적시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제12항에 있어서, 상기 전기 절연 공정은 융기를 둘러싸는 기판 재료를 통한 절단 공정을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 도전성 기판 상에 예비 조립된 반도체 칩을 유지하기 위한 공동을 각각 갖는 상반부 및 하반부를 갖는 주형을 포함하며,상기 상반부 및 하반부 중 하나가 땜납 볼을 모방하기에 적절한 크기와 형상을 갖는 복수개의 딤플을 포함하는 대체로 편평한 표면 윤곽을 갖는 것을 특징으로 하는 반도체 소자 제조 장치.
- 제15항에 있어서, 상기 딤플은 직경이 약 0.5 ㎜와 0.75 ㎜ 사이이고 깊이가 약 0.1 ㎜와 0.25 ㎜ 사이인 크기를 갖는 것을 특징으로 하는 반도체 소자 제조 장치.
- 제15항에 있어서, 상기 딤플은 반구형, 절두 원추형 및 절두 피라미드형으로 구성된 그룹으로부터 선택된 형상을 갖는 것을 특징으로 하는 반도체 소자 제조 장치.
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