JP2002368726A - クロック再生方法及び受信クロック生成装置 - Google Patents
クロック再生方法及び受信クロック生成装置Info
- Publication number
- JP2002368726A JP2002368726A JP2001173523A JP2001173523A JP2002368726A JP 2002368726 A JP2002368726 A JP 2002368726A JP 2001173523 A JP2001173523 A JP 2001173523A JP 2001173523 A JP2001173523 A JP 2001173523A JP 2002368726 A JP2002368726 A JP 2002368726A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- transmission
- reception
- count value
- jitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
- G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
- H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/60—Network structure or processes for video distribution between server and client or between remote clients; Control signalling between clients, server and network components; Transmission of management data between server and client, e.g. sending from server to client commands for recording incoming content stream; Communication details between server and client
- H04N21/63—Control signaling related to video distribution between client, server and network components; Network processes for video distribution between server and clients or between remote clients, e.g. transmitting basic layer and enhancement layers over different transmission paths, setting up a peer-to-peer communication via Internet between remote STB's; Communication protocols; Addressing
- H04N21/643—Communication protocols
- H04N21/64307—ATM
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
- G06F2205/061—Adapt frequency, i.e. clock frequency at one side is adapted to clock frequency, or average clock frequency, at the other side; Not pulse stuffing only
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 従来のアダプティブクロック再生法と比較し
て、大幅に伝送路ジッタの追従特性を改善すること。 【解決手段】 書込みカウンタ（２）は送信クロック
（ｂ）を計数して送信書込計数値（ｆ）を生成する。電
圧制御水晶発振器（３）はＦＩＦＯメモリバッファ
（１）の滞留量が所与の一定値に達すると、受信再生ク
ロック（ｃ）を生成する。読出しカウンタ（４）は受信
再生クロック（ｃ）を計数して受信読出計数値（ｇ）を
生成する。発振器カウンタ（６）は独立クロック（ｄ）
から基準時間を計数して独立時間計数値（ｈ）を生成す
る。演算手段（７，８，９）は、３つの計数値（ｆ）、
（ｇ）、（ｈ）に基づきディジタル電圧制御信号（ｉ）
を演算する。Ｄ／Ａコンバータ（１０）は、ディジタル
電圧制御信号（ｉ）にディジタル/アナログ変換を施し
て、電圧制御信号（ｅ）を電圧制御水晶発振器へ供給す
る。
て、大幅に伝送路ジッタの追従特性を改善すること。 【解決手段】 書込みカウンタ（２）は送信クロック
（ｂ）を計数して送信書込計数値（ｆ）を生成する。電
圧制御水晶発振器（３）はＦＩＦＯメモリバッファ
（１）の滞留量が所与の一定値に達すると、受信再生ク
ロック（ｃ）を生成する。読出しカウンタ（４）は受信
再生クロック（ｃ）を計数して受信読出計数値（ｇ）を
生成する。発振器カウンタ（６）は独立クロック（ｄ）
から基準時間を計数して独立時間計数値（ｈ）を生成す
る。演算手段（７，８，９）は、３つの計数値（ｆ）、
（ｇ）、（ｈ）に基づきディジタル電圧制御信号（ｉ）
を演算する。Ｄ／Ａコンバータ（１０）は、ディジタル
電圧制御信号（ｉ）にディジタル/アナログ変換を施し
て、電圧制御信号（ｅ）を電圧制御水晶発振器へ供給す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック再生方法
に関し、特に、パケット交換やＡＴＭ（asynchronous t
ransfer mode）ネットワークなどに代表されるデータの
遅延時間の揺らぎ(伝送路ジッタ)が多く、かつ送受信間
クロックの網同期が確立しない環境において画像信号な
どの実時間伝送を実現するために、ジッタ抑圧を図って
受信クロックを再生する方法に関するものである。
に関し、特に、パケット交換やＡＴＭ（asynchronous t
ransfer mode）ネットワークなどに代表されるデータの
遅延時間の揺らぎ(伝送路ジッタ)が多く、かつ送受信間
クロックの網同期が確立しない環境において画像信号な
どの実時間伝送を実現するために、ジッタ抑圧を図って
受信クロックを再生する方法に関するものである。
【０００２】
【従来の技術】パケット交換やＡＴＭネットワークで通
信を行う際、伝送路で生じるデータの遅延時間の揺らぎ
(ジッタ)が問題となる。この「ジッタ」を抑制するため
に、受信側でバッファを持つ必要がある。
信を行う際、伝送路で生じるデータの遅延時間の揺らぎ
(ジッタ)が問題となる。この「ジッタ」を抑制するため
に、受信側でバッファを持つ必要がある。
【０００３】ここで、「ジッタ」とは、伝送されたパル
スの時間的位置が正規の時点から前後に変動（位相変
動）することをいう。ジッタによりパルス列は位相変調
を受けるため、復調時にジッタ雑音となり伝送品質を劣
化させる。ジッタは大別して、中継伝送路で生じる「伝
送路ジッタ」と、多重化同期のためにパルススタッフ同
期を適用した場合に生じる「スタッフジッタ」とに分け
られる。本発明は「伝送路ジッタ」の抑制に係る。
スの時間的位置が正規の時点から前後に変動（位相変
動）することをいう。ジッタによりパルス列は位相変調
を受けるため、復調時にジッタ雑音となり伝送品質を劣
化させる。ジッタは大別して、中継伝送路で生じる「伝
送路ジッタ」と、多重化同期のためにパルススタッフ同
期を適用した場合に生じる「スタッフジッタ」とに分け
られる。本発明は「伝送路ジッタ」の抑制に係る。
【０００４】またバッファの破綻を防止するために、バ
ッファの書込みクロック(送信クロック)と読出しクロッ
ク(再生クロック)とを同期させる必要がある。しかしな
がら、ＡＴＭネットワークやパケット交換ネットワーク
では、必ずしも送受信のクロックが同期する網同期が確
立している保証は無い。
ッファの書込みクロック(送信クロック)と読出しクロッ
ク(再生クロック)とを同期させる必要がある。しかしな
がら、ＡＴＭネットワークやパケット交換ネットワーク
では、必ずしも送受信のクロックが同期する網同期が確
立している保証は無い。
【０００５】そのため、従来では、バッファの滞留量を
常時監視し、バッファの滞留量が常に一定になるように
再生クロックの制御を行う「アダプティブクロック再生
法」が用いられている。尚、アダプティブクロック再生
法の概念は、ＩＴＵ−Ｔ勧告Ｉ．３６３．１で定義され
ている。
常時監視し、バッファの滞留量が常に一定になるように
再生クロックの制御を行う「アダプティブクロック再生
法」が用いられている。尚、アダプティブクロック再生
法の概念は、ＩＴＵ−Ｔ勧告Ｉ．３６３．１で定義され
ている。
【０００６】一方、「伝送路ジッタ」ではないが「スタ
ッフジッタ」を抑圧する技術が、従来から種々提案され
ている。例えば、特開平５−１４３０４号公報、特開平
５−２０６９７６号公報、特開平７−１４３０８９号公
報、特許第２９２３９０２号公報、や特許第３０５５４
２５号公報等。
ッフジッタ」を抑圧する技術が、従来から種々提案され
ている。例えば、特開平５−１４３０４号公報、特開平
５−２０６９７６号公報、特開平７−１４３０８９号公
報、特許第２９２３９０２号公報、や特許第３０５５４
２５号公報等。
【０００７】
【発明が解決しようとする課題】従来の「アダプティブ
クロック再生法」では、伝送路ジッタの影響を考慮して
いないので、大幅に伝送路ジッタを抑圧することが困難
である。
クロック再生法」では、伝送路ジッタの影響を考慮して
いないので、大幅に伝送路ジッタを抑圧することが困難
である。
【０００８】一方、上述した公報は、「スタッフジッ
タ」を抑圧する技術的思想を開示しているに過ぎない。
すなわち、上記公報と本発明とは、対象とする「ジッ
タ」の種類が異なることは明らかであるので、上記公報
に記載された発明(技術的思想）を本発明に適用するこ
とは当業者といえども容易には行えないものと思料す
る。
タ」を抑圧する技術的思想を開示しているに過ぎない。
すなわち、上記公報と本発明とは、対象とする「ジッ
タ」の種類が異なることは明らかであるので、上記公報
に記載された発明(技術的思想）を本発明に適用するこ
とは当業者といえども容易には行えないものと思料す
る。
【０００９】したがって、本発明の目的は、伝送路ジッ
タの影響を考慮しない従来のアダプティブクロック再生
法と比較して、大幅に伝送路ジッタの追従特性を改善す
ることが可能なクロック再生方法を提供することにあ
る。
タの影響を考慮しない従来のアダプティブクロック再生
法と比較して、大幅に伝送路ジッタの追従特性を改善す
ることが可能なクロック再生方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明は、上記の目的を
達成するために次のような技術的構成を採用する。
達成するために次のような技術的構成を採用する。
【００１１】すなわち、本発明では、受信側に独立発振
器を持たせ、この独立発振器のカウンタ値より基準時間
を生成して、伝送路ジッタで生じた遅延変動量を予測し
た制御を行って受信クロックを再生している。
器を持たせ、この独立発振器のカウンタ値より基準時間
を生成して、伝送路ジッタで生じた遅延変動量を予測し
た制御を行って受信クロックを再生している。
【００１２】本発明の第１の態様によれば、伝送路から
供給される送信クロックを受けて受信クロックを再生す
るクロック再生方法であって、送信クロックと受信クロ
ックとは非同期で動作し、アダプティブクロック再生法
を用いて送信クロックから受信クロックを再生するクロ
ック再生方法において、伝送路ジッタで生じた遅延変動
量の予測値を求め、この求めた予測値をアダプティブク
ロック再生法に適用する、ステップを含み、これにより
伝送路ジッタの抑制を図り伝送路ジッタの追従能力を向
上させたことを特徴とするクロック再生方法が得られ
る。
供給される送信クロックを受けて受信クロックを再生す
るクロック再生方法であって、送信クロックと受信クロ
ックとは非同期で動作し、アダプティブクロック再生法
を用いて送信クロックから受信クロックを再生するクロ
ック再生方法において、伝送路ジッタで生じた遅延変動
量の予測値を求め、この求めた予測値をアダプティブク
ロック再生法に適用する、ステップを含み、これにより
伝送路ジッタの抑制を図り伝送路ジッタの追従能力を向
上させたことを特徴とするクロック再生方法が得られ
る。
【００１３】また、本発明の第２の態様によれば、パケ
ット交換ネットワーク内を伝送されてきたパケットより
生成される伝送路ジッタを含有したＭＰＥＧデータを送
信クロックに同期してバッファメモリに書き込ませ、こ
のバッファメモリから平滑化されたＭＰＥＧデータを読
み出すための受信再生クロックを再生する受信クロック
生成装置において、送信クロックを計数して送信書込計
数値を生成する書込みカウンタと、バッファメモリの滞
留量が所与の一定値に達すると、受信再生クロックを生
成する電圧制御水晶発振器と、受信再生クロックを計数
して受信読出計数値を生成する読出しカウンタと、パケ
ット交換ネットワークの受信側において独立クロックか
ら基準時間を計数して独立時間計数値を生成する発振器
カウンタと、送信書込計数値、受信読出計数値、および
独立時間計数値に基づき電圧制御水晶発振器を制御する
ためのディジタル電圧制御信号を演算する演算手段と、
ディジタル電圧制御信号にディジタル/アナログ変換を
施して、電圧制御信号を電圧制御水晶発振器へ供給する
Ｄ／Ａコンバータと、を具備することを特徴とする受信
クロック生成装置が得られる。
ット交換ネットワーク内を伝送されてきたパケットより
生成される伝送路ジッタを含有したＭＰＥＧデータを送
信クロックに同期してバッファメモリに書き込ませ、こ
のバッファメモリから平滑化されたＭＰＥＧデータを読
み出すための受信再生クロックを再生する受信クロック
生成装置において、送信クロックを計数して送信書込計
数値を生成する書込みカウンタと、バッファメモリの滞
留量が所与の一定値に達すると、受信再生クロックを生
成する電圧制御水晶発振器と、受信再生クロックを計数
して受信読出計数値を生成する読出しカウンタと、パケ
ット交換ネットワークの受信側において独立クロックか
ら基準時間を計数して独立時間計数値を生成する発振器
カウンタと、送信書込計数値、受信読出計数値、および
独立時間計数値に基づき電圧制御水晶発振器を制御する
ためのディジタル電圧制御信号を演算する演算手段と、
ディジタル電圧制御信号にディジタル/アナログ変換を
施して、電圧制御信号を電圧制御水晶発振器へ供給する
Ｄ／Ａコンバータと、を具備することを特徴とする受信
クロック生成装置が得られる。
【００１４】さらに、本発明の第３の態様によれば、伝
送路から供給される入力データを送信クロックに同期し
てバッファメモリに書き込ませ、このバッファメモリか
ら出力データを読み出すための受信クロックを再生する
クロック再生方法において、受信側に独立発振器を持た
せ、この独立発振器のカウンタ値より基準時間を生成
し、この基準時間と送信クロックの計数値と受信クロッ
クの計数値とに基づいて、伝送路ジッタで生じた遅延変
動量を予測した制御を行って受信クロックを再生するス
テップを含むクロック再生方法が得られる。
送路から供給される入力データを送信クロックに同期し
てバッファメモリに書き込ませ、このバッファメモリか
ら出力データを読み出すための受信クロックを再生する
クロック再生方法において、受信側に独立発振器を持た
せ、この独立発振器のカウンタ値より基準時間を生成
し、この基準時間と送信クロックの計数値と受信クロッ
クの計数値とに基づいて、伝送路ジッタで生じた遅延変
動量を予測した制御を行って受信クロックを再生するス
テップを含むクロック再生方法が得られる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１６】本発明に係るクロック再生装置（受信クロ
ック生成装置）について説明する前に、それが適用され
るＭＰＥＧ（moving picture experts group）符号化／
復号化システムについて図面を参照して説明する。
ック生成装置）について説明する前に、それが適用され
るＭＰＥＧ（moving picture experts group）符号化／
復号化システムについて図面を参照して説明する。
【００１７】図４を参照すると、ＭＰＥＧ符号化／復号
化システムは、送信装置１００と、受信装置２００と、
それらを接続する伝送路３００とから構成される。送信
装置１００は、ＭＰＥＧ符号化部１１０と、ＡＡＬ５生
成部１２０と、ＡＴＭセル生成部１３０と、伝送路イン
タフェース部１４０とから構成されている。一方、受信
装置２００は、伝送路インタフェース２１０と、ＡＴＭ
セル分解部２２０と、ＡＡＬ５分解部２３０と、ジッタ
吸収処理部２４０と、ＭＰＥＧ復号化部２５０とから構
成されている。
化システムは、送信装置１００と、受信装置２００と、
それらを接続する伝送路３００とから構成される。送信
装置１００は、ＭＰＥＧ符号化部１１０と、ＡＡＬ５生
成部１２０と、ＡＴＭセル生成部１３０と、伝送路イン
タフェース部１４０とから構成されている。一方、受信
装置２００は、伝送路インタフェース２１０と、ＡＴＭ
セル分解部２２０と、ＡＡＬ５分解部２３０と、ジッタ
吸収処理部２４０と、ＭＰＥＧ復号化部２５０とから構
成されている。
【００１８】この技術分野で周知のように、ＭＰＥＧ−
２規格に基づく信号をＡＴＭに接続する場合、ＡＴＭレ
イヤに直接サービス信号を接続するのではなく、ＡＡＬ
（ATM Adaptation Layer）を介して接続する。ＡＡＬと
してはタイプ１（ＡＡＬ１）からタイプ５（ＡＡＬ５）
まで作られることになっており、マルチメディアサービ
スにはこのうち、ＡＡＬ１、ＡＡＬ２、ＡＡＬ５を使用
することになっている。ＡＡＬ５はデータ通信やファイ
ル転送などに適した機能を持っている。
２規格に基づく信号をＡＴＭに接続する場合、ＡＴＭレ
イヤに直接サービス信号を接続するのではなく、ＡＡＬ
（ATM Adaptation Layer）を介して接続する。ＡＡＬと
してはタイプ１（ＡＡＬ１）からタイプ５（ＡＡＬ５）
まで作られることになっており、マルチメディアサービ
スにはこのうち、ＡＡＬ１、ＡＡＬ２、ＡＡＬ５を使用
することになっている。ＡＡＬ５はデータ通信やファイ
ル転送などに適した機能を持っている。
【００１９】換言すると、ＭＰＥＧ−２にはＡＴＭとの
接続性が要求条件の１つとしてあり、そのためにトラン
スポートパケットの長さは１８８バイトとなり、ＡＴＭ
セルの実データ長４７バイトの４倍に設定されている。
ＡＴＭセルの全データ長は５３バイトであり、ＭＰＥＧ
／ＴＳをＡＴＭに効率良く接続できる。
接続性が要求条件の１つとしてあり、そのためにトラン
スポートパケットの長さは１８８バイトとなり、ＡＴＭ
セルの実データ長４７バイトの４倍に設定されている。
ＡＴＭセルの全データ長は５３バイトであり、ＭＰＥＧ
／ＴＳをＡＴＭに効率良く接続できる。
【００２０】送信装置１００において、ＭＰＥＧ符号化
部１１０は画像データ（画像信号）を符号化してＭＰＥ
Ｇデータを出力する。ＡＡＬ５生成部１２０は、ＭＰＥ
Ｇデータから、１８８バイトの固定長パケットであるト
ランスポートストリーム（ＴＳ）パケットを生成する。
ＡＴＭセル生成部１３０は、ＴＳパケットから、５３バ
イトのＡＴＭセルを生成する。ここで、ＡＴＭセルは６
Ｍｂｐｓの伝送速度をもっている。伝送路インタフェー
ス１４０は、ＡＴＭセルを１５０Ｍｂｐｓの伝送速度で
伝送路３００を介して受信装置２００へ送信する。
部１１０は画像データ（画像信号）を符号化してＭＰＥ
Ｇデータを出力する。ＡＡＬ５生成部１２０は、ＭＰＥ
Ｇデータから、１８８バイトの固定長パケットであるト
ランスポートストリーム（ＴＳ）パケットを生成する。
ＡＴＭセル生成部１３０は、ＴＳパケットから、５３バ
イトのＡＴＭセルを生成する。ここで、ＡＴＭセルは６
Ｍｂｐｓの伝送速度をもっている。伝送路インタフェー
ス１４０は、ＡＴＭセルを１５０Ｍｂｐｓの伝送速度で
伝送路３００を介して受信装置２００へ送信する。
【００２１】ここで、伝送路３００を伝送する間に、Ａ
ＴＭセルには伝送路ジッタが生じる。
ＴＭセルには伝送路ジッタが生じる。
【００２２】受信装置２００では、伝送路インタフェー
ス２１０は、１５０Ｍｂｐｓの伝送速度をもつＡＴＭセ
ルを、伝送速度６Ｍｂｐｓの伝送速度のＡＴＭセルに変
換する。ＡＴＭセル分解部２２０は、６ＭｂｐｓのＡＴ
Ｍセルを分解して、ＴＳパケットを得る。ＡＡＬ５分解
部２３０は、ＴＳパケットを分解して、ＭＰＥＧデータ
と送信クロックとを出力する。
ス２１０は、１５０Ｍｂｐｓの伝送速度をもつＡＴＭセ
ルを、伝送速度６Ｍｂｐｓの伝送速度のＡＴＭセルに変
換する。ＡＴＭセル分解部２２０は、６ＭｂｐｓのＡＴ
Ｍセルを分解して、ＴＳパケットを得る。ＡＡＬ５分解
部２３０は、ＴＳパケットを分解して、ＭＰＥＧデータ
と送信クロックとを出力する。
【００２３】前述したように、伝送路３００中で伝送路
ジッタが生じるので、ＡＡＬ５分解部２３０から出力さ
れるＭＰＥＧデータおよび送信クロックにも伝送路ジッ
タが生じている。したがって、この伝送路ジッタを抑圧
（吸収）する必要がある。その為に、受信装置２００は
ジッタ吸収処理部２４０を備えている。すなわち、ジッ
タ吸収処理部２４０は、入力するＭＰＥＧデータおよび
送信クロックの生じている伝送路ジッタを抑圧（吸収）
して、平滑化されたＭＰＥＧデータを出力する。ＭＰＥ
Ｇ復号化部２５０は、この平滑化されたＭＰＥＧデータ
を復号化して画像データ（画像信号）を出力する。
ジッタが生じるので、ＡＡＬ５分解部２３０から出力さ
れるＭＰＥＧデータおよび送信クロックにも伝送路ジッ
タが生じている。したがって、この伝送路ジッタを抑圧
（吸収）する必要がある。その為に、受信装置２００は
ジッタ吸収処理部２４０を備えている。すなわち、ジッ
タ吸収処理部２４０は、入力するＭＰＥＧデータおよび
送信クロックの生じている伝送路ジッタを抑圧（吸収）
して、平滑化されたＭＰＥＧデータを出力する。ＭＰＥ
Ｇ復号化部２５０は、この平滑化されたＭＰＥＧデータ
を復号化して画像データ（画像信号）を出力する。
【００２４】前述したように、従来のジッタ吸収処理部
では、アダプティブクロック再生法により、バッファの
滞留量を常時監視し、バッファの滞留量が常に一定とな
るように再生クロックの制御を行っていた。しかしなが
ら、このアダプティブクロック再生法は、伝送路ジッタ
の影響を考慮していなので、大幅に伝送路ジッタを抑圧
することが困難である。その為、従来では、上記再生ク
ロック用のバッファとは別に、この伝送路ジッタを抑圧
するための専用のバッファを設けていた。すなわち、２
段のバッファを使用して伝送路ジッタを吸収（抑圧）し
ていた。その為、従来のジッタ吸収処理部はハードウェ
ア量が増加してしまう欠点がある。
では、アダプティブクロック再生法により、バッファの
滞留量を常時監視し、バッファの滞留量が常に一定とな
るように再生クロックの制御を行っていた。しかしなが
ら、このアダプティブクロック再生法は、伝送路ジッタ
の影響を考慮していなので、大幅に伝送路ジッタを抑圧
することが困難である。その為、従来では、上記再生ク
ロック用のバッファとは別に、この伝送路ジッタを抑圧
するための専用のバッファを設けていた。すなわち、２
段のバッファを使用して伝送路ジッタを吸収（抑圧）し
ていた。その為、従来のジッタ吸収処理部はハードウェ
ア量が増加してしまう欠点がある。
【００２５】図１を参照して、本発明の第１の実施の形
態に係るクロック再生装置（受信クロック生成装置）１
２について説明する。
態に係るクロック再生装置（受信クロック生成装置）１
２について説明する。
【００２６】図示のクロック再生装置１２は、ジッタ成
分を含有したＭＰＥＧ（moving picture experts grou
p）データ（入力データ）を送信クロック（書込みクロ
ック）に同期してＦＩＦＯ（first in first out）メモ
リバッファ（バッファメモリ）１に書き込ませ、この書
き込んだデータをＦＩＦＯメモリバッファ１から平滑化
されたＭＰＥＧデータ（出力データ）として読み出すた
めに用いられる受信再生クロック（読出しクロック）を
再生（生成）するための装置である。
分を含有したＭＰＥＧ（moving picture experts grou
p）データ（入力データ）を送信クロック（書込みクロ
ック）に同期してＦＩＦＯ（first in first out）メモ
リバッファ（バッファメモリ）１に書き込ませ、この書
き込んだデータをＦＩＦＯメモリバッファ１から平滑化
されたＭＰＥＧデータ（出力データ）として読み出すた
めに用いられる受信再生クロック（読出しクロック）を
再生（生成）するための装置である。
【００２７】クロック再生装置１２とＦＩＦＯバッファ
１との組み合わせによって、図４に示すジッタ吸収処理
部２４０が構成される。
１との組み合わせによって、図４に示すジッタ吸収処理
部２４０が構成される。
【００２８】クロック再生装置１２は、書込みカウンタ
２と、電圧制御水晶発振器（ＶＣＸＯ）３と、読出しカ
ウンタ４と、独立発振器５と、発振器カウンタ６と、中
央処理装置（ＣＰＵ）７と、ＣＰＵ通信制御部８と、レ
ジスタ９と、Ｄ／Ａコンバータ１０とを有する。
２と、電圧制御水晶発振器（ＶＣＸＯ）３と、読出しカ
ウンタ４と、独立発振器５と、発振器カウンタ６と、中
央処理装置（ＣＰＵ）７と、ＣＰＵ通信制御部８と、レ
ジスタ９と、Ｄ／Ａコンバータ１０とを有する。
【００２９】ＡＴＭネットワーク内を伝送されてきたＡ
ＴＭセルより生成されるジッタ成分を含有したＭＰＥＧ
データａは、送信クロックｂに同期してＦＩＦＯメモリ
バッファ1に書き込まれる。この際、送信クロックｂを
書込みカウンタ２で計数して送信書込計数値fを生成す
る。送信書込計数値ｆは送信時間計数値とも呼ばれる。
ＴＭセルより生成されるジッタ成分を含有したＭＰＥＧ
データａは、送信クロックｂに同期してＦＩＦＯメモリ
バッファ1に書き込まれる。この際、送信クロックｂを
書込みカウンタ２で計数して送信書込計数値fを生成す
る。送信書込計数値ｆは送信時間計数値とも呼ばれる。
【００３０】ＦＩＦＯメモリバッファ１の滞留量が所与
の一定値に達すると、後述するように電圧制御水晶発振
器３から出力される受信再生クロックｃでＦＩＦＯメモ
リバッファ１の読み出しを開始する。この際、受信再生
クロックｃを読出しカウンタ４で計数して受信読出計数
値ｇを生成する。受信読出計数値ｇは受信時間計数値と
も呼ばれる。
の一定値に達すると、後述するように電圧制御水晶発振
器３から出力される受信再生クロックｃでＦＩＦＯメモ
リバッファ１の読み出しを開始する。この際、受信再生
クロックｃを読出しカウンタ４で計数して受信読出計数
値ｇを生成する。受信読出計数値ｇは受信時間計数値と
も呼ばれる。
【００３１】また同時に、独立発振器５から発振された
独立クロックｄを発振器カウンタ６で計数して独立時間
計数値ｈを生成する。これら送信書込計数値ｆ、 受信
読出計数値ｇ、独立時間計数値ｈの３種のカウンタ計数
値は、ＣＰＵ通信制御部８を介してＣＰＵ７へ通知され
る。
独立クロックｄを発振器カウンタ６で計数して独立時間
計数値ｈを生成する。これら送信書込計数値ｆ、 受信
読出計数値ｇ、独立時間計数値ｈの３種のカウンタ計数
値は、ＣＰＵ通信制御部８を介してＣＰＵ７へ通知され
る。
【００３２】ＣＰＵ７では、後述するように、これら送
信書込計数値ｆ、受信読出計数値ｇ、独立時間計数値ｈ
の３種のカウンタの計数値に基づき、電圧制御水晶発振
器３を制御するためのディジタル電圧制御信号ｉを演算
する。ＣＰＵ７は、この電圧制御信号ｉを再びＣＰＵ通
信制御部８を通してレジスタ９に書き込んだ後、Ｄ／Ａ
コンバータ１０に出力する。
信書込計数値ｆ、受信読出計数値ｇ、独立時間計数値ｈ
の３種のカウンタの計数値に基づき、電圧制御水晶発振
器３を制御するためのディジタル電圧制御信号ｉを演算
する。ＣＰＵ７は、この電圧制御信号ｉを再びＣＰＵ通
信制御部８を通してレジスタ９に書き込んだ後、Ｄ／Ａ
コンバータ１０に出力する。
【００３３】Ｄ／Ａコンバータ１０はディジタル電圧制
御信号ｉにディジタル/アナログ変換を施し、電圧制御
信号eを生成して電圧制御水晶発振器３の制御を行う。
御信号ｉにディジタル/アナログ変換を施し、電圧制御
信号eを生成して電圧制御水晶発振器３の制御を行う。
【００３４】次に、図１を参照して、クロック再生装置
１２の動作について説明する。
１２の動作について説明する。
【００３５】伝送網にてジッタ成分を含有したＭＰＥＧ
データａは、２個のトランスポートストリーム(ＴＳ)パ
ケットを1フレームとしている。ＡＴＭ伝送では、この
２個のＴＳパケットを８個のＡＴＭセルに分割して行っ
ている。前述したように、各ＴＳパケットは１８８バイ
トの固定長をもち、各ＡＴＭセルの全データ長は５３バ
イトである。
データａは、２個のトランスポートストリーム(ＴＳ)パ
ケットを1フレームとしている。ＡＴＭ伝送では、この
２個のＴＳパケットを８個のＡＴＭセルに分割して行っ
ている。前述したように、各ＴＳパケットは１８８バイ
トの固定長をもち、各ＡＴＭセルの全データ長は５３バ
イトである。
【００３６】ＣＰＵ７は、一定のＴＳフレーム到達毎
（例えば、１０２４フレーム毎）に、書込みカウンタ
２、読出しカウンタ４、発振器カウンタ６の各計数値で
ある、送信書込計数値ｆ、受信読出計数値ｇ、独立時間
計数値ｈをそれぞれ受信して、後述するように、ディジ
タル電圧制御信号ｉを演算する。
（例えば、１０２４フレーム毎）に、書込みカウンタ
２、読出しカウンタ４、発振器カウンタ６の各計数値で
ある、送信書込計数値ｆ、受信読出計数値ｇ、独立時間
計数値ｈをそれぞれ受信して、後述するように、ディジ
タル電圧制御信号ｉを演算する。
【００３７】ここで、一定のＴＳフレーム到達単位毎に
おける、送信書込計数値ｆの増加分をdelta_write、受
信読出計数値ｇの増加分をdelta_read、独立時間計数値
ｈの増加分をdelta0とそれぞれ定義する。
おける、送信書込計数値ｆの増加分をdelta_write、受
信読出計数値ｇの増加分をdelta_read、独立時間計数値
ｈの増加分をdelta0とそれぞれ定義する。
【００３８】本発明では、ＣＰＵ７は、delta0から伝送
路ジッタの発生量を予測して、ジッタ分を考慮してディ
ジタル電圧制御信号ｉの演算を行う。すなわち、ＣＰＵ
７は、予測したジッタの発生量によって影響を受けた分
の受信読出計数値ｇの偏差分をe_countと定義して、伝
送路ジッタの発生が生じなかったと仮定した場合におけ
る書込みクロック（送信クロック）ｂと読出しクロック
（受信クロック）ｃとの位相比較関数を、以下の式より
予測演算する。
路ジッタの発生量を予測して、ジッタ分を考慮してディ
ジタル電圧制御信号ｉの演算を行う。すなわち、ＣＰＵ
７は、予測したジッタの発生量によって影響を受けた分
の受信読出計数値ｇの偏差分をe_countと定義して、伝
送路ジッタの発生が生じなかったと仮定した場合におけ
る書込みクロック（送信クロック）ｂと読出しクロック
（受信クロック）ｃとの位相比較関数を、以下の式より
予測演算する。
【００３９】 ni ＝ delta_write − (delta_read − e_count) ＝ delta0 − delta_read この位相比較関数niは、伝送路ジッタで生じた遅延変動
量の予測値に相当する。この位相比較関数niの結果を用
いることにより、伝送網のジッタ（伝送路ジッタ）によ
るディジタル電圧制御信号ｉへの外乱影響を抑圧する。
こうして伝送路ジッタによる外乱を抑圧した上で、ＣＰ
Ｕ７は、送受信クロックの網同期が確立されない場合に
おける受信再生クロックｃを、次式のcontで示すディジ
タル電圧制御信号ｉにより生成する。
量の予測値に相当する。この位相比較関数niの結果を用
いることにより、伝送網のジッタ（伝送路ジッタ）によ
るディジタル電圧制御信号ｉへの外乱影響を抑圧する。
こうして伝送路ジッタによる外乱を抑圧した上で、ＣＰ
Ｕ７は、送受信クロックの網同期が確立されない場合に
おける受信再生クロックｃを、次式のcontで示すディジ
タル電圧制御信号ｉにより生成する。
【００４０】 cont ＝ ni ＋ diff×α ＝ delta_0 − delta_read ＋ diff×α ここで、αは重み係数、diffはＦＩＦＯメモリバッファ
1の滞留量の設定値からのずれに比例した値である。す
なわち、このdiffは、送受信クロック間で網同期が確立
されない場合でも、ＦＩＦＯメモリバッファ１が破綻を
来さない様にフィードバック制御を行う制御量である。
1の滞留量の設定値からのずれに比例した値である。す
なわち、このdiffは、送受信クロック間で網同期が確立
されない場合でも、ＦＩＦＯメモリバッファ１が破綻を
来さない様にフィードバック制御を行う制御量である。
【００４１】図２を参照して、図１中のＣＰＵ７での動
作について説明する。初期値として、前値送信時間（書
込）計数値ｆ’、前値受信時間（読出）計数値ｇ’、お
よび前値独立時間計数値ｈ’を０に設定する。
作について説明する。初期値として、前値送信時間（書
込）計数値ｆ’、前値受信時間（読出）計数値ｇ’、お
よび前値独立時間計数値ｈ’を０に設定する。
【００４２】先ず、書込みカウンタ２で送信クロックｂ
の計数を開始し、ＣＰＵ１は、この送信書込計数値ｆを
ＣＰＵ通信制御部８を介して読込む（ステップＳ１）。
引続いて、ＣＰＵ７は、この送信書込計数値ｆがＦＩＦ
Ｏ滞留量の設定値targetより大きいか否かを判断する
（ステップＳ２）。送信書込計数値ｆがＦＩＦＯ滞留量
の設定値targetより大きくなると、すなわち、ＦＩＦＯ
メモリバッファ１の滞留量が所与の一定値に達すると、
ＣＰＵ７は、ＣＰＵ通信制御部８を介してレジスタ９に
初期値としての予め定めたディジタル電圧制御信号ｉを
書き込んで、Ｄ／Ａコンバータ１０を介して電圧制御水
晶発振器３から受信再生クロックｃを生成させてＦＩＦ
Ｏメモリバッファ１の読出しを開始する。この際、読出
しカウンタ４で受信再生クロックｃの計数を開始し、Ｃ
ＰＵ７は、この受信読出計数値ｇをＣＰＵ通信制御部８
を介して読込む（ステップＳ３）。また、ＣＰＵ７は、
独立発振器５を起動して、独立発振器５から独立クロッ
クｄを発振させ、発振器カウンタ８で独立クロックｄの
計数を開始する。この際、発振器カウンタ８で独立クロ
ックｄの計数を開始し、ＣＰＵ７は、この独立時間計数
値ｈをＣＰＵ通信制御部８を介して読込む（ステップＳ
４）。
の計数を開始し、ＣＰＵ１は、この送信書込計数値ｆを
ＣＰＵ通信制御部８を介して読込む（ステップＳ１）。
引続いて、ＣＰＵ７は、この送信書込計数値ｆがＦＩＦ
Ｏ滞留量の設定値targetより大きいか否かを判断する
（ステップＳ２）。送信書込計数値ｆがＦＩＦＯ滞留量
の設定値targetより大きくなると、すなわち、ＦＩＦＯ
メモリバッファ１の滞留量が所与の一定値に達すると、
ＣＰＵ７は、ＣＰＵ通信制御部８を介してレジスタ９に
初期値としての予め定めたディジタル電圧制御信号ｉを
書き込んで、Ｄ／Ａコンバータ１０を介して電圧制御水
晶発振器３から受信再生クロックｃを生成させてＦＩＦ
Ｏメモリバッファ１の読出しを開始する。この際、読出
しカウンタ４で受信再生クロックｃの計数を開始し、Ｃ
ＰＵ７は、この受信読出計数値ｇをＣＰＵ通信制御部８
を介して読込む（ステップＳ３）。また、ＣＰＵ７は、
独立発振器５を起動して、独立発振器５から独立クロッ
クｄを発振させ、発振器カウンタ８で独立クロックｄの
計数を開始する。この際、発振器カウンタ８で独立クロ
ックｄの計数を開始し、ＣＰＵ７は、この独立時間計数
値ｈをＣＰＵ通信制御部８を介して読込む（ステップＳ
４）。
【００４３】引続いて、ＣＰＵ７は、送信書込計数値ｆ
から前値送信時間計数値ｆ’を減算する（ｆ−ｆ’）こ
とにより、送信書込計数値ｆの増加分delta_writeを求
める（ステップＳ５）。ＣＰＵ７は、この送信書込計数
値ｆの増加分delta_writeが所定のＴＳフレーム数th1に
等しいか否かを判断する（ステップＳ６）。送信書込計
数値ｆの増加分delta_writeが所定のＴＳフレーム数th1
に等しいとき、ＣＰＵ７は、送信書込計数値ｆから受信
読出計数値ｇを減算した値からさらにＦＩＦＯ滞留量の
設定値targetを減算する（ｆ−ｇ−target）ことによ
り、制御量diffを求める（ステップＳ７）。引続いて、
ＣＰＵ７は、受信読出計数値ｇから前値受信時間計数値
ｇ’を減算する（ｇ−ｇ’）ことにより、受信読出計数
値ｇの増加分delta_readを求めると共に、独立時間計数
値ｈから前値独立時間計数値ｈ’を減算する（ｈ−
ｈ’）ことにより、独立時間計数値ｈの増加分delta0を
求める（ステップＳ８）。そして、ＣＰＵ７は、送信書
込計数値ｆを前値送信時間計数値ｆ’として、受信読出
計数値ｇを前値送信時間計数値ｇ’として、独立時間計
数値ｈを前値独立時間計数値ｈ’として保持する（ステ
ップＳ９）。
から前値送信時間計数値ｆ’を減算する（ｆ−ｆ’）こ
とにより、送信書込計数値ｆの増加分delta_writeを求
める（ステップＳ５）。ＣＰＵ７は、この送信書込計数
値ｆの増加分delta_writeが所定のＴＳフレーム数th1に
等しいか否かを判断する（ステップＳ６）。送信書込計
数値ｆの増加分delta_writeが所定のＴＳフレーム数th1
に等しいとき、ＣＰＵ７は、送信書込計数値ｆから受信
読出計数値ｇを減算した値からさらにＦＩＦＯ滞留量の
設定値targetを減算する（ｆ−ｇ−target）ことによ
り、制御量diffを求める（ステップＳ７）。引続いて、
ＣＰＵ７は、受信読出計数値ｇから前値受信時間計数値
ｇ’を減算する（ｇ−ｇ’）ことにより、受信読出計数
値ｇの増加分delta_readを求めると共に、独立時間計数
値ｈから前値独立時間計数値ｈ’を減算する（ｈ−
ｈ’）ことにより、独立時間計数値ｈの増加分delta0を
求める（ステップＳ８）。そして、ＣＰＵ７は、送信書
込計数値ｆを前値送信時間計数値ｆ’として、受信読出
計数値ｇを前値送信時間計数値ｇ’として、独立時間計
数値ｈを前値独立時間計数値ｈ’として保持する（ステ
ップＳ９）。
【００４４】それから、ＣＰＵ７は、独立時間計数値ｈ
の増加分delta0から受信読出計数値ｇの増加分delta_re
adを減算する（delta0 − delta_read）ことにより、上
記位相比較関数niを求めると共に、この位相比較関数ni
に、制御量diffに重み係数αを乗算して得られる値を加
算する（ni ＋ diff×α）ことにより、ディジタル電圧
制御信号contを求める（ステップＳ１０）。そして、Ｃ
ＰＵ７は、このディジタル電圧制御信号contをＣＰＵ通
信制御部８を通してレジスタ９に書き込む（ステップＳ
１１）。
の増加分delta0から受信読出計数値ｇの増加分delta_re
adを減算する（delta0 − delta_read）ことにより、上
記位相比較関数niを求めると共に、この位相比較関数ni
に、制御量diffに重み係数αを乗算して得られる値を加
算する（ni ＋ diff×α）ことにより、ディジタル電圧
制御信号contを求める（ステップＳ１０）。そして、Ｃ
ＰＵ７は、このディジタル電圧制御信号contをＣＰＵ通
信制御部８を通してレジスタ９に書き込む（ステップＳ
１１）。
【００４５】尚、ＦＩＦＯメモリバッファ１の容量が２
０Ｋバイトの場合、ＦＩＦＯ滞留量の設定値targetとし
ては１０Ｋバイトが設定される。
０Ｋバイトの場合、ＦＩＦＯ滞留量の設定値targetとし
ては１０Ｋバイトが設定される。
【００４６】上述した第１の実施の形態では、バッファ
メモリとしてＦＩＦＯメモリバッファ１を使用した例に
ついて述べているが、これに限定しないのは勿論であ
る。
メモリとしてＦＩＦＯメモリバッファ１を使用した例に
ついて述べているが、これに限定しないのは勿論であ
る。
【００４７】図３を参照して、本発明の第２の実施の形
態に係るクロック再生装置（受信クロック生成装置）１
２について説明する。
態に係るクロック再生装置（受信クロック生成装置）１
２について説明する。
【００４８】本第２の実施の形態では、図３に図示され
るように、ＦＩＦＯメモリバッファ１を用いる代りにＲ
ＡＭバッファ１Ａを用いている。この場合、ＲＡＭバッ
ファ１Ａには、送信クロックｂおよび受信再生クロック
ｃの代りに、書込みカウンタ２から出力される送信書込
計数値（書込みアドレス）ｆおよび読出しカウンタ４か
ら出力される受信読出計数値（読出しアドレス）ｇが供
給される。尚、ＲＡＭバッファ１Ａは、デュアルポート
ＳＲＡＭメモリであって良い。
るように、ＦＩＦＯメモリバッファ１を用いる代りにＲ
ＡＭバッファ１Ａを用いている。この場合、ＲＡＭバッ
ファ１Ａには、送信クロックｂおよび受信再生クロック
ｃの代りに、書込みカウンタ２から出力される送信書込
計数値（書込みアドレス）ｆおよび読出しカウンタ４か
ら出力される受信読出計数値（読出しアドレス）ｇが供
給される。尚、ＲＡＭバッファ１Ａは、デュアルポート
ＳＲＡＭメモリであって良い。
【００４９】次に、図５乃至図７を参照して、本発明の
効果を定量的に示すために、コンピュータシミュレーシ
ョンによる制御結果について説明する。図５乃至図７に
おいて、横軸は時間を示し、縦軸は偏差を示す。尚、横
軸の時間に付してある数値は制御回数を示す。一方、縦
軸の偏差における１は５０ｐｐｍを示している。
効果を定量的に示すために、コンピュータシミュレーシ
ョンによる制御結果について説明する。図５乃至図７に
おいて、横軸は時間を示し、縦軸は偏差を示す。尚、横
軸の時間に付してある数値は制御回数を示す。一方、縦
軸の偏差における１は５０ｐｐｍを示している。
【００５０】図５は最大０．０１msecの伝送路ジッタに
対して従来法を適用した結果を示したものである。ここ
で、従来法とは、本発明で示す伝送路ジッタの発生量に
よって影響を受けた分の受信読出計数値gの予測偏差分
であるe_countを考慮しないで、受信再生クロックｃを
生成する方式である。すなわちディジタル電圧制御信号
を、次式で計算する方式である。
対して従来法を適用した結果を示したものである。ここ
で、従来法とは、本発明で示す伝送路ジッタの発生量に
よって影響を受けた分の受信読出計数値gの予測偏差分
であるe_countを考慮しないで、受信再生クロックｃを
生成する方式である。すなわちディジタル電圧制御信号
を、次式で計算する方式である。
【００５１】 cont’ ＝ delta_write − delta_read ＋ diff×α 従来法では、図５より明らかなように、０．０１msecの
伝送路ジッタに対しては、２０ppmだけ偏差して追従す
ることが可能である。
伝送路ジッタに対しては、２０ppmだけ偏差して追従す
ることが可能である。
【００５２】一方、図６は最大１．５msecの伝送路ジッ
タ、図７は最大１０msecの伝送路ジッタに対して本発明
による方法を適用した結果を示したものである。図６よ
り明らかなように、本発明による方法は、１．５msecの
伝送路ジッタに対して僅かに２ppmだけ偏差して追従す
ることが可能である。また、図７より明らかなように、
１０msecの伝送路ジッタに対しても３０ppmだけ偏差し
て追従することが可能である。
タ、図７は最大１０msecの伝送路ジッタに対して本発明
による方法を適用した結果を示したものである。図６よ
り明らかなように、本発明による方法は、１．５msecの
伝送路ジッタに対して僅かに２ppmだけ偏差して追従す
ることが可能である。また、図７より明らかなように、
１０msecの伝送路ジッタに対しても３０ppmだけ偏差し
て追従することが可能である。
【００５３】以上のコンピュータシミュレーション結果
より、本発明による方法は、従来法に比べて、伝送路ジ
ッタを充分に抑制（吸収）することができることは明ら
かである。
より、本発明による方法は、従来法に比べて、伝送路ジ
ッタを充分に抑制（吸収）することができることは明ら
かである。
【００５４】尚、本発明は、上述した実施の形態に限定
されず、本発明の要旨を逸脱しない範囲内で種々の変更
が可能なのはいうまでもない。たとえば、本発明は、上
述した実施の形態で示したようなＡＴＭネットワークで
生じる伝送路ジッタだけでなく、ＩＰ（internet proto
col）網を始め一般のパケット交換ネットワーク全般で
生じる伝送路ジッタに対しても適用することが可能であ
る。また、上述した実施の形態では、入力データが固定
長の場合についてのみ述べているが、可変長であっても
良いのは勿論である。この場合、図４の受信装置２００
のＡＡＬ５分解部２００は、入力データの長さを抽出し
てその情報をジッタ吸収処理部２４０（クロック再生装
置１２）へ送出することになる。そして、クロック再生
装置１２は、その長さ情報に基づいて、図２に示すステ
ップＳ６における所定のＴＳフレーム数th1を変化させ
れば良い。
されず、本発明の要旨を逸脱しない範囲内で種々の変更
が可能なのはいうまでもない。たとえば、本発明は、上
述した実施の形態で示したようなＡＴＭネットワークで
生じる伝送路ジッタだけでなく、ＩＰ（internet proto
col）網を始め一般のパケット交換ネットワーク全般で
生じる伝送路ジッタに対しても適用することが可能であ
る。また、上述した実施の形態では、入力データが固定
長の場合についてのみ述べているが、可変長であっても
良いのは勿論である。この場合、図４の受信装置２００
のＡＡＬ５分解部２００は、入力データの長さを抽出し
てその情報をジッタ吸収処理部２４０（クロック再生装
置１２）へ送出することになる。そして、クロック再生
装置１２は、その長さ情報に基づいて、図２に示すステ
ップＳ６における所定のＴＳフレーム数th1を変化させ
れば良い。
【００５５】
【発明の効果】以上の説明で明らかなように、本発明で
は、伝送路ジッタで生じた遅延変動量を予測した制御を
行って受信クロックを再生しているので、伝送路ジッタ
を充分に抑制（吸収）することができるという効果を奏
する。
は、伝送路ジッタで生じた遅延変動量を予測した制御を
行って受信クロックを再生しているので、伝送路ジッタ
を充分に抑制（吸収）することができるという効果を奏
する。
【図１】本発明の第１の実施の形態によるクロック再生
装置（受信クロック生成装置）を示すブロック図であ
る。
装置（受信クロック生成装置）を示すブロック図であ
る。
【図２】図１中のＣＰＵの動作を説明するためのフロー
チャートである。
チャートである。
【図３】本発明の第２の実施の形態によるクロック再生
装置（受信クロック生成装置）を示すブロック図であ
る。
装置（受信クロック生成装置）を示すブロック図であ
る。
【図４】本発明によるクロック再生装置が適用されるＭ
ＰＥＧ符号化／復号化システムを示すブロック図であ
る。
ＰＥＧ符号化／復号化システムを示すブロック図であ
る。
【図５】最大０，０１msecの伝送路ジッタに対して従来
法を適用したコンピュータシミュレーション結果を示す
図である。
法を適用したコンピュータシミュレーション結果を示す
図である。
【図６】図１に示したクロック再生装置を、最大１．５
msecの伝送路ジッタに適用したコンピュータシミュレー
ション結果を示す図である。
msecの伝送路ジッタに適用したコンピュータシミュレー
ション結果を示す図である。
【図７】図１に示したクロック再生装置を、最大１０ms
ecの伝送路ジッタに適用したコンピュータシミュレーシ
ョン結果を示す図である。
ecの伝送路ジッタに適用したコンピュータシミュレーシ
ョン結果を示す図である。
１ ＦＩＦＯメモリバッファ ２ 書込みカウンタ ３ 電圧制御水晶発振器（ＶＣＸＯ） ４ 読出しカウンタ ５ 独立発振器 ６ 発振器カウンタ ７ 中央処理装置（ＣＰＵ） ８ ＣＰＵ通信制御部 ９ レジスタ １０ Ｄ／Ａコンバータ １２ クロック再生装置（受信クロック生成装置） １００ 送信装置 １１０ ＭＰＥＧ符号化部 １２０ ＡＡＬ５生成部 １３０ ＡＴＭセル生成部 １４０ 伝送路インタフェース部 ２００ 受信装置 ２１０ 伝送路インタフェース部 ２２０ ＡＴＭセル分解部 ２３０ ＡＡＬ５分解部 ２４０、２４０Ａ ジッタ吸収処理部 ２５０ ＭＰＥＧ復号化部 ３００ 伝送路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野澤 善明 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 荒澤 泰宏 宮城県黒川郡大和町吉岡字雷神２番地 宮 城日本電気株式会社内 Ｆターム(参考） 5K047 AA06 BB15 DD02 GG10 GG52 LL01 MM26 MM44 MM50 MM57
Claims (6)
- 【請求項１】 伝送路から供給される送信クロックを受
けて受信クロックを再生するクロック再生方法であっ
て、前記送信クロックと前記受信クロックとは非同期で
動作し、アダプティブクロック再生法を用いて前記送信
クロックから前記受信クロックを再生するクロック再生
方法において、 伝送路ジッタで生じた遅延変動量の予測値を求め、 該求めた予測値を前記アダプティブクロック再生法に適
用する、 ステップを含み、これにより前記伝送路ジッタの抑制を
図り前記伝送路ジッタの追従能力を向上させたことを特
徴とするクロック再生方法。 - 【請求項２】 パケット交換ネットワーク内を伝送され
てきたパケットより生成される伝送路ジッタを含有した
ＭＰＥＧデータ（ａ）を送信クロック（ｂ）に同期して
バッファメモリ（１）に書き込ませ、該バッファメモリ
から平滑化されたＭＰＥＧデータを読み出すための受信
再生クロック（ｃ）を再生する受信クロック生成装置に
おいて、 前記送信クロック（ｂ）を計数して送信書込計数値
（ｆ）を生成する書込みカウンタ（２）と、 前記バッファメモリ（１）の滞留量が所与の一定値に達
すると、前記受信再生クロック（ｃ）を生成する電圧制
御水晶発振器（３）と、 前記受信再生クロック（ｃ）を計数して受信読出計数値
（ｇ）を生成する読出しカウンタ（４）と、 前記パケット交換ネットワークの受信側において独立ク
ロック（ｄ）から基準時間を計数して独立時間計数値
（ｈ）を生成する発振器カウンタ（６）と、 前記送信書込計数値（ｆ）、前記受信読出計数値
（ｇ）、および前記独立時間計数値（ｈ）に基づき前記
電圧制御水晶発振器を制御するためのディジタル電圧制
御信号（ｉ）を演算する演算手段（７，８，９）と、 前記ディジタル電圧制御信号（ｉ）にディジタル/アナ
ログ変換を施して、電圧制御信号（ｅ）を前記電圧制御
水晶発振器へ供給するＤ／Ａコンバータ（１０）と、 を具備することを特徴とする受信クロック生成装置。 - 【請求項３】 前記演算手段が、 前記送信書込計数値（ｆ）、前記受信読出計数値
（ｇ）、および前記独立時間計数値（ｈ）に基づき前記
電圧制御水晶発振器を制御するための前記ディジタル電
圧制御信号（ｉ）を演算するＣＰＵ（７）と、 前記送信書込計数値（ｆ）、前記受信読出計数値
（ｇ）、および前記独立時間計数値（ｈ）を前記ＣＰＵ
に通知するＣＰＵ通信制御部（８）と、 前記ＣＰＵの演算したディジタル電圧制御信号（ｉ）を
前記ＣＰＵ通信制御部を介して受け取り格納するレジス
タ（９）とを備え、 該レジスタに格納された前記ディジタル電圧制御信号
（ｉ）を前記Ｄ／Ａコンバータへ供給する、請求項２に
記載の受信クロック生成装置。 - 【請求項４】 前記パケット交換ネットワークが、前記
パケットがＡＴＭセルであるＡＴＭネットワークであ
る、請求項２に記載の受信クロック生成装置。 - 【請求項５】 前記パケット交換ネットワークがＩＰ網
である、請求項２に記載の受信クロック生成装置。 - 【請求項６】 伝送路から供給される入力データを送信
クロックに同期してバッファメモリに書き込ませ、該バ
ッファメモリから出力データを読み出すための受信クロ
ックを再生するクロック再生方法において、 受信側に独立発振器を持たせ、 該独立発振器のカウンタ値より基準時間を生成し、 該基準時間と前記送信クロックの計数値と前記受信クロ
ックの計数値とに基づいて、伝送路ジッタで生じた遅延
変動量を予測した制御を行って前記受信クロックを再生
するステップを含むクロック再生方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173523A JP3555883B2 (ja) | 2001-06-08 | 2001-06-08 | クロック再生方法及び受信クロック生成装置 |
| US10/164,311 US7039825B2 (en) | 2001-06-08 | 2002-06-07 | Clock reproducing method and receiving clock producing apparatus allowing for absorption of transmission channel jitter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173523A JP3555883B2 (ja) | 2001-06-08 | 2001-06-08 | クロック再生方法及び受信クロック生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002368726A true JP2002368726A (ja) | 2002-12-20 |
| JP3555883B2 JP3555883B2 (ja) | 2004-08-18 |
Family
ID=19014966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001173523A Expired - Fee Related JP3555883B2 (ja) | 2001-06-08 | 2001-06-08 | クロック再生方法及び受信クロック生成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7039825B2 (ja) |
| JP (1) | JP3555883B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004088944A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | データ伝送装置、データ伝送システムおよび伝送速度変換方法 |
| JP2007110184A (ja) * | 2005-10-11 | 2007-04-26 | Matsushita Electric Ind Co Ltd | ジッタ補正回路、ジッタ補正方法、及び復調装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005084037A2 (en) * | 2004-02-26 | 2005-09-09 | Thomson Licensing | Method and apparatus for setting a voltage controlled crystal oscillator in a video processing device |
| JP5515718B2 (ja) * | 2009-12-17 | 2014-06-11 | 株式会社Ｊｖｃケンウッド | 無線通信装置及び無線通信方法 |
| KR101094947B1 (ko) * | 2010-02-26 | 2011-12-15 | 주식회사 하이닉스반도체 | 반도체 집적회로 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2621897B2 (ja) * | 1988-01-19 | 1997-06-18 | 三菱電機株式会社 | 非同期データ伝送用送信バッファ回路 |
| US5313502A (en) * | 1990-05-09 | 1994-05-17 | Ant Nachrichtentechnik Gmbh | Arrangement for imaging a useful signal from the frame of a first digital signal at a first bite rate into the frame of a second digital signal at a second bite rate |
| US5396492A (en) * | 1993-04-28 | 1995-03-07 | At&T Corp. | Method and apparatus for adaptive clock recovery |
| JPH07143089A (ja) | 1993-11-19 | 1995-06-02 | Nec Corp | 位相比較方式 |
| SE515201C2 (sv) * | 1993-11-26 | 2001-06-25 | Ericsson Telefon Ab L M | Förfarande och anordning för klocksignalgenerering |
| JP2648097B2 (ja) | 1994-07-25 | 1997-08-27 | 静岡日本電気株式会社 | 位相変動吸収回路 |
| JP3134048B2 (ja) * | 1996-03-07 | 2001-02-13 | 三菱電機株式会社 | クロック再生装置およびクロック再生方法 |
| JPH1027115A (ja) | 1996-07-11 | 1998-01-27 | Nec Eng Ltd | コンピュータシステムの障害情報採取回路 |
| JPH10327158A (ja) * | 1997-05-23 | 1998-12-08 | Oki Electric Ind Co Ltd | クロック再生装置 |
| US6118344A (en) * | 1997-09-30 | 2000-09-12 | Yamaha Corporation | Frequency control apparatus and method and storage medium storing a program for carrying out the method |
| JP3660517B2 (ja) | 1999-03-01 | 2005-06-15 | 三菱電機株式会社 | データ受信装置、これに用いられるソースクロック再生方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| JP2000278124A (ja) * | 1999-03-26 | 2000-10-06 | Sanyo Electric Co Ltd | Ｐｌｌ回路 |
| US6380809B1 (en) * | 2000-02-18 | 2002-04-30 | Ericsson Inc. | Method and apparatus for tuning oscillator to a selected frequency |
-
2001
- 2001-06-08 JP JP2001173523A patent/JP3555883B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-07 US US10/164,311 patent/US7039825B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004088944A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | データ伝送装置、データ伝送システムおよび伝送速度変換方法 |
| JP2007110184A (ja) * | 2005-10-11 | 2007-04-26 | Matsushita Electric Ind Co Ltd | ジッタ補正回路、ジッタ補正方法、及び復調装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7039825B2 (en) | 2006-05-02 |
| JP3555883B2 (ja) | 2004-08-18 |
| US20030005348A1 (en) | 2003-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100564057B1 (ko) | 엔코딩시스템및방법,디코딩시스템및방법,엔코딩데이타기록장치및방법과,엔코딩데이타전송장치및방법 | |
| US6347119B2 (en) | Communication apparatus, communication method and storage medium | |
| US20080205856A1 (en) | Adaptive media playout method and apparatus for intra-media synchronization | |
| JPH09261613A (ja) | データ受信再生装置 | |
| EP0920220A2 (en) | Method and apparatus for reducing jitter of a program clock reference in a transport stream of MPEG over ATM, and MPEG decoder | |
| JPH09162877A (ja) | バッファ制御方式 | |
| JP3555883B2 (ja) | クロック再生方法及び受信クロック生成装置 | |
| JP4081936B2 (ja) | 通信装置、通信方法、および記録媒体 | |
| Tryfonas et al. | MPEG-2 transport over ATM networks | |
| US6339597B1 (en) | AAL5 jitter reduction method and apparatus | |
| JP3617655B2 (ja) | エンコードシステムおよびエンコード方法、デコードシステムおよびデコード方法、エンコードデータ記録装置およびエンコードデータ記録方法、エンコードデータ伝送装置およびエンコードデータ伝送方法、並びに記録媒体 | |
| JP3857533B2 (ja) | 信号受信装置及び信号受信方法 | |
| JP4148968B2 (ja) | 通信システム | |
| JP3201313B2 (ja) | データ伝送システム及び再生装置 | |
| JP3969776B2 (ja) | 伝送画像復号装置 | |
| JP3419607B2 (ja) | クロック再生装置 | |
| JP3018335B2 (ja) | ＭＰＥＧ ｏｖｅｒ ＡＴＭのプログラムクロックレファレンスジッタ低減方法及び低減装置並びにＭＰＥＧ復号化装置 | |
| JPH1118071A (ja) | スロー再生システム | |
| KR0153950B1 (ko) | 다중 비트 전송율을 지원하는 적응 클럭 복원 장치 | |
| JP2000201151A (ja) | ソ―スクロック再生回路 | |
| JP2000122681A (ja) | 音声データ同期再生装置 | |
| JPH10190681A (ja) | 非同期情報通信システム | |
| KR100204060B1 (ko) | 엠펙-2 트랜스포트 스트림의 클럭 복원 제어회로 | |
| KR100234130B1 (ko) | 티1 회선 인터페이스 장치 및 티1 가입자 수용 방법 | |
| JP2006080715A (ja) | トランスポート・ストリーム送信装置および受信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040114 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040315 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040414 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040507 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |