WO2004088944A1 - データ伝送装置、データ伝送システムおよび伝送速度変換方法 - Google Patents

データ伝送装置、データ伝送システムおよび伝送速度変換方法 Download PDF

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WO2004088944A1
WO2004088944A1 PCT/JP2003/004144 JP0304144W WO2004088944A1 WO 2004088944 A1 WO2004088944 A1 WO 2004088944A1 JP 0304144 W JP0304144 W JP 0304144W WO 2004088944 A1 WO2004088944 A1 WO 2004088944A1
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data
signal
clock
transmission
memory
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PCT/JP2003/004144
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English (en)
French (fr)
Inventor
Katsumi Fukumitsu
Original Assignee
Fujitsu Limited
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Publication date
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate

Definitions

  • the present invention relates to a data transmission device, a data transmission system, and a transmission speed conversion method for transmitting data between optical transmission lines having different transmission speeds, and is particularly suitable for a case including an optical transmission line for transmitting an FEC frame.
  • FIG. 15 is a block diagram showing a configuration example of a main part of a conventional data transmission device that performs a slave-synchronous speed conversion process.
  • the data transmission device shown in FIG. 15 receives data from an optical transmission line such as SDH (Synchronous Digital Hierarchy), generates an FEC frame, and performs optical transmission such as OTN (Optical Transport Network). This is the device that transmits to the line.
  • This data transmission device includes a 3011 termination processing unit 410, a speed conversion memory 420, an FEC frame generation unit 430, frequency dividers 440 and 450, a phase comparison unit 460, and a VCXO (Voltage Controlled Crystal Oscillator) 470. .
  • an optical signal received through the SDH is converted into an electric signal by a photoelectric converter (not shown) and input to the SDH termination processing unit 410. Further, a clock is extracted from the received signal.
  • the SDH termination processing unit 410 detects the synchronization of the SDH frame from the input signal and performs termination processing of the overhead.
  • the speed-to-conversion memory 420 is a FIFO (First In First Out) type memory, and the speed-conversion memory 420 uses a clock signal synchronized with the input side and is provided by the SDH termination processing unit 410.
  • the extracted data is written. Also, the stored data is read using the clock output from the VCX0470, and the clock is switched accordingly.
  • the FEC frame generation unit 430 incorporates the data read from the speed conversion memory 420 into the FEC frame. Then, the generated FEC frame is converted into an optical signal by an electric / optical converter (not shown) and transmitted to an optical transmission line.
  • the frequency divider 440 divides the clock extracted from the input signal by n
  • the frequency divider 550 divides the clock from the VCX0470 by m (where m> n), so that each of the frequency dividers 440 and From 450, clocks of the same frequency are output to phase comparison section 460.
  • the phase comparator 460 compares the phases of the input clocks and supplies a control voltage corresponding to the phase difference to the VCX0470.
  • VCX0470 generates a clock synchronized with the output side, and changes the output frequency according to the control voltage.
  • speed conversion is performed by writing and reading data in the speed conversion memory 420 using clocks synchronized with the input side and the output side, respectively.
  • the frequency of the clock synchronized with the input side and the output side is matched and input to the phase comparator 460, and the oscillation frequency of the VCXO 470 is changed according to the phase difference, so that the clock on the output side is It is subordinately synchronized with the clock.
  • Conventional FEC frame construction methods include, for example, after changing the order of information by an interleave circuit, generating a first error correction code, and reassembling the original order by a deinterleave circuit. Generate a second error correction code, Some generated FEC frames. In this method, it is possible to significantly improve error correction performance by rearranging information between two types of error correction codes (for example, see Patent Document 1).
  • Patent Document 1
  • the detection of the loss of input or the loss of frame synchronization has been performed, but these detections are performed.
  • the operation of the device is performed using the extracted clock having the frequency shift.
  • the circuit that performs the clock transfer process loses synchronization, and the transmission speed of the signal output from the device becomes unstable. Then, the device that has received this signal cannot perform clock extraction normally, causing errors in main signal detection and loss of frame synchronization.
  • the present invention has been made in view of such a problem, and an object of the present invention is to provide a data transmission device that flexibly responds to various frame configurations and realizes stable transmission rate conversion.
  • Another object of the present invention is to provide a data transmission system that flexibly responds to various frame configurations and realizes stable transmission rate conversion.
  • Another object of the present invention is to provide a transmission rate conversion method that flexibly supports various frame configurations and realizes stable transmission rate conversion.
  • a data transmission device 20 as shown in FIG. 1 is provided.
  • the data transmission device 20 is a device for transmitting data received from the first transmission line 2 to the second transmission line 3.
  • the data transmission device 20 transmits a synchronization clock necessary for transmitting a signal to the second transmission line 3.
  • a clock generation circuit 23 for generating the main signal data in the received signal based on a synchronous clock extracted from the received signal from the first transmission line 2;
  • a FIFO type speed conversion memory 21 from which the main signal data is read out based on a synchronous clock from the memory, a case where the remaining amount of the speed conversion memory 21 exceeds a predetermined upper limit value, and
  • a memory remaining amount monitoring circuit 22 that outputs a detection signal when the value falls below the lower limit value, and an output frequency of the clock generation circuit 23 is controlled based on a detection signal from the memory remaining amount monitoring circuit 22.
  • Frequency control circuit 2 4 Characterized in that it has a.
  • the clock generation circuit 23 independently generates a synchronization clock necessary for transmitting a signal to the second transmission line 3. Then, the main signal data in the received signal is written in the FIFO type speed conversion memory 21 based on the synchronous clock extracted from the received signal from the first transmission path 2, and the data is output from the clock generation circuit 23.
  • the memory remaining amount monitoring circuit 22 detects when the remaining amount of the speed conversion memory 21 exceeds a predetermined upper limit value and when the remaining amount falls below a predetermined lower limit value. Each detection signal is output, and the frequency control circuit 24 controls the output frequency of the clock generation circuit 23 based on these detection signals. Thereby, when the data amount of the received main signal data changes, the data transmission amount to the second transmission path 3 is adjusted according to the change amount.
  • the present invention provides a data transmission system as shown in FIG.
  • This data transmission system comprises: a first data transmission device 10 for transmitting data received from a first transmission path to a second transmission path; and a third transmission path for transmitting data received from the second transmission path.
  • Main signal data in the received signal is written based on a synchronous clock extracted from the received signal from the first transmission line, and a clock generation circuit 14;
  • the remaining amounts of the FIFO-type first speed conversion memory 11 and the first speed conversion memory 11 from which the main signal data is read based on the synchronous clock have exceeded a predetermined upper limit.
  • the data transmission device 20 includes a second clock generation circuit 23 that generates a synchronization clock necessary for transmitting a signal to the third transmission line, and an extraction unit that extracts a signal received from the second transmission line.
  • the received main signal data is written based on the output synchronous clock, and the main signal data is read based on the synchronous clock from the second clock generation circuit 23.
  • the main signal data in the received signal is written in the first speed conversion memory 11 of the FIFO method based on the synchronous clock extracted from the received signal from the first transmission line, and the first clock
  • the transmission speed is converted without synchronizing the transmission-side clock with the reception-side clock.
  • the first memory remaining amount monitoring circuit 12 detects detection signals when the remaining amount of the first speed conversion memory 11 exceeds a predetermined upper limit value and when the remaining amount falls below a predetermined lower limit value, respectively. Is output.
  • the main signal data read from the first speed conversion memory 11 is multiplexed into a transmission frame following the second transmission path by the frame generation circuit 13 and the first memory
  • the amount of main signal data to be transmitted is adjusted by changing the head position of the main signal data area in the transmission frame back and forth based on the detection signal from the remaining amount monitoring circuit 12.
  • the second clock generation circuit 23 independently generates a synchronization clock necessary for transmitting a signal to the third transmission line. Then, the main signal data in the received signal is written in the second speed conversion memory 21 of the FIF II system based on the synchronous clock extracted from the received signal from the second transmission path, By reading the main signal data based on the synchronization clock from the second clock generation circuit 23, the transmission speed is converted without synchronizing the transmission clock with the reception clock. Further, the memory remaining amount monitoring circuit 22 outputs a detection signal when the remaining amount of the second speed conversion memory 21 exceeds a predetermined upper limit value and when the remaining amount falls below a predetermined lower limit value, respectively. The frequency control circuit 24 controls the output frequency of the second clock generation circuit 23 based on these detection signals. As a result, the data transmission amount to the third transmission path is adjusted according to the data fluctuation amount of the received main signal.
  • the main signal data in the reception signal from the first transmission path is replaced by Speed change is performed based on the receiving side synchronization clock extracted from the received signal.
  • the main signal data is read out from the speed conversion memory by the FIFO method on the basis of a transmission side synchronization clock necessary for writing to the replacement memory and transmitting a signal to the second transmission path, and transmitting the data.
  • the main signal data in the received signal is written in the rate conversion memory based on the synchronous clock extracted from the received signal from the first transmission path, and the second The main signal data is read out in the FIF ⁇ format based on the synchronization clock at the transmission side necessary to send the signal to the transmission line, so that the clock at the transmission side is not synchronized with the clock at the reception side.
  • the transmission rate is converted.
  • the remaining amount of the speed conversion memory exceeds the predetermined upper limit, the frequency of the transmitting side synchronization link is reduced, and when the remaining amount is lower than the predetermined lower limit, the frequency is increased.
  • FIG. 1 is a principle configuration diagram for explaining the principle of the present invention.
  • FIG. 2 is a diagram illustrating an example of transition of the remaining amount of the speed conversion memory.
  • FIG. 3 is a diagram showing a system configuration of the data transmission system according to the embodiment of the present invention.
  • FIG. 4 is a block diagram showing a main configuration of the FEC frame transmitting station.
  • FIG. 5 is a diagram showing a frame structure of an FEC frame transmitted from the FEC frame transmitting station.
  • FIG. 6 is a diagram illustrating a change in the frame configuration of the FEC frame depending on the presence or absence of the staff control.
  • FIG. 7 is a block diagram showing a main configuration of the FEC frame receiving station.
  • FIG. 8 is a time chart for explaining the timing of reading data from the smoothing memory.
  • FIG. 9 is a diagram showing a change in the amount of data stored in the smoothing memory.
  • FIG. 10 is a diagram showing the transition of the remaining amount of the speed conversion memory in the FEC frame receiving station.
  • FIG. 11 is a diagram illustrating a first internal configuration example of the V C X O control unit.
  • FIG. 12 is a first time chart showing each signal waveform in the V C XO control unit.
  • FIG. 13 is a diagram illustrating a second internal configuration example of the V C X O control unit.
  • FIG. 14 is a second time chart showing each signal waveform in the VCXO control unit.
  • FIG. 15 is a block diagram showing an example of a configuration of a main part of a conventional data transmission device that performs dependent synchronization type speed conversion processing.
  • FIG. 1 is a principle configuration diagram for explaining the principle of the present invention.
  • the data transmission system shown in FIG. 1 receives data transmitted on transmission line 1 and transmits the data to transmission line 2, and data transmission device 10 which receives data transmitted on transmission line 2. It is constituted by a data transmission device 20 for transmitting to the transmission path 3.
  • a data transmission device 20 for transmitting to the transmission path 3.
  • the transmission speed is converted so that the synchronization clock on the transmission side generated by each does not depend on the synchronization clock extracted from the received signal. Further, in the present invention, in particular, even when clock extraction from a signal received from the transmission path 2 is not performed well, the data transmission apparatus 20 can stably transmit data without interruption. The purpose is to do.
  • the data transmission device 10 includes a speed conversion memory 11, a remaining memory monitoring circuit 12, a frame generation circuit 13, and a clock generation circuit 14.
  • speed conversion Re 11 is a memory in which data is written and read out in a FIF ⁇ system in a timely manner, and the main signal data in the received signal from the transmission line 1 is based on a synchronous clock extracted from the received signal. Written. Further, the main signal data is read based on the synchronization clock on the transmission side generated by the clock generation circuit 14.
  • the memory remaining amount monitoring circuit 12 monitors the remaining amount of the speed conversion memory 11 and outputs a detection signal based on predetermined upper and lower limit values.
  • an UP signal is output to instruct to increase the amount of data read from the speed conversion memory 11, and the remaining amount exceeds the upper limit value. In this case, it outputs a D OWN signal to instruct to reduce the readout amount overnight.
  • the frame generation circuit 13 multiplexes the main signal data read from the speed conversion memory 11 into a transmission frame according to the transmission line 2 on the transmission side based on the synchronous clock from the clock generation circuit 14. Become At this time, based on the detection signal from the memory remaining amount monitoring circuit 12, stuff control for changing the head position of the main signal data overnight area in the transmission frame back and forth is performed.
  • the clock generation circuit 14 generates a synchronization clock required for transmitting a signal to the transmission line 2 on the transmission side, and supplies the generated synchronization clock to the speed conversion memory 11 and the frame generation circuit 13.
  • the data received from the transmission line 1 is written into the speed conversion memory 11 by the receiving-side synchronization clock, and the transmission-side synchronization generated by the clock generation circuit 14 is generated.
  • the transmission speed is converted without synchronizing the transmitting-side synchronous clock with the receiving-side synchronous clock.
  • a fluctuation in the amount of main signal data received from the transmission line 1 is detected based on the remaining amount in the speed conversion memory, and the stuff control in the frame generation circuit 13 controls the main signal data to be multiplexed into the transmission frame.
  • the data is transmitted at a constant speed.
  • the data transmission device 20 includes a speed conversion memory 21, a memory remaining amount monitoring circuit 22, a clock generation circuit 23, and a frequency control circuit 24.
  • the speed conversion memory 21 has a memory for writing and reading data in the FIFO method.
  • the main signal data in the received signal from the transmission path 2 is written based on the synchronous clock extracted from the received signal. Further, the main signal data is read based on the synchronization clock on the transmission side generated by the clock generation circuit 23.
  • the memory remaining amount monitoring circuit 22 monitors the remaining amount of the speed conversion memory 21 and outputs a detection signal based on predetermined upper and lower limits. Specifically, when the remaining amount falls below the lower limit value, an UP signal is output to instruct the speed of reading data from the speed conversion memory 21 to be increased, and when the remaining amount exceeds the upper limit value. , And outputs a D OWN signal to instruct to reduce the reading speed.
  • the clock generation circuit 23 generates a necessary synchronization clock for transmitting a signal to the transmission line 3 on the transmission side, and supplies it to the speed conversion memory 21.
  • the frequency control circuit 24 controls the output frequency of the clock generation circuit 23 based on the detection signal from the memory remaining amount monitoring circuit 22.
  • the data received from the transmission line 2 is written into the speed conversion memory 21 by the synchronous clock on the receiving side, and the transmission generation circuit 23
  • the transmission speed is converted without synchronizing the transmission-side synchronization clock with the reception-side synchronization clock by reading data from the speed conversion memory 21 by using the transmission-side synchronization clock generated by the transmission-side synchronization clock.
  • the main signal data received from the transmission path 2 fluctuates for each transmission frame due to the stuff control in the data transmission apparatus 10 on the transmission side. It is necessary to adjust the output rate to the transmission line 3 according to the fluctuation.
  • the data transmission device 20 grasps the amount of received data and the amount of transmitted data from the remaining amount in the speed conversion memory 21, and according to the remaining amount, the clock generation circuit 23 The output frequency is controlled to change the frequency of the synchronous clock on the transmission side.
  • FIG. 2 is a diagram showing an example of transition of the remaining amount of the speed conversion memory 21.
  • FIG. 2 shows an example of transition of the remaining amount of the speed conversion memory 21 accompanying writing and reading of the main signal data.
  • an example of the configuration of the transmission frame in the transmission path 2 corresponding to the change in the remaining amount is also shown.
  • This transmission frame is It consists of an overhead area 2a, a main signal data area 2b, and a check bit area 2c for error correction from the beginning.
  • the speed conversion memory 21 stores a period during which the main signal data area 2b is received (for example, timings T201 to T202 in the figure, and Overnight data writing is performed only at timings ⁇ 203 to ⁇ 204).
  • data reading is always performed based on the synchronous clock on the transmission side. Therefore, when the amount of the main signal received from the transmission path 2 is a fixed amount, the remaining memory capacity changes within a certain range (from ⁇ to ⁇ in the figure).
  • the remaining memory capacity will not be within a certain range. For example, when the amount of received data increases, the remaining memory capacity gradually decreases, and when the amount of received data decreases, the remaining memory capacity increases. Therefore, the lower limit and the upper limit of the remaining memory are arbitrarily set as thresholds L up and L dn, respectively, and when the remaining memory becomes smaller than the threshold L up, the reading speed is increased. If the threshold value Ldn is exceeded, the transmission rate to the transmission path 3 can be kept almost constant by reducing the reading speed from the speed conversion memory 21.
  • the memory remaining amount monitoring circuit 22 monitors the remaining amount of the speed conversion memory 21, and outputs an UP signal when the remaining amount becomes smaller than the threshold value L up, and outputs the UP signal. Outputs the OWN signal when dn is exceeded. Then, the frequency control circuit 24 increases the output frequency of the clock generation circuit 23 when the UP signal is output from the memory remaining amount monitoring circuit 22 and outputs the signal when the D OWN signal is output. Decrease force frequency. As a result, the reading speed from the speed conversion memory 21 changes, and the transmission rate to the transmission path 3 is adjusted.
  • the transmission rate is adjusted according to the fluctuation of the received data amount based on the remaining amount of the speed conversion memory 21.
  • the transmission speed is converted in a state where synchronization with the synchronization clock on the receiving side is not obtained and these are completely separated. Therefore, even if the synchronous clock cannot be extracted normally due to, for example, a decrease in the level of the received signal from the transmission line 2, the data is not transmitted. Stopping of the sending operation is prevented, and stable operation can be achieved.
  • transmission rate conversion and fine adjustment are controlled based on the remaining memory capacity, so that control is performed based only on the amount of main signal data regardless of the structure of the received transmission frame. Therefore, it is possible to flexibly cope with various transmission frame structures.
  • FIG. 3 is a diagram showing a system configuration of the data transmission system according to the embodiment of the present invention.
  • the data transmission system shown in FIG. 3 includes an FEC frame transmitting station 100 and an FEC frame receiving station 200.
  • the FEC frame transmitting station 100 receives the SDH frame from the optical transmission path 310, forms an FEC frame, and sends out the FEC frame to the optical transmission path 320.
  • the FEC frame receiving station 200 receives the FEC frame from the optical transmission path 320, reconstructs the SDH frame, and sends out the SDH frame to the optical transmission path 330.
  • the transmission speed in the optical transmission lines 310 and 330 is 9.95 Gbps
  • the transmission speed in the optical transmission line 320 is 12.02 Gbps.
  • FIG. 4 is a block diagram showing a main configuration of FEC frame transmitting station 100.
  • FIG. 4 shows a configuration of a section in which received data is processed as parallel data in FEC frame transmitting station 100.
  • the SDH termination processing unit 101 the speed conversion memory 102, the write control unit 103, the read control unit 104, the stuff determination unit 105, the FEC frame generation unit 106, and OH (over Input unit 107, oscilloscope (OSC) 108 and frequency divider 1 09 is provided.
  • OSC oscilloscope
  • the SDH frame from the optical transmission line 310 is received as an optical signal, and this signal is converted into an electric signal by a photoelectric conversion unit (not shown). Further, the data is converted into 128-bit parallel data by an SZP (serial Z-parallel) converter (not shown), and the transmission speed is reduced so that the data can be processed in the FEC frame transmitting station 100.
  • SZP serial Z-parallel
  • a clock is extracted from the electric signal converted by the photoelectric conversion unit, and the clock is frequency-divided to generate a 78 MHz clock I-CLK1. This clock I-CLK1 is supplied to the SDH termination processing unit 101 and the light control unit 103.
  • the SDH termination processing unit 101 performs SDH frame synchronization detection, overhead termination processing, and the like from the converted parallel data. As a result, main signal data is extracted from the SDH frame and output to the speed conversion memory 102.
  • the speed conversion memory 102 is composed of, for example, DP (Dual Port) —RAM or the like.
  • the data from the SDH termination processing unit 101 is written into the speed conversion memory 102 in accordance with the write address specified by the write control unit 103. Further, the data is read out according to the read address specified by the read control unit 104.
  • Each of the write control unit 103 and the read control unit 104 includes an address counter, and outputs a write address and a read address of the speed conversion memory 102, respectively.
  • the write control unit 103 operates in synchronization with a clock I-CLK1 based on a clock extracted from a received signal.
  • the read control unit 104 operates in synchronization with the clock O—CLK1 output from the oscillator 108 and divided by the frequency divider 109, and counts according to the timing signal output from the FEC frame generation unit 106. Perform the operation. If the stuff determination unit 105 determines that stuff control is necessary, the start timing of the count operation is adjusted according to the determination result.
  • the staff judging unit 105 calculates the phase difference of each address from the write control unit 103 and the read control unit 104, detects the remaining amount of the speed conversion memory 102, and determines whether or not the stuff control is necessary for the transmission frame and whether it is necessary. Determine the type. Specifically, speed When the remaining amount of the degree conversion memory 102 becomes smaller than a predetermined lower limit, a "+" request signal is output, and when the remaining amount exceeds a predetermined upper limit, a "-" request signal is output.
  • the FEC frame generator 106 outputs a timing signal to the read controller 104 for notifying each data area in the FEC frame. Then, the data read from the speed conversion memory 102 is multiplexed into the FEC frame. Also, check bits for error correction are generated from the multiplexed data and multiplexed into FEC frames.
  • the OH input unit 107 multiplexes data into the overhead area of the FEC frame from the FEC frame generation unit 106. For example, based on a signal from the stuff determination unit 105, data indicating the necessity of the stuff control and the type thereof are stored in a predetermined position of the FEC overhead.
  • the oscillator 108 oscillates a clock necessary for transmitting data to the optical transmission line 320.
  • the frequency divider 109 divides the frequency of the clock from the oscillator 108 and outputs a 93.92 MHz clock signal —CLK 1 for processing the parallel data.
  • the read control unit 104, the FEC frame generation unit 106, and the OH insertion unit 107 operate in synchronization with the clock O-CLK1.
  • the data received from the optical transmission line 310 is subjected to photoelectric conversion, and further converted to 128-bit parallel data for processing.
  • the parallel data is stored in the speed conversion memory 102 via the SDH termination processing unit 101.
  • the speed conversion memory 102 data is written in synchronization with the clock I-CLK1 on the receiving side by the write control unit 103, and data is synchronized in synchronization with the clock ⁇ -CLK1 on the transmission side by the read control unit 104. By reading, the transmission speed is converted.
  • FIG. 5 is a diagram showing a frame structure of an FEC frame transmitted from the FEC frame transmitting station 100.
  • FIG. 5A shows a frame structure of an FEC frame transmitted to the optical transmission line 320.
  • the FEC frame is composed of 285,696 bits of data per frame.
  • the FEC overhead area is 321a in order from the beginning, the main signal data area 322a where SDH data is stored, and the check bit area for error correction 323a. Is arranged.
  • the FEC frame is serially transmitted to the optical transmission line 320 at a transmission rate of 12.02 Gbps.
  • FIG. 5 (B) shows a frame structure of data that has been subjected to parallel conversion via FEC frame generation section 106 and ⁇ H insertion section 107.
  • the FEC frame is processed as 128-bit parallel data having a length of 2232 bits per frame in accordance with the clock O-CLK1 from the frequency divider 109.
  • the FEC overhead area 321b has 8 bits
  • the main signal data area 322b has 1848 bits
  • the check bit area 323b has 376 bits.
  • the upper limit of the count value is “1848” which is the number of bits of the main signal data area 322b. You.
  • the stuff determination unit 105 calculates the remaining amount of the speed conversion memory 102 from the phase difference between the write address and the read address, and when the remaining amount becomes smaller than a predetermined lower limit, increases the data transmission amount.
  • a "+" request signal is output to request that the transmission amount be reduced, and if it exceeds a predetermined upper limit, a "one" request signal is output to request that the transmission amount be reduced.
  • the read control unit 104 receives the evening timing signal from the FEC frame generation unit 106. Therefore, a read address is issued to the speed conversion memory 102, but when a "+" request signal is received from the staff determination unit 105, the start timing of address issuance for each frame is set to, for example, clock 0—CLK. Advance one cycle of one. When the "one" request signal is received, the start timing of the address issuance is delayed by, for example, one cycle of the clock signal CLK1. As a result, the start timing of reading data from the speed conversion memory 102 for each frame changes back and forth by one period of the clock O—CLK1.
  • FIG. 6 is a diagram illustrating a change in the frame configuration of the FEC frame according to the presence or absence of the stuff control.
  • Fig. 6 (A) shows the case where the staff control is not performed, (B) shows the case where the "+" request signal is output, and (C) shows the case where the "-" request signal is output.
  • the multiplexing start timing to the FEC frame also changes in accordance with the change of the start of reading from the speed conversion memory 102. Therefore, when the "+" request signal is output, the last one pit of the FEC overhead area is used as the staff area in the generated FEC frame as shown in Fig. 6 (B). The main signal data is also stored in this stuff area. Also, as shown in Fig. 6 (C), when the "one" request signal is output, the first pit of the main signal data area is set as a soft area, and this stuff area has Dami
  • the detection result by the staff determination unit 105 is also supplied to the OH input unit 107, and the OH input unit 107 converts the FEC overhead in the FEC frame output from the FEC frame generation unit 106. At a predetermined position, the detection result is written as staff information.
  • the FEC frame transmitting station 100 changes the start timing of reading data from the speed conversion memory 102 at the time of generating each FEC frame, thereby changing the head position of the main signal data area back and forth. And the amount of data transmission is adjusted.
  • the data is read out from the speed conversion memory 102 in synchronization with the clock ⁇ —CLK1 on the transmitting side.
  • the phase comparison between the clock CLK—CLK1 and the clock I CLK1 on the receiving side is performed. Is not synchronized by No. Therefore, the FEC frame can be generated and transmitted by converting the transmission rate stably without being affected by the fluctuation or disconnection of the clock I-CLK1 on the receiving side.
  • FIG. 7 is a block diagram showing a main configuration of FEC frame receiving station 200.
  • FIG. 7 shows a configuration of a section in which received data is processed as parallel data in FEC frame receiving station 200.
  • a synchronization detection / error correction unit 201 an overhead extraction unit 202, a smoothing memory 203, a write control unit 204, a read control unit 205, a smoothing processing unit 206, Speed conversion memory 207, write controller 208, read controller 209, remaining amount detector 210, SDH frame generator 211, oscilloscope 212, VCXO controller 213, VCXO 214, and frequency divider 215 are provided. .
  • the FEC frame from the optical transmission line 320 is received as an optical signal, and this signal is converted into an electric signal by a photoelectric conversion unit (not shown). Further, the data is converted into 128-bit parallel data by an SZP converter (not shown), and the transmission speed is reduced so that the data can be processed in the FEC frame receiving station 200.
  • a clock is extracted from the electric signal converted by the photoelectric conversion unit, and the frequency of the clock is divided to generate a 93.92 MHz clock I_CLK2.
  • the synchronization detection / error correction unit 201 operates in synchronization with the clock I-CLK2, detects a synchronization byte from the parallelized FEC frame, and establishes synchronization of the FEC frame. Then, a timing signal indicating the overhead area is output to the ⁇ H extraction unit 202, and a timing signal indicating the main signal data area is output to the write control unit 204. Also, predetermined error correction processing is performed based on the data in the check bit area in the FEC frame.
  • the H extraction unit 202 operates in synchronization with the clock I-CLK2, and extracts data in the overhead area from the FEC frame output from the synchronization detection and error correction unit 201. Also, the stuff information in the overhead area is extracted, and whether or not stuff control has been performed on the received frame and the type thereof are notified to the write control unit 204 and the smoothing processing unit 206. I do.
  • the smoothing memory 203 is a FIFO type memory such as DP-RAM.
  • data is written in accordance with the enable signal and the write address from the write control unit 204, whereby the main data in the FEC frame from the ⁇ H extraction unit 202 is written. Only the signal data is temporarily stored. Further, the data is read out according to the enable signal from the smoothing processing unit 206 and the read address from the read control unit 205.
  • the write control section 204 operates in synchronization with the clock I-CLK2, and outputs a write address and an enable signal to the smoothing memory 203.
  • the output of the write address and enable signal is output according to the timing signal supplied from the synchronization detection / error correction section 201, and according to the staff information from the OH extraction section 202, Adjust the output start timing of each signal.
  • the read control unit 205 outputs a read address to the smoothing memory 203 in synchronization with the clock I-CLK2.
  • the smoothing processing unit 206 operates in synchronization with the clock I-CLK 2 and outputs an enable signal for giving data output timing from the smoothing memory 203.
  • This enable signal is a signal for adjusting the read timing so that the data read speed from the smoothing memory 203 approaches the transmission speed on the transmission side. Also, the pulse width of the enable signal is finely adjusted according to the stuff information from the OH extraction unit 202.
  • the speed conversion memory 207 is a FIF II type memory such as DP-RAM, and temporarily stores data read from the smoothing memory 203.
  • data is written according to the enable signal from the smoothing processing unit 206 and the write address from the write control unit 208, and the read control unit According to the enable signal from 09 and read address, One night is read.
  • the write control unit 208 outputs a write address to the speed conversion memory 207 in synchronization with the clock I-CLK2 on the receiving side during an input period of the enable signal from the smoothing processing unit 206.
  • the read control unit 209 outputs a read address to the speed conversion memory 207 and an enable signal for reading in synchronization with the clock O-CLK2 from the frequency divider 215.
  • the remaining amount detection unit 210 calculates the phase difference between the write address from the write control unit 208 and the read address from the read control unit 209, and detects the remaining amount in the speed conversion memory 207. When the remaining amount becomes smaller than the predetermined lower limit, an UP signal for requesting to increase the reading speed from the speed conversion memory 207 is output, and the signal exceeds the predetermined upper limit. In this case, it outputs a DOWN signal to request that the read speed be reduced.
  • the SDH frame generation unit 211 multiplexes the data read from the speed conversion memory 207 into an SDH frame in synchronization with the clock O-CLK2 from the frequency divider 215.
  • the SDH frame thus generated is converted into serial data in a P / S converter (not shown), further converted into an optical signal, and transmitted to the optical transmission line 330.
  • the smart clock 212 oscillates a reference clock serving as a control clock for controlling the VCX0214.
  • the VCXO control unit 213 generates a control clock based on the reference clock from the oscillator 212 and outputs it to the VCX0214. Further, the VCXO control unit 213 controls the oscillation frequency of the VCX0214 by changing the duty of the control clock according to the UP signal and the DOWN signal from the remaining amount detection unit 210.
  • the VCXO 214 oscillates a clock necessary for transmitting data to the optical transmission path 330. Further, the oscillation frequency is changed according to the control clock from the VCXO control unit 213.
  • the frequency divider 215 divides the frequency of the clock from the VCX0214 and outputs a clock O-CLK2 centered at 78 MHz for processing parallel data.
  • the FEC frame in the FEC frame The transmission speed of the signal data is converted so as to approach the transmission speed on the transmission side by adjusting the read timing from the smoothing memory 203.
  • the main signal data is written in synchronization with the clock I-CLK2 on the reception side, and the main signal data is read out in synchronization with the clock I-CLK2 on the transmission side.
  • the transmission rate is converted without synchronization of the port.
  • the main signal data whose transmission rate has been converted is multiplexed again into SDH frames in the SDH frame generation unit 211, converted into serial data, further converted into optical signals, and transmitted to the optical transmission line 330.
  • FIG. 8 is a time chart for explaining the timing of reading data from the smoothing memory 203.
  • the frame configuration of the 128-bit parallel data supplied to the synchronization detection / error correction unit 201 is the same as that shown in FIG. Therefore, as shown in FIG. 8, the timing signal output from the synchronization detection / error correction unit 201 and indicating the main signal data area in the FEC frame normally has a pulse of 1848 cycles of the clock I—CLK2. Has a width. Then, the head position of the main signal data overnight area changes back and forth by one cycle from the head of the frame due to the stuff control. On the other hand, in the period during which the data for one FEC frame is received, that is, during the period of 2232 cycles of clock I-CLK2 (23. The read timing is controlled so that the main signal data is read out as evenly distributed as possible.
  • the smoothing processing unit 206 evenly distributes the pulse width for 1848 cycles in the reception period for one FEC frame based on the clock I—CLK2 on the receiving side. A divided enable signal is generated and output.
  • the smoothing processing unit 206 responds to the stuff information from the OH extraction unit 202 by Fine-tune the pulse width of the For example, if the head position of the main signal data area is earlier than usual, the pulse width at an arbitrary position is lengthened by one clock cycle within the reception period of one FEC frame.
  • FIG. 9 is a diagram showing the transition of the amount of data stored in the smoothing memory 203.
  • the smoothing memory 203 stores data only from the timing T 902 at which the head of the main signal data area is received to the timing T 904 at which the end of the main signal data area is received. One night is written.
  • the enable signal from the smoothing processing unit 206 data is read out from the smoothing memory 203 at a substantially constant rate during the period from the timing T902 to the timing T904. . Therefore, the remaining amount of the smoothing memory 203 changes below a certain peak value.
  • the reception timing at the beginning of the main signal data area changes back and forth by one clock cycle as shown by timing ⁇ 901 or ⁇ 903 in the figure, and according to this change.
  • the peak value of the amount of stored data also rises and falls by one hundred degrees from the normal time.
  • the data is transferred from the smoothing memory 203 to the speed conversion memory 207.
  • the transfer rate of data transmission is almost smoothed, and for example, it is possible to suppress the occurrence of jitter during data transmission.
  • Writing and reading of data in the speed conversion memory 207 are controlled by a write control unit 208 and a read control unit 209.
  • the write control unit 208 issues a write address in synchronization with the clock I-CL # 2 on the receiving side during the period when the enable signal from the smoothing processing unit 206 is received.
  • the main signal data read from the smoothing memory 203 is written to the speed conversion memory 207.
  • the read control unit 209 issues a read address in synchronization with the clock ⁇ —CL ⁇ 2 on the transmitting side, thereby converting the transmission speed.
  • FIG. 10 is a diagram showing a transition of the remaining amount of the speed conversion memory 207.
  • the capacity of the speed conversion memory 207 per channel for parallel data transmission is set to 1,848 words, which is the amount of main signal data per FEC frame. . If the clock extraction from the received signal is performed normally and the received FEC frame is not subjected to the staff control, the fluctuation of the amount of data written to the speed conversion memory 207 by the smoothing process described above is very small. By keeping the amount of read data constant, the remaining amount of the speed conversion memory 207 constantly changes within a very narrow fixed range. In the example of FIG. 10, such a normal operation is performed during the period from timing T 1001 to T 1002, and the remaining capacity of the speed conversion memory 207 is almost half of the capacity (9 24 words).
  • the write data amount fluctuates by one word per 1 FEC frame.
  • the data transfer from the smoothing memory 203 is performed in synchronization with the clock I-CL ⁇ 2 based on the synchronous clock extracted from the received signal. If a period occurs during which synchronous clips are not normally extracted, the amount of data transferred to the speed conversion memory 207 may fluctuate significantly.
  • the speed conversion memory 2 07 in each period of the timing ⁇ 1002 to ⁇ 1003 and the timing T 1003 to ⁇ 1004, the speed conversion memory 2 07 The remaining amount of 7 is increasing. In addition, in the period from timing ⁇ 1004 to ⁇ 1005, the remaining amount decreases due to an increase in the amount of write data.
  • the FEC frame in which the main signal data is increased by the staff control or the FEC frame in which the main signal data is reduced is continuously received. If the amount of write data continues to increase or decrease, the data read speed is controlled so that overflow or underflow does not occur in the speed conversion memory 207.
  • the remaining amount detection unit 210 calculates the phase difference between the write address and the read address from the write control unit 208 and the read control unit 209 to detect the remaining memory amount. Then, as shown in FIG. 10, thresholds L 1 dn and L 1 up are arbitrarily set in advance as upper and lower limits of the remaining amount, respectively, and the remaining amount falls below the lower threshold L 1 up. If it is, the UP signal is output, requesting that the reading speed from the speed conversion memory 207 be increased. Also, when the remaining amount exceeds the upper threshold L 1 dn, a D OWN signal is output to reduce the reading speed. Request to be lowered.
  • the VCXO control unit 213 changes the oscillation frequency of the VCXO 214 based on the UP signal and the DOWN signal from the remaining amount detection unit 210, thereby adjusting the reading speed from the speed conversion memory 207.
  • the VCXO control unit 213 controls the oscillation frequency of the VCXO 214 by changing the duty ratio of a control signal for the VCXO 214.
  • FIG. 11 is a diagram illustrating a schematic configuration example of the VCXO control unit 213.
  • the VCXO control unit 213 includes decimal counters 221 to 224 and a clock generation unit 225.
  • the control signals S up 1 and S dn 1 input to the decimal counters 221 and 222 respectively receive the UP signal and the DOWN signal from the remaining amount detector 210 and the reference clock R—CLK from the oscillator 212, respectively. This signal is latched by the divided clock.
  • the decimal counter 221 counts up in synchronization with the reference clock R-CLK when the control signal Sup1 is at the H level, and outputs the count value to the decimal counter 223.
  • the decimal counter 222 counts up in synchronization with the reference clock R-CLK, and outputs the count value to the decimal counter 224.
  • the initial count values of decimal counters 221 and 222 are "6" and "0", respectively.
  • the decimal counters 223 and 224 both count up in synchronization with the reference clock R—CLK, and output the signals S r st and S st to the clock generation unit 225 when the count value is “10”.
  • the decimal counters 223 and 224 load the count values output from the decimal counters 221 and 222 as count initial values.
  • the clock generation unit 225 sets the control clock C—CLK to be output to the H level at the input timing of the signal S st from the decimal counter 224, and sets the control clock at the input timing of the signal S rst from the decimal counter 223.
  • FIG. 12 illustrates the VCXO control unit 213 when the UP signal is output.
  • 6 is an example of a time chart showing each signal waveform.
  • the initial count value of the decimal counter 221 is output to the decimal counter 223.
  • the output timing of the signal S rst from the decimal counter 223 is delayed by one cycle of the reference clock R—CLK, and the falling timing of the control clock C—CLK is delayed, as in the timing T 1202. . Therefore, the duty ratio of the control clock C—CLK changes to 60:40.
  • the initial value of the power count of the decimal counter 222 is changed to the decimal counter 224. Will be loaded.
  • the output timing of the signal S st from the decimal counter 224 is delayed by one period of the reference clock R—CLK, the timing of the rising edge of the control clock C—CLK is delayed, and the H level period is reduced.
  • the duty ratio changes so as to be shorter.
  • control clock C-CLK output from the VCXO control unit 213 is input to the VCX ⁇ 214, converted into a DC signal by a single-pass filter, and The control voltage of CX02 14 is provided. Therefore, when the UP signal is output from the remaining amount detection unit 210, the output frequency of the VCX0214 increases, and when the DOWN signal is output, the output frequency decreases, and the reading speed from the speed conversion memory 207 changes. Then, the transmission is controlled so that the overnight rate becomes almost constant.
  • the VCX0214 can be controlled by digital signal processing without using a DZA converter. And the circuit configuration is simplified.
  • the circuit configuration shown in FIG. 11 is merely an example, and any configuration may be used as long as the duty ratio of the control clock C-CLK is changed by digital processing according to the UP signal and the D OWN signal.
  • a circuit for limiting the phase difference between the count values of the decimal counters 223 and 224 to a certain value or less is further required.
  • the configuration may be such that the duty ratio of the control clock C-CLK is changed each time the UP signal and the DOWN signal are continuously output a predetermined number of times.
  • a decimal counter is used in the above description, these count values may be changed to change the fluctuation range of the duty ratio of the control clock C-CLK.
  • the frequency of the clock O-CLK2 on the transmission side is changed, and the transmission data rate is adjusted to be almost constant. With this configuration, it is possible to convert the transmission rate without synchronizing the clock ⁇ —CLK2 on the transmitting side with the clock I-CLK2 on the receiving side.
  • the speed conversion memory 207 only the main signal data extracted from the received FEC frame is stored in the speed conversion memory 207, and the remaining memory is calculated from this data, so that the system does not depend on the frame configuration of the FEC frame on the receiving side. It will be diversified in the future. It can flexibly cope with the FEC frame configuration for TN etc. Further, by using the smoothing memory 203 to make the writing speed to the speed conversion memory 207 close to the transmission speed of the transmission side to some extent, it is possible to prevent occurrence of jitter.
  • the VCXO control unit configured to control the oscillation frequency of the VCX ⁇ ⁇ by changing the duty ratio of the control clock.
  • the UP signal and the DOWN signal from the remaining amount detection unit are provided.
  • a VCXO that outputs a control voltage value for the VCXO and outputs a DC signal whose voltage is changed by a DZA converter may be used.
  • FIG. 13 is a diagram showing an example of the internal configuration of a VCXO control unit having such a configuration.
  • the VCXO control unit shown in FIG. 13 includes an up-counter 231 and a down-counter 232 that output, for example, a 4-bit count value by a count-up operation and a count-down operation, and a selector 233 that switches the output of the count value. And a D / A converter 234 for outputting a DC signal having a control voltage corresponding to the output 4-bit count value.
  • input control signals Sup 2 and Sdn 2 divide an UP signal and a D OWN signal from the remaining amount detection unit, for example, a clock from VCX 0 by an arbitrary frequency division number. This signal is latched by the circulated reference clock.
  • the 7-up counter .231 increments the force value by 1 when the control signal Sup 2 is input.
  • the count value of the down counter 232 is loaded as a count initial value.
  • the down-counter 232 decrements the count value by 1 when the control signal Sdn2 is input.
  • the count value of the up counter 231 is loaded as the initial count value.
  • the selector 233 switches the value output to the D / A converter 234 to the count value of the up-counter 231 when the control signal Sup 2 is input, and to the count value of the down counter 232 when the control signal Sdn 2 is input.
  • the 07-oct converter 234 converts the 4-bit digital signal from the selector 233 into an analog signal, and changes the voltage of the DC control signal Sc to be output according to the input value.
  • FIG. 14 is an example of a time chart showing each signal waveform in the VCXO control unit.
  • the voltage of the DC control signal Sc becomes Can be changed in 10 steps.
  • the initial count value of the up-counter 231 and the down-counter 232 is "5"
  • the maximum output voltage of the DC control signal Sc is 3.3 V.
  • the voltage of the DC control signal Sc is 1Z2, which is the maximum voltage
  • the VCXO outputs a clock having a center frequency within a range in which output is possible.
  • the VCXO receiving the input of the DC control signal Sc outputs a clock having the center frequency (78 MHz).
  • the count value of the up counter 231 is incremented, and this count value is output to the DZA converter 234. Is output to As a result, the voltage of the DC control signal Sc is increased by 0.33V, which is a voltage value obtained by dividing the maximum voltage by 10, and the output frequency of the VCXO is increased. At this time, the count value of the incremented up-counter 231 is loaded in the down-counter 232 receiving the input of the control signal Sup2.
  • the count value of the down counter 232 is decremented, and this count value is input to the D / A converter 234.
  • the voltage of the DC control signal Sc is reduced by 0.33 V, and The output frequency of CXO is reduced.
  • the control signal Sdn2 is input thereafter, the output frequency of the VCXO is similarly reduced by one step.
  • the circuit configuration shown in FIG. 13 is merely an example, and the present invention is not limited to this.
  • the voltage of the DC control signal Sc is changed, for example, when the UP signal and the D OWN signal are respectively output continuously a predetermined number of times.
  • the configuration may be as follows. Also, by changing the upper count limit of the up counter / down counter, the voltage adjustment interval of the DC control signal Sc can be changed.
  • the main signal data is written into the speed conversion memory based on the synchronous clock on the receiving side, and the main signal data is written based on the synchronous clock on the transmitting side.
  • the data is read out in FIF ⁇ format.
  • the frequency of the synchronous clock on the transmitting side is adjusted according to the remaining capacity of the speed conversion memory.
  • the main signal data is written into the second speed conversion memory based on the synchronization clock on the reception side, and the synchronization clock on the transmission side is written in the second speed conversion memory. Based on this, the main signal data is read out in the FIF ⁇ format. Also, the frequency of the synchronization clock on the transmission side is adjusted according to the remaining amount of the second speed conversion memory. As a result, even if an error occurs in the clock extraction from the received signal, the transmission side clock is not affected and the transmission speed can be converted stably regardless of the transmission frame configuration of the second transmission line. It is possible to do.
  • the main signal data is written into the rate conversion memory based on the synchronization clock on the receiving side, and is written based on the synchronization clock on the transmission side.
  • This main signal data is read out by the FIFO method.
  • the frequency of the synchronous clock on the transmitting side is adjusted according to the remaining amount of the speed conversion memory.

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Abstract

　様々なフレーム構成に対して柔軟に対応し、安定的な伝送速度変換を実現するデータ伝送装置を提供する。伝送路（２）からの伝送フレームを受信するデータ伝送装置（２０）では、ＦＩＦＯ方式の速度変換用メモリ（２１）において、伝送路（２）からの受信信号から抽出された同期クロックを基にして受信信号中の主信号データが書き込まれ、クロック生成回路（２３）からの同期クロックを基にして主信号データが読み出されることで、非同期方式の伝送速度変換が実現される。また、メモリ残量監視回路（２２）により、速度変換用メモリ（２１）の残量が所定の上限値を上回った場合、および所定の下限値を下回った場合にそれぞれ検出信号が出力され、周波数制御回路（２４）により、これらの検出信号に基づいて、クロック生成回路（２３）の出力周波数が制御される。これにより、受信された主信号データのデータ量が変動した場合に、この変動量に応じて伝送路（３）へのデータ送出量が調整される。

Description

明 細 書 デ一タ伝送装置、 データ伝送システムおよび伝送速度変換方法 技術分野
本発明は、 伝送速度の異なる光伝送路間でデータを伝達するデータ伝送装置、 データ伝送システムおよび伝送速度変換方法に関し、 特に、 F ECフレームが伝 送される光伝送路を含む場合に好適なデ一夕伝送装置、 データ伝送シ： Xテムおよ び伝送速度変換方法に関する。 背景技術
近年、 光伝送システムにおける F E C (Forward Error Correction) 機能の 向上に伴って多様化する FECフレーム構成に柔軟に対応し かつ、 より高速な 光伝送回線間での伝送速度変換を精度よく行うことが可能なデータ伝送装置が求 められている。 このような伝送装置では、 従来、 F ECフレームを構成する際に、 入力側のクロック周波数に出力側のクロック周波数を従属同期させる方法が採ら れていた。
図 1 5は、 従属同期型の速度変換処理を行う従来のデータ伝送装置の要部構成 例を示すブロック図である。
図 15に示すデータ伝送装置は、 例えば SDH (Synchronous Digital Hiera rc y) 等の光伝送回線からデータを受信し、 F ECフレームを生成して、 より 高速な OTN (Optical Transport Network) 等の光伝送回線に送信する装置 である。 このデータ伝送装置は、 3011終端処理部410、 速度変換用メモリ 4 20、 FECフレーム生成部 430、 分周器 440および 450、 位相比較部 4 60および VCXO (Voltage Controlled Crystal Oscillator) 470を具備す る。
このデータ伝送装置では、 SDHを通じて受信した光信号が、 図示しない光電 変換器によって電気信号に変換されて、 SDH終端処理部 41 0に入力される。 また、 受信信号からはクロックが抽出される。 SDH終端処理部 410は、 入力信号から SDHフレームの同期検出を行い、 オーバへッドの終端処理等を行う。 速度'変換用メモリ 420は、 F I FO (Firs t In First Out) 方式のメモリであり、 この速度変換用メモリ 420には、 入 力側に同期するクロック信号を用いて、 SDH終端処理部 410によって抽出さ れたデ一夕が書き込まれる。 また、 VCX0470から出力されたクロックを用 いて記憶データが読み出され、 これによりクロックの乗せ換えが行われる。 FE Cフレーム生成部 430は、 速度変換用メモリ 420から読み出されたデータを F ECフレームに組み込む。 そして、 生成された F ECフレームは、 図示しない 電気/光変換器により光信号に変換されて、 光伝送回線に送出される。
また、 分周器 440は入力信号から抽出されたクロックを n分周し、 分周器 5 50は VCX0470からのクロックを m分周 (ただし、 m>n) して、 各分周 器 440および 450からは同じ周波数のクロックが位相比較部 460に出力さ れる。 位相比較部 460は、 入力された各クロックの位相を比較して、 位相差に 応じた制御電圧を V CX0470に供給する。 VCX0470は、 出力側に同期 するクロックを発生し、 制御電圧に応じて出力周波数を変化させる。
このデータ伝送装置では、 速度変換用メモリ 420において、 入力側および出 力側に同期するクロックを用いてそれぞれデータの書き込み.. 読み出しが行われ ることで、 速度の変換が行われる。 また、 入力側および出力側に同期するクロッ クの周波数を一致させて位相比較部 460に入力させ、 位相差に応じて VCXO 470の発振周波数を変化させることにより、 出力側のクロックが入力側のク口 ックに従属同期される。
しかし、 このようなデータ伝送装置において、 光信号の入力レベルが劣化する と、 光電変換器でのクロック抽出が正常に行われず、 周波数が大きくずれてしま う。 このような事態を防止するために、 例えば、 入力信号の断絶の検出や、 SD Hフレームの同期はずれの検出を行って、 装置内の自走クロック信号に乗せ換え る処理が行われていた。
なお、 従来の FECフレームの構成方法としては、 例えば、 イン夕リーブ回路 により情報の順序を入れ替えた後、 第 1の誤り訂正符号を生成し、 さらにディン タリーブ回路により元の順序に組み直した後、 第 2の誤り訂正符号を生成して、 F E Cフレームを生成するものがあった。 この方法では、 2種類の誤り訂正符号 間で情報の組み替えを行うことにより、 誤り訂正性能を大幅に向上させることが 可能となっている （例えば、 特許文献 1参照） 。
特許文献 1
特開 2 0 0 1— 1 6 8 7 3 4号公報 . (段落番号 〔0 0 1 7〕 〜 〔0 0 2 5〕 、 第 2図）
ところで、 従属同期型のデータ伝送装置では、 入力信号レベルの劣化に伴って 抽出されたクロックにずれが生じ、 このことが出力した信号に影響を及ぼすこと が問題となっていた。
例えば、 上述したように、 従来では、 入力信号レベルの劣化に伴う抽出クロッ クのずれの発生を防止するために、 入力断やフレーム同期はずれの検出を行って いたが、 これらの検出が行われるまでの期間では、 抽出された周波数ずれを有す るクロックを用いて装置の動作が行われることになる。 このため、 クロック乗せ 換え処理を行う回路が同期はずれを起こし、 装置から出力される信号の伝送速度 が不安定になる。 すると、 この信号を受信した装置では、 クロックの抽出を正常 に行うことができず、 主信号検出に対するエラ一やフレーム同期はずれが誘発さ れる。
また、 ク口ックの同期はずれが発生すると、 速度変換用のメモリに対する制御 不可状態となるため、 光信号の復旧時にはメモリや制御回路の初期化を行う必要 があった。 従って、 光信号の復旧から装置の正常動作が開始されるまでには、 装 置の初期立ち上げ時と同等の時間を要することになり、 光入力信号の異常発生が 短時間の場合でも、 そのたびに一定時間以上に渡って回線が断絶してしまう問題 めった。
このように、 従属同期型のデータ伝送装置における問題発生を回避するために、 入力側のクロックの影響を受けずに伝送速度変換を行うことが可能な、 非同期型 といわれるデータ伝送装置の開発が求められている。 特に最近の O T Nでは、 1 0 GM b p sといった高速でデータの転送を行う規格も出現しており、 様々な F E Cフレーム構成に対して柔軟に対応し、 かつ、 高速なデータ伝送時にも安定的 に動作させることが可能な非同期型のデータ伝送装置に対する要求が高まってい る。 発明の開示
本発明はこのような課題に鑑みてなされたものであり、 様々なフレーム構成に 対して柔軟に対応し、 安定的な伝送速度変換を実現するデータ伝送装置を提供す ることを目的とする。
また、 本発明の他の目的は、 様々なフレーム構成に対して柔軟に対応し、 安定 的な伝送速度変換を実現するデータ伝送システムを提供することである。
さらに、 本発明の他の目的は、 様々なフレーム構成に対して柔軟に対応し、 安 定的な伝送速度変換を実現する伝送速度変換方法を提供することである。
本発明では上記課題を解決するために、 図 1に示すようなデータ伝送装置 2 0 が提供される。 このデータ伝送装置 2 0は、 第 1の伝送路 2から受信したデータ を第 2の伝送路 3に送出する装置であり 前記第 2の伝送路 3に信号を送出する ために必要な同期クロックを生成するクロック生成回路 2 3と、 前記第 1の伝送 路 2からの受信信号から抽出された同期クロックを基にして前記受信信号中の主 信号デ一夕が書き込まれ、 前記クロック生成回路 2 3からの同期クロックを基に して前記主信号データが読み出される F I F O方式の速度変換用メモリ 2 1と、 前記速度変換用メモリ 2 1の残量が所定の上限値を上回った場合、 および所定の 下限値を下回った場合にそれぞれ検出信号を出力するメモリ残量監視回路 2 2と、 前記メモリ残量監視回路 2 2からの検出信号に基づいて、 前記クロック生成回路 2 3の出力周波数を制御する周波数制御回路 2 4とを有することを特徴とする。 このようなデータ伝送装置 2 0では、 第 2の伝送路 3に信号を送出するために 必要な同期クロックがクロック生成回路 2 3により独自に生成される。 そして、 F I F O方式の速度変換用メモリ 2 1において、 第 1の伝送路 2からの受信信号 から抽出された同期クロックを基にして受信信号中の主信号データが書き込まれ、 クロック生成回路 2 3からの同期クロックを基にして主信号データが読み出され ることで、 受信側のクロックに送信側のクロックを同期させることなく伝送速度 が変換される。 また、 メモリ残量監視回路 2 2により、 速度変換用メモリ 2 1の 残量が所定の上限値を上回った場合、 および所定の下限値を下回った場合にそれ ぞれ検出信号が出力され、 周波数制御回路 2 4により、 これらの検出信号に基づ いて、 クロック生成回路 2 3の出力周波数が制御される。 これにより、 受信され た主信号データのデータ量が変動した場合に、 この変動量に応じて第 2の伝送路 3へのデータ送出量が調整される。
また、 本発明では、 図 1に示すようなデータ伝送システムが提供される。 この データ伝送システムは、 第 1の伝送路から受信したデータを第 2の伝送路に送出 する第 1のデータ伝送装置 1 0と、 前記第 2の伝送路から受信したデータを第 3 の伝送路に送出する第 2のデータ伝送装置 2 0とからなり、 前記第 1のデータ伝 送装置 1 0は、 前記第 2の伝送路に信号を送出するために必要な同期クロックを 生成する第 1のクロック生成回路 1 4と、 前記第 1の伝送路からの受信信号から 抽出された同期クロックを基にして前記受信信号中の主信号データが書き込まれ、 前記第 1のクロック生成回路 1 4からの同期クロックを基にして前記主信号デー 夕が読み出される F I F O方式の第 1の速度変換用メモリ 1 1と、 前記第 1の速 度変換用メモリ 1 1の残量が所定の上限値を上回った場合、 および所定の下限値 を下回った場合にそれぞれ検出信号を出力する第 1のメモリ残量監視回路 1 2と、 前記第 1の速度変換用メモリ 1 1から読み出された前記主信号データを前記第 2 の伝送路に従った伝送フレームに多重化し 前記第 1のメモリ残量監視回路 1 2 からの検出信号に基づいて、 前記伝送フレームにおける主信号データ領域の先頭 位置を前後に変化させるフレーム生成回路 1 3とを有し、 前記第 2のデータ伝送 装置 2 0は、 前記第 3の伝送路に信号を送出するために必要な同期クロックを生 成する第 2のクロック生成回路 2 3と、 前記第 2の伝送路からの受信信号から抽 出された同期クロックを基にして、 受信された前記主信号データが書き込まれ、 前記第 2のクロック生成回路 2 3からの同期クロックを基にして前記主信号デー 夕が読み出される F I F O方式の第 2の速度変換用メモリ 2 1と、 前記第 2の速 度変換用メモリ 2 1の残量が所定の上限値を上回った場合、 および所定の下限値 を下回った場合にそれぞれ検出信号を出力する第 2のメモリ残量監視回路 2 2と、 前記第 2のメモリ残量監視回路 2 2からの検出信号に基づいて、 前記第 2のクロ ック生成回路 2 3の出力周波数を制御する周波数制御回路 2 4とを有することを 特徴とする。 このようなデータ伝送システムにおいて、 第 1のデータ伝送装置 1 0では、 第 2の伝送路に信号を送出するために必要な同期クロックが第 1のクロック生成回 路 1 4によって生成される。 そして、 F I F O方式の第 1の速度変換用メモリ 1 1において、 第 1の伝送路からの受信信号から抽出された同期クロックを基にし て受信信号中の主信号データが書き込まれ、 第 1のクロック生成回路 1 4からの 同期クロックを基にして主信号データが読み出されることにより、 受信側のク口 ックに送信側のクロックを同期させることなく伝送速度が変換される。 また、 第 1のメモリ残量監視回路 1 2により、 第 1の速度変換用メモリ 1 1の残量が所定 の上限値を上回った場合、 および所定の下限値を下回った場合にそれぞれ検出信 号が出力される。 そして、 フレーム生成回路 1 3により、 第 1の速度変換用メモ リ 1 1から読み出された主信号データが第 2の伝送路に従った伝送フレームに多 重化されるとともに、 第 1のメモリ残量監視回路 1 2からの検出信号に基づいて、 伝送フレームにおける主信号データ領域の先頭位置が前後に変化されることで、 伝送される主信号データのデータ量が調整される。
一方、 第 2のデータ伝送装置 2 0では、 第 3の伝送路に信号を送出するために 必要な同期クロックが第 2のクロック生成回路 2 3により独自に生成される。 そ して., F I F〇方式の第 2の速度変換用メモリ 2 1において、 第 2の伝送路から の受信信号から抽出された同期クロックを基にして受信信号中の主信号データが 書き込まれ、 第 2のクロック生成回路 2 3からの同期クロックを基にして主信号 デ一夕が読み出されることで、 受信側のクロックに送信側のクロックを同期させ ることなく伝送速度が変換される。 また、 メモリ残量監視回路 2 2により、 第 2 の速度変換用メモリ 2 1の残量が所定の上限値を上回った場合、 および所定の下 限値を下回った場合にそれぞれ検出信号が出力され、 周波数制御回路 2 4により、 これらの検出信号に基づいて、 第 2のクロック生成回路 2 3の出力周波数が制御 される。 これにより、 受信された主信号デ一夕のデータ変動量に応じて第 3の伝 送路へのデータ送出量が調整される。
さらに、 本発明では、 第 1の伝送路から受信したデータを第 2の伝送路に送出 するための伝送速度変換方法において、 前記第 1の伝送路からの受信信号中の主 信号データを、 前記受信信号から抽出した受信側同期クロックを基にして速度変 換用メモリに対して書き込み、 前記第 2の伝送路に信号を送出するために必要な 送信側同期クロックを基にして、 前記速度変換用メモリから前記主信号データを F I F O方式で読み出して、 送信側の伝送フレームに多重化し、 前記速度変換用 メモリの残量が所定の上限値を上回った場合に前記送信側同期クロックの周波数 を低下させ、 前記残量が所定の下限値を下回った場合に前記周波数を上昇させる ことを特徴とする伝送速度変換方法が提供される。
このような伝送速度変換方法では、 速度変換用メモリにおいて、 第 1の伝送路 からの受信信号から抽出された同期クロックを基にして受信信号中の主信号デ一 夕が書き込まれ、 第 2の伝送路に信号を送出するために必要な送信側同期ク口ッ クを基にして、 主信号データが F I F〇方式で読み出されることにより、 受信側 のクロックに送信側のクロックを同期させることなく伝送速度が変換される。 ま た、 速度変換用メモリの残量が所定の上限値を上回った塲合に送信側同期ク口ッ クの周波数を低下させ、 この残量が所定の下限値を下回った場合に周波数を上昇 させるように制御することにより、 受信された主信号デ一夕のデータ量が変動し た場合に、 この変動量に応じて第 2の伝送路へのデータ送出量が調整される。 本発明の上記および他の目的、 特徴および利点は本発明の例として好ましい実 施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。 図面の簡単な説明
図 1は、 本発明の原理を説明するための原理構成図である。
図 2は、 速度変換用メモリの残量の推移の例を示す図である。
図 3は、 本発明の実施の形態に係るデータ伝送システムのシステム構成を示す 図である。
図 4は、 F E Cフレーム送信局の要部構成を示すプロック図である。
図 5は、 F E Cフレーム送信局から送信される F E Cフレームのフレーム構造 を示す図である。
図 6は、 スタツフ制御の有無に応じた F E Cフレームのフレーム構成の変化を 示す図である。
図 7は、 F E Cフレーム受信局の要部構成を示すプロック図である。 図 8は、 平滑化用メモリからのデータの読み出しタイミングを説明するための タイムチャートである。
図 9は、 平滑化用メモリに記憶されるデータ量の推移を示す図である。
図 1 0は、 F E Cフレーム受信局における速度変換用メモリの残量の推移を示 す図である。
図 1 1は、 V C X O制御部の第 1の内部構成例を示す図である。
図 1 2は、 V C XO制御部における各信号波形を示す第 1のタイムチャートで ある。
図 1 3は、 V C X O制御部の第 2の内部構成例を示す図である。
図 1 4は、 V C X O制御部における各信号波形を示す第 2のタイムチャートで ある。
図 1 5は、 従属同期型の速度変換処理を行う従来のデ一夕伝送装置の要部構成 例を示すプロック図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面を参照して説明する。
図 1は、 本発明の原理を説明するための原理構成図である。
図 1に示すデ一夕伝送システムは、 伝送路 1を伝送されたデータを受信して、 伝送路 2に送出するデータ伝送装置 1 0と、 伝送路 2を伝送されたデータを受信 して、 伝送路 3に送出するデータ伝送装置 2 0によって構成される。 なお、 ここ では、 伝送路 1における伝送速度は伝送路 2より低速で、 伝送路 2における伝送 速度は伝送路 3より高速であるものとする。
各データ伝送装置 1 0および 2 0では、 それぞれが生成した送信側の同期クロ ックが、 受信信号から抽出した同期クロックに従属同期しないように、 伝送速度 の変換が行われる。 また、 本発明では特に、 伝送路 2より受信した信号からのク ロック抽出が良好に行われなかった塲合にも、 データ伝送装置 2 0において、 デ 一夕の送信を断絶することなく安定的に行うことを目的とする。
データ伝送装置 1 0は、 速度変換用メモリ 1 1と、 メモリ残量監視回路 1 2と、 フレ一ム生成回路 1 3と、 クロック生成回路 1 4とを具備する。 速度変換用メモ リ 1 1は、 F I F〇方式でデ一夕の書き込み Z読み出しが行われるメモリであり、 伝送路 1からの受信信号中の主信号データが、 この受信信号から抽出された同期 クロックを基にして書き込まれる。 また、 クロック生成回路 1 4によって生成さ れた送信側の同期クロックを基にして、 主信号データの読み出しが行われる。 メモリ残量監視回路 1 2は、 速度変換用メモリ 1 1の残量を監視し、 所定の上 限値および下限値に基づいて検出信号を出力する。 具体的には、 残量が下限値を 下回った場合に、 速度変換用メモリ 1 1からのデ一タ読み出し量を増加させるよ うに指示する U P信号を出力し、 残量が上限値を上回った場合に、 デ一夕読み出 し量を減少させるように指示する D OWN信号を出力する。
フレーム生成回路 1 3は、 クロック生成回路 1 4からの同期クロックを基にし て、 速度変換用メモリ 1 1から読み出された主信号データを、 送信側の伝送路 2 に従った伝送フレームに多重化する。 このとさ、 メモリ残量監視回路 1 2からの 検出信号に基づいて、 伝送フレームにおける主信号デ一夕領域の先頭位置を前後 に変化させるスタッフ制御を行う
クロック生成回路 1 4は、 送信側の伝送路 2に信号を送出するための必要な同 期クロックを生成し、 速度変換用メモリ 1 1およびフレーム生成回路 1 3に供給 する。
このデ一夕伝送装置 1 0では、 伝送路 1から受信したデータを、 受信側の同期 クロックにより速度変換用メモリ 1 1に書き込み、 クロック生成回路 1 4によつ て生成される送信側の同期クロックにより、 速度変換用メモリ 1 1からデータを 読み出すことで、 送信側の同期クロックを受信側の同期クロックに同期させずに、 伝送速度の変換が行われる。
また、 速度変換用メモリにおける残量から、 伝送路 1から受信した主信号デー 夕のデータ量の変動を検知して、 フレーム生成回路 1 3におけるスタッフ制御に より伝送フレームに多重化する主信号デ一夕のデータ量を変化させることで、 デ —夕が一定速度で送出されるようになっている。
一方、 データ伝送装置 2 0は、 速度変換用メモリ 2 1と、 メモリ残量監視回路 2 2と、 クロック生成回路 2 3と、 周波数制御回路 2 4とを具備している。 速度 変換用メモリ 2 1は、 F I F O方式でデータの書き込み Z読み出しが行われるメ モリであり、 伝送路 2からの受信信号中の主信号データが、 この受信信号から抽 出された同期クロックを基にして書き込まれる。 また、 クロック生成回路 2 3に よって生成された送信側の同期クロックを基にして、 主信号データの読み出しが 行われる。
メモリ残量監視回路 2 2は、 速度変換用メモリ 2 1の残量を監視し、 所定の上 限値および下限値に基づいて検出信号を出力する。 具体的には、 残量が下限値を 下回った場合に、 速度変換用メモリ 2 1からのデータ読み出し速度を上昇させる ように指示する U P信号を出力し、 残量が上限値を上回った場合に、 デ一夕読み 出し速度を低下させるように指示する D OWN信号を出力する。
クロック生成回路 2 3は、 送信側の伝送路 3に信号を送出するための必要な同 期クロックを生成し、 速度変換用メモリ 2 1に供給する。
周波数制御回路 2 4は、 メモリ残量監視回路 2 2からの検出信号に基づいて、 クロック生成回路 2 3の出力周波数を制御する。
このデータ伝送装置 2 0では、 データ伝送装置 1 0と同様に、 伝送路 2から受 信したデータを、 受信側の同期クロックにより速度変換用メモリ 2 1に書き込み、 ク口ック生成回路 2 3によって生成される送信側の同期クロックにより、 速度変 換用メモリ 2 1からデータを読み出すことで 送信側の同期クロックを受信側の 同期クロックに同期させずに、 伝送速度の変換が行われる。
また、 伝送路 2から受信される主信号データは、 送信側のデ一タ伝送装置 1 0 におけるスタッフ制御により、 伝送フレームごとに変動することから、 データ伝 送装置 2 0では、 このデータ量の変動に応じて、 伝送路 3への出力レートを調整 する必要がある。 このために、 データ伝送装置 2 0では、 速度変換用メモリ 2 1 における残量から、 受信デ一夕量と送信デ一夕量とを把握し、 この残量に応じて クロック生成回路 2 3の出力周波数を制御して、 送信側の同期クロックの周波数 を変化させている。
ここで、 図 2は、 速度変換用メモリ 2 1の残量の推移の例を示す図である。 図 2では、 主信号デ一夕の書き込みおよび読み出しの伴う速度変換用メモリ 2 1の残量の推移の例を示している。 また、 このように残量推移に対応する伝送路 2における伝送フレームの構成例も、 併せて示している。 この伝送フレームは、 先頭からオーバヘッド領域 2 a、 主信号データ領域 2 b、 および、 誤り訂正用の チェックビット領域 2 cによって構成されている。
このような伝送フレームを受信した場合、 速度変換用メモリ 2 1には、 主信号 デ一夕領域 2 bが受信されている期間 （例えば図中のタイミング T 2 0 1〜T 2 0 2、 およびタイミング Τ 2 0 3〜Τ 2 0 4 ) でのみデ一夕の書き込みが行われ る。 一方、 データの読み出しは送信側の同期クロックを基にして常時行われる。 従って、 伝送路 2から受信される主信号デ一夕が一定量の場合は、 メモリ残量は 一定範囲内 （図中の Αから Β) で推移する。
し力、し、 送信側のデータ伝送装置 1 0におけるスタッフ制御により、 伝送路 2 から受信される主信号データのデータ量が変動すると、 メモリ残量は一定範囲内 に収まらなくなる。 例えば、 受信デ一夕量が多くなるとメモリ残量が徐々に少な くなり、 受信データ量が少なくなるとメモリ残量が多くなる。 従って、 メモリ残 量の下限値および上限値をそれぞれしきい値 L u pおよび L d nとして任意に設 定し、 メモリ残量がしきい値 L u pより少なくなつた場合は読み出し速度を上昇 させ、 しきい値 L d nを超えた場合は速度変換用メモリ 2 1からの読み出し速度 を低下させることにより、 伝送路 3への伝送レートをほぼ一定に保つことが可能 となる。
本発明では、 メモリ残量監視回路 2 2において、 速度変換用メモリ 2 1の残量 を監視させ、 残量がしきい値 L u pより少なくなつた場合に U P信号を出力させ、 しきい値 L d nを超えた場合に D OWN信号を出力させる。 そして、 周波数制御 回路 2 4は、 メモリ残量監視回路 2 2から U P信号が出力された場合は、 クロッ ク生成回路 2 3の出力周波数を増加させ、 D OWN信号が出力された場合は、 出 力周波数を減少させる。 これにより、 速度変換用メモリ 2 1からの読み出し速度 が変化し、 伝送路 3への伝送レートが調節される。
以上のように、 データ伝送装置 2 0では、 速度変換用メモリ 2 1の残量を基に して、 受信データ量の変動に伴う伝送レートの調整が行われるので、 送信側の同 期クロックと受信側の同期ク口ックとの同期がとられず、 これらが完全に分離し た状態で伝送速度が変換される。 従って、 例えば伝送路 2からの受信信号のレべ ル低下等により、 同期クロックを正常に抽出できなくなった場合にも、 データの 送出動作が停止することが防止され、 安定的に動作させることが可能となる。 ま た、 伝送速度の変換や微調整をメモリ残量に基づいて制御する構成としたことに より、 受信する伝送フレームの構造に関係なく、 主信号データのデ一夕量のみを 基にして制御が行われるため、 多様な伝送フレーム構造に対して柔軟に対応する ことが可能となる。
次に、 本発明の実施の形態について具体的に説明する。 ここでは、 SDH回線 網から受信したデータを、 FECフレームに格納して送信し、 さらに受信した F ECフレームからデ一タを分離して SDH回線網に送出するためのシステムを想 定する。
図 3は、 本発明の実施の形態に係るデータ伝送システムのシステム構成を示す 図である。
図 3に示すデータ伝送システムは、 F ECフレーム送信局 100と、 FECフ レーム受信局 200とを具備する。 FECフレーム送信局 100は、 光伝送路 3 10から S D Hフレームを受信し、 F E Cフレームを構成して光伝送路 320に 送出する。 また、 F ECフレーム受信局 200は、 光伝送路 320から FECフ レームを受信し、 SDHフレームを再構成して光伝送路 330に送出する。 なお、 本実施の形態では、 光伝送路 310および 330における伝送速度を 9. 95 G bp s, 光伝送路 320における伝送速度を 12. 02 Gb p sとする。
次に、 F E Cフレーム送信局 100について説明する。 図 4は、 F ECフレー ム送信局 100の要部構成を示すブロック図である。
F ECフレーム送信局 100内では、 光伝送路 3 10から受信した高速のシリ アルデータを、 低速のパラレルデータに変換して処理が行われる。 そして、 この 処理により生成された FE Cフレームが再びシリアルデータに変換されて、 光伝 送路 320に送出される。
図 4では、 FECフレーム送信局 100内において、 受信データがパラレルデ —タとして処理される区間の構成を示している。 この区間には、 図 4に示すよう に、 SDH終端処理部 101、 速度変換用メモリ 1 02、 ライト制御部 103、 リード制御部 104、 スタッフ判定部 105、 FECフレーム生成部 106、 O H (オーバへッド） 揷入部 107、 オシレー夕 （OSC) 108および分周器 1 09が設けられる。
この FECフレーム送信局 100では、 光伝送路 310からの SDHフレーム が光信号として受信され、 この信号が図示しない光電変換部により電気信号に変 換される。 さらに、 図示しない SZP (シリアル Zパラレル） 変換部により 12 8ビットのパラレルデータに変換され、 F ECフレーム送信局 100内で処理可 能なように伝送速度が低下される。 また、 光電変換部により変換された電気信号 からはクロックが抽出され、 さらにこのクロックが分周されることにより 78M Hzのクロック I— CLK 1が生成される。 このクロック I— CLK1は、 SD H終端処理部 101およびライ卜制御部 103に供給される。
SDH終端処理部 101は、 変換されたパラレルデータから、 SDHフレーム 同期の検出やオーバヘッドの終端処理等を行う。 これにより、 SDHフレームか ら主信号データが抽出されて、 速度変換用メモリ 102に出力される。
速度変換用メモリ 102は、 例えば DP (Dual Port) —RAM等からなる F
1 FO方式の記憶装置である。 速度変換用メモリ 102には、 ライ卜制御部 10 3によって指定される書き込みァドレスに従って、 SDH終端処理部 101から のデータが書き込まれる。 また、 リード制御部 104によって指定される読み出 しァドレスに従ってデ一夕が読み出される。
ライ卜制御部 103およびリード制御部 104は、 ともにアドレスカウンタを 具備し、 それぞれ速度変換用メモリ 102の書き込みァドレスおよび読み出しァ ドレスを出力する。 ライト制御部 103は、 受信信号からの抽出クロックに基づ くクロック I— CLK1に同期して動作する。 リード制御部 104は、 オシレー 夕 108から出力され、 分周器 109により分周されたクロック O— CLK 1に 同期して動作し、 F ECフレーム生成部 106から出力されるタイミング信号に 応じてカウント動作を行う。 また、 スタッフ判定部 105によりスタッフ制御が 必要と判定されている場合には、 その判定結果に応じてカウント動作の開始タイ ミングを調整する。
スタツフ判定部 105は、 ライト制御部 103およびリード制御部 104から の各アドレスの位相差を算出して、 速度変換用メモリ 102の残量を検出し、 送 出フレームに対するスタッフ制御の要否とその種別を判定する。 具体的には、 速 度変換用メモリ 102の残量が所定の下限値より少なくなつた場合には "+ "要 求信号を出力し、 所定の上限値を超えた場合には "―"要求信号を出力する。
F ECフレーム生成部 106は、 リード制御部 104に対して、 F ECフレー ム内の各データ領域を通知するタイミング信号を出力する。 そして、 速度変換用 メモリ 102から読み出されたデータを FECフレームに多重化する。 また、 多 重化したデータから誤り訂正用のチェックビットを生成して、 FECフレームに 多重化する。
OH揷入部 107は、 F ECフレーム生成部 106からの F E Cフレームのォ —バヘッド領域にデータを多重化する。 例えば、 スタッフ判定部 105からの信 号に基づいて、 スタッフ制御の要否とその種別を示すデー夕を、 F ECオーバへ ッドの所定位置に格納する。
オシレー夕 108は、 光伝送路 320にデータを送出するために必要なクロッ クを発振する。 分周器 109は、 オシレ一タ 108からのクロックを分周して、 パラレルデ一夕を処理するための 93. 92 MH zのクロック〇— C LK 1を出 力する。 リード制御部 104、 F ECフレーム生成部 106および OH挿入部 1 07は、 このクロック O— CLK1に同期して動作する。
このような F ECフレーム送信局 100では 光伝送路 310から受信したデ 一夕は、 光電変換された後、 さらに 128ビットのパラレルデータに変換されて 処理される。 このパラレルデータは、 SDH終端処理部 101を経て、 速度変換 用メモリ 102に格納される。 速度変換用メモリ 102では、 ライト制御部 10 3により受信側のクロック I— CLK1に同期してデータが書き込まれ、 リ一ド 制御部 104により送信側のクロック〇— C L K 1に同期してデータが読み出さ れることにより、 伝送速度が変換される。
速度変換用メモリ 102から読み出されたデータは、 F ECフレーム生成部 1 06において FECフレームに多重化される。 そして、 〇H揷入部 107におい て、 この F ECフレームのオーバヘッド領域に必要なデータが多重化される。 こ のように生成された F ECフレームは、 再びシリアルデータに変換され、 さらに 図示しない電気一光変換部により光信号に変換されて、 光伝送路 320に送出さ れる。 ここで、 図 5は、 FECフレーム送信局 100から送信される FECフレーム のフレーム構造を示す図である。
図 5 (A) では、 光伝送路 320へ送信される F ECフレームのフレーム構造 を示している。 F ECフレームは、 1フレーム当たり 285696ビットのデ一 夕で構成され、 先頭から順に F ECオーバヘッド領域 321 a、 SDHデータが 格納される主信号データ領域 322 a, 誤り訂正用のチェックビット領域 323 aが配置される。 この FECフレームは、 光伝送路 320に対して 12. 02 G b p sの伝送速度でシリアル伝送される。
また、 F ECフレーム送信局 100内では、 この F ECフレームは装置内の処 理速度にあわせたパラレルデータとして処理される。 図 5 (B) では、 FECフ レーム生成部 106および〇H挿入部 107を経てパラレル変換されたデータの フレーム構造を示している。 この図のように、 F ECフレームは、 分周器 109 からのクロック O—CLK 1にあわせて、 1フレーム当たり 2232ビットの長 さを有する 128ビットのパラレルデータとして処理される。 また、 各フレーム では、 FECオーバへッド領域 321 bが 8ビッ卜、 主信号データ領域 322 b が 1848ビット、 チェックビット領域 323 bが 376ビットとされる。 なお、 このようなフレーム構成にあわせて、 ライト制御部 103およびリード 制御部 104が具備するァドレスカウンタでは、 主信号データ領域 322 bのビ ット数である "1848" がカウント値の上限とされる。
ところで、 送出される F E Cフレームでは、 主信号データ領域の長さを変化さ せて、 データ送信量を微調整するスタッフ制御を施すことが可能となっている。 そして、 このようなスタッフ制御を行う必要があるか否かについては、 スタッフ 判定部 105において判定される。
スタッフ判定部 105は、 書き込みアドレスおよび読み出しアドレスの位相差 から速度変換用メモリ 102の残量を算出し、 この残量が所定の下限値より少な くなつた場合には、 データ送信量を増加させるように要求するための "+"要求 信号を出力し、 所定の上限値を超えた場合には、 デ一夕送信量を減少させるよう に要求するための "一" 要求信号を出力する。
リ一ド制御部 104は、 F E Cフレーム生成部 106からの夕イミング信号に 従って、 速度変換用メモリ 102に対する読み出しアドレスを発行するが、 スタ ッフ判定部 105から "+ "要求信号を受信した場合には、 フレームごとのアド レス発行の開始タイミングを、 例えばクロック 0— C L K 1の 1周期分だけ早め る。 また、 "一"要求信号を受信した場合は、 アドレス発行の開始タイミングを 例えばクロック〇— CLK1の 1周期分だけ遅延させる。 これにより、 速度変換 用メモリ 102からのフレームごとのデータ読み出しの開始タイミングが、 クロ ック O— C L K 1の 1周期分だけ前後に変化する。
ここで、 図 6は、 スタッフ制御の有無に応じた F ECフレームのフレーム構成 の変化を示す図である。 図 6 (A) はスタツフ制御が行われない場合、 (B) は " + "要求信号が出力された場合、 (C) は "―" 要求信号が出力された場合を それぞれ示している。
F ECフレーム生成部 106では、 速度変換用メモリ 102からの読み出し開 始夕ィミングの変化に応じて.. FECフレームへの多重化開始タイミングも変化 する。 従って、 "+ "要求信号が出力された場合、 生成される F ECフレームで は、 図 6 (B) に示すように、 FECオーバへッド領域の最後の 1ピット分がス タツフ領域とされて、 このスタッフ領域にも主信号デ一夕が格納される。 また、 "一" 要求信号が出力された塲合は 図 6 (C) に示すように、 主信号データ領 域の先頭の 1ピット分がス夕ッフ領域とされて、 このスタッフ領域に例えばダミ
—デ一夕が格納される。
なお、 スタツフ判定部 105による検出結果は、 OH揷入部 107にも供給さ れ、 OH揷入部 107は、 F ECフレーム生成部 106から出力された F ECフ レーム中の F ECオーバへッドの所定位置に、 検出結果をスタツフ情報として書 き込む。
このように、 FECフレーム送信局 100では、 各 F ECフレームの生成時に おいて、 速度変換用メモリ 102からのデータ読み出しの開始タイミングを変化 させることにより、 主信号データ領域の先頭位置が前後に変化し、 データ送信量 が調整される。 また、 速度変換用メモリ 102からのデ一夕読み出しは、 送信側 のクロック〇— CLK1に同期して行われ、 このクロック〇— CLK 1と受信側 のクロック I CLK1との間では、 位相比較等による同期がとられることはな い。 従って、 受信側のクロック I— CLK1の変動や断絶等の影響を受けること なく、 安定的に伝送速度を変換して、 FECフレームを生成し、 送信することが できる。
次に、 F ECフレーム受信局 200について説明する。 図 7は、 F ECフレー ム受信局 200の要部構成を示すブロック図である。
F ECフレーム受信局 200では、 上述した F ECフレーム送信局 100と同 様に、 光伝送路 320から受信した高速のシリアルデータを、 低速のパラレルデ 一夕に変換して処理が行われる。 そして、 この処理により生成された SDHフレ —ムが再びシリアルデータに変換されて、 光伝送路 330に送出される。
図 7では、 FECフレーム受信局 200内において、 受信データがパラレルデ —夕として処理される区間の構成を示している。 この区間には、 図 7に示すよう に、 同期検出 ·誤り訂正部 201、 オーバへッド抽出部 202、 平滑化用メモリ 203、 ライト制御部 204、 リード制御部 205、 平滑化処理部 206、 速度 変換用メモリ 207、 ライト制御部 208、 リード制御部 209、 残量検出部 2 10、 SDHフレーム生成部 211、 オシレー夕 212、 VCXO制御部 213、 VCXO 214および分周器 215が設けられている。
この F ECフレーム受信局 200では、 光伝送路 320からの F ECフレーム が光信号として受信され、 この信号が図示しない光電変換部により電気信号に変 換される。 さらに、 図示しない SZP変換部により 128ビットのパラレルデ一 夕に変換され、 F E Cフレーム受信局 200内で処理可能なように伝送速度が低 下される。 また、 光電変換部により変換された電気信号からはクロックが抽出さ れ、 さらにこのクロックが分周されることにより 93. 92 MHzのクロック I _CLK2が生成される。
同期検出 ·誤り訂正部 201は、 クロック I— CLK2に同期して動作し、 パ ラレルデ一夕化された FECフレームから同期バイトを検出して、 FECフレー ムの同期を確立する。 そして、 〇H抽出部 202に対して、 オーバヘッド領域を 示すタイミング信号を出力するとともに、 ライト制御部 204に対して、 主信号 データ領域を示すタイミング信号を出力する。 また、 F ECフレーム中のチェッ クビット領域のデータを基にして所定の誤り訂正処理を行う。 〇H抽出部 2 0 2は、 クロック I— C L K 2に同期して動作し、 同期検出 .誤 り訂正部 2 0 1から出力された F E Cフレームから、 オーバヘッド領域のデータ を抽出する。 また、 オーバヘッド領域中のスタッフ情報を抽出して、 受信フレ一 ムに対してスタッフ制御が行われたか否か、 およびその種別を、 ライト制御部 2 0 4および平滑化処理部 2 0 6に通知する。
平滑化用メモリ 2 0 3は、 D P— R AM等の F I F O方式のメモリである。 こ の平滑化用メモリ 2 0 3では、 ライト制御部 2 0 4からのィネーブル信号および 書き込みァドレスに従つてデータの書き込みが行われ、 これにより〇H抽出部 2 0 2からの F E Cフレーム中の主信号デ一夕のみが一時的に格納される。 また、 平滑化処理部 2 0 6からのイネ一ブル信号、 およびリード制御部 2 0 5からの読 み出しアドレスに従ってデ一夕が読み出される。
ライト制御部 2 0 4は、 クロック I— C L K 2に同期して動作し、 書き込みァ ドレスおよびイネ一ブル信号を平滑化用メモリ 2 0 3に対して出力する。 書き込 みァドレスおよびイネ一ブル信号の出力は、 同期検出 ·誤り訂正部 2 0 1から供 給されるタイミング信号に従って出力し、 また、 O H抽出部 2 0 2からのスタツ フ情報に応じて、 各信号の出力開始タイミングを調整する。
リ一ド制御部 2 0 5は、 クロック I— C L K 2に同期して、 平滑化用メモリ 2 0 3に対して読み出しァドレスを出力する。
平滑化処理部 2 0 6は、 クロック I— C L K 2に同期して動作し、 平滑化用メ モリ 2 0 3からのデータ出力タイミングを与えるイネ一ブル信号を出力する。 こ のィネーブル信号は、 平滑化用メモリ 2 0 3からのデータの読み出し速度が、 送 信側の伝送速度に近づくように読み出しタイミングを調整するための信号である。 また、 イネ一ブル信号のパルス幅は、 O H抽出部 2 0 2からのスタッフ情報に応 じて微調整される。
速度変換用メモリ 2 0 7は、 D P— R AM等の F I F〇方式のメモリであり、 平滑化用メモリ 2 0 3から読み出されたデータが一時的に格納される。 この速度 変換用メモリ 2 0 7では、 平滑化処理部 2 0 6からのイネ一ブル信号およびライ ト制御部 2 0 8からの書き込みアドレスに従って、 データの書き込みが行われ、 リ一ド制御部 2 0 9からのィネーブル信号および読み出しァドレスに従つて、 デ 一夕が読み出される。
ライト制御部 208は、 平滑化処理部 206からのィネーブル信号の入力期間 に、 受信側のクロック I— CLK2に同期して速度変換用メモリ 207に対する 書き込みアドレスを出力する。
リード制御部 209は、 分周器 215からのクロック O— CLK2に同期して、 速度変換用メモリ 207に対する読み出しアドレスと、 読み出しに対するイネ一 ブル信号とを出力する。
残量検出部 210は、 ライト制御部 208からの書き込みアドレスと、 リード 制御部 209からの読み出しアドレスとの位相差を算出して、 速度変換用メモリ 207の残量を検出する。 そして、 この残量が所定の下限値より少なくなつた場 合には、 速度変換用メモリ 207からの読み出し速度を上昇させるように要求す るための UP信号を出力し、 所定の上限値を超えた場合には、 読み出し速度を低 下させるように要求するための DOWN信号を出力する。
SDHフレーム生成部 211は、 分周器 215からのクロック O— CLK2に 同期して、 速度変換用メモリ 207から読み出されたデータを SDHフレームに 多重化する。 これにより生成された SDHフレームは、 図示しない P/S変換部 においてシリアルデータに変換され、 さらに光信号に変換されて 光伝送路 33 0に送出される。
才シレー夕 212は、 VCX0214を制御するための制御クロックの基とな る基準クロックを発振する。 VCXO制御部 213は、 オシレー夕 212からの 基準クロックを基に制御クロックを生成し、 VCX0214に対して出力する。 また、 VCXO制御部 213は、 残量検出部 210からの UP信号および DOW N信号に応じて制御クロックのデューティを変化させて、 VCX0214の発振 周波数を制御する。
VCXO 214は、 光伝送路 330にデータを送出するために必要なクロック を発振する。 また、 VCXO制御部 213からの制御クロックに応じて発振周波 数を変化させる。 分周器 215は、 VCX0214からのクロックを分周して、 パラレルデータを処理するための、 78MHzを中心としたクロック O— CLK 2を出力する。 このような FECフレーム受信局 200では、 パラレルデータ化された FEC フレームに対して、 同期検出 ·誤り訂正部 201および〇H抽出部 202におい て終端処理が行われた後、 この F E Cフレーム中の主信号データの伝送速度が、 平滑化用メモリ 203からの読み出しタイミングの調整により、 送信側の伝送速 度に近づくように変換される。 さらに、 速度変換用メモリ 207において、 受信 側のクロック I—CLK 2に同期して主信号データが書き込まれ、 送信側のクロ ック〇— C LK2に同期して読み出しが行われることで、 各ク口ックの同期がと られることなく、 伝送速度の変換が行われる。 伝送速度が変換された主信号デー 夕は、 SDHフレーム生成部 211において再び SDHフレームに多重化され、 シリアルデータに変換され、 さらに光信号に変換されて、 光伝送路 330に送出 される。
ここで、 平滑化用メモリ 203を用いたデータの平滑化処理について説明する。 図 8は、 平滑化用メモリ 203からのデータの読み出しタイミングを説明する ためのタイムチヤ一卜である。
同期検出 ·誤り訂正部 201に供給される 128ピッ卜パラレルデータのフレ —ム構成は、 図 6で示したものと同様となる。 従って、 同期検出 ·誤り訂正部 2 01から出力される、 F ECフレーム中の主信号データ領域を示すタイミング信 号は、 図 8に示すように、 通常時にはクロック I— CLK2の 1848周期分の パルス幅を有している。 そして、 スタッフ制御により、 この主信号デ一夕領域の 先頭位置は、 フレーム先頭から 9ビット目を境に 1周期分だけ前後に変化する。 一方、 平滑化処理部 206は、 1 FECフレーム分のデ一夕が受信される期間、 すなわちクロック I— CLK2の 2232周期分の期間 (23. 7684 ^ s e c) の中で、 平滑化用メモリ 203から主信号データができるだけ均等に分散し て読み出されるように、 読み出しタイミングを制御する。
このために、 平滑化処理部 206は、 図 8に示すように、 受信側のクロック I — CLK2を基にして、 1 F ECフレーム分の受信期間で、 1848周期分のパ ルス幅を均等に分断したィネーブル信号を生成して出力する。 また、 スタッフ制 御により、 1 FECフレーム当たりの主信号データのデ一夕量が変動するため、 平滑化処理部 206は、 OH抽出部 202からのスタッフ情報に応じて、 イネ一 ブル信号のパルス幅を微調整する。 例えば、 主信号データ領域の先頭位置が通常 より早められている場合には、 1 F E Cフレーム分の受信期間内において、 任意 の位置のパルス幅を 1ク口ック周期分だけ長くする。
図 9は、 平滑化用メモリ 2 0 3に記憶されるデータ量の推移を示す図である。 図 9に示すように、 平滑化用メモリ 2 0 3には、 主信号データ領域の先頭部が 受信されるタイミング T 9 0 2から終端部が受信されるタイミング T 9 0 4まで の間のみデ一夕が書き込まれる。 一方、 平滑化処理部 2 0 6からのィネーブル信 号により、 平滑化用メモリ 2 0 3からは、 タイミング T 9 0 2〜T 9 0 4の期間 でほぼ一定の割合でデ一夕が読み出される。 従って、 平滑化用メモリ 2 0 3の残 量は、 一定のピーク値以下で推移する。 また、 スタッフ制御により、 主信号デー タ領域の先頭部の受信タイミングは、 図中のタイミング Τ 9 0 1あるいは Τ 9 0 3のように 1クロック周期分だけ前後に変化し、 この変化に応じて記憶データ量 のピーク値も、 通常時を境として 1ヮ一ド分だけ上下する。
このように、 平滑化処理部 2 0 6からのィネーブル信号に従って平滑化用メモ U 2 0 3からデータが読み出されることにより、 平滑化用メモリ 2 0 3から速度 変換用メモリ 2 0 7に転送されるデ一夕の転送割合がほぼ平滑化され、 例えばデ 一夕の伝送時におけるジッタの発生を抑制することができる。
次に、 速度変換用メモリ 2 0 7を用いた伝送速度の変換処理について説明する。 速度変換用メモリ 2 0 7におけるデータの書き込みおよび読み出しは、 ライト 制御部 2 0 8およびリ一ド制御部 2 0 9によって制御される。 ライ卜制御部 2 0 8は、 平滑化処理部 2 0 6からのイネ一ブル信号が受信された期間において、 受 信側のクロック I— C L Κ 2に同期して書き込みァドレスを発行する。 これによ り、 平滑化用メモリ 2 0 3から読み出された主信号デー夕が速度変換用メモリ 2 0 7に書き込まれる。 一方、 リード制御部 2 0 9は、 送信側のクロック〇— C L Κ 2に同期して読み出しアドレスを発行し、 これにより伝送速度が変換される。 ここで、 図 1 0は、 速度変換用メモリ 2 0 7の残量の推移を示す図である。 な お、 図 1 0では例として、 パラレルデ一夕の 1チャネル当たりの速度変換用メモ リ 2 0 7の容量を、 1 F E Cフレーム当たりの主信号データのデータ量である 1 8 4 8ワードとしている。 受信信号からのクロック抽出が正常に行われ、 かつ受信された F E Cフレーム にスタツフ制御が施されていない場合は、 前述した平滑化処理により速度変換用 メモリ 2 0 7に対する書き込みデータ量の変動はごく小さくなるため、 読み出し データ量を一定とすることで、 速度変換用メモリ 2 0 7の残量は、 常にごく狭い 一定の範囲内を推移する。 図 1 0の例では、 タイミング T 1 0 0 1〜T 1 0 0 2 の期間においてこのような通常動作が行われており、 速度変換用メモリ 2 0 7の 残量が容量のほぼ半分 （9 2 4ワード分） の状態に保たれている。
しかし、 スタッフ制御が施されていた場合には、 書き込みデータ量が 1 F E C フレーム当たり 1ワード分ずつ変動する。 また、 平滑化用メモリ 2 0 3からのデ 一夕転送は、 受信信号から抽出された同期クロックを基にしたクロック I—C L Κ 2に同期して行われるが、 受信信号のレベル低下等により同期ク口ックが正常 に抽出されない期間が発生した場合、 速度変換用メモリ 2 0 7へのデータ転送量 が大きく変動する場合がある。
図 1 0の例では、 タイミング Τ 1 0 0 2〜Τ 1 0 0 3、 およびタイミング T 1 0 0 3〜Τ 1 0 0 4の各期間で、 書き込みデータ量の減少により速度変換用メモ リ 2 0 7の残量が増加している。 また、 タイミング Τ 1 0 0 4〜Τ 1 0 0 5の期 間では、 書き込みデ一夕量の増加により残量が減少している。
例えば、 スタツフ制御により主信号デ一夕が増加された F E Cフレーム、 ある いは主信号デ一夕が減少された F E Cフレームがそれぞれ連続して受信される等 により、 速度変換用メモリ 2 0 7への書き込みデータ量が増加あるいは減少し続 けた場合には、 速度変換用メモリ 2 0 7にオーバフローやアンダフローが生じな いように、 データの読み出し速度が制御される。
このために、 残量検出部 2 1 0は、 ライト制御部 2 0 8およびリード制御部 2 0 9からの書き込みアドレスおよび読み出しアドレスの位相差を算出して、 メモ リ残量を検出する。 そして、 図 1 0に示すように、 残量の上限および下限として それぞれしきい値 L 1 d nおよび L 1 u pをあらかじめ任意に設けておき、 残量 が下限のしきい値 L 1 u pを下回つた場合は U P信号を出力して、 速度変換用メ モリ 2 0 7からの読み出し速度を上昇させるように要求する。 また、 残量が上限 のしきい値 L 1 d nを上回った場合は D OWN信号を出力して、 読み出し速度を 低下させるように要求する。
VCXO制御部 213は、 残量検出部 210からの UP信号および DOWN信 号に基づいて、 VCXO 214の発振周波数を変化させ、 これにより速度変換用 メモリ 207からの読み出し速度が調整される。 VCXO制御部 213は、 VC XO 214に対する制御信号のデューティ比を変化させることにより、 VCXO 214の発振周波数を制御する。
図 11は、 VCXO制御部 213の概略構成例を示す図である。
VCXO制御部 213は、 図 11に示すように、 10進カウンタ 221〜22 4と、 クロック生成部 225とを具備する。
10進カウンタ 221および 222にそれぞれ入力される制御信号 S u p 1お よび S d n 1は、 それぞれ残量検出部 210からの UP信号および DOWN信号 を、 オシレー夕 212からの基準クロック R— CLKを 10分周したクロックで ラッチした信号である。 10進カウンタ 221は、 制御信号 S u p 1が Hレベル のとさに、 基準クロック R—C L Kに同期してカウントアップを行い、 カウント 値を 10進カウンタ 223に出力する。 また、 10進カウンタ 222は、 制御信 号 S d n 1が Hレベルのときに、 基準クロック R—CLKに同期してカウントァ ップを行い、 カウント値を 10進カウンタ 224に出力する。 また.. 10進カウ ンタ 221および 222のカウント初期値は、 それぞれ "6"， "0" とされる。
10進カウンタ 223および 224は、 ともに基準クロック R— C L Kに同期 してカウントアツプを行い、 カウント値が "10" のときにそれぞれ信号 S r s tおよび S s tをクロック生成部 225に出力する。 また、 10進カウンタ 22 3および 224は、 それぞれ制御信号 S u p 1および S d n 1が入力されると、 10進カウンタ 221および 222から出力されたカウント値を、 カウント初期 値としてロードする。
クロック生成部 225は、 10進カウンタ 224からの信号 S s tの入力タイ ミングで、 出力する制御クロック C— CLKを Hレベルにし、 10進カウンタ 2 23からの信号 S r s tの入力タイミングで、 制御クロック C— CLKを Lレべ ルにする。
ここで、 図 12は、 UP信号が出力されたときの VCXO制御部 213におけ る各信号波形を示すタイムチャートの例である。
上記の回路構成では、 正常状態では、 図 12中のタイミング T 1201以前の ように、 10進カウン夕 223および 224の各カウント値に、 常に " 5" だけ の位相差が生じる。 クロック生成部 225からの制御クロック C— CLKには、 基準クロック R— C L Kの 5周期間隔で立ち上がりと立ち下がりのエツジが現れ、 デューティ比が 50 : 50となる。
また、 残量検出部 210より UP信号が出力され、 タイミング T120 1にお いて 10進カウンタ 22 1に制御信号 Sup 1が入力されると、 10進カウンタ 221のカウント初期値が 10進カウンタ 223にロードされる。 これにより、 タイミング T 1202のように、 10進カウンタ 223からの信号 S r s tの出 力タイミングが、 基準クロック R— CLKの 1周期分だけ遅延し、 制御クロック C—CLKの立ち下がりタイミングが遅延する。 従って、 制御クロック C— CL Kのデューティ比が 60 ： 40に変化する。
その後、 タイミング T 1203において、 制御信号 Sup 1がさらに入力され ると、 10進カウンタ 221のカウント値がインクリメントされ、 タイミング T 1204のように、 10進カウンタ 223からの信号 S r s tの出力タイミング がさらに遅延される。 これにより、 制御クロック C— C L Kのデュ一ティ比が 7 0 : 30に変化する。
逆に、 図示しないが、 残量検出部 210より DOWN信号が出力され、 10進 カウンタ 222に制御信号 S dn 1が入力されると、 10進カウンタ 222の力 ゥント初期値が 10進カウン夕 224にロードされる。 これにより、 10進カウ ンタ 224からの信号 S s tの出力タイミングが、 基準クロック R— CLKの 1 周期分だけ遅延し、 制御クロック C— C L Kの立ち上がり夕イミングが遅延して、 Hレベルの期間が短くなるようにデューティ比が変化する。 その後、 制御信号 S dn 1がさらに入力されると、 10進カウン夕 222のカウント値がインクリメ ントされ、 10進カウンタ 224からの信号 S s tの出力タイミングがさらに遅 延される。
このように VCXO制御部 213から出力された制御クロック C—CLKは、 VCX〇214に入力され、 口一パスフィルタにより直流信号に変換されて、 V CX02 14の制御電圧が与えられる。 従って、 残量検出部 210から UP信号 が出力されると、 VCX0214の出力周波数が上昇し、 DOWN信号が出力さ れると、 出力周波数が低下して、 速度変換用メモリ 207からの読み出し速度が 変化し、 送信 一夕レートがほぼ一定となるように制御される。
また、 制御クロック C— CLKのデュ一ティ比を変化させることにより VCX 〇214の出力周波数を制御する構成により、 DZA変換器を使用せずに、 デジ タル信号処理によって VCX0214を制御することが可能となり、 回路構成が 簡略化される。 なお、 上記の図 1 1に示した回路構成はあくまで一例であり、 U P信号および D OWN信号に応じて制御クロック C— C L Kのデューティ比がデ ジタル処理により変化される構成であればよい。 また、 実際には、 10進カウン 夕 223および 224の各カウント値の位相差を一定値以下に制限する等の回路 がさらに必要となる。
さらに、 UP信号や DOWN信号がそれぞれ連続して所定回数だけ出力された とさに、 制御クロック C—CLKのデューティ比を変化させるような構成として もよい。 また、 上記では 10進のカウンタを用いたが、 これらのカウント値を変 えて、 制御クロック C— C L Kのデューティ比の変動幅を変化させてもよい。 以上のように-, F E Cフレーム受信局 200では.. 速度変換用メモリ 207の 残量に応じて、 送信側のクロック O—CLK 2の周波数を変化させて、 送信デー 夕レートをほぼ一定に調整する構成により、 送信側のクロック〇— C L K 2を受 信側のクロック I一 CLK2に従属同期させることなく伝送速度を変換すること ができる。 従って、 光伝送路 320からの入力信号レベルが低下して、 クロック が正常に抽出できない場合にも、 デ一夕の送信の断絶が防止される。 また、 送信 側および受信側のクロック同期のための位相比較回路を使用しないので、 固定ジ ッ夕の発生量を抑制することができる。
さらに、 速度変換用メモリ 207には、 受信した FECフレームから抽出した 主信号データのみ格納され、 このデータからメモリ残量が算出されるので、 受信 側の F E Cフレームのフレーム構成に依存しないシステムとなっており、 今後多 様化する〇 T N等のための F E Cフレーム構成にも柔軟に対応することが可能で ある。 また、 平滑化用メモリ 203を用いて、 速度変換用メモリ 207への書き込み 速度を送信側の伝送速度にある程度近づけることにより、 ジッ夕の発生を防止す ることができる。
ところで、 上記の実施の形態では、 制御クロックのデューティ比を変化させる ことにより V C X〇の発振周波数を制御する構成の V C X O制御部を設けたが、 例えば、 残量検出部からの UP信号や DOWN信号に応じて、 VCXOに対する 制御電圧値を出力し、 DZA変換器により電圧を変化させた直流信号を出力する ような VCXOが用いられてもよい。
図 13は、 このような構成を有する VCXO制御部の内部構成例を示す図であ る。
図 1 3に示す VCXO制御部は、 それぞれカウントアップ動作、 カウントダウ ン動作により例えば 4ビットのカウント値を出力するアップカウンタ 231およ びダウンカウン夕 232と、 カウント値の出力を切り換えるセレクタ 233と、 出力された 4ビッ卜のカウン卜値に応じた制御電圧を有する直流信号を出力する D/ A変換器 234とを具備する。
この VCXO制御部において、 入力される制御信号 Sup 2および S dn 2は、 残量検出部からの U P信号およぴ D OWN信号を、 例えば V C X 0からのクロッ クを任意の分周数で分周した基準クロックによりラッチした信号である。 7ップ カウンタ.231は、 制御信号 Su p 2の入力時に力ゥント値を 1だけィンクリメ ントする。 また、 制御信号 S d n 2の入力時に、 ダウンカウンタ 232のカウン ト値をカウント初期値としてロードする。 ダウンカウン夕 232は、 制御信号 S d n 2の入力時にカウント値を 1だけデクリメン卜する。 また、 制御信号 Sup 2の入力時に、 アップカウンタ 23 1のカウント値をカウント初期値としてロー ドする。
セレクタ 233は、 制御信号 Sup 2の入力時に、 D/A変換器 234に出力 する値を、 アップカウン夕 231のカウント値に切り換え、 制御信号 S dn 2の 入力時に、 ダウンカウンタ 232のカウント値に切り換える。 07八変換器23 4は、 セレクタ 233からの 4ビットのデジタル信号をアナログ変換し、 出力す る直流制御信号 S cの電圧を入力値に応じて変化させる。 ここで、 図 14は、 上記の VCXO制御部における各信号波形を示すタイムチ ヤートの例である。
図 13の回路構成において、 アップカウンタ 231およびダウンカウン夕 23 2が 4ビットの値によりそれぞれ "0" 〜 "9" までの間でカウントを行うとす ると、 直流制御信号 S cの電圧を 10段階に変化させることができる。 ここで、 アップカウンタ 231およびダウンカウン夕 232のカウント初期値を "5" と し、 直流制御信号 S cの最大出力電圧を 3. 3Vとする。 また、 直流制御信号 S cの電圧が最大電圧の 1Z2のとき、 VCXOは出力可能な範囲における中心周 波数のクロックを出力するものとする。
この場合、 UP信号や DOWN信号が出力されない間は、 アップカウンタ 23 1あるいはダウンカウンタ 232のいずれかのカウント値が DZA変換器 234 に入力され、 図 14中のタイミング T 1401以前のように、 直流制御信号 S c の出力電圧が 1. 65 Vとされる。 従って、 この直流制御信号 S cの入力を受け た VCXOは、 中心周波数 （78MHz) のクロックを出力する。
また、 残量検出部より UP信号が出力され、 タイミング T 1401においてァ ップカウンタ 231に制御信号 S up 2が入力されると、 アップカウンタ 231 のカウント値がインクリメントされ、 このカウント値が DZA変換器 234に出 力される。 これにより、 直流制御信号 S cの電圧は、 最大電圧を 10等分した電 圧値である 0. 33Vだけ上昇され、 VCXOの出力周波数が上昇される。 なお、 このとき、 制御信号 Sup 2の入力を受けたダウンカウン夕 232では、 インク リメントされたアップカウン夕 231のカウント値がロードされる。
その後、 制御信号 Sup 2がさらに入力されると、 アップカウンタ 231の力 ゥント値が再びインクリメントされ、 タイミング T 1402のように、 直流制御 信号 S cの電圧がさらに 0. 33 Vだけ上昇され、 VCXOの出力周波数がさら に上昇される。 また、 インクリメントされたアップカウンタ 231のカウント値 がダウンカウン夕 232にロードされる。
また、 その後に例えば制御信号 S dn 2が入力されると、 ダウンカウンタ 23 2のカウント値がデクリメントされ、 このカウント値が D/A変換器 234に入 力される。 これにより、 直流制御信号 S cの電圧は 0. 33Vだけ低下され、 V C X Oの出力周波数が低下される。 さらにその後に制御信号 S d n 2が入力され た場合も、 同様に V C X Oの出力周波数がさらに 1段階だけ低下される。
このように、 速度変換用メモリに対する残量検出部から U P信号が出力される と、 直流制御信号 S cの電圧が上昇し、 D OWN信号が出力されると、 直流制御 信号 S c出力周波数が低下する。 これにより、 V C X Oからの出力周波数が変化 して、 速度変換用メモリからの読み出し速度が変化し、 送信データレートがほぼ 一定となるように制御される。
なお、 図 1 3に示した回路構成はあくまで例であり、 これに限ったことではな い。 また、 図 1 1および図 1 2において説明した方法と同様に、 例えば U P信号 や D OWN信号がそれぞれ連続して所定回数だけ出力されたときに、 直流制御信 号 S cの電圧を変化させるような構成としてもよい。 また、 アップカウンタゃダ ゥンカウンタのカウント上限を変えることで、 直流制御信号 S cの電圧調整間隔 を変更することができる。
以上説明したように、 本発明のデ一夕伝送装置では-. 受信側の同期クロックを 基にして主信号データが速度変換用メモリに書き込まれ、 送信側の同期クロック を基にしてこの主信号デ一夕が F I F〇方式で読み出される。 また、 速度変換用 メモリの残量に応じて、 送信側の同期クロックの周波数が調整される。 これによ り、 受信信号からのクロック抽出に異常が発生した場合にも、 送信側のクロック に影響が与えられず、 受信信号中の伝送フレーム構成にかかわらず安定的に伝送 速度を変換することが可能となる。
また、 本発明のデータ伝送システムでは、 第 2のデータ伝送装置において、 受 信側の同期クロックを基にして主信号データが第 2の速度変換用メモリに書き込 まれ、 送信側の同期クロックを基にしてこの主信号データが F I F〇方式で読み 出される。 また、 第 2の速度変換用メモリの残量に応じて、 送信側の同期クロッ クの周波数が調整される。 これにより、 受信信号からのクロック抽出に異常が発 生した場合にも、 送信側のクロックに影響が与えられず、 第 2の伝送路の伝送フ レーム構成にかかわらず安定的に伝送速度を変換することが可能となる。
さらに、 本発明の伝送速度変換方法では、 受信側の同期クロックを基にして主 信号データが速度変換用メモリに書き込まれ、 送信側の同期クロックを基にして この主信号データが F I F O方式で読み出される。 また、 速度変換用メモリの残 量に応じて、 送信側の同期クロックの周波数が調整される。 これにより、 受信信 号からのクロック抽出に異常が発生した場合にも、 送信側のクロックに影響が与 えられず、 受信信号中の伝送フレーム構成にかかわらず安定的に伝送速度を変換 することが可能となる。
上記については単に本発明の原理を示すものである。 さらに、 多数の変形、 変 更が当業者にとって可能であり、 本発明は上記に示し、 説明した正確な構成およ び応用例に限定されるものではなく、 対応するすべての変形例および均等物は、 添付の請求項およびその均等物による本発明の範囲とみなされる。

Claims

請 求 の 範 囲
1 . 第 1の伝送路から受信したデータを第 2の伝送路に送出するデータ伝送装 置において、
前記第 2の伝送路に信号を送出するために必要な同期クロックを生成するク口 ック生成回路と、
前記第 1の伝送路からの受信信号から抽出された同期クロックを基にして前記 受信信号中の主信号データが書き込まれ、 前記ク口ック生成回路からの同期クロ ックを基にして前記主信号データが読み出される F I F O方式の速度変換用メモ リと、
前記速度変換用メモリの残量が所定の上限値を上回った場合、 および所定の下 限値を下回った場合にそれぞれ検出信号を出力するメモリ残量監視回路と、 前記メモリ残量監視回路からの検出信号に基づいて、 前記クロック生成回路の 出力周波数を制御する周波数制御回路と、
を有することを特徴とするデータ伝送装置。
2 . 前記周波数制御回路は、 前記速度変換用メモリの残量が前記上限値を上回 つた場合に、 前記クロック生成回路の出力周波数を低下させ、 前記残量が前記下 限値を下回った場合に前記出力周波数を上昇させるように制御することを特徴と する請求の範囲第 1項記載のデータ伝送装置。
3 . 前記周波数制御回路は、 前記クロック生成回路の制御用クロックを生成す る制御用クロック生成回路を有して、 前記メモリ残量監視回路からの検出信号に 基づいて、 前記制御用クロックのデューティ比を変化させることにより、 前記ク 口ック生成回路の出力周波数を制御することを特徴とする請求の範囲第 1項記載 のデータ伝送装置。
4. 前記周波数制御回路は、 前記メモリ残量監視回路からの検出信号に基づい て、 前記ク口ック生成回路に対する制御信号の出力電圧を変化させることにより、 前記ク口ック生成回路の出力周波数を制御することを特徴とする請求の範囲第 1 項記載のデータ伝送装置。
5 . 前記メモリ残量監視回路は、 前記速度変換用メモリに対する書き込みアド レスと読み出しアドレスとの位相差に基づいて、 前記速度変換用メモリの残量を 算出することを特徴とする請求の範囲第 1項記載のデータ伝送装置。
6 . 前記第 1の伝送路からの受信信号から抽出された同期クロックを基にして 前記受信信号中の前記主信号データが書き込まれ、 読み出された前記主信号デ一 夕が前記速度変換用メモリに供給される F I F O方式の平滑化用メモリと、 前記第 1の伝送路からの受信信号から抽出された同期クロックを基に、 前記受 信信号中の伝送フレームの周期内において、 前記平滑用メモリからのデータ読み 出し量が略均等に分散されるように制御する伝送量平滑化処理回路と、
をさらに有することを特徴とする請求の範囲第 1項記載のデータ伝送装置。
7 . 前記第 1の伝送路からの受信信号中の伝送フレームには、 前記主信号デー 夕のデ一夕量に応じて前記伝送フレームにおける主信号データ領域の先頭位置が 前後に変化していることを特徴とする請求の範囲第 1項記載のデータ伝送装置。
8 . 前記第 1の伝送路からの受信信号中の前記伝送フレームは、 F E C (For ward Error Correction) 方式に従つた誤り訂正ビットを含むことを特徴とする 請求の範囲第 1項記載のデータ伝送装置。
9 . 第 1の伝送路から受信したデータを第 2の伝送路に送出する第 1のデータ 伝送装置と、 前記第 2の伝送路から受信したデータを第 3の伝送路に送出する第 2のデータ伝送装置とからなるデ—夕伝送システムにおいて、
前記第 1のデータ伝送装置は、
前記第 2の伝送路に信号を送出するために必要な同期クロックを生成する第 1 のクロック生成回路と、
前記第 1の伝送路からの受信信号から抽出された同期クロックを基にして前記 受信信号中の主信号データが書き込まれ、 前記第 1のクロック生成回路からの同 期クロックを基にして前記主信号データが読み出される F I F O方式の第 1の速 度変換用メモリと、
前記第 1の速度変換用メモリの残量が所定の上限値を上回った場合、 および所 定の下限値を下回った場合にそれぞれ検出信号を出力する第 1のメモリ残量監視 回路と、
前記第 1の速度変換用メモリから読み出された前記主信号データを前記第 2の 伝送路に従つた伝送フレームに多重化し、 前記第 1のメモリ残量監視回路からの 検出信号に基づいて、 前記伝送フレームにおける主信号データ領域の先頭位置を 前後に変化させるフレーム生成回路と、
を有し、
前記第 2のデータ伝送装置は、
前記第 3の伝送路に信号を送出するために必要な同期クロックを生成する第 2 のクロック生成回路と、
前記第 2の伝送路からの受信信号から抽出された同期クロックを基にして、 受 信された前記主信号データが書き込まれ、 前記第 2のクロック生成回路からの同 期クロックを基にして前記主信号データが読み出される F I F〇方式の第 2の速 度変換用メモリと、
前記第 2の速度変換用メモリの残量が所定の上限値を上回つた場合、 および所 定の下限値を下回った場合にそれぞれ検出信号を出力する第 2のメモリ残量監視 回路と、
前記第 2のメモリ残量監視回路からの検出信号に基づいて、 前記第 2のクロッ ク生成回路の出力周波数を制御する周波数制御回路と、
を有することを特徵とするデータ伝送システム。
1 0 . 前記第 1のデータ伝送装置において、
前記フレーム生成回路は、 F E C方式に従つた誤り訂正ビッ卜を前記伝送フレ —ムに格納することを特徴とする請求の範囲第 9項記載のデ一夕伝送システム。
1 1 . 第 1の伝送路から受信したデータを第 2の伝送路に送出するための伝送 速度変換方法において、
前記第 1の伝送路からの受信信号中の主信号データを、 前記受信信号から抽出 した受信側同期クロックを基にして速度変換用メモリに対して書き込み、 前記第 2の伝送路に信号を送出するために必要な送信側同期クロックを基にし て、 前記速度変換用メモリから前記主信号データを F I F O方式で読み出して、 送信側の伝送フレームに多重化し、
前記速度変換用メモリの残量が所定の上限値を上回つた場合に前記送信側同期 クロックの周波数を低下させ、 前記残量が所定の下限値を下回った場合に前記周 波数を上昇させる、 ことを特徴とする伝送速度変換方法。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06141026A (ja) * 1992-10-26 1994-05-20 Matsushita Electric Ind Co Ltd クロック再生方法およびクロック再生装置
JPH09247156A (ja) * 1996-03-06 1997-09-19 Mitsubishi Electric Corp 回線接続装置
JPH1051314A (ja) * 1996-08-01 1998-02-20 Oki Electric Ind Co Ltd 基準クロック発生装置及び復号化装置
JPH11355382A (ja) * 1998-06-04 1999-12-24 Nec Miyagi Ltd 調歩同期伝送におけるボーレート制御方式
JP2001168734A (ja) * 1999-12-07 2001-06-22 Mitsubishi Electric Corp Ｆｅｃフレーム構成方法およびｆｅｃ多重化装置
JP2002165148A (ja) * 2000-11-29 2002-06-07 Sony Corp データ処理装置および方法、並びに記録媒体
JP2002368726A (ja) * 2001-06-08 2002-12-20 Nec Corp クロック再生方法及び受信クロック生成装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06141026A (ja) * 1992-10-26 1994-05-20 Matsushita Electric Ind Co Ltd クロック再生方法およびクロック再生装置
JPH09247156A (ja) * 1996-03-06 1997-09-19 Mitsubishi Electric Corp 回線接続装置
JPH1051314A (ja) * 1996-08-01 1998-02-20 Oki Electric Ind Co Ltd 基準クロック発生装置及び復号化装置
JPH11355382A (ja) * 1998-06-04 1999-12-24 Nec Miyagi Ltd 調歩同期伝送におけるボーレート制御方式
JP2001168734A (ja) * 1999-12-07 2001-06-22 Mitsubishi Electric Corp Ｆｅｃフレーム構成方法およびｆｅｃ多重化装置
JP2002165148A (ja) * 2000-11-29 2002-06-07 Sony Corp データ処理装置および方法、並びに記録媒体
JP2002368726A (ja) * 2001-06-08 2002-12-20 Nec Corp クロック再生方法及び受信クロック生成装置

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