JP2002262554A - ステージシェディングを有する多相スイッチングレギュレータ - Google Patents

ステージシェディングを有する多相スイッチングレギュレータ

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JP2002262554A JP2002033176A JP2002033176A JP2002262554A JP 2002262554 A JP2002262554 A JP 2002262554A JP 2002033176 A JP2002033176 A JP 2002033176A JP 2002033176 A JP2002033176 A JP 2002033176A JP 2002262554 A JP2002262554 A JP 2002262554A
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Abstract

(57)【要約】 【課題】 軽負荷電流を含む幅広いレンジの負荷電流に
渡って高効率を提供する多相スイッチングレギュレータ
を実現する。 【解決手段】 本発明の多相スイッチングレギュレータ
は、出力に接続された複数の単相スイッチングレギュレ
ータと、負荷電流が第１のコンパレータの閾値よりも低
く下降した後に、単相スイッチングレギュレータのうち
の第１のレギュレータが、出力に接続された負荷に電流
を出力するのを防止するフィードバックループ回路に接
続された第１のコンパレータとを含む。フィードバック
ループは、抵抗分割器と少なくとも１つの単相スイッチ
ングレギュレータに接続された第１の増幅器をさらに含
み得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多相スイッチング
レギュレータに関する。より詳しくは、本発明はステー
ジシェディングを有する多相スイッチングレギュレータ
に関する。
【０００２】
【従来の技術】切り換え調整器は、出力電流を入力電圧
から所定の出力電圧で負荷に供給する電源回路である。
切り換え調整器は、負荷電流の中間のレンジに渡って高
度に効率的であるよう設計され得る。マイクロプロセッ
サは、非常に高いピーク電流から相対的に低い休止電流
までの、幅広いレンジの電流要求を有する。マイクロプ
ロセッサは、切り換え調整器から相対的に高い最大出力
電流をますます必要とし、かつ幅広い出力電流ダイナミ
ックレンジに渡って動作し続ける。出力電流のレンジ要
求が拡大するので、出力電流の幅広いレンジに渡って効
率的な切り換え調整器を設計することはますます困難に
なる。
【０００３】既知の多相スイッチングレギュレータは、
高出力電流を供給するために、マイクロプロセッサのよ
うな負荷と並列に結合されている複数の切り換え調整器
を含む。多相スイッチングレギュレータは、高出力電流
を供給するためのエネルギー効率的ＤＣ／ＤＣコンバー
タである。それぞれの切り換え調整器ステージにおける
対応する切り換えトランジスタは、入力電流が１度に１
つの調整器ステージにのみ流れ込むように切り換えられ
得る。この技術は、出力リップル電流、入力リップル電
流および出力リップル電圧の振幅を低減する。
【０００４】しかしながら、既知の多相スイッチングレ
ギュレータは、低出力電流では低効率を有する。低効率
の原因は、切り換えトランジスタをＯＮおよびＯＦＦに
換えるために必要とされる電力が、低出力電流で調整器
の総電力出力と比例してより大きくなる、という事実で
ある。
【０００５】米国特許第５，４８１，１７８号に記載の
１つの既知の単一位相切り換え調整器回路は、出力キャ
パシタが出力電圧を維持することが可能なとき、切り換
えトランジスタを動作させないことによって、低負荷電
流で切り換え調整器回路における効率を高めるためのス
リープモードと呼ばれる技術を開示する。
【０００６】
【発明が解決しようとする課題】したがって、軽負荷電
流を含む、負荷電流の幅広いレンジに渡って高効率を提
供する多相スイッチングレギュレータを提供することが
所望され得る。
【０００７】さらに、小振幅出力リップル電流および出
力リップル電圧を有する多相スイッチングレギュレータ
を提供することが所望され得る。
【０００８】さらに、小振幅入力リップル電流を有する
多相スイッチングレギュレータを提供することが所望さ
れ得る。
【０００９】
【課題を解決するための手段】本発明の目的は、軽負荷
電流を含む、幅広いレンジの負荷電流に渡って高効率を
提供する多相スイッチングレギュレータを提供すること
である。
【００１０】本発明のさらなる目的は、小振幅出力リッ
プル電流および出力リップル電圧を有する多相スイッチ
ングレギュレータを提供することである。
【００１１】本発明のさらなる目的は、小振幅入力リッ
プル電流を有する多相スイッチングレギュレータを提供
することである。
【００１２】本発明の多相スイッチングレギュレータ
は、出力に接続された複数の単相スイッチングレギュレ
ータと、負荷電流が上記第１のコンパレータの閾値より
も低く下降した後に、上記単相スイッチングレギュレー
タのうちの第１のレギュレータが、上記出力に接続され
た負荷に電流を出力するのを防止するフィードバックル
ープ回路に接続された第１のコンパレータとを含み、そ
のことにより上記目的が達成される。
【００１３】上記フィードバックループが、抵抗分割器
と少なくとも１つの単相スイッチングレギュレータに接
続された第１の増幅器をさらに含んでもよい。
【００１４】上記複数の単相スイッチングレギュレータ
が、同期型スイッチングレギュレータであってもよい。
【００１５】上記複数の単相スイッチングレギュレータ
が、３つの単相スイッチングレギュレータを含んでもよ
い。
【００１６】上記第１のコンパレータは、上記負荷電流
が上記第１のコンパレータの上記閾値よりも低く下降し
た場合、上記単相スイッチングレギュレータのうちの２
つのレギュレータが、上記負荷に電流を出力するのを防
止してもよい。
【００１７】上記複数の単相スイッチングレギュレータ
は、４つの単相スイッチングレギュレータを含んでもよ
い。
【００１８】上記第１のコンパレータは、上記負荷電流
が上記第１のコンパレータの上記閾値よりも低く下降し
た場合、上記単相スイッチングレギュレータのうちの３
つのレギュレータが、上記負荷に電流を出力するのを防
止してもよい。
【００１９】上記第１のコンパレータは、上記負荷電流
が上記第１のコンパレータの上記閾値よりも低く下降し
た場合、上記単相スイッチングレギュレータのうちの２
つのレギュレータが、上記負荷に電流を出力するのを防
止してもよい。
【００２０】上記単相スイッチングレギュレータのうち
少なくとも第２のレギュレータは、上記負荷電流が上記
第１のコンパレータの上記閾値よりも低く下降した後
に、上記上記第２の単相スイッチングレギュレータの出
力電流を上昇させる、上記第１のコンパレータに接続さ
れた第１の利得制御回路を含んでもよい。
【００２１】上記第１の利得制御回路は、上記第２の単
相スイッチングレギュレータの電流閾値を上昇させる上
記フィードバックループに接続された増幅器を含んでも
よい。
【００２２】上記第１の利得制御回路が、抵抗器と、上
記抵抗器および上記第１のコンパレータに接続されたト
ランジスタであって、上記負荷電流が上記第１のコンパ
レータの上記閾値よりも低く下降した場合に、上記トラ
ンジスタが上記抵抗器を短絡させる、トランジスタとを
含んでもよい。
【００２３】第２のコンパレータであって、上記負荷電
流が、上記第１のコンパレータの上記閾値よりも低い上
記第２のコンパレータの閾値よりも低く下降した場合、
上記第２の単相スイッチングレギュレータが、上記負荷
に電流を出力するのを防止するフィードバックループ回
路に接続された第２のコンパレータをさらに含んでもよ
い。
【００２４】上記単相スイッチングレギュレータのうち
少なくとも第３のレギュレータは、上記負荷電流が上記
第２の上記コンパレータの上記閾値よりも低く下降した
後に、上記上記第３の単相スイッチングレギュレータの
出力電流を上昇させる、上記第２のコンパレータに接続
された第２の利得制御回路を含んでもよい。
【００２５】上記第２の利得制御回路が、抵抗器と、上
記抵抗器および上記第２のコンパレータに接続されたト
ランジスタであって、上記負荷電流が上記第２のコンパ
レータの上記閾値よりも低く下降した場合に、上記トラ
ンジスタが上記抵抗器を短絡させる、トランジスタと、
を含んでもよい。
【００２６】上記第１の利得制御回路が、抵抗分割器
と、上記抵抗分割器および上記第１のコンパレータに接
続されたトランジスタであって、上記負荷電流が上記第
１のコンパレータの上記閾値よりも高く上昇した場合
に、上記トランジスタが上記抵抗分割器における抵抗を
短絡させる、トランジスタと、を含んでもよい。
【００２７】上記第１の利得制御回路が、並列に接続さ
れた第１および第２の抵抗器であって、上記負荷電流
が、上記第１のコンパレータの上記閾値より低く下降し
た後に、電流が上記抵抗器の両方を流れる、第１および
第２の抵抗器をさらに含んでもよい。
【００２８】上記第１の利得制御回路が、上記フィード
バックループ回路に接続された抵抗器と、上記抵抗器お
よび上記第２の単相スイッチングレギュレータに接続さ
れた電流ミラー回路であって、上記電流ミラーが上記第
２の単相スイッチングレギュレータの上記出力電流を調
節する、電流ミラー回路と、を含んでもよい。
【００２９】本発明の方法は、多相スイッチングレギュ
レータから、出力に接続された負荷に電流を供給する方
法であって、上記方法は、上記出力に接続された複数の
単相スイッチングレギュレータおよびフィードバックル
ープ回路を用いて、上記出力における電圧を調整するス
テップと、上記単相スイッチングレギュレータのうちの
少なくとも１つが、第１の低パワーモードにおいて、低
負荷電流で上記出力に電流を供給するのを防止するステ
ップと、を含み、そのことにより上記目的が達成され
る。
【００３０】上記複数の単相スイッチングレギュレータ
および上記フィードバックループ回路を用いて、上記出
力における上記電圧を調整するステップが、上記単相ス
イッチングレギュレータのうちの少なくとも１つに接続
された増幅器を用いて上記出力電圧をモニタリングする
ステップをさらに含んでもよい。
【００３１】上記複数の単相スイッチングレギュレータ
が、同期型スイッチングレギュレータであってもよい。
【００３２】上記複数の単相スイッチングレギュレータ
が、３つの単相スイッチングレギュレータを含んでもよ
い。
【００３３】上記単相スイッチングレギュレータのうち
の少なくとも１つが、上記第１の低パワーモードにおい
て、低負荷電流で上記出力に電流を供給するのを防止す
るステップが、上記単相スイッチングレギュレータのう
ちの２つのレギュレータが、低負荷電流で上記負荷に電
流を出力するのを防止するステップをさらに含んでもよ
い。
【００３４】上記複数の単相スイッチングレギュレータ
は、４つの単相スイッチングレギュレータを含んでもよ
い。
【００３５】上記単相スイッチングレギュレータのうち
の少なくとも１つが、上記第１の低パワーモードにおい
て、低負荷電流で上記出力に電流を供給するのを防止す
るステップが、上記単相スイッチングレギュレータのう
ちの３つのレギュレータが、低負荷電流で上記負荷に電
流を出力するのを防止するステップをさらに含んでもよ
い。
【００３６】上記単相スイッチングレギュレータのうち
の少なくとも１つが、上記第１の低パワーモードにおい
て、低負荷電流で上記出力に電流を供給するのを防止す
るステップが、上記単相スイッチングレギュレータのう
ちの２つのレギュレータが、低負荷電流で上記負荷に電
流を出力するのを防止するステップをさらに含んでもよ
い。
【００３７】上記負荷電流が、第１の利得制御回路を用
いて閾値よりも低く下降した後に、上記第１の低パワー
モードにおいて、残りの単相スイッチングレギュレータ
のうちの少なくとも１つによって上記出力に供給された
電流が上昇されてもよい。
【００３８】上記第１の利得制御回路を用いるステップ
が、上記フィードバックループ回路の出力信号をモニタ
リングするステップと、増幅器を用いて残りの単相スイ
ッチングレギュレータの少なくとも１つのインダクタ電
流閾値を調整するステップとをさらに含んでもよい。
【００３９】上記第１の利得制御回路を用いるステップ
が、上記負荷電流が上記負荷電流閾値よりも低く下降し
た場合、抵抗器に接続されたトランジスタをオンするこ
とによって上記抵抗器を短絡させるステップをさらに含
んでもよい。
【００４０】上記単相スイッチングレギュレータのうち
の少なくとも１つが、上記第１の低パワーモードにおい
て、低負荷電流で上記出力に電流を供給するのを防止す
るステップは、上記負荷電流が、上記フィードバックル
ープ回路に接続された第１のコンパレータの閾値よりも
低く下降した場合、少なくとも１つの単相スイッチング
レギュレータが上記出力に電流を供給するのを防止する
ステップをさらに含んでもよい。
【００４１】第２の低パワーモードにおいて、上記負荷
電流が、上記第１のコンパレータの上記閾値よりも低い
第２のコンパレータの閾値よりも低く下降した場合、第
２の単相スイッチングレギュレータが、電流を上記負荷
に出力するのを防止するステップをさらに含んでもよ
い。
【００４２】上記負荷電流が上記第２のコンパレータの
上記閾値よりも低く下降した後に、上記第２の低パワー
モードにおいて、上記単相スイッチングレギュレータの
うち第３のレギュレータによって上記出力に供給される
電流が、第２の利得制御回路を用いて上昇されてもよ
い。
【００４３】上記負荷電流が上記第２のコンパレータの
上記閾値よりも低く下降した場合、上記抵抗器に接続さ
れたトランジスタをオンすることによって、上記抵抗器
が短絡されてもよい。
【００４４】上記負荷電流が上記第１のコンパレータの
上記閾値よりも高い場合にのみ、抵抗分割器における抵
抗が短絡されてもよい。
【００４５】第１の抵抗器が、第２の抵抗器に並列に接
続され、上記第１の低パワーモードにおいて、両方の抵
抗器を電流が流れてもよい。
【００４６】上記複数の単相スイッチングレギュレータ
が、２つの単相スイッチングレギュレータを含んでもよ
い。
【００４７】本発明の多相スイッチングレギュレータ
は、複数の単相スイッチングレギュレータおよびフィー
ドバックループ回路を用いて出力における電圧を調整す
る手段と、上記単相スイッチングレギュレータのうちの
第１のレギュレータを、低負荷電流閾値よりも低い、オ
フにする手段と、を含み、そのことにより上記目的が達
成される。
【００４８】上記フィードバックループ回路が、上記単
相スイッチングレギュレータの少なくとも１つに接続さ
れた増幅器を含んでもよい。
【００４９】上記単相スイッチングレギュレータのうち
の上記第１のレギュレータを、低負荷電流閾値よりも低
い、オフにする手段が、上記フィードバックループ回路
および上記第１の単相スイッチングレギュレータに接続
された第１のコンパレータをさらに含んでもよい。
【００５０】上記低負荷電流閾値よりも低い上記単相ス
イッチングレギュレータの第２のレギュレータの出力電
流閾値を上昇させる手段をさらに含んでもよい。
【００５１】上記低負荷電流閾値よりも低い上記単相ス
イッチングレギュレータの上記第２のレギュレータの出
力電流閾値を上昇させる手段は、上記出力電流閾値を決
定する抵抗器を短絡させる手段をさらに含んでもよい。
【００５２】上記低負荷電流閾値よりも低い上記第２の
単相スイッチングレギュレータの上記出力電流閾値を上
昇させる手段は、上記負荷電流が上記低負荷電流閾値よ
りも低く下降した後に、抵抗分割器における抵抗を介し
て、電流を指向する手段をさらに含んでもよい。
【００５３】上記低負荷電流閾値よりも低い上記第２の
単相スイッチングレギュレータの上記出力電流閾値を上
昇させる手段は、上記負荷電流が上記低負荷電流閾値よ
りも低く下降した後に、第１の抵抗器を第２の抵抗器に
並列に接続する手段をさらに含んでもよい。
【００５４】上記第１の低パワーモードにおいて上記第
２の単相スイッチングレギュレータの上記出力電流閾値
を上昇させる手段は、上記負荷電流が上記低負荷電流閾
値よりも低く下降した後に、電流ミラー電流に接続され
た抵抗器を短絡させる手段をさらに含んでもよい。
【００５５】第２の低負荷電流閾値において、第２の単
相スイッチングレギュレータをオフにする手段をさらに
含んでもよい。
【００５６】上記第２の低負荷電流閾値よりも低い、上
記単相スイッチングレギュレータのうちの第３のレギュ
レータの出力電流閾値を上昇させる手段をさらに含んで
もよい。
【００５７】上記複数の単相スイッチングレギュレータ
が、同期型スイッチングレギュレータであってもよい。
【００５８】上記複数の単相スイッチングレギュレータ
が、３つの単相スイッチングレギュレータを含んでもよ
い。
【００５９】上記複数の単相スイッチングレギュレータ
が、４つの単相スイッチングレギュレータを含んでもよ
い。
【００６０】本発明の方法は、軽負荷電流での、多相ス
イッチングレギュレータの効率を向上する方法であっ
て、上記方法は、複数の単相スイッチングレギュレータ
を用いて出力キャパシタにおける出力電圧を調整するス
テップと、軽負荷電流閾値よりも低く、上記単相スイッ
チングレギュレータの少なくとも１つをディスエーブル
するステップと、を含み、そのことにより上記目的が達
成される。
【００６１】上記軽負荷電流閾値よりも低くディスエー
ブルされた上記単相スイッチングレギュレータは、より
少ない零入力電流を引き出し（ｄｒａｗ）てもよい。
【００６２】上記複数の単相スイッチングレギュレータ
が、同期型スイッチングレギュレータであってもよい。
【００６３】上記複数の単相スイッチングレギュレータ
が、３つの単相スイッチングレギュレータを含んでもよ
い。
【００６４】上記軽負荷電流閾値よりも低く、上記単相
スイッチングレギュレータの少なくとも１つをディスエ
ーブルするステップは、上記軽負荷電流閾値において上
記単相スイッチングレギュレータのうちの２つをディス
エーブルするステップをさらに含んでもよい。
【００６５】上記複数の単相スイッチングレギュレータ
が、４つの単相スイッチングレギュレータを含んでもよ
い。
【００６６】上記軽負荷電流閾値よりも低く、上記単相
スイッチングレギュレータの少なくとも１つをディスエ
ーブルするステップは、上記軽負荷電流閾値において上
記単相スイッチングレギュレータのうちの３つをディス
エーブルするステップをさらに含んでもよい。
【００６７】本発明は、軽負荷電流で高効率を提供する
ステージシェディングを有する多相スイッチングレギュ
レータを提供する。本発明は、さらに、ステージシェデ
イングを用いる多相スイッチングレギュレータ回路にお
いて高効率を提供するための方法を含む。本発明の多相
スイッチングレギュレータは、出力キャパシタと並列に
結合される複数の単一位相切り換え調整器回路を含む。
高負荷電流および中負荷電流で、それぞれの単一位相切
り換え調整器回路は、出力電流を負荷に供給する。負荷
電流が第１の閾値よりも下に降下すると、その間、効率
を高めるために、第１の低電力モードの時に、１つ以上
の単一位相切り換え調整器回路がＯＦＦであり、ステー
ジシェディングが実行される。少なくとも１つの単一位
相切り換え調整回路が、第１の低電力モードにおいて出
力電流を供給するためにＯＮで維持される。ＯＮのまま
の１つ以上の単一位相切り換え調整器は、負荷電流を供
給するために、その総出力電流を増加させ得る。
【００６８】本発明の多相スイッチングレギュレータ
は、任意の数であるＮ個の低電力モードを有し得る。例
えば、１つ以上のさらなる単一位相切り換え調整器は、
第１の低電力モードが開始した後、第２の低電力モード
においてはＯＦＦであり得る。第２の低電力モードは、
負荷電流が、第１の閾値よりも低い第２の閾値の下に降
下した後に開始する。第２の低電力モードにおいてＯＮ
のままである切り換え調整器の出力電流は、負荷電流を
供給するためにその総出力電流を増加させる。本発明の
多相スイッチングレギュレータは、軽負荷電流で、低振
幅出力リップル電流、入力リップル電流および出力リッ
プル電圧を提供する。
【００６９】上述した本発明の目的および特徴は、以下
の図と関連付けて考察された以下の詳細な説明から、よ
り明確に理解され得る。そこでは、全体に渡って同じ参
照符号が同じ構造要素を示す。
【００７０】
【発明の実施の形態】本発明の多相スイッチングレギュ
レータは、複数の単相スイッチングレギュレータを並列
に結合することにより、負荷に高出力電流を提供する。
単相スイッチングレギュレータのスイッチングは、低振
幅の出力リップル電流および出力リップル電圧を提供す
るように同期化され得る。本発明の多相スイッチングレ
ギュレータは、負荷電流が軽い場合、低電力モードの間
１つ以上の単相スイッチングレギュレータをＯＦＦにす
ることにより、高効率を提供する。Ｍｉｌｐｉｔａｓ，
ＣａｌｉｆｏｒｎｉａのＬｉｎｅａｒ Ｔｅｃｈｎｏｌ
ｏｇｙ ＣｏｒｐｏｒａｔｉｏｎによってＰＯＬＹ−Ｐ
ＨＡＳＥという商標で販売される製品は、１つの型の多
相スイッチングレギュレータを構成し得る。
【００７１】本発明の第１の実施形態が図１に示され、
ここで、多相スイッチングレギュレータ１０は、並列に
結合された３つの単相スイッチングレギュレータ回路１
１〜１３を含む。多相スイッチングレギュレータ１０
は、２つの動作モード（すなわち、高レベルから中レベ
ルの負荷電流の場合のノーマルモードおよび低レベルの
負荷電流の場合の低電力モード）において動作する。ノ
ーマルモードにおいて、単相スイッチングレギュレータ
は、３つ全てＯＮである。低電力モードにおいて、２つ
のスイッチングレギュレータはＯＦＦ、１つのスイッチ
ングレギュレータはＯＮの状態で、レギュレータ１０の
出力電流の１００％が提供される。低電力モードは、負
荷電流が軽い場合のスイッチングレギュレータ１０の効
率を改善する。
【００７２】図１に示される多相スイッチングレギュレ
ータ（複数位相スイッチングレギュレータ）１０は、本
発明の一実施形態である。多相スイッチングレギュレー
タ１０は、３つの単相スイッチングレギュレータ（単一
位相スイッチングレギュレータ）回路１１〜１３、抵抗
器１６Ａおよび１６Ｂによって形成される抵抗器デバイ
ダ、トランスコンダクタンス増幅器１８、低負荷コンパ
レータ２０、出力キャパシタ２２、ならびに、抵抗器２
４、キャパシタ２５および２３を含む補償回路部を含
む。スイッチングレギュレータ１１、１２および１３
は、入力電圧ＶINと出力電圧ＶOUTとの間に並列に結合
される。
【００７３】レギュレータ１０は、抵抗器１６Ａおよび
１６Ｂならびにトランスコンダクタンス増幅器１８を含
むフィードバックループ回路部を有する。抵抗器１６Ａ
および１６Ｂは、ＶOUTに結合された抵抗器デバイダを
構成する。抵抗器デバイダ１６Ａ／１６Ｂは、ＶOUTを
モニタし、図１に示されるように、トランスコンダクタ
ンス増幅器１８の反転入力においてＶOUTに比例する電
圧フィードバック信号ＶFBを提供する。トランスコンダ
クタンス増幅器１８は、その反転入力におけるフィード
バック電圧ＶFBをモニタし、ＶFBをその非反転入力にお
ける基準電圧Ｖ REFと比較する。ＶFBは、ＶREFとほとん
ど等しい。トランスコンダクタンス増幅器１８は、その
出力において電流を提供する。トランスコンダクタンス
増幅器１８の出力における電圧はＶCであり、ＶCはＶFB
に反比例する。ＶFBが減少すると、トランスコンダクタ
ンス増幅器１８の出力電流およびＶCは増加する。ＶFB
が増加すると、トランスコンダクタンス増幅器１８の出
力電流およびＶCは減少する。キャパシタ２３および２
５ならびに抵抗器２４は、フィードバックループに周波
数補償を提供する。トランスコンダクタンス増幅器１８
の出力は、スイッチングレギュレータ１２および１３の
ＩＣＯＭＰ入力に結合される。
【００７４】スイッチングレギュレータ１１、１２およ
び１３は、インダクタを含む電流モードのスイッチング
レギュレータである。スイッチングレギュレータ１１〜
１３は好適には、同期スイッチングレギュレータである
が、非同期スイッチングレギュレータでもあり得る。図
２に示される同期スイッチングレギュレータ５０は、ス
イッチングレギュレータ１１〜１３として使用され得る
スイッチングレギュレータ回路の一例である。スイッチ
ングレギュレータ５０は、逓降型で電流モードのスイッ
チングレギュレータであり、ここで、入力電圧ＶINは、
出力電圧ＶOUTより大きい。スイッチングレギュレータ
５０は、ｎチャンネルスイッチングトランジスタＭＯＳ
ＦＥＴ５４および５５、インダクタ５６、センス抵抗器
５８、抵抗器６２、コンパレータ６０、パルス幅変調
（ＰＷＭ）回路部６４、ドライバ回路部５２、逆電流コ
ンパレータ６５、ならびに利得制御回路７０を含む。典
型的には、図１および図２の回路部は、いくつかの外部
構成要素に接続された集積回路チップを構成する。例え
ば、キャパシタ２２、抵抗器１６Ａおよび１６Ｂ、ＭＯ
ＳＦＥＴ５４および５５、ならびにインダクタ５６は、
外部構成要素であり得、図１および図２の回路部の残り
は、集積回路に含まれ得る。
【００７５】スイッチングレギュレータ５０は、調整電
圧ＶOUTにおいて出力ノードに結合された負荷に出力電
流を供給する。同期スイッチングトランジスタ５４およ
び５５は、ドライブ回路部５２によって、ＯＮおよびＯ
ＦＦに切り換えられる。スイッチングトランジスタ５４
および５５は、互いに位相がずれて駆動され、出力キャ
パシタ２２に結合された負荷に電流を供給する。別の回
路部（図示せず）が、一つのスイッチングトランジスタ
がＯＦＦになるタイミングと、他のスイッチングトラン
ジスタがＯＮになるタイミングとの間に、短時間の不感
時間またはブランキングの間隔を提供するために、レギ
ュレータ５０に追加され得る。
【００７６】ＰＷＭ回路部６４は、スイッチングトラン
ジスタ５４および５５のデューティサイクルの間、一定
の周波数制御を提供する。あるいは、可変周波数、一定
オンタイム（ｃｏｎｓｔａｎｔ ｏｎ−ｔｉｍｅ）また
は一定オフタイム（ｃｏｎｓｔａｎｔ ｏｆｆ−ｔｉｍ
ｅ）の技術を用いて、本発明の単相スイッチングレギュ
レータ段（例えば、スイッチングレギュレータ１１〜１
３）を動作させ、出力電圧を調整し得る。例えば、ワン
ショット回路が、スイッチングトランジスタのデューテ
ィサイクルを制御するためのタイマとして、当該分野で
公知なように、ＰＷＭ回路部６４の代わりに使用され得
る。
【００７７】ＰＷＭ回路部６４は、ＯＣＳ入力において
クロック信号（すなわち、ＶCLK1、ＶCLK2または
ＶCLK3）を受け取るために結合されている。ＰＷＭ回路
部６４は、フリップフロップのようなラッチを含み得
る。ＯＳＣにおけるクロック信号がＨＩＧＨになると、
ＰＷＭ回路部６４は、ドライバ回路部５２に信号を送
り、ドライバ回路部５２は、スイッチングトランジスタ
５４をＯＮにし、スイッチングトランジスタ５５をＯＦ
Ｆにする。次に電流は、入力電圧ＶINから、スイッチン
グトランジスタ５４、インダクタ５６およびセンス抵抗
器５８を通って、ＶOUTに流れる。インダクタ５６を流
れる電流はランプアップする。なぜならば、ＶINがＶ
OUTより大きいからである。
【００７８】インダクタ５６を流れる電流は、センス抵
抗器５８を流れる電流と実質的に等しい。電流コンパレ
ータ６０は、センス抵抗器５８にかかる電圧をモニタす
る。抵抗器６２を流れる電流は、コンパレータ６０のピ
ークインダクタ電流の閾値を設定する。インダクタ電流
が電流コンパレータ６０の電流の閾値までランプアップ
すると、コンパレータ６０の出力はＨＩＧＨになり、Ｐ
ＷＭ回路部６４は、ドライバ回路部５２に信号を送る。
このことにより、スイッチングトランジスタ５４はＯＦ
Ｆになり、スイッチングトランジスタ５５はＯＮにな
る。電流は次いで、接地から、スイッチングトランジス
タ５５、インダクタ５６およびセンス抵抗器５８を通っ
て、ＶOUTに流れる。電流はここで、インダクタ５６に
おいてランプダウンする。スイッチングサイクルは、Ｏ
ＳＣにおけるクロック信号が再びＨＩＧＨになると、繰
り返される。いずれのスイッチングレギュレータ１１〜
１３（および本発明の単相スイッチングレギュレータ）
も、ピークインダクタ電流の代わりに平均インダクタ電
流または最小瞬間インダクタ電流をモニタするコンパレ
ータまたは増幅器を含み得る。
【００７９】負荷電流が低い場合、インダクタ５６を介
した瞬時電流は、スイッチングトランジスタ５５がＯＮ
である間、０次いで負になるまで減少し得る。負のイン
ダクタ電流は、出力コンデンサ２２からアースまで電力
を引き、これにより効率が減少する。コンパレータ６５
は、レギュレータの効率を向上するために追加されてい
る。インダクタ電流が０に減少する場合、０電流コンパ
レータ６５は信号をドライバ５２に送り、これによりド
ライバ５２がスイッチングトランジスタ５５をＯＦＦに
する。結果として、両方のスイッチングトランジスタが
ＯＦＦとなり、出力コンデンサ２２からスイッチングト
ランジスタ５５を介してアースにまで電力が流れること
が回避される。
【００８０】図２の利得制御回路７０は、コンパレータ
６０の非反転入力に結合される。利得制御回路７０は、
アンプ７２、ｎチャネルＭＯＳＦＥＴ７４および７５、
ならびにレジスタ７６および７８を含む。ＭＯＳＦＥＴ
７５のゲートは、レギュレータ５０のＧＣ入力に結合さ
れる。ＧＣ入力は、スイッチングレギュレータ１１内の
低負荷コンパレータ２０の出力電圧ＶDISを受け取るた
めに結合される。ＧＣは、スイッチングレギュレータ１
２および１３内のアースに結合される。ＶCは、アンプ
７２の非反転入力に結合される。ＭＯＳＦＥＴ７４のゲ
ートは、アンプ７２の出力に結合され、ＭＯＳＦＥＴ７
４のソースは、アンプ７２の反転入力に結合される。レ
ジスタ７６および７８は、ＭＯＳＦＥＴ７４のソースと
アースとの間で直列に結合される。ＭＯＳＦＥＴ７５が
ＯＮである場合、ＭＯＳＦＥＴ７５はレジスタ７８周辺
の電流パスを短絡させる。これはＭＯＳＦＥＴ７５のＯ
Ｎ抵抗がレジスタ７８のＯＮ抵抗よりもずっと低いから
である。
【００８１】コンパレータ６０の電流閾値は、以下のよ
うに利得制御ブロック７０によって決定される。コンパ
レータ６０ならびにレジスタ５８および６２による閉ル
ープにキルヒホッフの電圧則を適用する場合、レジスタ
６２を介した電圧降下が感知レジスタ５８を介した電圧
降下と等しい場合に、コンパレータ６０の反転および非
反転入力における電圧が等しいことが見られ得る。トラ
ンジスタ５４がＯＮであると仮定すると、トランジスタ
５５はＯＦＦであり、インダクタ電流は増加し、そして
レジスタ５８を介した電圧降下がレジスタ６２を介した
電圧降下を超えるまでインダクタ電流が増加する場合、
コンパレータ６０の出力がＨＩＧＨになる。コンパレー
タ６０の出力がＨＩＧＨになる場合、ＰＷＭ回路部６４
により、ドライバ回路部５２はトランジスタ５４をＯＦ
Ｆかつトランジスタ５５をＯＮにし、これにより、イン
ダクタ電流が減少し始める。
【００８２】レジスタ６２を介した電圧降下は、コンパ
レータ６０の電流閾値を決定する。コンパレータ６０の
電流閾値は、インダクタ５６内のピークインダクタ電流
を決定する。コンパレータ６０の電流閾値は、変化し
て、レギュレータ５０の出力電流と同様、ピークおよび
平均インダクタ電流を調整し得る。レジスタ６２を介し
た電圧降下は、レジスタ６２を流れる電流を制御する利
得制御ブロック７０によって設定される。利得制御ブロ
ック７０は、レギュレータ５０のインダクタ電流および
出力電流を変化させるために、レジスタ６２を流れる電
流を変化させ得る。
【００８３】利得制御ブロック７０は、以下のように、
レジスタ６２を流れる電流およびレジスタ６２を介した
電圧降下を変化させる。トランジスタ７５がＯＦＦであ
る場合、（コンパレータ６０および６５の入力が高イン
ピーダンスノードであると仮定すると）レジスタ６２を
流れる電流は、ｎチャネルトランジスタ７４ならびにレ
ジスタ７６および７８を流れる電流と等しい。図１を参
照すると、ＶSHEDは、コンパレータ２０の非反転入力に
おける固定された電圧閾値である。ＶCは、ハイの時に
ＶSHEDを超え、負荷電流を調節する。ＶDISは、コンパ
レータ２０の出力電圧である。したがって、ＶDISは、
ハイの時にＬＯＷであり、負荷電流を調節し、ｎチャネ
ルトランジスタ７５はレギュレータ１１〜１３のすべて
においてＯＦＦである。アンプ７２の出力は、トランジ
スタ７４のゲートに結合される。アンプ７２は、出力電
圧を調整することによって、トランジスタ７４を流れる
電流を制御する。ＶCは、アンプ７２の非反転入力に結
合される。アンプ７２の出力電圧は、ＶCに比例して変
化する。それゆえ、トランジスタ７４ならびにレジスタ
６２、７６および７８を流れる電流は、ＶCに比例して
変化する。
【００８４】利得ブロック７０は、レジスタ６２を介し
た電圧降下を調整し、スイッチングレギュレータ５０の
出力電流を調節し、これにより、スイッチングレギュレ
ータ５０は負荷電流の要件を満たす。負荷電流が降下す
る場合、ＶFBが増加し、ＶCが減少し、これにより、レ
ジスタ６２を流れる電流が減少する。これにより、コン
パレータ６２のピークインダクタ電流閾値が減少する。
電流コンパレータ６０の出力は各サイクル内ですぐにＨ
ＩＧＨになり、より少ないインダクタ電流が負荷に送ら
れる。
【００８５】負荷電流が増加する場合、ＶFBが減少し、
ＶCが増加し、これにより、レジスタ６２を流れる電流
が増加する。これにより、コンパレータ６２のピークイ
ンダクタ電流閾値が増加する。電流コンパレータ６０の
出力が各サイクル内でＨＩＧＨになる前に、インダクタ
電流がより高いレベルまで増加し、これにより、より多
くのインダクタ電流が負荷に送られる。
【００８６】ＶCは、負荷電流に比例して変化する。ＶC
が増加する場合、トランジスタ５４のＯＮ時間が一時的
に増加し、トランジスタ５５のＯＮ時間が一時的に減少
し、より多くの出力電流を供給する。ＶCが減少する場
合、トランジスタ５４のＯＮ時間が一時的に減少し、ト
ランジスタ５５のＯＮ時間が一時的に増加し、より少な
い出力電流を供給する。電流コンパレータ６０は、イン
ダクタ５６を流れるピークの瞬時インダクタ電流を変化
させ、これにより、単相スイッチングレギュレータの平
均インダクタ電流が負荷電流に合致するまで増加する。
負荷電流が変化する場合、スイッチングトランジスタ５
４および５５のＯＮ時間に小さな変化があっても、スイ
ッチングトランジスタ５４および５５のデューティファ
クタＤFはほぼ一定のままである。
【００８７】スイッチングレギュレータ１１〜１３のそ
れぞれは、ハイにある多相スイッチングレギュレータ１
０の出力電流全体の３分の１を提供して、負荷電流を調
節する。スイッチングレギュレータ回路１１〜１３内の
スイッチングトランジスタのスイッチングは、各クロッ
ク信号ＶCLK1、ＶCLK2およびＶCLK3よって制御される。
クロック信号ＶCLK1、ＶCLK2およびＶCLK3の例示的な波
形を図３に示す。ＶCL K1、ＶCLK2およびＶCLK3は、同じ
周期を有する周期的デジタルクロック信号である。Ｖ
CLK1は、各クロックサイクルの開始時（例えば、時間ｔ
１）においてＨＩＧＨになる。ＶCLK2は、各クロックサ
イクルの３分の１（例えば、時間ｔ２）においてＨＩＧ
Ｈになる。ＶCLK3は、各クロックサイクルの３分の２
（例えば、時間ｔ３）においてＨＩＧＨになる。
【００８８】図３に示すように、クロック信号ＶCLK1、
ＶCLK2およびＶCLK3のパルスを等間隔にあけることによ
って、レギュレータ１１〜１３のそれぞれにおけるイン
ダクタ電流が、等しい時間間隔で増加し始める。例え
ば、以下の条件は、図２に示す例のレギュレータを用い
る場合に当てはまる。スイッチングレギュレータ１１内
において、ＶCLK1によって、トランジスタ５４は時間ｔ
１においてＯＮになり、トランジスタ５５はＯＦＦにな
る。スイッチングレギュレータ１２内において、ＶCLK2
によって、トランジスタ５４は時間ｔ２においてＯＮに
なり、トランジスタ５５はＯＦＦになる。スイッチング
レギュレータ１３内において、ＶCLK3によって、トラン
ジスタ５４は時間ｔ３においてＯＮになりトランジスタ
５５はＯＦＦになる。
【００８９】図４は、多相スイッチングレギュレータ１
０の例示的な電流波形を示す。波形ＩL1、ＩL2およびＩ
L3は、スイッチングレギュレータ１１〜１３それぞれの
例示的なインダクタ電流波形である。図４の例におい
て、スイッチングレギュレータ１１〜１３内におけるス
イッチングトランジスタ５４は、各スイッチングサイク
ル内の非重なり時間の間にＯＮであり得る。
【００９０】ＩOUT1は、多相スイッチングレギュレータ
１０の出力電流全体の例である。図４において、ＩL1、
ＩL2およびＩL3の電流の振幅は折り畳まれて、ＩOUT1波
形になることが見られ得る。ＩOUT1のような出力電流波
形を生成するために、スイッチングレギュレータ１１〜
１３内のスイッチングトランジスタのスイッチングの同
期を取ることによって、多相スイッチングレギュレータ
１０の出力リプル電流（ｏｕｔｐｕｔ ｒｉｐｐｌｅ
ｃｕｒｒｅｎｔ）ＩOUT1の振幅は、１つのスイッチング
レギュレータが負荷電流のすべてを供給した場合より実
質的に少ない。したがって、出力コンデンサ２２は、１
つのスイッチングレギュレータが用いられて、すべての
負荷電流要件を満たす場合より、少ないキャパシタンス
を必要とするだけですむ。
【００９１】負荷電流が降下する場合、ＶCもまた減少
する。負荷電流が十分に低くなるまで降下する場合、Ｖ
CはＶSHEDより下になるまで降下し、コンパレータ２０
によって出力電圧ＶDISはＨＩＧＨになる。ＶDISは、図
１に示すようにスイッチングレギュレータ１２および１
３のＤＩＳＡＢＬＥ入力に結合される。ＶDISがＨＩＧ
Ｈである場合、スイッチングレギュレータ１２および１
３内のすべてのスイッチングトランジスタ（例えば、ト
ランジスタ５４／５５）はＯＦＦのままであり、これに
より、これらのスイッチングレギュレータ内のインダク
タ電流は０になるまで減少し、０のままでとどまる。
【００９２】例えば、スイッチングレギュレータ５０内
のＤＩＳＡＢＬＥ入力は、図２に示すように、ドライバ
回路部５２に結合される。ＶDISがＨＩＧＨである場
合、ドライバ回路部５２によって、スイッチングトラン
ジスタ５４および５５はＯＦＦのままにある。本発明
は、ＶDISがＨＩＧＨになった直後に、レギュレータ１
２および１３のスイッチングトランジスタがＯＦＦにさ
れない実施形態を含む。
【００９３】スイッチングトランジスタのうちの１以上
が、低電力モードの継続時間の間、ＶDISによりオフに
保たれる前に、オンとオフの切換えを継続する短い遅延
が存在し得る。レギュレータ１２〜１３内の同期スイッ
チングトランジスタ５４および５５は、同時にオフにさ
れるか、またはディセーブルされる必要がない。ステー
ジシェディング（ｓｔａｇｅ ｓｈｅｄｄｉｎｇ）と
は、スイッチングレギュレータステージ１２〜１３のス
イッチングトランジスタがオフにされることにより、ス
イッチングレギュレータステージ１２〜１３がオフにさ
れることを意味する。
【００９４】スイッチングレギュレータ１１のディセー
ブル入力は接地されるため、ＶDISがハイになった場合
も、スイッチングレギュレータ１１はオンのままであ
る。よって、ＶDISがハイになると、多相スイッチング
レギュレータ１０が低電力モードに入り、その間、スイ
ッチングレギュレータステージ１２〜１３はオフであ
り、スイッチングレギュレータ１１はオンである。低電
力モード中、スイッチングレギュレータ１１は、単独
で、レギュレータ１０の出力電流を供給する。低電力モ
ードによりレギュレータ１０の効率が改善されるが、こ
れは、レギュレータ１２〜１３内のスイッチングトラン
ジスタをオンおよびオフに駆動するために電力が必要と
されないためである。スイッチングレギュレータ１２〜
１３の零入力電流が低減されるが、これは、そのスイッ
チングトランジスタがオフであるためである。レギュレ
ータ１２〜１３により引かれる零入力電流は、オフにす
るか、またはこれらのレギュレータ内のＰＷＭ回路６４
等の回路により引かれる電流を低減することにより、さ
らに低減され得る。低電力モードのレギュレータ１０の
出力電流の例示的な波形を図４にＩOUT2として示す。ス
イッチングレギュレータ１１内のインダクタ電流は、図
４に示すように、インダクタ電流内のパルス間で不連続
（すなわち、０のまま）であり得る。
【００９５】コンパレータ２０の出力もまた、スイッチ
ングレギュレータ１１のＧＣ入力を介して、スイッチン
グレギュレータ１１の利得制御回路７０に結合される。
ＶDI Sがハイになると、トランジスタ７５がオンにな
り、レジスタ７８をショートさせるため、レジスタ７６
を介する電流の実質的に全てが、トランジスタ７５を流
れる。トランジスタ７５がオンになると、レジスタ６２
および７６を介する電流が増加するため、コンパレータ
６０の電流閾値が増加する。レジスタ７８をショートさ
せることにより、３つのスイッチングレギュレータ１１
〜１３の全てがインダクタ電流を出力していた場合、Ｖ
DISがハイになる直前に、スイッチングレギュレータ５
０（すなわち、レギュレータ１１）の正味ＲＭＳ（平方
二乗平均）出力電流が、多相スイッチングレギュレータ
１０の全正味ＲＭＳ出力電流以上のレベルまで、少なく
とも３倍増加する。
【００９６】ＶDISがハイになる場合のコンパレータ６
０の電流閾値の増加は、以下のように決定され得る。ま
ず、増幅器７２の反転入力のＤＣ電圧がＶCと等しいこ
とが仮定され得るが、これは、増幅器７２が高利得を有
するためである。オームの法則を用いて、トランジスタ
７５がオフである場合のレジスタ７６および７８をわた
る電圧降下についての式が、トランジスタ７５がオンで
ある場合のレジスタ７６をわたる電圧降下についての式
と等しく設定され得、以下の式：
【００９７】
【数１】 を導出する。ここで、Ｒ76はレジスタ７６の抵抗であ
り、Ｒ78はレジスタ７８の抵抗であり、Ｉ1は、トラン
ジスタ７５がオフである場合にレジスタ７６および７８
を介する電流であり、Ｉ2は、トランジスタ７５がオン
である場合にレジスタ７６およびトランジスタ７５を介
する電流である。従って、レジスタ６２をわたる電圧降
下は、以下の式：
【００９８】
【数２】 に示すように、トランジスタ７５がオンになるときと同
じ比率で増加する。ここで、ＶR62Aは、ＶDISがローで
ある場合のレジスタ６２をわたる電圧降下であり、Ｖ
R62Bは、ＶDISがハイである場合のレジスタ６２をわた
る電圧降下である。
【００９９】好ましくは、トランジスタ７５がオンにな
るときに、レジスタ６２をわたる電圧降下は、ＶDISが
ハイになった後のスイッチングレギュレータ１１の正味
ＲＭＳ出力電流が、ＶDISがハイになる直前のスイッチ
ングレギュレータ１１〜１３を合わせた正味ＲＭＳ出力
電流よりも大きくなるように十分に増加する。低い負荷
電流でスイッチングレギュレータ１１単独のより大きな
ＲＭＳ出力電流を供給することにより、ヒステリシスが
スイッチングレギュレータ１０の制御ループに導入され
る。このヒステリシスは、ＶDISがハイである場合、低
い負荷電流で負荷により必要とされるよりも大きな出力
電流をスイッチングレギュレータ１１に供給させる。ス
イッチングレギュレータ１１からの増加させられた出力
電流は、ＶCをＶSHEDよりもさらに下に下げるため、よ
り長い時間の間、スイッチングレギュレータ１２〜１３
をオフにしたままで、多相スイッチングレギュレータ１
０を低電力モードで維持する。
【０１００】ＶOUTを維持するために必要とされるより
も高い抵抗比を設定することにより加えられるヒステリ
シスは、２つの異なる負荷電流閾値レベルを設定するも
のとして考えられ得る。レギュレータ１０が低電力モー
ドに入る負荷電流閾値は、レギュレータ１０が低電力モ
ードを出る負荷電流閾値よりも小さい。例えば、Ｒ76が
Ｒ78と等しい場合、レジスタ６２をわたる電圧降下は、
トランジスタ７５がオンになるときに２倍に増加する。
レジスタ６２をわたる電圧降下は、スイッチングレギュ
レータ１１が不連続モードでのピーク電流とＲＭＳ電流
の関係のため、それ自体で負荷を供給するために十分な
正味ＲＭＳ出力電流を提供するために、１．７３（すな
わち、√３）倍に増加するだけでよい。レジスタ６２を
わたる電圧降下を２倍に増加することにより、低電力モ
ードを延長するために、負荷により必要とされるよりも
大きな出力電流が出力キャパシタ２２に供給される。そ
れゆえ、レギュレータ１０は、低電力モードに入った負
荷電流レベルよりも高い負荷電流レベルまで、低電力モ
ードのままである。ヒステリシスは。多相レギュレータ
１０の効率をさらに改善する。
【０１０１】レギュレータ１０は、以下のとおりに低電
力モードを出る。最終的に、負荷電流は、スイッチング
レギュレータ１１が、それ自体では、負荷電流を供給で
きなくなるように十分に上昇する。負荷電流が上昇する
と、ＶCは、ＶSHEDよりも上まで増加するまで上昇し、
それにより、スイッチングレギュレータ１２〜１３を再
度オンにし、出力電流を伝導させる。また、トランジス
タ７５が再度オフになるため、スイッチングレギュレー
タ１１／５０の電流閾値は、式（２）に示す比率で低減
される。
【０１０２】多相スイッチングレギュレータ１０が低電
力モードに入ると、レギュレータ１０の出力電流の振幅
が増加するが、これは、レギュレータ１０の出力電流の
全てがスイッチングレギュレータ１１により供給される
ためである（例えば、図４の波形ＩOUT2）。好ましく
は、レギュレータ１０は、例えば、波形ＩOUT2により示
されるように、その最小瞬間出力電流がゼロに達した後
に低電力モードに入る。これは、レギュレータ１０の出
力電流リプルの振幅が好ましくないほど大きくならない
ように、負荷電流が、低電力モードで十分に小さいこと
を確実にすることを助長する。低電力モードでの出力電
流リプルの振幅が、通常モードでの最大値よりも大きい
場合、出力キャパシタ２２は、出力電流およびＶOUTの
同量のフィルタリングを提供するために、より大きなキ
ャパシタンスを有しなければならない。従って、同サイ
ズのキャパシタ２２を維持するために、低電力モードの
レギュレータ１０の出力電流リプルのＲＭＳ振幅は、通
常モードの出力電流リプルの最大ＲＭＳ振幅よりも実質
的に大きくなるべきではない。
【０１０３】同様の考えが、ＶINに結合された入力キャ
パシタにもあてはまる。入力キャパシタ５３は、図２に
示すように、ＶINに結合されている。低電力モードが始
まる前に、多重位相スイッチングレギュレータ１０にお
ける入力電流リップルは、切り換え周期にわたって、広
がる（ｓｐｒｅａｄ ｏｕｔ）。なぜなら、入力電流
が、好ましくは、異なる時刻に、３つのスイッチングレ
ギュレータ１１〜１３全てに送られるからである。レギ
ュレータ１０が低電力モードに入る場合、切り換え周期
のうちのわずかな時間で、全ての入力電流がスイッチン
グレギュレータ１１に送られるので、入力電流の振幅は
増大する。低電力モードにおける入力電流の振幅が通常
モードにおける最大値より大きい場合、入力キャパシタ
ンスは、同量の入力電流およびＶINフィルタリングを提
供するためには、増大される必要がある。従って、低電
力モード閾値ＶSHEDは、低電力モードにおける入力ＲＭ
Ｓ電流の振幅が、実質的に、通常モードにおける最大Ｒ
ＭＳ値を越えて増大しないことを確実にするようなレベ
ルに設定される必要がある。
【０１０４】利得制御回路のさらなる例を、図５および
図６Ａ〜６Ｂに示す。利得制御回路１００、１２０、お
よび１４０のうちのいずれも、図２の利得制御回路７０
の代わりに用いられ得る。利得制御回路１００、１２
０、および１４０のうちのいずれも、利得制御回路７０
の代わりに、ノード７１で、スイッチングレギュレータ
５０の比較器６０に結合され得る。図５を参照すると、
利得制御回路１００は、インバータ１１６、ＭＯＳＦＥ
Ｔ１０２および１１４、増幅器１０４、ならびに、抵抗
器１０６、１０８、１１０、および１１２を含む。通常
モード中、電流は、ＶCから、抵抗器１０８および１１
０、ならびにＭＯＳＦＥＴ１１４を、グラウンドまで流
れる。ＧＣ入力が、レギュレータ１２〜１３において接
地され、Ｖ DISが０であるので、ＭＯＳＦＥＴ１１４
は、抵抗器１１２を短絡させる。
【０１０５】増幅器１０４の非反転入力での電圧は、抵
抗器１０８および１１０によって形成される抵抗分割
器、ならびにＶC（相互コンダクタンス増幅器１８の出
力電圧）によって決定される。増幅器１０４は、非反転
入力での電圧の変化に応じて、ＭＯＳＦＥＴ１０２およ
び抵抗器１０６を流れる電流を変動させる。ＭＯＳＦＥ
Ｔ１０２を流れる電流は、レギュレータ５０内の抵抗器
６２を流れる電流と等しい。従って、利得制御回路１０
０は、利得制御７０と同様に、ＶCにおける変化に応じ
て、レギュレータ５０の電流閾値を変動させて、ＶOUT
を調節する。
【０１０６】スイッチングレギュレータ１１のＧＣ入力
は、図１に示すように、ＶDISに結合される。低電力モ
ードの始まりで、ＶDISがハイになる場合、ＭＯＳＦＥ
Ｔ１１４のゲートは、ローになり、レギュレータ１１に
おいて、ＭＯＳＦＥＴ１１４がオフになる。ここで、電
流は、ＶCから抵抗器１０８、１１０、および１１２を
介して、グラウンドまで流れる。増幅器１０４の非反転
入力での電圧は、抵抗器１０８、１１０、および１１２
によって形成される抵抗分割器によって、ここで決定さ
れる。抵抗器６２にかけられる電圧は、レギュレータ５
０の電流閾値を決定するが、ＶDISがハイになる場合、
以下の式に従って増大する。
【０１０７】
【数３】 ただし、ＶR62Aは、ＶDISがローである場合に抵抗器６
２にかけられる電圧降下であり、ＶR62Bは、ＶDISがハ
イである場合に抵抗器６２にかけられる電圧降下であ
り、Ｒ108は、抵抗器１０８の抵抗であり、Ｒ110は、抵
抗器１１０の抵抗であり、Ｒ112は、抵抗器１１２の抵
抗である。レギュレータ１１の電流閾値は、ＶDISがハ
イになる場合に増大し、負荷電流が供給される。
【０１０８】次に、図６Ａを参照すると、利得制御回路
１２０は、増幅器１２２、ＭＯＳＦＥＴ１２４、ＭＯＳ
ＦＥＴ１２６、ＭＯＳＦＥＴ１３２、ならびに、抵抗器
１２８および１３０を含む。ＶDISがローである場合の
通常モードにおいて、全てのレギュレータ１１〜１３に
おいてＭＯＳＦＥＴ１３２はオフであり、電流は抵抗器
１３０およびＭＯＳＦＥＴ１２６を流れない。抵抗器６
２を流れる電流は、通常モードにおいて抵抗器１２８を
流れる電流と等しい。ＶCは、増幅器１２２の非反転入
力に結合される。増幅器１２２は、ＶCに応じて、ＭＯ
ＳＦＥＴ１２４および抵抗器６２を流れる電流を変動さ
せ、ＶOUTを調整する。
【０１０９】ＧＣ入力は、ＭＯＳＦＥＴ１３２に結合さ
れている。低電力モードの開始時にＶDISがハイになる
場合、レギュレータ１１においてＭＯＳＦＥＴ１３２が
オンになり、ここで、電流は、ＭＯＳＦＥＴ１２６およ
び１３２、ならびに抵抗器１３０を介して、グラウンド
まで流れる。ここで、抵抗器１３０と１２８とは、並列
に結合され、このことにより、両方の抵抗器を流れる総
電流が増大する。ここで、抵抗器６２を流れる電流は、
抵抗器１３０を流れる電流に抵抗器１２８を流れる電流
を加えた電流と等しい。抵抗器１２８を流れる電流は、
ＶDISがハイになる場合に（ＶCが変化しないと仮定し
て）、一定である。従って、ＭＯＳＦＥＴ１２６／１３
２、および抵抗器１３０を流れる電流は、抵抗器６２を
流れる電流の増大分と等しい。レギュレータ１１の電流
閾値は、ＶDISがハイになる場合に、抵抗器１３０を流
れる電流によって決定される割合で、増大する。抵抗器
１３０の抵抗は、レギュレータ１１の電流閾値が、負荷
電流を供給し、低電力モードにおいてＶOUTを調整する
ために十分なほど増大するように、以下の式に従って、
選択される。
【０１１０】
【数４】 ただし、Ｒ130は、抵抗器１３０の抵抗であり、Ｒ
128は、抵抗器１２８の抵抗である。低電力モードにお
いて、増幅器１２２は、ＶCにおける変化に応じて、Ｍ
ＯＳＦＥＴ１２６および１２４を流れる電流を変動させ
る。
【０１１１】次に、図６Ｂを参照すると、利得制御回路
１４０は、ＭＯＳＦＥＴ１４２、ＭＯＳＦＥＴ１４８、
ＭＯＳＦＥＴ１５０、ならびに、抵抗器１４４および１
４６を含む。ＧＣ入力は、ＭＯＳＦＥＴ１４８に結合さ
れる。通常モードにおいて、ＶDISがローであり、全て
のレギュレータ１１〜１３においてＭＯＳＦＥＴ１４８
はオフである。ＭＯＳＦＥＴ１４２および１５０のゲー
トは互いに結合され、電流ミラーを形成する。ＭＯＳＦ
ＥＴ１４２のＭＯＳＦＥＴ１５０に対するゲートの面積
（長さ×幅）の比は、ＭＯＳＦＥＴ１４２を流れる電流
のＭＯＳＦＥＴ１５０を流れる電流に対する比と等し
い。ＭＯＳＦＥＴ１４２を流れる電流は、レギュレータ
５０内の抵抗器６２を流れる電流と等しい。ＭＯＳＦＥ
Ｔ１５０および１４２を流れる電流は、ＶCに比例す
る。従って、ＶCは、レギュレータ１１〜１３の電流閾
値を設定する。
【０１１２】低電力モードにおいて、ＶDISがハイにな
り、ＭＯＳＦＥＴ１４８は、レギュレータ１１におい
て、短絡している抵抗器１４４をオンにする。ここで、
ＭＯＳＦＥＴ１４２および１５０を流れる電流が、増大
する。抵抗器６２にかけられる電圧降下も、以下の式に
従って増大する。
【０１１３】
【数５】 ただし、Ｒ144は、抵抗器１４４の抵抗であり、Ｒ
146は、抵抗器１４６の抵抗であり、ＶGSAは、ＭＯＳＦ
ＥＴ１４８がオフである場合のＭＯＳＦＥＴ１５０のゲ
ート−ソース間電圧であり、ＶGSBは、ＭＯＳＦＥＴ１
４８がオンである場合のＭＯＳＦＥＴ１５０のゲート−
ソース間電圧である。ＭＯＳＦＥＴ１５０のゲート−ソ
ース間電圧は、ＭＯＳＦＥＴ１４８がオンになる場合に
増大し、式（４）に示すように、ＶR62AとＶR62Bとの間
に非線形の関係を作り出す。
【０１１４】本願において、２つの回路素子間にエネル
ギー移動経路がある場合、これらの２つの回路素子を
（２つの回路素子が直接相互接続されていない場合にで
も、）「結合」状態であると見なす。例えば、電流ミラ
ー１４２／１５０を、抵抗器１４６および抵抗器１４４
（またはトランジスタ１４８）を通じて増幅器１８に結
合する。
【０１１５】本発明のさらなる実施形態において、任意
の数のさらなる単相スイッチングレギュレータを、多相
スイッチングレギュレータ１０に追加することができ
る。例えば、本発明の多相スイッチングレギュレータ
は、入力電圧と負荷との間に並列結合された４つの単相
スイッチングレギュレータを有し得る。この実施形態に
おけるこれらの単相スイッチングレギュレータのうち３
つは、負荷電流がＶSHED閾値を下回った場合にＯＦＦに
することができるため、残りのスイッチングレギュレー
タは、全負荷電流を低電力モードで供給する。
【０１１６】これらの４つのスイッチングレギュレータ
の実施形態の一例を図７に示す。多相スイッチングレギ
ュレータ１８０は、単相電流モードのスイッチングレギ
ュレータ１８１〜１８４と、低負荷コンパレータ２０
と、相互コンダクタンス増幅器１８と、出力キャパシタ
２２と、抵抗器ディバイダ１６Ａ／１６Ｂと、抵抗器２
４と、キャパシタ２３および２５とを含む。キャパシタ
２２と、抵抗器１６Ａおよび１６Ｂと、サイドレギュレ
ータ１８１〜１８４内の他の回路とを、集積回路の外部
に設けてもよい。
【０１１７】図２中のスイッチングレギュレータ５０
は、スイッチングレギュレータｓ１８１〜１８４の一例
である。レギュレータ１８１〜１８４の切換えは、クロ
ック信号ＶCLK1、ＶCLK2、ＶCLK3およびＶCLK4によって
制御される。これらのクロック信号は好適には、クロッ
ク期間の１／４の間隔で均等に配置されたクロックパル
スを有し、これにより、出力リップル電流の振幅を最小
化する。ＶDISがＨＩＧＨになると、スイッチングレギ
ュレータ１８２〜１８４はＯＦＦになり、スイッチング
レギュレータ１８１は、複相レギュレータ１８０の全て
の出力電流を供給する。ＩＴＤＩＳがＨＩＧＨになった
ときにスイッチングレギュレータ１８１の正味のＲＸＳ
出力電流が少なくとも４倍増加するように、式（２）中
の抵抗器の比を設定する。
【０１１８】３つ以上の単相スイッチングレギュレータ
を含む本発明のさらなる実施形態において、２つ以上の
単相スイッチングレギュレータを低電力モードでＯＮに
して、負荷電流を供給することが可能である。利得制御
回路（例えば、利得制御回路７０）（ヒステリシスの有
無に関わらず）を、低電力モードでＯＮになっている各
スイッチングレギュレータ内に設けて、通常モードと低
電力モードとの間での切換え時に単相スイッチングレギ
ュレータの電流閾値を調節してもよい。さらなる実施形
態において、多相スイッチングレギュレータは、低電力
モードでＯＮのままになっている２つ以上の単相スイッ
チングレギュレータの電流閾値を制御する利得制御回路
を１つ有してもよい。
【０１１９】本発明の別の実施形態において、並列結合
された各単相スイッチングレギュレータに、固有かつ別
個のフィードバックループ回路を持たせてもよい。この
ようなフィードバックループ回路としては、例えば、出
力電流を当該単相スイッチングレギュレータのみを通じ
て変更するエラー増幅器がある。これらのフィードバッ
クループの１つまたは別個のフィードバックループを、
低負荷コンパレータに結合させて、負荷電流が低負荷コ
ンパレータの閾値を下回るタイミングを示す。
【０１２０】本発明の多相スイッチングレギュレータ
は、複数の低電力モードで並列結合された複数の単相ス
イッチングレギュレータを含み得る。本発明のこのよう
な実施形態の一例を図８に示す。図８中の多相スイッチ
ングレギュレータ２００は、並列結合された３つの単相
スイッチングレギュレータ回路を有し、３つの動作モー
ド（すなわち、負荷電流が高レベル〜中レベルのときの
通常モード、負荷電流が低レベルのときの第１の低電力
モード、および負荷電流が極めて低レベルのときの第２
の低電力モード）で動作する。通常モードの場合、３つ
のスイッチングレギュレータは全てＯＮとなる。第１の
低電力モードの場合、２つのスイッチングレギュレータ
がＯＮとなり、１つのスイッチングレギュレータはＯＦ
Ｆとなる。第２の低電力モードにおいて、１つのスイッ
チングレギュレータはＯＮとなり、２つのスイッチング
レギュレータはＯＦＦとなる。第１の低電力モードおよ
び第２の低電力モードでは、負荷電流が低いときの複相
レギュレータの効率が向上する。
【０１２１】多相スイッチングレギュレータ２００は、
電流モードで単相でありかつ並列結合された、３つのス
イッチングレギュレータ回路２１１〜２１３と、低負荷
電圧コンパレータ２２０および２２１と、相互コンダク
タンス増幅器２１８、抵抗器２１６Ａ／２１６Ｂおよび
２２４と、キャパシタ２２２、２２３および２２５とを
含む。３つのスイッチングレギュレータ２１１〜２１３
は全て、負荷電流が高レベルから中レベルである場合、
出力キャパシタ２２２に結合された負荷に出力電流を提
供する。抵抗器ディバイダ２１６Ａ／２１６Ｂは、電圧
フィードバック信号ＶＦＢを相互コンダクタンス増幅器
２１８に提供する。キャパシタ２２３および２２５なら
びに抵抗器２２４は、フィードバックループの周波数補
償を行う。出力キャパシタ２２２ならびに抵抗器２１６
Ａおよび２１６Ｂは、集積回路の外部に設けてもよい。
【０１２２】増幅器２１８の出力電圧Ｖcは、スイッチ
ングレギュレータ２１１〜２１３のＶc入力に提供され
る。図２中のスイッチングレギュレータ５０は、スイッ
チングレギュレータ２１２〜２１３の各々の一例であ
る。レギュレータ２１２〜２１３は、他の標準的なスイ
ッチングレギュレータの構成も含むことができる。出力
電圧Ｖcは、レギュレータ２１２〜２１３用の電流コン
パレータ６０の電流閾値を変更し、これにより、図２に
関して上述したようにＶoutを調節する。Ｖcが負荷電流
に比例して変化するにつれて、スイッチングレギュレー
タ２１１〜２１３は、Ｖoutを調節し、負荷電流を供給
するように、自身のインダクタ電流を変化させる。
【０１２３】図９に示すスイッチングレギュレータ２５
０は、スイッチングレギュレータ２１１の一例である。
レギュレータ２１１は、他のスイッチングレギュレータ
の構成も含むことができる。利得制御回路２３０は、レ
ギュレータ２５０の出力電流を制御する。利得制御回路
２３０は、増幅器２３４と、ＭＯＳＦＥＴ２３２と、Ｍ
ＯＳＦＥＴ２３８と、ＭＯＳＦＥＴ２４４と、抵抗器２
３６、２４０および２４２とを含む。ＭＯＳＦＥＴ２３
２を通過する電流は、レギュレータ２５０内の抵抗器６
２にわたる電圧降下を設定する。ＭＯＳＦＥＴ２３２を
通過する電流は、増幅器２３４によって制御される。負
荷電流が増加するにつれて、Ｖcは、増幅器２３４にＭ
ＯＳＦＥＴ２３２の通過電流を増加させる。すると、抵
抗器６２にわたる電圧降下が増加し、これにより、レギ
ュレータ２５０中のインダクタ電流が増加する。負荷電
流が減少するにつれて、Ｖcは、増幅器２３４にＭＯＳ
ＦＥＴ２３２の通過電流を減少させる。すると、抵抗器
６２にわたる電圧降下が減少し、これにより、レギュレ
ータ２５０のインダクタ電流が減少する。
【０１２４】負荷電流がＶSHED1によって設定された第
１の閾値レベルに降下する場合、多相スイッチング調整
器２００は、第１の低パワーモードに入る。このモード
において、スイッチング調整器２１３はオフであり、そ
してスイッチング調整器２１１〜２１２はオンである。
ＶDIS1は、調整器２１３のＤＩＳＡＢＬＥ入力に結合さ
れる。ＶCがＶSHED1より低く降下する場合、比較器２２
１の出力電圧ＶDIS1はＨＩＧＨとなり、これによりスイ
ッチング調整器２１３内のスイッチングトランジスタ
は、スイッチング調整器２１３が出力電流を供給しない
ようＯＦＦのままである。ＶDIS1はまた、調整器２１２
のＧＣ入力および調整器２１１のＧＣ１入力に結合され
る。ＶDIS1がＨＩＧＨとなる場合、スイッチング調整器
２１１〜２１２はＯＮのままであり、そしてピークおよ
び平均インダクタ電流を増加させて調整器２１３が現在
ＯＦＦであるという事実を保証する。
【０１２５】ＶDIS1は、スイッチング調整器２１２のゲ
インコントロール７０中のトランジスタ７５のゲートに
結合される。ＶDIS1がＨＩＧＨとなる場合、図２を参照
して上記したように、トランジスタ７５は抵抗器７８を
接地して短絡し、調整器５０／２１２中の比較器６０の
電流閾値を増加させる。式（２）において示される抵抗
器比は、抵抗器６２にわたる電圧降下を増加させてスイ
ッチング調整器２１２の出力電流が増加するように設定
される。例えば、調整器２１２の出力電流は、負荷電流
の１／３から負荷電流の１／２まで増加し得る。
【０１２６】また、ＶDIS1が低負荷電流でＨＩＧＨとな
る場合、図９のゲインコントロール２３０中のトランジ
スタ２３８はＯＮとなり、そして調整器２４０を短絡す
る。ここで調整器２１１中の抵抗器６２にわたる電圧降
下は増加する。例えば、調整器２１１の出力電流は、負
荷電流の１／３から負荷電流の１／２まで増加し得る。
調整器２１１および２１２は、第１の低パワーモードに
おける多相調整器２００の全出力電流を提供する。
【０１２７】トランジスタ２４４は、第１の低パワーモ
ードにおいてＯＦＦである。ここで調整器２１１中の抵
抗器６２にわたる電圧降下は、オームの法則から得られ
る以下の式にしたがって増加する。
【０１２８】
【数６】 ここでＶR62AはＶDIS1がＬＯＷの場合の調整器２１１中
の抵抗器６２にわたる電圧降下であり、ＶR62BはＶDIS1
がＨＩＧＨの場合の調整器２１１中の抵抗器６２にわた
る電圧降下であり、Ｒ236は抵抗器２３６の抵抗であ
り、Ｒ240は抵抗器２４０の抵抗であり、そしてＲ242は
抵抗器２４２の抵抗である。
【０１２９】このように、ＶDIS1がＨＩＧＨとなる場
合、多相スイッチング調整器２００は第１の低パワーモ
ードに入る。このモードにおいて、調整器２１３はＯＦ
Ｆであり、そして調整器２１１および２１２はＯＮであ
って負荷に電流を供給する。調整器２１１中の抵抗器６
２の電流閾値は式（６）の抵抗器比だけ増加し、そして
調整器２１２中の抵抗器６２の電流閾値は式（２）の抵
抗器比だけ増加する。式（２）および（６）において示
される抵抗器比は、抵抗器２１１および２１２の全出力
電流が第１の低パワーモードにおける負荷電流を供給
し、そしてＶOUTが調整された値のままであるように選
択される。
【０１３０】負荷電流が第２の閾値ＶSHED2よりも低く
降下する場合、多相スイッチング調整器２００は第２の
低パワーモードに入る。このモードにおいて、スイッチ
ング調整器２１２および２１３はＯＦＦであり、そして
スイッチング調整器２１１だけが負荷電流のすべてを供
給し、そしてＶOUTを調整する。閾値ＶSHED2は、ＶSH
ED1よりも低い負荷電流閾値を設定する。このように、
負荷電流が低減するにつれ、ＶCはまずＶSHED1にまで低
減し、そして次いで負荷電流が継続して降下するにつれ
ＶSHED2まで降下する。ＶCがＶSHED2に到達する場合、
低負荷比較器２２０の出力電圧ＶDIS2はＨＩＧＨとな
る。ＶDIS2は、図８において示されるように、スイッチ
ング調整器２１２のＤＩＳＡＢＬＥ入力に結合される。
【０１３１】ＶDIS2がＨＩＧＨである場合、スイッチン
グ調整器２１２中のスイッチングトランジスタ（例え
ば、トランジスタ５４および５５）はＯＦＦのままであ
るので調整器２１２は全く出力電流を供給しない。調整
器５０／２１２のＤＩＳＡＢＬＥ入力は、例えば図２に
おいて示されるようにドライバ回路に結合され得る。こ
のドライバ回路は、ＶDIS2がＨＩＧＨの場合にスイッチ
ングトランジスタをディセーブルにする。本発明は、調
整器２１１〜２１２のスイッチングトランジスタがＶ
DIS1またはＶDIS2がＨＩＧＨとなった直後にＯＦＦにさ
れない実施形態を含む。第２の低パワーモードのあいだ
スイッチングトランジスタのうちの１つ以上がＶDIS1ま
たはＶDIS2によってＯＦＦのままにされる前に、それら
がスイッチングを継続する遅延があり得る。調整器２１
２中の同期スイッチングトランジスタ５４および５５
は、ＯＦＦにされる必要がなく、同時にディセーブルさ
れる必要もない。
【０１３２】ＶDIS2はまた、スイッチング調整器２１１
のＧＣ２入力を介してゲインコントロール回路２３０に
結合される。図９を再度参照すると、トランジスタ２４
４はＶDIS2がＨＩＧＨの場合にＯＮとなり、抵抗器２４
２を短絡させる。この時点で、上記のように、トランジ
スタ２３８はすでにＯＮであり、抵抗器２４０を短絡す
る。トランジスタ２４４をＯＮにする場合、調整器２１
１中の抵抗器６２にわたる電圧降下は増加し、比較器６
０の電流閾値が以下の式にしたがって増加する：
【０１３３】
【数７】 ここでＶR62CはＶDIS1およびＶDIS2の両方がＨＩＧＨの
場合の調整器２１１中の抵抗器６２にわたる電圧降下で
ある。
【０１３４】ＶDIS2がＨＩＧＨである場合、調整器２１
２および２１３はＯＦＦであり、そしてスイッチング調
整器２１１は多相スイッチング調整器２００の出力電圧
の１００％を供給する。式（７）において示される抵抗
器比は、調整器２１１の全出力電流が第２の低パワーモ
ードにおける負荷電流を供給し、そしてＶOUTが調整さ
れた値のままであるように選択される。式（７）におい
て示される抵抗器比は、ヒステリシスを第２の低パワー
モードにおけるコントロールループに付加するために、
電流閾値が、負荷電流に整合するのに必要な値よりも高
いように増加され得る。
【０１３５】本発明の多相スイッチングレギュレータ
は、単一の利得制御ブロックと複数の低電力モードとを
有し得る。本発明のこのような実施形態の一実施例を図
１０に示す。多相スイッチングレギュレータ３００は、
並列に接続された３つの電流モード単相スイッチングレ
ギュレータ３１１〜３１３と、低負荷電圧コンパレータ
３２０および３２１と、利得制御回路３１４と、トラン
スコンダクタンス増幅器３１８と、レジスタ３１６Ａ／
３１６Ｂおよび３２４と、キャパシタ３２２、３２３お
よび３２５とを含む。３つのスイッチングレギュレータ
３１１〜３１３のすべては、高負荷電流から中間負荷電
流で出力キャパシタ３２２に接続されている負荷に出力
電流を付与する。レジスタデバイダ３１６Ａ／３１６Ｂ
は、トランスコンダクタンス増幅器３１８に電圧フィー
ドバック信号ＶFBを付与する。キャパシタ３２３および
３２５、ならびにレジスタ３２４は、フィードバックル
ープ用の周波数補償を提供する。出力キャパシタ３２２
ならびにレジスタ３１６Ａおよび３１６Ｂは、集積回路
外部にあり得る。
【０１３６】図１０の多相スイッチングレギュレータ３
００は、３つの動作モード、すなわち高負荷電流から中
間負荷電流での通常モード、低負荷電流での第１の低電
力モード、および超低負荷電流での第２の低電力モード
で動作する。通常モードでは、３つのスイッチングレギ
ュレータ３１１〜３１３のすべてがＯＮである。第１の
低電力モードでは、スイッチングレギュレータ３１１お
よび３１２がＯＮであり、スイッチングレギュレータ３
１３がＯＦＦである。第２の低電力モードでは、スイッ
チングレギュレータ３１１がＯＮでありスイッチングレ
ギュレータ３１２および３１３がＯＦＦである。第１お
よび第２の低電力モードは、低負荷電流での多相レギュ
レータの効率を上げる。
【０１３７】図２のスイッチングレギュレータ５０は、
スイッチングレギュレータ３１３の一例である。スイッ
チングレギュレータ３１３は、他のスイッチングレギュ
レータ構造を含み得る。出力電圧ＶCは、レギュレータ
３１３の電流コンパレータ６０用の可変閾値を付与する
ことにより、図２に関して上述したようにＶOUTを制御
する。ＶCはさらに、利得制御回路３１４にも付与され
る。ＶCは、レギュレータ３１１〜３１３内の電流コン
パレータ用可変閾値を設定する。ＶCは負荷電流に比例
して変化するため、スイッチングレギュレータ３１１〜
３１３は、インダクタ電流を変化させて、ＶOUTを制御
し且つ負荷電流を提供する。
【０１３８】スイッチングレギュレータ３１１および３
１２の一例を図１１に示す。レギュレータ３１１および
３１２もまた、他のレギュレータ構造を含み得る。利得
制御回路３１４は、ｎチャネルＦＥＴ３３１、３３２、
３３８および３４４と、増幅器３３４と、レジスタ３３
５、３３６、３４０および３４２とを含む。ＦＥＴ３３
１のドレインは、スイッチングレギュレータ３１２のＩ
ＣＯＭＰ入力に接続されており、ＦＥＴ３３２のドレイ
ンはスイッチングレギュレータ３１１のＩＣＯＭＰ入力
に接続されている。レギュレータ３１２内のレジスタ６
２を介する電流は、ＦＥＴ３３１とレジスタ３３５とを
介する電流に等しい。レギュレータ３１１内のレジスタ
６２を介する電流は、ＦＥＴ３３２とレジスタ３３６と
を介する電流に等しい。ＶCに応答する増幅器３３４
は、ＦＥＴ３３１および３３２を介する電流とレギュレ
ータ３１１および３１２内のレギュレータ６２を介する
電圧降下を制御する。
【０１３９】第１の低電力モードの開始時に、ＶDIS1は
ＨＩＧＨになってｎチャネルＭＯＳＦＥＴ３３８をＯＮ
にし、それによりレジスタ３４０を短絡させる。レギュ
レータ３１１および３１２内のレジスタ６２を介する電
圧降下は増加して負荷電流を提供する。第１の低電力モ
ードでは、スイッチングレギュレータ３１３はＯＦＦで
ありスイッチングレギュレータ３１１および３１２はＯ
Ｎである。第２の低電力モードの開始時に、ＶDIS2はＨ
ＩＧＨになってｎチャネルＭＯＳＦＥＴ３４４をＯＮに
し、それによりレジスタ３４２を短絡させる。レギュレ
ータ３１１内のレジスタ６２を介する電圧降下は増加し
て負荷電流を提供する。第２の低電力モードでは、スイ
ッチングレギュレータ３１３および３１２はＯＦＦであ
りスイッチングレギュレータ３１１はＯＮである。
【０１４０】本発明のさらなる実施形態は、任意の数の
単相スイッチングレギュレータと任意の数の低電力モー
ドとを含み得る。例えば、本発明の多相スイッチングレ
ギュレータは、並列に接続された４つの単相スイッチン
グレギュレータと１、２または３の低電力モードとを有
し得る。例えば、４つのスイッチングレギュレータを有
する実施形態は、１つのスイッチングレギュレータがＯ
ＦＦである第１の低電力モードと、２つのスイッチング
レギュレータがＯＦＦである、さらに低い負荷電流での
第２の低電力モードと、３つのスイッチングレギュレー
タがＯＦＦである、なおいっそう低い負荷電流での第３
の低電力モードとを有し得る。
【０１４１】あるいは、４つのスイッチングレギュレー
タを有する実施形態は、１つのスイッチングレギュレー
タがＯＦＦである第１の低電力モードと、２または３の
スイッチングレギュレータがＯＦＦである、さらに低い
負荷電流での第２の低電力モードとを有し得る。さら
に、４つのスイッチングレギュレータを有する実施形態
は、２つのスイッチングレギュレータがＯＦＦである第
１の低電力モードと、３つのスイッチングレギュレータ
がＯＦＦである、さらに低い負荷電流での第２の低電力
モードとを有し得る。追加の低電力モードは、回路を追
加することによって実現される。本発明のさらに別の実
施形態においては、各単相スイッチングレギュレータ
が、別々の入力電圧源に接続され得る。
【０１４２】本発明のさらなる実施形態において、多相
スイッチングレギュレータは、図１２に示すように、僅
か２つの単相スイッチングレギュレータを含み得る。図
１２の多相スイッチングレギュレータ４００は、キャパ
シタ２２に並列に接続された２つの単相スイッチングレ
ギュレータ１１および１３を有する。スイッチングレギ
ュレータ１３は低負荷電流でＯＦＦであり、スイッチン
グレギュレータ１１は低電力モードで負荷電流のすべて
を提供する。図２は、上述したように、スイッチングレ
ギュレータ１１および１３の一例を示す。レギュレータ
４００の他の要素は、図１に関して上述した通りであ
る。
【０１４３】
【発明の効果】本発明は、ステージ制限（ｓｔａｇｅ
ｓｈｅｄｄｉｎｇ）を有する多相スイッチングレギュレ
ータを提供する。本発明の多相スイッチングレギュレー
タは、出力キャパシタに並列に接続された複数の単相ス
イッチングレギュレータを有する。複数の単相スイッチ
ングレギュレータは、調整された電圧で、負荷に電流を
供給する。コンパレータが負荷電流をモニタリングし、
低負荷電流閾値において、前記単相スイッチングレギュ
レータのうちの１つ以上のレギュレータをオフにする。
オンのままの少なくとも１つの単相スイッチングレギュ
レータが、その出力電流を上昇させ、多相スイッチング
レギュレータ出力電流が、負荷電流に適合し続ける。本
発明は、第１の低負荷電流閾値よりも低い第２の低負荷
電流閾値において、さらなる単相スイッチングレギュレ
ータをオフにする第２のコンパレータを含み得る。
【０１４４】本発明によれば、軽負荷電流を含む、幅広
いレンジの負荷電流に渡って高効率を提供する多相スイ
ッチングレギュレータを提供することが可能である。
【０１４５】さらに、本発明によれば、小振幅出力リッ
プル電流および出力リップル電圧を有する多相スイッチ
ングレギュレータを提供することが可能である。
【０１４６】さらに本発明によれば、小振幅入力リップ
ル電流を有する多相スイッチングレギュレータを提供す
ることが可能である。
【０１４７】当業者であればさらに、本発明の回路が上
記したもの以外の回路構成を用いて実現され得ることを
認識する。そのような改変のすべては、本発明の範囲内
であり、本発明の範囲は、特許請求の範囲によってのみ
限定される。
【図面の簡単な説明】
【図１】図１は、本発明の原理に従う、３つのステージ
の高効率多相スイッチングレギュレータの模式図であ
る。
【図２】図２は、本発明の原理に従う、例示的な同期切
り換え調整器の模式図である。
【図３】図３は、図１の多相スイッチングレギュレータ
のための例示的なクロック信号波形のグラフである。
【図４】図４は、図１の回路の出力電流波形のグラフで
ある。
【図５】図５は、本発明の原理に従う、例示的な利得制
御回路のグラフである。
【図６Ａ】図６Ａは、本発明の原理に従う、さらなる例
示的な利得制御回路の模式図である。
【図６Ｂ】図６Ｂは、本発明の原理に従う、さらなる例
示的な利得制御回路の模式図である。
【図７】図７は、本発明の原理に従う、４つのステージ
の高効率多相スイッチングレギュレータの模式図であ
る。
【図８】図８は、本発明の原理に従う、３つのステージ
の高効率多相スイッチングレギュレータの代替的実施形
態の模式図である。
【図９】図９は、本発明の原理に従う、さらなる例示的
な同期切り換え調整器の模式図である。
【図１０】図１０は、本発明の原理に従う、３つのステ
ージの高効率多相スイッチングレギュレータの別の実施
形態の模式図である。
【図１１】図１１は、本発明の原理に従う、他の例示的
な切り換え調整器および利得制御回路の模式図である。
【図１２】図１２は、本発明の原理に従う、２つのステ
ージの高効率多相スイッチングレギュレータの模式図で
ある。
【符号の説明】
１１ スイッチングレギュレータ１ １２ スイッチングレギュレータ２ １３ スイッチングレギュレータ３ ５２ ドライバ回路部 ６４ ＰＷＭ回路部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン ダブリュー． ホブレクト アメリカ合衆国 カリフォルニア 94022, ロス アルトス， マンデル ウェイ 394 (72)発明者 ランディー ジー． フラットネス アメリカ合衆国 カリフォルニア 95032, ロス ガトス， アンドレ コート 107 Ｆターム(参考） 5H730 BB13 BB14 BB82 DD04 FD01 FG05 FG10 FG16 FG23

Claims (55)

    【特許請求の範囲】
  1. 【請求項１】 出力に接続された複数の単相スイッチン
    グレギュレータと、負荷電流が前記第１のコンパレータ
    の閾値よりも低く下降した後に、前記単相スイッチング
    レギュレータのうちの第１のレギュレータが、前記出力
    に接続された負荷に電流を出力するのを防止するフィー
    ドバックループ回路に接続された第１のコンパレータ
    と、を含む、多相スイッチングレギュレータ。
  2. 【請求項２】 前記フィードバックループが、抵抗分割
    器と単相スイッチングレギュレータのうちの少なくとも
    １つとに接続された第１の増幅器をさらに含む、請求項
    １に記載の多相スイッチングレギュレータ。
  3. 【請求項３】 前記複数の単相スイッチングレギュレー
    タが、同期型スイッチングレギュレータである、請求項
    １に記載の多相スイッチングレギュレータ。
  4. 【請求項４】 前記複数の単相スイッチングレギュレー
    タが、３つの単相スイッチングレギュレータを含む、請
    求項１に記載の多相スイッチングレギュレータ。
  5. 【請求項５】 前記第１のコンパレータは、前記負荷電
    流が前記第１のコンパレータの前記閾値よりも低く下降
    した場合、前記単相スイッチングレギュレータのうちの
    ２つのレギュレータが、前記負荷に電流を出力するのを
    防止する、請求項４に記載の多相スイッチングレギュレ
    ータ。
  6. 【請求項６】 前記複数の単相スイッチングレギュレー
    タは、４つの単相スイッチングレギュレータを含む、請
    求項１に記載の多相スイッチングレギュレータ。
  7. 【請求項７】 前記第１のコンパレータは、前記負荷電
    流が前記第１のコンパレータの前記閾値よりも低く下降
    した場合、前記単相スイッチングレギュレータのうちの
    ３つのレギュレータが、前記負荷に電流を出力するのを
    防止する、請求項６に記載の多相スイッチングレギュレ
    ータ。
  8. 【請求項８】 前記第１のコンパレータは、前記負荷電
    流が前記第１のコンパレータの前記閾値よりも低く下降
    した場合、前記単相スイッチングレギュレータのうちの
    ２つのレギュレータが、前記負荷に電流を出力するのを
    防止する、請求項６に記載の多相スイッチングレギュレ
    ータ。
  9. 【請求項９】 前記単相スイッチングレギュレータのう
    ち少なくとも第２のレギュレータは、 前記負荷電流が前記第１のコンパレータの前記閾値より
    も低く下降した後に、前記第２の単相スイッチングレギ
    ュレータの出力電流を上昇させる、前記第１のコンパレ
    ータに接続された第１の利得制御回路を含む、請求項１
    に記載の多相スイッチングレギュレータ。
  10. 【請求項１０】 前記第１の利得制御回路は、 前記第２の単相スイッチングレギュレータの電流閾値を
    上昇させる前記フィードバックループに接続された増幅
    器を含む、請求項９に記載の多相スイッチングレギュレ
    ータ。
  11. 【請求項１１】 前記第１の利得制御回路が、 抵抗器と、 前記抵抗器および前記第１のコンパレータに接続された
    トランジスタであって、前記負荷電流が前記第１のコン
    パレータの前記閾値よりも低く下降した場合に、前記ト
    ランジスタが前記抵抗器を短絡させる、トランジスタ
    と、をさらに含む、請求項９に記載の多相スイッチング
    レギュレータ。
  12. 【請求項１２】 第２のコンパレータであって、前記負
    荷電流が、前記第１のコンパレータの前記閾値よりも低
    い前記第２のコンパレータの閾値よりも低く下降した場
    合、前記第２の単相スイッチングレギュレータが、前記
    負荷に電流を出力するのを防止するフィードバックルー
    プ回路に接続された第２のコンパレータをさらに含む、
    請求項９に記載の多相スイッチングレギュレータ。
  13. 【請求項１３】 前記単相スイッチングレギュレータの
    うち少なくとも第３のレギュレータは、 前記負荷電流が前記第２のコンパレータの前記閾値より
    も低く下降した後に、前記第３の単相スイッチングレギ
    ュレータの出力電流を上昇させる、前記第２のコンパレ
    ータに接続された第２の利得制御回路を含む、請求項１
    ２に記載の多相スイッチングレギュレータ。
  14. 【請求項１４】 前記第２の利得制御回路が、 抵抗器と、 前記抵抗器および前記第２のコンパレータに接続された
    トランジスタであって、前記負荷電流が前記第２のコン
    パレータの前記閾値よりも低く下降した場合に、前記ト
    ランジスタが前記抵抗器を短絡させる、トランジスタ
    と、をさらに含む、請求項１３に記載の多相スイッチン
    グレギュレータ。
  15. 【請求項１５】 前記第１の利得制御回路が、 抵抗分割器と、 前記抵抗分割器および前記第１のコンパレータに接続さ
    れたトランジスタであって、前記負荷電流が前記第１の
    コンパレータの前記閾値よりも高く上昇した場合に、前
    記トランジスタが前記抵抗分割器における抵抗を短絡さ
    せる、トランジスタと、をさらに含む、請求項９に記載
    の多相スイッチングレギュレータ。
  16. 【請求項１６】 前記第１の利得制御回路が、 並列に接続された第１および第２の抵抗器であって、前
    記負荷電流が、前記第１のコンパレータの前記閾値より
    低く下降した後に、電流が前記抵抗器の両方を流れる、
    第１および第２の抵抗器をさらに含む、請求項９に記載
    の多相スイッチングレギュレータ。
  17. 【請求項１７】 前記第１の利得制御回路が、 前記フィードバックループ回路に接続された抵抗器と、 前記抵抗器および前記第２の単相スイッチングレギュレ
    ータに接続された電流ミラー回路であって、前記電流ミ
    ラーが前記第２の単相スイッチングレギュレータの前記
    出力電流を調節する、電流ミラー回路と、を含む、請求
    項９に記載の多相スイッチングレギュレータ。
  18. 【請求項１８】 多相スイッチングレギュレータから、
    出力に接続された負荷に電流を供給する方法であって、
    前記方法は、 前記出力に接続された複数の単相スイッチングレギュレ
    ータおよびフィードバックループ回路を用いて、前記出
    力における電圧を調整するステップと、 前記単相スイッチングレギュレータのうちの少なくとも
    １つが、第１の低パワーモードにおいて、低負荷電流で
    前記出力に電流を供給するのを防止するステップと、を
    含む方法。
  19. 【請求項１９】 前記複数の単相スイッチングレギュレ
    ータおよび前記フィードバックループ回路を用いて、前
    記出力における前記電圧を調整するステップが、 前記単相スイッチングレギュレータのうちの少なくとも
    １つに接続された増幅器を用いて前記出力電圧をモニタ
    リングするステップをさらに含む、請求項１８に記載の
    方法。
  20. 【請求項２０】 前記複数の単相スイッチングレギュレ
    ータが、同期型スイッチングレギュレータである、請求
    項１８に記載の方法。
  21. 【請求項２１】 前記複数の単相スイッチングレギュレ
    ータが、３つの単相スイッチングレギュレータを含む、
    請求項１８に記載の方法。
  22. 【請求項２２】 前記単相スイッチングレギュレータの
    うちの少なくとも１つが、前記第１の低パワーモードに
    おいて、低負荷電流で前記出力に電流を供給するのを防
    止するステップが、前記単相スイッチングレギュレータ
    のうちの２つのレギュレータが、低負荷電流で前記負荷
    に電流を出力するのを防止するステップをさらに含む、
    請求項２１に記載の方法。
  23. 【請求項２３】 前記複数の単相スイッチングレギュレ
    ータは、４つの単相スイッチングレギュレータを含む、
    請求項１８に記載の方法。
  24. 【請求項２４】 前記単相スイッチングレギュレータの
    うちの少なくとも１つが、前記第１の低パワーモードに
    おいて、低負荷電流で前記出力に電流を供給するのを防
    止するステップが、前記単相スイッチングレギュレータ
    のうちの３つのレギュレータが、低負荷電流で前記負荷
    に電流を出力するのを防止するステップをさらに含む、
    請求項２３に記載の方法。
  25. 【請求項２５】 前記単相スイッチングレギュレータの
    うちの少なくとも１つが、前記第１の低パワーモードに
    おいて、低負荷電流で前記出力に電流を供給するのを防
    止するステップが、前記単相スイッチングレギュレータ
    のうちの２つのレギュレータが、低負荷電流で前記負荷
    に電流を出力するのを防止するステップをさらに含む、
    請求項２３に記載の方法。
  26. 【請求項２６】 前記負荷電流が、第１の利得制御回路
    を用いて閾値よりも低く下降した後に、前記第１の低パ
    ワーモードにおいて、残りの単相スイッチングレギュレ
    ータのうちの少なくとも１つによって前記出力に供給さ
    れた電流が上昇される、請求項１８に記載の方法。
  27. 【請求項２７】 前記第１の利得制御回路を用いるステ
    ップが、 前記フィードバックループ回路の出力信号をモニタリン
    グするステップと、増幅器を用いて残りの単相スイッチ
    ングレギュレータの少なくとも１つのインダクタ電流閾
    値を調整するステップとをさらに含む、請求項２６に記
    載の方法。
  28. 【請求項２８】 前記第１の利得制御回路を用いるステ
    ップが、 前記負荷電流が前記負荷電流閾値よりも低く下降した場
    合、抵抗器に接続されたトランジスタをオンすることに
    よって前記抵抗器を短絡させるステップをさらに含む、
    請求項２６に記載の方法。
  29. 【請求項２９】 前記単相スイッチングレギュレータの
    うちの少なくとも１つが、前記第１の低パワーモードに
    おいて、低負荷電流で前記出力に電流を供給するのを防
    止するステップは、前記負荷電流が、前記フィードバッ
    クループ回路に接続された第１のコンパレータの閾値よ
    りも低く下降した場合、少なくとも１つの単相スイッチ
    ングレギュレータが前記出力に電流を供給するのを防止
    するステップをさらに含む、請求項１８に記載の方法。
  30. 【請求項３０】 第２の低パワーモードにおいて、前記
    負荷電流が、前記第１のコンパレータの前記閾値よりも
    低い第２のコンパレータの閾値よりも低く下降した場
    合、第２の単相スイッチングレギュレータが、電流を前
    記負荷に出力するのを防止するステップをさらに含む、
    請求項２９に記載の方法。
  31. 【請求項３１】 前記負荷電流が前記第２のコンパレー
    タの前記閾値よりも低く下降した後に、前記第２の低パ
    ワーモードにおいて、前記単相スイッチングレギュレー
    タのうち第３のレギュレータによって前記出力に供給さ
    れる電流が、第２の利得制御回路を用いて上昇される、
    請求項３０に記載の方法。
  32. 【請求項３２】 前記負荷電流が前記第２のコンパレー
    タの前記閾値よりも低く下降した場合、前記抵抗器に接
    続されたトランジスタをオンすることによって、前記抵
    抗器が短絡される、請求項３１に記載の方法。
  33. 【請求項３３】 前記負荷電流が前記第１のコンパレー
    タの前記閾値よりも高い場合にのみ、抵抗分割器におけ
    る抵抗が短絡される、請求項２９に記載の方法。
  34. 【請求項３４】 第１の抵抗器が、第２の抵抗器に並列
    に接続され、前記第１の低パワーモードにおいて、両方
    の抵抗器を電流が流れる、請求項２６に記載の方法。
  35. 【請求項３５】 前記複数の単相スイッチングレギュレ
    ータが、２つの単相スイッチングレギュレータを含む、
    請求項１８に記載の方法。
  36. 【請求項３６】 複数の単相スイッチングレギュレータ
    およびフィードバックループ回路を用いて出力における
    電圧を調整する手段と、 前記単相スイッチングレギュレータのうちの第１のレギ
    ュレータを、低負荷電流閾値よりも低い、オフにする手
    段と、を含む、多相スイッチングレギュレータ。
  37. 【請求項３７】 前記フィードバックループ回路が、前
    記単相スイッチングレギュレータの少なくとも１つに接
    続された増幅器を含む、請求項３６に記載の多相スイッ
    チングレギュレータ。
  38. 【請求項３８】 前記単相スイッチングレギュレータの
    うちの前記第１のレギュレータを、低負荷電流閾値より
    も低い、オフにする手段が、前記フィードバックループ
    回路および前記第１の単相スイッチングレギュレータに
    接続された第１のコンパレータをさらに含む、請求項３
    ６に記載の多相スイッチングレギュレータ。
  39. 【請求項３９】 前記低負荷電流閾値よりも低い前記単
    相スイッチングレギュレータの第２のレギュレータの出
    力電流閾値を上昇させる手段をさらに含む、請求項３６
    に記載の多相スイッチングレギュレータ。
  40. 【請求項４０】 前記低負荷電流閾値よりも低い前記単
    相スイッチングレギュレータの前記第２のレギュレータ
    の出力電流閾値を上昇させる手段は、前記出力電流閾値
    を決定する抵抗器を短絡させる手段をさらに含む、請求
    項３９に記載の多相スイッチングレギュレータ。
  41. 【請求項４１】 前記低負荷電流閾値よりも低い前記第
    ２の単相スイッチングレギュレータの前記出力電流閾値
    を上昇させる手段は、前記負荷電流が前記低負荷電流閾
    値よりも低く下降した後に、抵抗分割器における抵抗を
    介して、電流を指向する手段をさらに含む、請求項３９
    に記載の多相スイッチングレギュレータ。
  42. 【請求項４２】 前記低負荷電流閾値よりも低い前記第
    ２の単相スイッチングレギュレータの前記出力電流閾値
    を上昇させる手段は、前記負荷電流が前記低負荷電流閾
    値よりも低く下降した後に、第１の抵抗器を第２の抵抗
    器に並列に接続する手段をさらに含む、請求項３９に記
    載の多相スイッチングレギュレータ。
  43. 【請求項４３】 前記第１の低パワーモードにおいて前
    記第２の単相スイッチングレギュレータの前記出力電流
    閾値を上昇させる手段は、前記負荷電流が前記低負荷電
    流閾値よりも低く下降した後に、電流ミラー電流に接続
    された抵抗器を短絡させる手段をさらに含む、請求項３
    ９に記載の多相スイッチングレギュレータ。
  44. 【請求項４４】 第２の低負荷電流閾値において、第２
    の単相スイッチングレギュレータをオフにする手段をさ
    らに含む、請求項３６に記載の多相スイッチングレギュ
    レータ。
  45. 【請求項４５】 前記第２の低負荷電流閾値よりも低
    い、前記単相スイッチングレギュレータのうちの第３の
    レギュレータの出力電流閾値を上昇させる手段をさらに
    含む、請求項４４に記載の多相スイッチングレギュレー
    タ。
  46. 【請求項４６】 前記複数の単相スイッチングレギュレ
    ータが、同期型スイッチングレギュレータである、請求
    項３６に記載の多相スイッチングレギュレータ。
  47. 【請求項４７】 前記複数の単相スイッチングレギュレ
    ータが、３つの単相スイッチングレギュレータを含む、
    請求項３６に記載の多相スイッチングレギュレータ。
  48. 【請求項４８】 前記複数の単相スイッチングレギュレ
    ータが、４つの単相スイッチングレギュレータを含む、
    請求項３６に記載の多相スイッチングレギュレータ。
  49. 【請求項４９】 軽負荷電流での、多相スイッチングレ
    ギュレータの効率を向上する方法であって、前記方法
    は、 複数の単相スイッチングレギュレータを用いて出力キャ
    パシタにおける出力電圧を調整するステップと、 軽負荷電流閾値よりも低く、前記単相スイッチングレギ
    ュレータの少なくとも１つをディスエーブルするステッ
    プと、を含む方法。
  50. 【請求項５０】 前記軽負荷電流閾値よりも低くディス
    エーブルされた前記単相スイッチングレギュレータは、
    より少ない零入力電流を引き出す、請求項４９に記載の
    方法。
  51. 【請求項５１】 前記複数の単相スイッチングレギュレ
    ータが、同期型スイッチングレギュレータである、請求
    項４９に記載の方法。
  52. 【請求項５２】 前記複数の単相スイッチングレギュレ
    ータが、３つの単相スイッチングレギュレータを含む、
    請求項４９に記載の方法。
  53. 【請求項５３】 前記軽負荷電流閾値よりも低く、前記
    単相スイッチングレギュレータの少なくとも１つをディ
    スエーブルするステップは、前記軽負荷電流閾値におい
    て前記単相スイッチングレギュレータのうちの２つをデ
    ィスエーブルするステップをさらに含む請求項５２に記
    載の方法。
  54. 【請求項５４】 前記複数の単相スイッチングレギュレ
    ータが、４つの単相スイッチングレギュレータを含む、
    請求項４９に記載の方法。
  55. 【請求項５５】 前記軽負荷電流閾値よりも低く、前記
    単相スイッチングレギュレータの少なくとも１つをディ
    スエーブルするステップは、前記軽負荷電流閾値におい
    て前記単相スイッチングレギュレータのうちの３つをデ
    ィスエーブルするステップをさらに含む請求項５４に記
    載の方法。
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