JPH10136640A - スイッチング電圧レギュレータ回路およびスイッチング電圧レギュレータを制御する方法 - Google Patents
スイッチング電圧レギュレータ回路およびスイッチング電圧レギュレータを制御する方法Info
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- JPH10136640A JPH10136640A JP9265267A JP26526797A JPH10136640A JP H10136640 A JPH10136640 A JP H10136640A JP 9265267 A JP9265267 A JP 9265267A JP 26526797 A JP26526797 A JP 26526797A JP H10136640 A JPH10136640 A JP H10136640A
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- 238000000034 method Methods 0.000 title claims abstract description 8
- 230000001939 inductive effect Effects 0.000 claims description 9
- 230000010355 oscillation Effects 0.000 claims description 3
- 238000012544 monitoring process Methods 0.000 claims description 2
- 230000001143 conditioned effect Effects 0.000 claims 1
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000001105 regulatory effect Effects 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 7
- 230000033228 biological regulation Effects 0.000 description 4
- 230000001276 controlling effect Effects 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 2
- 238000013021 overheating Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004146 energy storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010349 pulsation Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/618—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series and in parallel with the load as final control devices
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Abstract
(57)【要約】
【課題】 スイッチングレギュレータ回路の低ドロップ
アウト電圧での動作を実現するための回路および方法を
提供すること。 【解決手段】 スイッチングレギュレータ回路は、スイ
ッチングトランジスタと、電流を調整された電圧で負荷
に供給するように構成された出力回路とを備えている。
本回路および方法は、このスイッチングトランジスタ
が、所定数の発振器サイクルのあいだ連続的に導通状態
を維持できるようにするリミッタ信号を発生させるもの
である。所定数の発振器サイクルは、好ましくは、スイ
ッチングトランジスタをオフする信号を初期化するカウ
ンタにより設定される。
アウト電圧での動作を実現するための回路および方法を
提供すること。 【解決手段】 スイッチングレギュレータ回路は、スイ
ッチングトランジスタと、電流を調整された電圧で負荷
に供給するように構成された出力回路とを備えている。
本回路および方法は、このスイッチングトランジスタ
が、所定数の発振器サイクルのあいだ連続的に導通状態
を維持できるようにするリミッタ信号を発生させるもの
である。所定数の発振器サイクルは、好ましくは、スイ
ッチングトランジスタをオフする信号を初期化するカウ
ンタにより設定される。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングレギ
ュレータ回路に関する。より具体的には、本発明は、低
ドロップアウト電圧での動作を実現するスイッチングレ
ギュレータアーキテクチャに関する。
ュレータ回路に関する。より具体的には、本発明は、低
ドロップアウト電圧での動作を実現するスイッチングレ
ギュレータアーキテクチャに関する。
【０００２】
【従来の技術】電圧レギュレータの目的は、仕様が十分
に規定されていない電圧源、または変動する電圧源か
ら、負荷へと実質的に一定の出力電圧を供給することに
ある。電圧レギュレータ回路が正常に機能するために
は、入力供給電圧と、調整された出力電圧との間の電圧
差分を最小化する必要がある。この電圧差分は、レギュ
レータのドロップアウト電圧としても知られている。降
圧型レギュレータの場合、ドロップアウト電圧は、負荷
に供給可能な最大の調整電圧を限定する。逆にいうと、
ある与えられた出力電圧について、ドロップアウト電圧
は、調整を維持するのに必要な最小の供給電圧を決定す
ることになる。
に規定されていない電圧源、または変動する電圧源か
ら、負荷へと実質的に一定の出力電圧を供給することに
ある。電圧レギュレータ回路が正常に機能するために
は、入力供給電圧と、調整された出力電圧との間の電圧
差分を最小化する必要がある。この電圧差分は、レギュ
レータのドロップアウト電圧としても知られている。降
圧型レギュレータの場合、ドロップアウト電圧は、負荷
に供給可能な最大の調整電圧を限定する。逆にいうと、
ある与えられた出力電圧について、ドロップアウト電圧
は、調整を維持するのに必要な最小の供給電圧を決定す
ることになる。
【０００３】従来の電圧レギュレータに存在する可能性
のある欠陥としては、例えば、出力電圧が低下するにつ
れて、そのようなレギュレータが消費する供給電力の割
合が高くなる傾向があることが挙げられる。例えば、１
ボルトのドロップアウト電圧で１０ボルトの出力を供給
するリニア電圧レギュレータは、結果として１０％の電
力を損失するが、同じ１ボルトのドロップアウト電圧で
２ボルトの出力（すなわち出力電圧）を供給すると、結
果として５０％の電力を損失することになる。しかし、
電圧レギュレータをますます低い電圧で動作させようと
する要求が高まってきており（例えば、マイクロプロセ
ッサに電力を供給する際の電圧は、５ボルトから３ボル
ト未満へと低下の一途をたどっている）、マイクロプロ
セッサ電圧がこのように絶えず低下していく一方で、そ
のクロック速度および供給電流は増加し続けている。よ
って、例えば、今日のマイクロプロセッサに調整された
電圧入力を効率よく供給するためには、ドロップアウト
電圧を低くすることが必要である。
のある欠陥としては、例えば、出力電圧が低下するにつ
れて、そのようなレギュレータが消費する供給電力の割
合が高くなる傾向があることが挙げられる。例えば、１
ボルトのドロップアウト電圧で１０ボルトの出力を供給
するリニア電圧レギュレータは、結果として１０％の電
力を損失するが、同じ１ボルトのドロップアウト電圧で
２ボルトの出力（すなわち出力電圧）を供給すると、結
果として５０％の電力を損失することになる。しかし、
電圧レギュレータをますます低い電圧で動作させようと
する要求が高まってきており（例えば、マイクロプロセ
ッサに電力を供給する際の電圧は、５ボルトから３ボル
ト未満へと低下の一途をたどっている）、マイクロプロ
セッサ電圧がこのように絶えず低下していく一方で、そ
のクロック速度および供給電流は増加し続けている。よ
って、例えば、今日のマイクロプロセッサに調整された
電圧入力を効率よく供給するためには、ドロップアウト
電圧を低くすることが必要である。
【０００４】よって、ドロップアウト電圧の低い電圧レ
ギュレータは、ドロップアウト電圧の高い電圧レギュレ
ータに比べて、より低い供給電圧で調整された出力電圧
を供給することができる。また、ドロップアウト電圧の
低い電圧レギュレータは、より高い効率で動作すること
もできる。なぜなら、このレギュレータの入力／出力電
圧差分に出力電流を掛け合わせれば、その積は、このレ
ギュレータが電力を負荷へと伝達する際に消費した電力
に等しくなるからである。少なくともこれらの理由によ
り、ドロップアウト電圧が低い電圧レギュレータ回路
は、多くの応用分野で有用であり、そのようなレギュレ
ータ回路を用いれば、これに関連するその他の回路のパ
フォーマンスを向上させ、そのコストを下げることも可
能になる。
ギュレータは、ドロップアウト電圧の高い電圧レギュレ
ータに比べて、より低い供給電圧で調整された出力電圧
を供給することができる。また、ドロップアウト電圧の
低い電圧レギュレータは、より高い効率で動作すること
もできる。なぜなら、このレギュレータの入力／出力電
圧差分に出力電流を掛け合わせれば、その積は、このレ
ギュレータが電力を負荷へと伝達する際に消費した電力
に等しくなるからである。少なくともこれらの理由によ
り、ドロップアウト電圧が低い電圧レギュレータ回路
は、多くの応用分野で有用であり、そのようなレギュレ
ータ回路を用いれば、これに関連するその他の回路のパ
フォーマンスを向上させ、そのコストを下げることも可
能になる。
【０００５】一般に、レギュレータは、いくつかのカテ
ゴリーに分類することができる。すなわち、降圧型ある
いは昇圧型、リニア型あるいはスイッチング型などのレ
ギュレータがある。
ゴリーに分類することができる。すなわち、降圧型ある
いは昇圧型、リニア型あるいはスイッチング型などのレ
ギュレータがある。
【０００６】降圧型レギュレータは、電力の伝達がより
高い電圧からより低い電圧へとおこなわれるレギュレー
タである。昇圧型レギュレータは、電力の伝達がより低
い電圧からより高い電圧へとおこなわれるレギュレータ
である。
高い電圧からより低い電圧へとおこなわれるレギュレー
タである。昇圧型レギュレータは、電力の伝達がより低
い電圧からより高い電圧へとおこなわれるレギュレータ
である。
【０００７】リニアレギュレータは、負荷と直列に結合
された制御可能な可変抵抗素子（例えば、パワートラン
ジスタ）を用い、その可変抵抗素子上の電圧降下を制御
することによって、負荷に現れる電圧を調整する。これ
に対して、スイッチングレギュレータは、負荷と直列ま
たは並列に結合されたスイッチング素子（例えば、パワ
ートランジスタ）を有するスイッチを用いる。スイッチ
ングレギュレータは、スイッチング素子をオン／オフす
るタイミング（すなわちデューティ比）を制御すること
によって、負荷への電力の流れを制御する。典型的なス
イッチングレギュレータは、スイッチングされた電流パ
ルスを安定した負荷電流へと変換するのに、誘導性エネ
ルギー蓄積素子を用いる。よって、スイッチングレギュ
レータでは、電力は、複数の不連続電流パルスのかたち
でスイッチを通して伝達されるが、リニアレギュレータ
では、電力は、安定した電流のかたちで可変抵抗素子を
通して伝達される。
された制御可能な可変抵抗素子（例えば、パワートラン
ジスタ）を用い、その可変抵抗素子上の電圧降下を制御
することによって、負荷に現れる電圧を調整する。これ
に対して、スイッチングレギュレータは、負荷と直列ま
たは並列に結合されたスイッチング素子（例えば、パワ
ートランジスタ）を有するスイッチを用いる。スイッチ
ングレギュレータは、スイッチング素子をオン／オフす
るタイミング（すなわちデューティ比）を制御すること
によって、負荷への電力の流れを制御する。典型的なス
イッチングレギュレータは、スイッチングされた電流パ
ルスを安定した負荷電流へと変換するのに、誘導性エネ
ルギー蓄積素子を用いる。よって、スイッチングレギュ
レータでは、電力は、複数の不連続電流パルスのかたち
でスイッチを通して伝達されるが、リニアレギュレータ
では、電力は、安定した電流のかたちで可変抵抗素子を
通して伝達される。
【０００８】一般に、スイッチングレギュレータのほう
が、リニアレギュレータよりも効率が高い（ここで、効
率とは、レギュレータに供給された電力に対するレギュ
レータにより供給された電力の比と定義される）。この
ため、スイッチングレギュレータは、例えば、セルラー
電話や、コードレス電話や、ページャや、パーソナルコ
ミュニケータや、無線モデムのようなさまざまなバッテ
リ駆動型通信システムで用いられることが多い。
が、リニアレギュレータよりも効率が高い（ここで、効
率とは、レギュレータに供給された電力に対するレギュ
レータにより供給された電力の比と定義される）。この
ため、スイッチングレギュレータは、例えば、セルラー
電話や、コードレス電話や、ページャや、パーソナルコ
ミュニケータや、無線モデムのようなさまざまなバッテ
リ駆動型通信システムで用いられることが多い。
【０００９】スイッチングレギュレータにおいて動作
上、損失を招く重要な要素として、スイッチング素子に
より消費される電力が挙げられる。ここでの電力消費量
は、スイッチング素子における電圧降下と、このスイッ
チング素子を通る電流との関数である。この電圧降下の
量、さらに回路の効率は、スイッチングレギュレータの
特定の構成に依存しうる。スイッチをオンするのに必要
な電圧が、レギュレータの入力電圧よりも高い時には、
ブートストラップを用いたスイッチ駆動が通常行われ
る。
上、損失を招く重要な要素として、スイッチング素子に
より消費される電力が挙げられる。ここでの電力消費量
は、スイッチング素子における電圧降下と、このスイッ
チング素子を通る電流との関数である。この電圧降下の
量、さらに回路の効率は、スイッチングレギュレータの
特定の構成に依存しうる。スイッチをオンするのに必要
な電圧が、レギュレータの入力電圧よりも高い時には、
ブートストラップを用いたスイッチ駆動が通常行われ
る。
【００１０】降圧型スイッチングレギュレータの場合、
ドロップアウトとは、レギュレータの出力電圧が調整か
ら外れ始める点へとレギュレータの入力電圧が降下した
状態を指す。ドロップアウト電圧は、出力電圧が調整か
ら外れ始める時の、電圧レギュレータの入力電圧および
出力電圧間の電圧差分である。例えば、もし調整された
５Ｖの出力電圧を生成するように設計された降圧型レギ
ュレータが、６Ｖの入力電圧で調整から外れたのなら、
そのようなレギュレータのドロップアウト電圧は１Ｖに
なる。
ドロップアウトとは、レギュレータの出力電圧が調整か
ら外れ始める点へとレギュレータの入力電圧が降下した
状態を指す。ドロップアウト電圧は、出力電圧が調整か
ら外れ始める時の、電圧レギュレータの入力電圧および
出力電圧間の電圧差分である。例えば、もし調整された
５Ｖの出力電圧を生成するように設計された降圧型レギ
ュレータが、６Ｖの入力電圧で調整から外れたのなら、
そのようなレギュレータのドロップアウト電圧は１Ｖに
なる。
【００１１】このようなスイッチに必要なデューティ比
（スイッチの切り替え周期に対するスイッチのオン時間
の比として規定される）は、入力電圧および出力電圧に
より設定される。理想的な降圧型スイッチングレギュレ
ータの場合、デューティ比は、ＶINに対するＶOUTの比
に等しいことが示されうる。理想的な昇圧型スイッチン
グレギュレータの場合、デューティ比は、ＶOUTに対す
る（ＶOUT−ＶIN）の比に等しいことが示されうる。
（スイッチの切り替え周期に対するスイッチのオン時間
の比として規定される）は、入力電圧および出力電圧に
より設定される。理想的な降圧型スイッチングレギュレ
ータの場合、デューティ比は、ＶINに対するＶOUTの比
に等しいことが示されうる。理想的な昇圧型スイッチン
グレギュレータの場合、デューティ比は、ＶOUTに対す
る（ＶOUT−ＶIN）の比に等しいことが示されうる。
【００１２】降圧型スイッチングレギュレータにおいて
ドロップアウトに近い状態（すなわち、入力電圧が出力
電圧を大きく上回っているわけではない時）では、調整
された出力電圧を維持するためには、高いデューティ比
が必要になる。従来の降圧型スイッチングレギュレータ
では、適切なブートストラップを用いたスイッチ駆動を
維持しつつ、ドロップアウト電圧を低くするために必要
な高いデューティ比を実現するためには、非常に短い最
短のオフ時間または低い動作周波数が要求される。これ
らの要求には、それぞれに関連した問題が存在する。
ドロップアウトに近い状態（すなわち、入力電圧が出力
電圧を大きく上回っているわけではない時）では、調整
された出力電圧を維持するためには、高いデューティ比
が必要になる。従来の降圧型スイッチングレギュレータ
では、適切なブートストラップを用いたスイッチ駆動を
維持しつつ、ドロップアウト電圧を低くするために必要
な高いデューティ比を実現するためには、非常に短い最
短のオフ時間または低い動作周波数が要求される。これ
らの要求には、それぞれに関連した問題が存在する。
【００１３】オフ時間を最短にすることについての問題
としては、スイッチドライバがある程度の遅延時間を有
することが挙げられる。それは、立上がりおよび立下が
り時間の存在により、ある時間より短い時間では制御信
号に応答することができないことによるものである。
としては、スイッチドライバがある程度の遅延時間を有
することが挙げられる。それは、立上がりおよび立下が
り時間の存在により、ある時間より短い時間では制御信
号に応答することができないことによるものである。
【００１４】動作周波数を低くする場合も、それに関連
した問題が生じる。通常動作の間は、動作周波数が低い
場合、大きなインダクタを用いなければ、大きなインダ
クタ脈流が生じる。また、レギュレータを低い周波数で
動作させるためには、大きなキャパシタが必要になるこ
とも多い。その結果、スイッチングレギュレータは、大
型で、重く、高価なものになってしまう。さらには、動
作周波数が低いと、耳につきやすいノイズを発生した
り、オーディオ周波数帯域や中間周波数帯域のような比
較的低い周波数帯域に干渉が生じたりする。
した問題が生じる。通常動作の間は、動作周波数が低い
場合、大きなインダクタを用いなければ、大きなインダ
クタ脈流が生じる。また、レギュレータを低い周波数で
動作させるためには、大きなキャパシタが必要になるこ
とも多い。その結果、スイッチングレギュレータは、大
型で、重く、高価なものになってしまう。さらには、動
作周波数が低いと、耳につきやすいノイズを発生した
り、オーディオ周波数帯域や中間周波数帯域のような比
較的低い周波数帯域に干渉が生じたりする。
【００１５】これに対応して、昇圧型スイッチングレギ
ュレータの場合、低ドロップアウト電圧を実現するため
には、最短のオン時間が要求される。よって、低ドロッ
プアウト電圧であって高／低デューティ比を有しつつ
も、動作に最短のオフ／オン時間を必要としたり、低い
動作周波数を必要としたりする欠点のない降圧型／昇圧
型スイッチングレギュレータが必要とされている。
ュレータの場合、低ドロップアウト電圧を実現するため
には、最短のオン時間が要求される。よって、低ドロッ
プアウト電圧であって高／低デューティ比を有しつつ
も、動作に最短のオフ／オン時間を必要としたり、低い
動作周波数を必要としたりする欠点のない降圧型／昇圧
型スイッチングレギュレータが必要とされている。
【００１６】本発明の目的は、低ドロップアウト電圧で
あって高／低デューティ比を有する降圧型／昇圧型スイ
ッチングレギュレータを提供することにある。
あって高／低デューティ比を有する降圧型／昇圧型スイ
ッチングレギュレータを提供することにある。
【００１７】本発明の別の目的は、動作に最短のオフ／
オン時間を必要とすることなく、低ドロップアウト電圧
であって高／低デューティ比を有する降圧型／昇圧型ス
イッチングレギュレータを提供することにある。
オン時間を必要とすることなく、低ドロップアウト電圧
であって高／低デューティ比を有する降圧型／昇圧型ス
イッチングレギュレータを提供することにある。
【００１８】本発明のさらに別の目的は、通常の動作条
件下では動作に低い周波数を必要とすることがなく、低
ドロップアウト電圧であって高／低デューティ比を有す
る降圧型／昇圧型スイッチングレギュレータを提供する
ことにある。
件下では動作に低い周波数を必要とすることがなく、低
ドロップアウト電圧であって高／低デューティ比を有す
る降圧型／昇圧型スイッチングレギュレータを提供する
ことにある。
【００１９】本発明のさらに別の目的は、低ドロップア
ウト電圧であってブートストラップを用いたスイッチ駆
動を行う降圧型／昇圧型スイッチングレギュレータを提
供することにある。
ウト電圧であってブートストラップを用いたスイッチ駆
動を行う降圧型／昇圧型スイッチングレギュレータを提
供することにある。
【００２０】
【発明が解決しようとする課題】従来は、降圧型／昇圧
型スイッチングレギュレータでは、適切なブートストラ
ップを用いたスイッチ駆動を維持しつつ、ドロップアウ
ト電圧を低くするために必要な高／低デューティ比を実
現するためには、最短のオフ／オン時間または低い動作
周波数が要求されるという問題があった。
型スイッチングレギュレータでは、適切なブートストラ
ップを用いたスイッチ駆動を維持しつつ、ドロップアウ
ト電圧を低くするために必要な高／低デューティ比を実
現するためには、最短のオフ／オン時間または低い動作
周波数が要求されるという問題があった。
【００２１】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ドロップア
ウト電圧を低くするために高／低デューティ比を有しつ
つも、動作に最短のオフ／オン時間を必要としたり、低
い動作周波数を必要としない、ブートストラップを用い
たスイッチ駆動を行う降圧型／昇圧型スイッチングレギ
ュレータを提供することにある。
れたものであり、その目的とするところは、ドロップア
ウト電圧を低くするために高／低デューティ比を有しつ
つも、動作に最短のオフ／オン時間を必要としたり、低
い動作周波数を必要としない、ブートストラップを用い
たスイッチ駆動を行う降圧型／昇圧型スイッチングレギ
ュレータを提供することにある。
【００２２】
【課題を解決するための手段】本発明によるスイッチン
グ電圧レギュレータ回路は、入力電圧源に結合されたス
イッチ回路であって、スイッチノードに結合された第１
のスイッチング素子を有する、スイッチ回路と、該第１
のスイッチング素子に結合された第１のドライバを有す
る駆動回路と、該スイッチ回路に結合された出力回路で
あって、出力端子と接地との間に結合された誘導性蓄積
素子および容量性蓄積素子を有する、出力回路と、発振
回路からの発振信号に少なくとも部分的には基づいて制
御信号を発生する制御回路であって、該駆動回路に結合
されることにより、該制御信号を該駆動回路に供給す
る、制御回路と、該第１のスイッチング素子が、所定数
の発振器サイクルのあいだ連続的に導通状態にあった
時、該制御信号の状態を変化させるように該制御回路に
結合されているリミッタ回路を備えており、そのことに
より上記目的が達成される。
グ電圧レギュレータ回路は、入力電圧源に結合されたス
イッチ回路であって、スイッチノードに結合された第１
のスイッチング素子を有する、スイッチ回路と、該第１
のスイッチング素子に結合された第１のドライバを有す
る駆動回路と、該スイッチ回路に結合された出力回路で
あって、出力端子と接地との間に結合された誘導性蓄積
素子および容量性蓄積素子を有する、出力回路と、発振
回路からの発振信号に少なくとも部分的には基づいて制
御信号を発生する制御回路であって、該駆動回路に結合
されることにより、該制御信号を該駆動回路に供給す
る、制御回路と、該第１のスイッチング素子が、所定数
の発振器サイクルのあいだ連続的に導通状態にあった
時、該制御信号の状態を変化させるように該制御回路に
結合されているリミッタ回路を備えており、そのことに
より上記目的が達成される。
【００２３】ある実施の形態では、本発明のスイッチン
グ電圧レギュレータ回路は、前記スイッチノードと接地
との間に結合された第２のスイッチング素子をさらに備
えている。
グ電圧レギュレータ回路は、前記スイッチノードと接地
との間に結合された第２のスイッチング素子をさらに備
えている。
【００２４】さらに、前記駆動回路は、前記第２のスイ
ッチング素子に結合された第２のドライバを備えていて
もよい。
ッチング素子に結合された第２のドライバを備えていて
もよい。
【００２５】さらに、前記制御回路は、前記誘導性蓄積
素子を通って流れる電流に対応するフィードバック信号
と、前記出力端子における電圧に対応するフィードバッ
ク信号とに少なくとも部分的には基づいて出力を発生す
るパルス幅変調器コントローラを備えていてもよい。
素子を通って流れる電流に対応するフィードバック信号
と、前記出力端子における電圧に対応するフィードバッ
ク信号とに少なくとも部分的には基づいて出力を発生す
るパルス幅変調器コントローラを備えていてもよい。
【００２６】また、ある実施の形態では、本発明のスイ
ッチング電圧レギュレータ回路は、駆動電圧源と前記ス
イッチノードとの間に結合された第２の容量性蓄積素子
をさらに備えている。
ッチング電圧レギュレータ回路は、駆動電圧源と前記ス
イッチノードとの間に結合された第２の容量性蓄積素子
をさらに備えている。
【００２７】また、ある実施の形態では、前記リミッタ
回路は、前記発振器信号により駆動されるクロック入力
と、リセット入力と、出力と、を有するカウンタであっ
て、該カウンタが所定数の発振器サイクルをカウントし
た時に該出力が状態を変化させ、前記第１のスイッチン
グ素子がオフされる度にリセットされる、カウンタと、
該カウンタおよび前記制御回路に結合された論理回路で
あって、該カウンタの該出力が状態を変化させた結果、
前記制御信号の前記状態を変化させる、論理回路を備え
ている。
回路は、前記発振器信号により駆動されるクロック入力
と、リセット入力と、出力と、を有するカウンタであっ
て、該カウンタが所定数の発振器サイクルをカウントし
た時に該出力が状態を変化させ、前記第１のスイッチン
グ素子がオフされる度にリセットされる、カウンタと、
該カウンタおよび前記制御回路に結合された論理回路で
あって、該カウンタの該出力が状態を変化させた結果、
前記制御信号の前記状態を変化させる、論理回路を備え
ている。
【００２８】さらに、前記論理回路は、前記発振器信号
により駆動されるクロック入力と、前記カウンタの前記
出力に結合された信号入力とを有するフリップフロップ
であって、該信号入力における信号がハイであり、かつ
該クロック入力が該発振器信号によりハイに駆動される
時に、ローからハイへと変化する出力を有する、フリッ
プフロップと、該発振器信号を反転させる第１のリミッ
タ回路論理ゲートと、該第１のリミッタ回路論理ゲート
に結合された第１の入力と、該フリップフロップ回路の
該出力に結合された第２の入力とを有する、第２のリミ
ッタ回路論理ゲートであって、前記第１のスイッチング
素子が所定数の発振器サイクルのあいだ連続的に導通状
態にあった時に状態を変化させる出力信号を生成する、
第２のリミッタ回路論理ゲートを備えていてもよい。
により駆動されるクロック入力と、前記カウンタの前記
出力に結合された信号入力とを有するフリップフロップ
であって、該信号入力における信号がハイであり、かつ
該クロック入力が該発振器信号によりハイに駆動される
時に、ローからハイへと変化する出力を有する、フリッ
プフロップと、該発振器信号を反転させる第１のリミッ
タ回路論理ゲートと、該第１のリミッタ回路論理ゲート
に結合された第１の入力と、該フリップフロップ回路の
該出力に結合された第２の入力とを有する、第２のリミ
ッタ回路論理ゲートであって、前記第１のスイッチング
素子が所定数の発振器サイクルのあいだ連続的に導通状
態にあった時に状態を変化させる出力信号を生成する、
第２のリミッタ回路論理ゲートを備えていてもよい。
【００２９】また、ある実施の形態では、前記第１のス
イッチング素子はＭＯＳＦＥＴである。
イッチング素子はＭＯＳＦＥＴである。
【００３０】また、ある実施の形態では、前記第１のス
イッチング素子は、前記入力電圧源と前記スイッチノー
ドとの間に結合されている。
イッチング素子は、前記入力電圧源と前記スイッチノー
ドとの間に結合されている。
【００３１】また、ある実施の形態では、本発明のスイ
ッチング電圧レギュレータ回路においては、前記誘導性
蓄積素子は、前記スイッチノードと前記出力端子との間
に結合されている。
ッチング電圧レギュレータ回路においては、前記誘導性
蓄積素子は、前記スイッチノードと前記出力端子との間
に結合されている。
【００３２】さらに、前記制御回路は、前記リミッタ回
路に結合された第１の入力と、前記パルス幅変調器コン
トローラの前記出力に結合された第２の入力とを備えた
第１の制御回路論理ゲートであって、第１の制御回路論
理ゲート信号を生成する、第１の制御回路論理ゲート
と、該第１の制御回路論理ゲートに結合された第２の制
御回路論理ゲートであって、該第１の制御回路論理ゲー
ト信号を反転させる、第２の制御回路論理ゲートと、を
さらに備えていてもよい。
路に結合された第１の入力と、前記パルス幅変調器コン
トローラの前記出力に結合された第２の入力とを備えた
第１の制御回路論理ゲートであって、第１の制御回路論
理ゲート信号を生成する、第１の制御回路論理ゲート
と、該第１の制御回路論理ゲートに結合された第２の制
御回路論理ゲートであって、該第１の制御回路論理ゲー
ト信号を反転させる、第２の制御回路論理ゲートと、を
さらに備えていてもよい。
【００３３】さらに、前記第１のドライバは、前記第２
の制御回路論理ゲートに結合された入力を有していても
よい。
の制御回路論理ゲートに結合された入力を有していても
よい。
【００３４】さらに、前記第２のドライバは、前記第１
の制御回路論理ゲートに結合された入力を有していても
よい。
の制御回路論理ゲートに結合された入力を有していても
よい。
【００３５】さらに、前記リミッタ回路は、前記発振器
信号により駆動されるクロック入力と、リセット入力
と、出力と、を有するカウンタであって、該カウンタが
所定数の発振器サイクルをカウントした時に該出力が状
態を変化させ、前記第１のスイッチング素子がオフされ
る度にリセットされる、カウンタと、該カウンタおよび
前記制御回路に結合された論理回路であって、該カウン
タの該出力が状態を変化させた結果、前記制御信号の前
記状態を変化させる、論理回路を備えていてもよい。
信号により駆動されるクロック入力と、リセット入力
と、出力と、を有するカウンタであって、該カウンタが
所定数の発振器サイクルをカウントした時に該出力が状
態を変化させ、前記第１のスイッチング素子がオフされ
る度にリセットされる、カウンタと、該カウンタおよび
前記制御回路に結合された論理回路であって、該カウン
タの該出力が状態を変化させた結果、前記制御信号の前
記状態を変化させる、論理回路を備えていてもよい。
【００３６】さらに、前記論理回路は、前記発振器信号
により駆動されるクロック入力と、前記カウンタの前記
出力に結合された信号入力とを有するフリップフロップ
であって、該信号入力における信号がハイであり、かつ
該クロック入力が該発振器信号によりハイに駆動される
時に、ローからハイへと変化する出力を有する、フリッ
プフロップと、該発振器信号を反転させる第１のリミッ
タ回路論理ゲートと、該第１のリミッタ回路論理ゲート
に結合された第１の入力と、該フリップフロップ回路の
該出力に結合された第２の入力とを有する、第２のリミ
ッタ回路論理ゲートであって、前記第１のスイッチング
素子が所定数の発振器サイクルのあいだ連続的に導通状
態にあった時に状態を変化させる出力信号を生成する、
第２のリミッタ回路論理ゲートを備えていてもよい。
により駆動されるクロック入力と、前記カウンタの前記
出力に結合された信号入力とを有するフリップフロップ
であって、該信号入力における信号がハイであり、かつ
該クロック入力が該発振器信号によりハイに駆動される
時に、ローからハイへと変化する出力を有する、フリッ
プフロップと、該発振器信号を反転させる第１のリミッ
タ回路論理ゲートと、該第１のリミッタ回路論理ゲート
に結合された第１の入力と、該フリップフロップ回路の
該出力に結合された第２の入力とを有する、第２のリミ
ッタ回路論理ゲートであって、前記第１のスイッチング
素子が所定数の発振器サイクルのあいだ連続的に導通状
態にあった時に状態を変化させる出力信号を生成する、
第２のリミッタ回路論理ゲートを備えていてもよい。
【００３７】さらに、前記第２のドライバは、ワンショ
ット回路を備えていてもよい。
ット回路を備えていてもよい。
【００３８】また、ある実施の形態では、本発明のスイ
ッチング電圧レギュレータ回路は、前記スイッチノード
と接地との間に結合された、前記第１のスイッチング素
子がオフである時に該導電性素子が導通する導電性素子
を備えている。
ッチング電圧レギュレータ回路は、前記スイッチノード
と接地との間に結合された、前記第１のスイッチング素
子がオフである時に該導電性素子が導通する導電性素子
を備えている。
【００３９】また、ある実施の形態では、前記第１のス
イッチング素子は、前記スイッチノードと前記出力端子
との間に結合されている。
イッチング素子は、前記スイッチノードと前記出力端子
との間に結合されている。
【００４０】また、ある実施の形態では、前記誘導性蓄
積素子は、前記入力電圧源と前記スイッチノードとの間
に結合されている。
積素子は、前記入力電圧源と前記スイッチノードとの間
に結合されている。
【００４１】さらに、前記制御回路は、前記パルス幅変
調器コントローラの前記出力に結合された入力を備え、
該パルス幅変調器コントローラの該出力を反転させる、
第１の制御回路論理ゲートと、前記リミッタ回路に結合
された第１の入力と、該第１の制御回路論理ゲートに結
合された第２の入力とを備えた第２の制御回路論理ゲー
トであって、第２の制御回路論理ゲート信号を生成す
る、第２の制御回路論理ゲートと、該第２の制御回路論
理ゲートに結合された第３の制御回路論理ゲートであっ
て、該第２の制御回路論理ゲート信号を反転させる、第
３の制御回路論理ゲートと、をさらに備えていてもよ
い。
調器コントローラの前記出力に結合された入力を備え、
該パルス幅変調器コントローラの該出力を反転させる、
第１の制御回路論理ゲートと、前記リミッタ回路に結合
された第１の入力と、該第１の制御回路論理ゲートに結
合された第２の入力とを備えた第２の制御回路論理ゲー
トであって、第２の制御回路論理ゲート信号を生成す
る、第２の制御回路論理ゲートと、該第２の制御回路論
理ゲートに結合された第３の制御回路論理ゲートであっ
て、該第２の制御回路論理ゲート信号を反転させる、第
３の制御回路論理ゲートと、をさらに備えていてもよ
い。
【００４２】さらに、前記第１のドライバは、前記第３
の制御回路論理ゲートの出力に結合された入力を有して
いてもよい。
の制御回路論理ゲートの出力に結合された入力を有して
いてもよい。
【００４３】さらに、前記第２のドライバは、前記第２
の制御回路論理ゲートの出力に結合された入力を有して
いてもよい。
の制御回路論理ゲートの出力に結合された入力を有して
いてもよい。
【００４４】さらに、前記リミッタ回路は、前記発振器
信号により駆動されるクロック入力と、前記第３の制御
回路論理ゲートの前記出力により駆動されるリセット入
力と、出力とを有するカウンタであって、該カウンタが
所定数の発振器サイクルをカウントした時に該出力が状
態を変化させ、前記第１のスイッチング素子がオフされ
る度にリセットされる、カウンタと、該カウンタおよび
前記制御回路に結合された論理回路であって、該カウン
タの該出力が状態を変化させた結果、前記制御信号の前
記状態を変化させる、論理回路を備えていてもよい。
信号により駆動されるクロック入力と、前記第３の制御
回路論理ゲートの前記出力により駆動されるリセット入
力と、出力とを有するカウンタであって、該カウンタが
所定数の発振器サイクルをカウントした時に該出力が状
態を変化させ、前記第１のスイッチング素子がオフされ
る度にリセットされる、カウンタと、該カウンタおよび
前記制御回路に結合された論理回路であって、該カウン
タの該出力が状態を変化させた結果、前記制御信号の前
記状態を変化させる、論理回路を備えていてもよい。
【００４５】さらに、前記論理回路は、前記発振器信号
により駆動されるクロック入力と、前記カウンタの前記
出力に結合された信号入力とを有するフリップフロップ
であって、該信号入力における信号がハイであり、かつ
該クロック入力が該発振器信号によりハイに駆動される
時に、ローからハイへと変化する出力を有する、フリッ
プフロップと、該発振器信号を反転させる第１のリミッ
タ回路論理ゲートと、該第１のリミッタ回路論理ゲート
に結合された第１の入力と、該フリップフロップ回路の
該出力に結合された第２の入力とを有する、第２のリミ
ッタ回路論理ゲートであって、前記第１のスイッチング
素子が所定数の発振器サイクルのあいだ連続的に導通状
態にあった時に状態を変化させる出力信号を生成する、
第２のリミッタ回路論理ゲートを備えていてもよい。
により駆動されるクロック入力と、前記カウンタの前記
出力に結合された信号入力とを有するフリップフロップ
であって、該信号入力における信号がハイであり、かつ
該クロック入力が該発振器信号によりハイに駆動される
時に、ローからハイへと変化する出力を有する、フリッ
プフロップと、該発振器信号を反転させる第１のリミッ
タ回路論理ゲートと、該第１のリミッタ回路論理ゲート
に結合された第１の入力と、該フリップフロップ回路の
該出力に結合された第２の入力とを有する、第２のリミ
ッタ回路論理ゲートであって、前記第１のスイッチング
素子が所定数の発振器サイクルのあいだ連続的に導通状
態にあった時に状態を変化させる出力信号を生成する、
第２のリミッタ回路論理ゲートを備えていてもよい。
【００４６】また、本発明によるスイッチング電圧レギ
ュレータを制御する方法は、発振器信号に少なくとも部
分的には基づいて第１の制御信号を生成するステップ
と、該第１の制御信号を駆動回路に供給するステップで
あって、該駆動回路が、第１のドライバ信号を生成する
第１のドライバを備えている、ステップと、該第１のド
ライバ信号を用いて、入力電圧源に結合されたスイッチ
回路を駆動するステップであって、該スイッチ回路が、
スイッチノードに結合された第１のスイッチング素子を
有している、ステップと、該スイッチ回路から、調整さ
れた出力信号を生成する出力回路へとスイッチ信号を供
給するステップと、該調整された出力信号をモニタする
ステップと、該調整された出力信号に少なくとも部分的
には基づいて該第１の制御信号を変更するステップと、
該第１のスイッチング素子が、所定数の発振器サイクル
のあいだ連続的に導通状態でありうるようにするリミッ
タ信号に、該制御信号を結合するステップを含み、その
ことにより上記目的が達成される。
ュレータを制御する方法は、発振器信号に少なくとも部
分的には基づいて第１の制御信号を生成するステップ
と、該第１の制御信号を駆動回路に供給するステップで
あって、該駆動回路が、第１のドライバ信号を生成する
第１のドライバを備えている、ステップと、該第１のド
ライバ信号を用いて、入力電圧源に結合されたスイッチ
回路を駆動するステップであって、該スイッチ回路が、
スイッチノードに結合された第１のスイッチング素子を
有している、ステップと、該スイッチ回路から、調整さ
れた出力信号を生成する出力回路へとスイッチ信号を供
給するステップと、該調整された出力信号をモニタする
ステップと、該調整された出力信号に少なくとも部分的
には基づいて該第１の制御信号を変更するステップと、
該第１のスイッチング素子が、所定数の発振器サイクル
のあいだ連続的に導通状態でありうるようにするリミッ
タ信号に、該制御信号を結合するステップを含み、その
ことにより上記目的が達成される。
【００４７】ある実施の形態では、本発明のスイッチン
グ電圧レギュレータを制御する方法においては、前記駆
動回路は第２のドライバをさらに備えており、前記スイ
ッチ回路は、前記スイッチノードと接地との間に結合さ
れ、該第２のドライバにより駆動される第２のスイッチ
ング素子をさらに備えており、かつ前記第１のスイッチ
ング素子は、前記入力電圧源と該スイッチノードとの間
に結合されている。
グ電圧レギュレータを制御する方法においては、前記駆
動回路は第２のドライバをさらに備えており、前記スイ
ッチ回路は、前記スイッチノードと接地との間に結合さ
れ、該第２のドライバにより駆動される第２のスイッチ
ング素子をさらに備えており、かつ前記第１のスイッチ
ング素子は、前記入力電圧源と該スイッチノードとの間
に結合されている。
【００４８】さらに、前記駆動回路は、ワンショット回
路を備えた第２のドライバをさらに備えており、前記ス
イッチ回路は、前記スイッチノードと接地との間に結合
され、該第２のドライバにより駆動される第２のスイッ
チング素子をさらに備えており、かつ前記第１のスイッ
チング素子は、前記入力電圧源と該スイッチノードとの
間に結合されていてもよい。
路を備えた第２のドライバをさらに備えており、前記ス
イッチ回路は、前記スイッチノードと接地との間に結合
され、該第２のドライバにより駆動される第２のスイッ
チング素子をさらに備えており、かつ前記第１のスイッ
チング素子は、前記入力電圧源と該スイッチノードとの
間に結合されていてもよい。
【００４９】さらに、前記駆動回路は第２のドライバを
さらに備えており、前記スイッチ回路は、前記スイッチ
ノードと接地との間に結合され、該第２のドライバによ
り駆動される第２のスイッチング素子をさらに備えてお
り、かつ前記第１のスイッチング素子は、該スイッチノ
ードと前記出力端子との間に結合されていてもよい。
さらに備えており、前記スイッチ回路は、前記スイッチ
ノードと接地との間に結合され、該第２のドライバによ
り駆動される第２のスイッチング素子をさらに備えてお
り、かつ前記第１のスイッチング素子は、該スイッチノ
ードと前記出力端子との間に結合されていてもよい。
【００５０】以下に作用を説明する。
【００５１】上述した従来のスイッチングレギュレータ
の欠点および限界は、高い周波数で効率よく動作するス
イッチングレギュレータを提供する本発明により克服さ
れる。本発明によるスイッチングレギュレータは、ドロ
ップアウト近くでデューティ比要件を満たすのに低い周
波数が必要な場合には、周波数を所定の低いレベルに下
げるだけで効率のよい動作を実現する。この動作は、１
サイクルを上回る時間のあいだ供給スイッチを連続的に
オン／オフに維持して、より高い／低いデューティ比を
実現することにより、降圧型／昇圧型レギュレータ回路
において実現される。このような高／低デューティ比
は、供給スイッチが１サイクル毎に強制的にオフ／オン
される場合に比べて、ドロップアウト電圧をより低くす
る。オン／オフ時間が所定の限界を超えないようにする
ために、さらなる制御回路も設けられる。これは、耳に
つくノイズを防止したり、ブートストラップを用いたゲ
ート駆動による損失のため起こる過熱のためにスイッチ
の部品がダメージを受けるのを防止したりするためであ
る。
の欠点および限界は、高い周波数で効率よく動作するス
イッチングレギュレータを提供する本発明により克服さ
れる。本発明によるスイッチングレギュレータは、ドロ
ップアウト近くでデューティ比要件を満たすのに低い周
波数が必要な場合には、周波数を所定の低いレベルに下
げるだけで効率のよい動作を実現する。この動作は、１
サイクルを上回る時間のあいだ供給スイッチを連続的に
オン／オフに維持して、より高い／低いデューティ比を
実現することにより、降圧型／昇圧型レギュレータ回路
において実現される。このような高／低デューティ比
は、供給スイッチが１サイクル毎に強制的にオフ／オン
される場合に比べて、ドロップアウト電圧をより低くす
る。オン／オフ時間が所定の限界を超えないようにする
ために、さらなる制御回路も設けられる。これは、耳に
つくノイズを防止したり、ブートストラップを用いたゲ
ート駆動による損失のため起こる過熱のためにスイッチ
の部品がダメージを受けるのを防止したりするためであ
る。
【００５２】
【発明の実施の形態】本発明の上記目的および利点、な
らびに、その他の目的および利点は、添付の図面を参照
しながら以下に述べる詳細な説明を考慮すれば、明らか
になるであろう。なお、全図面を通して、同一の参照番
号は、同一の部分を指す。
らびに、その他の目的および利点は、添付の図面を参照
しながら以下に述べる詳細な説明を考慮すれば、明らか
になるであろう。なお、全図面を通して、同一の参照番
号は、同一の部分を指す。
【００５３】本発明は、高／低デューティ比を実現する
ために、短く最小のオフ／オン時間を伴って動作した
り、一定の低い動作周波数で動作したりする必要がな
く、低ドロップアウト電圧での動作を実現する降圧型／
昇圧型スイッチングレギュレータのためのアーキテクチ
ャを含んでいる。
ために、短く最小のオフ／オン時間を伴って動作した
り、一定の低い動作周波数で動作したりする必要がな
く、低ドロップアウト電圧での動作を実現する降圧型／
昇圧型スイッチングレギュレータのためのアーキテクチ
ャを含んでいる。
【００５４】図１は、負荷５０を駆動するために出力端
子６０において調整されたＤＣ出力電圧ＶOUT（例え
ば、５Ｖ）を供給する従来の降圧型スイッチングレギュ
レータ７０を図示している。負荷５０は、例えば、携帯
型あるいはラップトップのコンピュータでもよいし、そ
の他のバッテリ駆動型システムでもよい。
子６０において調整されたＤＣ出力電圧ＶOUT（例え
ば、５Ｖ）を供給する従来の降圧型スイッチングレギュ
レータ７０を図示している。負荷５０は、例えば、携帯
型あるいはラップトップのコンピュータでもよいし、そ
の他のバッテリ駆動型システムでもよい。
【００５５】駆動回路４５は、２つのドライバ２４およ
び２６を備えている。これらのドライバとしては、例え
ば、ＣＭＯＳ電力インバータの段が用いられる。ドライ
バ２４は、接地を基準とする論理信号を、スイッチノー
ド１１０における電圧を基準とするゲート駆動論理信号
に変換する回路を備えている。
び２６を備えている。これらのドライバとしては、例え
ば、ＣＭＯＳ電力インバータの段が用いられる。ドライ
バ２４は、接地を基準とする論理信号を、スイッチノー
ド１１０における電圧を基準とするゲート駆動論理信号
に変換する回路を備えている。
【００５６】駆動回路４５は、スイッチ回路１５を駆動
するのに用いられる。スイッチ回路１５は、供給レール
電圧ＶINと接地との間でスイッチノード１１０において
直列に積層された一対の同期スイッチング型スイッチン
グトランジスタ３２および３４を有するプッシュプルス
イッチである。なお、ここで、用語「同期スイッチング
型」とは、調整された電圧において電流を負荷５０に供
給するために、２つのスイッチングトランジスタが互い
にその位相をずらして駆動されることを意味する。必要
な動作電圧をドライバ２４に供給するには、ブートスト
ラップキャパシタ１０６（ＣB）が必要である。なぜな
ら、スイッチングトランジスタ３２のソースにおける電
圧は、接地とＶINとの間を遷移するからである。入力キ
ャパシタ１０８（ＣIN）は、供給レール電圧ＶINにおけ
る変化を平滑化する。
するのに用いられる。スイッチ回路１５は、供給レール
電圧ＶINと接地との間でスイッチノード１１０において
直列に積層された一対の同期スイッチング型スイッチン
グトランジスタ３２および３４を有するプッシュプルス
イッチである。なお、ここで、用語「同期スイッチング
型」とは、調整された電圧において電流を負荷５０に供
給するために、２つのスイッチングトランジスタが互い
にその位相をずらして駆動されることを意味する。必要
な動作電圧をドライバ２４に供給するには、ブートスト
ラップキャパシタ１０６（ＣB）が必要である。なぜな
ら、スイッチングトランジスタ３２のソースにおける電
圧は、接地とＶINとの間を遷移するからである。入力キ
ャパシタ１０８（ＣIN）は、供給レール電圧ＶINにおけ
る変化を平滑化する。
【００５７】スイッチングトランジスタ３２および３４
は、出力回路７２へと電流をスイッチングして供給す
る。出力回路７２は、インダクタ１２０（Ｌ1）と、出
力キャパシタ１２２（ＣOUT）とを備えている。スイッ
チングトランジスタ３２がオフである時、スイッチング
トランジスタ３４はオンであり、導通している。ダイオ
ード９４は、デッドタイム（すなわち、トランジスタ３
２および３４が共にオフである時間）に導通する。出力
回路７２は、スイッチノード１１０のスイッチング電圧
を平滑化する。その結果、負荷５０には、調整された電
圧ＶOUTが供給される。インダクタ１２０に電流を供給
するために、スイッチングトランジスタ３２および３４
は、それぞれドライバ２４および２６により駆動され
る。これらのドライバ２４および２６は共に、パルス幅
変調器（「ＰＷＭ」）制御回路１４により制御される。
は、出力回路７２へと電流をスイッチングして供給す
る。出力回路７２は、インダクタ１２０（Ｌ1）と、出
力キャパシタ１２２（ＣOUT）とを備えている。スイッ
チングトランジスタ３２がオフである時、スイッチング
トランジスタ３４はオンであり、導通している。ダイオ
ード９４は、デッドタイム（すなわち、トランジスタ３
２および３４が共にオフである時間）に導通する。出力
回路７２は、スイッチノード１１０のスイッチング電圧
を平滑化する。その結果、負荷５０には、調整された電
圧ＶOUTが供給される。インダクタ１２０に電流を供給
するために、スイッチングトランジスタ３２および３４
は、それぞれドライバ２４および２６により駆動され
る。これらのドライバ２４および２６は共に、パルス幅
変調器（「ＰＷＭ」）制御回路１４により制御される。
【００５８】ドライバ２４は、インバータ２２の出力に
より制御される。インバータ２２の入力は、ＮＡＮＤゲ
ート２０の出力である。ＮＡＮＤゲート２０の出力は、
発振器１２からの信号１６と、ＰＷＭ制御回路１４の出
力からの制御信号１８とに基づいて生成される。ドライ
バ２６は、ＮＡＮＤゲート２０の出力信号により直接、
制御される。ＰＷＭ制御回路１４は、発振器１２からの
信号と、出力電圧ＶOUTと、インダクタ電流ＩLに比例す
るフィードバック電流ＩFBとを用いて、制御信号１８を
生成する。ドロップアウト時には、制御信号１８がハイ
になる。その結果、発振器１２の出力信号１６がハイで
ある時にはいつも、スイッチングトランジスタ３２はオ
ンになり、スイッチングトランジスタ３４はオフにな
る。
より制御される。インバータ２２の入力は、ＮＡＮＤゲ
ート２０の出力である。ＮＡＮＤゲート２０の出力は、
発振器１２からの信号１６と、ＰＷＭ制御回路１４の出
力からの制御信号１８とに基づいて生成される。ドライ
バ２６は、ＮＡＮＤゲート２０の出力信号により直接、
制御される。ＰＷＭ制御回路１４は、発振器１２からの
信号と、出力電圧ＶOUTと、インダクタ電流ＩLに比例す
るフィードバック電流ＩFBとを用いて、制御信号１８を
生成する。ドロップアウト時には、制御信号１８がハイ
になる。その結果、発振器１２の出力信号１６がハイで
ある時にはいつも、スイッチングトランジスタ３２はオ
ンになり、スイッチングトランジスタ３４はオフにな
る。
【００５９】図１に示されているスイッチングレギュレ
ータ７０の欠点としては、例えば、たとえ制御信号１８
が連続的にハイであっても、スイッチングトランジスタ
３２は、発振器のパルス１０（すなわち出力信号１６の
一部）により、発振器１２の１サイクル毎に最小の時間
のあいだ強制的にオフされることが挙げられる。この最
小のオフ時間は、スイッチングレギュレータ回路７０
が、低ドロップアウト電圧での動作に必要なスイッチデ
ューティ比で動作するためには、非常に短くなければな
らない。しかし、もしこの最小のオフ時間が短すぎる
と、ドライバ２４および２６は応答できなくなり、スイ
ッチノード１１０は、ブートストラップキャパシタ１０
６を再び充電するのに十分なほど低くスイングできなく
なる。いっぽう、ドライバ２４および２６をこのように
短い信号に対して強制的に正しく応答させると、ピーク
電流および電流スルーレートを増大させることになる。
その結果、電磁干渉が増大するという問題が生じる。
ータ７０の欠点としては、例えば、たとえ制御信号１８
が連続的にハイであっても、スイッチングトランジスタ
３２は、発振器のパルス１０（すなわち出力信号１６の
一部）により、発振器１２の１サイクル毎に最小の時間
のあいだ強制的にオフされることが挙げられる。この最
小のオフ時間は、スイッチングレギュレータ回路７０
が、低ドロップアウト電圧での動作に必要なスイッチデ
ューティ比で動作するためには、非常に短くなければな
らない。しかし、もしこの最小のオフ時間が短すぎる
と、ドライバ２４および２６は応答できなくなり、スイ
ッチノード１１０は、ブートストラップキャパシタ１０
６を再び充電するのに十分なほど低くスイングできなく
なる。いっぽう、ドライバ２４および２６をこのように
短い信号に対して強制的に正しく応答させると、ピーク
電流および電流スルーレートを増大させることになる。
その結果、電磁干渉が増大するという問題が生じる。
【００６０】図１のスイッチングレギュレータ回路７０
に伴う別の問題点としては、たとえスイッチングトラン
ジスタ３２の最小のオフ時間の長さをドライバ２４およ
び２６に適合する長さに維持したとしても、デューティ
比を高くするためには、動作周波数を下げるしかないと
いうことが挙げられる。しかし、既に述べたように、そ
のように動作周波数を低くすると、スイッチングレギュ
レータのサイズ、重量およびコストがすべて大きくなっ
てしまう。
に伴う別の問題点としては、たとえスイッチングトラン
ジスタ３２の最小のオフ時間の長さをドライバ２４およ
び２６に適合する長さに維持したとしても、デューティ
比を高くするためには、動作周波数を下げるしかないと
いうことが挙げられる。しかし、既に述べたように、そ
のように動作周波数を低くすると、スイッチングレギュ
レータのサイズ、重量およびコストがすべて大きくなっ
てしまう。
【００６１】図２は、降圧型スイッチングレギュレータ
の低ドロップアウト電圧での動作を実現するために、本
発明の好ましい実施の形態を取り入れた場合の模式的ブ
ロック図である。本発明によるスイッチングレギュレー
タ回路は、ＰＷＭ制御回路１４がより完全なかたちでス
イッチングトランジスタ３２および３４を制御できるよ
うにするリミッタ回路８０を設けることにより、従来の
スイッチングレギュレータの欠点を克服する。
の低ドロップアウト電圧での動作を実現するために、本
発明の好ましい実施の形態を取り入れた場合の模式的ブ
ロック図である。本発明によるスイッチングレギュレー
タ回路は、ＰＷＭ制御回路１４がより完全なかたちでス
イッチングトランジスタ３２および３４を制御できるよ
うにするリミッタ回路８０を設けることにより、従来の
スイッチングレギュレータの欠点を克服する。
【００６２】なお、図１〜図４に示されている回路は、
スイッチングトランジスタ３２および３４としてｎチャ
ネルＭＯＳＦＥＴを用いて動作するが、このような構成
は単なる設計上の選択事項にすぎないこと、および本発
明の原理は、他の回路に小さな改変を施せば、ＮＰＮバ
イポーラトランジスタを用いても同様に実施可能である
ことは、当業者には理解できるであろう。
スイッチングトランジスタ３２および３４としてｎチャ
ネルＭＯＳＦＥＴを用いて動作するが、このような構成
は単なる設計上の選択事項にすぎないこと、および本発
明の原理は、他の回路に小さな改変を施せば、ＮＰＮバ
イポーラトランジスタを用いても同様に実施可能である
ことは、当業者には理解できるであろう。
【００６３】図２の回路のドロップアウト動作が、図１
の回路のドロップアウト動作と異なるのは、発振器パル
ス１０には、１サイクル毎にスイッチングトランジスタ
３２を強制的にオフすることが許されていないことであ
る。スイッチングトランジスタ３２がオフされる度に、
カウンタ４０がセットされる。これにより、カウンタ４
０の反転Ｑ出力４２は、論理ローになる。信号４２は、
フリップフロップ４４のＤ入力からフリップフロップ４
４のＱ出力４６へとクロックにより伝えられる。その結
果、ＮＡＮＤゲート２０の入力４８において論理ハイに
なる。これにより、ＰＷＭ制御回路１４が、発振器の出
力信号１６の１サイクルを超える時間のあいだスイッチ
ングトランジスタ３２を連続的にオンすることが可能に
なる。その結果、ドロップアウト時に発振器パルス１０
により１サイクル毎にスイッチングトランジスタ３２を
強制的にオフする場合に比べて、デューティ比を高くす
ることができ、より低いドロップアウト電圧での動作を
実現することができる。
の回路のドロップアウト動作と異なるのは、発振器パル
ス１０には、１サイクル毎にスイッチングトランジスタ
３２を強制的にオフすることが許されていないことであ
る。スイッチングトランジスタ３２がオフされる度に、
カウンタ４０がセットされる。これにより、カウンタ４
０の反転Ｑ出力４２は、論理ローになる。信号４２は、
フリップフロップ４４のＤ入力からフリップフロップ４
４のＱ出力４６へとクロックにより伝えられる。その結
果、ＮＡＮＤゲート２０の入力４８において論理ハイに
なる。これにより、ＰＷＭ制御回路１４が、発振器の出
力信号１６の１サイクルを超える時間のあいだスイッチ
ングトランジスタ３２を連続的にオンすることが可能に
なる。その結果、ドロップアウト時に発振器パルス１０
により１サイクル毎にスイッチングトランジスタ３２を
強制的にオフする場合に比べて、デューティ比を高くす
ることができ、より低いドロップアウト電圧での動作を
実現することができる。
【００６４】いったんカウンタ４０がセットされると、
カウンタ４０は、スイッチングトランジスタ３２がオン
されている間の発振器１２のサイクル数をモニタする。
Ｎ回目のカウントと同時に、カウンタ４０の反転Ｑ出力
４２は、ローからハイへと変化する。Ｎ＋１回目のカウ
ントと同時に、ハイの信号が、フリップフロップ４４の
Ｄ入力からフリップフロップ４４のＱ出力４６へとクロ
ックにより伝えられる。同時に、発振器の出力信号１６
は、インバータ４７により反転される（すなわち、イン
バータ４７の出力がローになる）。その結果、入力４８
における信号は、Ｎ＋２番目の発振器パルス１０までハ
イであり続ける。そのとき、発振器パルス１０（ローに
なっている）が、ＮＡＮＤゲート２０およびインバータ
２２に通されることによって、その発振器パルス１０の
持続時間のあいだ、スイッチングトランジスタ３２をオ
フさせ、スイッチングトランジスタ３４をオンさせる。
同時に、カウンタ４０が再びセットされると、反転Ｑ出
力４２はローになる。後続する発振器パルス１０と同期
して、このローの出力信号が、Ｄフリップフロップ４４
のＱ出力４６へと再びクロックにより伝えられる。その
結果、入力４８ではハイになる。入力４８におけるこの
ハイの信号が、再びスイッチングトランジスタ３２をオ
ンに維持し、スイッチングトランジスタ３４をオフに維
持する。
カウンタ４０は、スイッチングトランジスタ３２がオン
されている間の発振器１２のサイクル数をモニタする。
Ｎ回目のカウントと同時に、カウンタ４０の反転Ｑ出力
４２は、ローからハイへと変化する。Ｎ＋１回目のカウ
ントと同時に、ハイの信号が、フリップフロップ４４の
Ｄ入力からフリップフロップ４４のＱ出力４６へとクロ
ックにより伝えられる。同時に、発振器の出力信号１６
は、インバータ４７により反転される（すなわち、イン
バータ４７の出力がローになる）。その結果、入力４８
における信号は、Ｎ＋２番目の発振器パルス１０までハ
イであり続ける。そのとき、発振器パルス１０（ローに
なっている）が、ＮＡＮＤゲート２０およびインバータ
２２に通されることによって、その発振器パルス１０の
持続時間のあいだ、スイッチングトランジスタ３２をオ
フさせ、スイッチングトランジスタ３４をオンさせる。
同時に、カウンタ４０が再びセットされると、反転Ｑ出
力４２はローになる。後続する発振器パルス１０と同期
して、このローの出力信号が、Ｄフリップフロップ４４
のＱ出力４６へと再びクロックにより伝えられる。その
結果、入力４８ではハイになる。入力４８におけるこの
ハイの信号が、再びスイッチングトランジスタ３２をオ
ンに維持し、スイッチングトランジスタ３４をオフに維
持する。
【００６５】よって、このレギュレータは、連続的にハ
イである制御信号１８によりドロップアウト状態に維持
されるので、スイッチングトランジスタ３２は、発振器
１２のＮ＋２個のサイクル毎に１回だけオフされる。な
お、Ｎの値は、ドロップアウト時における耳ざわりな動
作を防止しつつ、最大デューティ比を拡大するように調
整されてもよい。
イである制御信号１８によりドロップアウト状態に維持
されるので、スイッチングトランジスタ３２は、発振器
１２のＮ＋２個のサイクル毎に１回だけオフされる。な
お、Ｎの値は、ドロップアウト時における耳ざわりな動
作を防止しつつ、最大デューティ比を拡大するように調
整されてもよい。
【００６６】図３は、非同期降圧型スイッチングレギュ
レータの低ドロップアウト電圧での動作を実現するため
に、本発明の別の好ましい実施の形態を取り入れた場合
の模式的ブロック図である。
レータの低ドロップアウト電圧での動作を実現するため
に、本発明の別の好ましい実施の形態を取り入れた場合
の模式的ブロック図である。
【００６７】図３の非同期降圧型スイッチングレギュレ
ータ回路は、ドライバ２６をワンショット回路９０に置
き換えた点を別にすれば、図２のスイッチングレギュレ
ータ回路と同様である。図１および図２の降圧型スイッ
チングレギュレータにおけるスイッチングトランジスタ
３４とは異なり、図３のスイッチングトランジスタ３４
は、スイッチングトランジスタ３２がオフになった後、
短い時間のあいだだけオンになる。スイッチングトラン
ジスタ３４をオンすると、ブートストラップキャパシタ
１０６（ＣB）の下側の極板は、接地近くにプルされ
る。その結果、ブートストラップキャパシタ１０６（Ｃ
B）を確実にリチャージすることができ、ドライバ２４
に必要な動作電圧を供給することができる。スイッチン
グトランジスタ３４は、ブートストラップキャパシタ１
０６（ＣB）をリチャージするのに必要な時間のあいだ
だけオンであるので、トランジスタ３４を、スイッチン
グトランジスタ３２よりも小さくすることができる。
ータ回路は、ドライバ２６をワンショット回路９０に置
き換えた点を別にすれば、図２のスイッチングレギュレ
ータ回路と同様である。図１および図２の降圧型スイッ
チングレギュレータにおけるスイッチングトランジスタ
３４とは異なり、図３のスイッチングトランジスタ３４
は、スイッチングトランジスタ３２がオフになった後、
短い時間のあいだだけオンになる。スイッチングトラン
ジスタ３４をオンすると、ブートストラップキャパシタ
１０６（ＣB）の下側の極板は、接地近くにプルされ
る。その結果、ブートストラップキャパシタ１０６（Ｃ
B）を確実にリチャージすることができ、ドライバ２４
に必要な動作電圧を供給することができる。スイッチン
グトランジスタ３４は、ブートストラップキャパシタ１
０６（ＣB）をリチャージするのに必要な時間のあいだ
だけオンであるので、トランジスタ３４を、スイッチン
グトランジスタ３２よりも小さくすることができる。
【００６８】図４は、同期昇圧型スイッチングレギュレ
ータの低ドロップアウト電圧での動作を実現するため
に、本発明のさらに別の好ましい実施の形態を取り入れ
た場合の模式的ブロック図である。
ータの低ドロップアウト電圧での動作を実現するため
に、本発明のさらに別の好ましい実施の形態を取り入れ
た場合の模式的ブロック図である。
【００６９】駆動回路４５は、スイッチ回路１５を駆動
するのに用いられる。スイッチ回路１５は、一対の同期
スイッチング型スイッチングトランジスタ３２および３
４を有するプッシュプルスイッチである。スイッチング
トランジスタ３４は、スイッチノード１１０と接地との
間に結合されている。スイッチングトランジスタ３２
は、スイッチノード１１０と出力端子６０との間に結合
されている。
するのに用いられる。スイッチ回路１５は、一対の同期
スイッチング型スイッチングトランジスタ３２および３
４を有するプッシュプルスイッチである。スイッチング
トランジスタ３４は、スイッチノード１１０と接地との
間に結合されている。スイッチングトランジスタ３２
は、スイッチノード１１０と出力端子６０との間に結合
されている。
【００７０】スイッチングトランジスタ３２および３４
は、出力回路へと電流をスイッチングして供給するのに
用いられる。出力回路７２は、入力端子６１とスイッチ
ノード１１０との間に結合されたインダクタ１２０（Ｌ
1）と、出力端子６０と接地との間に結合された出力キ
ャパシタ１２２（ＣOUT）とを備えている。出力回路
は、スイッチノード１１０の波形のピーク値を出力端子
６０へと結合する。その結果、負荷５０には、調整され
た電圧ＶOUTが供給される。インダクタ１２０に電流を
供給するために、スイッチングトランジスタ３２および
３４は、それぞれドライバ２４および２６により駆動さ
れる。これらのドライバ２４および２６は共に、パルス
幅変調器（「ＰＷＭ」）制御回路１４により制御され
る。
は、出力回路へと電流をスイッチングして供給するのに
用いられる。出力回路７２は、入力端子６１とスイッチ
ノード１１０との間に結合されたインダクタ１２０（Ｌ
1）と、出力端子６０と接地との間に結合された出力キ
ャパシタ１２２（ＣOUT）とを備えている。出力回路
は、スイッチノード１１０の波形のピーク値を出力端子
６０へと結合する。その結果、負荷５０には、調整され
た電圧ＶOUTが供給される。インダクタ１２０に電流を
供給するために、スイッチングトランジスタ３２および
３４は、それぞれドライバ２４および２６により駆動さ
れる。これらのドライバ２４および２６は共に、パルス
幅変調器（「ＰＷＭ」）制御回路１４により制御され
る。
【００７１】ドライバ２４は、インバータ２２の出力に
より制御される。インバータ２２の入力は、ＮＡＮＤゲ
ート２０の出力である。ＮＡＮＤゲート２０の出力は、
発振器１２からの信号１６と、ＰＷＭ制御回路１４の出
力からの制御信号１８とに基づいて生成される。ドライ
バ２６は、ＮＡＮＤゲート２０の出力信号により直接、
制御される。ＰＷＭ制御回路１４は、発振器１２からの
信号と、出力電圧ＶOUTと、インダクタ電流ＩLに比例す
るフィードバック電流ＩFBとを用いて、制御信号１８を
生成する。
より制御される。インバータ２２の入力は、ＮＡＮＤゲ
ート２０の出力である。ＮＡＮＤゲート２０の出力は、
発振器１２からの信号１６と、ＰＷＭ制御回路１４の出
力からの制御信号１８とに基づいて生成される。ドライ
バ２６は、ＮＡＮＤゲート２０の出力信号により直接、
制御される。ＰＷＭ制御回路１４は、発振器１２からの
信号と、出力電圧ＶOUTと、インダクタ電流ＩLに比例す
るフィードバック電流ＩFBとを用いて、制御信号１８を
生成する。
【００７２】図４の同期昇圧型スイッチングレギュレー
タがドロップアウト動作するあいだ、リミッタ回路８０
は、発振器のパルス１０が、１サイクル毎にスイッチン
グトランジスタ３２を強制的にオフしたり、スイッチン
グトランジスタ３４を強制的にオンしたりしないように
する。スイッチングトランジスタ３２がオフされる度
に、カウンタ４０がセットされる。これにより、カウン
タ４０の反転Ｑ出力４２は、論理ローになる。信号４２
（論理ローになっている）は、フリップフロップ４４の
Ｄ入力からフリップフロップ４４のＱ出力４６へとクロ
ックにより伝えられる。その結果、ＮＡＮＤゲート２０
の入力４８において論理ハイになる。これにより、ＰＷ
Ｍ制御回路１４が、ドライバ２６をオフし、発振器の出
力信号１６の１サイクルを超える時間のあいだスイッチ
ングトランジスタ３２を連続的にオンし、スイッチング
トランジスタ３４を連続的にオフすることが可能にな
る。その結果、ドロップアウト時に発振器パルス１０に
より１サイクル毎に、スイッチングトランジスタ３２を
強制的にオフし、スイッチングトランジスタ３４を強制
的にオンする場合に比べて、デューティ比を低くするこ
とができ、より低いドロップアウト電圧での動作を実現
することができる。
タがドロップアウト動作するあいだ、リミッタ回路８０
は、発振器のパルス１０が、１サイクル毎にスイッチン
グトランジスタ３２を強制的にオフしたり、スイッチン
グトランジスタ３４を強制的にオンしたりしないように
する。スイッチングトランジスタ３２がオフされる度
に、カウンタ４０がセットされる。これにより、カウン
タ４０の反転Ｑ出力４２は、論理ローになる。信号４２
（論理ローになっている）は、フリップフロップ４４の
Ｄ入力からフリップフロップ４４のＱ出力４６へとクロ
ックにより伝えられる。その結果、ＮＡＮＤゲート２０
の入力４８において論理ハイになる。これにより、ＰＷ
Ｍ制御回路１４が、ドライバ２６をオフし、発振器の出
力信号１６の１サイクルを超える時間のあいだスイッチ
ングトランジスタ３２を連続的にオンし、スイッチング
トランジスタ３４を連続的にオフすることが可能にな
る。その結果、ドロップアウト時に発振器パルス１０に
より１サイクル毎に、スイッチングトランジスタ３２を
強制的にオフし、スイッチングトランジスタ３４を強制
的にオンする場合に比べて、デューティ比を低くするこ
とができ、より低いドロップアウト電圧での動作を実現
することができる。
【００７３】いったんカウンタ４０がセットされると、
カウンタ４０は、スイッチングトランジスタ３２がオン
されている間の発振器１２のサイクル数をモニタする。
Ｎ回目のカウントと同時に、カウンタ４０の反転Ｑ出力
４２は、ローからハイへと変化する。Ｎ＋１回目のカウ
ントと同時に、ハイの信号が、フリップフロップ４４の
Ｄ入力からフリップフロップ４４のＱ出力４６へとクロ
ックにより伝えられる。同時に、発振器の出力信号１６
は、インバータ４７により反転される（すなわち、イン
バータ４７の出力がローになる）。その結果、入力４８
における信号は、Ｎ＋２番目の発振器パルス１０までハ
イであり続ける。そのとき、発振器パルス１０（ローに
なっている）が、ＮＡＮＤゲート２０およびインバータ
２２に通されることによって、その発振器パルス１０の
持続時間のあいだ、スイッチングトランジスタ３２をオ
フさせ、スイッチングトランジスタ３４をオンさせる。
同時に、カウンタ４０が再びセットされると、反転Ｑ出
力４２はローになる。後続する発振器パルス１０と同期
して、このローの出力信号が、Ｄフリップフロップ４４
のＱ出力４６へと再びクロックにより伝えられる。その
結果、入力４８ではハイになる。入力４８におけるこの
ハイの信号が、再びスイッチングトランジスタ３２をオ
ンに維持し、スイッチングトランジスタ３４をオフに維
持する。
カウンタ４０は、スイッチングトランジスタ３２がオン
されている間の発振器１２のサイクル数をモニタする。
Ｎ回目のカウントと同時に、カウンタ４０の反転Ｑ出力
４２は、ローからハイへと変化する。Ｎ＋１回目のカウ
ントと同時に、ハイの信号が、フリップフロップ４４の
Ｄ入力からフリップフロップ４４のＱ出力４６へとクロ
ックにより伝えられる。同時に、発振器の出力信号１６
は、インバータ４７により反転される（すなわち、イン
バータ４７の出力がローになる）。その結果、入力４８
における信号は、Ｎ＋２番目の発振器パルス１０までハ
イであり続ける。そのとき、発振器パルス１０（ローに
なっている）が、ＮＡＮＤゲート２０およびインバータ
２２に通されることによって、その発振器パルス１０の
持続時間のあいだ、スイッチングトランジスタ３２をオ
フさせ、スイッチングトランジスタ３４をオンさせる。
同時に、カウンタ４０が再びセットされると、反転Ｑ出
力４２はローになる。後続する発振器パルス１０と同期
して、このローの出力信号が、Ｄフリップフロップ４４
のＱ出力４６へと再びクロックにより伝えられる。その
結果、入力４８ではハイになる。入力４８におけるこの
ハイの信号が、再びスイッチングトランジスタ３２をオ
ンに維持し、スイッチングトランジスタ３４をオフに維
持する。
【００７４】よって、図４の同期昇圧型レギュレータ
は、連続的にローである制御信号１８によりドロップア
ウト状態に維持されるので、スイッチングトランジスタ
３４は、発振器１２のＮ＋２回のサイクル毎に１回だけ
オンされる。
は、連続的にローである制御信号１８によりドロップア
ウト状態に維持されるので、スイッチングトランジスタ
３４は、発振器１２のＮ＋２回のサイクル毎に１回だけ
オンされる。
【００７５】ドロップアウト動作の間に高／低デューテ
ィ比を有する降圧型／昇圧型スイッチングレギュレータ
は、このようにして提供される。以上に、本発明による
３つの特定の実施形態例を開示したが、本発明は、以上
に（例示を目的とし、限定を意図せずに）開示された実
施の形態以外でも実施可能であること、および、本発明
は請求の範囲によってのみ限定されることは、当業者に
は理解できるであろう。
ィ比を有する降圧型／昇圧型スイッチングレギュレータ
は、このようにして提供される。以上に、本発明による
３つの特定の実施形態例を開示したが、本発明は、以上
に（例示を目的とし、限定を意図せずに）開示された実
施の形態以外でも実施可能であること、および、本発明
は請求の範囲によってのみ限定されることは、当業者に
は理解できるであろう。
【００７６】
【発明の効果】本発明によれば、少なくとも以下の効果
が得られる。
が得られる。
【００７７】本発明によるスイッチングレギュレータ
は、高い周波数で効率よく動作し、ドロップアウト近く
でデューティ比要件を満たすのに低い周波数が必要な場
合には、周波数を所定の低いレベルに下げるだけで効率
のよい動作を実現する。この動作は、１サイクルを上回
る時間のあいだ供給スイッチを連続的にオン／オフに維
持して、より高い／低いデューティ比を実現することに
より、降圧型／昇圧型レギュレータ回路において実現さ
れる。このような高／低デューティ比は、供給スイッチ
が１サイクル毎に強制的にオフ／オンされる場合に比べ
て、ドロップアウト電圧をより低くする。オン／オフ時
間が所定の限界を超えないようにするために、さらなる
制御回路が設けられると、耳につくノイズを防止した
り、ブートストラップを用いたゲート駆動による損失の
ため起こる過熱のためにスイッチの部品がダメージを受
けるのを防止したりすることができる。
は、高い周波数で効率よく動作し、ドロップアウト近く
でデューティ比要件を満たすのに低い周波数が必要な場
合には、周波数を所定の低いレベルに下げるだけで効率
のよい動作を実現する。この動作は、１サイクルを上回
る時間のあいだ供給スイッチを連続的にオン／オフに維
持して、より高い／低いデューティ比を実現することに
より、降圧型／昇圧型レギュレータ回路において実現さ
れる。このような高／低デューティ比は、供給スイッチ
が１サイクル毎に強制的にオフ／オンされる場合に比べ
て、ドロップアウト電圧をより低くする。オン／オフ時
間が所定の限界を超えないようにするために、さらなる
制御回路が設けられると、耳につくノイズを防止した
り、ブートストラップを用いたゲート駆動による損失の
ため起こる過熱のためにスイッチの部品がダメージを受
けるのを防止したりすることができる。
【図１】従来のスイッチングレギュレータを示す回路図
である。
である。
【図２】本発明の原理に基づいて構成された降圧型スイ
ッチングレギュレータの実施の形態の一例を示す回路図
である。
ッチングレギュレータの実施の形態の一例を示す回路図
である。
【図３】本発明の原理に基づいて構成された非同期降圧
型スイッチングレギュレータの実施の形態の一例を示す
回路図である。
型スイッチングレギュレータの実施の形態の一例を示す
回路図である。
【図４】本発明の原理に基づいて構成された同期昇圧型
スイッチングレギュレータの実施の形態の一例を示す回
路図である。
スイッチングレギュレータの実施の形態の一例を示す回
路図である。
１２ 発振器 １４ パルス幅変調器コントローラ ２０ 第１の制御回路論理ゲート ２２ 第２の制御回路論理ゲート ２４ 第１のドライバ ２６ 第２のドライバ ３２ 第１のスイッチング素子 ３４ 第２のスイッチング素子 ４０ カウンタ ４１ 第２のリミッタ回路論理ゲート ４４ フリップフロップ ４７ 第１のリミッタ回路論理ゲート ８０ リミッタ回路 ＶIN 入力電圧
Claims (28)
- 【請求項１】 入力電圧源に結合されたスイッチ回路で
あって、スイッチノードに結合された第１のスイッチン
グ素子を有する、スイッチ回路と、 該第１のスイッチング素子に結合された第１のドライバ
を有する駆動回路と、 該スイッチ回路に結合された出力回路であって、出力端
子と接地との間に結合された誘導性蓄積素子および容量
性蓄積素子を有する、出力回路と、 発振回路からの発振信号に少なくとも部分的には基づい
て制御信号を発生する制御回路であって、該駆動回路に
結合されることにより、該制御信号を該駆動回路に供給
する、制御回路と、 該第１のスイッチング素子が、所定数の発振器サイクル
のあいだ連続的に導通状態にあった時、該制御信号の状
態を変化させるように該制御回路に結合されているリミ
ッタ回路と、を備えているスイッチング電圧レギュレー
タ回路。 - 【請求項２】 前記スイッチノードと接地との間に結合
された第２のスイッチング素子をさらに備えている、請
求項１に記載のスイッチング電圧レギュレータ回路。 - 【請求項３】 前記駆動回路が、前記第２のスイッチン
グ素子に結合された第２のドライバをさらに備えてい
る、請求項２に記載のスイッチング電圧レギュレータ回
路。 - 【請求項４】 前記制御回路が、 前記誘導性蓄積素子を通って流れる電流に対応するフィ
ードバック信号と、前記出力端子における電圧に対応す
るフィードバック信号とに少なくとも部分的には基づい
て出力を発生するパルス幅変調器コントローラを備えて
いる、請求項３に記載のスイッチング電圧レギュレータ
回路。 - 【請求項５】 駆動電圧源と前記スイッチノードとの間
に結合された第２の容量性蓄積素子をさらに備えてい
る、請求項１に記載のスイッチング電圧レギュレータ回
路。 - 【請求項６】 前記リミッタ回路が、 前記発振器信号により駆動されるクロック入力と、リセ
ット入力と、出力と、を有するカウンタであって、該カ
ウンタが所定数の発振器サイクルをカウントした時に該
出力が状態を変化させ、前記第１のスイッチング素子が
オフされる度にリセットされる、カウンタと、 該カウンタおよび前記制御回路に結合された論理回路で
あって、該カウンタの該出力が状態を変化させた結果、
前記制御信号の前記状態を変化させる、論理回路と、を
備えている、請求項１に記載のスイッチング電圧レギュ
レータ回路。 - 【請求項７】 前記論理回路が、 前記発振器信号により駆動されるクロック入力と、前記
カウンタの前記出力に結合された信号入力とを有するフ
リップフロップであって、該信号入力における信号がハ
イであり、かつ該クロック入力が該発振器信号によりハ
イに駆動される時に、ローからハイへと変化する出力を
有する、フリップフロップと、 該発振器信号を反転させる第１のリミッタ回路論理ゲー
トと、 該第１のリミッタ回路論理ゲートに結合された第１の入
力と、該フリップフロップ回路の該出力に結合された第
２の入力とを有する、第２のリミッタ回路論理ゲートで
あって、前記第１のスイッチング素子が所定数の発振器
サイクルのあいだ連続的に導通状態にあった時に状態を
変化させる出力信号を生成する、第２のリミッタ回路論
理ゲートと、を備えている、請求項６に記載のスイッチ
ング電圧レギュレータ回路。 - 【請求項８】 前記第１のスイッチング素子がＭＯＳＦ
ＥＴである、請求項１に記載のスイッチング電圧レギュ
レータ回路。 - 【請求項９】 前記第１のスイッチング素子が、前記入
力電圧源と前記スイッチノードとの間に結合されてい
る、請求項１に記載のスイッチング電圧レギュレータ回
路。 - 【請求項１０】 前記誘導性蓄積素子が、前記スイッチ
ノードと前記出力端子との間に結合されている、請求項
１に記載のスイッチング電圧レギュレータ回路。 - 【請求項１１】 前記制御回路が、 前記リミッタ回路に結合された第１の入力と、前記パル
ス幅変調器コントローラの前記出力に結合された第２の
入力とを備えた第１の制御回路論理ゲートであって、第
１の制御回路論理ゲート信号を生成する、第１の制御回
路論理ゲートと、 該第１の制御回路論理ゲートに結合された第２の制御回
路論理ゲートであって、該第１の制御回路論理ゲート信
号を反転させる、第２の制御回路論理ゲートと、をさら
に備えている、請求項４に記載のスイッチング電圧レギ
ュレータ回路。 - 【請求項１２】 前記第１のドライバが、前記第２の制
御回路論理ゲートに結合された入力を有している、請求
項１１に記載のスイッチング電圧レギュレータ回路。 - 【請求項１３】 前記第２のドライバが、前記第１の制
御回路論理ゲートに結合された入力を有している、請求
項１２に記載のスイッチング電圧レギュレータ回路。 - 【請求項１４】 前記リミッタ回路が、 前記発振器信号により駆動されるクロック入力と、リセ
ット入力と、出力と、を有するカウンタであって、該カ
ウンタが所定数の発振器サイクルをカウントした時に該
出力が状態を変化させ、前記第１のスイッチング素子が
オフされる度にリセットされる、カウンタと、 該カウンタおよび前記制御回路に結合された論理回路で
あって、該カウンタの該出力が状態を変化させた結果、
前記制御信号の前記状態を変化させる、論理回路と、を
備えている、請求項１１に記載のスイッチング電圧レギ
ュレータ回路。 - 【請求項１５】 前記論理回路が、 前記発振器信号により駆動されるクロック入力と、前記
カウンタの前記出力に結合された信号入力とを有するフ
リップフロップであって、該信号入力における信号がハ
イであり、かつ該クロック入力が該発振器信号によりハ
イに駆動される時に、ローからハイへと変化する出力を
有する、フリップフロップと、 該発振器信号を反転させる第１のリミッタ回路論理ゲー
トと、 該第１のリミッタ回路論理ゲートに結合された第１の入
力と、該フリップフロップ回路の該出力に結合された第
２の入力とを有する、第２のリミッタ回路論理ゲートで
あって、前記第１のスイッチング素子が所定数の発振器
サイクルのあいだ連続的に導通状態にあった時に状態を
変化させる出力信号を生成する、第２のリミッタ回路論
理ゲートと、を備えている、請求項１４に記載のスイッ
チング電圧レギュレータ回路。 - 【請求項１６】 前記第２のドライバがワンショット回
路を備えている、請求項３に記載のスイッチング電圧レ
ギュレータ回路。 - 【請求項１７】 前記スイッチノードと接地との間に結
合された導電性素子をさらに備えており、前記第１のス
イッチング素子がオフである時に該導電性素子が導通す
る、請求項１に記載のスイッチング電圧レギュレータ回
路。 - 【請求項１８】 前記第１のスイッチング素子が、前記
スイッチノードと前記出力端子との間に結合されてい
る、請求項１に記載のスイッチング電圧レギュレータ回
路。 - 【請求項１９】 前記誘導性蓄積素子が、前記入力電圧
源と前記スイッチノードとの間に結合されている、請求
項１に記載のスイッチング電圧レギュレータ回路。 - 【請求項２０】 前記制御回路が、 前記パルス幅変調器コントローラの前記出力に結合され
た入力を備え、該パルス幅変調器コントローラの該出力
を反転させる、第１の制御回路論理ゲートと、 前記リミッタ回路に結合された第１の入力と、該第１の
制御回路論理ゲートに結合された第２の入力とを備えた
第２の制御回路論理ゲートであって、第２の制御回路論
理ゲート信号を生成する、第２の制御回路論理ゲート
と、 該第２の制御回路論理ゲートに結合された第３の制御回
路論理ゲートであって、該第２の制御回路論理ゲート信
号を反転させる、第３の制御回路論理ゲートと、をさら
に備えている、請求項４に記載のスイッチング電圧レギ
ュレータ回路。 - 【請求項２１】 前記第１のドライバが、前記第３の制
御回路論理ゲートの出力に結合された入力を有してい
る、請求項２０に記載のスイッチング電圧レギュレータ
回路。 - 【請求項２２】 前記第２のドライバが、前記第２の制
御回路論理ゲートの出力に結合された入力を有してい
る、請求項２０に記載のスイッチング電圧レギュレータ
回路。 - 【請求項２３】 前記リミッタ回路が、 前記発振器信号により駆動されるクロック入力と、前記
第３の制御回路論理ゲートの前記出力により駆動される
リセット入力と、出力とを有するカウンタであって、該
カウンタが所定数の発振器サイクルをカウントした時に
該出力が状態を変化させ、前記第１のスイッチング素子
がオフされる度にリセットされる、カウンタと、 該カウンタおよび前記制御回路に結合された論理回路で
あって、該カウンタの該出力が状態を変化させた結果、
前記制御信号の前記状態を変化させる、論理回路と、を
備えている、請求項２０に記載のスイッチング電圧レギ
ュレータ回路。 - 【請求項２４】 前記論理回路が、 前記発振器信号により駆動されるクロック入力と、前記
カウンタの前記出力に結合された信号入力とを有するフ
リップフロップであって、該信号入力における信号がハ
イであり、かつ該クロック入力が該発振器信号によりハ
イに駆動される時に、ローからハイへと変化する出力を
有する、フリップフロップと、 該発振器信号を反転させる第１のリミッタ回路論理ゲー
トと、 該第１のリミッタ回路論理ゲートに結合された第１の入
力と、該フリップフロップ回路の該出力に結合された第
２の入力とを有する、第２のリミッタ回路論理ゲートで
あって、前記第１のスイッチング素子が所定数の発振器
サイクルのあいだ連続的に導通状態にあった時に状態を
変化させる出力信号を生成する、第２のリミッタ回路論
理ゲートと、を備えている、請求項２３に記載のスイッ
チング電圧レギュレータ回路。 - 【請求項２５】 発振器信号に少なくとも部分的には基
づいて第１の制御信号を生成するステップと、 該第１の制御信号を駆動回路に供給するステップであっ
て、該駆動回路が、第１のドライバ信号を生成する第１
のドライバを備えている、ステップと、 該第１のドライバ信号を用いて、入力電圧源に結合され
たスイッチ回路を駆動するステップであって、該スイッ
チ回路が、スイッチノードに結合された第１のスイッチ
ング素子を有している、ステップと、 該スイッチ回路から、調整された出力信号を生成する出
力回路へとスイッチ信号を供給するステップと、 該調整された出力信号をモニタするステップと、 該調整された出力信号に少なくとも部分的には基づいて
該第１の制御信号を変更するステップと、 該第１のスイッチング素子が、所定数の発振器サイクル
のあいだ連続的に導通状態でありうるようにするリミッ
タ信号に、該制御信号を結合するステップと、を含む、
スイッチング電圧レギュレータを制御する方法。 - 【請求項２６】 前記駆動回路が第２のドライバをさら
に備えており、 前記スイッチ回路が、前記スイッチノードと接地との間
に結合され、該第２のドライバにより駆動される第２の
スイッチング素子をさらに備えており、かつ前記第１の
スイッチング素子が、前記入力電圧源と該スイッチノー
ドとの間に結合されている、請求項２５に記載の方法。 - 【請求項２７】 前記駆動回路が、ワンショット回路を
備えた第２のドライバをさらに備えており、 前記スイッチ回路が、前記スイッチノードと接地との間
に結合され、該第２のドライバにより駆動される第２の
スイッチング素子をさらに備えており、かつ前記第１の
スイッチング素子が、前記入力電圧源と該スイッチノー
ドとの間に結合されている、請求項２５に記載の方法。 - 【請求項２８】 前記駆動回路が第２のドライバをさら
に備えており、 前記スイッチ回路が、前記スイッチノードと接地との間
に結合され、該第２のドライバにより駆動される第２の
スイッチング素子をさらに備えており、かつ前記第１の
スイッチング素子が、該スイッチノードと前記出力端子
との間に結合されている、請求項２５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/723,575 | 1996-09-30 | ||
| US08/723,575 US5705919A (en) | 1996-09-30 | 1996-09-30 | Low drop-out switching regulator architecture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10136640A true JPH10136640A (ja) | 1998-05-22 |
| JP4025396B2 JP4025396B2 (ja) | 2007-12-19 |
Family
ID=24906832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26526797A Expired - Lifetime JP4025396B2 (ja) | 1996-09-30 | 1997-09-30 | スイッチング電圧レギュレータ回路およびスイッチング電圧レギュレータを制御する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5705919A (ja) |
| JP (1) | JP4025396B2 (ja) |
| TW (1) | TW345772B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306905A (ja) * | 2007-06-11 | 2008-12-18 | Fujitsu Microelectronics Ltd | Ｄｃ−ｄｃコンバータおよびその制御方法 |
| JP2010525786A (ja) * | 2007-04-25 | 2010-07-22 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 還流ダイオードを備えた降圧スイッチングレギュレータ |
| CN101800473A (zh) * | 2009-02-05 | 2010-08-11 | 成都芯源系统有限公司 | 开关稳压系统及方法 |
| JP2011239631A (ja) * | 2010-05-13 | 2011-11-24 | Toyota Industries Corp | 電源回路 |
| JP2014018026A (ja) * | 2012-07-11 | 2014-01-30 | Denso Corp | スイッチング電源回路 |
| JP2015037343A (ja) * | 2013-08-12 | 2015-02-23 | 株式会社オートネットワーク技術研究所 | 降圧装置、昇圧装置及び変圧装置 |
Families Citing this family (67)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3737559B2 (ja) * | 1996-03-21 | 2006-01-18 | 株式会社沖データ | プリンタ装置及びその電源回路 |
| US5912552A (en) | 1997-02-12 | 1999-06-15 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | DC to DC converter with high efficiency for light loads |
| US5883797A (en) * | 1997-06-30 | 1999-03-16 | Power Trends, Inc. | Parallel path power supply |
| US6023154A (en) * | 1997-10-28 | 2000-02-08 | International Rectifier Corporation | Parallel and interwoven buck converter for high efficiency, low voltage power supply |
| US6025705A (en) * | 1997-12-24 | 2000-02-15 | Intel Corporation | DC-to-DC converter |
| JP3467679B2 (ja) * | 1998-05-11 | 2003-11-17 | 株式会社豊田自動織機 | Ｄｃ／ｄｃ変換器 |
| US6069471A (en) * | 1998-05-14 | 2000-05-30 | Intel Corporation | Dynamic set point switching regulator |
| JP2000032744A (ja) * | 1998-07-08 | 2000-01-28 | Toyota Autom Loom Works Ltd | Ｄｃ／ｄｃコンバータおよびその制御方法 |
| US6137267A (en) * | 1999-01-22 | 2000-10-24 | Dell Computer Corporation | Reverse current protection/current overshoot control for two quadrant battery chargers |
| US6057607A (en) * | 1999-07-16 | 2000-05-02 | Semtech Corporation | Method and apparatus for voltage regulation in multi-output switched mode power supplies |
| US6198266B1 (en) * | 1999-10-13 | 2001-03-06 | National Semiconductor Corporation | Low dropout voltage reference |
| US6201379B1 (en) | 1999-10-13 | 2001-03-13 | National Semiconductor Corporation | CMOS voltage reference with a nulling amplifier |
| US6218822B1 (en) | 1999-10-13 | 2001-04-17 | National Semiconductor Corporation | CMOS voltage reference with post-assembly curvature trim |
| US6329804B1 (en) | 1999-10-13 | 2001-12-11 | National Semiconductor Corporation | Slope and level trim DAC for voltage reference |
| JP4463369B2 (ja) * | 2000-02-24 | 2010-05-19 | 富士通マイクロエレクトロニクス株式会社 | Ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータ |
| US6201375B1 (en) | 2000-04-28 | 2001-03-13 | Burr-Brown Corporation | Overvoltage sensing and correction circuitry and method for low dropout voltage regulator |
| US6188212B1 (en) | 2000-04-28 | 2001-02-13 | Burr-Brown Corporation | Low dropout voltage regulator circuit including gate offset servo circuit powered by charge pump |
| TW521177B (en) * | 2000-08-31 | 2003-02-21 | Primarion Inc | Apparatus and system for providing transient suppression power regulation |
| US6714067B1 (en) * | 2001-01-18 | 2004-03-30 | National Semiconductor Corporation | Bootstrap capacitor low voltage prevention circuit |
| US6975494B2 (en) | 2001-01-29 | 2005-12-13 | Primarion, Inc. | Method and apparatus for providing wideband power regulation to a microelectronic device |
| KR20030013858A (ko) * | 2001-08-09 | 2003-02-15 | 삼성전자주식회사 | 출력 전압을 제어하는 레귤레이터 시스템 및 그 제어 방법 |
| ITMI20012605A1 (it) * | 2001-12-11 | 2003-06-11 | St Microelectronics Srl | Circuito alimentatore per la carica ottimale di una capacita' di bootstrap. |
| US6765372B2 (en) | 2001-12-14 | 2004-07-20 | Intersil Americas Inc. | Programmable current-sensing circuit providing continuous temperature compensation for DC-DC Converter |
| US6690147B2 (en) | 2002-05-23 | 2004-02-10 | Texas Instruments Incorporated | LDO voltage regulator having efficient current frequency compensation |
| US6661211B1 (en) * | 2002-06-25 | 2003-12-09 | Alcatel Canada Inc. | Quick-start DC-DC converter circuit and method |
| US6650100B1 (en) * | 2002-09-03 | 2003-11-18 | Texas Instruments Incorporated | Bootstrap technique for a multiple mode switching regulator |
| US7019502B2 (en) * | 2002-09-06 | 2006-03-28 | Intersil America's Inc. | Synchronization of multiphase synthetic ripple voltage regulator |
| US6724174B1 (en) | 2002-09-12 | 2004-04-20 | Linear Technology Corp. | Adjustable minimum peak inductor current level for burst mode in current-mode DC-DC regulators |
| EP1471641A1 (de) * | 2003-04-25 | 2004-10-27 | Siemens Aktiengesellschaft | Steuereingangsschaltung für ein elektrisches Gerät |
| JP4080396B2 (ja) * | 2003-08-08 | 2008-04-23 | 富士通株式会社 | Ｄｃ／ｄｃコンバータ、半導体装置、電子機器、及びバッテリパック |
| US7030596B1 (en) * | 2003-12-03 | 2006-04-18 | Linear Technology Corporation | Methods and circuits for programmable automatic burst mode control using average output current |
| EP1632827B1 (en) * | 2004-08-27 | 2007-05-23 | Infineon Technologies AG | Control circuit for current mode buck converter |
| US7199560B2 (en) * | 2004-11-05 | 2007-04-03 | Linear Technology Corporation | Switch-mode power supply voltage regulator and methodology |
| CN101065706B (zh) | 2004-11-22 | 2011-01-19 | 古河Sky株式会社 | 可动机构 |
| US7388444B2 (en) * | 2005-10-03 | 2008-06-17 | Linear Technology Corporation | Switching regulator duty cycle control in a fixed frequency operation |
| US7230408B1 (en) * | 2005-12-21 | 2007-06-12 | Micrel, Incorporated | Pulse frequency modulated voltage regulator with linear regulator control |
| JP2007282411A (ja) * | 2006-04-10 | 2007-10-25 | Rohm Co Ltd | 昇圧型ｄｃ／ｄｃコンバータ及びこれを備えた電子機器 |
| US7339360B2 (en) * | 2006-05-08 | 2008-03-04 | Aimtron Technology Corp. | Switching voltage regulator with an improved range of input voltage |
| US7990120B2 (en) * | 2006-08-04 | 2011-08-02 | Linear Technology Corporation | Circuits and methods for adjustable peak inductor current and hysteresis for burst mode in switching regulators |
| DE602006010884D1 (de) * | 2006-10-30 | 2010-01-14 | Infineon Technologies Austria | Schaltungsanordnung und Verfahren zum Treiben einer spannungsseitigen Halbleiterschaltung |
| US8427113B2 (en) * | 2007-08-01 | 2013-04-23 | Intersil Americas LLC | Voltage converter with combined buck converter and capacitive voltage divider |
| US20090033293A1 (en) * | 2007-08-01 | 2009-02-05 | Intersil Americas Inc. | Voltage converter with combined capacitive voltage divider, buck converter and battery charger |
| US8085011B1 (en) | 2007-08-24 | 2011-12-27 | Intersil Americas Inc. | Boost regulator using synthetic ripple regulation |
| US20090128111A1 (en) * | 2007-11-19 | 2009-05-21 | Shang-Yu Chang Chien | Reverse current protection apparatus for a synchronous switching voltage converter |
| US7843146B2 (en) * | 2008-01-28 | 2010-11-30 | Global Mixed-Mode Technology Inc. | LED dimming control circuit |
| US8148967B2 (en) * | 2008-08-05 | 2012-04-03 | Intersil Americas Inc. | PWM clock generation system and method to improve transient response of a voltage regulator |
| JP5822892B2 (ja) * | 2008-09-30 | 2015-11-25 | スパンション エルエルシー | 出力電圧制御装置、出力電圧制御方法および電子機器 |
| JP5399734B2 (ja) * | 2008-09-30 | 2014-01-29 | スパンション エルエルシー | 出力電圧制御装置、出力電圧制御方法および電子機器 |
| US8193798B1 (en) * | 2009-10-29 | 2012-06-05 | Texas Instruments Incorporated | Buck regulators with adjustable clock frequency to achieve dropout voltage reduction |
| CN102006532B (zh) * | 2010-10-09 | 2014-07-02 | 昆腾微电子股份有限公司 | 供电设备、用于数字麦克风的处理芯片和数字麦克风 |
| US8786270B2 (en) | 2010-11-08 | 2014-07-22 | Intersil Americas Inc. | Synthetic ripple regulator with frequency control |
| JP5721403B2 (ja) * | 2010-11-18 | 2015-05-20 | ルネサスエレクトロニクス株式会社 | 昇降圧回路及び昇降圧回路制御方法 |
| CN102570399B (zh) * | 2010-12-14 | 2014-08-20 | 华硕科技（苏州）有限公司 | 电源电路及使用其的电路板和电子装置 |
| US8890493B2 (en) | 2010-12-29 | 2014-11-18 | Tacettin Isik | Highly simplified switching regulator which allows very high switching frequencies |
| CN202094794U (zh) * | 2011-05-18 | 2011-12-28 | 南京博兰得电子科技有限公司 | 一种自举型门极驱动控制电路 |
| US9577523B2 (en) * | 2012-03-01 | 2017-02-21 | Intel Corporation | Dual mode voltage regulator with reconfiguration capability |
| TWI463776B (zh) * | 2012-12-06 | 2014-12-01 | Anpec Electronics Corp | 靴帶式直流至直流轉換器 |
| US10320290B2 (en) * | 2013-08-09 | 2019-06-11 | Microsemi Corporation | Voltage regulator with switching and low dropout modes |
| CN104485806B (zh) * | 2014-11-08 | 2017-07-28 | 成都芯源系统有限公司 | 一种自举电压刷新控制电路、电压转换电路及其控制方法 |
| US9413340B1 (en) * | 2015-05-05 | 2016-08-09 | Fidelix Co., Ltd. | DC-to-DC voltage converter using switching frequency detection |
| US9577505B1 (en) * | 2015-07-28 | 2017-02-21 | Dell Products L.P. | Bootstrap controller for switching power supply |
| US10784763B2 (en) | 2017-03-07 | 2020-09-22 | Mediatek Inc. | Dynamic slew rate control |
| US11407283B2 (en) | 2018-04-30 | 2022-08-09 | Tiger Tool International Incorporated | Cab heating systems and methods for vehicles |
| US10622994B2 (en) * | 2018-06-07 | 2020-04-14 | Vishay-Siliconix, LLC | Devices and methods for driving a semiconductor switching device |
| US10608630B1 (en) * | 2018-06-26 | 2020-03-31 | Xilinx, Inc. | Method of increased supply rejection on single-ended complementary metal-oxide-semiconductor (CMOS) switches |
| WO2020097124A1 (en) | 2018-11-05 | 2020-05-14 | Tiger Tool International Incorporated | Cooling systems and methods for vehicle cabs |
| DE112020002577T5 (de) | 2019-05-29 | 2022-02-24 | Microchip Technology Incorporated | Wandler für drahtlose leistungsübertragung und zugehörige systeme, verfahren und vorrichtungen |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4881023A (en) * | 1988-03-04 | 1989-11-14 | Hughes Aircraft Company | Hybrid high speed voltage regulator with reduction of miller effect |
| JP3164838B2 (ja) * | 1991-06-19 | 2001-05-14 | 株式会社日立製作所 | スイッチング回路及びそれを用いた変換装置、力率改善電源装置 |
| US5365118A (en) * | 1992-06-04 | 1994-11-15 | Linear Technology Corp. | Circuit for driving two power mosfets in a half-bridge configuration |
| US5309082A (en) * | 1992-07-10 | 1994-05-03 | Hewlett-Packard Company | Hybrid linear-switching power supply |
| US5481178A (en) * | 1993-03-23 | 1996-01-02 | Linear Technology Corporation | Control circuit and method for maintaining high efficiency over broad current ranges in a switching regulator circuit |
| US5563501A (en) * | 1995-01-20 | 1996-10-08 | Linfinity Microelectronics | Low voltage dropout circuit with compensating capacitance circuitry |
-
1996
- 1996-09-30 US US08/723,575 patent/US5705919A/en not_active Expired - Lifetime
-
1997
- 1997-09-12 TW TW086113278A patent/TW345772B/zh not_active IP Right Cessation
- 1997-09-30 JP JP26526797A patent/JP4025396B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010525786A (ja) * | 2007-04-25 | 2010-07-22 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 還流ダイオードを備えた降圧スイッチングレギュレータ |
| JP2008306905A (ja) * | 2007-06-11 | 2008-12-18 | Fujitsu Microelectronics Ltd | Ｄｃ−ｄｃコンバータおよびその制御方法 |
| CN101800473A (zh) * | 2009-02-05 | 2010-08-11 | 成都芯源系统有限公司 | 开关稳压系统及方法 |
| JP2011239631A (ja) * | 2010-05-13 | 2011-11-24 | Toyota Industries Corp | 電源回路 |
| JP2014018026A (ja) * | 2012-07-11 | 2014-01-30 | Denso Corp | スイッチング電源回路 |
| JP2015037343A (ja) * | 2013-08-12 | 2015-02-23 | 株式会社オートネットワーク技術研究所 | 降圧装置、昇圧装置及び変圧装置 |
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| Publication number | Publication date |
|---|---|
| JP4025396B2 (ja) | 2007-12-19 |
| US5705919A (en) | 1998-01-06 |
| TW345772B (en) | 1998-11-21 |
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