JP5822892B2 - 出力電圧制御装置、出力電圧制御方法および電子機器 - Google Patents

Description

この発明は、入力電圧を所望の出力電圧に制御する出力電圧制御装置、出力電圧制御方法および電子機器に関する。

従来、出力電圧制御装置として、例えば、ＰＷＭ制御回路（ＰＷＭ ＣＯＮＴＲＯＬ）の出力信号と発振器（ＯＳＣ）の出力信号とのナンド論理をとることにより、スイッチングトランジスタを駆動するドライバのオン期間において強制的にオフ期間を作るスイッチングレギュレータが知られている（例えば、特許文献１参照。）。

米国特許第５７０５９１９号明細書

しかしながら、従来の出力電圧制御装置では、ドライバのオン期間が、例えばＰＷＭ制御回路にあるコンパレータ等の電流制御を行う素子の応答時間に依存するため、原理的にドライバのオン期間がその応答時間よりも短くなることはない。一般に、昇圧ＤＣ−ＤＣコンバータでは、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、１サイクル期間Ｔ、ドライバのオフ期間ｔｏｆｆおよびドライバのオン期間ｔｏｎの間に、次の（１）式が成り立つ。

上記（１）式によると、所定のスイッチング周波数で所望の出力電圧Ｖｏｕｔを得る場合、オン期間ｔｏｎを短くすることが、出力電圧Ｖｏｕｔを制御可能な入力電圧Ｖｉｎの範囲を広くする条件になる。さらに、所望の入力電圧範囲で所望の出力電圧を得る場合、スイッチング周波数が最小オン期間により制限される。これらの問題点は、降圧ＤＣ−ＤＣコンバータにおいても同様である。また、昇降圧ＤＣ−ＤＣコンバータでは、モードの切り替え時に出力電圧が大きく変動したり、昇降圧モードにおける効率が低下する、という問題点がある。

この出力電圧制御装置は、比較部、第１信号生成部および第２信号生成部を有する。比較部は、出力電圧および基準電圧の差分と所定の周期を有する第１周期信号とを比較した比較結果を、第１周期信号の第１タイミングに対して所定の時間が経過した後に出力する。第１信号生成部は、第１タイミングに対して所定の時間が経過する前は第１の状態であって、所定の時間が経過した後の比較結果が比較部から出力されている期間に第１の状態から第２の状態に遷移するタイミング制御信号を出力する。第２信号生成部は、比較結果およびタイミング制御信号に応じて、出力電圧を制御する制御信号を生成する。

この出力電圧制御装置、出力電圧制御方法および電子機器によれば、出力電圧を制御可能な入力電圧の範囲が広くなる。

実施の形態にかかる昇圧ＤＣ−ＤＣコンバータを搭載する電子機器の第１構成を示す説明図である。 第１信号生成部の構成を示す説明図である。 第１信号生成部の別の構成を示す説明図である。 第１信号生成部の動作タイミングを示す説明図である。 昇圧ＤＣ−ＤＣコンバータの動作タイミングを示す説明図である。 実施の形態にかかる昇圧ＤＣ−ＤＣコンバータを搭載する電子機器の第２構成を示す説明図である。 第１信号生成部の構成を示す説明図である。 第１信号生成部の別の構成を示す説明図である。 第１信号生成部の動作タイミングを示す説明図である。 実施の形態にかかる降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第１構成を示す説明図である。 実施の形態にかかる降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第２構成を示す説明図である。 実施の形態にかかる昇降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第１構成を示す説明図である。 降圧モード時のスイッチの状態を示す説明図である。 昇降圧モード時のスイッチの状態を示す説明図である。 昇圧モード時のスイッチの状態を示す説明図である。 第１信号生成部の構成を示す説明図である。 第１信号生成部の別の構成を示す説明図である。 第１信号生成部の動作タイミングを示す説明図である。 第２信号生成部の構成を示す説明図である。 第２信号生成部の動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの降圧モードでの動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの昇降圧モードでの動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの昇降圧モードでの動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの昇降圧モードでの動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの昇圧モードでの動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの降圧モードでの典型的な動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの昇降圧モードでの典型的な動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの昇圧モードでの典型的な動作タイミングを示す説明図である。 理想的な昇降圧モードの動作領域を示す説明図である。 Ｖｏｕｔ／Ｖｉｎに対するｔｄの範囲を示す説明図である。 実施の形態の昇降圧ＤＣ−ＤＣコンバータによるモード切り替え時の出力電圧の変動を示す説明図である。 タイミング制御信号を用いない場合のモード切り替え時の出力電圧の変動を示す説明図である。 実施の形態にかかる昇降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第２構成を示す説明図である。 第１信号生成部の構成を示す説明図である。 第１信号生成部の別の構成を示す説明図である。 第１信号生成部の動作タイミングを示す説明図である。 第２信号生成部の構成を示す説明図である。 第２信号生成部の動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの降圧モードでの動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの昇降圧モードでの動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの昇降圧モードでの動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの昇降圧モードでの動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの昇圧モードでの動作タイミングを示す説明図である。 実施の形態にかかる昇降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第３構成を示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの降圧モードでの動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの昇降圧モードでの動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの昇圧モードでの動作タイミングを示す説明図である。 実施の形態にかかる降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第３構成を示す説明図である。 降圧ＤＣ−ＤＣコンバータの動作タイミングを示す説明図である。 降圧ＤＣ−ＤＣコンバータの動作タイミングを示す説明図である。 負荷が急変したときの特性を示す説明図である。 実施の形態にかかる昇圧ＤＣ−ＤＣコンバータを搭載する電子機器の第３構成を示す説明図である。 実施の形態にかかる昇降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第４構成を示す説明図である。 第１信号生成部の構成を示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの動作タイミングを示す説明図である。 昇降圧ＤＣ−ＤＣコンバータの動作タイミングを示す説明図である。

以下に添付図面を参照して、この出力電圧制御装置、出力電圧制御方法および電子機器の好適な実施の形態を詳細に説明する。ここでは、出力電圧制御装置で電子機器のＤＣ−ＤＣコンバータの出力電圧を制御する例について説明する。なお、以下の説明において、同様の構成には同一の符号を付して重複する説明を省略する。

［昇圧ＤＣ−ＤＣコンバータの適用例］
図１は、実施の形態にかかる昇圧ＤＣ−ＤＣコンバータを搭載する電子機器の第１構成を示す説明図である。図１に示すように、昇圧ＤＣ−ＤＣコンバータ１００は、出力電圧Ｖｏｕｔに応じてオン期間が変化する比較結果信号ｃｏｍｐ＿ｏｕｔのオン期間の一部を、入力電圧Ｖｉｎに応じて遷移タイミングが変化するタイミング制御信号ｔｍ＿ｃｎｔｌでマスクすることによって、出力電圧Ｖｏｕｔを制御する制御信号ｃｎｔｌのオン期間が比較結果信号ｃｏｍｐ＿ｏｕｔのオン期間よりも短くなるようにしたものである。後述する降圧ＤＣ−ＤＣコンバータにおいても同様である。

（昇圧ＤＣ−ＤＣコンバータの第１構成例）
昇圧ＤＣ−ＤＣコンバータ１００は、第１差動アンプ１、コンパレータ等の比較部２、発振器３、第１信号生成部４、アンド回路等の第２信号生成部５、貫通防止回路６、例えばトランジスタで構成される第１スイッチ７および第２スイッチ８、抵抗分圧回路を構成する第１抵抗９および第２抵抗１０、基準電圧源１１、位相補償用の第１コンデンサ１２、コイル１３、並びに出力コンデンサ１４を備えている。第１差動アンプ１、コンパレータ等の比較部２、発振器３、第１信号生成部４、アンド回路等の第２信号生成部５および貫通防止回路６は、例えば同一ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に集積されている。第１スイッチ７、第２スイッチ８、第１抵抗９、第２抵抗１０、基準電圧源１１および第１コンデンサ１２は、このＩＣに外付けされていてもよいし、ＩＣに集積されていてもよい。コイル１３および出力コンデンサ１４は、例えばＩＣに外付けされている。

第１差動アンプ１の反転入力端子には、出力電圧Ｖｏｕｔが第１抵抗９および第２抵抗１０により分圧されて入力する。第１差動アンプ１の非反転入力端子には、基準電圧源１１から基準電圧Ｖｒｅｆが入力する。第１差動アンプ１は、それら２つの入力電圧の差分として差分出力信号ｄｅｆ＿ｏｕｔを出力する。差分出力信号ｄｅｆ＿ｏｕｔは、第１コンデンサ１２を介して第１差動アンプ１の反転入力端子にフィードバックされる。また、差分出力信号ｄｅｆ＿ｏｕｔは、比較部２の非反転入力端子に入力する。比較部２の反転入力端子には、発振器３から所定の周期を有する第１周期信号ｃｔが入力する。比較部２は、それら２つの入力電圧を比較し、前記比較結果信号ｃｏｍｐ＿ｏｕｔを出力する。発振器３は、第１周期信号ｃｔおよびこれと同じ周期のクロック信号ｃｋを出力する。第１信号生成部４は、クロック信号ｃｋに基づいてこれと同じ周期の前記タイミング制御信号ｔｍ＿ｃｎｔｌを出力する。第２信号生成部５は、比較結果信号ｃｏｍｐ＿ｏｕｔとタイミング制御信号ｔｍ＿ｃｎｔｌのアンド論理をとり、前記制御信号ｃｎｔｌを出力する。

制御信号ｃｎｔｌは貫通防止回路６に入力する。貫通防止回路６は、制御信号ｃｎｔｌに基づいて第１スイッチ信号およびこれを反転した第２スイッチ信号を出力する。第１スイッチ７は、第１スイッチ信号が例えば相対的に電位レベルの高いハイのときに閉じ（オン）、相対的に電位レベルの低いローのときに開く（オフ）。第２スイッチ８は、第２スイッチ信号がハイのときに閉じ、ローのときに開く。特に限定しないが、例えば、第１スイッチ信号の極性は、制御信号ｃｎｔｌの極性と逆になっている。第１スイッチ７は、ＤＣ−ＤＣコンバータの出力端子１５に接続されている。第２スイッチ８は、第１スイッチ７に直列に接続されている。コイル１３は、第１スイッチ７と第２スイッチ８の接続ノードと、ＤＣ−ＤＣコンバータの入力端子１６との間に接続されている。入力端子１６には、入力電圧Ｖｉｎが印加される。出力コンデンサ１４は、出力端子１５に接続されている。出力端子１５には、図示しない負荷等が接続される。この負荷には、出力端子１５から出力電圧Ｖｏｕｔが供給される。

（第１信号生成部の構成例）
図２は、第１信号生成部の構成を示す説明図である。図２に示すように、第１信号生成部４は、第２差動アンプ２１、第１コンパレータ２２、ＲＳフリップフロップ回路２３、第１電流源２４、第２コンデンサ２５、トランジスタ２６、インバータ２７、抵抗分圧回路を構成する第３抵抗２８および第４抵抗２９、並びに抵抗分圧回路を構成する第５抵抗３０および第６抵抗３１を備えている。

第２差動アンプ２１の反転入力端子には、出力電圧Ｖｏｕｔが第３抵抗２８および第４抵抗２９により分圧されて入力する。第２差動アンプ２１の非反転入力端子には、入力電圧Ｖｉｎが第５抵抗３０および第６抵抗３１により分圧されて入力する。第２差動アンプ２１は、それら２つの入力電圧の差分信号ｖ１を出力する。差分信号ｖ１は、第１コンパレータ２２の反転入力端子に入力する。第１コンパレータ２２の非反転入力端子には、第１電流源２４、第２コンデンサ２５およびトランジスタ２６のドレイン端子が接続される。トランジスタ２６のゲート端子には、バッファ３２を介してクロック信号ｃｋが入力する。

第１コンパレータ２２は、第１コンパレータ２２の非反転入力端子への入力電圧ｖ２を前記差分信号ｖ１の電圧と比較した結果を出力する。電圧ｖ２は、第２コンデンサ２５が充電および放電を繰り返すことにより生じる。第１コンパレータ２２の出力信号は、ＲＳフリップフロップ回路２３のセット端子に入力する。ＲＳフリップフロップ回路２３のリセット端子には、クロック信号ｃｋがインバータ２７により反転されて入力する。ＲＳフリップフロップ回路２３のデータ端子からは、バッファ３３を介してタイミング制御信号ｔｍ＿ｃｎｔｌが出力される。

図３は、第１信号生成部の別の構成を示す説明図である。図３に示すように、第２差動アンプ２１の反転入力端子には、出力電圧Ｖｏｕｔの代わりに、基準電圧源３４から基準電圧Ｖｒｅｆが入力する。つまり、図２に示す第１信号生成部４は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの両方を検出する構成であるが、図３に示す第１信号生成部４は、入力電圧Ｖｉｎのみを検出する構成である。従って、出力電圧Ｖｏｕｔは不要である。その他の構成は、図２に示す構成と同様である。

（第１信号生成部の動作例）
図４は、第１信号生成部の動作タイミングを示す説明図である。図４に示すように、例えばクロック信号ｃｋがローからハイに遷移すると、トランジスタ２６がオン状態となり、第２コンデンサ２５に蓄積されている電荷が放電されるので、前記電圧ｖ２がゼロになる。また、ＲＳフリップフロップ回路２３がリセットされるので、ＲＳフリップフロップ回路２３の出力、すなわちタイミング制御信号ｔｍ＿ｃｎｔｌは、ローとなる。クロック信号ｃｋがハイからローに遷移すると、トランジスタ２６がオフ状態となり、第２コンデンサ２５に電荷が蓄積されるので、前記電圧ｖ２が上昇する。従って、電圧ｖ２の信号は、例えば三角波の第２周期信号であり、クロック信号ｃｋおよび第１周期信号ｃｔと同じ周期Ｔを有する。

第１コンパレータ２２の出力は、前記電圧ｖ２が前記差分信号ｖ１の電圧よりも低いときにはローとなり、電圧ｖ２がｖ１の電圧に達するとハイになる。第１コンパレータ２２の出力がハイになると、ＲＳフリップフロップ回路２３がセットされるので、ＲＳフリップフロップ回路２３の出力、すなわちタイミング制御信号ｔｍ＿ｃｎｔｌは、ハイとなる。図２に示す構成では入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔに応じて、また、図３に示す構成では入力電圧Ｖｉｎに応じて、ｖ１の電圧が変化するので、タイミング制御信号ｔｍ＿ｃｎｔｌがローからハイに遷移するタイミングｔｄも変化することになる。

なお、実施形態は上記回路構成に限定されず、タイミングｔｄが入出力電圧およびスイッチング周波数（第１周期信号の周期）に応じて調整されればよい。例えば、ｖ１を固定電圧にし、Ｉｏｓｃの電流を入出力電圧に応じて変化させｖ２の上昇の傾きを変えても上記と同様にタイミングｔｄが調整される。

（昇圧ＤＣ−ＤＣコンバータの動作例）
図５は、昇圧ＤＣ−ＤＣコンバータの動作タイミングを示す説明図である。図５に示すように、第１周期信号ｃｔは、例えばクロック信号ｃｋに同期して増減を繰り返す三角波の信号である。差分出力信号ｄｅｆ＿ｏｕｔは、出力電圧Ｖｏｕｔに応じて変化する。比較結果信号ｃｏｍｐ＿ｏｕｔは、本来、第１周期信号ｃｔの電圧が差分出力信号ｄｅｆ＿ｏｕｔの電圧よりも高いときにはローとなり、ｃｔの電圧がｄｅｆ＿ｏｕｔの電圧以下になるとハイになる。しかし、実際には、比較部２のコンパレータ等の応答時間だけ遅れるので、第１周期信号ｃｔの電圧が下降して差分出力信号ｄｅｆ＿ｏｕｔの電圧に達するタイミング（第１タイミング）から遅延時間ｔｄｌｙだけ遅れて、比較結果信号ｃｏｍｐ＿ｏｕｔのハイとローが切り替わる。遅延時間ｔｄｌｙは、比較部２のコンパレータ等の応答速度に依存する。

タイミング制御信号ｔｍ＿ｃｎｔｌは、比較結果信号ｃｏｍｐ＿ｏｕｔがローからハイに遷移する前に、ハイからローに遷移し、ｃｏｍｐ＿ｏｕｔがハイからローに遷移する前に、ローからハイに遷移する。第１信号生成部４においては、このようなタイミング制御信号ｔｍ＿ｃｎｔｌを出力するように、第２差動アンプ２１への入力電圧が調整される。制御信号ｃｎｔｌは、タイミング制御信号ｔｍ＿ｃｎｔｌの立ち上がりエッジに同期してローからハイに遷移し、比較結果信号ｃｏｍｐ＿ｏｕｔの立ち下がりエッジに同期してハイからローに遷移する。従って、第１スイッチ７および第２スイッチ８を制御信号ｃｎｔｌで制御することによって、第１スイッチ７のオフ期間および第２スイッチ８のオン期間を、比較結果信号ｃｏｍｐ＿ｏｕｔで制御する場合に比べて、短くすることができる。

前記タイミングｔｄは、次の（２）式を満たせばよい。従って、上述したように入力電圧Ｖｉｎや出力電圧Ｖｏｕｔだけでなく、スイッチング周波数に応じてタイミングｔｄを可変させてもよい。

（昇圧ＤＣ−ＤＣコンバータの第２構成例）
図６は、実施の形態にかかる昇圧ＤＣ−ＤＣコンバータを搭載する電子機器の第２構成を示す説明図である。第２構成例の昇圧ＤＣ−ＤＣコンバータ１１０では、図６に示すように、第１信号生成部４は、前記第１周期信号ｃｔおよび入力電圧Ｖｉｎに基づいてタイミング制御信号ｔｍ＿ｃｎｔｌを生成する。第２構成例のその他の構成および動作は、昇圧ＤＣ−ＤＣコンバータの第１構成例と同様である。

図７は、第１信号生成部の構成を示す説明図であり、図８は、第１信号生成部の別の構成を示す説明図である。図９は、第１信号生成部の動作タイミングを示す説明図である。第１信号生成部４では、図７または図８に示すように、第１コンパレータ２２の非反転入力端子には、第１周期信号ｃｔが入力する。第２構成例では、第１信号生成部４にＲＳフリップフロップ回路、第１電流源、第２コンデンサ、トランジスタおよびインバータ等は不要である。第１コンパレータ２２の出力が直接タイミング制御信号ｔｍ＿ｃｎｔｌとなる。従って、図９に示すように、第１コンパレータ２２の出力、すなわちタイミング制御信号ｔｍ＿ｃｎｔｌは、第１周期信号ｃｔの電圧が前記差分信号ｖ１の電圧よりも低いときにローとなり、ｃｔの電圧がｖ１の電圧に達するとハイになる。第１信号生成部４のその他の構成および動作は、昇圧ＤＣ−ＤＣコンバータの第１構成例の第１信号生成部４と同様である。

実施の形態の昇圧ＤＣ−ＤＣコンバータによれば、例えば比較部２のコンパレータ等での遅延時間を５０ｎｓとし、貫通防止回路６での遅延時間を１０ｎｓとし、スイッチング周波数を２．４ＭＨｚとし、出力電圧Ｖｏｕｔを３．２Ｖとする場合、制御信号ｃｎｔｌの遷移タイミングがコンパレータ等での遅延時間５０ｎｓに依存しないので、前記（１）式より、入力電圧Ｖｉｎはおよそ３．１２３Ｖまで許容される。それに対して、同じ条件でタイミング制御信号ｔｍ＿ｃｎｔｌを用いずに、比較結果信号ｃｏｍｐ＿ｏｕｔで第１スイッチ７および第２スイッチ８を制御する場合には、ｃｏｍｐ＿ｏｕｔの遷移タイミングがコンパレータ等での遅延時間５０ｎｓに依存するので、前記（１）式より、入力電圧Ｖｉｎはおよそ２．７３９Ｖ以下でなければならない。従って、実施の形態にかかる昇圧ＤＣ−ＤＣコンバータの方が、出力電圧を制御可能な入力電圧の範囲を広くすることができる。また、入力電圧の範囲を、タイミング制御信号ｔｍ＿ｃｎｔｌを用いない場合と同じにすれば、スイッチング周波数を高くすることができる。

［降圧ＤＣ−ＤＣコンバータの適用例］
（降圧ＤＣ−ＤＣコンバータの第１構成例）
図１０は、実施の形態にかかる降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第１構成を示す説明図である。図１０に示すように、降圧ＤＣ−ＤＣコンバータ２００では、貫通防止回路６は、例えば、第１スイッチ７を制御する第１スイッチ信号として、制御信号ｃｎｔｌと同じ極性の信号を出力し、第２スイッチ８を制御する第２スイッチ信号として、制御信号ｃｎｔｌと逆の極性の信号を出力する。第１スイッチ７は、ＤＣ−ＤＣコンバータの入力端子１６に接続されている。第２スイッチ８は、第１スイッチ７に直列に接続されている。コイル１３は、第１スイッチ７と第２スイッチ８の接続ノードと、ＤＣ−ＤＣコンバータの出力端子１５との間に接続されている。その他の構成は、昇圧ＤＣ−ＤＣコンバータの第１構成例と同様である。また、第１信号生成部４の構成および動作については、昇圧ＤＣ−ＤＣコンバータの第１構成例において図２〜図４を参照しながら説明したとおりである。

（降圧ＤＣ−ＤＣコンバータの第２構成例）
図１１は、実施の形態にかかる降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第２構成を示す説明図である。第２構成例の降圧ＤＣ−ＤＣコンバータ２１０では、図１１に示すように、第１信号生成部４は、前記第１周期信号ｃｔおよび入力電圧Ｖｉｎに基づいてタイミング制御信号ｔｍ＿ｃｎｔｌを生成する。その他の構成は、降圧ＤＣ−ＤＣコンバータの第１構成例と同様である。第１信号生成部４の構成および動作については、昇圧ＤＣ−ＤＣコンバータの第２構成例において、図７〜図９を参照しながら説明したとおりである。

降圧ＤＣ−ＤＣコンバータの第１構成例および第２構成例のいずれにおいても、その動作については、昇圧ＤＣ−ＤＣコンバータの第１構成例において図５を参照しながら説明したとおりである。また、いずれの構成例においても、前記タイミングｔｄは、次の（３）式を満たせばよい。従って、上述したように入力電圧Ｖｉｎや出力電圧Ｖｏｕｔだけでなく、スイッチング周波数に応じてタイミングｔｄを可変させてもよい。実施の形態の降圧ＤＣ−ＤＣコンバータによれば、前記昇圧ＤＣ−ＤＣコンバータと同様に、出力電圧を制御可能な入力電圧の範囲を広くすることができる。また、スイッチング周波数を高くすることができる。

［昇降圧ＤＣ−ＤＣコンバータの適用例］
（昇降圧ＤＣ−ＤＣコンバータの第１構成例）
図１２は、実施の形態にかかる昇降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第１構成を示す説明図である。図１２に示すように、昇降圧ＤＣ−ＤＣコンバータ３００は、比較結果信号ｃｏｍｐ＿ｏｕｔのオン期間の一部をタイミング制御信号ｔｍ＿ｃｎｔｌでマスクすることによって、入力端子１６から接地へコイル電流が流れる第１ステートの期間および接地から出力端子１５へコイル電流が流れる第２ステートの期間が短くなるようにしたものである。昇降圧ＤＣ−ＤＣコンバータ３００は、第１スイッチ（ＳＷ１）７および第２スイッチ（ＳＷ２）８に加えて、第３スイッチ（ＳＷ３）１７および第４スイッチ（ＳＷ４）１８を備えている。第１スイッチ７および第２スイッチ８は、上述した降圧ＤＣ−ＤＣコンバータの例（図１０参照）と同様に接続されている。第４スイッチ１８は、ＤＣ−ＤＣコンバータの出力端子１５に接続されている。第３スイッチ１７は、第４スイッチ１８に直列に接続されている。コイル１３は、第１スイッチ７と第２スイッチ８の接続ノードと、第３スイッチ１７と第４スイッチ１８の接続ノードとの間に接続されている。

発振器３は、第１周期信号としてクロック信号ｃｋを出力する。比較部２は、クロック信号ｃｋおよび前記第１差動アンプ１の差分出力信号ｄｅｆ＿ｏｕｔに基づいて比較結果信号ｃｏｍｐ＿ｏｕｔを生成する。第２信号生成部１９は、クロック信号ｃｋ、比較結果信号ｃｏｍｐ＿ｏｕｔおよびタイミング制御信号ｔｍ＿ｃｎｔｌに基づいて第１ステート信号ｓｔ１、第２ステート信号ｓｔ２および第３ステート信号ｓｔ３を生成し、それらを制御信号として出力する。スイッチ制御回路２０は、第１ステート信号ｓｔ１、第２ステート信号ｓｔ２および第３ステート信号ｓｔ３に基づいて第１スイッチ信号、第２スイッチ信号、第３スイッチ信号および第４スイッチ信号を出力する。第１スイッチ７、第２スイッチ８、第３スイッチ１７および第４スイッチ１８の開閉は、それぞれ、第１スイッチ信号、第２スイッチ信号、第３スイッチ信号および第４スイッチ信号により制御される。

第１差動アンプ１、比較部２、発振器３、第１信号生成部４、第２信号生成部１９およびスイッチ制御回路２０は、例えば同一ＩＣに集積されている。第１スイッチ７、第２スイッチ８、第３スイッチ１７、第４スイッチ１８、第１抵抗９、第２抵抗１０、基準電圧源１１および第１コンデンサ１２は、このＩＣに外付けされていてもよいし、ＩＣに集積されていてもよい。コイル１３および出力コンデンサ１４は、例えばＩＣに外付けされている。

昇降圧ＤＣ−ＤＣコンバータ３００は、次のように３つのモードで動作する。入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも十分に大きい場合には、降圧モードで動作する。入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも十分に小さい場合には、昇圧モードで動作する。入力電圧Ｖｉｎと出力電圧Ｖｏｕｔがほぼ同じ程度である場合には、昇降圧モードとなる。

図１３は、降圧モード時のスイッチの状態を示す説明図である。図１３に示すように、降圧モードでは、第１スイッチ７および第２スイッチ８は、排他的に開閉制御される。第３スイッチ１７はオフ状態に固定され、第４スイッチ１８はオン状態に固定される。第１スイッチ７がオフ状態になると、コイル電流Ｉｌｘが入力端子１６からコイル１３を経て出力端子１５へ流れる。これを第３ステートとする。一方、第２スイッチ８がオフ状態になると、第２ステートとする。降圧モードでは、第２ステートおよび第３ステートが排他的に切り替わる。

図１４は、昇降圧モード時のスイッチの状態を示す説明図である。図１４に示すように、昇降圧モードでは、全てのスイッチが開閉制御される。第１スイッチ７および第３スイッチ１７がオン状態であり、第２スイッチ８および第４スイッチ１８がオフ状態であるときに、コイル電流Ｉｌｘが入力端子１６からコイル１３を経て接地へ流れる。これを第１ステートとする。昇降圧モードでは、第１ステート、第２ステートおよび第３ステートが排他的に切り替わる。

図１５は、昇圧モード時のスイッチの状態を示す説明図である。昇圧モードでは、第３スイッチ１７および第４スイッチ１８は、排他的に開閉制御される。第１スイッチ７はオン状態に固定され、第２スイッチ８はオフ状態に固定される。昇圧モードでは、第１ステートおよび第３ステートが排他的に切り替わる。従って、第２信号生成部１９は、動作モードに応じて適当なステートが選択されるように、第１ステート信号ｓｔ１、第２ステート信号ｓｔ２および第３ステート信号ｓｔ３を出力する。また、スイッチ制御回路２０は、動作モードおよびステートに応じて各スイッチが開閉制御されるように、第１スイッチ信号、第２スイッチ信号、第３スイッチ信号および第４スイッチ信号を出力する。

（第１信号生成部の構成例）
図１６は、第１信号生成部の構成を示す説明図である。図１６に示すように、第１信号生成部４は、上述した昇圧ＤＣ−ＤＣコンバータの第１信号生成部４の構成（図２参照）に、遅延回路３５、アンド回路３６、バッファ３７およびインバータ３８を追加した構成となっている。遅延回路３５は、第７抵抗３９および第３コンデンサ４０からなるＲＣ回路、第３コンデンサ４０の充放電を制御するトランジスタ４１、並びにインバータ４２を備えている。ＲＳフリップフロップ回路２３の出力端子には、前記バッファ３３の他に、バッファ３７およびインバータ３８が接続されている。

ＲＳフリップフロップ回路２３の出力信号は、第７抵抗３９および第３コンデンサ４０の時定数で遅延し、インバータ４２により反転されてアンド回路３６へ入力する。また、アンド回路３６には、ＲＳフリップフロップ回路２３の出力信号がバッファ３３を介して入力する。アンド回路３６は、バッファ３３の出力信号とインバータ４２の出力信号のアンド論理をとり、前記タイミング制御信号ｔｍ＿ｃｎｔｌを出力する。トランジスタ４１は、インバータ３８の出力信号によりオン、オフが制御される。

図１７は、第１信号生成部の別の構成を示す説明図である。図１７に示すように、第１信号生成部４の構成を、上述した昇圧ＤＣ−ＤＣコンバータの第１信号生成部４の別の構成（図３参照）と同様に、入力電圧Ｖｉｎのみを検出する構成としてもよい。図１６または図１７に示す第１信号生成部４において、ＲＳフリップフロップ回路２３の出力信号をｖ３とし、遅延回路３５の出力信号をｖ４とする。

（第１信号生成部の動作例）
図１８は、第１信号生成部の動作タイミングを示す説明図である。図１８に示すように、ＲＳフリップフロップ回路２３の出力信号ｖ３は、第１コンパレータ２２の非反転入力端子への入力電圧ｖ２が前記差分信号ｖ１の電圧よりも低いときにはローとなり、ｖ２がｖ１の電圧に達するとハイになる。図１６に示す構成では入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔに応じて、また、図１７に示す構成では入力電圧Ｖｉｎに応じてｖ１の電圧が変化するので、タイミング制御信号ｔｍ＿ｃｎｔｌがローからハイに遷移する前記タイミングｔｄも変化することになる。

遅延回路３５の出力信号ｖ４は、ｖ３を反転した信号であるが、遅延回路３５を経由するため、ｖ３の立ち上がりエッジから遅延時間ｔｗ遅れてハイからローに遷移する。クロック信号ｃｋに同期してｖ３がハイからローに遷移すると、遅延回路３５においてトランジスタ４１がオン状態となる。それによって、第３コンデンサ４０が放電されるので、ｖ４は、ｖ３の立ち下がりエッジに同期してローからハイに遷移する。タイミング制御信号ｔｍ＿ｃｎｔｌは、ｖ３とｖ４のアンド論理であるので、ｖ３の立ち上がりエッジからｖ４の立ち下がりエッジまでの期間でハイとなる。つまり、タイミング制御信号ｔｍ＿ｃｎｔｌがハイとなる期間は、遅延回路３５による遅延時間ｔｗにより決まる。従って、遅延回路３５の時定数は、所望のタイミング制御信号ｔｍ＿ｃｎｔｌが得られるように調整される。

なお、実施形態は上記回路構成に限定されず、ｔｗは後述のようにドライバの遅延時間以上の時間を有していればよい。例えば、ｔｗは固定時間でなくてもよいので、図１７の第２コンデンサ２５の値が異なるｖ３を生成する回路をもう１つ用い、その反転信号をｖ４としｔｍ＿ｃｎｔｌを生成してもよい。

（第２信号生成部の構成例）
図１９は、第２信号生成部の構成を示す説明図である。図１９に示すように、第２信号生成部１９は、前記比較結果信号ｃｏｍｐ＿ｏｕｔ、前記タイミング制御信号ｔｍ＿ｃｎｔｌおよび前記クロック信号ｃｋに基づいて前記第１ステート信号ｓｔ１、前記第２ステート信号ｓｔ２および前記第３ステート信号ｓｔ３を生成する論理回路である。アンド回路５５は、比較結果信号ｃｏｍｐ＿ｏｕｔとタイミング制御信号ｔｍ＿ｃｎｔｌのアンド論理を出力する。ＲＳフリップフロップ回路５７は、アンド回路５５の出力信号によってセットされる。ＲＳフリップフロップ回路５７は、インバータ５６によってクロック信号ｃｋを反転した信号によってリセットされる。インバータ５１は、比較結果信号ｃｏｍｐ＿ｏｕｔを反転する。インバータ５２は、インバータ５１の出力信号を反転する。アンド回路５３は、インバータ５２の出力信号と、ＲＳフリップフロップ回路５７のデータ端子Ｑの出力信号のアンド論理を第１ステート信号ｓｔ１として出力する。

アンド回路５４は、インバータ５１の出力信号とタイミング制御信号ｔｍ＿ｃｎｔｌのアンド論理を出力する。ナンド回路５８は、アンド回路５４の出力信号とＲＳフリップフロップ回路５７のデータ端子Ｑの出力信号のナンド論理を出力する。ナンド回路５９は、インバータ５１の出力信号とＲＳフリップフロップ回路５７のデータ端子／Ｑの出力信号（データ端子Ｑの出力信号の反転信号）のナンド論理を出力する。ナンド回路６０は、ナンド回路５８の出力信号とナンド回路５９の出力信号のナンド論理を第２ステート信号ｓｔ２として出力する。ノア回路６１は、第１ステート信号ｓｔ１と第２ステート信号ｓｔ２のノア論理を第３ステート信号ｓｔ３として出力する。

（第２信号生成部の動作例）
図２０は、第２信号生成部の動作タイミングを示す説明図である。図２０に示すように、第１ステート信号ｓｔ１は、タイミング制御信号ｔｍ＿ｃｎｔｌがローからハイに遷移する第１タイミングから、比較結果信号ｃｏｍｐ＿ｏｕｔがハイからローに遷移する第４タイミングまでの期間で、ハイとなる。第２ステート信号ｓｔ２は、その第４タイミングから、タイミング制御信号ｔｍ＿ｃｎｔｌがハイからローに遷移する第２タイミングまでの期間で、ハイとなる。第３ステート信号ｓｔ３は、比較結果信号ｃｏｍｐ＿ｏｕｔがローからハイに遷移する第３タイミングから第４タイミングまでの期間、および第２タイミングから第３タイミングまでの期間で、ハイとなる。なお、図２０に示すタイミングの例では、第２タイミングと第３タイミングが一致しているが、必ずしもそうなるというわけではない。

第１ステート信号ｓｔ１、第２ステート信号ｓｔ２および第３ステート信号ｓｔ３は、排他的にハイ状態となるが、第１ステート信号ｓｔ１、第３ステート信号ｓｔ３および第２ステート信号ｓｔ２の順で優先的にハイ状態となる。つまり、１サイクル中、まず第１ステート信号ｓｔ１のハイ期間（第１ステートの期間）が優先的に割り振られる。その残りの期間の内、次に第３ステート信号ｓｔ３のハイ期間（第３ステートの期間）が割り振られる。さらにその残りの期間で第２ステート信号ｓｔ２がハイとなり、第２ステートの期間となる。第１ステート信号ｓｔ１、第２ステート信号ｓｔ２および第３ステート信号ｓｔ３がハイとなる期間を、それぞれｔ１、ｔ２およびｔ３とする。第２信号生成部１９は、このような第１ステート信号ｓｔ１、第２ステート信号ｓｔ２および第３ステート信号ｓｔ３を出力することができるように構成される。

（昇降圧ＤＣ−ＤＣコンバータの動作例）
図２１は、昇降圧ＤＣ−ＤＣコンバータの降圧モードでの動作タイミングを示す説明図である。図２１に示すように、降圧モードでは、タイミング制御信号ｔｍ＿ｃｎｔｌがローからハイに遷移する前に、比較結果信号ｃｏｍｐ＿ｏｕｔがハイからローに遷移するので、第１ステート信号ｓｔ１がローのままである。従って、第１ステートがなく、第２ステートと第３ステートが交互に繰り返される。コイル電流Ｉｌｘは、第３ステートの期間ｔ３で増加し、第２ステートの期間ｔ２で減少する。

図２２〜図２４は、昇降圧ＤＣ−ＤＣコンバータの昇降圧モードでの動作タイミングを示す説明図である。図２２に示すように、昇降圧モードにおいて入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも大きい場合には、第１ステート信号ｓｔ１のハイ期間が第２ステート信号ｓｔ２のハイ期間よりも短くなる。従って、第１ステートの期間ｔ１が第２ステートの期間ｔ２よりも短くなる。コイル電流Ｉｌｘは、第３ステートの期間ｔ３で増加し、第１ステートの期間ｔ１で第３ステートのときよりも急峻に増加し、第２ステートの期間ｔ２で徐々に減少する。

図２３に示すように、昇降圧モードにおいて入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとがほぼ同じである場合には、第１ステート信号ｓｔ１のハイ期間と第２ステート信号ｓｔ２のハイ期間とがほぼ同じになる。従って、第１ステートの期間ｔ１と第２ステートの期間ｔ２がほぼ同じになる。コイル電流Ｉｌｘは、第３ステートの期間ｔ３でほとんど変化なく、第１ステートの期間ｔ１で増加し、第２ステートの期間ｔ２で減少する。

図２４に示すように、昇降圧モードにおいて入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも小さい場合には、第１ステート信号ｓｔ１のハイ期間が第２ステート信号ｓｔ２のハイ期間よりも長くなる。従って、第１ステートの期間ｔ１が第２ステートの期間ｔ２よりも長くなる。コイル電流Ｉｌｘは、第３ステートの期間ｔ３で減少し、第１ステートの期間ｔ１で増加し、第２ステートの期間ｔ２で第３ステートのときよりも急峻に減少する。

図２５は、昇降圧ＤＣ−ＤＣコンバータの昇圧モードでの動作タイミングを示す説明図である。図２５に示すように、昇圧モードでは、比較結果信号ｃｏｍｐ＿ｏｕｔがハイからローに遷移する前に、タイミング制御信号ｔｍ＿ｃｎｔｌがハイからローに遷移するので、第２ステート信号ｓｔ２がローのままである。従って、第２ステートがなく、第１ステートと第３ステートが交互に繰り返される。コイル電流Ｉｌｘは、第３ステートの期間ｔ３で減少し、第１ステートの期間ｔ１で増加する。

（モード切り替えについて）
図２６、図２７および図２８は、それぞれ昇降圧ＤＣ−ＤＣコンバータの降圧モード、昇降圧モードおよび昇圧モードでの典型的な動作タイミングを示す説明図である。図２６に示すように、比較結果信号ｃｏｍｐ＿ｏｕｔがハイである期間をｔｐｗｍとする。降圧モードでは、ｔｄがｔｐｗｍよりも長い（ｔｄ＞ｔｐｗｍ）。降圧モード時では、次の（４）式が成り立つ。第３ステートの期間ｔ３は、１周期Ｔからｔｄとｔｗを引いた期間にｔｐｗｍを足した期間となる（ｔ３＝ｔｐｗｍ＋（Ｔ−ｔｄ−ｔｗ））。従って、（４）式は、次の（５）式に書き換えられる。

一方、昇降圧モードでは、ｔｐｗｍは、ｔｄよりも長く、かつｔｄとｔｗを足した期間よりも短い（ｔｄ＜ｔｐｗｍ＜ｔｄ＋ｔｗ）。昇降圧モード時では、第１ステート、第２ステートおよび第３ステートでのコイル電流Ｉｌｘの増減は、それぞれ次の（６）式のｉ１、（７）式のｉ２および（８）式のｉ３で与えられる。

定常状態では、各ステートのコイル電流の増加分と減少分が等しくなるので、次の（９）式が成り立つ。従って、次の（１０）式が得られる。これを整理すると、次の（１１）式となる。

図２７に示すように、第１ステートの期間ｔ１は、ｔｐｗｍからｔｄを引いた期間となる（ｔ１＝ｔｐｗｍ−ｔｄ）。第２ステートの期間ｔ２は、ｔｄとｔｗを足してｔｐｗｍを引いた期間となる（ｔ２＝ｔｄ＋ｔｗ−ｔｐｗｍ）。第３ステートの期間ｔ３は、Ｔからｔｗを引いた期間となる（ｔ３＝Ｔ−ｔｗ）。従って、前記（１１）式は、次の（１２）式に書き換えられる。

また、昇圧モードでは、ｔｐｗｍは、ｔｄとｔｗを足した期間よりも長い（ｔｄ＋ｔｗ＜ｔｐｗｍ）。昇圧モード時では、次の（１３）式が成り立つ。図２８に示すように、第３ステートの期間ｔ３は、Ｔからｔｐｗｍを引いた期間にｔｄを足した期間となる（ｔ３＝ｔｄ＋（Ｔ−ｔｐｗｍ））。従って、（１３）式は、次の（１４）式に書き換えられる。

昇降圧ＤＣ−ＤＣコンバータが降圧モードとして動作するのは、ｔｄとｔｐｗｍが等しくなる（ｔｄ＝ｔｐｗｍ）までである。従って、これを降圧モードにおいて導出された前記（５）式に代入すると、次の（１５）式となる。一方、昇降圧モードにおいて導出された前記（１２）式にも代入すると、同じ（１５）式となる。このことから、（１５）式で表される入出力関係を境にして降圧モードと昇降圧モードが切り替わることになる。

昇降圧ＤＣ−ＤＣコンバータが昇圧モードとして動作するのは、ｔｐｗｍが、ｔｄとｔｗを足した期間に等しく（ｔｐｗｍ＝ｔｄ＋ｔｗ）なってからである。従って、これを昇圧モードにおいて導出された前記（１４）式に代入すると、次の（１６）式となる。一方、前記（１２）式にも代入すると、同じ（１６）式となる。このことから、（１６）式で表される入出力関係を境にして昇降圧モードと昇圧モードが切り替わることになる。

（タイミング制御信号ｔｍ＿ｃｎｔｌのハイ期間ｔｗの最適化について）
前記（１５）式および前記（１６）式より、タイミング制御信号ｔｍ＿ｃｎｔｌのハイ期間ｔｗが昇降圧モードの動作領域を決めることがわかる。従って、ｔｗの最適化を図ることが重要である。昇降圧モードでは、第１〜第４の４つのスイッチを制御する必要があるため、降圧モードおよび昇圧モードよりも効率が劣る。それゆえ、できるだけ降圧モードと昇圧モードで動作させるのが望ましい。

図２９は、理想的な昇降圧モードの動作領域を示す説明図である。図２９に示すように、降圧モードの最大オンデューティで制御できる限界（破線Ａで示す）と昇圧モードの最小オンデューティで制御できる限界（破線Ｂで示す）の間を昇降圧モードとするのが理想的である。実施の形態の昇降圧ＤＣ−ＤＣコンバータでは、タイミング制御信号ｔｍ＿ｃｎｔｌを用いない場合と比べて、最小オン時間を短く制御することができるので、昇降圧モードの動作領域をより一層狭くすることができる。比較のため、図２９に、タイミング制御信号ｔｍ＿ｃｎｔｌを用いない場合の昇圧モードの最小オンデューティで制御できる限界を二点鎖線Ｃで示す。

降圧モードの最大オンデューティで制御できる限界は、第２ステートの最小時間の限界であり、これはドライバの遅延時間に相当する。また、昇圧モードの最小オンデューティで制御できる限界は、第１ステートの最小時間の限界であり、これもドライバの遅延時間に相当する。従って、昇降圧モードの動作領域を小さくするためには、ｔｗをドライバの遅延時間にするのが望ましい。

（タイミングｔｄについて）
前記（５）式より、降圧モード時のｔｄの範囲は、次の（１７）式で表される。ただし、ｔｏｎ＿ｍｉｎは、前記ｔｐｗｍの最小オン時間である。

前記（１２）式より、昇降圧モード時のｔｄの範囲は、次の（１８）式で表される。

前記（１４）式より、昇圧モード時のｔｄの範囲は、次の（１９）式で表される。

図３０は、Ｖｏｕｔ／Ｖｉｎに対するｔｄの範囲を示す説明図である。例えば、スイッチング周波数ｆｓｗを２．４ＭＨｚとし、ｔｗを２０ｎｓとし、ｔｏｎ＿ｍｉｎを５０ｎｓとする場合、前記（１７）式、（１８）式および（１９）式より、Ｖｏｕｔ／Ｖｉｎに対してｔｄは、図３０の斜線で示す範囲となる。従って、例えばＶｏｕｔ／Ｖｉｎが０．５〜１．５の範囲であるという仕様の場合、ｔｄ／Ｔを０．６に固定してもよい。しかし、Ｖｏｕｔ／Ｖｉｎが０．２〜１．５の範囲であるという仕様の場合には、ｔｄをＶｏｕｔ／Ｖｉｎに応じて可変させる必要がある。

実施の形態の昇降圧ＤＣ−ＤＣコンバータによれば、第１ステートの期間ｔ１および第２ステートの期間ｔ２を、タイミング制御信号ｔｍ＿ｃｎｔｌを用いない場合よりも短く制御することができる。それによって、図３１および図３２に示すように、モードの切り替え時に出力電圧が大きく変動するのを抑制または防止することができる。また、昇降圧モードにおいて動作効率が低下するのを抑制または防止することができる。

図３１は、実施の形態の昇降圧ＤＣ−ＤＣコンバータによるモード切り替え時の出力電圧の変動を示す説明図である。図３２は、タイミング制御信号ｔｍ＿ｃｎｔｌを用いない場合のモード切り替え時の出力電圧の変動を示す説明図である。ただし、図３１および図３２は、コイル１３のインダクタを１．５μＨとし、出力コンデンサ１４の容量を２．０μＦとし、スイッチング周波数を２．４ＭＨｚとし、出力電圧Ｖｏｕｔを３．２Ｖとし、出力電流Ｉｏを４００ｍＡとし、入力電圧Ｖｉｎを１ｍｓあたり５．０Ｖから２．５Ｖに変化させたときの出力電圧の変動である。両図を比較して明らかなように、実施の形態にかかる昇降圧ＤＣ−ＤＣコンバータでは、出力電圧の変動が殆どないことがわかる。

（昇降圧ＤＣ−ＤＣコンバータの第２構成例）
図３３は、実施の形態にかかる昇降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第２構成を示す説明図である。第２構成例の昇降圧ＤＣ−ＤＣコンバータ３１０では、図３３に示すように、第１信号生成部４は、クロック信号ｃｋおよび入力電圧Ｖｉｎに基づいて、タイミング制御信号ｔｍ＿ｃｎｔｌの代わりに、ブースト信号ｂｏｏｓｔとバック信号ｂｕｃｋを出力する。第２信号生成部１９は、比較結果信号ｃｏｍｐ＿ｏｕｔ、ブースト信号ｂｏｏｓｔおよびバック信号ｂｕｃｋに基づいて第１ステート信号ｓｔ１、第２ステート信号ｓｔ２および第３ステート信号ｓｔ３を生成する。その他の構成は、昇降圧ＤＣ−ＤＣコンバータの第１構成例と同様である。

図３４は、第１信号生成部の構成を示す説明図であり、図３５は、第１信号生成部の別の構成を示す説明図である。図３６は、第１信号生成部の動作タイミングを示す説明図である。第１信号生成部４は、図３４または図３５に示すように、ＲＳフリップフロップ回路２３の出力信号をバッファ３３を介してそのままブースト信号ｂｏｏｓｔとして出力し、遅延回路３５の出力信号をバッファ４３を介してそのままバック信号ｂｕｃｋとして出力する。つまり、この第２構成例では、第１信号生成部４は、第１構成例（図１６または図１７参照）においてタイミング制御信号ｔｍ＿ｃｎｔｌの元となる２つの信号（ＲＳフリップフロップ回路２３の出力信号と遅延回路３５の出力信号）を、アンド論理をとらずにそのまま出力する。従って、図３６に示すように、前記タイミングｔｄは、ブースト信号ｂｏｏｓｔがローからハイに遷移するタイミングとなる。また、前記ｔｗは、ブースト信号ｂｏｏｓｔがローからハイに遷移するタイミングから、バック信号ｂｕｃｋがハイからローに遷移するタイミングまでとなる。このｔｗの期間が、前記第１構成例のタイミング制御信号ｔｍ＿ｃｎｔｌのハイ期間に相当する。

図３７は、第２信号生成部の構成を示す説明図であり、図３８は、第２信号生成部の動作タイミングを示す説明図である。図３７に示すように、第２信号生成部１９は、前記比較結果信号ｃｏｍｐ＿ｏｕｔ、前記ブースト信号ｂｏｏｓｔおよび前記バック信号ｂｕｃｋに基づいて前記第１ステート信号ｓｔ１、前記第２ステート信号ｓｔ２および前記第３ステート信号ｓｔ３を生成する論理回路である。アンド回路７１は、比較結果信号ｃｏｍｐ＿ｏｕｔとブースト信号ｂｏｏｓｔのアンド論理を第１ステート信号ｓｔ１として出力する。インバータ７２は、比較結果信号ｃｏｍｐ＿ｏｕｔを反転する。アンド回路７３は、インバータ７２の出力信号とバック信号ｂｕｃｋのアンド論理を第２ステート信号ｓｔ２として出力する。ノア回路７４は、第１ステート信号ｓｔ１と第２ステート信号ｓｔ２のノア論理を第３ステート信号ｓｔ３として出力する。前記第１構成例のタイミング制御信号ｔｍ＿ｃｎｔｌがブースト信号ｂｏｏｓｔとバック信号ｂｕｃｋに分けられただけであるので、図３８に示すように、第２信号生成部１９の動作タイミングは、第１構成例における第２信号生成部１９の動作タイミング（図２０参照）と同様である。

図３９〜図４３は、昇降圧ＤＣ−ＤＣコンバータの第２構成例の動作タイミングを示す説明図である。前記第１構成例のタイミング制御信号ｔｍ＿ｃｎｔｌがブースト信号ｂｏｏｓｔとバック信号ｂｕｃｋに分けられただけであるので、図３９〜図４３に示すように、第２構成例の動作タイミングは、第１構成例の動作タイミング（図２１〜図２５参照）と同様である。図３９、図４０、図４１、図４２および図４３の動作状態は、それぞれ図２１、図２２、図２３、図２４および図２５の動作状態に対応する。

（昇降圧ＤＣ−ＤＣコンバータの第３構成例）
図４４は、実施の形態にかかる昇降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第３構成を示す説明図である。第３構成例の昇降圧ＤＣ−ＤＣコンバータ３２０は、図４４に示すように、コイル電流のピークを検出するＣモード（電流モード）のＤＣ−ＤＣコンバータである。第１スイッチ７と入力端子１６の間には、第１センス抵抗８１が接続されている。第１センス抵抗８１により、コイル１３を流れる電流が電圧に変換される。第１センス抵抗８１には、電流検出部８２が接続されている。電流検出部８２は、第１センス抵抗８１からの入力電圧を電流Ｉｓｅｎｓｅに変換する。電流検出部８２は、スイッチ８４を介して補償回路８３に接続されている。スイッチ８４は、アンド回路８６の出力信号により開閉制御される。アンド回路８６は、比較部２から出力される比較結果信号ｃｏｍｐ＿ｏｕｔとスイッチ制御回路２０から出力される第１スイッチ信号のアンド論理を出力する。スイッチ８４がオン状態のときに電流センスが実施される。

電流検出部８２と補償回路８３との接続ノードには、第８抵抗８５が接続されている。この第８抵抗８５により、電流Ｉｓｅｎｓｅは電圧Ｖｓｅｎｓｅに変換される。電圧Ｖｓｅｎｓｅは、電流Ｉｓｅｎｓｅに第８抵抗８５の抵抗値を乗じた大きさとなる。補償回路８３は、電圧Ｖｓｅｎｓｅにスロープ補償を行い、スロープ補償出力ｓｌｐ＿ｏｕｔを出力する。比較部２は、第２コンパレータ８７およびＳＲフリップフロップ回路８８を備えている。第２コンパレータ８７の反転入力端子および非反転入力端子には、それぞれスロープ補償出力ｓｌｐ＿ｏｕｔおよび差分出力信号ｄｅｆ＿ｏｕｔが入力する。ＳＲフリップフロップ回路８８のセット端子およびリセット端子には、それぞれクロック信号ｃｋおよび第２コンパレータ８７の出力信号が入力する。ＳＲフリップフロップ回路８８は、データ端子から比較結果信号ｃｏｍｐ＿ｏｕｔを出力する。

電流検出部８２、補償回路８３、スイッチ８４、第８抵抗８５およびアンド回路８６は、例えば第１差動アンプ１、比較部２、発振器３、第１信号生成部４、第２信号生成部１９およびスイッチ制御回路２０とともに同一ＩＣに集積されている。第１センス抵抗８１は、このＩＣに外付けされていてもよいし、ＩＣに集積されていてもよい。その他の構成は、昇降圧ＤＣ−ＤＣコンバータの第１構成例と同様である。なお、第１スイッチ７がトランジスタ（例えば、ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成される場合には、第１センス抵抗８１として第１スイッチ７のトランジスタのオン抵抗を利用してもよい。

図４５〜図４７は、昇降圧ＤＣ−ＤＣコンバータの第３構成例の動作タイミングを示す説明図であり、図４５は降圧モード時、図４６は昇降圧モード時、図４７は昇圧モード時の図である。これらの図に示すように、クロック信号ｃｋがローからハイに遷移すると、ＳＲフリップフロップ回路８８がセットされるので、比較結果信号ｃｏｍｐ＿ｏｕｔがローからハイに遷移する。比較結果信号ｃｏｍｐ＿ｏｕｔがハイであるときには第１スイッチ信号がハイになるので、アンド回路８６の出力信号がハイになり、スイッチ８４がオン状態となる。従って、電流センスが開始される。第２コンパレータ８７においてスロープ補償出力ｓｌｐ＿ｏｕｔが差分出力信号ｄｅｆ＿ｏｕｔと比較され、スロープ補償出力ｓｌｐ＿ｏｕｔが差分出力信号ｄｅｆ＿ｏｕｔに達すると、ＳＲフリップフロップ回路８８がリセットされるので、比較結果信号ｃｏｍｐ＿ｏｕｔがハイからローに遷移する。このようにして、比較結果信号ｃｏｍｐ＿ｏｕｔが生成される。そして、比較結果信号ｃｏｍｐ＿ｏｕｔと、第１信号生成部４から出力されるタイミング制御信号ｔｍ＿ｃｎｔｌとの関係により、第３構成例の動作タイミングは、第１構成例の動作タイミング（図２１〜図２５参照）と同様になる。

（降圧ＤＣ−ＤＣコンバータの第３構成例）
図４８は、実施の形態にかかる降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第３構成を示す説明図である。図４８に示すように、第３構成例の降圧ＤＣ−ＤＣコンバータ２２０では、コイル１３と出力コンデンサ１４との接続ノードと、出力端子１５との間に、第２センス抵抗９１が接続されている。第１信号生成部４は、第３差動アンプ９２および第３コンパレータ９３を備えている。第２センス抵抗９１により、出力電流Ｉｏが電圧に変換される。第３差動アンプ９２の反転入力端子は、コイル１３と出力コンデンサ１４との接続ノードに接続されている。第３差動アンプ９２の非反転入力端子は、出力端子１５に接続されている。従って、第３差動アンプ９２は、第２センス抵抗９１の両端の電圧の差を差分信号ｖ１として出力する。

出力電流Ｉｏが大きくなると差分信号ｖ１は小さくなり、出力電流Ｉｏが小さくなると差分信号ｖ１は大きくなる。差分信号ｖ１は、第３コンパレータ９３の反転入力端子に入力する。第３コンパレータ９３の非反転入力端子には、発振器３から第１周期信号ｃｔが入力する。第３コンパレータ９３は、アンド回路等の第２信号生成部５へタイミング制御信号ｔｍ＿ｃｎｔｌを出力する。タイミング制御信号ｔｍ＿ｃｎｔｌは、第１周期信号ｃｔの電圧が差分信号ｖ１の電圧よりも低いときにはローとなり、ｃｔの電圧がｖ１の電圧に達するとハイになる。

その他の構成は、降圧ＤＣ−ＤＣコンバータの第２構成例と同様である。第３差動アンプ９２および第３コンパレータ９３は、例えば第１差動アンプ１、比較部２、発振器３、第２信号生成部５および貫通防止回路６とともに同一ＩＣに集積されている。第２センス抵抗９１は、このＩＣに外付けされていてもよいし、ＩＣに集積されていてもよい。

（第３構成例の降圧ＤＣ−ＤＣコンバータの動作例）
図４９は、軽負荷から重負荷に変わるときの第３構成例の降圧ＤＣ−ＤＣコンバータの動作タイミングを示す説明図である。図４９に示すように、出力端子１５に接続された負荷（図４８において、省略）が軽負荷から重負荷に変わると、出力電流Ｉｏが大きくなる。このとき、入力端子１６を介して入力電圧Ｖｉｎの供給源から流れ込む電流が出力電流Ｉｏの増大に追随できないと、出力電流Ｉｏの増加分は、出力コンデンサ１４に蓄積された電荷によってまかなわれる。そのため、出力電圧Ｖｏｕｔが一時的に下がる。また、出力電流Ｉｏが大きくなると、第２センス抵抗９１での電圧降下が大きくなるので、第２センス抵抗９１の両端の電圧差が大きくなる。従って、出力電流Ｉｏの増大と同時に差分信号ｖ１（図４９に一点鎖線で示す）が小さくなる。

差分信号ｖ１が小さくなると、第３コンパレータ９３において第１周期信号ｃｔの電圧が差分信号ｖ１の電圧よりも低い期間が短くなる。つまり、タイミング制御信号ｔｍ＿ｃｎｔｌがローからハイに遷移するタイミングｔｄが早くなる。図４９では、タイミング制御信号ｔｍ＿ｃｎｔｌの立ち上がりタイミングがｔｄからｔｄ１（ｔｄ１＜ｔｄ）になっている。一方、出力電流Ｉｏが大きくなった直後においては、比較結果信号ｃｏｍｐ＿ｏｕｔに大きな変化はないので、タイミング制御信号ｔｍ＿ｃｎｔｌの立ち上がりタイミングが早くなった分、制御信号ｃｎｔｌのオン期間が長くなる。図４９では、制御信号ｃｎｔｌのオン期間がｔｃからｔｃ１（ｔｃ１＞ｔｃ）になっている。制御信号ｃｎｔｌのオン期間が長くなることによって、入力端子１６を介して入力電圧Ｖｉｎの供給源から流れ込む電流量が増えるので、一時的に下がった出力電圧Ｖｏｕｔが短時間で元の電圧に回復することになる。

図５０は、重負荷から軽負荷に変わるときの第３構成例の降圧ＤＣ−ＤＣコンバータの動作タイミングを示す説明図である。図５０に示すように、負荷が重負荷から軽負荷に変わると、出力電流Ｉｏが小さくなる。このとき、入力端子１６を介して入力電圧Ｖｉｎの供給源から流れ込む電流が出力電流Ｉｏの減少に追随できないと、コイル１３に流れる過剰な電流が出力コンデンサ１４へ流れる。そのため、出力コンデンサ１４に蓄積される電荷量が増えるので、出力電圧Ｖｏｕｔが一時的に上がる。また、出力電流Ｉｏが小さくなると、第２センス抵抗９１での電圧降下が小さくなるので、第２センス抵抗９１の両端の電圧差が小さくなる。従って、出力電流Ｉｏの減少と同時に差分信号ｖ１（図５０に一点鎖線で示す）が大きくなる。

差分信号ｖ１が大きくなると、第３コンパレータ９３において第１周期信号ｃｔの電圧が差分信号ｖ１の電圧よりも低い期間が長くなるので、タイミング制御信号ｔｍ＿ｃｎｔｌがローからハイに遷移するタイミングｔｄが遅くなる。図５０では、タイミング制御信号ｔｍ＿ｃｎｔｌの立ち上がりタイミングがｔｄからｔｄ２（ｔｄ２＞ｔｄ）になっている。一方、出力電流Ｉｏが小さくなった直後においては、比較結果信号ｃｏｍｐ＿ｏｕｔに大きな変化はないので、タイミング制御信号ｔｍ＿ｃｎｔｌの立ち上がりタイミングが遅くなった分、制御信号ｃｎｔｌのオン期間が短くなる。図５０では、制御信号ｃｎｔｌのオン期間がｔｃからｔｃ２（ｔｃ２＜ｔｃ）になっている。制御信号ｃｎｔｌのオン期間が短くなることによって、入力端子１６を介して入力電圧Ｖｉｎの供給源から流れ込む電流量が減るので、一時的に上がった出力電圧Ｖｏｕｔが短時間で元の電圧に回復することになる。

図５１は、負荷が急変したときの特性を示す説明図である。入力電圧Ｖｉｎは５．０Ｖであり、出力電圧Ｖｏｕｔは１．２Ｖであり、コイル１３のインダクタＬは１．５μＨであり、出力コンデンサ１４の容量Ｃｏｕｔは４．７μＦであり、スイッチング周波数ｆｓｗは２．５ＭＨｚである。図４８に示す降圧ＤＣ−ＤＣコンバータの第３構成例を実施例とし、図１１に示す降圧ＤＣ−ＤＣコンバータの第２構成例を比較例とする。図５１に示すように、実施例の方が比較例よりも、出力電流Ｉｏの急変に対して出力電圧Ｖｏｕｔが早く回復しているのがわかる。つまり、出力電流Ｉｏの変化に基づいてタイミング制御信号ｔｍ＿ｃｎｔｌの立ち上がりタイミングを制御することによって、負荷の急変時の特性を改善することができる。

（昇圧ＤＣ−ＤＣコンバータの第３構成例）
図５２は、実施の形態にかかる昇圧ＤＣ−ＤＣコンバータを搭載する電子機器の第３構成を示す説明図である。図５２に示すように、第３構成例の昇圧ＤＣ−ＤＣコンバータ１２０では、第１スイッチ７と出力コンデンサ１４との接続ノードと、出力端子１５との間に、第２センス抵抗９１が接続されている。第１信号生成部４は、第３差動アンプ９２および第３コンパレータ９３を備えている。第３差動アンプ９２の反転入力端子は、第１スイッチ７と出力コンデンサ１４との接続ノードに接続されている。第２センス抵抗９１、第３差動アンプ９２および第３コンパレータ９３についての他の構成は、前記降圧ＤＣ−ＤＣコンバータの第３構成例と同様である。また、その他の構成は、昇圧ＤＣ−ＤＣコンバータの第２構成例と同様である。また、この第３構成例の動作例は、前記降圧ＤＣ−ＤＣコンバータの第３構成例の動作例と同様である。

（昇降圧ＤＣ−ＤＣコンバータの第４構成例）
図５３は、実施の形態にかかる昇降圧ＤＣ−ＤＣコンバータを搭載する電子機器の第４構成を示す説明図である。図５３に示すように、第４構成例の昇降圧ＤＣ−ＤＣコンバータ３３０では、第４スイッチ１８と出力コンデンサ１４との接続ノードと、出力端子１５との間に、第２センス抵抗９１が接続されている。第２センス抵抗９１の両端の電圧ＶａおよびＶｂは、第１信号生成部４に供給される。第２センス抵抗９１は、例えば第１差動アンプ１、比較部２、発振器３、第１信号生成部４、第２信号生成部１９およびスイッチ制御回路２０とともに同一ＩＣに集積されていてもよいし、このＩＣに外付けされていてもよい。その他の構成は、昇降圧ＤＣ−ＤＣコンバータの第２構成例と同様である。

図５４は、第１信号生成部の構成を示す説明図である。図５４に示すように、第１信号生成部４は、図３４に示す構成に加えて、第４差動アンプ９６、第２電流源９７、第３電流源９８および第９抵抗９９を備えている。第４差動アンプ９６の反転入力端子には、第２センス抵抗９１の、出力コンデンサ１４側の端部の電圧Ｖｂが供給される。第４差動アンプ９６の非反転入力端子は、第２センス抵抗９１の、出力端子１５側の端部の電圧Ｖａが供給される。従って、第４差動アンプ９６は、第２センス抵抗９１の両端の電圧の差を出力する。第３電流源９８は、第４差動アンプ９６の出力端子と第１コンパレータ２２の反転入力端子との間に接続されており、第４差動アンプ９６の出力電圧に応じて電流Ｉ２を流す。

第２電流源９７は、第２差動アンプ２１の出力端子と第１コンパレータ２２の反転入力端子との間に接続されており、第２差動アンプ２１の出力電圧に応じて電流Ｉ１を流す。第９抵抗９９の一端は、第１コンパレータ２２の反転入力端子に接続されている。第９抵抗９９の他端は、接地されている。電流Ｉ１と電流Ｉ２は、合流して第９抵抗９９を流れる。第９抵抗９９によって、第９抵抗９９を流れる電流が電圧に変換され、その電圧が第１コンパレータ２２の反転入力端子に供給される。その他の構成は、図３４に示す第１信号生成部４の構成と同様である。

（第４構成例の昇降圧ＤＣ−ＤＣコンバータの動作例）
図５５は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが同じである状態で軽負荷から重負荷に変わるときの第４構成例の昇降圧ＤＣ−ＤＣコンバータの動作タイミングを示す説明図である。図５５に示すように、出力端子１５に接続された負荷（図５３において、省略）が軽負荷から重負荷に変わると、出力電流Ｉｏが大きくなる。それによって、第２センス抵抗９１の両端の電圧差が大きくなり、第４差動アンプ９６の出力電圧が小さくなる。電流Ｉ２が小さくなり、第９抵抗９９を流れる合計の電流量が減るので、出力電流Ｉｏの増大と同時に第１コンパレータ２２の反転入力端子への入力電圧ｖ１（図５５に一点鎖線で示す）が下がる。従って、第１コンパレータ２２において非反転入力端子への入力電圧ｖ２が電圧ｖ１よりも低い期間が短くなる。

つまり、ブースト信号ｂｏｏｓｔがローからハイに遷移するタイミングｔｄが早くなり、それに伴って、バック信号ｂｕｃｋがハイからローに遷移するタイミングが早くなる。図５５では、ブースト信号ｂｏｏｓｔの立ち上がりタイミングがｔｄからｔｄ３（ｔｄ３＜ｔｄ）になっている。ブースト信号ｂｏｏｓｔの立ち上がりタイミングとバック信号ｂｕｃｋの立ち下がりタイミングが早くなった分、第１ステート信号ｓｔ１のオン期間が長くなり、第２ステート信号ｓｔ２のオン期間が短くなる。図５５では、第１ステート信号ｓｔ１のオン期間がｔ１からｔ１＿１（ｔ１＿１＞ｔ１）となり、第２ステート信号ｓｔ２のオン期間がｔ２からｔ２＿１（ｔ２＿１＜ｔ２）になっている。従って、コイル１３にエネルギーが短時間で充電されるので、負荷が急変したときの特性が改善される。

図５６は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが同じである状態で重負荷から軽負荷に変わるときの第４構成例の昇降圧ＤＣ−ＤＣコンバータの動作タイミングを示す説明図である。図５６に示すように、負荷が重負荷から軽負荷に変わると、出力電流Ｉｏが小さくなる。それによって、第２センス抵抗９１の両端の電圧差が小さくなり、第４差動アンプ９６の出力電圧が大きくなる。電流Ｉ２が大きくなり、第９抵抗９９を流れる合計の電流量が増えるので、出力電流Ｉｏの減少と同時に第１コンパレータ２２の反転入力端子への入力電圧ｖ１（図５６に一点鎖線で示す）が上がる。従って、電圧ｖ２が電圧ｖ１よりも低い期間が長くなるので、ブースト信号ｂｏｏｓｔの立ち上がりタイミングおよびバック信号ｂｕｃｋの立ち下がりタイミングが遅くなる。図５６では、ブースト信号ｂｏｏｓｔの立ち上がりタイミングがｔｄからｔｄ４（ｔｄ４＞ｔｄ）になっている。ブースト信号ｂｏｏｓｔとバック信号ｂｕｃｋのタイミングが遅くなった分、第１ステート信号ｓｔ１のオン期間が短くなり、第２ステート信号ｓｔ２のオン期間が長くなる。図５６では、第１ステート信号ｓｔ１のオン期間がｔ１からｔ１＿２（ｔ１＿２＜ｔ１）となり、第２ステート信号ｓｔ２のオン期間がｔ２からｔ２＿２（ｔ２＿２＞ｔ２）になっている。従って、コイル１３のエネルギーが短時間で放電されるので、負荷が急変したときの特性が改善される。なお、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが同じでない状態において負荷が急変した場合も同様である。

実施の形態によれば、スイッチング周波数ｆｓｗを高くして入力電圧Ｖｉｎの範囲を広くすることができるので、例えば携帯機器等に内蔵されるＤＣ−ＤＣコンバータに適用することによって、携帯機器の動作時間を長くすることができる。また、出力電圧Ｖｏｕｔにおけるリップルが小さくなるので、コイル１３や出力コンデンサ１４等の外付け部品を小さくすることができる。

なお、差動アンプおよび差分出力信号は、それぞれ誤差アンプおよび誤差出力信号と読み替えることができる。また、ＤＣ−ＤＣコンバータ、第１信号生成部および第２信号生成部の構成は、上述した例に限らない。さらに、実施の形態中に記載した式は、理想的な式であり、実際の損失等を考慮した場合には各式から若干ずれることがある。

上述する実施形態は、例えば、比較部、第１信号生成部および第２信号生成部を有する。比較部は、出力電圧および基準電圧の差分と所定の周期を有する第１周期信号とを比較した比較結果を、第１周期信号の第１タイミングに対して所定の時間が経過した後に出力する。第１信号生成部は、第１タイミングに対して所定の時間が経過する前は第１の状態であって、所定の時間が経過した後の比較結果が比較部から出力されている期間に第１の状態から第２の状態に遷移するタイミング制御信号を出力する。第２信号生成部は、比較結果およびタイミング制御信号に応じて、出力電圧を制御する制御信号を生成する。

なお、比較部、第１信号生成部および第２信号生成部は、次の構成でもよい。比較部は、出力電圧および基準電圧の差分と所定の周期を有する第１周期信号とを比較した比較結果を出力する。第１信号生成部は、次のようなタイミング制御信号を出力する。タイミング制御信号は、入力電圧が出力電圧よりも高いモードにおいて、比較結果が第３の状態にある期間中に第１の状態から第２の状態に遷移した後第１の状態に遷移する。また、タイミング制御信号は、入力電圧が出力電圧にほぼ等しいモードにおいて、比較結果が第４の状態にあるときに第１の状態から第２の状態に遷移し、比較結果が第４の状態から第３の状態に遷移した後第３の状態にある期間中に、第２の状態から第１の状態に遷移する。また、タイミング制御信号は、入力電圧が出力電圧よりも低いモードにおいて、比較結果が第４の状態にある期間中に、第１の状態から第２の状態に遷移した後第２の状態から第１の状態に遷移する。第２信号生成部は、比較結果およびタイミング制御信号に応じて、次のような制御信号を生成する。例えば、タイミング制御信号が第１の状態から第２の状態に遷移する第１タイミングから、比較結果が第４の状態から第３の状態に遷移する第４タイミングまでの期間を、第１ステートとする。第４タイミングから、タイミング制御信号が第２の状態から第１の状態に遷移する第２タイミングまでの期間を、第２ステートとする。比較結果が第３の状態から第４の状態に遷移する第３タイミングから第４タイミングまでの期間、および第２タイミングから第３タイミングまでの期間を、第３ステートとする。第２信号生成部は、第１ステート、第３ステート、第２ステートの順で優先的、かつ排他的に切り替える第１ステート信号、第２ステート信号および第３ステート信号を制御信号として出力する。

以上に述べた実施形態によれば、出力電圧を制御可能な入力電圧の範囲を広くすることができる出力電圧制御装置、出力電圧制御方法および電子機器が提供される。また、スイッチング周波数を高くすることができる出力電圧制御装置、出力電圧制御方法および電子機器が提供される。また、モード切り替え時の出力電圧の変動を抑制または防止することができる出力電圧制御装置、出力電圧制御方法および電子機器が提供される。また、動作効率の低下を抑制または防止することができる出力電圧制御装置、出力電圧制御方法および電子機器が提供される。

以上に述べた実施形態によれば、比較部から出力される比較結果の一部がタイミング制御信号によりマスクされるので、制御信号の出力時間が比較結果の出力時間よりも短くなる。すなわち、コンパレータ等の電流制御を行う素子の応答時間よりも短い時間でスイッチング制御が行われる。

従って、以上に述べた実施形態によれば、出力電圧を制御可能な入力電圧の範囲が広くなる。また、スイッチング周波数を高くすることができるという効果を奏する。また、モード切り替え時の出力電圧の変動を抑制または防止することができるという効果を奏する。また、動作効率の低下を抑制または防止することができるという効果を奏する。

上述した各実施の形態に関し、さらに以下の付記を開示する。

（付記１）出力電圧および基準電圧の差分と所定の周期を有する第１周期信号とを比較した比較結果を、前記第１周期信号の第１タイミングに対して所定の時間が経過した後に出力する比較部と、前記第１タイミングに対して前記所定の時間が経過する前は第１の状態であって、前記所定の時間が経過した後の比較結果が前記比較部から出力されている期間に前記第１の状態から第２の状態に遷移するタイミング制御信号を出力する第１信号生成部と、前記比較結果および前記タイミング制御信号に応じて、前記出力電圧を制御する制御信号を生成する第２信号生成部と、を有することを特徴とする出力電圧制御装置。

（付記２）前記第１信号生成部は、前記第１の状態と前記第２の状態との間で遷移するタイミングを、入力電圧および前記出力電圧に応じて調整することを特徴とする付記１に記載の出力電圧制御装置。

（付記３）前記第１信号生成部は、前記入力電圧および基準電圧の差分と、前記第１周期信号と同じ周期を有する第２周期信号とを比較し、前記第１周期信号および前記第２周期信号の大小関係が反転するタイミングに応じて前記第１の状態と前記第２の状態との間で遷移するタイミングを調整することを特徴とする付記１に記載の出力電圧制御装置。

（付記４）出力電圧および基準電圧の差分と所定の周期を有する第１周期信号とを比較した比較結果を出力する比較部と、入力電圧が出力電圧よりも高いモードにおいて前記比較結果が第３の状態にある期間中に第１の状態から第２の状態に遷移した後前記第１の状態に遷移し、前記入力電圧が前記出力電圧にほぼ等しいモードにおいて前記比較結果が第４の状態にあるときに前記第１の状態から前記第２の状態に遷移し、前記比較結果が前記第４の状態から前記第３の状態に遷移した後前記第３の状態にある期間中に、前記第２の状態から前記第１の状態に遷移し、前記入力電圧が前記出力電圧よりも低いモードにおいて前記比較結果が前記第４の状態にある期間中に、前記第１の状態から前記第２の状態に遷移した後前記第２の状態から前記第１の状態に遷移するタイミング制御信号を出力する第１信号生成部と、前記比較結果および前記タイミング制御信号に応じて、前記出力電圧を制御する制御信号を生成する第２信号生成部と、を有することを特徴とする出力電圧制御装置。

（付記５）前記第１信号生成部は、前記第１の状態と前記第２の状態との間で遷移するタイミングを、前記入力電圧および前記出力電圧に応じて調整して第１比較信号を生成し、前記第１比較信号に対して時間差を有する第２比較信号を生成し、前記第１比較信号および前記第２比較信号に応じて、前記タイミング制御信号を生成することを特徴とする付記４に記載の出力電圧制御装置。

（付記６）前記第１信号生成部は、前記第１の状態と前記第２の状態との間で遷移するタイミングを、前記入力電圧および基準電圧に応じて調整して第１比較信号を生成し、前記第１比較信号に対して時間差を有する第２比較信号を生成し、前記第１比較信号および前記第２比較信号に応じて、前記タイミング制御信号を生成することを特徴とする付記４に記載の出力電圧制御装置。

（付記７）前記第２信号生成部は、前記タイミング制御信号が前記第１の状態から前記第２の状態に遷移する第１タイミングから前記比較結果が前記第４の状態から前記第３の状態に遷移する第４タイミングまでの期間の第１ステート、前記第４タイミングから前記タイミング制御信号が前記第２の状態から前記第１の状態に遷移する第２タイミングまでの期間の第２ステート、並びに前記比較結果が前記第３の状態から前記第４の状態に遷移する第３タイミングから前記第４タイミングまでの期間および前記第２タイミングから前記第３タイミングまでの期間の第３ステートを、前記第１ステート、前記第３ステート、前記第２ステートの順で優先的、かつ排他的に切り替える第１ステート信号、第２ステート信号および第３ステート信号を前記制御信号として出力することを特徴とする付記４〜６のいずれか一つに記載の出力電圧制御装置。

（付記８）前記第１周期信号は、出力電圧制御装置に電気的に接続されるコイルを流れる電流を検出した電流検出信号であることを特徴とする付記４〜７のいずれか一つに記載の出力電圧制御装置。

（付記９）出力電圧および基準電圧の差分と所定の周期を有する第１周期信号とを比較した結果として前記第１周期信号の第１タイミングに対して所定の時間が経過した後に出力される比較結果を生成し、前記第１タイミングに対して前記所定の時間が経過する前は第１の状態であって、前記所定の時間が経過した後の比較結果が出力されている期間に前記第１の状態から第２の状態に遷移するタイミング制御信号を生成し、前記比較結果および前記タイミング制御信号に応じて、前記出力電圧を制御する制御信号を生成することを特徴とする出力電圧制御方法。

（付記１０）出力電圧および基準電圧の差分と所定の周期を有する第１周期信号とを比較した比較結果を生成し、入力電圧が出力電圧よりも高いモードにおいて前記比較結果が第３の状態にある期間中に第１の状態から第２の状態に遷移した後前記第１の状態に遷移し、前記入力電圧が前記出力電圧にほぼ等しいモードにおいて前記比較結果が第４の状態にあるときに前記第１の状態から前記第２の状態に遷移し、前記比較結果が前記第４の状態から前記第３の状態に遷移した後前記第３の状態にある期間中に、前記第２の状態から前記第１の状態に遷移し、前記入力電圧が前記出力電圧よりも低いモードにおいて前記比較結果が前記第４の状態にある期間中に、前記第１の状態から前記第２の状態に遷移した後前記第２の状態から前記第１の状態に遷移するタイミング制御信号を生成し、前記比較結果および前記タイミング制御信号に応じて、前記出力電圧を制御する制御信号を生成することを特徴とする出力電圧制御方法。

（付記１１）前記制御信号として、前記タイミング制御信号が前記第１の状態から前記第２の状態に遷移する第１タイミングから前記比較結果が前記第４の状態から前記第３の状態に遷移する第４タイミングまでの期間の第１ステート、前記第４タイミングから前記タイミング制御信号が前記第２の状態から前記第１の状態に遷移する第２タイミングまでの期間の第２ステート、並びに前記比較結果が前記第３の状態から前記第４の状態に遷移する第３タイミングから前記第４タイミングまでの期間および前記第２タイミングから前記第３タイミングまでの期間の第３ステートを、前記第１ステート、前記第３ステート、前記第２ステートの順で優先的、かつ排他的に切り替える第１ステート信号、第２ステート信号および第３ステート信号を生成することを特徴とする付記１０に記載の出力電圧制御方法。

（付記１２）出力電圧制御装置および前記出力電圧制御装置に電気的に接続可能なコイルを有し、前記出力電圧制御装置は、出力電圧および基準電圧の差分と所定の周期を有する第１周期信号とを比較した比較結果を、前記第１周期信号の第１タイミングに対して所定の時間が経過した後に出力する比較部と、前記第１タイミングに対して前記所定の時間が経過する前は第１の状態であって、前記所定の時間が経過した後の比較結果が前記比較部から出力されている期間に前記第１の状態から第２の状態に遷移するタイミング制御信号を出力する第１信号生成部と、前記比較結果および前記タイミング制御信号に応じて、前記出力電圧を制御する制御信号を生成する第２信号生成部と、を有することを特徴とする電子機器。

（付記１３）前記第１信号生成部は、前記入力電圧および前記出力電圧の差分と、前記第１周期信号と同じ周期を有する第２周期信号とを比較し、前記第１周期信号および前記第２周期信号の大小関係が反転するタイミングに応じて前記第１の状態と前記第２の状態との間で遷移するタイミングを調整することを特徴とする付記１２に記載の電子機器。

（付記１４）前記第１信号生成部は、前記入力電圧および基準電圧の差分と、前記第１周期信号と同じ周期を有する第２周期信号とを比較し、前記第１周期信号および前記第２周期信号の大小関係が反転するタイミングに応じて前記第１の状態と前記第２の状態との間で遷移するタイミングを調整することを特徴とする付記１２に記載の電子機器。

（付記１５）出力電圧制御装置および前記出力電圧制御装置に電気的に接続可能なコイルを有し、前記出力電圧制御装置は、出力電圧および基準電圧の差分と所定の周期を有する第１周期信号とを比較した比較結果を出力する比較部と、入力電圧が出力電圧よりも高いモードにおいて前記比較結果が第３の状態にある期間中に第１の状態から第２の状態に遷移した後前記第１の状態に遷移し、前記入力電圧が前記出力電圧にほぼ等しいモードにおいて前記比較結果が第４の状態にあるときに前記第１の状態から前記第２の状態に遷移し、前記比較結果が前記第４の状態から前記第３の状態に遷移した後前記第３の状態にある期間中に、前記第２の状態から前記第１の状態に遷移し、前記入力電圧が前記出力電圧よりも低いモードにおいて前記比較結果が前記第４の状態にある期間中に、前記第１の状態から前記第２の状態に遷移した後前記第２の状態から前記第１の状態に遷移するタイミング制御信号を出力する第１信号生成部と、前記比較結果および前記タイミング制御信号に応じて、前記出力電圧を制御する制御信号を生成する第２信号生成部と、を有することを特徴とする電子機器。

（付記１６）前記第１信号生成部は、前記第１の状態と前記第２の状態との間で遷移するタイミングを、前記入力電圧および前記出力電圧に応じて調整して第１比較信号を生成し、前記第１比較信号に対して時間差を有する第２比較信号を生成し、前記第１比較信号および前記第２比較信号に応じて、前記タイミング制御信号を生成することを特徴とする付記１５に記載の電子機器。

（付記１７）前記第１信号生成部は、前記第１の状態と前記第２の状態との間で遷移するタイミングを、前記入力電圧および基準電圧に応じて調整して第１比較信号を生成し、前記第１比較信号に対して時間差を有する第２比較信号を生成し、前記第１比較信号および前記第２比較信号に応じて、前記タイミング制御信号を生成することを特徴とする付記１５に記載の電子機器。

（付記１８）前記第２信号生成部は、前記タイミング制御信号が前記第１の状態から前記第２の状態に遷移する第１タイミングから前記比較結果が前記第４の状態から前記第３の状態に遷移する第４タイミングまでの期間の第１ステート、前記第４タイミングから前記タイミング制御信号が前記第２の状態から前記第１の状態に遷移する第２タイミングまでの期間の第２ステート、並びに前記比較結果が前記第３の状態から前記第４の状態に遷移する第３タイミングから前記第４タイミングまでの期間および前記第２タイミングから前記第３タイミングまでの期間の第３ステートを、前記第１ステート、前記第３ステート、前記第２ステートの順で優先的、かつ排他的に切り替える第１ステート信号、第２ステート信号および第３ステート信号を前記制御信号として出力することを特徴とする付記１５〜１７のいずれか一つに記載の電子機器。

（付記１９）前記第１周期信号は、前記コイルに流れる電流を検出した電流検出信号であることを特徴とする付記１５〜１８のいずれか一つに記載の電子機器。

（付記２０）前記第１信号生成部は、前記入力電圧および前記出力電圧の差分と、前記第１周期信号と同じ周期を有する第２周期信号とを比較し、前記第１周期信号および前記第２周期信号の大小関係が反転するタイミングに応じて前記第１の状態と前記第２の状態との間で遷移するタイミングを調整することを特徴とする付記２または５に記載の出力電圧制御装置。

（付記２１）前記第１信号生成部は、前記第１の状態と前記第２の状態との間で遷移するタイミングを、電子機器の出力端子から、該出力端子に接続される負荷へ流れる電流に応じて調整することを特徴とする付記１２または１５に記載の電子機器。

２ 比較部
４ 第１信号生成部
５，１９ 第２信号生成部
１３ コイル
１５ 出力端子
１００，１１０，１２０，２００，２１０，２２０，３００，３１０，３２０，３３０ 電子機器

Claims (9)

1. 出力電圧および第１基準電圧の差分と所定の周期を有する第１周期信号とを比較した比較結果を出力する比較部と、
   タイミング制御信号を出力する第１信号生成部と、
   前記比較結果および前記タイミング制御信号に基づいて、前記出力電圧を制御する制御信号を生成する第２信号生成部と、
   を有し、
   前記タイミング制御信号は、
   入力電圧が出力電圧よりも高いときには、前記比較結果がローの状態である第３の状態にある期間に、当該タイミング制御信号がローの状態である第１の状態から当該タイミング制御信号がハイの状態である第２の状態に遷移した後に前記第１の状態に遷移し、
   前記入力電圧が前記出力電圧にほぼ等しいときには、前記比較結果がハイの状態である第４の状態にある期間に前記第１の状態から前記第２の状態に遷移し、前記比較結果が前記第４の状態から前記第３の状態に遷移した後に前記比較結果が前記第３の状態にある期間に前記第２の状態から前記第１の状態に遷移し、
   前記入力電圧が前記出力電圧よりも低いときには、前記比較結果が前記第４の状態にある期間に、前記第１の状態から前記第２の状態に遷移した後に前記第２の状態から前記第１の状態に遷移する、
   出力電圧制御装置。
2. 前記第１信号生成部は、前記第１の状態と前記第２の状態との間で遷移するタイミングを、前記入力電圧と前記出力電圧または第２基準電圧とに応じて調整して第１比較信号を生成し、前記第１比較信号に対して時間差を有する第２比較信号を生成し、前記第１比較信号および前記第２比較信号に応じて、前記タイミング制御信号を生成することを特徴とする請求項１に記載の出力電圧制御装置。
3. 前記制御信号は、第１ステートと第２ステートと第３ステートとをそれぞれ優先的かつ排他的に切り替える、第１ステート信号と第２ステート信号と第３ステート信号として生成されるものであって、
   前記第１ステートは、前記タイミング制御信号が前記第１の状態から前記第２の状態に遷移する第１タイミングから前記比較結果が前記第４の状態から前記第３の状態に遷移する第４タイミングまでの期間であって、
   前記第２ステートは、前記第４タイミングから前記タイミング制御信号が前記第２の状態から前記第１の状態に遷移する第２タイミングまでの期間であって、
   前記第３ステートは、前記比較結果が前記第３の状態から前記第４の状態に遷移する第３タイミングから前記第４タイミングまでの期間および前記第２タイミングから前記第３タイミングまでの期間であることを特徴とする請求項１または２に記載の出力電圧制御装置。
4. 比較結果を生成するために、出力電圧および第１基準電圧の差分と所定の周期を有する第１周期信号とを比較すること、
   タイミング制御信号を生成すること、
   前記比較結果および前記タイミング制御信号に応じて、前記出力電圧を制御する制御信号を生成することを含み、
   前記タイミング制御信号は、
   入力電圧が出力電圧よりも高いときには、前記比較結果がローの状態である第３の状態にある期間に、当該タイミング制御信号がローの状態である第１の状態から当該タイミング制御信号がハイの状態である第２の状態に遷移した後に前記第１の状態に遷移し、
   前記入力電圧が前記出力電圧にほぼ等しいときには、前記比較結果がハイの状態である第４の状態にある期間に前記第１の状態から前記第２の状態に遷移し、前記比較結果が前記第４の状態から前記第３の状態に遷移した後に前記比較結果が前記第３の状態にある期間に前記第２の状態から前記第１の状態に遷移し、
   前記入力電圧が前記出力電圧よりも低いときには、前記比較結果が前記第４の状態にある期間に、前記第１の状態から前記第２の状態に遷移した後に前記第２の状態から前記第１の状態に遷移する、
   ことを特徴とする出力電圧制御方法。
5. 前記出力電圧制御方法は、
   前記第１の状態と前記第２の状態との間で遷移するタイミングを、前記入力電圧と前記出力電圧または第２基準電圧とに応じて調整して第１比較信号を生成すること、
   前記第１比較信号に対して時間差を有する第２比較信号を生成すること、
   前記第１比較信号および前記第２比較信号に応じて、前記タイミング制御信号を生成することをさらに含むこと特徴とする請求項４に記載の出力電圧制御方法。
6. 前記制御信号は、第１ステートと第２ステートと第３ステートとをそれぞれ優先的かつ排他的に切り替える、第１ステート信号と第２ステート信号と第３ステート信号として生成されるものであって、
   前記第１ステートは、前記タイミング制御信号が前記第１の状態から前記第２の状態に遷移する第１タイミングから前記比較結果が前記第４の状態から前記第３の状態に遷移する第４タイミングまでの期間であって、
   前記第２ステートは、前記第４タイミングから前記タイミング制御信号が前記第２の状態から前記第１の状態に遷移する第２タイミングまでの期間であって、
   前記第３ステートは、前記比較結果が前記第３の状態から前記第４の状態に遷移する第３タイミングから前記第４タイミングまでの期間および前記第２タイミングから前記第３タイミングまでの期間であることを特徴とする請求項４または５に記載の出力電圧制御方法。
7. 出力電圧制御装置および前記出力電圧制御装置に電気的に接続するコイルを有し、
   前記出力電圧制御装置は、
   出力電圧および基準電圧の差分と所定の周期を有する第１周期信号との違いに基づいて比較結果を出力する比較部と、
   タイミング制御信号を出力する第１信号生成部と、
   前記比較結果および前記タイミング制御信号に基づいて、前記出力電圧を制御する制御信号を生成する第２信号生成部と、
   を有し、
   前記タイミング制御信号は、
   入力電圧が出力電圧よりも高いときには、前記比較結果がローの状態である第３の状態にある期間に、当該タイミング制御信号がローの状態である第１の状態から当該タイミング制御信号がハイの状態である第２の状態に遷移した後に前記第１の状態に遷移し、
   前記入力電圧が前記出力電圧にほぼ等しいときには、前記比較結果がハイの状態である第４の状態にある期間に前記第１の状態から前記第２の状態に遷移し、前記比較結果が前記第４の状態から前記第３の状態に遷移した後に前記比較結果が前記第３の状態にある期間に前記第２の状態から前記第１の状態に遷移し、
   前記入力電圧が前記出力電圧よりも低いときには、前記比較結果が前記第４の状態にある期間に、前記第１の状態から前記第２の状態に遷移した後に前記第２の状態から前記第１の状態に遷移する、
   ことを特徴とする電子機器。
8. 前記第１信号生成部は、前記第１の状態と前記第２の状態との間で遷移するタイミングを、前記入力電圧と前記出力電圧または第２基準電圧とに応じて調整して第１比較信号を生成し、前記第１比較信号に対して時間差を有する第２比較信号を生成し、前記第１比較信号および前記第２比較信号に応じて、前記タイミング制御信号を生成することを特徴とする請求項７に記載の電子機器。
9. 前記制御信号は、第１ステートと第２ステートと第３ステートとをそれぞれ優先的かつ排他的に切り替える、第１ステート信号と第２ステート信号と第３ステート信号として生成されるものであって、
   前記第１ステートは、前記タイミング制御信号が前記第１の状態から前記第２の状態に遷移する第１タイミングから第４タイミングまでの期間であって、
   前記第２ステートは、前記第４タイミングから前記タイミング制御信号が前記第２の状態から前記第１の状態に遷移する第２タイミングまでの期間であって、
   前記第３ステートは、前記比較結果が前記第３の状態から前記第４の状態に遷移する第３タイミングから前記第４タイミングまでの期間および前記第２タイミングから前記第３タイミングまでの期間であることを特徴とする請求項７または８に記載の電子機器。

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