JP2011211890A - 位相電流分担を伴う多相スイッチングレギュレータ - Google Patents

位相電流分担を伴う多相スイッチングレギュレータ Download PDF

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Abstract

【課題】電流モード多相スイッチングレギュレータのための多相間の電流分担を改善する。
【解決手段】スイッチングレギュレータ２００は２つの位相ネットワークを有し、出力ノード１０１に、エラーアンプ１０３にフィードバックされる出力電圧ＶＯＵＴを発生させる。基準電圧ＶＲＥＦは、エラーアンプ１０３の非反転入力に供給される。エラーアンプ１０３の出力は一対のコンパレータ１１５および１１７の各々の非反転入力に接続された後、エッジ検出モジュール１２３，１２５を介してセットリセットフリップフロップ（ＳＲＦＦ）１２３,１２５のセット入力に供給されＰＷＭ信号ＰＷＭ１，ＰＷＭ２が生成される。セットリセットフリップフロップ（ＳＲＦＦ）１２３,１２５のりセット入力はアンプ２０１、２０７、２０３，２０５を用いた合成リップルレギュレーション回路の出力に基づいて、コンパレータ１４７、１４９から供給される。
【選択図】図２

Description

〔関連出願への相互参照〕
本出願は、２０１０年３月２６日に出願された米国の仮出願番号第６１／３１７,７６１号の利益を主張し、参照により、あらゆる点で完全に本明細書に組み込まれる。
本発明の利点、機能、および長所は、以下の記載と添付の図面に関して、よりよく理解されるだろう。
図１は、合成リップルレギュレーションを用いる従来の多相（multiple phaseまたはmultiphase）スイッチングレギュレータの概略図である。 図２は、２つの位相間の位相電流分担を伴う合成リップルレギュレーションを用いる、一実施例に係る多相スイッチングレギュレータの概略図である。 図３は、過渡現象の間の、図１および２の両方の多相スイッチングレギュレータの出力インダクタのそれぞれのインダクタ電流を示すタイミング図である。 図４は、定常状態動作の間の、図１および２の両方の多相スイッチングレギュレータの出力インダクタのそれぞれのインダクタ電流を示すタイミング図である。 図５は、任意の数「Ｎ」個の位相間の位相電流分担を伴う合成リップルレギュレーションを用いる、一実施例に係る多相スイッチングレギュレータの単純化されたブロック図である。 図６は、図５の多相スイッチングレギュレータの電流分担モジュールのうちのいずれかを実装するために用いられる場合がある典型的な電流分担モジュールの概略図である。 図７は、もう一つの実施例に係る、任意の数「Ｎ」個の位相間の位相電流分担を伴う多相スイッチングレギュレータの単純化された概要ブロック図である。
以下の記載は、特定のアプリケーションおよびその要件の範囲内で規定される本発明を当業者が製造および使用することを可能にするために示される。しかしながら、好ましい実施例への様々な変形実施例は、当業者にとって明らかであろう。そして、ここに定義される一般的な原則は他の実施例に適用される場合がある。従って、本発明は、ここに表示および記載される特定の実施の形態に限定されることを意図するものではなく、ここで開示される原則および新しい特徴に一致する最も広い範囲と合致することを意図するものである。
図１は、合成リップルレギュレーションを用いる従来の多相（multiple phaseまたはmultiphase）スイッチングレギュレータ１００の概略図である。スイッチングレギュレータ１００は２つの位相ネットワークを含んで示されるが、任意の適当な数の位相が含まれる場合があることは無論である。出力ノード１０１は、第１のレジスタＲ１を通してエラーアンプ１０３の反転入力にフィードバックされる出力電圧ＶＯＵＴを発生させる。電圧ＶＤＡＣは、補償ノード１０５で補償電圧ＶＣＯＭＰを発生させる出力を有するエラーアンプ１０３の非反転入力に、第２のレジスタＲ１を通して供給される。ＶＤＡＣは、ＶＯＵＴのための目標電圧レベルを指示する電圧レベルを有する。第１および第２のレジスタＲ１は、実質的に同じ抵抗値を有する。第１のレジスタＲ２は、エラーアンプ１０３の反転入力と出力の間に接続される。基準電圧ＶＲＥＦは、他端がエラーアンプ１０３の非反転入力に接続される第２のレジスタＲ２の一端に供給される。第１および第２のレジスタＲ２は、実質的に同じ抵抗値を有する。第１の電流ソース１０７は、正のウィンドウ電圧ＶＷ＋を発生させる正のウィンドウノード１０９にある第１のウィンドウレジスタＲＷの一端に、ウィンドウ電流ＩＷを供給する。第１のウィンドウレジスタＲＷの他端はノード１０５に接続される。ノード１０５は、さらに第２のウィンドウレジスタＲＷの一端に接続される。第２のウィンドウレジスタＲＷの他端は負のウィンドウ電圧ＶＷ−を発生させる負のウィンドウノード１１１に接続される。電流シンク１１３は、ノード１１１からウィンドウ電流ＩＷを引き込む。実質的に同じ量の安定したウィンドウ電圧設定によりウィンドウ電圧ＶＷ＋およびＶＷ−が補償ノード１０５で相殺されるように、第１および第２のウィンドウレジスタＲＷは各々実質的に同じ抵抗を有する。
補償ノード１０５は、一対のコンパレータ１１５および１１７の各々の非反転入力に接続される。コンパレータ１１５の反転入力はリップル電圧ＶＲ２を受け、コンパレータ１１７の反転入力はもう一つのリップル電圧ＶＲ１を受ける。コンパレータ１１５の出力はエッジ検出モジュール１１９の入力に接続され、コンパレータ１１７の出力はもう一つのエッジ検出モジュール１２１の入力に接続される。エッジ検出モジュール１１９の出力はセットリセットフリップフロップ（ＳＲＦＦ）１２３のセット入力に供給され、エッジ検出モジュール１２１の出力はもう一つのＳＲＦＦ１２５のセット入力に供給される。ＳＲＦＦ１２３は第１のパルス幅変調（ＰＷＭ）信号ＰＷＭ１を供給するＱ出力を有し、ＳＲＦＦ１２５は第２のＰＷＭ信号ＰＷＭ２を供給するＱ出力を有する。ＰＷＭ１は第１のスイッチドライバモジュール１２７の入力に供給され、ＰＷＭ２は第２のスイッチドライバモジュール１２９の入力に供給される。第１のスイッチドライバモジュール１２７は電子スイッチＱ１およびＱ２を含む第１のスイッチネットワークを制御し、第２のスイッチドライバモジュール１２９は電子スイッチＱ３およびＱ４を含む第２のスイッチネットワークを制御する。１つの実施例においては、電子スイッチＱ１〜Ｑ４は各々のＮ型電界効果トランジスタ（ＦＥＴ）装置（例えば、金属酸化物半導体ＦＥＴまたはＭＯＳＦＥＴ）であるが、他のＮ型またはＰ型の装置などのような、他のタイプの切換装置も考慮される。ドライバモジュール１２７および１２９は、スイッチタイプに従って構成される。１つの実施例においては、Ｑ１およびＱ３のドレインは入力電圧ＶＩＮに接続され、Ｑ２およびＱ４のソースは接地（ＧＮＤ）のような基準ノードに接続され、Ｑ１のソースおよびＱ２のドレインは第１の位相ネットワークの第１の位相ノード１３１に接続され、そして、Ｑ３のソースとＱ４のドレインは第２の位相ネットワークの第２の位相ノード１３３に接続される。Ｑ１およびＱ２のゲートは第１のスイッチドライバモジュール１２７に接続され、Ｑ３およびＱ４のゲートは第２のスイッチドライバモジュール１２９に接続される。第１のインダクタＬ１は第１の位相ノード１３１と出力ノード１０１との間に接続され、第２のインダクタＬ２は第２の位相ノード１３３と出力ノード１０１との間に接続される。フィルタキャパシタＣは、出力ノード１０１とＧＮＤの間に接続される。
ＶＲＥＦは、第１のリップルレジスタＲＲの一端、および第２のリップルレジスタＲＲの一端に供給される。第１および第２のリップルレジスタＲＲは、実質的に同じ抵抗値を有する。第１のリップルレジスタＲＲの他端は第１のリップル電圧ＶＲ１を発生させる第１のリップルノード１３５に接続され、第２のリップルレジスタＲＲの他端は第２のリップル電圧ＶＲ２を発生させる第２のリップルノード１３７に接続される。第１のリップルキャパシタＣＲは第１のリップルノード１３５とＧＮＤとの間に接続され、第２のリップルキャパシタＣＲは第２のリップルノード１３７とＧＮＤとの間に接続される。第１および第２のリップルキャパシタＣＲは、ほぼ同じキャパシタンスを有する。第１の電流ソース１３９は、第１のスイッチＳＷ１の第１の切替端子に電流ｇｍ１・ＶＩＮを供給する（ドット記号「・」は掛け算を意味する）。第１のスイッチＳＷ１は、第１のリップルノード１３５に接続される第２の切替端子を有する。“ｇｍ１”という用語は、入力電圧ＶＩＮに比例する電流を発生させるために入力電圧ＶＩＮを乗じられる相互コンダクタンス利得である。第２の電流ソース１４１は、第２のスイッチＳＷ２の第１の切替端子に実質的に同じ電流ｇｍ１・ＶＩＮを供給する。第２のスイッチＳＷ２は、第２のリップルノード１３７に接続される第２の切替端子を有する。ＰＷＭ１はスイッチＳＷ１を制御し、ＰＷＭ２はスイッチＳＷ２を制御する。いずれの場合も、それぞれのスイッチは、対応するＰＷＭ信号がハイのときに閉じられ、ＰＷＭ信号がローときに開かれる。第１の電流シンク１４３は第１のリップルノード１３５からＧＮＤまで電流ｇｍ１・ＶＯＵＴを引き込み、第２の電流シンク１４５は第２のリップルノード１３７からＧＮＤまで実質的に同じ電流ｇｍ１・ＶＯＵＴを引き込む。相互コンダクタンス利得ｇｍ１は、出力電圧ＶＯＵＴに比例する電流を発生させするために、出力電圧ＶＯＵＴを乗じられる。第１のリップルノード１３５は、第１のコンパレータ１４７の非反転入力に接続される。第１のコンパレータ１４７は、正のウィンドウ電圧ＶＷ＋を受ける反転入力を有する。第１のコンパレータ１４７の出力は、ＳＲＦＦ１２３のリセット（Ｒ）に第１のリセット信号Ｒ１を供給する。第２のリップルノード１３７は、第２のコンパレータ１４９の非反転入力に接続される。第２のコンパレータ１４９は、正のウィンドウ電圧ＶＷ＋を受ける反転入力を有する。第２のコンパレータ１４９の出力は、ＳＲＦＦ１２５のリセット(Ｒ)に第２のリセット信号Ｒ２を供給する。
スイッチングレギュレータ１００の動作中は、ＰＷＭ１およびＰＷＭ２信号は、それぞれ第１および第２の位相のスイッチング動作を制御するために、ハイとローを各々切り換える。ＳＲＦＦ１２３がＰＷＭ１をハイにアサートするとき、スイッチドライバ回路１２７は、ＶＩＮが第１の位相ノード１３１に有効に接続されるように、スイッチＱ１をオンにして、スイッチＱ２をオフにする。ＰＷＭ１がローであるとき、スイッチドライバモジュール１２７は、第１の位相ノード１３１がＧＮＤに有効に接続されるように、スイッチＱ１をオフにして、スイッチＱ２をオンにする。ＰＷＭ１が多重のスイッチング周期でハイとローを切り替えるのに伴い、スイッチドライバモジュール１２７とスイッチＱ１とＱ２は、第１の位相ネットワークで、第１の出力インダクタＬ１を通して入力電圧ＶＩＮを出力電圧ＶＯＵＴに変換するためにＶＩＮとＧＮＤとの間の位相ノード１３１の結合を切り替える。ＳＲＦＦ１２５、スイッチドライバモジュール１２９、スイッチＱ３およびＱ４、および出力インダクタＬ２は、第２の位相ネットワークで実質的に類似した方式で動く。２つの位相ネットワークは、負荷（図示せず）の駆動のための出力ノード１０１への電流負荷を等しく分担するため、交互にアクティブ化する。スイッチングレギュレータ１００は入力電圧ＶＩＮが出力電圧より大きいバックレギュレータとして動作するが、ＶＯＵＴがＶＩＮより大きいブーストレギュレータも考えられる。
電流シンク１４３と１４５は、第１および第２のリップルキャパシタＣＲからそれぞれ電荷を引き込んでいるリップルノード１３５と１３７から、各々実質的に一定の電流ｇｍ１・ＶＯＵＴをそれぞれ引き込む。ＶＲ１がＶＲＥＦより大きいとき、追加電流はノード１３５から第１のリップルレジスタＲＲを通って流れ、ＶＲ１がＶＲＥＦより低くなるとき、更なる電荷電流はＶＲＥＦから第１のリップルレジスタＲＲを通って流れる。ＰＷＭ１がハイであるとき、第１の位相ネットワークは出力ノード１０１に電流を駆動する。また、ＰＷＭ１がハイであるとき、第１のリップルキャパシタＣＲを帯電させるために電流ソース１３９からの電流ｇｍ１・ＶＩＮがノード１３５へと流れるように、スイッチＳＷ１は閉じられる。スイッチＳＷ１が閉じられている間、ＶＲ１は、ＶＷ＋のレベルに達するまで比較的速く増加する。ＶＲ１がＶＷ＋より高くなるとき、コンパレータ１４７はＳＲＦＦ１２３をリセットするためにＲ１をハイにし、ＳＲＦＦ１２３はＰＷＭ１をローにする。ＰＷＭ１がローになるとき、リップル電圧ＶＲ１が比較的一定の速度で低下し始めるように、スイッチＳＷ１は開かれる。電圧ＶＲ１がＶＣＯＭＰのレベルに低下するとき、コンパレータ１１７はエッジ検出回路１２１への出力をハイにアサートし、エッジ検出回路１２１はＳＲＦＦ１２５のセット入力をハイまたは正のパルスにアサートすることを誘発する。そのセット入力上のパルスに応じて、ＳＲＦＦ１２５はＰＷＭ２をハイにする。ＰＷＭ２がハイであるとき、第２の位相ネットワークは出力ノード１０１に電流を駆動する。また、ＰＷＭ２がハイであるとき、第２のリップルキャパシタＣＲを帯電させるために電流ソース１４１からの電流ｇｍ１・ＶＩＮがノード１３７へと流れるように、スイッチＳＷ２は閉じられる。ＳＷ２が閉じられている間ＶＲ２が増加するように、第２の位相は第１の位相と同じ実質的に方式で動く。ＳＷ２がＶＷ＋のレベルを超えるとき、コンパレータ１４９はＳＲＦＦ１２５をリセットするためにＲ２をハイにし、ＳＲＦＦ１２５はＰＷＭ２をローに下げる。リップル電圧ＶＲ２は、ＶＣＯＭＰより低くなるまで、比較的一定の速度で低下し、そして、コンパレータ１１５はその出力をハイにアサートし、それによってＰＷＭ１をハイに再びアサート（リアサート）するために検出モジュール１１９がＳＲＦＦ１２３のセット入力をハイにする。第１および第２の位相ネットワークが交互にアクティブ化して出力ノード１０１に電流を駆動するために、このように動作が繰り返される。
スイッチングレギュレータ１００は、交互に出力を駆動するただ２つの位相ネットワークを備えるものとして示される。前述のとおり、更なる位相ネットワークが含まれる場合がある。更なる位相ネットワークについて、各々の位相ネットワークは、次の位相回路から最後の位相回路までのアクティブ化を誘発する。最後の位相回路は、ラウンドロビン方式で第１の位相ネットワークのアクティブ化を誘発する。したがって、第１の位相ネットワークは第２の位相ネットワークのアクティブ化を誘発する。第２の位相ネットワークは、次のまたは最後の位相ネットワークなどのアクティブ化を誘発する。最後の位相ネットワークは、位相ネットワーク間の安定した構成のため、ラウンドロビン方式で第１の位相ネットワークのアクティブ化を誘発する。スイッチングレギュレータ１００は、ループ補償に基づく構成と比較して非常に大きな速度の原因となる、ループ補償が実質的に減少または除去された安定した構成を有する。しかしながら、速度の増加は、位相ネットワーク間の自然の位相電流の分担の、相応の減少または最小化に結びつく。これは、増加した過渡速度および減少したモジュレータ出力インピーダンスを達成するためのリップルレジスタＲＲの抵抗値の減少による。特に、ＲＲの抵抗値は、モジュレータの出力インピーダンスを減らし、かつ過渡応答を増やすために減らされる。そして、それによって合成電流波形がインダクタ電流から分かれる。さらに以下記述されるように、「合成電流波形」は、対応するリップルキャパシタに渡って発生するリップル電圧である。リップルキャパシタは、対応する出力インダクタを通してリップル電流を複製（replicate）しようとし、対応するＰＷＭ信号のスイッチングを制御するために用いられる。この合成的に発生した電流の分岐は、特に過渡現象の間に、位相ネットワーク間の出力電流のかなりの差を生じさせる。したがって、リップル抵抗値ＲＲの減少が原因で、交流電流（ＡＣ）情報がそのインダクタ電流への比例（proportionality）の一部を失う。この不整合（mismatch)は、大きな負荷変動等の過渡状態の間、特に顕著である。したがって、スイッチングレギュレータ１００は、通常の合成リップルレギュレータと比較して、固有の高周波数電流バランスを失う。分担電流がアンバランスであるということは、一つ以上の位相ネットワークが残りの位相ネットワークよりも負荷電流にかなり大きく寄与することを意味する。そして、それは、多重位相間の電流分担の目的および利点を効果的に無効にする。
様々な方法が、多重位相回路間の高周波数電流バランスを回復するために試みられた。１つのアプローチは、非常に帯域幅が大きい電流バランスループを実現することである。このアプローチの問題は、非常に帯域幅が大きい電流バランスループを安定させるのが非常に難しいということである。もう一つのアプローチは、電流のバランスをとるために、位相点弧（phase firing）のための開ループアルゴリズムを用いることである。アルゴリズムを実現するのが難しく、十分に順応性がない場合があるため、このアプローチの１つの問題は、ポテンシャル範囲問題（potential coverage issues）である。このようなアルゴリズムは、ケースバイケースで、位相総数（phase count）および／または他のシステムパラメータに基づく同調を必要とする場合がある。
合成リップルレギュレーションは、他の手段による直接測定または間接測定によらずに、出力インダクタ（例えば、Ｌ１またはＬ２）を通るリップル電流を示すリップル電圧を合成的に生成する方法である。当業者によって理解されるように、電圧駆動インダクタを通る電流波形は、電流駆動キャパシタを渡る電圧波形と類似している。したがって、出力インダクタを渡った電圧に比例する電流で「リップル」キャパシタ（例えば、ＣＲ）を駆動することは、望ましい波形を提供する。例えば、出力インダクタＬ１の一端に印加される位相ノード１３１の電圧は、一般に、Ｑ１がオン、Ｑ２がオフであるとき（ＰＷＭ１がハイであるとき）に入力電圧ＶＩＮであり、Ｑ２がオン、Ｑ１がオフのときにゼロ（ＧＮＤ）である。電流ソース１３９は、ＶＩＮ比例電流ｇｍ１・ＶＩＮを生成する。電流ｇｍ１・ＶＩＮは、ＰＷＭ１がスイッチＳＷ１を閉じるハイであるとき、キャパシタＣＲに印加される。ＰＷＭ１がスイッチＳＷ１を開くローであるとき、この電流はキャパシタＣＲから除去され、したがって０ボルト(Ｖ)を装う。Ｌ１の他端の出力ノード１０１の電圧は、ＶＯＵＴである。電流シンク１４３は、ＶＯＵＴ比例電流ｇｍ１・ＶＯＵＴを生成する。電流ｇｍ１・ＶＯＵＴは、キャパシタＣＲに連続的に印加される。このように、リップルキャパシタＣＲは、出力インダクタＬ１に渡って印加される電圧と比例している集合的な電流で駆動され、そのため、リップル電圧ＶＲ１は望ましいリップル波形を生成する。したがって、リップル電圧ＶＲ１は出力インダクタＬ１を通る波形リップル電流を有効に複製し、ＶＲ１は第１の位相を制御するＰＷＭ１信号の切り換えを制御するために用いられる。リップル電圧ＶＲ２は、第２の位相のＰＷＭ２信号の切り換えを制御するために、同様の方法で生成される。もし更なる位相ネットワークが提供されるならば、合成リップルレギュレーションのための同様の方法で制御される。
図２は、２つの位相間の位相電流分担を伴う合成リップルレギュレーションを用いる、一実施例に係る多相スイッチングレギュレータ２００の概略図である。スイッチングレギュレータ２００は、いくつかの多相スイッチングレギュレータ１００と類似した特徴を有し、類似した装置または構成要素は同一の参照数字をもつ。スイッチングレギュレータ２００の動作はスイッチングレギュレータ１００のそれと類似しているが、ここにさらに記述されるように、スイッチングレギュレータ２００は位相ネットワーク間の改善された電流分担を含む。スイッチングレギュレータ２００も２つの位相ネットワークを有して示されるが、任意の適当な数の位相ネットワーク（すなわち、２つより多い）が含まれる場合があることは無論である。第１の位相ネットワークの第１のリップルレジスタＲＲは、トランスコンダクタンスアンプ２０１に置き換えられる。トランスコンダクタンスアンプ２０１は、ＶＲＥＦを受ける非反転入力、第１の位相リップル電圧ＶＲ１を受ける反転入力、および第１のリップルノード１３５に接続される出力を有する。当業者によって理解されるように、トランスコンダクタンスアンプは入力電圧を出力電流に変換する。トランスコンダクタンスアンプ２０１は、ｇｍ２の相互コンダクタンス利得を有し、出力電流Ｉ１を供給するためにｇｍ２で入力電圧ＶＲＥＦとＶＲ１との差を増幅する。出力電流Ｉ１は、第１のリップルノード１３５に印加される。このように、電流Ｉ１は、式Ｉ１＝ｇｍ２（ＶＲＥＦ−ＶＲ１）に従って生成され、第１のリップルノード１３５に印加される。トランスコンダクタンスアンプ２０１の出力インピーダンスは、基本的に一定である。一実施例においては、利得ｇｍ２は、置き換えられたリップルレジスタＲＲの値に整合するように調整される。このように、トランスコンダクタンスアンプ２０１は、第１の位相ネットワークの電圧ＶＲＥＦとＶＲ１の間に接続される第１のリップルレジスタＲＲの機能を有効に模する。
実質的に同じ相互コンダクタンス利得ｇｍ２をもつもう一つのトランスコンダクタンスアンプ２０３は、第２のリップルノード１３７に接続される出力を有することを除いて、トランスコンダクタンスアンプ２０１と実質的に同様に提供および構成される。特に、トランスコンダクタンスアンプ２０３は、ＶＲＥＦを受ける非反転入力、第１の位相リップル電圧ＶＲ１を受ける反転入力、および第２のリップルノード１３７に接続される出力を有する。このように、第１および第２の位相ネットワーク間の電流分担の目的のため、トランスコンダクタンスアンプ２０３の出力は、第２のリップルノード１３７に印加される実質的に同じ電流Ｉ１を生成する。同様の方式で、もう一つのトランスコンダクタンスアンプ２０５は、ＶＲＥＦを受ける非反転入力、第２の位相リップル電圧ＶＲ２を受ける反転入力、および第２のリップルノード１３７に接続される出力を有して提供される。トランスコンダクタンスアンプ２０５も実質的に同じ相互コンダクタンス利得ｇｍ２を有し、第２のリップルノード１３７に印加される出力電流Ｉ２を供給するために、ｇｍ２で入力電圧ＶＲＥＦとＶＲ２との差を増幅する。このように、電流Ｉ２は、式Ｉ２＝ｇｍ２（ＶＲＥＦ−ＶＲ２）に従って生成され、第２のリップルノード１３７に印加される。前述のように、一実施例においては、利得ｇｍ２は置き換えられたリップルレジスタＲＲの値に整合するように調整される。そのため、トランスコンダクタンスアンプ２０５は、第２の位相ネットワークの電圧ＶＲＥＦとＶＲ２の間に接続される第２のリップルレジスタＲＲの機能を有効に模する。さらに、実質的に同じ相互コンダクタンス利得ｇｍ２をもつさらにもう一つのトランスコンダクタンスアンプ２０７は、第１のリップルノード１３５に接続される出力を有することを除いて、トランスコンダクタンスアンプ２０５と実質的に同様に提供および構成される。特に、トランスコンダクタンスアンプ２０７はＶＲＥＦを受ける非反転入力、第２の位相リップル電圧ＶＲ２を受ける反転入力、および第１のリップルノード１３５に接続される出力を有する。このように、第１および第２の位相ネットワーク間の電流分担の目的のため、トランスコンダクタンスアンプ２０７の出力は、第１のリップルノード１３５に印加される実質的に同じ電流Ｉ２を生成する。
図３は、過渡現象の間の、多相スイッチングレギュレータ１００および２００の両方のそれぞれのインダクタＬ１およびＬ２のそれぞれのインダクタ電流ＩＬ１およびＩＬ２を示すタイミング図である。３０１で示される上側の曲線のペアは、時刻ｔ１の過渡現象の前後における、多相スイッチングレギュレータ１００のインダクタ電流ＩＬ１とＩＬ２を示す。３０３に示されるように、インダクタ電流ＩＬ１とＩＬ２は、時刻ｔ１の前では、かなり接近して互いに追従する。しかし、３０５に示されるように、時刻ｔ１の過渡現象の後では、インダクタ電流ＩＬ１とＩＬ２は互いに大きく分かれる。このように、スイッチングレギュレータ１００の第１の位相ネットワークは、過渡現象に応じて著しく多くの電流を供給する。一方、３０７で示される下側の曲線のペアは、時刻ｔ１の過渡現象の前後における、多相スイッチングレギュレータ２００のインダクタ電流ＩＬ１とＩＬ２を示す。３０９に示されるように、インダクタ電流ＩＬ１とＩＬ２は、時刻ｔ１の前では、かなり接近して互いに追従する。３１１に示されるように、インダクタ電流ＩＬ１とＩＬ２は、時刻ｔ１の過渡現象の後もなお、かなり接近して互いに追従する。このように、スイッチングレギュレータ２００の両方の位相ネットワークは、定常状態動作の間、および過渡事象に応じて、電流負荷を分担する。
図４は、定常状態動作の間の、多相スイッチングレギュレータ１００および２００の両方のそれぞれのインダクタＬ１およびＬ２のそれぞれのインダクタ電流ＩＬ１およびＩＬ２を示すタイミング図である。４０１に示される上側の曲線のペアは多相スイッチングレギュレータ１００のインダクタ電流ＩＬ１とＩＬ２を示し、４０３に示される下側の曲線のペアは多相スイッチングレギュレータ２００のインダクタ電流ＩＬ１とＩＬ２を示す。定常状態の間、電流分担は両方のレギュレータ１００および２００で共有される。電流分担はスイッチングレギュレータ１００および２００の両方で均衡および均整がとれているように見えるが、図３に示されるように、電流分担は、スイッチングレギュレータ２００で長い間、特に過渡事象の後の長い間、より著しく均衡および均整がとれている。
図５は、任意の数「Ｎ」個の位相間の位相電流分担を伴う合成リップルレギュレーションを用いる、一実施例に係る多相スイッチングレギュレータ５００の単純化されたブロック図である。Ｎは、１より大きな任意の正の整数である。多相スイッチングレギュレータ５００は、ＶＯＵＴ、ＶＲＥＦ、およびＶＤＡＣ電圧を受け、多相スイッチングレギュレータ２００のエラーアンプ１０３について記述されたものと同様にＶＣＯＭＰ電圧を供給する一般的なエラーアンプモジュール５０１を含む。実際に、エラーアンプ１０３を示すものと同様の回路が用いられてもよい。ＶＣＯＭＰは、２つの位相のためのトリガ電圧点として用いられてもよい。しかし、Ｎ＞２の場合、異なるトリガ電圧ＶＴＲＩＧが位相制御ネットワーク５１０によってＶＣＯＭＰおよびＮに基づいて決定される。ウィンドウ電圧幅は、ΔＶＷ＝ＶＷ＋−ＶＷ−として表され、ＶＣＯＭＰがＶＷ＋とＶＷ−との間の中心にあるヒステリシスウィンドウ電圧である。一般的な場合、ＶＴＲＩＧは、ＶＴＲＩＧ＝ＶＣＯＭＰ＋ΔＶＷ（Ｎ−２）／Ｎとして決定される。ここで、ΔＶＷ＝２（ＶＷ＋−ＶＣＯＭＰ）である。なお、Ｎ＝２のとき、ＶＴＲＩＧ＝ＶＣＯＭＰである。ＶＴＲＩＧは、第１の位相ネットワーク５０２、第２の位相ネットワーク５０４、およびＮ番目または最後の位相ネットワーク５０６までのその他のものとして示されるＮ個の位相ネットワークに分配される。位相ネットワーク５０２〜５０６は、一般的な出力ノード５１１に接続される。多相スイッチングレギュレータ２００と同様に、出力ノード５１１は出力電圧ＶＯＵＴを生成し、ノード５１１と接地との間に接続される出力キャパシタＣを有する。
第１の位相ネットワーク５０２は、電流分担１モジュール５０３、ウィンドウコンパレータ１モジュール５０５、位相コンパレータ１・５０７、およびドライバ１モジュール５０９を含む。電流分担１モジュール５０３は、ＶＲＥＦおよびリップル電圧ＶＲ１、ＶＲ２、…ＶＲＮ（すなわちＶＲ１〜ＶＲＮ）を受け、第１のリップル電圧ＶＲ１を生成するノードに接続される出力を有する。電流分担１モジュール５０３は、Ｎ個のアンプを含むことを除いて、多相スイッチングレギュレータ２００のトランスコンダクタンスアンプ２０１および２０７と同様の方式で実装されてもよい。ウィンドウコンパレータ１モジュール５０５は、ＶＲ１を生成するノードに接続され、第１のパルス幅変調（ＰＷＭ）信号ＰＷＭ１およびウィンドウ電圧ＶＷ＋を受けて、第１のリセット信号Ｒ１を位相コンパレータ１モジュール５０７に供給する。ウィンドウコンパレータ１モジュール５０５は、電流ソース１３９、電流シンク１４３、スイッチＳＷ１、リップルキャパシタＣＲ、およびコンパレータ１４７を含む多相スイッチングレギュレータ２００について示されるものと同様の方式で実装されてもよい。位相コンパレータ１モジュール５０７は、最後のまたはＮ番目の位相５０６のリップル電圧ＶＲＮ、ＶＴＲＩＧ、およびＲ１を受けて、ウィンドウコンパレータ１モジュール５０５とドライバ１モジュール５０９に供給される第１の位相ネットワーク５０２のためのＰＷＭ１信号を生成する。位相コンパレータ１モジュール５０７は、コンパレータ１１５、エッジ検出回路１１９、およびＳＲＦＦ１２３を含む多相スイッチングレギュレータ２００について示されるものと同様の方法で実装されてもよい。ドライバ１モジュール５０９は、ＰＷＭ１を受けて、多相動作に従って出力ノード５１１にＶＯＵＴを駆動する。ドライバ１モジュール５０９は、スイッチドライバ回路１２７、スイッチＱ１およびＱ２、ならびにインダクタＬ１を含む多相スイッチングレギュレータ２００について示されるものと同様の方式で実装されてもよい。
第２の位相ネットワーク５０４は、電流分担２モジュール５１３、ウィンドウコンパレータ２モジュール５１５、位相コンパレータ２モジュール５１７、およびドライバ２モジュール５１９を含む。電流分担２モジュール５１３は、第２の位相の第２のリップル電圧ＶＲ２を生成するノードに接続されること以外は、電流分担１モジュール５０３と実質的に類似している。ウィンドウコンパレータ２モジュール５１５は、ＶＲ２に接続され、ＰＷＭ２を受け、Ｒ２を供給すること以外は、ウィンドウコンパレータ１モジュール５０５と実質的に類似している。位相コンパレータ２モジュール５１７は、第１の位相ネットワーク５０２からＲ２およびリップル電圧ＶＲ１を受け、ＰＷＭ２を供給することを除いて、位相コンパレータ１モジュール５０７と実質的に類似している。ドライバ２モジュール５１９は、ＶＯＵＴ電圧を駆動するためのＰＷＭ２に反応すること以外は、ドライバ１モジュール５０９と実質的に類似している。各々の位相ネットワークは、電流分担Ｎモジュール５２３、ウィンドウコンパレータＮモジュール５２５、位相コンパレータＮモジュール５２７、およびドライバＮモジュール５２９を含む最後の位相ネットワーク５０６まで同じように構成される。前述のとおり、各々の位相ネットワークは次の位相ネットワークから最後の位相ネットワークまでのアクティブ化を誘発する。最後の位相ネットワークは、ラウンドロビン方式で第１の位相ネットワークのアクティブ化を誘発する。したがって、第１の位相ネットワーク５０２からのＶＲ１は、第２の位相ネットワーク５０４をアクティブ化させるために供給され、第２から最後までの位相ネットワークからのＶＲＮ−１までのその他は、最後の位相ネットワーク５０６をアクティブ化させるために供給される。さらに、最後の位相ネットワーク５０６からのＶＲＮは、ラウンドロビン方式で第１の位相ネットワーク５０２をアクティブ化させるために供給される。
図６は典型的な電流分担モジュール６００の概略図である。電流分担モジュール６００は、多相スイッチングレギュレータ５００の電流分担モジュール５０３、５１３、…、５２３のうちのいずれかを実装するために用いられてもよい。ＶＲＥＦは、一連のＮ個のトランスコンダクタンスアンプ６０１、６０３、…、６０５（すなわち６０１〜６０５）の各々の非反転入力に供給される。トランスコンダクタンスアンプ６０１〜６０５の出力は、一般にＶＲＸ（「Ｘ」は１からＮまでの任意の位相番号を意味する）と示されるリップル電圧ＶＲ１〜ＶＲＮの対応する１つを生成する一般的なリップルノード６０２で、ともに接続される。第１のトランスコンダクタンスアンプ６０１は第１の位相リップル電圧ＶＲ１を受ける反転入力を有し、第２のトランスコンダクタンスアンプ６０３は第２の位相リップル電圧ＶＲ２を受ける反転入力を有し、そして、以下、最後の位相リップル電圧ＶＲＮを受ける反転入力を有する最後のトランスコンダクタンスアンプ６０５まで同様に続く。第１のトランスコンダクタンスアンプ６０１の出力は、ノード６０２のＶＲＸの電圧を修正するための電流Ｉ１を生成する。電流Ｉ１は、利得ｇｍ２を乗じられるＶＲＥＦとＶＲ１との電圧差に基づき、つまりＩ１＝ｇｍ２（ＶＲＥＦ−ＶＲ１）である。トランスコンダクタンスアンプ６０３の出力は、ＶＲＸの電圧を修正するための電流Ｉ２を生成する。電流Ｉ２は、利得ｇｍ２を乗じられるＶＲＥＦとＶＲ２との電圧差に基づき、つまりＩ２＝ｇｍ２（ＶＲＥＦ−ＶＲ２）である。以下、ＶＲＸの電圧を修正するための電流ＩＮを生成する最後のトランスコンダクタンスアンプ６０３まで同様に続く。電流ＩＮは、利得ｇｍ２を乗じられるＶＲＥＦとＶＲＮとの電圧差に基づき、つまりＩＮ＝ｇｍ２（ＶＲＥＦ−ＶＲＮ）である。これと同じ回路が、各々の位相の電流分担モジュールとして再現される。
トランスコンダクタンスアンプ６０１、６０３、…、６０５（すなわち６０１〜６０５）の各々の利得ｇｍ２は、個々の実装例に従って任意の適切な値に調整されてもよい。一実施例においては、利得ｇｍ２は全ての位相の位相電流を平均するように設定され、平均電流値は各々の位相ネットワークのリップル電圧から有効に減算される。図２に示されるように、例えば、ＶＲ１のような各々のリップル電圧は、対応するパルス制御信号（例えば、ＰＷＭ１）がアクティブ（スイッチＳＷ１を閉じる）であるとき、主にリップルキャパシタＣＲ、出力電圧ＶＯＵＴ、および入力電圧ＶＩＮの値に基づいて生成される。リップル電圧ＶＲ１は、出力インダクタを通る平均的位相電流にあわせて相当するＩ１〜ＩＮ電流に基づいて調節される。各々の位相ネットワークのリップル電圧ＶＲＸが、位相電流に基づいてこのように調節または修正されるため、リップル電圧ＶＲ１〜ＶＲＮは、修正または調節されたリップル電圧である。各々のリップル電圧は、対応する１つの位相ネットワークのスイッチングを制御するために用いられる電流制御値である。
他の実施例においては、他の位相回路に提供される複製のトランスコンダクタンスアンプ回路が、カレントミラー回路などに置き換えられてもよい。一実施例においては、各々の位相の電流分担モジュールはＶＲＥＦをその位相ＶＲＸのリップル電圧と比較するトランスコンダクタンスアンプを含み、電流調整出力ＩＸを対応するリップルノードに供給する。さらに、ＩＸを多相スイッチングレギュレータのその他の位相のリップルノードに反映するため、一つ以上のカレントミラーなどが各々の位相の電流分担モジュール内に提供される。例えば、図２に関して、トランスコンダクタンスアンプ２０３は、電流Ｉ１を受けるためのトランスコンダクタンスアンプ２０１の出力に接続される入力、および第２のリップルノード１３７に電流Ｉ１を反映するための第２のリップルノード１３７に接続される出力を有するカレントミラー回路（図示せず）に置き換えられる場合がある。同様に、トランスコンダクタンスアンプ２０７は、電流Ｉ２を受けるためのトランスコンダクタンスアンプ２０５の出力に接続される入力、および第１のリップルノード１３５に電流Ｉ２を反映するための第１のリップルノード１３５に接続される出力を有するカレントミラー回路（図示せず）に置き換えられる場合がある。このように、各々の位相回路は、その他のリップルノードに電流を反映するために、多相構成における追加の位相回路ごとに１つのトランスコンダクタンスアンプとカレントミラーを含む。
要約すると、合成リップルレギュレータの実施例に関して、あらゆる位相回路の各々のリップル電圧ノードと基準電圧との間に接続されるリップルレジスタは、リップルレジスタを通る別に生成された同じ電流を基本的に擬態または整合するために調整されたトランスコンダクタンスアンプに置き換えられる。そして、この電流は反映され、その他の位相回路のリップルノードに印加される。カレントミラーリングは、追加の複製のトランスコンダクタンスアンプまたはカレントミラー回路などを用いて実装される。このように、各々の位相回路は、そのリップルノードに接続された実質的に同じ電流分担回路を有する。
図７は、もう一つの実施例に係る、任意の数「Ｎ」個の位相間の位相電流分担を伴う多相スイッチングレギュレータ７００の単純化された概要ブロック図である。ここでも、Ｎは１より大きな任意の正の整数である。多相スイッチングレギュレータ７００は、ＶＯＵＴ、ＶＲＥＦ、およびＶＤＡＣ電圧を受け、前述のものと同様にＶＣＯＭＰ電圧を供給する一般的なエラーアンプモジュール５０１を含んでもよい。ＶＣＯＭＰは、２つの位相のためのトリガ電圧点として用いられてもよい。しかし、Ｎ＞２の場合、前述のものと同様に、異なるトリガ電圧ＶＴＲＩＧが位相制御ネットワーク５１０によってＶＣＯＭＰとＮに基づいて決定される。ＶＴＲＩＧは、第１の位相ネットワーク７０２、第２の位相ネットワーク７０４、および最後のまたはＮ番目の位相ネットワーク７０６までのその他のものとして示されるＮ個の位相ネットワークの各々に分配される。位相ネットワーク７０２〜７０６は、出力電圧ＶＯＵＴを生成する一般的な出力ノード７０８に接続される。出力キャパシタＣは、前述のものと同様に、ＶＯＵＴをフィルタリングするためにノード７０８と接地との間に接続される。位相ネットワーク７０２〜」７０６は、多相スイッチングレギュレータ２００と実質的に同様に駆動するように構成されてもよく、それ以上は説明しない。一実施例においては、示されるように、出力インダクタＬ１、Ｌ２、…、ＬＮをそれぞれ通る位相電流ＩＬ１、ＩＬ２、…、ＩＬＮは、対応する電流検知電圧ＶＩＬ１、ＶＩＬ２、…、ＶＩＬＮをそれぞれ供給する電流センサ７０１、７０３、…、７０５を用いて測定される。したがって、ＶＩＬ１は位相電流ＩＬ１に比例する電圧値であり、ＶＩＬ２は位相電流ＩＬ２に比例する電圧値であり、そして、以下、位相電流ＩＬＮに比例する電圧値であるＶＩＬＮまで同様に続く。電流センサ７０１、７０３、…、７０５は、直列接続されたレジスタ、または出力インダクタに接続されるフィルタ回路のような当業者に理解されるような任意の適切な方式、または位相ネットワーク電流を測定するための任意の他の適切な方法で実装されてもよい。
多相スイッチングレギュレータ７００は、電流をＮ個の位相ネットワークに分配するための位相電流分担ネットワーク７０７を含む。位相電流分担ネットワーク７０７は、第１の位相ネットワーク７０２の位相１電流値モジュール７０９、第２の位相ネットワーク７０４の位相２電流値モジュール７１１、およびＮ番目の位相ネットワーク７０６の位相Ｎ電流値モジュール７１３までのその他を含む、各々の位相ネットワークの位相電流値モジュールを含む。位相電流値モジュール７０９、７１１、…、７１３の各々は、位相電流を決定する特定の方法によって、それぞれの位相ネットワークの対応する位相電流値を生成、または伝達する。一実施例においては、位相電流値モジュール７０９、７１１、…、７１３は、電流センサ７０１、７０２、…、７０５にそれぞれ接続される。電流センサ７０１、７０２、…、７０５は、電流センサ７０１、７０２、…、７０５により直接または間接的に測定される「真の」電流値ＶＩＬ１〜ＶＩＬＮを受信および伝達する。他の実施例においては、位相電流値モジュール７０９、７１１、…、７１３は対応する合成電流値を生成する。例えば、多相スイッチングレギュレータ２００に関して前述したものと同様に、合成電流波形を生成および供給する。いずれの場合も、位相電流値モジュール７０９、７１１、…、７１３からの位相電流値は、コンバイナ（合成器）７１５（例えば、加算器）のそれぞれの入力に供給される。合成器７１５は、位相電流値を加え合わせ、ＶＳＵＭとして示される位相電流合計値を供給する。合成器７１５からのＶＳＵＭ出力は、除算モジュール７１７の入力に供給される。除算モジュール７１７は、ＶＳＵＭを位相の数またはＮで割り、対応する平均位相電流値をローパスフィルタ（ＬＰＦ）などのようなフィルタ７１９に供給する。フィルタ７１９は、位相ネットワーク７０２、７０４、…、７０６のそれぞれの一連の合成器７２１、７２３、…、７２５の各々の反転入力に平均位相電流値ＶＡＶＧを提供する。位相電流値モジュール７０９、７１１、…、７１３からの各々の位相電流値は、ＶＲ１〜ＶＲＮ値をそれぞれ出力する合成器７２１、７２３、…、７２５のうちの対応する１つの非反転入力に供給される。ＶＲ１〜ＶＲＮ値は、前述のものと同様に、各々の位相ネットワークの対応するコンパレータの非反転入力に供給される。
本発明は、その特定の好ましいバージョンに関してかなり詳細に記述されたが、他のバージョンおよびバリエーションが考えられ、意図される。例えば、ある実施例はヒステリシス電流モードレギュレータに関して記述されるが、本発明は任意のタイプの電流モード制御レギュレータに適用される。当業者は、公開された概念および特定の実施例を、次に続く請求項により定義される発明の精神と範囲から逸脱することなく、本発明と同じ目的を提供するための他の構造を設計または改良するための基礎として容易に用いることができることを理解するべきである。

Claims (16)

  1. 多相スイッチングレギュレータが、入力電圧を出力電圧に変換するための複数のパルス制御信号のうちの対応する１つにより制御される複数のスイッチング位相ネットワークの各々のインダクタンスを通る複数の位相電流のうちの対応する１つを各々生成するための複数のスイッチングネットワークを含み、前記多相スイッチングレギュレータが、複数の電流制御値に基づいて前記複数のパルス制御信号および少なくとも１つのトリガ値を生成する、電流モード多相スイッチングレギュレータのための位相電流分担ネットワークであって、
    複数の位相電流のうちの対応する１つに基づいて複数の位相電流値のうちの対応する１つを提供するために各々構成される複数の変換ネットワークと、
    前記複数の位相電流値に基づいて平均位相電流値を生成し、前記複数のスイッチングネットワークを制御するために用いられる複数の電流制御値を供給するために前記複数の位相電流値の各々から前記平均位相電流値を減算する、位相電流合成ネットワークと、
    を含む位相電流分担ネットワーク。
  2. 前記複数の変換ネットワークの各々は、複数の比例値の対応する１つにより複数のリップルノードの対応する１つのリップル電圧を修正する合成リップルネットワークを含み、
    前記複数の比例値の各々は、前記複数のスイッチング位相ネットワークのうちの対応する１つのインダクタンスを通る位相電流に比例する、
    請求項１に記載の位相電流分担ネットワーク。
  3. 前記合成リップルネットワークは、
    基準ノードと、前記複数のリップルノードのうちの対応する１つとの間に接続されるリップルキャパシタと、
    前記対応するリップルノードから前記出力電圧に比例する電流を引き込む電流シンクと、
    前記複数のパルス制御信号のうちの対応する１つがアクティブであるときに、前記対応するリップルノードに前記入力電圧に比例する電流を供給する電流ソースと、
    を含む、請求項２に記載の位相電流分担ネットワーク。
  4. 前記位相電流合成ネットワークは、複数のトランスコンダクタンスネットワークを含み、
    前記複数のトランスコンダクタンスネットワークの各々は、複数のトランスコンダクタンスアンプを含み、
    前記複数のトランスコンダクタンスアンプの各々は、複数の比例位相電流のうちの１つを前記複数のリップルノードのうちの対応する１つに供給し、
    前記複数の比例位相電流の各々は、基準電圧と、前記複数のリップルノードのうちの対応する１つのリップル電圧との差に比例する、
    請求項２に記載の位相電流分担ネットワーク。
  5. 前記のトランスコンダクタンスアンプの各々は、前記複数のトランスコンダクタンスアンプがあわせて前記平均位相電流値を生成するように、前記複数のスイッチング位相ネットワークの数に基づく利得を有する、
    請求項４に記載の位相電流分担ネットワーク。
  6. 前記複数の変換ネットワークは、各々前記複数のスイッチング位相ネットワークのうちの対応する1つのインダクタンスに接続する複数の電流センサを含む、
    請求項１に記載の位相電流分担ネットワーク。
  7. 前記位相電流合成ネットワークは、
    位相電流合計値を供給するために前記複数の位相電流値を加えあわせるための第１の加算器と、
    前記平均位相電流値を決定するために前記多相スイッチングレギュレータの位相の数で前記位相電流合計値を割る、Ｎによる除算モジュールと、
    各々前記平均位相電流値を前記複数の位相電流値のうちの対応する１つから減算するための複数の第２の加算器と、
    を含む、請求項１に記載の位相電流分担ネットワーク。
  8. 前記位相電流合成ネットワークは、前記平均位相電流値をフィルタにかけるローパスフィルタをさらに含む、
    請求項７に記載の位相電流分担ネットワーク。
  9. 複数のパルス制御信号のうちの対応する１つにより制御される通りにインダクタを通る複数の位相電流のうちの対応する１つを生成するために駆動しているスイッチングネットワークと、少なくとも１つのトリガ値および複数の分担された位相電流値のうちの対応する１つに基づいて、前記複数のパルス制御信号のうちの対応する１つを供給する制御ネットワークとを、それぞれの位相ネットワークが含む、入力電圧を出力電圧に変換するための複数の位相ネットワークと、
    前記出力電圧のエラーに基づいてエラー値を供給するエラーネットワークと、
    前記エラー値に基づいて前記少なくとも１つのトリガ値を供給する制御ネットワークと、
    前記複数の位相電流のうちの対応する１つに基づいて複数の位相電流値のうちの対応する１つを供給するために各々構成される複数の変換ネットワークと、前記複数の位相電流値に基づいて平均位相電流値を生成し、前記複数の分担された位相電流値を決定するための前記複数の位相電流値の各々から前記平均位相電流値を減算する位相電流合成ネットワークとを含む位相電流分担ネットワークと、
    を含む、電流モード多相スイッチングレギュレータ。
  10. 前記複数の変換ネットワークの各々は、複数の比例値のうちの対応する１つにより複数のリップルノードのうちの対応する１つのリップル電圧を調節する合成リップルネットワークを含み、
    前記複数の比例値の各々は、前記複数の位相ネットワークのうちの対応する１つのインダクタを通る位相電流に比例する、
    請求項９に記載の電流モード多相スイッチングレギュレータ。
  11. 前記合成リップルネットワークネットワークは、
    基準ノードと、前記複数のリップルノードのうちの対応する１つとの間に接続されるリップルキャパシタと、
    前記対応するリップルノードから前記出力電圧に比例する電流を引き込む電流シンクと、
    前記複数のパルス制御信号のうちの対応する１つがアクティブであるときに、前記対応するリップルノードに前記入力電圧に比例する電流を供給する電流ソースと、
    を含む、請求項１０に記載の電流モード多相スイッチングレギュレータ。
  12. 前記位相電流合成ネットワークは、複数のトランスコンダクタンスネットワークを含み、
    前記複数のトランスコンダクタンスネットワークの各々は、複数のトランスコンダクタンスアンプを含み、
    前記複数のトランスコンダクタンスアンプの各々は、複数の比例位相電流のうちの１つを前記複数のリップルノードのうちの対応する１つに供給し、
    前記複数の比例位相電流の各々は、基準電圧と、前記複数のリップルノードのうちの対応する１つのリップル電圧との差に比例する、
    請求項１０に記載の電流モード多相スイッチングレギュレータ。
  13. 多相スイッチングレギュレータが、入力電圧を出力電圧に変換するための複数のパルス制御信号のうちの対応する１つにより制御される複数のスイッチング位相ネットワークの各々のインダクタンスを通る複数の位相電流のうちの対応する１つを各々駆動させるための複数のスイッチングネットワークを含み、前記多相スイッチングレギュレータが、複数の電流制御値に基づいて前記複数のパルス制御信号および少なくとも１つのトリガ値を生成する、電流モード多相スイッチングレギュレータの位相間の電流分担の方法であって、
    前記複数の位相電流のうちの対応する１つに各々基づいて複数の位相電流値を供給するステップと、
    前記複数の位相電流値に基づいて平均位相電流値を生成するステップと、
    前記複数のスイッチングネットワークを制御するために用いられる前記複数の電流制御値を供給するために、前記平均位相電流値を前記複数の位相電流値の各々から減算するステップと、
    を含む方法。
  14. 前記複数の位相電流値を供給するステップは、前記入力電圧、前記出力電圧、および前記複数のパルス制御信号に基づいて複数のリップルノードの複数のリップル電圧を生成するステップを含み、
    前記平均位相電流値を生成するステップ、および前記平均位相電流値を複数の位相電流値の各々から減算するステップは、基準電圧と前記複数のリップル電圧のうちの対応する１つとの差の変換に各々基づく複数の比例電流信号の生成、および前記複数のリップルノードの各々への前記複数の比例電流信号の加算、を含む、
    請求項１３に記載の方法。
  15. 前記複数の位相電流値を供給するステップは、各位相の各インダクタを通る位相電流の測定および複数の電圧のうちの対応する１つへの変換を含み、
    前記平均位相電流値を生成するステップは、電圧合計を供給するために前記複数の電圧を加え合わせること、および平均電圧を供給するために前記電圧合計を位相の数で割ることを含む、
    請求項１３に記載の方法。
  16. 前記平均電圧をローパスフィルタリングするステップをさらに含む、請求項１５に記載の方法。
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