JP2014533083A - ヒステリシス制御を備えたコンバータ - Google Patents

Abstract

スイッチドモードパワーサプライと、スイッチドモードパワーサプライの出力電圧を示すフィードバック信号を受信するよう構成される第１の入力端子および基準電圧を受けるよう構成される第２の入力端子を備える、ヒステリシス比較器と、比較器の第１および第２の入力端子のうちの１つと結合されるランプコンデンサと、ランプコンデンサと結合される端子を備え、ランプコンデンサへの電流を駆動するよう構成される、電流源と、ランプコンデンサと結合される端子を備え、電流源によって駆動される電流とは反対方向にランプコンデンサへの電流を駆動するよう構成され、ヒステリシス比較器の出力に応答して作動と停止を交互に行う、切替可能電流源と、から構成されるヒステリシスパワーコンバータ。【選択図】図２Ａ

Description

本発明は、パワーコンバータの分野に関し、具体的には、フィードバック電圧が、基準電圧に加えられた制御ランプ電圧と比較されるヒステリシスコンバータに関する。

ＤＣ−ＤＣパワーコンバータを制御する様々なスキームが知られている。線形制御されたパワーコンバータでは、出力電圧および出力電流のうちの１つが検知されて、誤差増幅器を介してコントローラにフィードバックされる。さらに、対象出力を反映する基準値が誤差増幅器によって受信され、対象出力からの出力の差が検出されて、通常、電子制御スイッチが閉鎖される時間の量を調整することによって補償される。そのような実施形態では、出力電圧または電流は、対象出力に関して異なり、経時的な平均出力は、対象出力と等しい可能性がある。しかし、そのような線形調整制御は、負荷の大幅な変化に対する迅速な反応が必要な場合は不適切である。

この困難を克服するため、ヒステリシスコンバータが利用される。ヒステリシスコンバータは、少なくとも１つの電子制御スイッチと、比較器と、インダクタとを備え、電子制御スイッチは、比較器の出力に応答して閉鎖される。比較器は、第１の基準信号を下回って降下した瞬間出力電圧に速やかに応答して電子制御スイッチを閉鎖するよう構成され、したがって、積分器または他の低帯域幅回路の遅延なく、出力電圧を高圧に駆動する。電子制御スイッチを開放する様々なスキームが存在し、これらに限定されないが、出力電圧を第２の基準と比較することと、電子制御スイッチに対する事前に定められたオン時間を定義することとを含む。

図１は、先行技術のヒステリシスコンバータ１０の高レベルの回路図を示し、ヒステリシスコンバータ１０は、シュミットトリガ比較器として示されるヒステリシス比較器２０と、スイッチドモードパワーサプライ４０とを備え、スイッチドモードパワーサプライ４０は、ｐ−チャンネル電界効果トランジスタ（ＰＦＥＴ）として制限なく示される第１の電子制御スイッチ５０と、ｎ−チャンネル電界効果トランジスタ（ＮＦＥＴ）として制限なく示される第２の電子制御スイッチ６０と、インダクタ７０と、出力コンデンサ８０とから構成される降圧コンバータとして制限なく示される。それに加えて、負荷９０がさらに示される。入力電圧ＶＩＮは、ＰＦＥＴ ５０のソースに接続され、ＰＦＥＴ ５０のドレインは、インダクタ７０の第１の端部と、ＮＦＥＴ ６０のドレインとに接続される。インダクタ７０の第２の端部は、出力コンデンサ８０の第１の端部と、負荷９０の第１の端部とに接続され、その場所での電圧は、出力電圧ＶＯＵＴと示される。負荷９０の第２の端部、出力コンデンサ８０の第２の端部およびＮＦＥＴ ６０のソースは、共通電位に接続される。

さらに、出力電圧ＶＯＵＴは、ヒステリシス比較器２０の非反転入力端子に接続され、基準電圧ＶＲＥＦは、ヒステリシス比較器２０の反転入力端子に接続される。ヒステリシス比較器２０の出力端子は、ＰＦＥＴ ５０のゲートとＮＦＥＴ ６０のゲートの両方に接続される。場合により、ヒステリシス比較器２０の出力端子と、ＰＦＥＴ ５０およびＮＦＥＴ ６０の両ゲートとの間に、ゲート駆動回路（図示せず）が提供される。出力電圧ＶＯＵＴは、ヒステリシス比較器２０の非反転入力端子に直接供給されるものとして示されるが、これは、決して限定することを意図するものではなく、基準電圧ＶＲＥＦと一致する分圧出力などの出力電圧ＶＯＵＴの関数（好ましくは、負荷９０の変化に応答して帯域幅の低減をもたらす能動素子なしで存在する任意の関数）は、ヒステリシス比較器２０の非反転入力端子に交互にフィードバックさせることができる。

動作の際、出力電圧ＶＯＵＴが、ヒステリシス比較器２０の反転入力端子に供給される閾値信号（すなわち、基準電圧ＶＲＥＦ）未満まで降下すると、ヒステリシス比較器２０は、ＰＦＥＴ ５０中での電流の流れを可能にし、したがって、インダクタ７０が入力電圧ＶＩＮに接続され、それにより、インダクタ７０中での電流の流れの増加が可能になり（出力コンデンサ８０の方向に流れる場合は正として定義される）、したがって、出力電圧ＶＯＵＴが増加する。出力電圧ＶＯＵＴが基準電圧ＶＲＥＦを超えると、ヒステリシス比較器２０は、ＮＦＥＴ ６０中での電流の流れを可能にし、したがって、インダクタ７０が共通電位に接続され、それにより、ＮＦＥＴ ６０中での電流の自由な流れが可能になり、インダクタ７０中での電流の流れが経時的に減少し、したがって、出力電圧ＶＯＵＴが減少する。ヒステリシスは、不安定性を避けるため、ヒステリシス比較器２０によって提供される。

残念ながら、出力電圧は電子制御スイッチの閉鎖に応答して速やかに上昇しないため、ヒステリシスコンバータは、通常、出力コンデンサが低い等価直列抵抗を示す回路において、不安定挙動を示す。上記の欠点に対する様々な解法は、主に、インダクタ電流と同調するリップルを人為的に含めることによって提案されてきた。

ある解決策では、その全内容が参照により本明細書に組み込まれる、２００４年９月１４日にＷａｌｔｅｒｓ ｅｔ ａｌに発行された米国特許第６，７９１，３０６号明細書で説明されるように、インダクタの両端間に接続されるトランスコンダクタンス増幅器が提供される。トランスコンダクタンス増幅器によって発生した電流は、ヒステリシス比較器への入力のために電流をインダクタの電流を表す電圧に変換するリップル電圧コンデンサに供給される。そのような解決策は、インダクタの両側からの入力を必要とし、それは、達成が困難であり得る。

別の解決策では、その全内容が参照により本明細書に組み込まれる、２００８年１１月２５日にＫｌｅｉｎに発行された米国特許第７，４５７，１４０号明細書で説明されるように、インダクタ中を流れる電流に比例するランプ電圧が発生し、出力電圧表示に加えられ、合計電圧はヒステリシス比較器への入力として供給される。示される実施形態は複雑なものであり、前述のインダクタの両側からの入力および／またはデュアルエッジワンショット回路のいずれかを必要とする。

それに従って、先行技術の欠点の少なくともいくつかを克服することが本発明の主目的である。これは、ある実施形態では、インダクタへのパワーの供給およびインダクタからパワーの引き出しを交互に行うよう構成されるハーフブリッジ回路を備えるヒステリシスコンバータによって提供される。ランプ電圧は、ブリッジの上部スイッチを作動させると作動し、ブリッジの上部スイッチを停止させると停止する第１の電流源と、反対方向に構成される第２の電流源との組合せによって発生し、第１および第２の電流源の各々は、コンデンサおよびコンデンサと並列接続される任意選択の抵抗器の一方の端部に接続される。ランプ電圧は、基準電圧に加えられ、ヒステリシス比較器の一方の入力端子に提供される。好ましくは、コンデンサの両端間にオートゼロ回路が提供され、したがって、ヒステリシス比較器の他方の入力端子と結合されるフィードバック入力に応答して出力電圧を決定することが保証される。

ある実施形態により、インダクタ、電子制御スイッチおよび出力コンデンサを備えるスイッチドモードパワーサプライであって、電子制御スイッチは、インダクタおよび電源のリード線とともにループの開放と閉鎖を交互に行うよう構成される、スイッチドモードパワーサプライと、フィードバック接続と結合される第１の入力端子を備え、出力コンデンサの両端間の電圧を示すフィードバック信号をフィードバック接続から受信するよう構成され、出力に応答させて電子制御スイッチに開放と閉鎖を行わせる、ヒステリシス比較器と、ヒステリシス比較器の第２の入力端子と結合され、基準電圧を提供するよう構成される基準電圧源と、基準電圧源およびフィードバック接続のうちの１つと結合されるランプコンデンサと、ランプコンデンサと結合される端子を備え、ランプコンデンサへの電流を駆動するよう構成される、電流源と、ランプコンデンサと結合される端子を備え、電流源によって駆動される電流とは反対方向にランプコンデンサへの電流を駆動するよう構成され、ヒステリシス比較器の出力に応答して作動と停止を交互に行う切替可能電流源と、ランプコンデンサの両端間に結合され、ランプコンデンサの両端間の平均電圧をゼロに設定するよう構成されるオートゼロ回路とを備えるヒステリシスパワーコンバータが可能になる。

さらなるある実施形態では、切替可能電流源は、作動させると、電流を提供するよう構成され、電流の振幅は、電源のリード線の電圧の関数である。さらなるある実施形態では、 電流源は、その振幅が基準電圧源の関数である電流を提供するよう構成される。

さらなるある実施形態では、ヒステリシスパワーコンバータは、分圧器をさらに備え、分圧器の端部は、出力コンデンサと結合され、フィードバック接続は、分圧器の共通ノードへの接続である。さらなるある実施形態では、基準電圧およびフィードバック接続のうちの１つとの結合は、基準電圧との結合である。好ましくは、切替可能電流源は、第１の電子制御スイッチが閉鎖されると作動し、第１の電子制御スイッチが開放されると停止する。

さらなるある実施形態では、電流源および切替可能電流源は、ランプコンデンサの両端間の平均電圧がゼロとなるように選択される。好ましくは、ヒステリシスパワーコンバータは、ランプコンデンサと並列結合されるランプ抵抗器をさらに備える。

さらなるある実施形態では、オートゼロ回路は、第１のトランスコンダクタンス増幅器と、第２のトランスコンダクタンス増幅器と、平均化コンデンサとを備え、第１のトランスコンダクタンス増幅器の第１および第２の入力端子は、ランプコンデンサの両端間に結合され、第１のトランスコンダクタンス増幅器の出力端子は、第２のトランスコンダクタンス増幅器の第１の入力端子と結合され、平均化コンデンサは、第２のトランスコンダクタンス増幅器の第１の入力端子と第２の入力端子との間に結合され、ランプコンデンサの両端間の電圧の平均を反映するよう構成され、第２のトランスコンダクタンス増幅器の出力端子は、ランプコンデンサの第１の端部と結合され、ランプコンデンサの両端間の平均電圧が増加する場合、第２のトランスコンダクタンス増幅器は、ランプコンデンサの両端間の電圧を減少させるように電流を出力し、ランプコンデンサの両端間の平均電圧が減少する場合、第２のトランスコンダクタンス増幅器は、ランプコンデンサの両端間の電圧を増加させるように電流を出力する。

さらなるある実施形態では、ヒステリシスパワーコンバータは、スイッチドモードパワーサプライを周期信号と同期化するよう構成される同期回路をさらに備える。好ましくは、同期回路は、周期信号の所定の状態までスイッチドモードパワーサプライの電子制御スイッチを閉鎖するよう構成される。好ましくは、ヒステリシスパワーコンバータは、スロープ補償回路をさらに備える。

独立して、ある実施形態により、インダクタ、電子制御スイッチおよび出力コンデンサを備え、電子制御スイッチは、インダクタおよび電源とともにループの開放と閉鎖を交互に行うよう構成される、スイッチドモードパワーサプライと、フィードバック接続と結合される第１の入力端子を備え、出力コンデンサの両端間の電圧を示すフィードバック信号をフィードバック接続から受信するよう構成され、出力に応答させて電子制御スイッチに開放と閉鎖を行わせる、ヒステリシス比較器と、ヒステリシス比較器の第２の入力端子と結合され、基準電圧を生成するよう構成される基準電圧源と、基準電圧およびフィードバック信号のうちの１つに加えられるランプ電圧を発生させるよう構成され、電流源、切替可能電流源およびランプコンデンサを備えるランプ発生器であって、電流源および切替可能電流源の各々の端子はランプコンデンサと結合され、電流源および切替可能電流源は、反対方向にランプコンデンサへの電流を駆動するよう構成され、切替可能電流源がヒステリシス比較器の出力に応答して作動と停止を交互に行う、ランプ発生器と、ランプコンデンサの両端間に結合され、発生ランプ電圧の平均をゼロに設定するよう構成されるオートゼロ回路とを備えるヒステリシスパワーコンバータが可能になる。

さらなるある実施形態では、電流源は、その振幅が基準電圧源の関数である電流を提供するよう構成され、切替可能電流源は、作動させると、電流を提供するよう構成され、電流の振幅は、電源のリード線の電圧の関数である。さらなるある実施形態では、ヒステリシスパワーコンバータは、分圧器をさらに備え、分圧器の端部は、出力コンデンサと結合され、フィードバック接続は、分圧器の共通ノードへの接続である。

さらなるある実施形態では、基準電圧およびフィードバック信号のうちの１つに加えられるランプ電圧は、基準電圧に加えられる。好ましくは、切替可能電流源は、電子制御スイッチが閉鎖されると作動し、第１の電子制御スイッチが開放されると停止する。

さらなるある実施形態では、電流源および切替可能電流源は、発生ランプ電圧の平均がゼロとなるように選択される。好ましくは、ランプ発生器は、ランプコンデンサと並列結合されるランプ抵抗器をさらに備える。

さらなるある実施形態では、オートゼロ回路は、第１のトランスコンダクタンス増幅器と、第２のトランスコンダクタンス増幅器と、平均化コンデンサとを備え、第１のトランスコンダクタンス増幅器の第１および第２の入力端子は、ランプコンデンサの両端間に結合され、第１のトランスコンダクタンス増幅器の出力端子は、第２のトランスコンダクタンス増幅器の第１の入力端子と結合され、平均化コンデンサは、第２のトランスコンダクタンス増幅器の第１の入力端子と第２の入力端子との間に結合され、発生ランプ電圧の平均を反映するよう構成され、第２のトランスコンダクタンス増幅器の出力端子は、ランプコンデンサの第１の端部と結合され、発生ランプ電圧の平均が増加する場合、第２のトランスコンダクタンス増幅器は、発生ランプ電圧を減少させるように電流を出力し、発生ランプ電圧の平均が減少する場合、第２のトランスコンダクタンス増幅器は、発生ランプ電圧を増加させるように電流を出力する。

さらなるある実施形態では、ヒステリシスパワーコンバータは、スイッチドモードパワーサプライを周期信号と同期化するよう構成される同期回路をさらに備える。好ましくは、同期回路は、周期信号の所定の状態までスイッチドモードパワーサプライの電子制御スイッチを閉鎖するよう構成される。好ましくは、ヒステリシスパワーコンバータは、スロープ補償回路をさらに備える。

独立して、インダクタと出力コンデンサとから構成されるスイッチドモードパワーサプライを提供する工程と、ヒステリシス比較器を提供する工程と、出力コンデンサの両端間の電圧を表すフィードバック信号を提供されたヒステリシス比較器の第１の端子に提供する工程と、ヒステリシス比較器の出力に応答して、インダクタおよび電源とともにループの開放と閉鎖を交互に行う工程と、基準電圧を提供する工程と、電流源を提供する工程と、切替可能電流源を提供する工程と、切替可能電流源は、ヒステリシス比較器の出力に応答して作動と停止を交互に行い、共通ノードと結合される提供された電流源および提供された切替可能電流源に応答してランプ電圧を発生させる工程と、発生ランプ電圧を提供された基準電圧および提供されたフィードバック信号のうちの１つに加える工程と、発生ランプ電圧の平均をゼロに能動的に設定する工程とを含むヒステリシスパワー変換の方法が可能になる。

さらなるある実施形態では、本方法は、発生ランプ電圧を受けるよう構成される第１のトランスコンダクタンス増幅器を提供する工程と、提供された第１のトランスコンダクタンス増幅器の出力を受信するよう構成され、両端間の電圧が発生ランプ電圧の平均を反映する、平均化コンデンサを提供する工程と、提供された平均化コンデンサの両端間の電圧を受けるよう構成される第２のトランスコンダクタンス増幅器を提供する工程とをさらに含み、能動的に設定する工程は、提供された第２のトランスコンダクタンス増幅器の出力に応答したものである。

さらなるある実施形態では、発生ランプ電圧を提供された基準電圧および提供されたフィードバック信号のうちの１つに加える工程は、提供された基準電圧に加える工程である。好ましくは、切替可能電流源は、第１の電子制御スイッチが閉鎖されると作動し、第１の電子制御スイッチが開放されると停止する。

さらなるある実施形態では、本方法は、提供されたスイッチドモードパワーサプライを受信される周期信号と同期化する工程をさらに含む。

本発明の追加の特徴および利点は、以下の図面や説明から明らかになるであろう。

本発明をより良く理解し、本発明をどのように実行に移すことができるかを示すため、ここで、純粋に単なる例示として、添付の図面を参照する。添付の図面では、図面全体を通じて、同様の数字は対応する要素またはセクションを指定する。

ここで、図面を特別に詳細に参照すると、示される詳細は、単なる例示であり、本発明の好ましい実施形態の例示的な論考のみを目的とし、本発明の原理および概念的見地の最も有用かつ容易に理解できる説明と見られるものを提供するために提示されることが強調される。この点で、本発明の基本的な理解に必要とされるものより詳細に本発明の構造細部を示す試みは行われず、図面と併せて起用される説明は、当業者に対し、本発明のいくつかの形態を実際にどのように具体化できるかを明らかにする。

図１は、先行技術によるヒステリシスコンバータの高レベルの回路図を示す。 図２Ａは、電流源の対およびランプコンデンサを備えるヒステリシスコンバータの例示的な実施形態の高レベルの回路図を示し、電流源のうちの１つは、ハーフブリッジ駆動回路の上部スイッチを作動させると作動するように構成され、それにより、ランプコンデンサの両端間にランプ電圧が形成され、ランプ電圧は基準電圧に加えられる。 図２Ｂは、電流源の対およびランプコンデンサを備えるヒステリシスコンバータの例示的な実施形態の高レベルの回路図を示し、電流源のうちの１つは、ハーフブリッジ駆動回路の上部スイッチを作動させると作動するように構成され、それにより、ランプコンデンサの両端間にランプ電圧が形成され、ランプ電圧はフィードバック信号に加えられる。 図２Ｃは、ヒステリシス比較器の入力端子と結合される同期回路をさらに備える、図２Ａのヒステリシスコンバータの例示的な実施形態の高レベルの回路図を示す。 図２Ｄは、ヒステリシス比較器の出力端子と結合される可変遅延素子を備える同期回路をさらに備える、図２Ａのヒステリシスコンバータの例示的な実施形態の高レベルの回路図を示す。 図２Ｅは、同期回路および任意選択のスロープ補償回路をさらに備える、図２Ａのヒステリシスコンバータの例示的な実施形態の高レベルの回路図を示す。 図２Ｆは、スロープ補償回路の出力がフィードバック信号電圧に加算される、図２Ｅのヒステリシスコンバータの例示的な実施形態の高レベルの回路図を示す。 図３は、電流源の対を備え、電流源のうちの１つは、ハーフブリッジ駆動回路の上部スイッチを作動させると作動するように構成され、オートゼロ回路をさらに備えるヒステリシスコンバータの例示的な実施形態の高レベルの回路図を示す。 図４は、ヒステリシスパワー変換の方法の例示的な実施形態の高レベルのフローを示す。

本発明の少なくとも１つの実施形態について詳細に説明する前に、本発明は、その応用において、以下の説明に記載されるかまたは図面に示されるコンポーネントの構造の詳細または配置に限定されないことを理解されたい。本発明は、他の実施形態に適用可能であるか、あるいは、様々な方法で実践または実行されるものである。また、本明細書で使用される表現や用語は説明を目的とするものであり、制限するものと解釈してはならないことも理解されたい。

「接続される」もしくは「結合される」という用語またはそのあらゆる変形語は、本明細書で使用される場合、直接接続に限定することを意図するものではなく、直接的であろうが間接的であろうがいかなる結合も接続も含むことを意図し、適切な抵抗器、コンデンサ、インダクタ、ならびに、他の能動および非能動素子の使用はその範囲を超えない。

図２Ａは、ヒステリシスコンバータ１００の例示的な実施形態の高レベルの回路図を示し、ヒステリシスコンバータ１００は、非限定的な一実施形態ではシュミットトリガ比較器を備えるヒステリシス比較器２０と、制限なく降圧コンバータとして示されるスイッチドモードパワーサプライ４０と、分圧器１１０と、ランプ発生器１２０と、基準電圧源１３０とを備える。それに加えて、負荷９０がさらに示される。スイッチドモードパワーサプライ４０は、非限定的な一実施形態ではＰＦＥＴを備える第１の電子制御スイッチ５０と、非限定的な一実施形態ではＮＦＥＴを備える第２の電子制御スイッチ６０と、インダクタ７０と、出力コンデンサ８０とを備える。ランプ発生器１２０は、電流源１４０と、切替可能電流源１５０と、インバータ１６０と、ランプ抵抗器１７０と、ランプコンデンサ１８０とを備える。第１の電子制御スイッチ５０は、高側スイッチとしても知られており、第２の電子制御スイッチ６０は、低側スイッチとしても知られている。

入力電圧ＶＩＮは、ＰＦＥＴ ５０のソースに接続され、ＰＦＥＴ ５０のドレインは、インダクタ７０の第１の端部と、ＮＦＥＴ ６０のドレインとに接続される。インダクタ７０の第２の端部は、出力コンデンサ８０の第１の端部と、負荷９０の第１の端部と、分圧器１１０の第１の端部とに接続され、その場所での電圧は、出力電圧ＶＯＵＴと示される。負荷９０の第２の端部、出力コンデンサ８０の第２の端部およびＮＦＥＴ ６０のソースは、共通電位に接続される。

分圧器１１０の第２の端部は、共通電位に接続される。分圧器１１０の共通ノードは、ヒステリシス比較器２０の非反転入力端子に接続され、フィードバック接続を構成し、その場所での電圧は、フィードバック信号を構成し、ＦＢと示される。ヒステリシス比較器２０の出力端子は、ＰＦＥＴ ５０のゲートと、ＮＦＥＴ ６０のゲートと、インバータ１６０の入力端子とに接続される。インバータ１６０の出力端子は、切替可能電流源１５０の制御入力端子に接続される。切替可能電流源１５０の入力端子は、電流源１４０の出力端子と、ランプ抵抗器１７０の第１の端部と、ランプコンデンサ１８０の第１の端部と、ヒステリシス比較器２０の反転入力端子とに接続され、その場所での電圧は、ＶＲＥＦと示される。ランプ抵抗器１７０の第２の端部は、ランプコンデンサ１８０の第２の端部と、基準電圧源１３０とに接続される。基準電圧源１３０の負の端部、電流源１４０の入力端子および切替可能電流源１５０の出力端子は、共通電位に接続される。場合により、比較器２０の出力端子と、ＰＦＥＴ ５０およびＮＦＥＴ ６０の両ゲートとの間に、ゲート駆動回路（図示せず）が提供される。ランプコンデンサ１８０は、好ましくは、接地されない。

好ましくは、電流源１４０の振幅は、固定振幅のものであり、さらに好ましくは、固定振幅は、基準電圧源１３０の両端間の電圧の関数である。好ましくは、切替可能電流源１５０の振幅は、作動させると、固定振幅である。一実施形態では、固定振幅は、入力電圧ＶＩＮの関数である。一実施形態では、電流源および切替可能電流源１５０の方向は、反転される。

動作の際、フィードバック信号ＦＢがＶＲＥＦ未満まで降下すると、ヒステリシス比較器２０は、電子制御スイッチ５０を閉鎖し、電子制御スイッチ６０を開放し、切替可能電流源１５０を作動させる。したがって、インダクタ７０が入力電圧ＶＩＮに接続され、インダクタ７０中での電流の流れが可能になり（出力コンデンサ８０の方向に流れる場合は正として定義される）、経時的に増加し、したがって、出力電圧ＶＯＵＴが増加する。フィードバック信号ＦＢが電圧ＶＲＥＦを超えると、ヒステリシス比較器２０は、電子制御スイッチ５０を開放し、電子制御スイッチ６０を閉鎖し、切替可能電流源１５０を停止させる。したがって、インダクタ７０が共通電位に接続され、インダクタ７０中での電流の流れが経時的に減少し、したがって、出力電圧ＶＯＵＴが減少する。ヒステリシスは、不安定性を避けるため、ヒステリシス比較器２０によって提供される。有利には、分圧器１１０による出力電圧ＶＯＵＴの分割により、ヒステリシス比較器２０に対する低電圧比較器の使用が可能になる。

ランプ発生器１２０は、基準電圧源１３０に加えられるランプ電圧を生成するよう構成される。具体的には、ＩＩと示される電流源１４０からの電流出力（上記で示されるように、好ましくは、基準電圧源１３０の両端間の電位の関数である）は、徐々にランプコンデンサ１８０を充電するよう構成され、それにより、電圧ＶＲＥＦの経時的なランプアップが生じる。切替可能電流源１５０を作動させると、Ｉ２と示される切替可能電流源１５０の電流出力（上記で示されるように、好ましくは、入力電圧ＶＩＮの関数である）は、ランプコンデンサ１８０から放電され、それにより、電圧ＶＲＥＦの経時的なランプダウンが生じる。

さらなる詳細では、ＰＦＥＴ ５０を閉鎖すると、すなわち、インダクタ７０を通過する電流が上昇すると、切替可能電流源１５０が作動する。電流Ｉ２は電流ＩＩより大きく、その結果、コンデンサ１８０の放電が開始され、電圧ＶＲＥＦがランプダウンし始める。電圧ＶＲＥＦがフィードバック信号ＦＢを下回って降下すると、ヒステリシス比較器２０は、上記で説明されるように、ＰＦＥＴ ５０を開放し、ＰＦＥＴ ６０を閉鎖するよう構成され、切替可能電流源１５０が停止する。停止した切替可能電流源１５０において電流Ｉ２が流れない場合、コンデンサ１８０は、電流ＩＩによって充電され、それにより、電圧ＶＲＥＦがランプアップし始める。電圧ＶＲＥＦがフィードバック信号ＦＢより大きくなると、ヒステリシス比較器２０は、上記で説明されるように、ＰＦＥＴ ６０を開放し、ＰＦＥＴ ５０を閉鎖するよう構成され、切替可能電流源１５０が作動する。

ヒステリシスコンバータ１００のクローズドループ構成により、電圧ＶＯＵＴは、平均すると、
ＶＯＵＴ＝ａ＊ＶＲＥＦ 方程式１
となり、式中、ａは、分圧器１１０による出力電圧ＶＯＵＴの分割の関数であり、具体的には、
ａ＝ＶＯＵＴ／ＦＢ 方程式２
である。
出力電圧ＶＯＵＴを適正に調整するには、ＶＲＥＦは、経時的に一定の平均基準電圧を維持すべきである。一実施形態では、電流源１４０および切替可能電流源１５０は、ランプコンデンサ１８０の両端間の平均電圧がゼロとなるように選択され、したがって、電圧ＶＲＥＦは、基準電圧源１３０によって出力される電圧と等しい平均電圧を維持する。特定の一実施形態では、電流源１４０および切替可能電流源１５０は、電流ＩＩおよびＩ２の組合せの平均がゼロとなるように選択される。
具体的には、電流源１４０および切替可能電流源１５０は、好ましくは、電流Ｉ２と電流ＩＩとの割合が以下の通りになるように選択され、
Ｉ２／ＩＩ＝１／Ｄ 方程式３
式中、Ｄは、切替可能電流源１５０のデューティ比、すなわち、ＰＦＥＴ ５０のデューティ比である。電流ＩＩおよびＩ２の組合せの平均が必ずしもゼロではない場合、ランプ抵抗器１７０は、ランプコンデンサ１８０の両端間の過度の電荷蓄積を防ぐため、ランプコンデンサ１８０に放電経路を提示するよう構成される。様々な負荷条件にわたって、Ｄは、様々な電位値とともに変化し、したがって、方程式３は維持されないことを理解されたい。

上記は、ランプコンデンサ１８０が基準電圧源１３０とヒステリシス比較器２０との間に接続される実施形態に関連して説明されてきたが、これは、決して限定することを意図するものではない。別の実施形態では、ランプコンデンサ１８０、ランプ抵抗器１７０、電流源１４０および切替可能電流源１５０はすべて、範囲を超えることなく、基準電圧源１３０と共通電位との間で並列接続される。

上記は、スイッチドモードパワーサプライ４０が降圧コンバータを備える実施形態に関連して説明されてきたが、これは、決して限定することを意図するものではなく、いかなるスイッチドモードパワーサプライも（これらに限定されないが、ブーストコンバータまたは降圧ブーストコンバータを含む）、範囲を超えることなく、提供することができる。

図２Ｂは、ヒステリシスコンバータ２００の例示的な実施形態の高レベルの回路図を示す。ヒステリシスコンバータ２００は、あらゆる点で、図２Ａのヒステリシスコンバータ１００と同様であるが、ヒステリシス比較器２０の反転入力端子が基準電圧源１３０の出力端子に接続されることを除く。ヒステリシス比較器２０の非反転入力端子は、ランプ発生器１２０のランプコンデンサ１８０の第１の端部と、ランプ抵抗器１７０の第１の端部と、電流源１４０の出力端子と、切替可能電流源１５０の入力端子とに接続される。ランプコンデンサ１８０の第２の端部およびランプ抵抗器１７０の第２の端部は、一般に、分圧器１１０の共通ノードに接続される。その上、インバータ１６０は提供されず、切替可能電流源１５０の制御入力端子は、ヒステリシス比較器２０の出力端子に接続される。

ヒステリシスコンバータ２００の動作は、あらゆる点で、ヒステリシスコンバータ１００の動作と同様であるが、ランプコンデンサ１８０の両端間に生成されるランプ電圧が、基準電圧源１３０の出力に加えられる代わりに、分圧器１１０の共通ノードでフィードバック信号ＦＢに加えられることを除く。ランプ電圧がフィードバック信号ＦＢに加えられるため、ランプコンデンサ１８０の両端間の電圧は、ＰＦＥＴ ５０を閉鎖するとランプアップし、ＰＦＥＴ ５０を開放するとランプダウンするよう構成される。しかし、上記に示されるように、様々な負荷条件にわたって、数式３が維持されることはなく、したがって、ランプコンデンサ１８０の両端間の電圧は、経時的に平均ゼロではない可能性があり、その結果、方程式１および方程式２で記載される所望の値からのＶＯＵＴの分散をもたらす。

図２Ｃは、図２Ａのヒステリシスコンバータ１００を備え、ヒステリシス比較器２０の入力端子と結合される同期回路２６０をさらに備える、ヒステリシスコンバータ２５０の例示的な実施形態の高レベルの回路図を示す。同期回路２６０は、周期電流源２６２と、抵抗器２６５とを備える。周期電流源２６２の第１の端部は、比較器２０の反転入力端子と、抵抗器２６５を介して電圧ＶＲＥＦとに接続される。周期電流源２６２は、比較器２０の反転入力端子に向けて周期電流を駆動するよう構成される。周期電流源２６２の第２の端部は、共通電位に接続される。好ましくは、周期電流源２６２、１％のデューティサイクルなどの低デューティサイクルを有する信号、制限なく、信号はアクティブローである。

動作の際、ヒステリシスコンバータ２５０は、あらゆる点で、ヒステリシスコンバータ１００と同一であるが、周期電流源２６２の出力との同期を伴う。具体的には、周期電流源２６２がアクティブ状態の場合、比較器２０の出力は、正となることを強いられる。周期電流源２６２がアクティブ状態でない時間の間は、比較器２０の出力は、図２Ａと関連して上記で説明されるようなものである。したがって、比較器２０のサイクリングは、周期電流源２６２のアクティブ時間と徐々に同期化され、その結果、ヒステリシス比較器２０は、同期回路２６０に応答して同期化される。

図２Ｄは、図２Ａのヒステリシスコンバータ１００を備え、同期回路２７５をさらに備える、ヒステリシスコンバータ２７０の例示的な実施形態の高レベルの回路図を示す。同期回路２７５は、周期信号発生器２８０と、位相検出器２８５と、フィルタ２９０と、可変遅延素子２９５とを備える。周期信号発生器２８０は、位相検出器２８５の一方の入力端子と共通電位との間に接続される。ヒステリシス比較器の出力端子は、可変遅延素子２９５の入力端子に接続され、可変遅延素子２９５の出力端子は、位相検出器２８５の第２の入力端子と、電子制御スイッチ５０、６０の両ゲートと、インバータ１６０の入力端子とに接続される。位相検出器２８５の出力端子は、フィルタ２９０を介して、可変遅延素子２９５の制御入力端子に接続される。ある実施形態では抵抗器１７０は必要とされないため、ランプ発生器１２０は、抵抗器１７０なしで示される。

動作の際、ヒステリシスコンバータ２７０は、あらゆる点で、ヒステリシスコンバータ１００と同一であるが、同期回路２７５に応答する同期を伴う。周期信号発生器２８０の位相は、電子制御スイッチ５０、６０への駆動入力の位相と比較され、遅延は、位相遅延に応答して、可変遅延素子２９５に対して増加するか、または、可変遅延素子に対して減少する。フィルタ２９０は、雑音を減少するように機能する。したがって、電子制御スイッチ５０、６０への駆動信号は、周期信号発生器２８０の出力と同期化される。

図２Ｅは、図２Ａのヒステリシスコンバータ１００に関連して上記で説明されるようなヒステリシスコンバータを備え、同期回路３１０および任意選択のスロープ補償回路３２０をさらに備える、ヒステリシスコンバータ３００の例示的な実施形態の高レベルの回路図を示す。スイッチドモードパワーサプライ４０は、一般に、第１の電子制御スイッチ５０と、第２の電子制御スイッチ６０とから構成されるように示される。第１の電子制御スイッチ５０は、バッファ３５５によって駆動されるように示され、第２の電子制御スイッチ６０は、反転バッファ３５７によって駆動されるように示される。追加のバッファなどの遅延回路は、シュートスルーを抑制するために提供することができる。スイッチドモードパワーサプライ４０のバランスは、あらゆる点で、図２Ａのスイッチドモードパワーサプライ４０と同一であり、したがって、簡略にするため、さらに説明することはしない。

複数のバッファ３６０が提供される。任意選択のスロープ補償回路３２０は、電子制御スイッチ３７０と、コンデンサ３７５と、電流源３８０とを備える。 同期回路３２０は、加算増幅器３３０と、周期信号源３３５と、ＲＳフリップフロップ３４０と、ＡＮＤゲート３４５と、「ワンショット」としても知られている任意選択の単安定マルチバイブレータ３５０とを備える。周期信号源３３５は、同期回路３２０内にあるものとして示されているが、これは、決して限定することを意図するものではなく、外部の周期信号源の使用が具体的に構想される。

反転バッファ３５７の出力端子は、第１のそれぞれのバッファ３６０を介して電子制御スイッチ３７０の制御入力端子に接続され、第２のそれぞれのバッファ３６０を介してランプ発生器１２０の制御入力端子に接続される。ランプ発生器１２０は、上記で説明されるように、基準電圧源１３０の出力を受け、ランプ発生器１２０の出力端子は、加算増幅器３３０の非反転入力端子に接続される。

電子制御スイッチ３７０の第１の端部は、コンデンサ３７５の第１の端部と、電流源３８０の正の出力端子と、加算増幅器３３０の反転入力端子とに接続される。電子制御スイッチ３７０、コンデンサ３７５および電流源３８０の各々の第２の端部は、一般に、共通電位に接続される。加算増幅器３３０の出力端子は、ヒステリシス比較器２０の反転入力端子に接続される。

ヒステリシス比較器２０の出力端子は、ＳＲフリップフロップ３４０のリセット入力端子に接続され、ＳＲフリップフロップ３４０のＱ出力端子は、ＡＮＤゲート３４５の第１の入力端子に接続される。周期信号源３３５の出力端子は、任意選択の単安定マルチバイブレータ３５０のトリガ入力端子に接続され、任意選択の単安定マルチバイブレータ３５０の出力端子は、ＡＮＤゲート３４５の第２の入力端子に接続される。ＡＮＤゲート３４５の出力端子は、バッファ３５５および反転バッファ３５７の各々の入力端子に接続され、周期信号源３３５のリターンは、共通電位に接続される。

動作の際、スイッチドモードパワーサプライ４０は、ヒステリシス比較器２０およびランプ発生器１２０と協働で、図２Ａのヒステリシスコンバータ１００に関連して上記で説明されるように動作する。それに加えて、スイッチドモードパワーサプライ４０の動作は、同期回路３１０に応答して周期信号源３３５の出力と同期化される。任意選択のスロープ補償回路３２０は、スイッチドモードパワーサプライ４０のデューティサイクルが５０％を超えると、分数調波振動を低減するように動作する。

ここで、同期回路３１０の動作についてさらに説明する。ＶＯＵＴを表すフィードバック信号ＦＢの電圧が基準電圧源１３０の出力より大きくなると、ランプ発生器１２０および任意選択のスロープ補償回路３２０によって引き起こされるいかなる摂動も無視して、ＳＲフリップフロップ３４０がリセットされ、したがって、ＡＮＤゲート３４５の出力が低論理レベルに設定され、したがって、バッファ３５５に応答して第１の電子制御スイッチ５０が開放され、反転バッファ３５７に応答して第２の電子制御スイッチ６０が閉鎖される。

周期信号源３３５に応答して、したがって、立ち上がりエッジなどの周期信号源３３５の既定の状態に応答して、ＳＲフリップフロップ３４０が設定され、ＡＮＤゲート３４５およびバッファ３５５に応答して、第１の電子制御スイッチ５０が閉鎖され、反転バッファ３５７に応答して、第２の電子制御スイッチ６０が開放される。したがって、周期信号源３３５の出力に応答して、第１の電子制御スイッチ５０、すなわち、高側スイッチが周期的に閉鎖され、それと同時に第２の電子制御スイッチ６０、すなわち、低側スイッチが開放される。第１の電子制御スイッチ５０は、ヒステリシス比較器２０の出力に応答して開放され、したがって、第１の電子制御スイッチ５０が閉鎖される時間の量は、ヒステリシス比較器２０に応答して決定される。したがって、スイッチドモードパワーサプライ４０のスイッチング動作は、周期信号源３３５の出力と同期化される。そのような同期は、有利には、図２Ｄに関連して上記で説明されるＰＬＬ同期と比べて、ジッタの低減を提供する。

任意選択の単安定マルチバイブレータ３５０の既定の時間の終了後、ＡＮＤゲート３４５の出力が低くなり、したがって、第１の電子制御スイッチ５０を強制的に開放するため、任意選択の単安定マルチバイブレータ３５０は、第１の電子制御スイッチ５０の閉鎖状態に対する固定最大時間を提供するように動作する。

上記で説明されるように、ランプ発生器１２０は、小さなランプ電圧を基準電圧源１３０の出力に加えるように機能し、したがって、安定性が加わる。ランプ発生器１２０は、以下で説明されるように、範囲を超えることなく、オートゼロ回路４１０を備え得る。

ここで、任意選択のスロープ補償回路３２０の動作についてさらに説明する。第２の電子制御スイッチ６０、すなわち、低側スイッチを閉鎖すると、電子制御スイッチ３７０が同様に閉鎖され、したがって、コンデンサ３７５が短絡し、加算増幅器３３０の反転入力端子が共通電位、すなわち、ゼロに設定される。第２の電子制御スイッチ６０を開放すると、電子制御スイッチ３７０が同様に開放され、電流源３８０に応答してコンデンサ３７５の充電が開始される。コンデンサ３７５の両端間の上昇電圧は、ランプ発生器１２０の出力から差し引かれ、その合計が、ヒステリシス比較器２０の反転入力端子に提示される。ヒステリシス比較器２０は、ランプ発生器１２０の転換点に応答して切り替えを行い、スロープ補償回路３２０は、５０％を超えるデューティサイクルに対する安定性を提供する。

図２Ｆは、加算増幅器３３０を介してスロープ補償回路の出力がフィードバック信号ＦＢに加算される、ヒステリシスコンバータ３９０の例示的な実施形態の高レベルの回路図を示し、ヒステリシスコンバータ３９０は、あらゆる点で、図２Ｅのヒステリシスコンバータ３００と同一であるが、スロープ補償回路３２０の出力が加えられることを除く。フィードバック信号ＦＢおよびスロープ補償回路３２０の出力端子は各々、加算増幅器３３０のそれぞれの非反転入力端子と結合され、加算増幅器３３０の出力端子は、ヒステリシス比較器２０の非反転入力端子と結合される。ランプ発生器１２０の出力端子は、ヒステリシス比較器２０の反転入力端子と結合される。ヒステリシスコンバータ３９０の動作は、あらゆる点で、ヒステリシスコンバータ３００の動作と同一であり、簡略にするため、さらに詳述することはしない。

図３は、ヒステリシスコンバータ４００の例示的な実施形態の高レベルの回路図を示す。ヒステリシスコンバータ４００は、あらゆる点で、図２Ａのヒステリシスコンバータ１００と同様であるが、ヒステリシスコンバータ４００はオートゼロ回路４１０をさらに備えることを除く。オートゼロ回路４１０は、第１のトランスコンダクタンス増幅器４２０と、第２のトランスコンダクタンス増幅器４３０と、平均化コンデンサ４４０とを備える。第１のトランスコンダクタンス増幅器４２０の反転入力端子は、ランプコンデンサ１８０の第１の端部に接続され、第１のトランスコンダクタンス増幅器４２０の非反転入力端子は、ランプコンデンサ１８０の第２の端部に接続される。第１のトランスコンダクタンス増幅器４２０の出力端子は、第２のトランスコンダクタンス増幅器４３０の非反転入力端子と、平均化コンデンサ４４０の第１の端部とに接続される。平均化コンデンサ４４０の第２の端部および第２のトランスコンダクタンス増幅器４３０の反転入力端子は各々、共通電位に接続される。第２のトランスコンダクタンス増幅器４３０の出力端子は、ランプコンデンサ１８０の第１の端部に接続される。

ヒステリシスコンバータ４００の動作は、あらゆる点で、ヒステリシスコンバータ１００の動作と同様であるが、ランプコンデンサ１８０の両端間の電圧がゼロ未満になると、平均化コンデンサ４４０は、第１のトランスコンダクタンス増幅器４２０によって充電され、ランプコンデンサ１８０の両端間の電圧がゼロを超えると、平均化コンデンサ４４０は、第１のトランスコンダクタンス増幅器４２０によって放電され、したがって、ランプコンデンサ１８０の両端間の平均電圧がゼロであることを保証することを除く。好ましくは、第１のトランスコンダクタンス増幅器４２０および平均化コンデンサ４４０は、平均化コンデンサ４４０がランプコンデンサ１８０より低速で充電が行われるように選択される。この平均化回路の帯域幅は、通常、ヒステリシスコンバータ４００のクロスオーバー周波数よりかなり低速である。したがって、平均化コンデンサ４４０の両端間の電圧は、ランプコンデンサ１８０の両端間の平均電圧とは逆の値を表す。平均化コンデンサ４４０の両端間の電圧がゼロ未満である場合、すなわち、ランプコンデンサ１８０の両端間の平均電圧がゼロを超える場合、第２のトランスコンダクタンス増幅器４３０は、ランプコンデンサ１８０の放電を行うよう構成される。平均化コンデンサ４４０の両端間の電圧がゼロを超える場合、すなわち、ランプコンデンサ１８０の両端間の平均電圧がゼロ未満である場合、第２のトランスコンダクタンス増幅器４３０は、ランプコンデンサ１８０の充電を行うよう構成される。したがって、オートゼロ回路４１０は、ランプコンデンサ１８０の両端間の平均電圧をゼロに能動的に設定するよう構成される。そのような実施形態では、ランプ抵抗器１７０は必要とされない。しかし、ランプ抵抗器１７０の使用は、オートゼロ回路４１０を制限するためおよび／または過渡応答性能を向上させるため、ある実施形態において有利であり得る。

図４は、ある実施形態による、ヒステリシスパワー変換の方法の高レベルのフロー図を示す。段階１０００では、スイッチドモードパワーサプライ４０などのスイッチドモードパワーサプライが提供される。図２Ａと関連して上記で説明されるように、制限なく、いかなるタイプのスイッチドモードパワーサプライも提供することができる。スイッチドモードパワーサプライは、インダクタと、電子制御スイッチと、出力コンデンサとを備える。段階１０１０では、ヒステリシス比較器が提供される。提供されたヒステリシス比較器の第１の入力端子は、出力コンデンサの両端間の電圧を表すフィードバック信号を提供するよう構成されるフィードバック接続と結合される。一実施形態では、出力コンデンサの両端間の電圧は分圧器によって分割され、電圧の分割部分はフィードバック信号を構成する。段階１０２０では、段階１０１０の提供されたヒステリシス比較器の出力に応答して、インダクタおよび電源とともにループの開放と閉鎖が交互に行われる。一実施形態では、電子制御スイッチの開放と閉鎖をそれぞれ行うことによって、ループの開放と閉鎖が行われる。任意選択の段階１０３０では、ループの開放と閉鎖は、周期信号と同期化される。

段階１０４０では、基準電圧が提供され、提供された基準電圧は、段階１０１０の提供されたヒステリシス比較器の第２の入力端子と結合される。段階１０５０では、ランプ発生器が提供され、ランプ発生器は、ランプコンデンサと、電流源（好ましくは、段階１０４０の提供された基準電圧の関数である固定値のもの）と、切替可能電流源（好ましくは、作動の際、入力電圧の関数である固定値のもの）とを備える。ランプコンデンサ、電流源および切替可能電流源は、共通ノードに接続され、切替可能電流源は、共通ノードに関連して電流源によって提供される電流の流れ方向とは反対方向に電流の流れを提供するよう構成される。ランプコンデンサの充電および放電は、提供された電流によって行われ、それにより、上記で説明されるように、ランプコンデンサの両端間のランプ電圧が発生する。切替可能電流源は、段階１０１０の提供されたヒステリシス比較器の出力に応答して、作動と停止が交互に行われる。一実施形態では、切替可能電流源は、段階１０００の電子制御スイッチを閉鎖すると作動し、電子制御スイッチを開放すると停止する。

段階１０６０では、段階１０５０の発生ランプ電圧は、フィードバック信号および基準電圧のうちの１つに加えられる。特定の一実施形態では、発生ランプ電圧は、基準電圧に加えられる。さらなる一実施形態では、段階１０５０のランプコンデンサは、段階１０４０の提供された基準電圧と段階１０１０の提供されたヒステリシス比較器の第２の入力端子との間で結合される。任意選択の段階１０７０では、段階１０５０の電流源および切替可能電流源は、ランプコンデンサの両端間に発生した平均ランプ電圧がゼロとなるように選択される。一実施形態では、ランプ抵抗器が提供され、ランプ抵抗器は、ランプコンデンサに並列接続され、ランプコンデンサの両端間に蓄積される電荷に対する放電経路を提供するため、ランプコンデンサに放電経路を提供するよう構成される。

任意選択の段階１０８０では、オートゼロ回路が提供され、オートゼロ回路は、好ましくは、第１および第２のトランスコンダクタンス増幅器と、平均化コンデンサとを備える。平均化コンデンサの両端間の電圧は、第１のトランスコンダクタンス増幅器の出力に応答して、段階１０５０のランプコンデンサの両端間の平均ランプ電圧を反映する。一実施形態では、第１のトランスコンダクタンス増幅器の入力端子は、ランプコンデンサの両端間に結合され、第１のトランスコンダクタンス増幅器の出力端子は、平均化コンデンサと結合される。第２のトランスコンダクタンス増幅器は、好ましくは、平均化コンデンサの両端間の電圧に応答して、平均ランプ電圧をゼロに能動的に設定するよう構成される。一実施形態では、第２のトランスコンダクタンス増幅器の入力端子は、平均化コンデンサの両端間に結合され、第２のトランスコンダクタンス増幅器の出力端子は、ランプコンデンサに接続される。

明確にするために別々の実施形態の文脈において説明される本発明のある特徴は、単一の実施形態において組合せで提供することもできることが理解される。逆に、簡略にするために単一の実施形態の文脈において説明される本発明の様々な特徴は、別々に提供することも、任意の適切な副組合せで提供することもできる。

別段の定義がない限り、本明細書で使用されるすべての技術および科学用語は、この発明が属する当技術分野の当業者によって一般的に理解されているものと同じ意味を有する。本明細書に記載されるものと同様のまたは均等の方法を本発明の実践またはテストに使用することができるが、適切な方法が本明細書に記載されている。

本明細書で言及されるすべての刊行物、特許出願、特許および他の参考文献は、それらの全体が参照により組み込まれる。抵触が生じた場合には、定義を含む特許明細書が優先される。それに加えて、材料、方法および実施例は、単なる例示であり、限定することを意図するものではない。

当業者であれば、本発明は、上記の明細書で具体的に示され、説明されているものに限定されないことが理解されよう。むしろ、本発明の範囲は、添付の特許請求の範囲によって定義され、上記の明細書で説明されている様々な特徴の組合せと副組合せの両方、ならびに、前述の説明を読み進めるにつれて当業者が思い付くであろう、先行技術にないそれらの変形形態および変更形態を含む。

Claims (28)

1. インダクタ、電子制御スイッチおよび出力コンデンサを備えるスイッチドモードパワーサプライであって、前記電子制御スイッチは、前記インダクタおよび電源のリード線とともにループの開放と閉鎖を交互に行うよう構成される、スイッチドモードパワーサプライと、
   フィードバック接続と結合される第１の入力端子を備え、前記出力コンデンサの両端間の電圧を示すフィードバック信号を前記フィードバック接続から受信するよう構成され、出力に応答させて前記電子制御スイッチに開放と閉鎖を行わせる、ヒステリシス比較器と、
   前記ヒステリシス比較器の第２の入力端子と結合され、基準電圧を提供するよう構成される基準電圧源と、
   前記基準電圧源および前記フィードバック接続のうちの１つと結合されるランプコンデンサと、
   前記ランプコンデンサと結合される端子を備え、前記ランプコンデンサへの電流を駆動するよう構成される、電流源と、
   前記ランプコンデンサと結合される端子を備え、前記電流源によって駆動される前記電流とは反対方向に前記ランプコンデンサへの電流を駆動するよう構成され、前記ヒステリシス比較器の前記出力に応答して作動と停止を交互に行う切替可能電流源と、
   前記ランプコンデンサの両端間に結合され、前記ランプコンデンサの両端間の平均電圧をゼロに設定するよう構成されるオートゼロ回路と
   を備えるヒステリシスパワーコンバータ。
2. 前記切替可能電流源は、作動させると、電流を提供するよう構成され、電流の振幅は、前記電源の前記リード線の電圧の関数である、請求項１に記載のヒステリシスパワーコンバータ。
3. 前記電流源は、その振幅が前記基準電圧源の関数である電流を提供するよう構成される、請求項１または２に記載のヒステリシスパワーコンバータ。
4. 分圧器をさらに備え、前記分圧器の端部は、前記出力コンデンサと結合され、前記フィードバック接続は、前記分圧器の共通ノードへの接続である、請求項１に記載のヒステリシスパワーコンバータ。
5. 前記基準電圧および前記フィードバック接続のうちの１つとの前記結合は、前記基準電圧との結合である、請求項１に記載のヒステリシスパワーコンバータ。
6. 前記切替可能電流源は、前記第１の電子制御スイッチが閉鎖されると作動し、前記第１の電子制御スイッチが開放されると停止する、請求項５に記載のヒステリシスパワーコンバータ。
7. 前記電流源および前記切替可能電流源は、前記ランプコンデンサの両端間の前記平均電圧がゼロとなるように選択される、請求項１に記載のヒステリシスパワーコンバータ。
8. 前記ランプコンデンサと並列結合されるランプ抵抗器をさらに備える、請求項７に記載のヒステリシスパワーコンバータ。
9. 前記オートゼロ回路は、
   第１のトランスコンダクタンス増幅器と、
   第２のトランスコンダクタンス増幅器と、
   平均化コンデンサと
   を備え、
   前記第１のトランスコンダクタンス増幅器の第１および第２の入力端子は、前記ランプコンデンサの両端間に結合され、前記第１のトランスコンダクタンス増幅器の出力端子は、前記第２のトランスコンダクタンス増幅器の第１の入力端子と結合され、前記平均化コンデンサは、前記第２のトランスコンダクタンス増幅器の前記第１の入力端子と第２の入力端子との間に結合され、前記ランプコンデンサの両端間の前記電圧の前記平均を反映するよう構成され、前記第２のトランスコンダクタンス増幅器の出力端子は、前記ランプコンデンサの第１の端部と結合され、
   前記ランプコンデンサの両端間の前記平均電圧が増加する場合、前記第２のトランスコンダクタンス増幅器は、前記ランプコンデンサの両端間の前記電圧を減少させるように電流を出力し、前記ランプコンデンサの両端間の前記平均電圧が減少する場合、前記第２のトランスコンダクタンス増幅器は、前記ランプコンデンサの両端間の前記電圧を増加させるように電流を出力する、請求項１に記載のヒステリシスパワーコンバータ。
10. 前記スイッチドモードパワーサプライを周期信号と同期化するよう構成される同期回路をさらに備える、請求項１、２、４〜９のいずれか一項に記載のヒステリシスパワーコンバータ。
11. 前記同期回路は、前記周期信号の所定の状態まで前記スイッチドモードパワーサプライの前記電子制御スイッチを閉鎖するよう構成される、請求項１０に記載のヒステリシスパワーコンバータ。
12. スロープ補償回路をさらに備える、請求項１０に記載のヒステリシスパワーコンバータ。
13. インダクタ、電子制御スイッチおよび出力コンデンサを備え、前記電子制御スイッチは、前記インダクタおよび電源とともにループの開放と閉鎖を交互に行うよう構成される、スイッチドモードパワーサプライと、
    フィードバック接続と結合される第１の入力端子を備え、前記出力コンデンサの両端間の電圧を示すフィードバック信号を前記フィードバック接続から受信するよう構成され、出力に応答させて前記電子制御スイッチに開放と閉鎖を行わせる、ヒステリシス比較器と、
    前記ヒステリシス比較器の第２の入力端子と結合され、基準電圧を生成するよう構成される基準電圧源と、
    前記基準電圧および前記フィードバック信号のうちの１つに加えられるランプ電圧を発生させるよう構成され、電流源、切替可能電流源およびランプコンデンサを備えるランプ発生器であって、
    前記電流源および前記切替可能電流源の各々の端子は前記ランプコンデンサと結合され、前記電流源および前記切替可能電流源は、反対方向に前記ランプコンデンサへの電流を駆動するよう構成され、
    前記切替可能電流源が前記ヒステリシス比較器の前記出力に応答して作動と停止を交互に行う、ランプ発生器と、
    前記ランプコンデンサの両端間に結合され、前記発生ランプ電圧の平均をゼロに設定するよう構成されるオートゼロ回路と
    を備えるヒステリシスパワーコンバータ。
14. 前記電流源は、その振幅が前記基準電圧源の関数である電流を提供するよう構成され、前記切替可能電流源は、作動させると、電流を提供するよう構成され、電流の振幅は、前記電源のリード線の電圧の関数である、請求項１３に記載のヒステリシスパワーコンバータ。
15. 分圧器をさらに備え、前記分圧器の端部は、前記出力コンデンサと結合され、前記フィードバック接続は、前記分圧器の共通ノードへの接続である、請求項１３または１４に記載のヒステリシスパワーコンバータ。
16. 前記基準電圧および前記フィードバック信号のうちの１つに加えられる前記ランプ電圧は、前記基準電圧に加えられる、請求項１３に記載のヒステリシスパワーコンバータ。
17. 前記切替可能電流源は、前記電子制御スイッチが閉鎖されると作動し、前記第１の電子制御スイッチが開放されると停止する、請求項１６に記載のヒステリシスパワーコンバータ。
18. 前記電流源および前記切替可能電流源は、前記発生ランプ電圧の前記平均がゼロとなるように選択される、請求項１３に記載のヒステリシスパワーコンバータ。
19. 前記ランプ発生器は、前記ランプコンデンサと並列結合されるランプ抵抗器をさらに備える、請求項１８に記載のヒステリシスパワーコンバータ。
20. 前記オートゼロ回路は、
    第１のトランスコンダクタンス増幅器と、
    第２のトランスコンダクタンス増幅器と、
    平均化コンデンサと
    を備え、
    前記第１のトランスコンダクタンス増幅器の第１および第２の入力端子は、前記ランプコンデンサの両端間に結合され、前記第１のトランスコンダクタンス増幅器の出力端子は、前記第２のトランスコンダクタンス増幅器の第１の入力端子と結合され、前記平均化コンデンサは、前記第２のトランスコンダクタンス増幅器の前記第１の入力端子と第２の入力端子との間に結合され、前記発生ランプ電圧の前記平均を反映するよう構成され、前記第２のトランスコンダクタンス増幅器の出力端子は、前記ランプコンデンサの第１の端部と結合され、
    前記発生ランプ電圧の前記平均が増加する場合、前記第２のトランスコンダクタンス増幅器は、前記発生ランプ電圧を減少させるように電流を出力し、前記発生ランプ電圧の前記平均が減少する場合、前記第２のトランスコンダクタンス増幅器は、前記発生ランプ電圧を増加させるように電流を出力する、請求項１３に記載のヒステリシスパワーコンバータ。
21. 前記スイッチドモードパワーサプライを周期信号と同期化するよう構成される同期回路をさらに備える、請求項１３、１４、１６〜２０のいずれか一項に記載のヒステリシスパワーコンバータ。
22. 前記同期回路は、前記周期信号の所定の状態まで前記スイッチドモードパワーサプライの前記電子制御スイッチを閉鎖するよう構成される、請求項２１に記載のヒステリシスパワーコンバータ。
23. スロープ補償回路をさらに備える、請求項２１に記載のヒステリシスパワーコンバータ。
24. インダクタと出力コンデンサとから構成されるスイッチドモードパワーサプライを提供する工程と、
    ヒステリシス比較器を提供する工程と、
    前記出力コンデンサの両端間の電圧を表すフィードバック信号を前記提供されたヒステリシス比較器の第１の端子に提供する工程と、
    前記ヒステリシス比較器の出力に応答して、前記インダクタおよび電源とともにループの開放と閉鎖を交互に行う工程と、
    基準電圧を提供する工程と、
    電流源を提供する工程と、
    切替可能電流源を提供する工程と、
    前記切替可能電流源は、前記ヒステリシス比較器の前記出力に応答して作動と停止を交互に行い、共通ノードと結合される前記提供された電流源および前記提供された切替可能電流源に応答してランプ電圧を発生させる工程と、
    前記発生ランプ電圧を前記提供された基準電圧および前記提供されたフィードバック信号のうちの１つに加える工程と、
    前記発生ランプ電圧の平均をゼロに能動的に設定する工程と
    を含むヒステリシスパワー変換の方法。
25. 前記発生ランプ電圧を受けるよう構成される第１のトランスコンダクタンス増幅器を提供する工程と、
    前記提供された第１のトランスコンダクタンス増幅器の出力を受信するよう構成され、両端間の電圧が前記発生ランプ電圧の前記平均を反映する、平均化コンデンサを提供する工程と、
    前記提供された平均化コンデンサの両端間の前記電圧を受けるよう構成される第２のトランスコンダクタンス増幅器を提供する工程と
    をさらに含み、
    前記能動的に設定する工程は、前記提供された第２のトランスコンダクタンス増幅器の出力に応答したものである、請求項２４に記載の方法。
26. 前記発生ランプ電圧を前記提供された基準電圧および前記提供されたフィードバック信号のうちの１つに加える工程は、前記提供された基準電圧に加える工程である、請求項２４に記載の方法。
27. 前記切替可能電流源は、前記第１の電子制御スイッチが閉鎖されると作動し、前記第１の電子制御スイッチが開放されると停止する、請求項２６に記載の方法。
28. 前記提供されたスイッチドモードパワーサプライを受信される周期信号と同期化する工程をさらに含む、請求項２４に記載の方法。

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