CN111342653B - 一种六相并联交错全集成buck电路 - Google Patents
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Abstract
本发明属于集成电源领域，具体地涉及一种六相并联交错全集成buck电路，包括：集成在封装管壳内的第一至第六相电感，第一至第六相反馈电路，延迟锁相环电路，逻辑电路，以及数模转换电路；第一相反馈电路用于基于输入电压、基准电压和第一相电感的电流，通过滞环控制形成开关控制信号，控制第一相电感电流；延迟锁相环电路用于在该开关控制信号的基础上分别延时五个不同开关周期得到五个时钟信号；逻辑电路用于分别将五个时钟信号转换为对应相位的窄脉冲信号并输出至第二至第六相反馈电路，以通过滞环控制实现通过六相并联交错的方式调控六相电感电流。本发明电路实现六相并联输出以及六相电感电流调控，降低了输出纹波，减小了输出电容大小。
Description
技术领域
本发明属于集成电源领域，更具体地，涉及一种六相并联交错全集成buck电路。
背景技术
随着现代系统芯片(SOCs)的普及，对高速、高集成度、片上电源的需求越来越迫切。为了实现系统的小型化，有必要使功率变换器在高频下工作以减少功率级的电感或电容值。为了尽量减少变换器所需的电感值，有各种各样的技术选择。一种方法是将它们直接集成在芯片上，但通常会带来较大的硅区成本。另一种方法，也可以使用封装上的焊线电感，没有在硅上实现，并具有更好的质量因数、电力效率且能够大幅降低成本。
对于传统的单相结构DCDC电源(即为buck电压源)，输出电流的供给由一路电感提供，当电路的输出端接较大的负载时，需要足够大的电感值来给负载提供能量，同时也需要足够大的输出电容将输出纹波滤除，保证电路的稳定性。如此一来，电路中无源器件的尺寸便会占用较大的面积，甚至远远大于芯片其他电路的面积，因此给芯片的集成化带来了巨大的困难。为了解决这一问题，使芯片在空间上达到集成，需要对DCDC电源的结构进行改进，一方面使电路的频率工作在超高频，使得仅需要较低的电感值即可达到大电流的供给，另一方面，通过多相结构多路同时给输出提供电流，既能降低单条支路所需的电感值，又可以降低输出纹波，从而大大减小输出电容的值，进而给集成化带来了可能。
然而，现有通过多相结构多路同时给输出提供电流的电路结构难以实现对多路电感电流进行准确、快速地控制，是目前亟待解决的技术问题。
发明内容
本发明提供一种六相并联交错全集成buck电路，用以解决现有buck电路在空间上全集成的同时实现多相并联均流的技术问题。
本发明解决上述技术问题的技术方案如下：一种六相并联交错全集成buck电路，包括：集成在封装管壳内的第一至第六相电感，第一至第六相反馈电路，延迟锁相环电路，逻辑电路，以及数模转换电路；其中，所述第一至第六相电感的一端共同接在输出电压端；所述第一至第六相反馈电路分别对应的与第一至第六相电感的两端连接，以获取对应电感的电流；
所述数模转换电路用于向所述第一至第六相反馈电路提供基准电压；
第一相反馈电路用于基于所述基准电压，将所述输出电压与第一相电感的所述电流叠加得到反馈电压并对其进行滞环控制，形成开关控制信号以控制第一相电感的电流；同时所述延迟锁相环电路用于在所述开关控制信号中的时钟信号基础上分别延时五个不同开关周期，得到五个时钟信号；
所述逻辑电路用于分别将所述五个时钟信号转换为对应相位的窄脉冲信号，并对应输入至第二至第六相反馈电路；所述第二相至第六相反馈电路分别用于基于所述基准电压和对应的所述窄脉冲信号，将所述输出电压和对应电感的所述电流叠加得到反馈电压并对其滞环控制，形成开关控制信号以控制对应电感的电流，实现六相并联交错以调控六相电感电流。
本发明的有益效果是：本发明采用六路反馈电路，每个反馈电路通过引入时钟信号，能够动态的调节其内的滞环下限，使采集的反馈电压调节到该时钟信号所在的相位上。其中，反馈采用主从方式，第一相的开关信号作为主时钟信号输入至延迟锁相环，生成相移相差预设大小(例如1/6)的第二至六相反馈时钟信号以对应控制其余各相的相位，从而实现了六相交错并联以及快速、准确的电感控制效果。另外，该电路结构可以采用特殊工艺制作以使其工作在高频(30MHz以上的超高频)下，减小了所需的电感的感值，达到了全集成的目的。同时，六相的并联输出，降低了输出纹波，减小了输出电容的大小；使用集成在封装管壳内的六相电感，实现了系统的高度集成，避免占用更多的空间。因此本发明电路能够在实现buck电路全集成的同时实现对各路电感电流的高效控制，能够用于小型化现代系统芯片(SOCs)，实用性强。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步，所述五个不同开关周期分别为1/6、2/6、3/6、4/6、5/6开关周期。
本发明的进一步有益效果是：第一相的开关信号作为主时钟信号输入至延迟锁相环，生成相移相差1/6周期的第二至六相反馈时钟信号以对应控制其余各相的相位，从而实现了较好的电感均流效果。
进一步，所述数模转换电路的输入接外部数字控制信号，经过数模转换后转换为对应的模拟信号并作为所述基准电压输出，所述基准电压经过所述第一至第六反馈电路中所述滞环控制的上下限，从而控制向所述电感输出的输出电压。
进一步，所述延迟锁相环包括：鉴相器，滤波器，以及压控延时网络；
所述压控延时网络用于对输入至该延迟锁相环的时钟信号相移，生成另外五相时钟信号，所述鉴相器和所述滤波器多次基于所述压控延时网络生成的五相时钟信号调节所述压控延时网络的延时，使所述压控延时网络生成的五相时钟信号与输入的时钟信号中相邻彼此之间保持预设相位差，并将该五相时钟信号输出至所述逻辑电路。
进一步，所述第一至第六相反馈电路结构相同，均包括：反馈采样网络，迟滞比较器，驱动电路，以及连接所述输入电压的桥臂电路；
所述反馈采样网络与对应电感的两端连接，用于获取该电感的电流；
所述第一相反馈电路中的所述迟滞比较器用于基于所述基准电压和第一相电感的所述电流，通过滞环控制，形成开关控制信号；所述第二至第六相反馈电路中的所述迟滞比较器用于基于对应的所述窄脉冲信号、所述基准电压和对应电感的所述电流，通过滞环控制，形成开关控制信号；
所述驱动电路用于根据对应的所述开关控制信号驱动对应所述桥臂电路的开关，通过所述输入电压控制对应电感的电流。
进一步，所述反馈采样网络包括串联的反馈电阻Rf与反馈电容Cf；
其中，所述反馈电阻Rf的一端与对应电感的一端连接，该电感另一端与反馈电容Cf的一端共同接到所述输出电压端；所述反馈电阻Rf与反馈电容Cf的交点连接至所述迟滞比较器的负向端。
进一步，所述迟滞比较器包括：比较器，以及一端均与所述比较器的正向端相连的电阻Ra、电阻Rb和电阻Rc；
其中，所述电阻Ra的另一端与所述数模转换电路相连以接收所述基准电压；所述第一相反馈电路中所述电阻Rb的另一端与时钟信号信息输入端相连，所述第二至第六相反馈电路中所述电阻Rb的另一端与所述窄脉冲信号输入端相连；所述电阻Rc的另一端与所述比较器的输出相连，通过调节所述电阻Ra、所述电阻Rb和所述电阻Rc的阻值，改变滞环控制的上下限，所述电阻Rb的所述另一端所输入的所述窄脉冲信号可叠加在滞环控制下限上，从而动态调节滞环控制的频率与相位。
进一步，所述驱动电路包括P管驱动电路和N管驱动电路，其输入接所述迟滞比较器的输出，其输出与所述桥臂电路相连；所述桥臂电路包括PMOS管和NMOS管，所述PMOS管的栅极与所述P管驱动电路的输出相连，所述NMOS管的栅极与所述N管驱动电路相连，PMOS管和NMOS管上下串联构成推挽结构，两者交点处与对应电感的另一端连接。
附图说明
图1为本发明实施例提供的一种六相并联交错全集成buck电路框图；
图2为本发明实施例提供的一种六相并联交错全集成buck电路图；
图3为本发明实施例提供的一种六相并联交错全集成buck电路中每个反馈电路的电路图；
图4为本发明实施例提供的六相反馈电路反馈电压Vf与开关信号的等效波形图；
图5为本发明实施例提供的反馈电路反馈电压动态调节的等效波形图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
实施例一
一种六相并联交错全集成buck电路，如图1所示，包括：集成在封装管壳内的第一至第六相电感，第一至第六相反馈电路，延迟锁相环电路，逻辑电路，以及数模转换电路；其中，第一至第六相电感的一端共同接在输出电压端；第一至第六相反馈电路分别对应的与第一至第六相电感的两端连接，以获取对应电感的电流。
数模转换电路用于向第一至第六相反馈电路提供基准电压；第一相反馈电路用于基于基准电压，将输出电压与第一相电感的电流叠加得到反馈电压并对其进行滞环控制，形成开关控制信号以控制第一相电感的电流；同时延迟锁相环电路用于在开关控制信号中的时钟信号基础上分别延时五个不同开关周期，得到五个时钟信号；逻辑电路用于分别将五个时钟信号转换为对应相位的窄脉冲信号，并对应输入至第二至第六相反馈电路；第二相至第六相反馈电路分别用于基于基准电压和对应的窄脉冲信号，将输出电压和对应电感的电流叠加得到反馈电压并对其滞环控制，形成开关控制信号以控制对应电感的电流，实现六相并联交错以调控六相电感电流。
上述五个不同开关周期分别为1/6、2/6、3/6、4/6、5/6开关周期。
需要说明的是，第一相反馈电路接收的输入电压经过滞环控制最终所输出的开关控制信号中携带有开关时钟信号，该时钟信号相对于所述逻辑电路输入至第二至第六反馈电路的时钟信号(窄脉冲信号)为主时钟信号。
本实施例反馈电路采用电流模滞环控制的方法，通过RC耦合反馈网络获得反馈电流信息并叠加在输出电压上，通过调节迟滞比较器的上下限来获得合适的开关频率，比较器的输出进一步通过驱动电路控制桥臂电路的开关动作。除了六相封装电感、反馈电路外，电路还包括(六相)迟延锁相环、数模转换模块、逻辑模块、电源模块、启动模块和保护模块，迟延锁相环用以生成彼此相差1/6相位的时钟信号，数模转换模块将外部输入数字信号转换为模拟基准电压。与传统的控制方法相比，本实施例的反馈电路通过叠加时钟信号，能够动态的调节滞环下限，使反馈电压调节到时钟所在的相位上。具体的，反馈采用主从方式，第一相的开关信号作为主时钟信号输入至延迟锁相环，生成相移相差1/6的第二至六相反馈时钟信号控制其余各相的相位，从而通过六相并联交错电路，实现了较好的均流效果。
该电路可以工作在高频(30MHz以上的超高频)下，减小了所需的电感的感值，达到了全集成的目的，同时六相的并联输出，降低了输出纹波，减小了输出电容的大小，并使用集成在封装管壳内的六相电感，实现了系统的高度集成，避免占用更多的空间。
优选的，如图2所示，六相并联交错全集成buck电路，包括六相封装电感，第一至第六相反馈电路，数模转换电路，六相延迟锁相环以及逻辑电路；所述六相电感包括集成在封装管壳内的六相电感，其一端分别与第一至第六相反馈电路的VL端相连接，另一端共同接在输出电压端；所述第一至第六相反馈电路，其Vin端与外部输入电压相连接，VL端与封装电感相连接，Vo端与输出电压相连接，Vref端与数模转换电路输出的基准电压连接；所述第一相反馈电路输出开关控制信号与六相延迟锁相环相连接，第二至六相反馈电路的Clk端分别与逻辑电路的五路输出相连；所述数模转换电路，输入与外部数字控制信号相连接，输出基准电压与第一至第六相反馈电路相连接；所述六相延迟锁相环，其输入与第一相反馈电路输出的开关控制信号相连接，输出五路时钟信号与逻辑电路相连接；所述逻辑电路的输出分别与第二至六相反馈电路的clk端相连接；该六相交错并联全集成buck电压源还包括集成在封装管壳内的输出电容与输出电压相连接。
第一至第六相反馈电路具有相同的电路结构，包括反馈采样网络，迟滞比较器，驱动电路，以及桥臂电路。通过滞环反馈分别调控六相电感电流保持均流；所述数模转换电路将输入的数字控制信号转换为模拟信号作为反馈电路的基准电压；六相延迟锁相环将第一相反馈电路输出的开关信号作为主时钟信号，生成另外五相时钟信号，每相时钟信号相位相差1/6；逻辑电路将五相时钟信号叠加在第二至第六相反馈电路的滞环下限上。
其中，如图3所示，第一至第六相反馈电路包括反馈采样网络，迟滞比较器，驱动电路和桥臂电路；采样网络采样流过电感的电流信号，经过迟滞比较器形成滞环控制，并生成驱动信号控制驱动电路，进而驱动桥臂电路的开通与关断；所述反馈采样网络，包括反馈电阻Rf与反馈电容Cf，两者之间串联起来，电阻端与VL端相连接，电容端与Vo端相连接；所述迟滞比较器，其负向端与反馈采样网络Rf与Cf的交点相连，正向端与三个电阻Ra，Rb，Rc相连，其中电阻Ra的另一端与Vref端相连，电阻Rb的另一端与clk端相连，电阻Rc的另一端与迟滞比较器的输出相连，通过调节Ra，Rb，Rc的阻值改变滞环的上下限，clk端输入的信号可叠加在滞环下限上，从而动态调节滞环控制的频率与相位；驱动电路(如图3中所示的driver)包括P管驱动电路与N管驱动电路，其输入接迟滞比较器的输出，其输出与桥臂电路相连；桥臂电路包括PMOS管与NMOS管(即图3中所示的Q1和Q2)，P管的栅极与P管驱动电路的输出相连，N管的栅极与N管驱动电路相连，P管和N管上下串联构成推挽结构，两者交点处与VL端相连。
数模转换电路的输入接外部数字控制信号，经过数模转换后转换为对应的模拟信号作为基准电压输出，基准电压经过反馈电路控制滞环的上下限，从而控制输出电压的值。
六相延迟锁相环包括鉴相器、滤波器和压控延时网络，输入至延迟锁相环的时钟信号经延时网络相移后生成另外五相输出，输出信号反馈后经鉴相器与滤波器不断调节延时网络的延时，使最终五相输出信号与输入信号彼此保持1/6的相位差。
逻辑电路对延迟锁相环的输出进行逻辑控制，并输出至反馈电路的clk端，使其输出信号只叠加在滞环下限上。
对于上述六相并联交错全集成buck电路，通过一种反馈控制方法，控制上述电路的工作，具体的，反馈环路通过RC耦合的方法获取电感电流信息，并叠加在输出电压上作为反馈电压(如图3中反馈电阻Rf与反馈电容Cf的交点处得到的Vf信号)，反馈电压受迟滞比较器控制在Ra、Rb、Rc与基准电压决定的滞环上下限内周期性的上升下降，从而形成周期性的控制信号，控制信号经由驱动电路控制桥臂电路中P管和N管的开关动作。其中，第一相反馈电路的开关控制信号输入至六相延迟锁相环，生成1/6至5/6时钟信号，每个时钟信号与第一相控制信号相位差1/6至5/6；时钟信号经逻辑电路后输入至第二至六相反馈电路的clk端，并叠加在各自的滞环下限上，经过几个周期的调节，能够使各相反馈电压的底端固定在clk信号所在的相位上，从而实现了六相并联交错。
图4给出了六相并联交错全集成buck电路稳定工作时的六相反馈电压波形与相应的开关信号波形，由于反馈电压叠加了输出电压与电感电流信号，使其能以较大幅度在滞环宽度内上升下降，经过几个周期的调节，最终稳定时反馈信号能达到同样的波形与不同的相位，最终的开关信号Vsw2相比Vsw1延迟1/6开关周期，Vsw3相比Vsw2延迟1/6开关周期，Vsw4相比Vsw3延迟1/6开关周期，Vsw5相比Vsw4延迟1/6开关周期，Vsw6相比Vsw5延迟1/6开关周期，从而达到六相并联交错。
图5给出了本实施例滞环控制的动态调节过程，第一相反馈电路受迟滞比较器的调节过程，在到达滞环下限VL时开始上升，上升至滞环上限VH时开始下降，从而形成固定频率的开关信号作为主时钟信号。该信号经过延迟锁相环后生成延迟1/6开关周期的时钟信号，通过电阻Rb与第二相反馈电路中的比较器正向端相连，从而将该时钟信号以一定比例叠加在第二相迟滞比较器的滞环下限上，使得第二相的反馈电压Vf2在下降过程中触碰到时钟信号时便开始上升，经过多个周期的调节，反馈电压Vf2逐渐达到稳定的周期，稳定时第二相反馈信号的每个周期均在时钟信号到来时达到最低点，其频率最终与第一相保持一致，由于该时钟信号与主相的时钟信号相位相差1/6开关周期，因此由反馈过程决定的第二相的开关信号同样能够与主相保持1/6开关周期的相位差。其余三至六相的调节过程与第二相类似，本实施例的这种控制方式不仅能动态调节多相滞环反馈的频率保持一致，还能够通过延迟锁相环，使各相相位可以保持1/6开关周期的相位差，在实现六相并联交错的基础上达到了较好的均流效果。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种六相并联交错全集成buck电路，其特征在于，包括：集成在封装管壳内的第一至第六相电感，第一至第六相反馈电路，延迟锁相环电路，逻辑电路，以及数模转换电路；其中，所述第一至第六相电感的一端共同接在输出电压端；所述第一至第六相反馈电路分别对应的与第一至第六相电感的两端连接，以获取输出电压和对应电感的电流；
所述数模转换电路用于向所述第一至第六相反馈电路提供基准电压；
第一相反馈电路用于基于所述基准电压和输入电压，将所述输出电压与第一相电感的所述电流叠加得到反馈电压并对其进行滞环控制，形成开关控制信号以控制第一相电感的电流；同时所述延迟锁相环电路用于在所述开关控制信号中的时钟信号基础上分别延时五个不同开关周期，得到五个时钟信号；
所述逻辑电路用于分别将所述五个时钟信号转换为对应相位的窄脉冲信号，并对应输入至第二至第六相反馈电路；所述第二至第六相反馈电路分别用于基于所述基准电压和对应的所述窄脉冲信号，将所述输出电压和对应电感的所述电流叠加得到反馈电压并对其滞环控制，形成开关控制信号以控制对应电感的电流，实现六相并联交错以调控六相电感电流；
所述数模转换电路的输入接外部数字控制信号，经过数模转换后转换为对应的模拟信号并作为所述基准电压输出，所述基准电压与输入电压或者窄脉冲信号输入到对应相反馈电路的滞环比较器，通过滞环控制，得到滞环比较器的上下限，所述反馈电压与所述上下限进行比较，得到对应相反馈电路的开关控制信号。
2.根据权利要求1所述的一种六相并联交错全集成buck电路，其特征在于，所述五个不同开关周期分别为1/6、2/6、3/6、4/6、5/6开关周期。
3.根据权利要求1所述的一种六相并联交错全集成buck电路，其特征在于，所述延迟锁相环包括：鉴相器，滤波器，以及压控延时网络；
所述压控延时网络用于对输入至该延迟锁相环的时钟信号相移，生成另外五相时钟信号，所述鉴相器和所述滤波器多次基于所述压控延时网络生成的五相时钟信号调节所述压控延时网络的延时，使所述压控延时网络生成的五相时钟信号与输入的时钟信号中相邻彼此之间保持预设相位差，并将该五相时钟信号输出至所述逻辑电路。
4.根据权利要求1至3任一项所述的一种六相并联交错全集成buck电路，其特征在于，所述第一至第六相反馈电路结构相同，均包括：反馈采样网络，迟滞比较器，驱动电路，以及连接所述输入电压的桥臂电路；
所述反馈采样网络与对应电感的两端连接，用于获取该电感的电流；
所述第一相反馈电路中的所述迟滞比较器用于基于所述基准电压、所述输入电压和反馈电压，通过滞环控制，形成开关控制信号，其中该反馈电压为输出电压与第一相电感的所述电流叠加得到；所述第二至第六相反馈电路中的所述迟滞比较器用于基于对应的所述窄脉冲信号、所述基准电压和反馈电压对应电感的所述电流，通过滞环控制，形成开关控制信号，其中该反馈电压为输出电压与对应相电感的所述电流叠加得到；
所述驱动电路用于根据对应的所述开关控制信号驱动对应所述桥臂电路的开关，通过所述输入电压控制对应电感的电流。
5.根据权利要求4所述的一种六相并联交错全集成buck电路，其特征在于，所述反馈采样网络包括串联的反馈电阻Rf与反馈电容Cf；
其中，所述反馈电阻Rf的一端与对应电感的一端连接，该电感另一端与反馈电容Cf的一端共同接到所述输出电压端；所述反馈电阻Rf与反馈电容Cf的交点连接至所述比较器的负向端。
6.根据权利要求4所述的一种六相并联交错全集成buck电路，其特征在于，所述迟滞比较器包括：比较器，以及一端均与所述比较器的正向端相连的电阻Ra、电阻Rb和电阻Rc；
其中，所述电阻Ra的另一端与所述数模转换电路相连以接收所述基准电压；所述第一相反馈电路中所述电阻Rb的另一端与输入电压相连，所述第二至第六相反馈电路中所述电阻Rb的另一端与所述窄脉冲信号输入端相连；所述电阻Rc的另一端与所述比较器的输出相连，通过调节所述电阻Ra、所述电阻Rb和所述电阻Rc的阻值，改变滞环控制的上下限，通过将所述电阻Rb的另一端所输入的所述窄脉冲信号叠加在滞环控制下限上，从而动态调节滞环控制的频率与相位。
7.根据权利要求4所述的一种六相并联交错全集成buck电路，其特征在于，所述驱动电路包括P管驱动电路和N管驱动电路，其输入接所述迟滞比较器的输出，其输出与所述桥臂电路相连；所述桥臂电路包括PMOS管和NMOS管，所述PMOS管的栅极与所述P管驱动电路的输出相连，所述NMOS管的栅极与所述N管驱动电路相连，PMOS管和NMOS管上下串联构成推挽结构，两者交点处与对应电感的一端连接。
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