JP2004304960A - 電源装置及びその制御装置 - Google Patents
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Abstract
【課題】系の安定性に優れ、且つ、負荷電流や入力電圧の急激な変化に対する出力電圧の追随性が良いスイッチング電源装置及びその制御装置を提供する。
【解決手段】コントローラＩＣ７は、時比率調整部ＴＡ、補正用帰還ループＣＦ及び平均電流値生成部ＡＶを備えている。時比率調整部ＴＡは、平滑回路の出力電圧Ｖｏに応じて出力電圧Ｖｏの変動を抑制するようにＰＷＭ信号の時比率を変化させる。補正用帰還ループＣＦは時比率調整部ＴＡに設けられており、ＰＷＭ信号Ｄのパルス幅に補正を与える。平均電流値生成部ＡＶは、比較器ｇ５の前段側に平均値信号ＡＶＧを入力して位相を進める。また、ドループ調整部ＤＰＡは、個々の平均値の低周波成分に比例した値を平均値とは逆符号で時利率調整部ＴＡ内に加える。
【選択図】 図２
【解決手段】コントローラＩＣ７は、時比率調整部ＴＡ、補正用帰還ループＣＦ及び平均電流値生成部ＡＶを備えている。時比率調整部ＴＡは、平滑回路の出力電圧Ｖｏに応じて出力電圧Ｖｏの変動を抑制するようにＰＷＭ信号の時比率を変化させる。補正用帰還ループＣＦは時比率調整部ＴＡに設けられており、ＰＷＭ信号Ｄのパルス幅に補正を与える。平均電流値生成部ＡＶは、比較器ｇ５の前段側に平均値信号ＡＶＧを入力して位相を進める。また、ドループ調整部ＤＰＡは、個々の平均値の低周波成分に比例した値を平均値とは逆符号で時利率調整部ＴＡ内に加える。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、電源装置及びその制御装置に関する。
【０００２】
【従来の技術】
電源システムの信頼性を高めるために、複数のスイッチング電源を並列に接続した構成をとる場合がある。その場合、当該電源システムの負荷に供給される電流を複数のスイッチング電源間で平均的に分担することが重要である。従来から知られる最も簡単な電流分担手法としては、負荷電流の増加に対して出力電圧を低下する手法、所謂ドループ法が知られている。この手法は、負荷電流の増加等に伴って、１つのスイッチング電源の出力電圧が低下すると、別のスイッチング電源の出力電圧が相対的に高くなり、当該スイッチング電源から負荷電流が供給されることとなるので、複数のスイッチング電源間で電流を分担することができる（例えば、下記特許文献１参照）。
【０００３】
【特許文献１】
特開平８−２８９４６８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、スイッチング電源を構成する電気部品の特性は個々にバラツキを有しているため、個々のスイッチング電源の電流電圧特性 （静特性） を同一にするのは難しい。また、例えば、パソコン，通信機器などに搭載されるマイクロプロセッサや ＤＳＰ （Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ） がスイッチング電源の負荷であると、マイクロプロセッサや ＤＳＰ は動作状況に応じて急激な負荷電流変化が有るため、スイッチング電源の出力応答性の差により出力電流不均衡が生じ，特定のモジュールに電気的ストレスが偏ることがある。
【０００５】
本発明は、このような問題に鑑みてなされたものであり、負荷電流の変化に対する追随性も良く、且つ、スイッチング電源間の効率的負荷電流分担が可能な電源装置及びその制御装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上述の課題を解決するため、本発明に係る電源装置用制御装置は、入力された電力をパルス駆動信号に応じてスイッチングしてパルス状波形を形成するスイッチ回路と、前記パルス状波形を直流に変換して出力する平滑回路とを備えたスイッチング電源装置を複数並列に接続してなる電源装置の制御装置であって、個々の前記平滑回路の出力電圧に応じて当該出力電圧の変動を抑制するように前記パルス駆動信号の時比率を変化させる時比率調整部と、個々の前記パルス駆動信号の時比率を演算することにより前記パルス駆動信号のパルス幅に補正を与えるように設けられた補正用帰還ループと、個々の前記平滑回路を流れる電流を検出する検出部からの出力の平均値を求め、個々の前記時比率調整部内に当該平均値を加える平均電流値生成部と、個々の前記平均値の低周波成分に比例した値を前記平均値とは逆符号で個々の前記時利率調整部内に加えるドループ調整部とを備えたものである。
【０００７】
この制御装置においては、時比率調整部は、従来から知られるように、パルス駆動信号の時比率を調整することで出力変動を抑制している。上記補正用帰還ループを用いた補正において、位相進み補償機能或いは／及び出力電圧変動抑制機能により、制御精度は改善される。加えて、時比率調整部内に平均値を加える平均電流値生成部を加えることにより、電流モード制御と同等な制御特性が得られ、更に系の安定性を向上させることが可能となるので、従来の制御方法に優る応答性と安定性が実現できる。なお、この平均値を減算器を介して時比率調整部に加える場合は、減算処理となるが、出力電圧の位相が進むように加えられる。
【０００８】
ところで、このようなスイッチング電源装置を複数接続した場合、スイッチング電源を構成する電気部品の特性はバラツキを有しているため、特定のスイッチング電源のみに過大な電気的ストレスがかかる場合が生じる。例えば、１つのスイッチング電源のみが常に他の電源よりも高電圧を発生してしまうというような状態である。そこで、本制御装置では、個々の電流の平均値の低周波成分に比例した値を当該平均値とは逆符号で時利率調整部内のパルス駆動信号発生部の前段側に混入することとした。これにより、ドループに影響を与える電流混入量の低周波成分に応じて、当該ドループが上記平均値とは逆符号で補正されるので、負荷電流の増加に対して出力電圧を低下させる、所謂ドループ法により、複数接続したスイッチング電源間で電流を平均的に分担することができる。
【０００９】
補正用帰還ループは、パルス駆動信号の時比率を演算することにより位相進み補償器として機能することができる。
【００１０】
位相進み補償器は、前記パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を累積する累積手段と、当該累積値を前記時比率調整部の信号から減じることにより、前記パルス駆動信号のパルス幅に補正を与えて前記出力電圧の位相を進相させる減算手段とを備えることができる。
【００１１】
また、前記補正用帰還ループは、パルス駆動信号の時比率を演算することにより、入力端子間の電圧の変動による出力電圧変動が抑制されるよう時比率調整部の利得を調整する利得補償器として機能することができる。
【００１２】
利得補償器は、パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を平均化するパルス幅平均化手段と、当該パルス幅の平均値を時比率調整部の信号に乗ずることにより、パルス駆動信号のパルス幅に補正を与えて出力電圧の変動を抑制する乗算手段とを備えることができる。
【００１３】
すなわち、パルス駆動信号の時比率を演算することにより、位相進み補償機能と出力電圧変動抑制機能が実現できるため、出力応答性と系の安定性を向上させることが可能である。
【００１４】
また、補正用帰還ループは、パルス駆動信号の時比率を演算することにより、定常的な前記出力電圧の変動が抑制されるよう時比率調整部の利得を調整する定常偏差補償器として機能することができる。この定常偏差補償器は、パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を平均化するパルス幅平均化手段と、当該パルス幅の平均値を時比率調整部の信号に加算することにより、パルス駆動信号のパルス幅に補正を与えて出力電圧の変動を抑制する加算手段とを備えることができる。すなわち、かかるパルス幅の平均値の加算によって、出力電圧の定常偏差を抑制することができるため、ドループを合わせ、スイッチング電源間の効率的負荷電流分担を可能とする。
【００１５】
上述の補正用帰還ループにおいては、定常偏差補償器、利得補償器及び位相補償器は、いずれかの２つを組み合わせることができ、また、３つを組み合わせてもよい。
【００１６】
このような電源装置は、上記制御装置と、スイッチ回路と平滑回路とを備えたスイッチング電源装置を複数並列に接続してなり、系の安定性を充分確保して出力応答性を改善することができ、また、所謂ドループ法によりスイッチング電源間の効率的負荷電流分担が可能となる。
【００１７】
【発明の実施の形態】
以下、図面を参照して、実施の形態に係るスイッチング電源装置用制御装置及びスイッチング電源装置について説明する。
【００１８】
図１は複数のスイッチング電源装置１を並列に接続してなる電源装置のブロック図である。
【００１９】
各スイッチング電源装置１は、直流電圧Ｖｉが印加される一対の入力端子ＩＴ１，ＩＴ２と、負荷Ｌに接続される一対の出力端子ＯＴ１，ＯＴ２とを有している。２つの入力端子ＩＴ１，ＩＴ２の一方はグランドに、他方は直流電圧源Ｐの一方の電位に接続されている。２つ出力端子ＯＴ１、ＯＴ２間には負荷Ｌが接続されている。これらの入力端子及び出力端子によって４端子回路が構成されている。
【００２０】
負荷Ｌは、スイッチング電源装置１から出力される出力電圧Ｖｏの供給先であり、例えば、ＰＣ端末等に用いられるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が該当する。このような、ＣＰＵやＭＰＵは、省電力モードを有しており、省電力モードから通常モードに移行する際に、負荷変動が急激に増大するという特徴がある。
【００２１】
このスイッチング電源装置１は、高い直流入力電圧Ｖｉを低い出力電圧Ｖｏに変換する降圧型、非絶縁型のＤＣ／ＤＣコンバータである。電圧制御を行うコントローラＩＣ（制御装置）７は、ＡＤ変換器６によってデジタル値に変換された出力電圧Ｖｏに基づいてパルス駆動信号（ＰＷＭ信号）Ｄを生成し、ＰＷＭ信号Ｄをスイッチング素子２，３に印加する。コントローラＩＣ７は、出力電圧ＶＯが基準電圧となるようにデジタルの出力電圧ＶＯに基づいてＰＷＭ信号を生成し、スイッチング素子２，３のオン／オフを制御する。
【００２２】
スイッチング素子２は、一方が入力端子に、他方がコイル４に接続されている。スイッチング素子３は一方がスイッチング素子２に、他方がグランドに接続されている。双方のスイッチング素子２，３は、共に、ＰＷＭ 信号Ｄの入力に応じて短絡・開放が制御される。スイッチング素子３には、スイッチング素子２へ入力されるＰＷＭ信号Ｄとは相補的なパルス駆動信号が入力され、スイッチング素子２の短絡時にはスイッチング素子３は開放し、スイッチング素子２の開放時にはスイッチング素子３は短絡する。スイッチング素子２，３は、バイポーラトランジスタや電界効果トランジスタを用いることができる。
【００２３】
スイッチング素子２とスイッチング素子３の接続点と出力端子ＯＴ１との間にはコイル４が直列接続され、出力端子ＯＴ１，ＯＴ２ 間にコンデンサ５が接続されている。これらのコイル４及びコンデンサ５は平滑回路を構成し、スイッチング素子２，３の後段に設けられている。平滑回路は、スイッチング素子２，３の断続によって発生したパルス電圧を平滑化し、直流電圧に変換している。すなわち、スイッチング素子２，３のスイッチング動作によって、振幅が入力電圧Ｖｉに等しいパルス状電圧が平滑回路に出力され、平滑回路においてそのパルス状電圧が平均化される。
【００２４】
すなわち、このスイッチング電源装置は、入力された電力をパルス駆動信号に応じてスイッチングしてパルス状波形を形成するスイッチ回路（スイッチング素子２，３）と、パルス状波形を直流に変換して出力する平滑回路（コイル４，コンデンサ５）とを備えている。
【００２５】
ＰＷＭ信号Ｄのパルス幅、すなわち、スイッチング素子２をＯＮしている時間（時比率：デューティ比）が長いほど、出力電圧Ｖｏは高くなる。
【００２６】
この平滑回路には、当該回路を流れる電流（＝出力電流）を検出する検出素子（検出部）ｄｔが設けられている。検出素子ｄｔは、例えば、ホール素子であり、検出電流ＩＬ及び出力電圧Ｖｏは、共にＡＤ変換器６によってデジタル値に変換され、コントローラＩＣ（制御装置）７に入力される。
【００２７】
すなわち、コントローラＩＣ７は、デジタル入力情報ＩＬ及びＶｏに基づいてＰＷＭ信号Ｄを生成する。
【００２８】
図２は、コントローラＩＣ７の内部構成を示すブロック図である。
【００２９】
コントローラＩＣ７は、▲１▼時比率調整部ＴＡ、▲２▼補正用帰還ループＣＦ、▲３▼平均電流値生成部ＡＶ及び▲４▼ドループ調整部ＤＰＡを備えている。
【００３０】
▲１▼時比率調整部ＴＡは、平滑回路の出力電圧Ｖｏに応じて出力電圧Ｖｏの変動を抑制するようにＰＷＭ信号Ｄの時比率を変化させる。すなわち、時比率調整部ＴＡは、基準電圧Ｖｒと出力電圧Ｖｏとの差分ΔＶ（＝Ｖｒ−Ｖｏ）を出力する減算器（補償器）ｇ１と、ΔＶに含まれる高周波成分を除去するローパスフィルタｇ２と、差分ΔＶを増幅率ｋｖで増幅するアンプｇ３と、増幅された差分ΔＶとランプ波（鋸波、三角波）が入力される比較器（パルス駆動信号生成部）ｇ５とを順次接続してなる。アンプｇ３と比較器ｇ５との間には必要に応じて帰還ループＣＦを通ってきた信号を加算する加算器ｇ４が設けられる。
【００３１】
差分ΔＶとランプ波とは比較器ｇ５で比較されるが、出力電圧Ｖｏが低下して差分ΔＶが増大した場合には、比較器ｇ５の出力であるＰＷＭ信号Ｄのパルス幅は広くなる。これにより、スイッチング素子２をＯＮしている時間が長くなるので、出力電圧Ｖｏが高くなる。なお、比較器ｇ５は、差分ΔＶがランプ波よりも大きい場合にＨレベルを出力し、小さい場合にＬレベルを出力し、したがって、ＰＷＭ信号Ｄが出力される。
【００３２】
▲２▼補正用帰還ループＣＦは時比率調整部ＴＡに接続されており、ＰＷＭ信号Ｄの時比率を演算してＰＷＭ信号Ｄのパルス幅に補正を与える。
【００３３】
▲３▼平均電流値生成部ＡＶは、コイル４及びコンデンサ５からなる平滑回路を流れる電流ＩＬを検出する検出部ｄｔからの出力（デジタル値）の平均値ＩＬ（ＡＶＧ）を求める平均化回路ｖ１と、平均値ＩＬ（ＡＶＧ）をｋｉ倍に増幅する（＝ｋｉ×ＩＬ（ ＡＶＧ））アンプｖ２とを備えている。この平均値信号ＡＶＧ（＝ｋｉ×ＩＬ（ＡＶＧ））は、時比率調整部ＴＡ内の比較器（パルス駆動信号発生部）ｇ５の前段側で他の制御信号と加算される。本例では、平均値信号ＡＶＧは、減算器ｇ１に入力されており、出力電圧Ｖｏと共に基準電圧Ｖｒから減じられる。
【００３４】
上述の平滑回路は、コイル４とコンデンサ５とから構成されており、ローパスフィルタとして機能しているため、２つの極を有する。そのため、コントローラＩＣ７を介した帰還ループが正帰還となり、発振が生じてしまう場合がある。一方、本例では、電流ＩＬの平均値信号ＡＶＧを時比率調整部に加算することにより、電流モード制御と同等な効果が得られ、系の安定性を向上させている。なお、コントローラＩＣ７はアナログ・デジタル信号混合ＩＣで構成することができる。
【００３５】
また、この平均値信号の導入手法を、上述の補正用帰還ループＣＦと共に用いると、電源の出力応答性と系の安定性が更に向上する。もちろん、電流ＩＬの逐次的な信号を減算器ｇ１に入力することも可能である。その場合、電流ＩＬをデジタル値に変換するＡＤ変換器６に高い性能 （サンプリング周波数や分解能） が要求されるが、その様なＡＤ変換器は一般的に高価である。そこで、本発明では安価なＡＤ変換器でも使用できるように電流ＩＬの時間平均値を用いている。
【００３６】
ところで、上述の電源システム構成では、スイッチング電源装置を複数並列に接続しているので、負荷に供給される電流を複数のスイッチング電源間で平均的に分担することが重要である。スイッチング電源を構成する電気部品の特性はバラツキを有しているため、ある１つのスイッチング電源のみに過大な電気的ストレスがかかる場合が生じる。
【００３７】
例えば、１つのスイッチング電源のみが常に他の電源よりも高電圧を発生してしまうというような状態である。例えば、図９のグラフに示す電流電圧特性を２つの電源Ａ，電源Ｂがそれぞれ有していると、常に電源Ａの電圧が電源Ｂの電圧よりも高いので、電源Ａのみ負荷に電力を供給することになり、過大な電気的ストレスがかかることとなる。そこで、本電源装置の制御装置では、ドループ調整部ＤＰＡを設けている。
【００３８】
▲４▼ドループ調整部ＤＰＡは、デジタル値に変換されたＩＬの低周波成分を通過させるローパスフィルタＤ１と、ローパスフィルタＤ１の出力をｋｄｒｐ倍にするアンプＤ２とから構成される。ドループ調整部ＤＰＡは、それぞれの電源１の電流の平均値ＩＬの低周波成分に比例した値ＤＲＰ（＝ｋｄｒｐ×ＩＬ（低周波））を平均値（平均値信号ＡＶＧ）とは逆符号で、すなわち、差分ΔｋＩ（＝ＡＶＧ−ＤＲＰ）を時利率調整部ＴＡ内の比較器ｇ５の前段側（例えば加算器ｇ１）に混入している。なお、出力電圧Ｖｏ＝Ｖｒ−（ｋｉ−ｋｄｒｐ）×ＩＬ（ＡＶＧ）であり、係数ｋｄｒｐによりドループ量が決定できることが分かる。
【００３９】
これらにより、各電源１の各直流電圧変換回路は共通の負荷Ｌに対して、定常時及び過渡応答時において、均等に出力電流を分担し、冗長性を有することとなる。
【００４０】
このような電源装置は、上記制御装置と、この制御装置によって制御される並列接続された複数の前記直流電圧変換回路とを備えることとなり、負荷電流の増加に対して出力電圧を低下する手法、所謂ドループ法により、スイッチング電源間の効率的負荷電流分担が可能となる。
【００４１】
補正用帰還ループＣＦは、ＰＷＭ信号Ｄの時比率を演算することによりＰＷＭ信号Ｄのパルス幅に補正を与え、位相進み補償或いは／及び入力電圧変動に対して耐性を与えるための増幅率ｋｖの変更或いは ／ 及び定常的な出力電圧の変動を抑制する定常偏差の補正を行っている。
【００４２】
まず、補正用帰還ループＣＦによる位相進み補償手法について説明する。
【００４３】
図３は、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣの一例を示すブロック図である。帰還制御回路ＦＬＣは、ＰＷＭ信号Ｄが入力されるカウンタｆ１、積分回路ｆ２、二次のハイパスフィルタｆ３、増幅率ｋｄのアンプｆ４を順次接続してなる。
【００４４】
ＰＷＭ信号Ｄのパルス幅をカウンタｆ１で計測し、計測値を積分回路ｆ２で累積する。この様な構成にすると、補正用帰還ループＣＦの伝達函数が１次のハイパスフィルタと等価となり、位相進み補償が実現できる。
【００４５】
但し，１次のハイパスフィルタでは直流利得が著しく低下するため、電源の出力静特性が悪くなる。また、時比率は、常に正の値をとるため、時比率を累積した値が無限大に発散してしまう。
【００４６】
そこで、積分回路ｆ２の後段に二次のハイパスフィルタｆ３を接続する。この様な構成にすることにより、平滑回路のＬＣ共振周波数よりも低い周波数帯域の信号の帰還を遮断し、ＬＣ共振周波数よりも低い周波数帯域での位相進み補償がなくなる。そのため、利得の低下は防ぐことができる。また、累積と低い周波数帯域の信号の遮断を同時に行うフィルタを用いれば、時比率の累積値が発散するという問題も解決できる。但し、１次のハイパスフィルタでは充分に信号を遮断できないので、２次以上のハイパスフィルタが望ましい。更に、ハイパスフィルタの遮断周波数をＬＣ共振周波数と一致するように設定すると、制御回路の伝達函数の利得の極小値がＬＣ共振周波数付近になるため、主回路のＬＣ共振による利得の上昇を打ち消すという効果も得られる。
【００４７】
また、上述の構成によって、制御系の安定性が向上するため、アンプｇ３による差分ΔＶの利得ｋｖを増加させることができ、差分ΔＶの変動量の絶対値を大きくすることができるので、出力応答性が高くなる。
【００４８】
次に、補正用帰還ループＣＦによる増幅率ｋｖの変更手法について説明する。
【００４９】
図４は、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣの別の一例を示すブロック図である。
【００５０】
本例の帰還制御回路ＦＬＣは、▲１▼カウンタｆ１、▲２▼ローパスフィルタｆ１１、▲３▼除算器ｆ１２を順次接続してなり、除算器ｆ１２には、ローパスフィルタ通過後のＰＷＭ信号Ｄのパルス幅カウント値（時比率）と基準電圧Ｖｒが入力され、除算器ｆ１２の演算結果はアンプｇ３に入力される。
【００５１】
▲１▼カウンタｆ１にはコントローラＩＣ７で生成しているＰＷＭ信号Ｄが帰還入力され、ＰＷＭ信号Ｄのパルス幅Ｄ（時比率Ｄ：Ｄは便宜上、時比率も示すこととする）を検出する。なお、カウンタｆ１には、パルス幅検出のため、マスタクロックを分周して生成されたリセット信号及びサンプルクロック信号も入力される。ＰＷＭ信号ＤがＨレベルの時をＨ期間、ＰＷＭ信号ＤがＬレベルの時をＬ期間とする。
【００５２】
パルス幅Ｄを検出するため、カウンタｆ１は、Ｈ期間においては、サンプルクロックの一周期毎にカウントアップを行い、Ｌ期間においてはカウントアップ値をホールドし、ホールド時に出力されるリセット信号に同期してホールドされたカウントアップ値をローパスフィルタｆ１１に出力すると共にリセットを行い、再びカウントアップを開始する。これにより、リセット信号が出力された時点で、パルス幅Ｄが検出されていることとなる。
【００５３】
▲２▼ローパスフィルタｆ１１は、ＩＩＲ［Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ］型の１次のローパスフィルタであり、このフィルタの平均化機能により過去に入力されたパルス幅Ｄを平均化する。ローパスフィルタｆ１１へのｎ番目の入力信号をＤｎ（パルス幅）、ローパスフィルタｆ１１からのｎ番目の出力信号の値をＤ（ＡＶＥ）ｎ（パルス幅の平均値）とし、ａ０、ａ１、ｂ１を係数とすると、出力Ｄ（ＡＶＥ）ｎ＝ａ０×Ｄｎ＋ａ１×Ｄｎ−１＋ｂ１×Ｄ（ＡＶＥ）ｎ−１で与えられる。
【００５４】
▲３▼除算器ｆ１２は、パルス幅の平均値Ｄ（ＡＶＥ）ｎを基準電圧Ｖｒで除算し（ＧＡ＝Ｄ（ＡＶＥ）ｎ／Ｖｒ）、除算値ＧＡをアンプｇ３の増幅率ｋｖに乗ずる（＝ｋｖ×ＧＡ＝ｋｖ×Ｄ（ＡＶＥ）ｎ／Ｖｒ）。除算値をアンプｇ３の増幅率ｋｖに乗ずる理由は以下の通りである。なお、平均電流値生成部ＡＶの影響は考慮しないこととする。
【００５５】
コントローラＩＣ７としての利得Ｇｃは、比例制御の利得ｋｖに利得調整値ＧＡを乗算した値である（Ｇｃ＝ｋｖ×ＧＡ）。また、系全体としての利得Ｇは、利得Ｇｃに入力電圧Ｖｉを乗算した値である（Ｇ＝Ｇｃ×Ｖｉ）。時比率（パルス幅）Ｄは、出力電圧ＶＯを入力電圧Ｖｉで除算した値である（Ｄ＝Ｖｏ／Ｖｉ）。入力電圧Ｖｉは、出力電圧ＶＯを時比率Ｄで除算した値である（Ｖｉ＝Ｖｏ／Ｄ）。
【００５６】
したがって、かかる関係は平均値においても成立し、入力電圧の平均値Ｖｉ（ＡＶＧ）は、出力電圧の平均値ＶＯ（ＡＶＧ）を時比率の平均値ＤＡＶＧで除算した値となる（Ｖｉ（ＡＶＧ）＝ＶＯ（ＡＶＧ）／ＤＡＶＧ）。出力電圧ＶＯは基準電圧Ｖｒになるようにフィードバック制御されるので、出力電圧ＶＯは基準電圧Ｖｒを基準として変化する。
【００５７】
したがって、出力電圧の平均値ＶＯ（ＡＶＧ）は、基準電圧Ｖｒに等しいものとみなすことができ（ＶＯ（ＡＶＧ）＝Ｖｒ）、入力電圧の平均値Ｖｉ（ＡＶＧ）は、基準電圧Ｖｒを時比率の平均値ＤＡＶＧで除算した値となる（Ｖｉ（ＡＶＧ）＝Ｖｒ／ＤＡＶＧ）。
【００５８】
上記関係式から、コントローラＩＣ７の利得Ｇｃは、比例制御の利得ｋｖを入力電圧の平均値Ｖｉ（ＡＶＧ）で除算した値となり（Ｇｃ＝ｋｖ／Ｖｉ（ＡＶＧ））、系全体の利得Ｇは、Ｇ＝Ｖｉ×（ｋｖ／Ｖｉ（ＡＶＧ））となるが、この式で入力電圧Ｖｉと入力電圧の平均値Ｖｉ（ＡＶＧ）とは、定常的には等しいとみなせるため、系全体の利得Ｇは比例制御の利得ｋｖとなる（Ｇ＝ｋｖ）。
【００５９】
つまり、コントローラＩＣ７において比例制御の利得ｋｖを、推定した入力電圧の平均値Ｖｉ（ＡＶＧ）（＝Ｖｒ／ＤＡＶＧ）で除算して利得を調整し、系全体の利得Ｇが入力電圧Ｖｉに依存しないようにしている。そのため、入力電圧Ｖｉが変化した場合でも、系全体としての利得Ｇは変化しない。ちなみに、ＤＣ／ＤＣコンバータの利得は、コイル４及びコンデンサ５により、周波数に応じた利得を有している。したがって、系全体の利得も、低周波数領域ではｋｖに等しくなり、高周波数領域では周波数に応じて変化する。
【００６０】
コントローラＩＣ７によれば、コントローラＩＣ７の出力であるパルス幅（時比率）Ｄを制御系にフィードバックさせ、制御系の利得Ｇｃを入力電圧の平均値Ｖｉ（ＡＶＧ）の逆数（ＤＡＶＧ／Ｖｒ）で調整することによって、入力電圧Ｖｉが変化しても、系全体の利得Ｇが変化しない。そのため、コントローラＩＣ７では、広い入力電圧範囲に対応可能であり、位相余裕の最適化も可能である。したがって、入力電圧Ｖｉが低い場合でも応答が良好であり、入力電圧Ｖｉが高い場合でも出力電圧が発振しないこととなる。
【００６１】
また、コントローラＩＣ７では、カウンタｆ１による簡単な回路構成によってＰＷＭ信号Ｄのパルス幅Ｄを検出し、回路構成が簡単な１次のローパスフィルタｆ１１の平均化特性を利用してパルス幅Ｄを平均化する。さらに、コントローラＩＣ７では、基準電圧Ｖｒと時比率の平均値ＤＡＶＧによって入力電圧の平均値を推定するので、入力電圧Ｖｉを検出する手段や入力電圧Ｖｉを平均化する手段を必要としない。また、コントローラＩＣ７では、出力電圧ＶＯの平均値として基準電圧Ｖｒを用いているので、出力電圧ＶＯを平均化する手段を必要としないという利点がある。
【００６２】
次に、補正用帰還ループＣＦによる定常偏差の補正手法について説明する。
【００６３】
図５は、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣの更に別の一例を示すブロック図である。
【００６４】
本例の帰還制御回路ＦＬＣは、▲１▼カウンタｆ１、▲２▼ローパスフィルタｆ１１を順次接続してなる。すなわち、帰還制御回路ＦＬＣは、ＰＷＭ信号Ｄのパルス幅を検出するカウンタ（検出手段）ｆ１と、検出されたパルス幅を平均化するローパスフィルタ（パルス幅平均化手段）ｆ１１と、当該パルス幅の平均値を時比率調整部ＴＡの信号に加算することにより、パルス駆動信号のパルス幅に補正を与えて出力電圧の変動を抑制する加算器（加算手段）ｇ４とを備えている。換言すれば、補正用帰還ループＣＦは、ＰＷＭ信号Ｄの時比率を演算することにより、定常的な出力電圧Ｖｏの変動が抑制されるよう時比率調整部ＴＡの利得を調整する定常偏差補償器として機能する。
【００６５】
ローパスフィルタｆ１１の出力は、上述の通り、Ｄ（ＡＶＥ）ｎ（パルス幅の平均値）である。
【００６６】
ここで、パルス幅の平均値（時比率平均値）ＤＡＶＧを加算する理由について説明する。
【００６７】
以下の説明では、ランプ波に依存する係数（ランプ係数）をＫとする。ランプ係数Ｋ（＝１）にパルス幅（時比率）Ｄを乗算した値とＧ（ＶＯ−ＶＲＥＦ）＋ＤＡＶＧとは等しい（Ｋ×Ｄ＝Ｇ（ＶＯ−Ｖｒ）＋ＤＡＶＧ）。時比率Ｄと時比率平均値ＤＡＶＧとは、定常的には等しいとみなせる。したがって、出力電圧ＶＯは、利得Ｇが有限の値を有している場合でも基準電圧Ｖｒと等しくなり、一定の値となる。そのため、入力電圧Ｖｉの変化に応じて時比率Ｄが変化した場合でも、出力電圧ＶＯは変化しない。また、負荷Ｌの処理負荷が急激に変動して負荷電流が急激に変動しても、出力電圧ＶＯが変化しないこととなる。
【００６８】
コントローラＩＣ７によれば、コントローラＩＣ７の出力であるパルス幅（時比率）Ｄを制御系にフィードバックさせ、比較器に入力されるべき制御信号をパルス幅平均値（時比率平均値）ＤＡＶＧで補正することによって、入力電圧Ｖｉや負荷電流が変化しても、出力電圧ＶＯに定常偏差が発生しない。また、コントローラＩＣ７では、カウンタｆ１による簡単な回路構成によってＰＷＭ信号のパルス幅Ｄを検出し、回路構成が簡単な１次のローパスフィルタｆ１１の平均化特性を利用してパルス幅Ｄを平均化する。さらに、コントローラＩＣ７では、ランプ係数を１に設定することによって、補正する際にパルス幅平均値ＤＡＶＧにランプ係数を乗算する必要がないという利点がある。
【００６９】
図３及び図４に開示した手法は、組み合わせて用いることができる。
【００７０】
図６は、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図３及び図４に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【００７１】
本例の帰還制御回路ＦＬＣにおいては、ＰＷＭ信号Ｄが入力されるカウンタｆ１、積分回路ｆ２、二次のハイパスフィルタｆ３、増幅率ｋｄのアンプｆ４を順次接続し、アンプｆ４の出力を加算器ｇ４に入力すると共に、カウンタｆ１、ローパスフィルタｆ１１、除算器ｆ１２を順次接続し、除算器ｆ１２の出力をアンプｇ３に入力している。
【００７２】
各ブロック経路による作用は上述の通りであり、この帰還制御回路ＦＬＣを用いることにより、位相進み補償による制御系の安定化と入力電圧変動による利得調整を同時に達成している。かかる回路構成では、時比率Ｄを用いて演算することで出力応答性と系の安定性を共に向上させているが、更に、図１に示した回路構成による実測値としての平均値信号ＡＶＧを用いることで、その制御精度を更に向上させることができる。
【００７３】
図３及び図５に開示した手法は、組み合わせて用いることができる。
図７は、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図３及び図５に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【００７４】
補正用帰還ループＣＦは、ＰＷＭ信号Ｄの時比率を演算することにより、位相進み補償器として機能する。要素ｆ１〜ｆ４によって構成される位相進み補償器は、ＰＷＭ信号Ｄのパルス幅をカウンタｆ１によって検出、積分回路ｆ２によって累積した後、二次ハイパスフィルタｆ３、アンプｆ４を介して加算器ｇ４に出力する。また、補正用帰還ループＣＦは、カウンタｆ１に接続されるＬＰＦｆ１１を備えており、これらでＰＷＭ信号Ｄの時比率を演算することにより、定常的な出力電圧Ｖｏの変動が抑制されるよう時比率調整部ＴＡの利得を調整する定常偏差補償器としても機能している。
【００７５】
すなわち、本制御装置は、補正用帰還ループＣＦを上述の位相進み補償器及び定常偏差補償器として機能させている。各機能については上述の通りである。
【００７６】
図４及び図５に開示した手法は、組み合わせて用いることができる。
図８、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図４及び図５に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【００７７】
補正用帰還ループＣＦは、要素ｆ１，ｆ１１，ｆ１２，ｇ３から構成される利得補償器として機能すると共に、要素ｆ１，ｆ１１，ｇ４から構成される定常偏差補償器として機能する。すなわち、利得補償器は、入力端子ＩＴ１，ＩＴ２間の電圧Ｖｉの変動による出力電圧変動Ｖｏが抑制されるよう時比率調整部ＴＡの利得を調整し、定常偏差補償器はＰＷＭ信号Ｄの時比率を演算することにより、定常的な出力電圧Ｖｏの変動が抑制されるよう時比率調整部ＴＡの利得を調整する。これらの機能は上述の通りである。
図３、図４及び図５に開示した手法は、組み合わせて用いることができる。
【００７８】
図９は、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図３、図４及び図５に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【００７９】
本例の帰還制御回路ＦＬＣにおいては、図６に示した帰還制御回路ＦＬＣにおいて、図５に示したように、ローパスフィルタｆ１１の出力を加算器ｇ４に加算している。他の構成は同一である。ローパスフィルタｆ１１の出力はパルス幅平均値を示すものであるが、これを加算器ｇ４に加算すると、出力電圧Ｖｏの定常偏差が減少し、上述のドループ調整部ＤＲＰと同様に、ドループ変化を更に抑制することができる。なお、加算器ｇ４へのローパスフィルタｆ１１の出力を入力の符号は、上述のドループ調整部の出力と同様に、平均値信号ＡＶＧとは逆符号となる。
【００８０】
図１０は、入力電圧Ｖｉが５Ｖ及び１２Ｖの場合において、図９の制御装置を用いたスイッチング電源装置の出力電流ＩＬと出力電圧Ｖｏの関係を示すグラフである。電流ＩＬの増加に伴って出力電圧Ｖｏは略一定の割合で低下している。このように、直流電圧源Ｐの電圧が異なる場合においても、各電源装置の係数ｋｄｒｐを調整することにより、電流電圧特性を略一致させることができる。
【００８１】
以上、説明したように、上述の電源装置用制御装置は、入力された電力をＰＷＭ信号Ｄに応じてスイッチングしてパルス状波形を形成するスイッチ回路２，３と、パルス状波形を直流に変換して出力する平滑回路４，５とを備えたスイッチング電源装置１を複数並列に接続してなる電源装置の制御装置であって、個々の平滑回路４，５の出力電圧Ｖｏに応じて当該出力電圧の変動を抑制するようにＰＷＭ信号Ｄの時比率を変化させる時比率調整部ＴＡと、個々のＰＷＭ信号Ｄの時比率を演算することによりＰＷＭ信号Ｄのパルス幅に補正を与えるように設けられた補正用帰還ループＣＦと、個々の平滑回路４，５を流れる電流を検出する検出部ｄｔからの出力の平均値を求め、個々の時比率調整部ＴＡ内に当該平均値を加える平均電流値生成部ＡＶと、個々の平均値の低周波成分に比例した値を、この平均値とは逆符号で個々の時利率調整部ＴＡ内に加えるドループ調整部とを備えたものである。なお、入力電圧Ｖｉを交流とすると、この制御装置を用いてＡＣ−ＤＣコンバータを構成することができる。
【００８２】
この制御装置においては、時比率調整部ＴＡは、従来から知られるように、ＰＷＭ信号Ｄの時比率を調整することで出力変動を抑制している。平滑回路を流れる電流を検出する検出素子ｄｔからの出力を用いることで、電流モード制御と同等の制御特性が得られるため、制御精度は改善される。時比率調整部ＴＡ内に実測値としての平均値を加算する平均電流値生成部ＡＶを加えることにより、平滑回路によって生じる位相遅れを補償し、系の安定性を向上させることが可能となる。なお、上述の実施形態では、平均値を減算器ｇ１に与えているが、これは、例えば、加算器（減算器）ｇ４に与えることとしてもよく、或いは、ランプ波に与えることとしてもよい。
【００８３】
個々の電流の平均値の低周波成分に比例した値を当該平均値とは逆符号で時利率調整部ＴＡ内の比較器ｇ５の前段側に混入することとした。これにより、負荷電流の増加に対して出力電圧を低下させる、所謂ドループ法により、複数接続したスイッチング電源間で電流を平均的に分担することができる。
【００８４】
補正用帰還ループＣＦは、パルス駆動信号の時比率を演算することにより位相進み補償器として機能する。また、補正用帰還ループＣＦは、ＰＷＭ信号Ｄの時比率を演算することにより、入力端子間の電圧の逆数の推定値を求めることができ、これを時比率調整部ＴＡの信号に乗算することにより、入力端子間の電圧の変動による出力電圧変動が抑制されるよう時比率調整部ＴＡの利得を調整することができる。さらに、補正用帰還ループＣＦは、ＰＷＭ信号Ｄの時比率を演算することにより、定常的な出力電圧の変動を抑制する定常偏差補償器として機能する。
【００８５】
この位相進み補償器は、ＰＷＭ信号Ｄのパルス幅を検出するカウンタｆ１（検出手段）と、検出されたパルス幅を累積する積分回路（累積手段）ｆ２と、当該累積値を時比率調整部ＴＡの信号からで減じることにより、ＰＷＭ信号Ｄのパルス幅に補正を与えて出力電圧Ｖｏの位相を進相させる減算器（減算手段）ｇ４とを備える。このような構成にすると伝達関数は、一次のハイパスフィルタの伝達関数として表され、９０°の位相進みを実現することが可能となる。
【００８６】
この利得補償器は、ＰＷＭ信号Ｄのパルス幅を検出するカウンタ（検出手段）ｆ１と、検出されたパルス幅を平均化するローパスフィルタ（パルス幅平均化手段）ｆ１１と、当該パルス幅の平均値を時比率調整部ＴＡの信号に乗ずる、すなわち、利得ｋｖにＤ依存の信号を乗算することにより、ＰＷＭ信号Ｄのパルス幅に補正を与え、入力電圧の変動に起因する利得変動、すなわち、出力電圧Ｖｏの変動を抑制するアンプ（乗算手段）ｇ３とを備えている。
【００８７】
すなわち、ＰＷＭ信号Ｄの時比率を演算することにより、位相進み補償機能と出力電圧変動抑制機能が実現できるため、出力応答性と系の安定性を向上させることが可能である。
【００８８】
また、補正用帰還ループＣＦは、ＰＷＭ信号Ｄのパルス幅を検出するカウンタｆ１（検出手段）と、検出されたパルス幅を平均化するローパスフィルタ（パルス幅平均化手段）ｆ１１と、当該パルス幅の平均値を時比率調整部の信号に加算することにより、ＰＷＭ信号Ｄのパルス幅に補正を与えて出力電圧Ｖｏの変動を抑制する加算器（加算手段）ｇ４とを備えることができる。すなわち、かかるパルス幅の平均値の加算によって、出力電圧Ｖｏの定常偏差を抑制することができるため、各スイッチング電源間のドループを合わせ、スイッチング電源間の効率的負荷電流分担を可能とする。
【００８９】
また、上述のスイッチング電源装置１は、スイッチ回路と、平滑回路とを有しており、この平滑回路では遅相が生じるが、上述のコントローラＩＣ７を用いれば、発振を抑制しつつ応答性を改善することができ、また、負荷電流の増加に対して出力電圧を低下させる、所謂ドループ法により、複数接続したスイッチング電源間で電流を平均的に分担することが可能となる。
【００９０】
【発明の効果】
本発明に係る電源装置及びその制御装置によれば、負荷電流の変化に対する追随性も良く，且つ、スイッチング電源間の効率的負荷電流分担が可能となる。
【図面の簡単な説明】
【図１】スイッチング電源装置１のブロック図である。
【図２】コントローラＩＣ７の内部構成を示すブロック図である。
【図３】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣの一例を示すブロック図である。
【図４】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣの別の一例を示すブロック図である。
【図５】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣの更に別の一例を示すブロック図である。
【図６】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図３及び図４に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【図７】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図３及び図５に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【図８】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図４及び図５に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【図９】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図３、図４及び図５に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【図１０】電流電圧特性のグラフである。
【図１１】従来の電源の電流電圧特性のグラフである。
【符号の説明】
１…スイッチング電源装置、２，３…スイッチング素子、４…コイル、５…コンデンサ、６…ＡＤ変換器、ＴＡ…時比率調整部、ＡＶ…平均電流値生成部、ＡＶＧ…平均値信号、ＣＦ…補正用帰還ループ、ｄｔ…検出部、ｆ１…カウンタ、ｆ２…積分回路、ｆ３…ハイパスフィルタ、ｆ４…アンプ、ｆ１１…ローパスフィルタ、ｆ１２…除算器、ＦＬＣ…帰還制御回路、ｇ１…減算器、ｇ２…ローパスフィルタ、ｇ３…アンプ、ｇ４…加算器、ｇ５…比較器、７…コントローラＩＣ、ＩＴ１，ＩＴ２…入力端子、ｋｉ，ｋｄ…増幅率、ｋｖ…増幅率、Ｌ…負荷、ＯＴ１，ＯＴ２…出力端子、Ｐ…電源、ｖ１…平均化回路、ｖ２…アンプ、Ｖｉ…入力電圧、Ｖｏ…出力電圧、Ｖｒ…基準電圧、ΔＶ…差分。
【発明の属する技術分野】
本発明は、電源装置及びその制御装置に関する。
【０００２】
【従来の技術】
電源システムの信頼性を高めるために、複数のスイッチング電源を並列に接続した構成をとる場合がある。その場合、当該電源システムの負荷に供給される電流を複数のスイッチング電源間で平均的に分担することが重要である。従来から知られる最も簡単な電流分担手法としては、負荷電流の増加に対して出力電圧を低下する手法、所謂ドループ法が知られている。この手法は、負荷電流の増加等に伴って、１つのスイッチング電源の出力電圧が低下すると、別のスイッチング電源の出力電圧が相対的に高くなり、当該スイッチング電源から負荷電流が供給されることとなるので、複数のスイッチング電源間で電流を分担することができる（例えば、下記特許文献１参照）。
【０００３】
【特許文献１】
特開平８−２８９４６８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、スイッチング電源を構成する電気部品の特性は個々にバラツキを有しているため、個々のスイッチング電源の電流電圧特性 （静特性） を同一にするのは難しい。また、例えば、パソコン，通信機器などに搭載されるマイクロプロセッサや ＤＳＰ （Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ） がスイッチング電源の負荷であると、マイクロプロセッサや ＤＳＰ は動作状況に応じて急激な負荷電流変化が有るため、スイッチング電源の出力応答性の差により出力電流不均衡が生じ，特定のモジュールに電気的ストレスが偏ることがある。
【０００５】
本発明は、このような問題に鑑みてなされたものであり、負荷電流の変化に対する追随性も良く、且つ、スイッチング電源間の効率的負荷電流分担が可能な電源装置及びその制御装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上述の課題を解決するため、本発明に係る電源装置用制御装置は、入力された電力をパルス駆動信号に応じてスイッチングしてパルス状波形を形成するスイッチ回路と、前記パルス状波形を直流に変換して出力する平滑回路とを備えたスイッチング電源装置を複数並列に接続してなる電源装置の制御装置であって、個々の前記平滑回路の出力電圧に応じて当該出力電圧の変動を抑制するように前記パルス駆動信号の時比率を変化させる時比率調整部と、個々の前記パルス駆動信号の時比率を演算することにより前記パルス駆動信号のパルス幅に補正を与えるように設けられた補正用帰還ループと、個々の前記平滑回路を流れる電流を検出する検出部からの出力の平均値を求め、個々の前記時比率調整部内に当該平均値を加える平均電流値生成部と、個々の前記平均値の低周波成分に比例した値を前記平均値とは逆符号で個々の前記時利率調整部内に加えるドループ調整部とを備えたものである。
【０００７】
この制御装置においては、時比率調整部は、従来から知られるように、パルス駆動信号の時比率を調整することで出力変動を抑制している。上記補正用帰還ループを用いた補正において、位相進み補償機能或いは／及び出力電圧変動抑制機能により、制御精度は改善される。加えて、時比率調整部内に平均値を加える平均電流値生成部を加えることにより、電流モード制御と同等な制御特性が得られ、更に系の安定性を向上させることが可能となるので、従来の制御方法に優る応答性と安定性が実現できる。なお、この平均値を減算器を介して時比率調整部に加える場合は、減算処理となるが、出力電圧の位相が進むように加えられる。
【０００８】
ところで、このようなスイッチング電源装置を複数接続した場合、スイッチング電源を構成する電気部品の特性はバラツキを有しているため、特定のスイッチング電源のみに過大な電気的ストレスがかかる場合が生じる。例えば、１つのスイッチング電源のみが常に他の電源よりも高電圧を発生してしまうというような状態である。そこで、本制御装置では、個々の電流の平均値の低周波成分に比例した値を当該平均値とは逆符号で時利率調整部内のパルス駆動信号発生部の前段側に混入することとした。これにより、ドループに影響を与える電流混入量の低周波成分に応じて、当該ドループが上記平均値とは逆符号で補正されるので、負荷電流の増加に対して出力電圧を低下させる、所謂ドループ法により、複数接続したスイッチング電源間で電流を平均的に分担することができる。
【０００９】
補正用帰還ループは、パルス駆動信号の時比率を演算することにより位相進み補償器として機能することができる。
【００１０】
位相進み補償器は、前記パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を累積する累積手段と、当該累積値を前記時比率調整部の信号から減じることにより、前記パルス駆動信号のパルス幅に補正を与えて前記出力電圧の位相を進相させる減算手段とを備えることができる。
【００１１】
また、前記補正用帰還ループは、パルス駆動信号の時比率を演算することにより、入力端子間の電圧の変動による出力電圧変動が抑制されるよう時比率調整部の利得を調整する利得補償器として機能することができる。
【００１２】
利得補償器は、パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を平均化するパルス幅平均化手段と、当該パルス幅の平均値を時比率調整部の信号に乗ずることにより、パルス駆動信号のパルス幅に補正を与えて出力電圧の変動を抑制する乗算手段とを備えることができる。
【００１３】
すなわち、パルス駆動信号の時比率を演算することにより、位相進み補償機能と出力電圧変動抑制機能が実現できるため、出力応答性と系の安定性を向上させることが可能である。
【００１４】
また、補正用帰還ループは、パルス駆動信号の時比率を演算することにより、定常的な前記出力電圧の変動が抑制されるよう時比率調整部の利得を調整する定常偏差補償器として機能することができる。この定常偏差補償器は、パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を平均化するパルス幅平均化手段と、当該パルス幅の平均値を時比率調整部の信号に加算することにより、パルス駆動信号のパルス幅に補正を与えて出力電圧の変動を抑制する加算手段とを備えることができる。すなわち、かかるパルス幅の平均値の加算によって、出力電圧の定常偏差を抑制することができるため、ドループを合わせ、スイッチング電源間の効率的負荷電流分担を可能とする。
【００１５】
上述の補正用帰還ループにおいては、定常偏差補償器、利得補償器及び位相補償器は、いずれかの２つを組み合わせることができ、また、３つを組み合わせてもよい。
【００１６】
このような電源装置は、上記制御装置と、スイッチ回路と平滑回路とを備えたスイッチング電源装置を複数並列に接続してなり、系の安定性を充分確保して出力応答性を改善することができ、また、所謂ドループ法によりスイッチング電源間の効率的負荷電流分担が可能となる。
【００１７】
【発明の実施の形態】
以下、図面を参照して、実施の形態に係るスイッチング電源装置用制御装置及びスイッチング電源装置について説明する。
【００１８】
図１は複数のスイッチング電源装置１を並列に接続してなる電源装置のブロック図である。
【００１９】
各スイッチング電源装置１は、直流電圧Ｖｉが印加される一対の入力端子ＩＴ１，ＩＴ２と、負荷Ｌに接続される一対の出力端子ＯＴ１，ＯＴ２とを有している。２つの入力端子ＩＴ１，ＩＴ２の一方はグランドに、他方は直流電圧源Ｐの一方の電位に接続されている。２つ出力端子ＯＴ１、ＯＴ２間には負荷Ｌが接続されている。これらの入力端子及び出力端子によって４端子回路が構成されている。
【００２０】
負荷Ｌは、スイッチング電源装置１から出力される出力電圧Ｖｏの供給先であり、例えば、ＰＣ端末等に用いられるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が該当する。このような、ＣＰＵやＭＰＵは、省電力モードを有しており、省電力モードから通常モードに移行する際に、負荷変動が急激に増大するという特徴がある。
【００２１】
このスイッチング電源装置１は、高い直流入力電圧Ｖｉを低い出力電圧Ｖｏに変換する降圧型、非絶縁型のＤＣ／ＤＣコンバータである。電圧制御を行うコントローラＩＣ（制御装置）７は、ＡＤ変換器６によってデジタル値に変換された出力電圧Ｖｏに基づいてパルス駆動信号（ＰＷＭ信号）Ｄを生成し、ＰＷＭ信号Ｄをスイッチング素子２，３に印加する。コントローラＩＣ７は、出力電圧ＶＯが基準電圧となるようにデジタルの出力電圧ＶＯに基づいてＰＷＭ信号を生成し、スイッチング素子２，３のオン／オフを制御する。
【００２２】
スイッチング素子２は、一方が入力端子に、他方がコイル４に接続されている。スイッチング素子３は一方がスイッチング素子２に、他方がグランドに接続されている。双方のスイッチング素子２，３は、共に、ＰＷＭ 信号Ｄの入力に応じて短絡・開放が制御される。スイッチング素子３には、スイッチング素子２へ入力されるＰＷＭ信号Ｄとは相補的なパルス駆動信号が入力され、スイッチング素子２の短絡時にはスイッチング素子３は開放し、スイッチング素子２の開放時にはスイッチング素子３は短絡する。スイッチング素子２，３は、バイポーラトランジスタや電界効果トランジスタを用いることができる。
【００２３】
スイッチング素子２とスイッチング素子３の接続点と出力端子ＯＴ１との間にはコイル４が直列接続され、出力端子ＯＴ１，ＯＴ２ 間にコンデンサ５が接続されている。これらのコイル４及びコンデンサ５は平滑回路を構成し、スイッチング素子２，３の後段に設けられている。平滑回路は、スイッチング素子２，３の断続によって発生したパルス電圧を平滑化し、直流電圧に変換している。すなわち、スイッチング素子２，３のスイッチング動作によって、振幅が入力電圧Ｖｉに等しいパルス状電圧が平滑回路に出力され、平滑回路においてそのパルス状電圧が平均化される。
【００２４】
すなわち、このスイッチング電源装置は、入力された電力をパルス駆動信号に応じてスイッチングしてパルス状波形を形成するスイッチ回路（スイッチング素子２，３）と、パルス状波形を直流に変換して出力する平滑回路（コイル４，コンデンサ５）とを備えている。
【００２５】
ＰＷＭ信号Ｄのパルス幅、すなわち、スイッチング素子２をＯＮしている時間（時比率：デューティ比）が長いほど、出力電圧Ｖｏは高くなる。
【００２６】
この平滑回路には、当該回路を流れる電流（＝出力電流）を検出する検出素子（検出部）ｄｔが設けられている。検出素子ｄｔは、例えば、ホール素子であり、検出電流ＩＬ及び出力電圧Ｖｏは、共にＡＤ変換器６によってデジタル値に変換され、コントローラＩＣ（制御装置）７に入力される。
【００２７】
すなわち、コントローラＩＣ７は、デジタル入力情報ＩＬ及びＶｏに基づいてＰＷＭ信号Ｄを生成する。
【００２８】
図２は、コントローラＩＣ７の内部構成を示すブロック図である。
【００２９】
コントローラＩＣ７は、▲１▼時比率調整部ＴＡ、▲２▼補正用帰還ループＣＦ、▲３▼平均電流値生成部ＡＶ及び▲４▼ドループ調整部ＤＰＡを備えている。
【００３０】
▲１▼時比率調整部ＴＡは、平滑回路の出力電圧Ｖｏに応じて出力電圧Ｖｏの変動を抑制するようにＰＷＭ信号Ｄの時比率を変化させる。すなわち、時比率調整部ＴＡは、基準電圧Ｖｒと出力電圧Ｖｏとの差分ΔＶ（＝Ｖｒ−Ｖｏ）を出力する減算器（補償器）ｇ１と、ΔＶに含まれる高周波成分を除去するローパスフィルタｇ２と、差分ΔＶを増幅率ｋｖで増幅するアンプｇ３と、増幅された差分ΔＶとランプ波（鋸波、三角波）が入力される比較器（パルス駆動信号生成部）ｇ５とを順次接続してなる。アンプｇ３と比較器ｇ５との間には必要に応じて帰還ループＣＦを通ってきた信号を加算する加算器ｇ４が設けられる。
【００３１】
差分ΔＶとランプ波とは比較器ｇ５で比較されるが、出力電圧Ｖｏが低下して差分ΔＶが増大した場合には、比較器ｇ５の出力であるＰＷＭ信号Ｄのパルス幅は広くなる。これにより、スイッチング素子２をＯＮしている時間が長くなるので、出力電圧Ｖｏが高くなる。なお、比較器ｇ５は、差分ΔＶがランプ波よりも大きい場合にＨレベルを出力し、小さい場合にＬレベルを出力し、したがって、ＰＷＭ信号Ｄが出力される。
【００３２】
▲２▼補正用帰還ループＣＦは時比率調整部ＴＡに接続されており、ＰＷＭ信号Ｄの時比率を演算してＰＷＭ信号Ｄのパルス幅に補正を与える。
【００３３】
▲３▼平均電流値生成部ＡＶは、コイル４及びコンデンサ５からなる平滑回路を流れる電流ＩＬを検出する検出部ｄｔからの出力（デジタル値）の平均値ＩＬ（ＡＶＧ）を求める平均化回路ｖ１と、平均値ＩＬ（ＡＶＧ）をｋｉ倍に増幅する（＝ｋｉ×ＩＬ（ ＡＶＧ））アンプｖ２とを備えている。この平均値信号ＡＶＧ（＝ｋｉ×ＩＬ（ＡＶＧ））は、時比率調整部ＴＡ内の比較器（パルス駆動信号発生部）ｇ５の前段側で他の制御信号と加算される。本例では、平均値信号ＡＶＧは、減算器ｇ１に入力されており、出力電圧Ｖｏと共に基準電圧Ｖｒから減じられる。
【００３４】
上述の平滑回路は、コイル４とコンデンサ５とから構成されており、ローパスフィルタとして機能しているため、２つの極を有する。そのため、コントローラＩＣ７を介した帰還ループが正帰還となり、発振が生じてしまう場合がある。一方、本例では、電流ＩＬの平均値信号ＡＶＧを時比率調整部に加算することにより、電流モード制御と同等な効果が得られ、系の安定性を向上させている。なお、コントローラＩＣ７はアナログ・デジタル信号混合ＩＣで構成することができる。
【００３５】
また、この平均値信号の導入手法を、上述の補正用帰還ループＣＦと共に用いると、電源の出力応答性と系の安定性が更に向上する。もちろん、電流ＩＬの逐次的な信号を減算器ｇ１に入力することも可能である。その場合、電流ＩＬをデジタル値に変換するＡＤ変換器６に高い性能 （サンプリング周波数や分解能） が要求されるが、その様なＡＤ変換器は一般的に高価である。そこで、本発明では安価なＡＤ変換器でも使用できるように電流ＩＬの時間平均値を用いている。
【００３６】
ところで、上述の電源システム構成では、スイッチング電源装置を複数並列に接続しているので、負荷に供給される電流を複数のスイッチング電源間で平均的に分担することが重要である。スイッチング電源を構成する電気部品の特性はバラツキを有しているため、ある１つのスイッチング電源のみに過大な電気的ストレスがかかる場合が生じる。
【００３７】
例えば、１つのスイッチング電源のみが常に他の電源よりも高電圧を発生してしまうというような状態である。例えば、図９のグラフに示す電流電圧特性を２つの電源Ａ，電源Ｂがそれぞれ有していると、常に電源Ａの電圧が電源Ｂの電圧よりも高いので、電源Ａのみ負荷に電力を供給することになり、過大な電気的ストレスがかかることとなる。そこで、本電源装置の制御装置では、ドループ調整部ＤＰＡを設けている。
【００３８】
▲４▼ドループ調整部ＤＰＡは、デジタル値に変換されたＩＬの低周波成分を通過させるローパスフィルタＤ１と、ローパスフィルタＤ１の出力をｋｄｒｐ倍にするアンプＤ２とから構成される。ドループ調整部ＤＰＡは、それぞれの電源１の電流の平均値ＩＬの低周波成分に比例した値ＤＲＰ（＝ｋｄｒｐ×ＩＬ（低周波））を平均値（平均値信号ＡＶＧ）とは逆符号で、すなわち、差分ΔｋＩ（＝ＡＶＧ−ＤＲＰ）を時利率調整部ＴＡ内の比較器ｇ５の前段側（例えば加算器ｇ１）に混入している。なお、出力電圧Ｖｏ＝Ｖｒ−（ｋｉ−ｋｄｒｐ）×ＩＬ（ＡＶＧ）であり、係数ｋｄｒｐによりドループ量が決定できることが分かる。
【００３９】
これらにより、各電源１の各直流電圧変換回路は共通の負荷Ｌに対して、定常時及び過渡応答時において、均等に出力電流を分担し、冗長性を有することとなる。
【００４０】
このような電源装置は、上記制御装置と、この制御装置によって制御される並列接続された複数の前記直流電圧変換回路とを備えることとなり、負荷電流の増加に対して出力電圧を低下する手法、所謂ドループ法により、スイッチング電源間の効率的負荷電流分担が可能となる。
【００４１】
補正用帰還ループＣＦは、ＰＷＭ信号Ｄの時比率を演算することによりＰＷＭ信号Ｄのパルス幅に補正を与え、位相進み補償或いは／及び入力電圧変動に対して耐性を与えるための増幅率ｋｖの変更或いは ／ 及び定常的な出力電圧の変動を抑制する定常偏差の補正を行っている。
【００４２】
まず、補正用帰還ループＣＦによる位相進み補償手法について説明する。
【００４３】
図３は、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣの一例を示すブロック図である。帰還制御回路ＦＬＣは、ＰＷＭ信号Ｄが入力されるカウンタｆ１、積分回路ｆ２、二次のハイパスフィルタｆ３、増幅率ｋｄのアンプｆ４を順次接続してなる。
【００４４】
ＰＷＭ信号Ｄのパルス幅をカウンタｆ１で計測し、計測値を積分回路ｆ２で累積する。この様な構成にすると、補正用帰還ループＣＦの伝達函数が１次のハイパスフィルタと等価となり、位相進み補償が実現できる。
【００４５】
但し，１次のハイパスフィルタでは直流利得が著しく低下するため、電源の出力静特性が悪くなる。また、時比率は、常に正の値をとるため、時比率を累積した値が無限大に発散してしまう。
【００４６】
そこで、積分回路ｆ２の後段に二次のハイパスフィルタｆ３を接続する。この様な構成にすることにより、平滑回路のＬＣ共振周波数よりも低い周波数帯域の信号の帰還を遮断し、ＬＣ共振周波数よりも低い周波数帯域での位相進み補償がなくなる。そのため、利得の低下は防ぐことができる。また、累積と低い周波数帯域の信号の遮断を同時に行うフィルタを用いれば、時比率の累積値が発散するという問題も解決できる。但し、１次のハイパスフィルタでは充分に信号を遮断できないので、２次以上のハイパスフィルタが望ましい。更に、ハイパスフィルタの遮断周波数をＬＣ共振周波数と一致するように設定すると、制御回路の伝達函数の利得の極小値がＬＣ共振周波数付近になるため、主回路のＬＣ共振による利得の上昇を打ち消すという効果も得られる。
【００４７】
また、上述の構成によって、制御系の安定性が向上するため、アンプｇ３による差分ΔＶの利得ｋｖを増加させることができ、差分ΔＶの変動量の絶対値を大きくすることができるので、出力応答性が高くなる。
【００４８】
次に、補正用帰還ループＣＦによる増幅率ｋｖの変更手法について説明する。
【００４９】
図４は、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣの別の一例を示すブロック図である。
【００５０】
本例の帰還制御回路ＦＬＣは、▲１▼カウンタｆ１、▲２▼ローパスフィルタｆ１１、▲３▼除算器ｆ１２を順次接続してなり、除算器ｆ１２には、ローパスフィルタ通過後のＰＷＭ信号Ｄのパルス幅カウント値（時比率）と基準電圧Ｖｒが入力され、除算器ｆ１２の演算結果はアンプｇ３に入力される。
【００５１】
▲１▼カウンタｆ１にはコントローラＩＣ７で生成しているＰＷＭ信号Ｄが帰還入力され、ＰＷＭ信号Ｄのパルス幅Ｄ（時比率Ｄ：Ｄは便宜上、時比率も示すこととする）を検出する。なお、カウンタｆ１には、パルス幅検出のため、マスタクロックを分周して生成されたリセット信号及びサンプルクロック信号も入力される。ＰＷＭ信号ＤがＨレベルの時をＨ期間、ＰＷＭ信号ＤがＬレベルの時をＬ期間とする。
【００５２】
パルス幅Ｄを検出するため、カウンタｆ１は、Ｈ期間においては、サンプルクロックの一周期毎にカウントアップを行い、Ｌ期間においてはカウントアップ値をホールドし、ホールド時に出力されるリセット信号に同期してホールドされたカウントアップ値をローパスフィルタｆ１１に出力すると共にリセットを行い、再びカウントアップを開始する。これにより、リセット信号が出力された時点で、パルス幅Ｄが検出されていることとなる。
【００５３】
▲２▼ローパスフィルタｆ１１は、ＩＩＲ［Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ］型の１次のローパスフィルタであり、このフィルタの平均化機能により過去に入力されたパルス幅Ｄを平均化する。ローパスフィルタｆ１１へのｎ番目の入力信号をＤｎ（パルス幅）、ローパスフィルタｆ１１からのｎ番目の出力信号の値をＤ（ＡＶＥ）ｎ（パルス幅の平均値）とし、ａ０、ａ１、ｂ１を係数とすると、出力Ｄ（ＡＶＥ）ｎ＝ａ０×Ｄｎ＋ａ１×Ｄｎ−１＋ｂ１×Ｄ（ＡＶＥ）ｎ−１で与えられる。
【００５４】
▲３▼除算器ｆ１２は、パルス幅の平均値Ｄ（ＡＶＥ）ｎを基準電圧Ｖｒで除算し（ＧＡ＝Ｄ（ＡＶＥ）ｎ／Ｖｒ）、除算値ＧＡをアンプｇ３の増幅率ｋｖに乗ずる（＝ｋｖ×ＧＡ＝ｋｖ×Ｄ（ＡＶＥ）ｎ／Ｖｒ）。除算値をアンプｇ３の増幅率ｋｖに乗ずる理由は以下の通りである。なお、平均電流値生成部ＡＶの影響は考慮しないこととする。
【００５５】
コントローラＩＣ７としての利得Ｇｃは、比例制御の利得ｋｖに利得調整値ＧＡを乗算した値である（Ｇｃ＝ｋｖ×ＧＡ）。また、系全体としての利得Ｇは、利得Ｇｃに入力電圧Ｖｉを乗算した値である（Ｇ＝Ｇｃ×Ｖｉ）。時比率（パルス幅）Ｄは、出力電圧ＶＯを入力電圧Ｖｉで除算した値である（Ｄ＝Ｖｏ／Ｖｉ）。入力電圧Ｖｉは、出力電圧ＶＯを時比率Ｄで除算した値である（Ｖｉ＝Ｖｏ／Ｄ）。
【００５６】
したがって、かかる関係は平均値においても成立し、入力電圧の平均値Ｖｉ（ＡＶＧ）は、出力電圧の平均値ＶＯ（ＡＶＧ）を時比率の平均値ＤＡＶＧで除算した値となる（Ｖｉ（ＡＶＧ）＝ＶＯ（ＡＶＧ）／ＤＡＶＧ）。出力電圧ＶＯは基準電圧Ｖｒになるようにフィードバック制御されるので、出力電圧ＶＯは基準電圧Ｖｒを基準として変化する。
【００５７】
したがって、出力電圧の平均値ＶＯ（ＡＶＧ）は、基準電圧Ｖｒに等しいものとみなすことができ（ＶＯ（ＡＶＧ）＝Ｖｒ）、入力電圧の平均値Ｖｉ（ＡＶＧ）は、基準電圧Ｖｒを時比率の平均値ＤＡＶＧで除算した値となる（Ｖｉ（ＡＶＧ）＝Ｖｒ／ＤＡＶＧ）。
【００５８】
上記関係式から、コントローラＩＣ７の利得Ｇｃは、比例制御の利得ｋｖを入力電圧の平均値Ｖｉ（ＡＶＧ）で除算した値となり（Ｇｃ＝ｋｖ／Ｖｉ（ＡＶＧ））、系全体の利得Ｇは、Ｇ＝Ｖｉ×（ｋｖ／Ｖｉ（ＡＶＧ））となるが、この式で入力電圧Ｖｉと入力電圧の平均値Ｖｉ（ＡＶＧ）とは、定常的には等しいとみなせるため、系全体の利得Ｇは比例制御の利得ｋｖとなる（Ｇ＝ｋｖ）。
【００５９】
つまり、コントローラＩＣ７において比例制御の利得ｋｖを、推定した入力電圧の平均値Ｖｉ（ＡＶＧ）（＝Ｖｒ／ＤＡＶＧ）で除算して利得を調整し、系全体の利得Ｇが入力電圧Ｖｉに依存しないようにしている。そのため、入力電圧Ｖｉが変化した場合でも、系全体としての利得Ｇは変化しない。ちなみに、ＤＣ／ＤＣコンバータの利得は、コイル４及びコンデンサ５により、周波数に応じた利得を有している。したがって、系全体の利得も、低周波数領域ではｋｖに等しくなり、高周波数領域では周波数に応じて変化する。
【００６０】
コントローラＩＣ７によれば、コントローラＩＣ７の出力であるパルス幅（時比率）Ｄを制御系にフィードバックさせ、制御系の利得Ｇｃを入力電圧の平均値Ｖｉ（ＡＶＧ）の逆数（ＤＡＶＧ／Ｖｒ）で調整することによって、入力電圧Ｖｉが変化しても、系全体の利得Ｇが変化しない。そのため、コントローラＩＣ７では、広い入力電圧範囲に対応可能であり、位相余裕の最適化も可能である。したがって、入力電圧Ｖｉが低い場合でも応答が良好であり、入力電圧Ｖｉが高い場合でも出力電圧が発振しないこととなる。
【００６１】
また、コントローラＩＣ７では、カウンタｆ１による簡単な回路構成によってＰＷＭ信号Ｄのパルス幅Ｄを検出し、回路構成が簡単な１次のローパスフィルタｆ１１の平均化特性を利用してパルス幅Ｄを平均化する。さらに、コントローラＩＣ７では、基準電圧Ｖｒと時比率の平均値ＤＡＶＧによって入力電圧の平均値を推定するので、入力電圧Ｖｉを検出する手段や入力電圧Ｖｉを平均化する手段を必要としない。また、コントローラＩＣ７では、出力電圧ＶＯの平均値として基準電圧Ｖｒを用いているので、出力電圧ＶＯを平均化する手段を必要としないという利点がある。
【００６２】
次に、補正用帰還ループＣＦによる定常偏差の補正手法について説明する。
【００６３】
図５は、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣの更に別の一例を示すブロック図である。
【００６４】
本例の帰還制御回路ＦＬＣは、▲１▼カウンタｆ１、▲２▼ローパスフィルタｆ１１を順次接続してなる。すなわち、帰還制御回路ＦＬＣは、ＰＷＭ信号Ｄのパルス幅を検出するカウンタ（検出手段）ｆ１と、検出されたパルス幅を平均化するローパスフィルタ（パルス幅平均化手段）ｆ１１と、当該パルス幅の平均値を時比率調整部ＴＡの信号に加算することにより、パルス駆動信号のパルス幅に補正を与えて出力電圧の変動を抑制する加算器（加算手段）ｇ４とを備えている。換言すれば、補正用帰還ループＣＦは、ＰＷＭ信号Ｄの時比率を演算することにより、定常的な出力電圧Ｖｏの変動が抑制されるよう時比率調整部ＴＡの利得を調整する定常偏差補償器として機能する。
【００６５】
ローパスフィルタｆ１１の出力は、上述の通り、Ｄ（ＡＶＥ）ｎ（パルス幅の平均値）である。
【００６６】
ここで、パルス幅の平均値（時比率平均値）ＤＡＶＧを加算する理由について説明する。
【００６７】
以下の説明では、ランプ波に依存する係数（ランプ係数）をＫとする。ランプ係数Ｋ（＝１）にパルス幅（時比率）Ｄを乗算した値とＧ（ＶＯ−ＶＲＥＦ）＋ＤＡＶＧとは等しい（Ｋ×Ｄ＝Ｇ（ＶＯ−Ｖｒ）＋ＤＡＶＧ）。時比率Ｄと時比率平均値ＤＡＶＧとは、定常的には等しいとみなせる。したがって、出力電圧ＶＯは、利得Ｇが有限の値を有している場合でも基準電圧Ｖｒと等しくなり、一定の値となる。そのため、入力電圧Ｖｉの変化に応じて時比率Ｄが変化した場合でも、出力電圧ＶＯは変化しない。また、負荷Ｌの処理負荷が急激に変動して負荷電流が急激に変動しても、出力電圧ＶＯが変化しないこととなる。
【００６８】
コントローラＩＣ７によれば、コントローラＩＣ７の出力であるパルス幅（時比率）Ｄを制御系にフィードバックさせ、比較器に入力されるべき制御信号をパルス幅平均値（時比率平均値）ＤＡＶＧで補正することによって、入力電圧Ｖｉや負荷電流が変化しても、出力電圧ＶＯに定常偏差が発生しない。また、コントローラＩＣ７では、カウンタｆ１による簡単な回路構成によってＰＷＭ信号のパルス幅Ｄを検出し、回路構成が簡単な１次のローパスフィルタｆ１１の平均化特性を利用してパルス幅Ｄを平均化する。さらに、コントローラＩＣ７では、ランプ係数を１に設定することによって、補正する際にパルス幅平均値ＤＡＶＧにランプ係数を乗算する必要がないという利点がある。
【００６９】
図３及び図４に開示した手法は、組み合わせて用いることができる。
【００７０】
図６は、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図３及び図４に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【００７１】
本例の帰還制御回路ＦＬＣにおいては、ＰＷＭ信号Ｄが入力されるカウンタｆ１、積分回路ｆ２、二次のハイパスフィルタｆ３、増幅率ｋｄのアンプｆ４を順次接続し、アンプｆ４の出力を加算器ｇ４に入力すると共に、カウンタｆ１、ローパスフィルタｆ１１、除算器ｆ１２を順次接続し、除算器ｆ１２の出力をアンプｇ３に入力している。
【００７２】
各ブロック経路による作用は上述の通りであり、この帰還制御回路ＦＬＣを用いることにより、位相進み補償による制御系の安定化と入力電圧変動による利得調整を同時に達成している。かかる回路構成では、時比率Ｄを用いて演算することで出力応答性と系の安定性を共に向上させているが、更に、図１に示した回路構成による実測値としての平均値信号ＡＶＧを用いることで、その制御精度を更に向上させることができる。
【００７３】
図３及び図５に開示した手法は、組み合わせて用いることができる。
図７は、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図３及び図５に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【００７４】
補正用帰還ループＣＦは、ＰＷＭ信号Ｄの時比率を演算することにより、位相進み補償器として機能する。要素ｆ１〜ｆ４によって構成される位相進み補償器は、ＰＷＭ信号Ｄのパルス幅をカウンタｆ１によって検出、積分回路ｆ２によって累積した後、二次ハイパスフィルタｆ３、アンプｆ４を介して加算器ｇ４に出力する。また、補正用帰還ループＣＦは、カウンタｆ１に接続されるＬＰＦｆ１１を備えており、これらでＰＷＭ信号Ｄの時比率を演算することにより、定常的な出力電圧Ｖｏの変動が抑制されるよう時比率調整部ＴＡの利得を調整する定常偏差補償器としても機能している。
【００７５】
すなわち、本制御装置は、補正用帰還ループＣＦを上述の位相進み補償器及び定常偏差補償器として機能させている。各機能については上述の通りである。
【００７６】
図４及び図５に開示した手法は、組み合わせて用いることができる。
図８、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図４及び図５に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【００７７】
補正用帰還ループＣＦは、要素ｆ１，ｆ１１，ｆ１２，ｇ３から構成される利得補償器として機能すると共に、要素ｆ１，ｆ１１，ｇ４から構成される定常偏差補償器として機能する。すなわち、利得補償器は、入力端子ＩＴ１，ＩＴ２間の電圧Ｖｉの変動による出力電圧変動Ｖｏが抑制されるよう時比率調整部ＴＡの利得を調整し、定常偏差補償器はＰＷＭ信号Ｄの時比率を演算することにより、定常的な出力電圧Ｖｏの変動が抑制されるよう時比率調整部ＴＡの利得を調整する。これらの機能は上述の通りである。
図３、図４及び図５に開示した手法は、組み合わせて用いることができる。
【００７８】
図９は、補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図３、図４及び図５に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【００７９】
本例の帰還制御回路ＦＬＣにおいては、図６に示した帰還制御回路ＦＬＣにおいて、図５に示したように、ローパスフィルタｆ１１の出力を加算器ｇ４に加算している。他の構成は同一である。ローパスフィルタｆ１１の出力はパルス幅平均値を示すものであるが、これを加算器ｇ４に加算すると、出力電圧Ｖｏの定常偏差が減少し、上述のドループ調整部ＤＲＰと同様に、ドループ変化を更に抑制することができる。なお、加算器ｇ４へのローパスフィルタｆ１１の出力を入力の符号は、上述のドループ調整部の出力と同様に、平均値信号ＡＶＧとは逆符号となる。
【００８０】
図１０は、入力電圧Ｖｉが５Ｖ及び１２Ｖの場合において、図９の制御装置を用いたスイッチング電源装置の出力電流ＩＬと出力電圧Ｖｏの関係を示すグラフである。電流ＩＬの増加に伴って出力電圧Ｖｏは略一定の割合で低下している。このように、直流電圧源Ｐの電圧が異なる場合においても、各電源装置の係数ｋｄｒｐを調整することにより、電流電圧特性を略一致させることができる。
【００８１】
以上、説明したように、上述の電源装置用制御装置は、入力された電力をＰＷＭ信号Ｄに応じてスイッチングしてパルス状波形を形成するスイッチ回路２，３と、パルス状波形を直流に変換して出力する平滑回路４，５とを備えたスイッチング電源装置１を複数並列に接続してなる電源装置の制御装置であって、個々の平滑回路４，５の出力電圧Ｖｏに応じて当該出力電圧の変動を抑制するようにＰＷＭ信号Ｄの時比率を変化させる時比率調整部ＴＡと、個々のＰＷＭ信号Ｄの時比率を演算することによりＰＷＭ信号Ｄのパルス幅に補正を与えるように設けられた補正用帰還ループＣＦと、個々の平滑回路４，５を流れる電流を検出する検出部ｄｔからの出力の平均値を求め、個々の時比率調整部ＴＡ内に当該平均値を加える平均電流値生成部ＡＶと、個々の平均値の低周波成分に比例した値を、この平均値とは逆符号で個々の時利率調整部ＴＡ内に加えるドループ調整部とを備えたものである。なお、入力電圧Ｖｉを交流とすると、この制御装置を用いてＡＣ−ＤＣコンバータを構成することができる。
【００８２】
この制御装置においては、時比率調整部ＴＡは、従来から知られるように、ＰＷＭ信号Ｄの時比率を調整することで出力変動を抑制している。平滑回路を流れる電流を検出する検出素子ｄｔからの出力を用いることで、電流モード制御と同等の制御特性が得られるため、制御精度は改善される。時比率調整部ＴＡ内に実測値としての平均値を加算する平均電流値生成部ＡＶを加えることにより、平滑回路によって生じる位相遅れを補償し、系の安定性を向上させることが可能となる。なお、上述の実施形態では、平均値を減算器ｇ１に与えているが、これは、例えば、加算器（減算器）ｇ４に与えることとしてもよく、或いは、ランプ波に与えることとしてもよい。
【００８３】
個々の電流の平均値の低周波成分に比例した値を当該平均値とは逆符号で時利率調整部ＴＡ内の比較器ｇ５の前段側に混入することとした。これにより、負荷電流の増加に対して出力電圧を低下させる、所謂ドループ法により、複数接続したスイッチング電源間で電流を平均的に分担することができる。
【００８４】
補正用帰還ループＣＦは、パルス駆動信号の時比率を演算することにより位相進み補償器として機能する。また、補正用帰還ループＣＦは、ＰＷＭ信号Ｄの時比率を演算することにより、入力端子間の電圧の逆数の推定値を求めることができ、これを時比率調整部ＴＡの信号に乗算することにより、入力端子間の電圧の変動による出力電圧変動が抑制されるよう時比率調整部ＴＡの利得を調整することができる。さらに、補正用帰還ループＣＦは、ＰＷＭ信号Ｄの時比率を演算することにより、定常的な出力電圧の変動を抑制する定常偏差補償器として機能する。
【００８５】
この位相進み補償器は、ＰＷＭ信号Ｄのパルス幅を検出するカウンタｆ１（検出手段）と、検出されたパルス幅を累積する積分回路（累積手段）ｆ２と、当該累積値を時比率調整部ＴＡの信号からで減じることにより、ＰＷＭ信号Ｄのパルス幅に補正を与えて出力電圧Ｖｏの位相を進相させる減算器（減算手段）ｇ４とを備える。このような構成にすると伝達関数は、一次のハイパスフィルタの伝達関数として表され、９０°の位相進みを実現することが可能となる。
【００８６】
この利得補償器は、ＰＷＭ信号Ｄのパルス幅を検出するカウンタ（検出手段）ｆ１と、検出されたパルス幅を平均化するローパスフィルタ（パルス幅平均化手段）ｆ１１と、当該パルス幅の平均値を時比率調整部ＴＡの信号に乗ずる、すなわち、利得ｋｖにＤ依存の信号を乗算することにより、ＰＷＭ信号Ｄのパルス幅に補正を与え、入力電圧の変動に起因する利得変動、すなわち、出力電圧Ｖｏの変動を抑制するアンプ（乗算手段）ｇ３とを備えている。
【００８７】
すなわち、ＰＷＭ信号Ｄの時比率を演算することにより、位相進み補償機能と出力電圧変動抑制機能が実現できるため、出力応答性と系の安定性を向上させることが可能である。
【００８８】
また、補正用帰還ループＣＦは、ＰＷＭ信号Ｄのパルス幅を検出するカウンタｆ１（検出手段）と、検出されたパルス幅を平均化するローパスフィルタ（パルス幅平均化手段）ｆ１１と、当該パルス幅の平均値を時比率調整部の信号に加算することにより、ＰＷＭ信号Ｄのパルス幅に補正を与えて出力電圧Ｖｏの変動を抑制する加算器（加算手段）ｇ４とを備えることができる。すなわち、かかるパルス幅の平均値の加算によって、出力電圧Ｖｏの定常偏差を抑制することができるため、各スイッチング電源間のドループを合わせ、スイッチング電源間の効率的負荷電流分担を可能とする。
【００８９】
また、上述のスイッチング電源装置１は、スイッチ回路と、平滑回路とを有しており、この平滑回路では遅相が生じるが、上述のコントローラＩＣ７を用いれば、発振を抑制しつつ応答性を改善することができ、また、負荷電流の増加に対して出力電圧を低下させる、所謂ドループ法により、複数接続したスイッチング電源間で電流を平均的に分担することが可能となる。
【００９０】
【発明の効果】
本発明に係る電源装置及びその制御装置によれば、負荷電流の変化に対する追随性も良く，且つ、スイッチング電源間の効率的負荷電流分担が可能となる。
【図面の簡単な説明】
【図１】スイッチング電源装置１のブロック図である。
【図２】コントローラＩＣ７の内部構成を示すブロック図である。
【図３】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣの一例を示すブロック図である。
【図４】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣの別の一例を示すブロック図である。
【図５】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣの更に別の一例を示すブロック図である。
【図６】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図３及び図４に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【図７】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図３及び図５に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【図８】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図４及び図５に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【図９】補正用帰還ループＣＦにおける帰還制御回路ＦＬＣに図３、図４及び図５に示した手法を適用した帰還制御回路ＦＬＣのブロック図である。
【図１０】電流電圧特性のグラフである。
【図１１】従来の電源の電流電圧特性のグラフである。
【符号の説明】
１…スイッチング電源装置、２，３…スイッチング素子、４…コイル、５…コンデンサ、６…ＡＤ変換器、ＴＡ…時比率調整部、ＡＶ…平均電流値生成部、ＡＶＧ…平均値信号、ＣＦ…補正用帰還ループ、ｄｔ…検出部、ｆ１…カウンタ、ｆ２…積分回路、ｆ３…ハイパスフィルタ、ｆ４…アンプ、ｆ１１…ローパスフィルタ、ｆ１２…除算器、ＦＬＣ…帰還制御回路、ｇ１…減算器、ｇ２…ローパスフィルタ、ｇ３…アンプ、ｇ４…加算器、ｇ５…比較器、７…コントローラＩＣ、ＩＴ１，ＩＴ２…入力端子、ｋｉ，ｋｄ…増幅率、ｋｖ…増幅率、Ｌ…負荷、ＯＴ１，ＯＴ２…出力端子、Ｐ…電源、ｖ１…平均化回路、ｖ２…アンプ、Ｖｉ…入力電圧、Ｖｏ…出力電圧、Ｖｒ…基準電圧、ΔＶ…差分。
Claims (12)
- 入力された電力をパルス駆動信号に応じてスイッチングしてパルス状波形を形成するスイッチ回路と、前記パルス状波形を直流に変換して出力する平滑回路とを備えたスイッチング電源装置を複数並列に接続してなる電源装置の制御装置であって、
個々の前記平滑回路の出力電圧に応じて当該出力電圧の変動を抑制するように前記パルス駆動信号の時比率を変化させる時比率調整部と、
個々の前記パルス駆動信号の時比率を演算することにより前記パルス駆動信号のパルス幅に補正を与えるように設けられた補正用帰還ループと、
個々の前記平滑回路を流れる電流を検出する検出部からの出力の平均値を求め、個々の前記時比率調整部内に当該平均値を加える平均電流値生成部と、
個々の前記平均値の低周波成分に比例した値を前記平均値とは逆符号で個々の前記時利率調整部内に加えるドループ調整部と、
を備えた制御装置。 - 前記補正用帰還ループは、前記パルス駆動信号の時比率を演算することにより、位相進み補償器として機能することを特徴とする請求項１に記載の制御装置。
- 前記位相進み補償器は、前記パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を累積する累積手段と、当該累積値を前記時比率調整部の信号から減じることにより、前記パルス駆動信号のパルス幅に補正を与えて前記出力電圧の位相を進相させる減算手段とを備えることを特徴とする請求項２に記載の制御装置。
- 前記補正用帰還ループは、前記パルス駆動信号の時比率を演算することにより、前記入力端子間の電圧の変動による出力電圧変動が抑制されるよう前記時比率調整部の利得を調整する利得補償器として機能することを特徴とする請求項１に記載の制御装置。
- 前記利得補償器は、前記パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を平均化するパルス幅平均化手段と、当該パルス幅の平均値を時比率調整部の信号に乗ずることにより、前記パルス駆動信号のパルス幅に補正を与えて前記出力電圧の変動を抑制する乗算手段とを備えることを特徴とする請求項４に記載の制御装置。
- 前記補正用帰還ループは、前記パルス駆動信号の時比率を演算することにより、定常的な前記出力電圧の変動が抑制されるよう前記時比率調整部の利得を調整する定常偏差補償器として機能することを特徴とする請求項１に記載の制御装置。
- 前記定常偏差補償器は、前記パルス駆動信号のパルス幅を検出する検出手段と、検出されたパルス幅を平均化するパルス幅平均化手段と、当該パルス幅の平均値を時比率調整部の信号に加算することにより、前記パルス駆動信号のパルス幅に補正を与えて前記出力電圧の変動を抑制する加算手段とを備えることを特徴とする請求項６に記載の制御装置。
- 前記補正用帰還ループは、前記パルス駆動信号の時比率を演算することにより、位相進み補償器として機能すると共に、前記入力端子間の電圧の変動による出力電圧変動が抑制されるよう前記時比率調整部の利得を調整する利得補償器として機能することを特徴とする請求項１に記載の制御装置。
- 前記補正用帰還ループは、前記パルス駆動信号の時比率を演算することにより、位相進み補償器として機能すると共に、前記パルス駆動信号の時比率を演算することにより、定常的な前記出力電圧の変動が抑制されるよう前記時比率調整部の利得を調整する定常偏差補償器として機能することを特徴とする請求項１に記載の制御装置。
- 前記補正用帰還ループは、前記入力端子間の電圧の変動による出力電圧変動が抑制されるよう前記時比率調整部の利得を調整する利得補償器として機能すると共に、前記パルス駆動信号の時比率を演算することにより、定常的な前記出力電圧の変動が抑制されるよう前記時比率調整部の利得を調整する定常偏差補償器として機能することを特徴とする請求項１に記載の制御装置。
- 前記補正用帰還ループは、前記パルス駆動信号の時比率を演算することにより、位相進み補償器として機能すると共に、前記入力端子間の電圧の変動による出力電圧変動が抑制されるよう前記時比率調整部の利得を調整する利得補償器として機能し、更に、前記パルス駆動信号の時比率を演算することにより、定常的な前記出力電圧の変動が抑制されるよう前記時比率調整部の利得を調整する定常偏差補償器として機能することを特徴とする請求項１に記載の制御装置。
- 請求項１乃至請求項１１のいずれか一項に記載の制御装置と、前記スイッチ回路と、前記平滑回路とを備えたスイッチング電源装置を複数並列に接続してなる電源装置。
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