JP2002218750A - 電力変換装置 - Google Patents
電力変換装置Info
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- JP2002218750A JP2002218750A JP2001005705A JP2001005705A JP2002218750A JP 2002218750 A JP2002218750 A JP 2002218750A JP 2001005705 A JP2001005705 A JP 2001005705A JP 2001005705 A JP2001005705 A JP 2001005705A JP 2002218750 A JP2002218750 A JP 2002218750A
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Abstract
(57)【要約】
【課題】フィードバック制御の経路で高分解能なデジタ
ル−アナログ変換を行いながらも出力のリップルが増加
するのを防止する。 【解決手段】デジタル−アナログ変換器１６では、上位
８ビットのビット群と下位８ビットのビット群とをそれ
ぞれアナログ値に変換して２チャンネルのアナログ値を
出力する。上位側のビット群の最下位ビットの変化に対
応するアナログ値の変化幅を下位側のビット群の全ビッ
トに対応するアナログ値の変化幅よりも小さくするよう
に抵抗Ｒ６，Ｒ７が設定される。下位側のビット群に対
応するアナログ値と抵抗Ｒ６，Ｒ７により分圧されたア
ナログ値とは加重加算器３１に入力され、下位側のビッ
ト群に対応するアナログ値に（１／２５６）の重みが付
けられるとともに、抵抗Ｒ６，Ｒ７により分圧されたア
ナログ値に加算される。
ル−アナログ変換を行いながらも出力のリップルが増加
するのを防止する。 【解決手段】デジタル−アナログ変換器１６では、上位
８ビットのビット群と下位８ビットのビット群とをそれ
ぞれアナログ値に変換して２チャンネルのアナログ値を
出力する。上位側のビット群の最下位ビットの変化に対
応するアナログ値の変化幅を下位側のビット群の全ビッ
トに対応するアナログ値の変化幅よりも小さくするよう
に抵抗Ｒ６，Ｒ７が設定される。下位側のビット群に対
応するアナログ値と抵抗Ｒ６，Ｒ７により分圧されたア
ナログ値とは加重加算器３１に入力され、下位側のビッ
ト群に対応するアナログ値に（１／２５６）の重みが付
けられるとともに、抵抗Ｒ６，Ｒ７により分圧されたア
ナログ値に加算される。
Description
【０００１】
【発明の属する技術分野】本発明は、電力変換装置に関
するものである。
するものである。
【０００２】
【従来の技術】従来から、インバータ装置やコンバータ
装置のような電力変換装置において、出力制御を行う制
御回路に１チップマイコンを用いるものが提供されてい
る。
装置のような電力変換装置において、出力制御を行う制
御回路に１チップマイコンを用いるものが提供されてい
る。
【０００３】この種の電力変換装置には、たとえば図７
に示すような高圧放電灯Ｌａの点灯装置として利用され
ているものがある。図７に示す回路は、カーバッテリの
ような直流電源Ｅを入力電源として高圧放電灯Ｌａを点
灯させるものであって、直流電源Ｅの電圧をＤＣ−ＤＣ
コンバータ１により昇圧し、インバータ回路２を用いて
矩形波交流電圧に変換することによって高圧放電灯Ｌａ
に交流高電圧を印加できるように構成してある。また、
高圧放電灯Ｌａを始動させるために、始動用の高電圧を
発生する始動回路３がインバータ回路２と高圧放電灯Ｌ
ａとの間に設けられている。インバータ回路２は、４個
のスイッチング素子Ｑ１〜Ｑ４からなるブリッジ回路を
有し、スイッチング素子Ｑ１〜Ｑ４がドライブ回路４に
よりオンオフされ、比較的低い周波数の矩形波交流電圧
を高圧放電灯Ｌａに印加する。
に示すような高圧放電灯Ｌａの点灯装置として利用され
ているものがある。図７に示す回路は、カーバッテリの
ような直流電源Ｅを入力電源として高圧放電灯Ｌａを点
灯させるものであって、直流電源Ｅの電圧をＤＣ−ＤＣ
コンバータ１により昇圧し、インバータ回路２を用いて
矩形波交流電圧に変換することによって高圧放電灯Ｌａ
に交流高電圧を印加できるように構成してある。また、
高圧放電灯Ｌａを始動させるために、始動用の高電圧を
発生する始動回路３がインバータ回路２と高圧放電灯Ｌ
ａとの間に設けられている。インバータ回路２は、４個
のスイッチング素子Ｑ１〜Ｑ４からなるブリッジ回路を
有し、スイッチング素子Ｑ１〜Ｑ４がドライブ回路４に
よりオンオフされ、比較的低い周波数の矩形波交流電圧
を高圧放電灯Ｌａに印加する。
【０００４】一方、ＤＣ−ＤＣコンバータ１は、図示例
ではフライバック型のものを用いており、フライバック
トランスＴ１の１次巻線ｎ１にスイッチング素子Ｑ５が
直列接続され、フライバックトランスＴ１の２次巻線ｎ
２の両端間にダイオードＤ１と平滑コンデンサＣ１との
直列回路が接続されることによって主回路が構成され
る。ダイオードＤ１はスイッチング素子Ｑ５のオン時に
フライバックトランスＴ１の２次巻線ｎ２に流れる電流
を阻止する極性となるように設けられる。平滑コンデン
サＣ１の両端電圧はインバータ回路２の入力電圧にな
る。しかして、スイッチング素子Ｑ５を高周波でオンオ
フさせるとともに、パルス幅と周波数との少なくとも一
方を変化させることによって平滑コンデンサＣ１の両端
電圧が制御される。
ではフライバック型のものを用いており、フライバック
トランスＴ１の１次巻線ｎ１にスイッチング素子Ｑ５が
直列接続され、フライバックトランスＴ１の２次巻線ｎ
２の両端間にダイオードＤ１と平滑コンデンサＣ１との
直列回路が接続されることによって主回路が構成され
る。ダイオードＤ１はスイッチング素子Ｑ５のオン時に
フライバックトランスＴ１の２次巻線ｎ２に流れる電流
を阻止する極性となるように設けられる。平滑コンデン
サＣ１の両端電圧はインバータ回路２の入力電圧にな
る。しかして、スイッチング素子Ｑ５を高周波でオンオ
フさせるとともに、パルス幅と周波数との少なくとも一
方を変化させることによって平滑コンデンサＣ１の両端
電圧が制御される。
【０００５】スイッチング素子Ｑ５のオンオフは制御回
路５により制御される。制御回路５は、平滑コンデンサ
Ｃ１の両端電圧とＤＣ−ＤＣコンバータ１の出力電流と
を用いて検出されるＤＣ−ＤＣコンバータ１の出力電力
が目標値に保たれるように、スイッチング素子Ｑ５のオ
ンオフを制御する。すなわち、平滑コンデンサＣ１の両
端電圧を検出する電圧検出器ＶｓによりＤＣ−ＤＣコン
バータ１の出力電圧が検出されるとともに、ＤＣ−ＤＣ
コンバータ１とインバータ回路２との間に挿入された電
流検出器Ｉｓにより電流が検出され、電圧検出器Ｖｓと
電流検出器Ｉｓとの出力は１チップマイコンからなる主
制御回路１０に入力され、主制御回路１０においてＤＣ
−ＤＣコンバータ１の出力電力を目標値に保つための操
作量が求められる。求められた操作量はスイッチング素
子Ｑ５を制御するための制御信号を生成する制御信号生
成部６に入力され、操作量に対応したＰＷＭ信号（パル
ス幅変調信号）が制御信号として生成され、このＰＷＭ
信号によりスイッチング素子Ｑ５がオンオフされる。
路５により制御される。制御回路５は、平滑コンデンサ
Ｃ１の両端電圧とＤＣ−ＤＣコンバータ１の出力電流と
を用いて検出されるＤＣ−ＤＣコンバータ１の出力電力
が目標値に保たれるように、スイッチング素子Ｑ５のオ
ンオフを制御する。すなわち、平滑コンデンサＣ１の両
端電圧を検出する電圧検出器ＶｓによりＤＣ−ＤＣコン
バータ１の出力電圧が検出されるとともに、ＤＣ−ＤＣ
コンバータ１とインバータ回路２との間に挿入された電
流検出器Ｉｓにより電流が検出され、電圧検出器Ｖｓと
電流検出器Ｉｓとの出力は１チップマイコンからなる主
制御回路１０に入力され、主制御回路１０においてＤＣ
−ＤＣコンバータ１の出力電力を目標値に保つための操
作量が求められる。求められた操作量はスイッチング素
子Ｑ５を制御するための制御信号を生成する制御信号生
成部６に入力され、操作量に対応したＰＷＭ信号（パル
ス幅変調信号）が制御信号として生成され、このＰＷＭ
信号によりスイッチング素子Ｑ５がオンオフされる。
【０００６】さらに詳しく説明すると、電圧検出器Ｖｓ
および電流検出器Ｉｓの出力はそれぞれ増幅器７ａ，７
ｂを通して増幅され、主制御回路１０に入力される。主
制御回路１０は、各増幅器７ａ，７ｂの出力にそれぞれ
アナログ−デジタル変換を施してＤＣ−ＤＣコンバータ
１の出力電圧に相当するデジタル信号と、ＤＣ−ＤＣコ
ンバータ１の出力電流に相当するデジタル信号とを生成
するアナログ−デジタル変換器１１を備える。また、主
制御回路１０には目標値としての電力指令値を出力する
電力指令値生成部１２が設けられ、電力指令値生成部１
２から出力された電力指令値を、電流指令演算部１３に
おいて、アナログ−デジタル変換器１１から出力された
ＤＣ−ＤＣコンバータ１の出力電圧に相当するデジタル
信号で除算することによって電流指令値が求められる。
さらに、求められた電流指令値とアナログ−デジタル変
換器１１から出力されたＤＣ−ＤＣコンバータ１の出力
電流に相当するデジタル信号との誤差を誤差演算部１４
で求め、この誤差を比例積分演算部１５に通して比例動
作と積分動作とを合わせた操作量が得られるようにし、
比例積分演算部１５の出力をデジタル−アナログ変換器
１６によりアナログ値に変換する。つまり、電力指令値
生成部１２、電流指令演算部１３、誤差演算部１４、比
例積分演算部１５により信号処理部が構成されている。
および電流検出器Ｉｓの出力はそれぞれ増幅器７ａ，７
ｂを通して増幅され、主制御回路１０に入力される。主
制御回路１０は、各増幅器７ａ，７ｂの出力にそれぞれ
アナログ−デジタル変換を施してＤＣ−ＤＣコンバータ
１の出力電圧に相当するデジタル信号と、ＤＣ−ＤＣコ
ンバータ１の出力電流に相当するデジタル信号とを生成
するアナログ−デジタル変換器１１を備える。また、主
制御回路１０には目標値としての電力指令値を出力する
電力指令値生成部１２が設けられ、電力指令値生成部１
２から出力された電力指令値を、電流指令演算部１３に
おいて、アナログ−デジタル変換器１１から出力された
ＤＣ−ＤＣコンバータ１の出力電圧に相当するデジタル
信号で除算することによって電流指令値が求められる。
さらに、求められた電流指令値とアナログ−デジタル変
換器１１から出力されたＤＣ−ＤＣコンバータ１の出力
電流に相当するデジタル信号との誤差を誤差演算部１４
で求め、この誤差を比例積分演算部１５に通して比例動
作と積分動作とを合わせた操作量が得られるようにし、
比例積分演算部１５の出力をデジタル−アナログ変換器
１６によりアナログ値に変換する。つまり、電力指令値
生成部１２、電流指令演算部１３、誤差演算部１４、比
例積分演算部１５により信号処理部が構成されている。
【０００７】上述のようにして主制御回路１０から出力
されるアナログ値は、電力指令値生成部１２から出力さ
れた電力指令値と、ＤＣ−ＤＣコンバータ１から出力さ
れる電力との誤差に相当するから、このアナログ値を制
御信号生成部６に入力することによって、アナログ値に
比例したパルス幅のパルスを生成する。電力指令値生成
部１２はコンパレータ１７と基準波形生成部１８とから
なる。基準波形生成部１８では一定周波数の三角波また
は鋸歯状波である基準波を出力し、コンパレータ１７で
は主制御回路１０から出力されたアナログ値と基準波と
の大小を比較してアナログ値のほうが大きい期間にＨレ
ベルになる制御信号を出力する。このような動作によっ
てアナログ値が大きくなれば（つまり、ＤＣ−ＤＣコン
バータ１の出力電力が小さくなれば）、スイッチング素
子Ｑ５をオンにするパルス幅が大きくなり、スイッチン
グ素子Ｑ５のオン期間が長くなる。ここに、基準波の周
波数を一定としている。スイッチング素子Ｑ５のオン期
間が長くなれば、スイッチング素子Ｑ５のオン期間にフ
ライバックトランスＴ１に蓄積されるエネルギも大きく
なるから、ＤＣ−ＤＣコンバータ１の出力電力を増加方
向に制御することができる。また、主制御回路１０から
出力されるアナログ信号が目標値よりも小さくなれば
（つまり、電流検出器Ｉｓで検出電力が大きくなれ
ば）、スイッチング素子Ｑ５のオン期間が短くなり、Ｄ
Ｃ−ＤＣコンバータ１の出力電力は減少方向に制御され
る。このようにしてＤＣ−ＤＣコンバータ１の出力電力
が目標値付近に保たれるようにフィードバック制御され
ることになる。
されるアナログ値は、電力指令値生成部１２から出力さ
れた電力指令値と、ＤＣ−ＤＣコンバータ１から出力さ
れる電力との誤差に相当するから、このアナログ値を制
御信号生成部６に入力することによって、アナログ値に
比例したパルス幅のパルスを生成する。電力指令値生成
部１２はコンパレータ１７と基準波形生成部１８とから
なる。基準波形生成部１８では一定周波数の三角波また
は鋸歯状波である基準波を出力し、コンパレータ１７で
は主制御回路１０から出力されたアナログ値と基準波と
の大小を比較してアナログ値のほうが大きい期間にＨレ
ベルになる制御信号を出力する。このような動作によっ
てアナログ値が大きくなれば（つまり、ＤＣ−ＤＣコン
バータ１の出力電力が小さくなれば）、スイッチング素
子Ｑ５をオンにするパルス幅が大きくなり、スイッチン
グ素子Ｑ５のオン期間が長くなる。ここに、基準波の周
波数を一定としている。スイッチング素子Ｑ５のオン期
間が長くなれば、スイッチング素子Ｑ５のオン期間にフ
ライバックトランスＴ１に蓄積されるエネルギも大きく
なるから、ＤＣ−ＤＣコンバータ１の出力電力を増加方
向に制御することができる。また、主制御回路１０から
出力されるアナログ信号が目標値よりも小さくなれば
（つまり、電流検出器Ｉｓで検出電力が大きくなれ
ば）、スイッチング素子Ｑ５のオン期間が短くなり、Ｄ
Ｃ−ＤＣコンバータ１の出力電力は減少方向に制御され
る。このようにしてＤＣ−ＤＣコンバータ１の出力電力
が目標値付近に保たれるようにフィードバック制御され
ることになる。
【０００８】ところで、この種の主制御回路１０に用い
られている１チップマイコンが内蔵しているようなデジ
タル−アナログ変換器１６は分解能がたとえば８ビット
程度と比較的低いことが多く、主制御回路１０から与え
るべきアナログ値として１チップマイコンに内蔵してい
るデジタル−アナログ変換器１６よりも高い分解能が要
求される場合には、高分解能のデジタル−アナログ変換
器を１チップマイコンとは別に設けることが必要にな
り、結果的に実装基板の面積が増加したり製造コストが
増加するという問題が生じる。
られている１チップマイコンが内蔵しているようなデジ
タル−アナログ変換器１６は分解能がたとえば８ビット
程度と比較的低いことが多く、主制御回路１０から与え
るべきアナログ値として１チップマイコンに内蔵してい
るデジタル−アナログ変換器１６よりも高い分解能が要
求される場合には、高分解能のデジタル−アナログ変換
器を１チップマイコンとは別に設けることが必要にな
り、結果的に実装基板の面積が増加したり製造コストが
増加するという問題が生じる。
【０００９】一方、１チップマイコンでは複数個のデジ
タル−アナログ変換器を内蔵しているものや、複数の入
力を選択してデジタル−アナログ変換器に入力し入力別
に出力を取り出せるようにしたものが提供されている。
要するに、１チップマイコンとして複数チャンネルの出
力を取り出せるデジタル−アナログ変換器を内蔵したも
のが提供されている。この種の１チップマイコンを用い
れば、アナログ−デジタル変換器の分解能よりも大きい
ビット数で操作量を生成しても、操作量を分解能以下の
複数ビットずつのビット群に区切って、デジタル−アナ
ログ変換器の各チャンネルで各ビット群ごとのアナログ
値を出力させ、さらに下位ビット側のビット群について
１より小さい重みを付けて上位ビット側のビット群に重
畳する加重加算を行うことによって、アナログ−デジタ
ル変換器への入力の最下位の１ビットに対する変化幅よ
りも小さい変化幅のアナログ値を得ることが可能にな
る。つまり、１チャンネル分の分解能は小さくても複数
チャンネルで異なるビットを受け持たせることにより、
見掛け上の分解能を向上させることができる。
タル−アナログ変換器を内蔵しているものや、複数の入
力を選択してデジタル−アナログ変換器に入力し入力別
に出力を取り出せるようにしたものが提供されている。
要するに、１チップマイコンとして複数チャンネルの出
力を取り出せるデジタル−アナログ変換器を内蔵したも
のが提供されている。この種の１チップマイコンを用い
れば、アナログ−デジタル変換器の分解能よりも大きい
ビット数で操作量を生成しても、操作量を分解能以下の
複数ビットずつのビット群に区切って、デジタル−アナ
ログ変換器の各チャンネルで各ビット群ごとのアナログ
値を出力させ、さらに下位ビット側のビット群について
１より小さい重みを付けて上位ビット側のビット群に重
畳する加重加算を行うことによって、アナログ−デジタ
ル変換器への入力の最下位の１ビットに対する変化幅よ
りも小さい変化幅のアナログ値を得ることが可能にな
る。つまり、１チャンネル分の分解能は小さくても複数
チャンネルで異なるビットを受け持たせることにより、
見掛け上の分解能を向上させることができる。
【００１０】このことを図８を例として説明する。い
ま、主制御回路１０を構成する１チップマイコンに分解
能がそれぞれ８ビットである２チャンネルの出力が可能
なデジタル−アナログ変換器１６が内蔵されているもの
とする。ここに、２チャンネルの出力が可能であると
は、一般にデジタル−アナログ変換器１６が２個である
ことを意味するが、１個のデジタル−アナログ変換器１
６に入力を順次与え、入力ごとに出力を振り分ける構成
でもよい。このデジタル−アナログ変換器１６は８ビッ
ト入力であるが、１６ビットのデータの上位８ビットの
ビット群と下位８ビットのビット群とに対応するアナロ
グ値をそれぞれ異なる端子ａ，ｂから出力することが可
能である。ここに、上位側のビット群に対応するアナロ
グ値が端子ａから出力され、下位側のビット群に対応す
るアナログ値が端子ｂから出力されるものとする。各端
子ａ，ｂの出力は、加重加算器３１に入力される。加重
加算器３１は端子ａの出力に対して端子ｂの出力に２５
６分の１の重みを与え、両者を加算する加算器であっ
て、端子ａの出力値をＶａ、端子ｂの出力値をＶｂとす
れば、Ｖａ＋（１／２５６）Ｖｂを出力する。つまり、
演算増幅器ＯＰ１に付設した抵抗Ｒ１〜Ｒ３は、Ｒ１＝
Ｒ２、Ｒ３＝２５６・Ｒ１の関係に設定してある。簡略
化すれば図９のように、端子ｂの出力値Ｖｂに（１／２
５６）を乗じるように重みを付ける加重器３１ａと、端
子ａの出力値Ｖａに加重器３１ａの出力を加算する加算
器３１ｂとを設けたことになり、上位８ビットに対応す
るアナログ値Ａａと下位８ビットに対応するアナログ値
Ａｂの２５６分の１の値とを加算することによって、図
８（ｂ）のように、１６ビットのデジタル値に対応した
アナログ値Ａｃが得られることになる。図８（ｂ）にお
いて、イはアナログ値Ａａ、ロはアナログ値Ａｃを示
す。図から明らかなように、上位８ビットの最下位の１
ビットに対応するアナログ値Ａｃの変化幅Ｒａと、下位
８ビットの全ビットに対応するアナログ値Ａｃの変化幅
Ｒｌとは理想的には一致することになる。
ま、主制御回路１０を構成する１チップマイコンに分解
能がそれぞれ８ビットである２チャンネルの出力が可能
なデジタル−アナログ変換器１６が内蔵されているもの
とする。ここに、２チャンネルの出力が可能であると
は、一般にデジタル−アナログ変換器１６が２個である
ことを意味するが、１個のデジタル−アナログ変換器１
６に入力を順次与え、入力ごとに出力を振り分ける構成
でもよい。このデジタル−アナログ変換器１６は８ビッ
ト入力であるが、１６ビットのデータの上位８ビットの
ビット群と下位８ビットのビット群とに対応するアナロ
グ値をそれぞれ異なる端子ａ，ｂから出力することが可
能である。ここに、上位側のビット群に対応するアナロ
グ値が端子ａから出力され、下位側のビット群に対応す
るアナログ値が端子ｂから出力されるものとする。各端
子ａ，ｂの出力は、加重加算器３１に入力される。加重
加算器３１は端子ａの出力に対して端子ｂの出力に２５
６分の１の重みを与え、両者を加算する加算器であっ
て、端子ａの出力値をＶａ、端子ｂの出力値をＶｂとす
れば、Ｖａ＋（１／２５６）Ｖｂを出力する。つまり、
演算増幅器ＯＰ１に付設した抵抗Ｒ１〜Ｒ３は、Ｒ１＝
Ｒ２、Ｒ３＝２５６・Ｒ１の関係に設定してある。簡略
化すれば図９のように、端子ｂの出力値Ｖｂに（１／２
５６）を乗じるように重みを付ける加重器３１ａと、端
子ａの出力値Ｖａに加重器３１ａの出力を加算する加算
器３１ｂとを設けたことになり、上位８ビットに対応す
るアナログ値Ａａと下位８ビットに対応するアナログ値
Ａｂの２５６分の１の値とを加算することによって、図
８（ｂ）のように、１６ビットのデジタル値に対応した
アナログ値Ａｃが得られることになる。図８（ｂ）にお
いて、イはアナログ値Ａａ、ロはアナログ値Ａｃを示
す。図から明らかなように、上位８ビットの最下位の１
ビットに対応するアナログ値Ａｃの変化幅Ｒａと、下位
８ビットの全ビットに対応するアナログ値Ａｃの変化幅
Ｒｌとは理想的には一致することになる。
【００１１】上述した構成では、アナログ値Ａｂに（１
／２５６）の重みを付けた値をアナログ値Ａａに加算し
てアナログ値Ａｃを得ているが、図１１に示すように、
アナログ値Ａｂに（１／２５６）の重みを付けた値をア
ナログ値Ａａから減算したアナログ値Ａｃ′を用いる構
成も考えられる。ただし、このアナログ値Ａｃ′は図８
（ｂ）のアナログ値Ａｃと同じように用いることはでき
ないから、このアナログ値Ａｃ′を基にアナログ値Ａａ
との関係が図１０のようになるアナログ値Ａｃを求め
る。図１０において、イはアナログ値Ａａを示し、ロは
アナログ値Ａｃを示す。また、Ｒｈは上位８ビットの最
下位の１ビットに対応するアナログ値Ａｃの変化幅であ
り、Ｒｌは下位８ビットの全ビットに対応するアナログ
値Ａｃの変化幅であって、理想的にはＲｈ＝Ｒｌにな
る。
／２５６）の重みを付けた値をアナログ値Ａａに加算し
てアナログ値Ａｃを得ているが、図１１に示すように、
アナログ値Ａｂに（１／２５６）の重みを付けた値をア
ナログ値Ａａから減算したアナログ値Ａｃ′を用いる構
成も考えられる。ただし、このアナログ値Ａｃ′は図８
（ｂ）のアナログ値Ａｃと同じように用いることはでき
ないから、このアナログ値Ａｃ′を基にアナログ値Ａａ
との関係が図１０のようになるアナログ値Ａｃを求め
る。図１０において、イはアナログ値Ａａを示し、ロは
アナログ値Ａｃを示す。また、Ｒｈは上位８ビットの最
下位の１ビットに対応するアナログ値Ａｃの変化幅であ
り、Ｒｌは下位８ビットの全ビットに対応するアナログ
値Ａｃの変化幅であって、理想的にはＲｈ＝Ｒｌにな
る。
【００１２】一方、主制御回路１０となる１チップマイ
コンには、デジタル−アナログ変換器１６を内蔵せずパ
ルスのデューティを変化させて出力するものも提供され
ている。たとえば、デジタル値でプリセットされるカウ
ンタやタイマを用いることによって、デジタル値に対応
したデューティのパルスを出力させることが可能であ
る。この種の１チップマイコンには、パルス幅は変化せ
ず周期が変化することによってパルスのデューティを変
化させるものと、周期は変化せずパルス幅が変化するこ
とによってパルスのデューティを変化させるものとがあ
る。また、この種の１チップマイコンにおいても複数チ
ャンネルの出力を備えるものがあり、デジタル−アナロ
グ変換器１６を備えるものと同様に、複数チャンネルを
用いることによって１チャンネル当たりの分解能を超え
る精度のアナログ値を発生させることが可能である。
コンには、デジタル−アナログ変換器１６を内蔵せずパ
ルスのデューティを変化させて出力するものも提供され
ている。たとえば、デジタル値でプリセットされるカウ
ンタやタイマを用いることによって、デジタル値に対応
したデューティのパルスを出力させることが可能であ
る。この種の１チップマイコンには、パルス幅は変化せ
ず周期が変化することによってパルスのデューティを変
化させるものと、周期は変化せずパルス幅が変化するこ
とによってパルスのデューティを変化させるものとがあ
る。また、この種の１チップマイコンにおいても複数チ
ャンネルの出力を備えるものがあり、デジタル−アナロ
グ変換器１６を備えるものと同様に、複数チャンネルを
用いることによって１チャンネル当たりの分解能を超え
る精度のアナログ値を発生させることが可能である。
【００１３】いま、この種の１チップマイコンにおい
て、図１２に示すように、それぞれ８ビットの分解能で
パルス出力を発生する２チャンネルのＰＷＭ出力部３２
を用いて１６ビット分の分解能を有するアナログ値Ａｆ
を得るものとする。端子ｄは１６ビットのうちの上位８
ビットに対応するパルス幅のパルスを出力し、端子ｅは
１６ビットのうちの下位８ビットに対応するパルス幅の
パルスを出力するものとする。端子ｄには抵抗Ｒ４とコ
ンデンサＣ２とからなるローパスフィルタが接続され、
端子ｅには抵抗Ｒ５とコンデンサＣ２とからなるローパ
スフィルタが接続される。ここに、抵抗Ｒ４と抵抗Ｒ５
との抵抗値は、Ｒ５＝２５６・Ｒ４となるように設定し
てある。抵抗ＲとコンデンサＣとからなるローパスフィ
ルタの出力電圧は、１／ＲＣに比例するから、端子ｄ，
ｅの出力がコンデンサＣ２の両端電圧を変化させる割合
は、端子ｄを１とするとき、端子ｅが２５６分の１にな
る。つまり、コンデンサＣ２の両端電圧であるアナログ
値Ａｆは、（端子ｄから出力されるパルスのパルス幅）
＋（１／２５６）×（端子ｅから出力されるパルスのパ
ルス幅）に比例することになる。その結果、下位８ビッ
トに対応するアナログ値に（１／２５６）の重みを付け
て上位８ビットに対応するアナログ値に加算したことに
相当し、図８（ａ）に示した構成と同様の１６ビットの
分解能を有したアナログ値を得ることが可能になる。
て、図１２に示すように、それぞれ８ビットの分解能で
パルス出力を発生する２チャンネルのＰＷＭ出力部３２
を用いて１６ビット分の分解能を有するアナログ値Ａｆ
を得るものとする。端子ｄは１６ビットのうちの上位８
ビットに対応するパルス幅のパルスを出力し、端子ｅは
１６ビットのうちの下位８ビットに対応するパルス幅の
パルスを出力するものとする。端子ｄには抵抗Ｒ４とコ
ンデンサＣ２とからなるローパスフィルタが接続され、
端子ｅには抵抗Ｒ５とコンデンサＣ２とからなるローパ
スフィルタが接続される。ここに、抵抗Ｒ４と抵抗Ｒ５
との抵抗値は、Ｒ５＝２５６・Ｒ４となるように設定し
てある。抵抗ＲとコンデンサＣとからなるローパスフィ
ルタの出力電圧は、１／ＲＣに比例するから、端子ｄ，
ｅの出力がコンデンサＣ２の両端電圧を変化させる割合
は、端子ｄを１とするとき、端子ｅが２５６分の１にな
る。つまり、コンデンサＣ２の両端電圧であるアナログ
値Ａｆは、（端子ｄから出力されるパルスのパルス幅）
＋（１／２５６）×（端子ｅから出力されるパルスのパ
ルス幅）に比例することになる。その結果、下位８ビッ
トに対応するアナログ値に（１／２５６）の重みを付け
て上位８ビットに対応するアナログ値に加算したことに
相当し、図８（ａ）に示した構成と同様の１６ビットの
分解能を有したアナログ値を得ることが可能になる。
【００１４】ところで、上述したように、比較的低い分
解能の複数チャンネルの出力を組み合わせることによっ
て高い分解能の出力を得る構成では、上下に隣接するビ
ット群のうち上位側のビット群の最下位の１ビットに対
応したアナログ値の変化幅Ｒｈと、下位側のビット群の
全ビットに対応したアナログ値の変化幅Ｒｌとが一致し
ていることが必要であるが、現実にはＲｈ≠Ｒｌである
ことが多い。
解能の複数チャンネルの出力を組み合わせることによっ
て高い分解能の出力を得る構成では、上下に隣接するビ
ット群のうち上位側のビット群の最下位の１ビットに対
応したアナログ値の変化幅Ｒｈと、下位側のビット群の
全ビットに対応したアナログ値の変化幅Ｒｌとが一致し
ていることが必要であるが、現実にはＲｈ≠Ｒｌである
ことが多い。
【００１５】仮に、Ｒｈ＞Ｒｌの関係であると、図１３
に示すように、出力されるアナログ値（図１３にロで示
す）に不連続点が生じ、一部のデジタル値Ｖｄに対して
のみ分解能が低下することになる。つまり、このような
特性の回路を図７に示した電力変換装置に適用したとす
ると、ＤＣ−ＤＣコンバータ１の出力に対して最適な操
作量が図１３におけるアナログ値Ｘａであるとしても、
実際にはアナログ値Ｘｂ，Ｘｃのいずれかしか得られな
いから、アナログ値Ｘｂ，Ｘｃが交互に出力される状態
になり、結果的にＤＣ−ＤＣコンバータ１の出力に比較
的大きいリップルが連続的に生じることがある。
に示すように、出力されるアナログ値（図１３にロで示
す）に不連続点が生じ、一部のデジタル値Ｖｄに対して
のみ分解能が低下することになる。つまり、このような
特性の回路を図７に示した電力変換装置に適用したとす
ると、ＤＣ−ＤＣコンバータ１の出力に対して最適な操
作量が図１３におけるアナログ値Ｘａであるとしても、
実際にはアナログ値Ｘｂ，Ｘｃのいずれかしか得られな
いから、アナログ値Ｘｂ，Ｘｃが交互に出力される状態
になり、結果的にＤＣ−ＤＣコンバータ１の出力に比較
的大きいリップルが連続的に生じることがある。
【００１６】Ｒｈ≠Ｒｌになる原因には以下の２つが考
えられる。第１の原因としては、デジタル−アナログ変
換器１６を用いるものではデジタル−アナログ変換器１
６の精度ないしリニアリティによってこの種の誤差が生
じることがある。たとえば、フルスケールが５Ｖである
８ビットのデジタル−アナログ変換器１６を用いるとす
ると、最下位ビットの１ビットに対応する出力電圧の変
化幅は１９．５３ｍＶ（＝５Ｖ／２５６）であるが、デ
ジタル−アナログ変換器１６の精度ないしリニアリティ
によっては、１９．５３ｍＶにならない場合がある。こ
の原因による誤差は、図１２示した構成では生じないと
考えられる。
えられる。第１の原因としては、デジタル−アナログ変
換器１６を用いるものではデジタル−アナログ変換器１
６の精度ないしリニアリティによってこの種の誤差が生
じることがある。たとえば、フルスケールが５Ｖである
８ビットのデジタル−アナログ変換器１６を用いるとす
ると、最下位ビットの１ビットに対応する出力電圧の変
化幅は１９．５３ｍＶ（＝５Ｖ／２５６）であるが、デ
ジタル−アナログ変換器１６の精度ないしリニアリティ
によっては、１９．５３ｍＶにならない場合がある。こ
の原因による誤差は、図１２示した構成では生じないと
考えられる。
【００１７】一方、第２の原因としては、１チップマイ
コンの複数チャンネルの出力を組み合わせるために設け
た回路に用いる抵抗Ｒ１〜Ｒ５の精度が考えられる。す
なわち、図８（ａ）、図１２に示した構成のいずれも
が、１対２５６の比率になる複数の抵抗を用いており、
この比率が正確に設定されていなければＲｈ＝Ｒｌの関
係を得ることができないものである。したがって、抵抗
Ｒ１〜Ｒ５には高精度のものが必要であり、結果的にコ
スト増につながることになる。しかも、高精度の抵抗を
採用したとしても抵抗には誤差があるから、レーザ光な
どによる抵抗のトリミング（レーザ光で焼くことにより
抵抗値を調節すること）が必要になることもあり、一層
のコスト増をまねくことになる。
コンの複数チャンネルの出力を組み合わせるために設け
た回路に用いる抵抗Ｒ１〜Ｒ５の精度が考えられる。す
なわち、図８（ａ）、図１２に示した構成のいずれも
が、１対２５６の比率になる複数の抵抗を用いており、
この比率が正確に設定されていなければＲｈ＝Ｒｌの関
係を得ることができないものである。したがって、抵抗
Ｒ１〜Ｒ５には高精度のものが必要であり、結果的にコ
スト増につながることになる。しかも、高精度の抵抗を
採用したとしても抵抗には誤差があるから、レーザ光な
どによる抵抗のトリミング（レーザ光で焼くことにより
抵抗値を調節すること）が必要になることもあり、一層
のコスト増をまねくことになる。
【００１８】上述のようなアナログ値に不連続点が生じ
る問題を解決する技術としては、特開２０００−２７８
１３４公報に記載された技術が知られている。すなわ
ち、上位側のビット群を所定ビット分だけ上位側にシフ
トさせシフトさせた所定ビット分の下位ビットを０にし
てデジタル−アナログ変換を施し、下位側のビット群に
ついてはそのままデジタル−アナログ変換を施すととも
に重みを付けて上位側のビット群から得られたアナログ
値に重畳する技術が提案されている。この公報に記載の
例では、８ビットの分解能を有する２チャンネルの出力
を用い上位側のビット群を４ビット分だけ上方にシフト
させることによって、１２ビットの分解能を有したアナ
ログ値を得ている。要するに、上位側のビット群を上位
側にシフトさせることによって上位側のビット群に対応
するチャンネルの下位ビットの誤差を除去したことにな
り、結果的に不連続点が生じるのを防止することができ
るのである。
る問題を解決する技術としては、特開２０００−２７８
１３４公報に記載された技術が知られている。すなわ
ち、上位側のビット群を所定ビット分だけ上位側にシフ
トさせシフトさせた所定ビット分の下位ビットを０にし
てデジタル−アナログ変換を施し、下位側のビット群に
ついてはそのままデジタル−アナログ変換を施すととも
に重みを付けて上位側のビット群から得られたアナログ
値に重畳する技術が提案されている。この公報に記載の
例では、８ビットの分解能を有する２チャンネルの出力
を用い上位側のビット群を４ビット分だけ上方にシフト
させることによって、１２ビットの分解能を有したアナ
ログ値を得ている。要するに、上位側のビット群を上位
側にシフトさせることによって上位側のビット群に対応
するチャンネルの下位ビットの誤差を除去したことにな
り、結果的に不連続点が生じるのを防止することができ
るのである。
【００１９】
【発明が解決しようとする課題】しかしながら、上述し
た公報に記載された技術では、上位側のビット群を所定
ビット分だけ上方にシフトさせるから、使用するチャン
ネルの合計のビット数に対してシフトさせるビット数分
だけ分解能が低下することになる。たとえば、同公報に
記載された例では、８ビットの分解能の２チャンネルの
出力を用いるから、最大では１６ビットの分解能を持た
せることが可能であるにもかかわらず、１２ビットの分
解能しか持たせておらず、４ビット分の無駄が生じてい
る。
た公報に記載された技術では、上位側のビット群を所定
ビット分だけ上方にシフトさせるから、使用するチャン
ネルの合計のビット数に対してシフトさせるビット数分
だけ分解能が低下することになる。たとえば、同公報に
記載された例では、８ビットの分解能の２チャンネルの
出力を用いるから、最大では１６ビットの分解能を持た
せることが可能であるにもかかわらず、１２ビットの分
解能しか持たせておらず、４ビット分の無駄が生じてい
る。
【００２０】本発明は上記事由に鑑みて為されたもので
あり、その目的は、フィードバック制御の経路でのデジ
タル−アナログ変換に起因して出力のリップルが増加す
るのを防止しながらも、デジタル−アナログ変換を高分
解能で行うことによって高精度で出力制御を行うことが
できる電力変換装置を提供することにある。
あり、その目的は、フィードバック制御の経路でのデジ
タル−アナログ変換に起因して出力のリップルが増加す
るのを防止しながらも、デジタル−アナログ変換を高分
解能で行うことによって高精度で出力制御を行うことが
できる電力変換装置を提供することにある。
【００２１】
【課題を解決するための手段】請求項１の発明は、入力
電力を電力変換して出力する主回路と、主回路の出力を
監視し出力を規定範囲内に保つようにフィードバック制
御する制御回路とを備え、制御回路が、前記出力にアナ
ログ−デジタル変換を施すアナログ−デジタル変換器
と、アナログ−デジタル変換器から出力されるデジタル
信号から主回路の操作量を決定するデジタル演算を行う
とともに操作量を複数ビットずつに区切った複数個のビ
ット群を出力する信号処理部と、信号処理部から出力さ
れる各ビット群にそれぞれデジタル−アナログ変換を施
したアナログ値を個別に出力する複数チャンネルの出力
が可能なデジタル−アナログ変換器と、デジタル−アナ
ログ変換器の出力を受けて主回路を制御する制御信号を
生成する制御信号生成部とを有し、前記制御信号生成部
が、前記デジタル−アナログ変換器から出力される上下
に隣接する一対のビット群に対応する２つのチャンネル
について上位側のビット群の最下位ビットの変化に対応
するアナログ値の変化幅を下位側のビット群の全ビット
に対応するアナログ値の変化幅よりも小さくするように
前記各チャンネルの出力範囲を規制する変化幅規制部
と、変化幅規制部から出力される上下に隣接する一対の
ビット群に対応する２つのチャンネルのうちの下位側の
チャンネルのアナログ値に１より小さい所定の重みを付
けて上位側のチャンネルのアナログ値に加算することに
より主回路の操作量に相当するアナログ値を出力する加
重加算器とを備えるものである。この構成によれば、下
位側のビット群の全ビットに対応するアナログ値の変化
幅よりも上位側のビット群の最下位ビットの変化に対応
するアナログ値の変化幅のほうが小さくなるように規制
しているから、複数チャンネルの組合せによって分解能
を高める構成において、上位側のビット群の最下位ビッ
トの変化点付近でフィードバック制御が不安定になるの
を簡単な構成で防止することができ、高分解能化に伴う
コスト増を抑制することができる。
電力を電力変換して出力する主回路と、主回路の出力を
監視し出力を規定範囲内に保つようにフィードバック制
御する制御回路とを備え、制御回路が、前記出力にアナ
ログ−デジタル変換を施すアナログ−デジタル変換器
と、アナログ−デジタル変換器から出力されるデジタル
信号から主回路の操作量を決定するデジタル演算を行う
とともに操作量を複数ビットずつに区切った複数個のビ
ット群を出力する信号処理部と、信号処理部から出力さ
れる各ビット群にそれぞれデジタル−アナログ変換を施
したアナログ値を個別に出力する複数チャンネルの出力
が可能なデジタル−アナログ変換器と、デジタル−アナ
ログ変換器の出力を受けて主回路を制御する制御信号を
生成する制御信号生成部とを有し、前記制御信号生成部
が、前記デジタル−アナログ変換器から出力される上下
に隣接する一対のビット群に対応する２つのチャンネル
について上位側のビット群の最下位ビットの変化に対応
するアナログ値の変化幅を下位側のビット群の全ビット
に対応するアナログ値の変化幅よりも小さくするように
前記各チャンネルの出力範囲を規制する変化幅規制部
と、変化幅規制部から出力される上下に隣接する一対の
ビット群に対応する２つのチャンネルのうちの下位側の
チャンネルのアナログ値に１より小さい所定の重みを付
けて上位側のチャンネルのアナログ値に加算することに
より主回路の操作量に相当するアナログ値を出力する加
重加算器とを備えるものである。この構成によれば、下
位側のビット群の全ビットに対応するアナログ値の変化
幅よりも上位側のビット群の最下位ビットの変化に対応
するアナログ値の変化幅のほうが小さくなるように規制
しているから、複数チャンネルの組合せによって分解能
を高める構成において、上位側のビット群の最下位ビッ
トの変化点付近でフィードバック制御が不安定になるの
を簡単な構成で防止することができ、高分解能化に伴う
コスト増を抑制することができる。
【００２２】請求項２の発明は、入力電力を電力変換し
て出力する主回路と、主回路の出力を監視し出力を規定
範囲内に保つようにフィードバック制御する制御回路と
を備え、制御回路が、前記出力にアナログ−デジタル変
換を施すアナログ−デジタル変換器と、アナログ−デジ
タル変換器から出力されるデジタル信号から主回路の操
作量を決定するデジタル演算を行うとともに操作量を複
数ビットずつに区切った複数個のビット群を出力する信
号処理部と、信号処理部から出力される各ビット群にそ
れぞれデジタル−アナログ変換を施したアナログ値を個
別に出力する複数チャンネルの出力が可能なデジタル−
アナログ変換器と、デジタル−アナログ変換器の出力を
受けて主回路を制御する制御信号を生成する制御信号生
成部とを有し、前記制御信号生成部が、前記デジタル−
アナログ変換器から出力される上下に隣接する一対のビ
ット群に対応する２つのチャンネルについて上位側のビ
ット群の最下位ビットの変化に対応するアナログ値の変
化幅を下位側のビット群の全ビットに対応するアナログ
値の変化幅よりも小さくするように前記各チャンネルの
出力範囲を規制する変化幅規制部と、変化幅規制部から
出力される上下に隣接する一対のビット群に対応する２
つのチャンネルのうちの下位側のチャンネルのアナログ
値に１より小さい所定の重みを付けて上位側のチャンネ
ルのアナログ値から減算した値を基に主回路の操作量に
相当するアナログ値を出力する加重加算器とを備えるも
のである。この構成によれば、下位側のビット群の全ビ
ットに対応するアナログ値の変化幅よりも上位側のビッ
ト群の最下位ビットの変化に対応するアナログ値の変化
幅のほうが小さくなるように規制しているから、複数チ
ャンネルの組合せによって分解能を高める構成におい
て、上位側のビット群の最下位ビットの変化点付近でフ
ィードバック制御が不安定になるのを簡単な構成で防止
することができ、高分解能化に伴うコスト増を抑制する
ことができる。
て出力する主回路と、主回路の出力を監視し出力を規定
範囲内に保つようにフィードバック制御する制御回路と
を備え、制御回路が、前記出力にアナログ−デジタル変
換を施すアナログ−デジタル変換器と、アナログ−デジ
タル変換器から出力されるデジタル信号から主回路の操
作量を決定するデジタル演算を行うとともに操作量を複
数ビットずつに区切った複数個のビット群を出力する信
号処理部と、信号処理部から出力される各ビット群にそ
れぞれデジタル−アナログ変換を施したアナログ値を個
別に出力する複数チャンネルの出力が可能なデジタル−
アナログ変換器と、デジタル−アナログ変換器の出力を
受けて主回路を制御する制御信号を生成する制御信号生
成部とを有し、前記制御信号生成部が、前記デジタル−
アナログ変換器から出力される上下に隣接する一対のビ
ット群に対応する２つのチャンネルについて上位側のビ
ット群の最下位ビットの変化に対応するアナログ値の変
化幅を下位側のビット群の全ビットに対応するアナログ
値の変化幅よりも小さくするように前記各チャンネルの
出力範囲を規制する変化幅規制部と、変化幅規制部から
出力される上下に隣接する一対のビット群に対応する２
つのチャンネルのうちの下位側のチャンネルのアナログ
値に１より小さい所定の重みを付けて上位側のチャンネ
ルのアナログ値から減算した値を基に主回路の操作量に
相当するアナログ値を出力する加重加算器とを備えるも
のである。この構成によれば、下位側のビット群の全ビ
ットに対応するアナログ値の変化幅よりも上位側のビッ
ト群の最下位ビットの変化に対応するアナログ値の変化
幅のほうが小さくなるように規制しているから、複数チ
ャンネルの組合せによって分解能を高める構成におい
て、上位側のビット群の最下位ビットの変化点付近でフ
ィードバック制御が不安定になるのを簡単な構成で防止
することができ、高分解能化に伴うコスト増を抑制する
ことができる。
【００２３】請求項３の発明は、入力電力を電力変換し
て出力する主回路と、主回路の出力を監視し出力を規定
範囲内に保つようにフィードバック制御する制御回路と
を備え、制御回路が、前記出力にアナログ−デジタル変
換を施すアナログ−デジタル変換器と、アナログ−デジ
タル変換器から出力されるデジタル信号から主回路の操
作量を決定するデジタル演算を行うとともに操作量を複
数ビットずつに区切った２個のビット群を出力する信号
処理部と、信号処理部から出力される上位側のビット群
に対応するパルス幅のパルスを生成するＰＷＭ出力部
と、信号処理部から出力される下位側のビット群に対応
する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ
出力部から出力されるパルスのオン期間を短くするよう
に変換するパルス変換器と、ＰＷＭ出力部とパルス変換
器とから出力されるパルスをパルス幅に比例するアナロ
グ値に変換するとともに加算することにより主回路の操
作量に相当するアナログ値を出力するローパスフィルタ
とを有し、パルス幅変換器から出力されるパルス幅が、
上位側のビット群の最下位ビットの変化に対応するアナ
ログ値の変化幅を下位側のビット群の全ビットに対応す
るアナログ値の変化幅よりも小さくするように設定され
ているものである。この構成によれば、下位側のビット
群の全ビットに対応するアナログ値の変化幅よりも上位
側のビット群の最下位ビットの変化に対応するアナログ
値の変化幅のほうが小さくなるように設定しているか
ら、複数チャンネルの組合せによって分解能を高める構
成において、上位側のビット群の最下位ビットの変化点
付近でフィードバック制御が不安定になるのを簡単な構
成で防止することができ、高分解能化に伴うコスト増を
抑制することができる。
て出力する主回路と、主回路の出力を監視し出力を規定
範囲内に保つようにフィードバック制御する制御回路と
を備え、制御回路が、前記出力にアナログ−デジタル変
換を施すアナログ−デジタル変換器と、アナログ−デジ
タル変換器から出力されるデジタル信号から主回路の操
作量を決定するデジタル演算を行うとともに操作量を複
数ビットずつに区切った２個のビット群を出力する信号
処理部と、信号処理部から出力される上位側のビット群
に対応するパルス幅のパルスを生成するＰＷＭ出力部
と、信号処理部から出力される下位側のビット群に対応
する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ
出力部から出力されるパルスのオン期間を短くするよう
に変換するパルス変換器と、ＰＷＭ出力部とパルス変換
器とから出力されるパルスをパルス幅に比例するアナロ
グ値に変換するとともに加算することにより主回路の操
作量に相当するアナログ値を出力するローパスフィルタ
とを有し、パルス幅変換器から出力されるパルス幅が、
上位側のビット群の最下位ビットの変化に対応するアナ
ログ値の変化幅を下位側のビット群の全ビットに対応す
るアナログ値の変化幅よりも小さくするように設定され
ているものである。この構成によれば、下位側のビット
群の全ビットに対応するアナログ値の変化幅よりも上位
側のビット群の最下位ビットの変化に対応するアナログ
値の変化幅のほうが小さくなるように設定しているか
ら、複数チャンネルの組合せによって分解能を高める構
成において、上位側のビット群の最下位ビットの変化点
付近でフィードバック制御が不安定になるのを簡単な構
成で防止することができ、高分解能化に伴うコスト増を
抑制することができる。
【００２４】請求項４の発明は、入力電力を電力変換し
て出力する主回路と、主回路の出力を監視し出力を規定
範囲内に保つようにフィードバック制御する制御回路と
を備え、制御回路が、前記出力にアナログ−デジタル変
換を施すアナログ−デジタル変換器と、アナログ−デジ
タル変換器から出力されるデジタル信号から主回路の操
作量を決定するデジタル演算を行うとともに操作量を複
数ビットずつに区切った２個のビット群を出力する信号
処理部と、信号処理部から出力される上位側のビット群
に対応するパルス幅のパルスを生成するＰＷＭ出力部
と、信号処理部から出力される下位側のビット群に対応
する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ
出力部から出力されるパルスのオフ期間を短くするよう
に変換するパルス変換器と、ＰＷＭ出力部とパルス変換
器とから出力されるパルスをパルス幅に比例するアナロ
グ値に変換するとともに減算した値を基に主回路の操作
量に相当するアナログ値を出力するローパスフィルタと
を有し、パルス幅変換器から出力されるパルス幅が、上
位側のビット群の最下位ビットの変化に対応するアナロ
グ値の変化幅を下位側のビット群の全ビットに対応する
アナログ値の変化幅よりも小さくするように設定されて
いるものである。この構成によれば、下位側のビット群
の全ビットに対応するアナログ値の変化幅よりも上位側
のビット群の最下位ビットの変化に対応するアナログ値
の変化幅のほうが小さくなるように設定しているから、
複数チャンネルの組合せによって分解能を高める構成に
おいて、上位側のビット群の最下位ビットの変化点付近
でフィードバック制御が不安定になるのを簡単な構成で
防止することができ、高分解能化に伴うコスト増を抑制
することができる。
て出力する主回路と、主回路の出力を監視し出力を規定
範囲内に保つようにフィードバック制御する制御回路と
を備え、制御回路が、前記出力にアナログ−デジタル変
換を施すアナログ−デジタル変換器と、アナログ−デジ
タル変換器から出力されるデジタル信号から主回路の操
作量を決定するデジタル演算を行うとともに操作量を複
数ビットずつに区切った２個のビット群を出力する信号
処理部と、信号処理部から出力される上位側のビット群
に対応するパルス幅のパルスを生成するＰＷＭ出力部
と、信号処理部から出力される下位側のビット群に対応
する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ
出力部から出力されるパルスのオフ期間を短くするよう
に変換するパルス変換器と、ＰＷＭ出力部とパルス変換
器とから出力されるパルスをパルス幅に比例するアナロ
グ値に変換するとともに減算した値を基に主回路の操作
量に相当するアナログ値を出力するローパスフィルタと
を有し、パルス幅変換器から出力されるパルス幅が、上
位側のビット群の最下位ビットの変化に対応するアナロ
グ値の変化幅を下位側のビット群の全ビットに対応する
アナログ値の変化幅よりも小さくするように設定されて
いるものである。この構成によれば、下位側のビット群
の全ビットに対応するアナログ値の変化幅よりも上位側
のビット群の最下位ビットの変化に対応するアナログ値
の変化幅のほうが小さくなるように設定しているから、
複数チャンネルの組合せによって分解能を高める構成に
おいて、上位側のビット群の最下位ビットの変化点付近
でフィードバック制御が不安定になるのを簡単な構成で
防止することができ、高分解能化に伴うコスト増を抑制
することができる。
【００２５】請求項５の発明は、請求項１または請求項
２の発明において、前記信号処理部が、前記出力とフィ
ードバック制御の目標値との誤差の比例値をデジタル値
として出力する比例演算部と、前記出力と目標値との誤
差の積分値を比例演算部よりもビット数の多いデジタル
値として出力する積分演算部と、比例演算部の出力の全
ビットと積分演算部の出力のうち比例演算部の出力と同
数の上位側の複数ビットとを加算する加算器とからな
り、積分演算部の出力のうち加算器に入力しなかった下
位側の複数ビットであるビット群と、加算器の出力であ
るビット群とがそれぞれデジタル−アナログ変換器の各
チャンネルの出力となることを特徴とするものである。
この構成によれば、請求項１または請求項２の発明にお
ける作用に加えて、積分制御についてのみ高精度化する
ことになるから、主回路の出力の平均値を精度よくフィ
ードバック制御することが可能になる。
２の発明において、前記信号処理部が、前記出力とフィ
ードバック制御の目標値との誤差の比例値をデジタル値
として出力する比例演算部と、前記出力と目標値との誤
差の積分値を比例演算部よりもビット数の多いデジタル
値として出力する積分演算部と、比例演算部の出力の全
ビットと積分演算部の出力のうち比例演算部の出力と同
数の上位側の複数ビットとを加算する加算器とからな
り、積分演算部の出力のうち加算器に入力しなかった下
位側の複数ビットであるビット群と、加算器の出力であ
るビット群とがそれぞれデジタル−アナログ変換器の各
チャンネルの出力となることを特徴とするものである。
この構成によれば、請求項１または請求項２の発明にお
ける作用に加えて、積分制御についてのみ高精度化する
ことになるから、主回路の出力の平均値を精度よくフィ
ードバック制御することが可能になる。
【００２６】
【発明の実施の形態】（第１の実施の形態）本実施形態
における電力変換装置としての基本的な構成は図７に示
した従来構成と同様であるから、以下では本実施形態の
要旨であるデジタル−アナログ変換を行う部位の構成に
ついて説明する。図１（ａ）のように本実施形態では、
図８（ａ）に示した従来構成と同様に、それぞれ８ビッ
トの分解能を有する２チャンネルのアナログ値を主制御
回路１０を構成する１チップマイコンから出力する例を
示す。すなわち、図８（ａ）に示した従来構成と同様
に、１６ビットのデジタル値について上位８ビットのビ
ット群と下位８ビットのビット群とに対応するアナログ
値を、それぞれ異なるチャンネルから出力するのであ
る。ここに、図１に示す端子ａから上位側のビット群に
対応するアナログ値が出力され、端子ｂから下位側のビ
ット群に対応するアナログ値が出力されるものとする。
における電力変換装置としての基本的な構成は図７に示
した従来構成と同様であるから、以下では本実施形態の
要旨であるデジタル−アナログ変換を行う部位の構成に
ついて説明する。図１（ａ）のように本実施形態では、
図８（ａ）に示した従来構成と同様に、それぞれ８ビッ
トの分解能を有する２チャンネルのアナログ値を主制御
回路１０を構成する１チップマイコンから出力する例を
示す。すなわち、図８（ａ）に示した従来構成と同様
に、１６ビットのデジタル値について上位８ビットのビ
ット群と下位８ビットのビット群とに対応するアナログ
値を、それぞれ異なるチャンネルから出力するのであ
る。ここに、図１に示す端子ａから上位側のビット群に
対応するアナログ値が出力され、端子ｂから下位側のビ
ット群に対応するアナログ値が出力されるものとする。
【００２７】本実施形態では、図８（ａ）に示した従来
構成に対して、端子ａと抵抗Ｒ１との間に抵抗Ｒ６を挿
入し、抵抗Ｒ１と抵抗Ｒ６との接続点を抵抗Ｒ７を介し
て接地している点が異なる。つまり、端子ａの出力を変
化幅規制部としての抵抗Ｒ６，Ｒ７により分圧した後
に、加重加算器３１に入力している点が相違する。他の
構成は図８（ａ）に示した従来構成と同様である。抵抗
Ｒ６，Ｒ７による分圧比は、端子ａ，ｂの出力のフルレ
ンジを等しいとすれば、１よりは小さく１／１．５より
は大きくなるように選定されている。つまり、下位側の
ビット群の全ビットに対応する加重加算器３１の出力の
変化幅Ｒｌが、上位側のビット群の最下位ビットの１ビ
ットに対応する加重加算器３１の出力の変化幅Ｒｈより
も大きく、かつ変化幅Ｒｈの１．５倍よりは小さくなる
ように抵抗Ｒ６，Ｒ７の分圧比が設定される。要する
に、以下の関係を成立させるように抵抗Ｒ６，Ｒ７が設
定される。なお、１．５は分解能を高めるという目的か
ら選択した値である。Ｒｈ＜Ｒｌ＜１．５・Ｒｈ上述し
た構成によって、１チップマイコンの内部で発生するデ
ジタル値に対して加重加算器３１から出力されるアナロ
グ値は図１（ｂ）のように不連続にはなるが、２つのデ
ジタル値Ｄ１，Ｄ２に対して１つのアナログ値Ａ１の存
在する区間が生じる関係になる。つまり、デジタル−ア
ナログ変換を行う際のリニアリティは損なわれている
が、上位側のビット群の値の変化点の前後においては加
重加算器３１から出力される１つのアナログ値Ａ１に対
して２つのデジタル値Ｄ１，Ｄ２が存在するようにな
る。
構成に対して、端子ａと抵抗Ｒ１との間に抵抗Ｒ６を挿
入し、抵抗Ｒ１と抵抗Ｒ６との接続点を抵抗Ｒ７を介し
て接地している点が異なる。つまり、端子ａの出力を変
化幅規制部としての抵抗Ｒ６，Ｒ７により分圧した後
に、加重加算器３１に入力している点が相違する。他の
構成は図８（ａ）に示した従来構成と同様である。抵抗
Ｒ６，Ｒ７による分圧比は、端子ａ，ｂの出力のフルレ
ンジを等しいとすれば、１よりは小さく１／１．５より
は大きくなるように選定されている。つまり、下位側の
ビット群の全ビットに対応する加重加算器３１の出力の
変化幅Ｒｌが、上位側のビット群の最下位ビットの１ビ
ットに対応する加重加算器３１の出力の変化幅Ｒｈより
も大きく、かつ変化幅Ｒｈの１．５倍よりは小さくなる
ように抵抗Ｒ６，Ｒ７の分圧比が設定される。要する
に、以下の関係を成立させるように抵抗Ｒ６，Ｒ７が設
定される。なお、１．５は分解能を高めるという目的か
ら選択した値である。Ｒｈ＜Ｒｌ＜１．５・Ｒｈ上述し
た構成によって、１チップマイコンの内部で発生するデ
ジタル値に対して加重加算器３１から出力されるアナロ
グ値は図１（ｂ）のように不連続にはなるが、２つのデ
ジタル値Ｄ１，Ｄ２に対して１つのアナログ値Ａ１の存
在する区間が生じる関係になる。つまり、デジタル−ア
ナログ変換を行う際のリニアリティは損なわれている
が、上位側のビット群の値の変化点の前後においては加
重加算器３１から出力される１つのアナログ値Ａ１に対
して２つのデジタル値Ｄ１，Ｄ２が存在するようにな
る。
【００２８】次に、フィードバック制御の経路において
デジタル−アナログ変換を行うときにはリニアリティは
必要条件ではない理由について説明する。いま、アナロ
グ値Ａ１が安定点の操作量であるものとする。フィード
バック制御の際には、アナログ値Ａ１の前後の値からア
ナログ値Ａ１に近付くことになるから、元の値がアナロ
グ値Ａ１よりも大きい場合にはデジタル値Ｄ１で安定
し、元の値がアナログ値Ａ１よりも小さい場合にはデジ
タル値Ｄ２で安定することになる。したがって、図１
（ｂ）に示す関係に設定しておけば、アナログ値に不連
続部分が存在していても操作量としてのアナログ値に飛
躍を生じることがなく、結果的にＤＣ−ＤＣコンバータ
１の出力のリップルが増加することがないのである。
デジタル−アナログ変換を行うときにはリニアリティは
必要条件ではない理由について説明する。いま、アナロ
グ値Ａ１が安定点の操作量であるものとする。フィード
バック制御の際には、アナログ値Ａ１の前後の値からア
ナログ値Ａ１に近付くことになるから、元の値がアナロ
グ値Ａ１よりも大きい場合にはデジタル値Ｄ１で安定
し、元の値がアナログ値Ａ１よりも小さい場合にはデジ
タル値Ｄ２で安定することになる。したがって、図１
（ｂ）に示す関係に設定しておけば、アナログ値に不連
続部分が存在していても操作量としてのアナログ値に飛
躍を生じることがなく、結果的にＤＣ−ＤＣコンバータ
１の出力のリップルが増加することがないのである。
【００２９】本実施形態の構成では、アナログ値の不連
続を許容しているから、分圧用の抵抗Ｒ６，Ｒ７に高精
度なものは必要ではなく、抵抗値のばらつきや温度特性
を考慮した上で図１（ｂ）に示す動作が可能となるよう
に抵抗Ｒ６，Ｒ７を選択すればよいだけであって、抵抗
Ｒ１〜Ｒ３，Ｒ６，Ｒ７の選択が容易であり、かつ抵抗
値の調整も不要であって抵抗Ｒ６，Ｒ７の追加にもかか
わらずコストの増加を抑制することができる。他の構成
および動作は従来構成と同様である。
続を許容しているから、分圧用の抵抗Ｒ６，Ｒ７に高精
度なものは必要ではなく、抵抗値のばらつきや温度特性
を考慮した上で図１（ｂ）に示す動作が可能となるよう
に抵抗Ｒ６，Ｒ７を選択すればよいだけであって、抵抗
Ｒ１〜Ｒ３，Ｒ６，Ｒ７の選択が容易であり、かつ抵抗
値の調整も不要であって抵抗Ｒ６，Ｒ７の追加にもかか
わらずコストの増加を抑制することができる。他の構成
および動作は従来構成と同様である。
【００３０】なお、本実施形態では、端子ｂから出力さ
れるアナログ値に（１／２５６）の重みを付けた値を端
子ａから出力されるアナログ値を分圧したアナログ値に
加算しているが、端子ｂから出力されるアナログ値に
（１／２５６）の重みを付け、端子ａから出力されるア
ナログ値を分圧したアナログ値から重み付けしたアナロ
グ値を減算し、この値を基に図２に示す関係となるアナ
ログ値を求めてもよい。また、上述した例では上位側の
ビット群に対応するアナログ値を分圧する抵抗Ｒ６，Ｒ
７により変化幅規制部を構成しているが、下位側のビッ
ト群の全ビットに対応するアナログ値の変化幅Ｒｌを上
位側のビット群の最下位ビットに対応するアナログ値の
変化幅Ｒｈよりも大きくするという条件を満たすように
すれば、下位側のビット群に対応するアナログ値を増幅
する構成や、上位側と下位側とのビット群に対応するア
ナログ値をともに分圧する構成など他の構成も採用する
ことができる。
れるアナログ値に（１／２５６）の重みを付けた値を端
子ａから出力されるアナログ値を分圧したアナログ値に
加算しているが、端子ｂから出力されるアナログ値に
（１／２５６）の重みを付け、端子ａから出力されるア
ナログ値を分圧したアナログ値から重み付けしたアナロ
グ値を減算し、この値を基に図２に示す関係となるアナ
ログ値を求めてもよい。また、上述した例では上位側の
ビット群に対応するアナログ値を分圧する抵抗Ｒ６，Ｒ
７により変化幅規制部を構成しているが、下位側のビッ
ト群の全ビットに対応するアナログ値の変化幅Ｒｌを上
位側のビット群の最下位ビットに対応するアナログ値の
変化幅Ｒｈよりも大きくするという条件を満たすように
すれば、下位側のビット群に対応するアナログ値を増幅
する構成や、上位側と下位側とのビット群に対応するア
ナログ値をともに分圧する構成など他の構成も採用する
ことができる。
【００３１】（第２の実施の形態）本実施形態は、図３
（ａ）に示すように、主制御回路１０を構成する１チッ
プマイコンがデジタル値に対応するデューティのパルス
を出力するＰＷＭ出力部３２と、デジタル値に対応する
周波数のパルスを出力するＰＦＭ出力部３３とを備える
場合について、分解能を向上させる技術を説明する。こ
こに、ＰＷＭ出力部３２から出力されるパルスは上位側
のビット群で表される値に比例したパルス幅を有し、Ｐ
ＦＭ出力部３３から出力されるパルスはデューティが一
定であり下位側のビット群で表される値に比例した周波
数を有する。
（ａ）に示すように、主制御回路１０を構成する１チッ
プマイコンがデジタル値に対応するデューティのパルス
を出力するＰＷＭ出力部３２と、デジタル値に対応する
周波数のパルスを出力するＰＦＭ出力部３３とを備える
場合について、分解能を向上させる技術を説明する。こ
こに、ＰＷＭ出力部３２から出力されるパルスは上位側
のビット群で表される値に比例したパルス幅を有し、Ｐ
ＦＭ出力部３３から出力されるパルスはデューティが一
定であり下位側のビット群で表される値に比例した周波
数を有する。
【００３２】ＰＦＭ出力部３３の出力はパルス変換器３
４に入力され、パルス変換器３４では、図３（ｂ）にａ
点波形として示すＰＦＭ出力部３３の出力パルスを、図
３（ｂ）にｂ点波形として示すような立ち上がりエッジ
に対応したオン期間の短いパルスに変換する。ＰＷＭ出
力部３２から出力されたパルスは抵抗Ｒ８とコンデンサ
Ｃ３とからなるローパスフィルタにより平滑化されてパ
ルス幅に比例した電圧が出力され、またパルス変換器３
４から出力されたパルスは抵抗Ｒ９とコンデンサＣ３と
からなるローパスフィルタにより平滑化されて周波数に
比例した電圧が出力される。ここにおいて、下位側のビ
ット群の全ビットに対応する周波数のパルスを平滑化し
たときのコンデンサＣ３の両端電圧が、上位側のビット
群の最下位ビットの１ビットの変化に対応するコンデン
サＣ３の両端電圧の変化幅よりも大きくなるようにパル
ス変換器３４でのパルス幅が設定される。
４に入力され、パルス変換器３４では、図３（ｂ）にａ
点波形として示すＰＦＭ出力部３３の出力パルスを、図
３（ｂ）にｂ点波形として示すような立ち上がりエッジ
に対応したオン期間の短いパルスに変換する。ＰＷＭ出
力部３２から出力されたパルスは抵抗Ｒ８とコンデンサ
Ｃ３とからなるローパスフィルタにより平滑化されてパ
ルス幅に比例した電圧が出力され、またパルス変換器３
４から出力されたパルスは抵抗Ｒ９とコンデンサＣ３と
からなるローパスフィルタにより平滑化されて周波数に
比例した電圧が出力される。ここにおいて、下位側のビ
ット群の全ビットに対応する周波数のパルスを平滑化し
たときのコンデンサＣ３の両端電圧が、上位側のビット
群の最下位ビットの１ビットの変化に対応するコンデン
サＣ３の両端電圧の変化幅よりも大きくなるようにパル
ス変換器３４でのパルス幅が設定される。
【００３３】しかして、上述の構成から明らかなよう
に、ＰＷＭ出力部３２から出力されるパルスを平滑した
電圧と、パルス変換器３４から出力されるパルスを平滑
した電圧とを加算した電圧がコンデンサＣ３の両端電圧
になり、パルス変換器３４から出力されるパルスのパル
ス幅を上述のように設定しているから、与えられるデジ
タル値と出力されるアナログ値との関係を、図１（ｂ）
と同様の関係とすることが可能になり、第１の実施の形
態と同様の効果が得られる。
に、ＰＷＭ出力部３２から出力されるパルスを平滑した
電圧と、パルス変換器３４から出力されるパルスを平滑
した電圧とを加算した電圧がコンデンサＣ３の両端電圧
になり、パルス変換器３４から出力されるパルスのパル
ス幅を上述のように設定しているから、与えられるデジ
タル値と出力されるアナログ値との関係を、図１（ｂ）
と同様の関係とすることが可能になり、第１の実施の形
態と同様の効果が得られる。
【００３４】上述の構成ではＰＷＭ出力部３２から出力
されるパルスに対応した電圧と、パルス変換器３４から
出力されるパルスに対応した電圧とを加算して出力して
いるが、パルス変換器３４の入出力の関係を図４に示す
関係とすることによって、パルス変換器３４から出力さ
れるパルスに対応した電圧を、ＰＷＭ出力部３２から出
力されるパルスに対応した電圧から減算したことに相当
する。すなわち、図４にａ点波形として示すパルスを入
力とし、図４にｂ点波形として示すように入力されたパ
ルスの立ち下がりエッジに対応したパルス幅の短い負極
性のパルスを出力する。このように負極性のパルスをパ
ルス変換器３４から出力することによって、コンデンサ
Ｃ３の両端電圧はＰＦＭ出力部３３から出力されるパル
スの周波数に対応する電圧を、ＰＷＭ出力部３２から出
力されるパルスのパルス幅に対応する電圧から減算した
形になる。他の構成および動作は第１の実施の形態と同
様である。
されるパルスに対応した電圧と、パルス変換器３４から
出力されるパルスに対応した電圧とを加算して出力して
いるが、パルス変換器３４の入出力の関係を図４に示す
関係とすることによって、パルス変換器３４から出力さ
れるパルスに対応した電圧を、ＰＷＭ出力部３２から出
力されるパルスに対応した電圧から減算したことに相当
する。すなわち、図４にａ点波形として示すパルスを入
力とし、図４にｂ点波形として示すように入力されたパ
ルスの立ち下がりエッジに対応したパルス幅の短い負極
性のパルスを出力する。このように負極性のパルスをパ
ルス変換器３４から出力することによって、コンデンサ
Ｃ３の両端電圧はＰＦＭ出力部３３から出力されるパル
スの周波数に対応する電圧を、ＰＷＭ出力部３２から出
力されるパルスのパルス幅に対応する電圧から減算した
形になる。他の構成および動作は第１の実施の形態と同
様である。
【００３５】（第３の実施の形態）本実施形態では、図
５（ａ）に示すように、第２の実施の形態と同様に主制
御回路１０を構成する１チップマイコンがＰＷＭ出力部
３２とＰＦＭ出力部３３とを備える例を示す。また、本
実施形態ではＰＦＭ出力部３３から出力されるパルスの
立ち下がりを検出してオフ期間の短いパルスに変換する
パルス変換器３４が設けられる。
５（ａ）に示すように、第２の実施の形態と同様に主制
御回路１０を構成する１チップマイコンがＰＷＭ出力部
３２とＰＦＭ出力部３３とを備える例を示す。また、本
実施形態ではＰＦＭ出力部３３から出力されるパルスの
立ち下がりを検出してオフ期間の短いパルスに変換する
パルス変換器３４が設けられる。
【００３６】本実施形態におけるパルス変換器３４は、
ＰＦＭ出力部３３の出力端と抵抗Ｒ９との間に抵抗Ｒ１
０とコンデンサＣ４との直列回路からなる微分回路を挿
入し、コンデンサＣ４と抵抗Ｒ９との接続点の電位をダ
イオードＤ２で接地電位にクランプした構成を有する。
また、コンデンサＣ４と抵抗Ｒ９との接続点にはプルア
ップ抵抗Ｒ１１が接続される。このパルス変換器３４に
図５（ｂ）にａ点波形として示すパルスがＰＦＭ出力部
３３から入力されると、コンデンサＣ４と抵抗Ｒ１０と
からなる微分回路によって立ち上がりエッジと立ち下が
りエッジとが抽出される。ここに、パルス変換器３４の
出力端の電位は、ダイオードＤ２でクランプされている
ことによって、図５（ｂ）にｂ点波形として示すよう
に、常時はダイオードＤ２の順方向降下電圧Ｖｆに規制
されており、立ち上がりエッジが検出されてもこの電位
は変化せず、立ち上がりエッジはパルス変換器３４の出
力には現れない。一方、立ち下がりエッジが発生すると
きにはパルス変換器３４の出力端の電位が低下すること
によってダイオードＤ２がオフになり、パルス変換器３
４の出力に立ち下がりエッジが現れることになる。結
局、コンデンサＣ３の両端電圧は、ＰＦＭ出力部３３か
らのパルスの立ち下がりが検出されると、常時よりも低
下することになる。ただし、本実施形態ではＰＦＭ出力
部３３から出力されるパルスの周波数が高いほど多くの
立ち下がりエッジが生じるから、ＰＷＭ出力部３２から
出力されるパルスに対応する電圧への加算電圧は、ＰＦ
Ｍ出力部３３から出力されるパルスの周波数が高いほど
小さくなる。他の構成および動作は第２の実施の形態と
同様である。
ＰＦＭ出力部３３の出力端と抵抗Ｒ９との間に抵抗Ｒ１
０とコンデンサＣ４との直列回路からなる微分回路を挿
入し、コンデンサＣ４と抵抗Ｒ９との接続点の電位をダ
イオードＤ２で接地電位にクランプした構成を有する。
また、コンデンサＣ４と抵抗Ｒ９との接続点にはプルア
ップ抵抗Ｒ１１が接続される。このパルス変換器３４に
図５（ｂ）にａ点波形として示すパルスがＰＦＭ出力部
３３から入力されると、コンデンサＣ４と抵抗Ｒ１０と
からなる微分回路によって立ち上がりエッジと立ち下が
りエッジとが抽出される。ここに、パルス変換器３４の
出力端の電位は、ダイオードＤ２でクランプされている
ことによって、図５（ｂ）にｂ点波形として示すよう
に、常時はダイオードＤ２の順方向降下電圧Ｖｆに規制
されており、立ち上がりエッジが検出されてもこの電位
は変化せず、立ち上がりエッジはパルス変換器３４の出
力には現れない。一方、立ち下がりエッジが発生すると
きにはパルス変換器３４の出力端の電位が低下すること
によってダイオードＤ２がオフになり、パルス変換器３
４の出力に立ち下がりエッジが現れることになる。結
局、コンデンサＣ３の両端電圧は、ＰＦＭ出力部３３か
らのパルスの立ち下がりが検出されると、常時よりも低
下することになる。ただし、本実施形態ではＰＦＭ出力
部３３から出力されるパルスの周波数が高いほど多くの
立ち下がりエッジが生じるから、ＰＷＭ出力部３２から
出力されるパルスに対応する電圧への加算電圧は、ＰＦ
Ｍ出力部３３から出力されるパルスの周波数が高いほど
小さくなる。他の構成および動作は第２の実施の形態と
同様である。
【００３７】（第４の実施の形態）本実施形態は、図６
に示す構成を有するものであって、図７に示した従来構
成と比較すると、従来構成では比例積分演算部１５を用
いていたのに対して、本実施形態では比例演算部１５ａ
と積分演算部１５ｂとを別途に設け、かつ積分演算部１
５ｂについては１６ビットの出力とするとともに、比例
演算部１５ａについては８ビットの出力としてある。つ
まり、積分演算部１５ｂについては比例演算部１５ａの
倍の精度で演算を行っている。ただし、演算後のデジタ
ル−アナログ変換器１６は８ビットであるから、積分演
算部１５ｂの出力のうち上位８ビットは加算器１７に入
力され、比例演算部１５ａからの８ビットの出力と加算
された後に、デジタル−アナログ変換器１６においてデ
ジタル−アナログ変換が施される。また、積分演算部１
５ｂの出力のうち下位８ビットについてもデジタル−ア
ナログ変換器１６においてデジタル−アナログ変換が施
される。つまり、比例演算部１５ａの出力と積分演算部
１５ｂの出力のうちの上位８ビットの加算値と、積分演
算部１５ｂの下位８ビットとが、それぞれ別チャンネル
で出力されることになる。このように本実施形態では、
電力指令値生成部１２、電流指令演算部１３、誤差演算
部１４、比例演算部１５ａ、積分演算部１５ｂ、加算器
１７により信号処理部が構成される。
に示す構成を有するものであって、図７に示した従来構
成と比較すると、従来構成では比例積分演算部１５を用
いていたのに対して、本実施形態では比例演算部１５ａ
と積分演算部１５ｂとを別途に設け、かつ積分演算部１
５ｂについては１６ビットの出力とするとともに、比例
演算部１５ａについては８ビットの出力としてある。つ
まり、積分演算部１５ｂについては比例演算部１５ａの
倍の精度で演算を行っている。ただし、演算後のデジタ
ル−アナログ変換器１６は８ビットであるから、積分演
算部１５ｂの出力のうち上位８ビットは加算器１７に入
力され、比例演算部１５ａからの８ビットの出力と加算
された後に、デジタル−アナログ変換器１６においてデ
ジタル−アナログ変換が施される。また、積分演算部１
５ｂの出力のうち下位８ビットについてもデジタル−ア
ナログ変換器１６においてデジタル−アナログ変換が施
される。つまり、比例演算部１５ａの出力と積分演算部
１５ｂの出力のうちの上位８ビットの加算値と、積分演
算部１５ｂの下位８ビットとが、それぞれ別チャンネル
で出力されることになる。このように本実施形態では、
電力指令値生成部１２、電流指令演算部１３、誤差演算
部１４、比例演算部１５ａ、積分演算部１５ｂ、加算器
１７により信号処理部が構成される。
【００３８】デジタル−アナログ変換器１６から出力さ
れた２チャンネルのアナログ値に対する処理は第１の実
施の形態と同様であって、両チャンネルから出力された
アナログ値が加重加算器３１に入力され、下位側のビッ
ト群に対応するアナログ値には（１／２５６）の重みが
付けられた後、上位側のビット群に対応するアナログ値
と加算されるのである。
れた２チャンネルのアナログ値に対する処理は第１の実
施の形態と同様であって、両チャンネルから出力された
アナログ値が加重加算器３１に入力され、下位側のビッ
ト群に対応するアナログ値には（１／２５６）の重みが
付けられた後、上位側のビット群に対応するアナログ値
と加算されるのである。
【００３９】本実施形態の構成では、積分演算器１５ｂ
の出力のみを高精度化しているから、比例演算器１５ａ
と積分演算器１５ｂとの両方の出力を高精度化する場合
よりも１チップマイコンの負荷を軽減することができ
る。なお、図６には示していないが、本実施形態におい
ても第１の実施の形態と同様に、上位側のビット群に対
応するアナログ値は分圧し、下位側のビット群の全ビッ
トに対応する加重加算器３１の出力の変化幅Ｒｌが、上
位側のビット群の最下位ビットの１ビットに対応する加
重加算器３１の出力の変化幅Ｒｈよりも大きく、かつ変
化幅Ｒｈの１．５倍よりは小さくなるように設定してお
く。他の構成および動作は第１の実施の形態と同様であ
る。
の出力のみを高精度化しているから、比例演算器１５ａ
と積分演算器１５ｂとの両方の出力を高精度化する場合
よりも１チップマイコンの負荷を軽減することができ
る。なお、図６には示していないが、本実施形態におい
ても第１の実施の形態と同様に、上位側のビット群に対
応するアナログ値は分圧し、下位側のビット群の全ビッ
トに対応する加重加算器３１の出力の変化幅Ｒｌが、上
位側のビット群の最下位ビットの１ビットに対応する加
重加算器３１の出力の変化幅Ｒｈよりも大きく、かつ変
化幅Ｒｈの１．５倍よりは小さくなるように設定してお
く。他の構成および動作は第１の実施の形態と同様であ
る。
【００４０】なお、上述した各実施形態における各ビッ
ト群のビット数は一例であって、ビット数については適
宜に設定すればよく、またＤＣ−ＤＣコンバータ１もフ
ライバック型であることは必須ではない。
ト群のビット数は一例であって、ビット数については適
宜に設定すればよく、またＤＣ−ＤＣコンバータ１もフ
ライバック型であることは必須ではない。
【００４１】
【発明の効果】請求項１の発明は、入力電力を電力変換
して出力する主回路と、主回路の出力を監視し出力を規
定範囲内に保つようにフィードバック制御する制御回路
とを備え、制御回路が、前記出力にアナログ−デジタル
変換を施すアナログ−デジタル変換器と、アナログ−デ
ジタル変換器から出力されるデジタル信号から主回路の
操作量を決定するデジタル演算を行うとともに操作量を
複数ビットずつに区切った複数個のビット群を出力する
信号処理部と、信号処理部から出力される各ビット群に
それぞれデジタル−アナログ変換を施したアナログ値を
個別に出力する複数チャンネルの出力が可能なデジタル
−アナログ変換器と、デジタル−アナログ変換器の出力
を受けて主回路を制御する制御信号を生成する制御信号
生成部とを有し、前記制御信号生成部が、前記デジタル
−アナログ変換器から出力される上下に隣接する一対の
ビット群に対応する２つのチャンネルについて上位側の
ビット群の最下位ビットの変化に対応するアナログ値の
変化幅を下位側のビット群の全ビットに対応するアナロ
グ値の変化幅よりも小さくするように前記各チャンネル
の出力範囲を規制する変化幅規制部と、変化幅規制部か
ら出力される上下に隣接する一対のビット群に対応する
２つのチャンネルのうちの下位側のチャンネルのアナロ
グ値に１より小さい所定の重みを付けて上位側のチャン
ネルのアナログ値に加算することにより主回路の操作量
に相当するアナログ値を出力する加重加算器とを備える
ものであり、下位側のビット群の全ビットに対応するア
ナログ値の変化幅よりも上位側のビット群の最下位ビッ
トの変化に対応するアナログ値の変化幅のほうが小さく
なるように規制しているから、複数チャンネルの組合せ
によって分解能を高める構成において、上位側のビット
群の最下位ビットの変化点付近でフィードバック制御が
不安定になるのを簡単な構成で防止することができ、高
分解能化に伴うコスト増を抑制することができる。
して出力する主回路と、主回路の出力を監視し出力を規
定範囲内に保つようにフィードバック制御する制御回路
とを備え、制御回路が、前記出力にアナログ−デジタル
変換を施すアナログ−デジタル変換器と、アナログ−デ
ジタル変換器から出力されるデジタル信号から主回路の
操作量を決定するデジタル演算を行うとともに操作量を
複数ビットずつに区切った複数個のビット群を出力する
信号処理部と、信号処理部から出力される各ビット群に
それぞれデジタル−アナログ変換を施したアナログ値を
個別に出力する複数チャンネルの出力が可能なデジタル
−アナログ変換器と、デジタル−アナログ変換器の出力
を受けて主回路を制御する制御信号を生成する制御信号
生成部とを有し、前記制御信号生成部が、前記デジタル
−アナログ変換器から出力される上下に隣接する一対の
ビット群に対応する２つのチャンネルについて上位側の
ビット群の最下位ビットの変化に対応するアナログ値の
変化幅を下位側のビット群の全ビットに対応するアナロ
グ値の変化幅よりも小さくするように前記各チャンネル
の出力範囲を規制する変化幅規制部と、変化幅規制部か
ら出力される上下に隣接する一対のビット群に対応する
２つのチャンネルのうちの下位側のチャンネルのアナロ
グ値に１より小さい所定の重みを付けて上位側のチャン
ネルのアナログ値に加算することにより主回路の操作量
に相当するアナログ値を出力する加重加算器とを備える
ものであり、下位側のビット群の全ビットに対応するア
ナログ値の変化幅よりも上位側のビット群の最下位ビッ
トの変化に対応するアナログ値の変化幅のほうが小さく
なるように規制しているから、複数チャンネルの組合せ
によって分解能を高める構成において、上位側のビット
群の最下位ビットの変化点付近でフィードバック制御が
不安定になるのを簡単な構成で防止することができ、高
分解能化に伴うコスト増を抑制することができる。
【００４２】請求項２の発明は、入力電力を電力変換し
て出力する主回路と、主回路の出力を監視し出力を規定
範囲内に保つようにフィードバック制御する制御回路と
を備え、制御回路が、前記出力にアナログ−デジタル変
換を施すアナログ−デジタル変換器と、アナログ−デジ
タル変換器から出力されるデジタル信号から主回路の操
作量を決定するデジタル演算を行うとともに操作量を複
数ビットずつに区切った複数個のビット群を出力する信
号処理部と、信号処理部から出力される各ビット群にそ
れぞれデジタル−アナログ変換を施したアナログ値を個
別に出力する複数チャンネルの出力が可能なデジタル−
アナログ変換器と、デジタル−アナログ変換器の出力を
受けて主回路を制御する制御信号を生成する制御信号生
成部とを有し、前記制御信号生成部が、前記デジタル−
アナログ変換器から出力される上下に隣接する一対のビ
ット群に対応する２つのチャンネルについて上位側のビ
ット群の最下位ビットの変化に対応するアナログ値の変
化幅を下位側のビット群の全ビットに対応するアナログ
値の変化幅よりも小さくするように前記各チャンネルの
出力範囲を規制する変化幅規制部と、変化幅規制部から
出力される上下に隣接する一対のビット群に対応する２
つのチャンネルのうちの下位側のチャンネルのアナログ
値に１より小さい所定の重みを付けて上位側のチャンネ
ルのアナログ値から減算した値を基に主回路の操作量に
相当するアナログ値を出力する加重加算器とを備えるも
のであり、下位側のビット群の全ビットに対応するアナ
ログ値の変化幅よりも上位側のビット群の最下位ビット
の変化に対応するアナログ値の変化幅のほうが小さくな
るように規制しているから、複数チャンネルの組合せに
よって分解能を高める構成において、上位側のビット群
の最下位ビットの変化点付近でフィードバック制御が不
安定になるのを簡単な構成で防止することができ、高分
解能化に伴うコスト増を抑制することができる。
て出力する主回路と、主回路の出力を監視し出力を規定
範囲内に保つようにフィードバック制御する制御回路と
を備え、制御回路が、前記出力にアナログ−デジタル変
換を施すアナログ−デジタル変換器と、アナログ−デジ
タル変換器から出力されるデジタル信号から主回路の操
作量を決定するデジタル演算を行うとともに操作量を複
数ビットずつに区切った複数個のビット群を出力する信
号処理部と、信号処理部から出力される各ビット群にそ
れぞれデジタル−アナログ変換を施したアナログ値を個
別に出力する複数チャンネルの出力が可能なデジタル−
アナログ変換器と、デジタル−アナログ変換器の出力を
受けて主回路を制御する制御信号を生成する制御信号生
成部とを有し、前記制御信号生成部が、前記デジタル−
アナログ変換器から出力される上下に隣接する一対のビ
ット群に対応する２つのチャンネルについて上位側のビ
ット群の最下位ビットの変化に対応するアナログ値の変
化幅を下位側のビット群の全ビットに対応するアナログ
値の変化幅よりも小さくするように前記各チャンネルの
出力範囲を規制する変化幅規制部と、変化幅規制部から
出力される上下に隣接する一対のビット群に対応する２
つのチャンネルのうちの下位側のチャンネルのアナログ
値に１より小さい所定の重みを付けて上位側のチャンネ
ルのアナログ値から減算した値を基に主回路の操作量に
相当するアナログ値を出力する加重加算器とを備えるも
のであり、下位側のビット群の全ビットに対応するアナ
ログ値の変化幅よりも上位側のビット群の最下位ビット
の変化に対応するアナログ値の変化幅のほうが小さくな
るように規制しているから、複数チャンネルの組合せに
よって分解能を高める構成において、上位側のビット群
の最下位ビットの変化点付近でフィードバック制御が不
安定になるのを簡単な構成で防止することができ、高分
解能化に伴うコスト増を抑制することができる。
【００４３】請求項３の発明は、入力電力を電力変換し
て出力する主回路と、主回路の出力を監視し出力を規定
範囲内に保つようにフィードバック制御する制御回路と
を備え、制御回路が、前記出力にアナログ−デジタル変
換を施すアナログ−デジタル変換器と、アナログ−デジ
タル変換器から出力されるデジタル信号から主回路の操
作量を決定するデジタル演算を行うとともに操作量を複
数ビットずつに区切った２個のビット群を出力する信号
処理部と、信号処理部から出力される上位側のビット群
に対応するパルス幅のパルスを生成するＰＷＭ出力部
と、信号処理部から出力される下位側のビット群に対応
する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ
出力部から出力されるパルスのオン期間を短くするよう
に変換するパルス変換器と、ＰＷＭ出力部とパルス変換
器とから出力されるパルスをパルス幅に比例するアナロ
グ値に変換するとともに加算することにより主回路の操
作量に相当するアナログ値を出力するローパスフィルタ
とを有し、パルス幅変換器から出力されるパルス幅が、
上位側のビット群の最下位ビットの変化に対応するアナ
ログ値の変化幅を下位側のビット群の全ビットに対応す
るアナログ値の変化幅よりも小さくするように設定され
ているものであり、下位側のビット群の全ビットに対応
するアナログ値の変化幅よりも上位側のビット群の最下
位ビットの変化に対応するアナログ値の変化幅のほうが
小さくなるように設定しているから、複数チャンネルの
組合せによって分解能を高める構成において、上位側の
ビット群の最下位ビットの変化点付近でフィードバック
制御が不安定になるのを簡単な構成で防止することがで
き、高分解能化に伴うコスト増を抑制することができ
る。
て出力する主回路と、主回路の出力を監視し出力を規定
範囲内に保つようにフィードバック制御する制御回路と
を備え、制御回路が、前記出力にアナログ−デジタル変
換を施すアナログ−デジタル変換器と、アナログ−デジ
タル変換器から出力されるデジタル信号から主回路の操
作量を決定するデジタル演算を行うとともに操作量を複
数ビットずつに区切った２個のビット群を出力する信号
処理部と、信号処理部から出力される上位側のビット群
に対応するパルス幅のパルスを生成するＰＷＭ出力部
と、信号処理部から出力される下位側のビット群に対応
する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ
出力部から出力されるパルスのオン期間を短くするよう
に変換するパルス変換器と、ＰＷＭ出力部とパルス変換
器とから出力されるパルスをパルス幅に比例するアナロ
グ値に変換するとともに加算することにより主回路の操
作量に相当するアナログ値を出力するローパスフィルタ
とを有し、パルス幅変換器から出力されるパルス幅が、
上位側のビット群の最下位ビットの変化に対応するアナ
ログ値の変化幅を下位側のビット群の全ビットに対応す
るアナログ値の変化幅よりも小さくするように設定され
ているものであり、下位側のビット群の全ビットに対応
するアナログ値の変化幅よりも上位側のビット群の最下
位ビットの変化に対応するアナログ値の変化幅のほうが
小さくなるように設定しているから、複数チャンネルの
組合せによって分解能を高める構成において、上位側の
ビット群の最下位ビットの変化点付近でフィードバック
制御が不安定になるのを簡単な構成で防止することがで
き、高分解能化に伴うコスト増を抑制することができ
る。
【００４４】請求項４の発明は、入力電力を電力変換し
て出力する主回路と、主回路の出力を監視し出力を規定
範囲内に保つようにフィードバック制御する制御回路と
を備え、制御回路が、前記出力にアナログ−デジタル変
換を施すアナログ−デジタル変換器と、アナログ−デジ
タル変換器から出力されるデジタル信号から主回路の操
作量を決定するデジタル演算を行うとともに操作量を複
数ビットずつに区切った２個のビット群を出力する信号
処理部と、信号処理部から出力される上位側のビット群
に対応するパルス幅のパルスを生成するＰＷＭ出力部
と、信号処理部から出力される下位側のビット群に対応
する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ
出力部から出力されるパルスのオフ期間を短くするよう
に変換するパルス変換器と、ＰＷＭ出力部とパルス変換
器とから出力されるパルスをパルス幅に比例するアナロ
グ値に変換するとともに減算した値を基に主回路の操作
量に相当するアナログ値を出力するローパスフィルタと
を有し、パルス幅変換器から出力されるパルス幅が、上
位側のビット群の最下位ビットの変化に対応するアナロ
グ値の変化幅を下位側のビット群の全ビットに対応する
アナログ値の変化幅よりも小さくするように設定されて
いるものであり、下位側のビット群の全ビットに対応す
るアナログ値の変化幅よりも上位側のビット群の最下位
ビットの変化に対応するアナログ値の変化幅のほうが小
さくなるように設定しているから、複数チャンネルの組
合せによって分解能を高める構成において、上位側のビ
ット群の最下位ビットの変化点付近でフィードバック制
御が不安定になるのを簡単な構成で防止することがで
き、高分解能化に伴うコスト増を抑制することができ
る。
て出力する主回路と、主回路の出力を監視し出力を規定
範囲内に保つようにフィードバック制御する制御回路と
を備え、制御回路が、前記出力にアナログ−デジタル変
換を施すアナログ−デジタル変換器と、アナログ−デジ
タル変換器から出力されるデジタル信号から主回路の操
作量を決定するデジタル演算を行うとともに操作量を複
数ビットずつに区切った２個のビット群を出力する信号
処理部と、信号処理部から出力される上位側のビット群
に対応するパルス幅のパルスを生成するＰＷＭ出力部
と、信号処理部から出力される下位側のビット群に対応
する周波数のパルスを生成するＰＦＭ出力部と、ＰＦＭ
出力部から出力されるパルスのオフ期間を短くするよう
に変換するパルス変換器と、ＰＷＭ出力部とパルス変換
器とから出力されるパルスをパルス幅に比例するアナロ
グ値に変換するとともに減算した値を基に主回路の操作
量に相当するアナログ値を出力するローパスフィルタと
を有し、パルス幅変換器から出力されるパルス幅が、上
位側のビット群の最下位ビットの変化に対応するアナロ
グ値の変化幅を下位側のビット群の全ビットに対応する
アナログ値の変化幅よりも小さくするように設定されて
いるものであり、下位側のビット群の全ビットに対応す
るアナログ値の変化幅よりも上位側のビット群の最下位
ビットの変化に対応するアナログ値の変化幅のほうが小
さくなるように設定しているから、複数チャンネルの組
合せによって分解能を高める構成において、上位側のビ
ット群の最下位ビットの変化点付近でフィードバック制
御が不安定になるのを簡単な構成で防止することがで
き、高分解能化に伴うコスト増を抑制することができ
る。
【００４５】請求項５の発明は、請求項１または請求項
２の発明において、前記信号処理部が、前記出力とフィ
ードバック制御の目標値との誤差の比例値をデジタル値
として出力する比例演算部と、前記出力と目標値との誤
差の積分値を比例演算部よりもビット数の多いデジタル
値として出力する積分演算部と、比例演算部の出力の全
ビットと積分演算部の出力のうち比例演算部の出力と同
数の上位側の複数ビットとを加算する加算器とからな
り、積分演算部の出力のうち加算器に入力しなかった下
位側の複数ビットであるビット群と、加算器の出力であ
るビット群とがそれぞれデジタル−アナログ変換器の各
チャンネルの出力となることを特徴とするものであり、
請求項１または請求項２の発明における作用に加えて、
積分制御についてのみ高精度化することになるから、主
回路の出力の平均値を精度よくフィードバック制御する
ことが可能になる。
２の発明において、前記信号処理部が、前記出力とフィ
ードバック制御の目標値との誤差の比例値をデジタル値
として出力する比例演算部と、前記出力と目標値との誤
差の積分値を比例演算部よりもビット数の多いデジタル
値として出力する積分演算部と、比例演算部の出力の全
ビットと積分演算部の出力のうち比例演算部の出力と同
数の上位側の複数ビットとを加算する加算器とからな
り、積分演算部の出力のうち加算器に入力しなかった下
位側の複数ビットであるビット群と、加算器の出力であ
るビット群とがそれぞれデジタル−アナログ変換器の各
チャンネルの出力となることを特徴とするものであり、
請求項１または請求項２の発明における作用に加えて、
積分制御についてのみ高精度化することになるから、主
回路の出力の平均値を精度よくフィードバック制御する
ことが可能になる。
【図１】（ａ）は本発明の第１の実施の形態を示す要部
回路図、（ｂ）は同上の動作説明である。
回路図、（ｂ）は同上の動作説明である。
【図２】同上の他の構成例の動作説明図である。
【図３】（ａ）は本発明の第２の実施の形態を示す要部
回路図、（ｂ）は同上の動作説明図である。
回路図、（ｂ）は同上の動作説明図である。
【図４】同上の他の構成例の動作説明図である。
【図５】（ａ）は本発明の第３の実施の形態を示す要部
回路図、（ｂ）は同上の動作説明図である。
回路図、（ｂ）は同上の動作説明図である。
【図６】本発明の第４の実施の形態を示す回路図であ
る。
る。
【図７】従来例を示す回路図である。
【図８】（ａ）は他の従来例を示す要部回路図、（ｂ）
は同上の動作説明図である。
は同上の動作説明図である。
【図９】同上の要部の概念図である。
【図１０】同上の他の構成例の動作説明図である。
【図１１】同上の他の構成例の概念図である。
【図１２】さらに他の従来例を示す要部回路図である。
【図１３】従来の問題点を説明する動作説明図である。
１ ＤＣ−ＤＣコンバータ ２ インバータ回路 ５ 制御回路 ６ 制御信号生成部 １１ アナログ−デジタル変換器 １２ 電力指令値生成部 １３ 電流指令演算部 １４ 誤差演算部 １５ 比例積分演算部 １５ａ 比例演算部 １５ｂ 積分演算部 １６ デジタル−アナログ変換器 １７ 加算器 ３１ 加重加算器 ３２ ＰＷＭ出力部 ３３ ＰＦＭ出力部 ３４ パルス変換器 Ｒ６，Ｒ７ 抵抗
Claims (5)
- 【請求項１】 入力電力を電力変換して出力する主回路
と、主回路の出力を監視し出力を規定範囲内に保つよう
にフィードバック制御する制御回路とを備え、制御回路
が、前記出力にアナログ−デジタル変換を施すアナログ
−デジタル変換器と、アナログ−デジタル変換器から出
力されるデジタル信号から主回路の操作量を決定するデ
ジタル演算を行うとともに操作量を複数ビットずつに区
切った複数個のビット群を出力する信号処理部と、信号
処理部から出力される各ビット群にそれぞれデジタル−
アナログ変換を施したアナログ値を個別に出力する複数
チャンネルの出力が可能なデジタル−アナログ変換器
と、デジタル−アナログ変換器の出力を受けて主回路を
制御する制御信号を生成する制御信号生成部とを有し、
前記制御信号生成部が、前記デジタル−アナログ変換器
から出力される上下に隣接する一対のビット群に対応す
る２つのチャンネルについて上位側のビット群の最下位
ビットの変化に対応するアナログ値の変化幅を下位側の
ビット群の全ビットに対応するアナログ値の変化幅より
も小さくするように前記各チャンネルの出力範囲を規制
する変化幅規制部と、変化幅規制部から出力される上下
に隣接する一対のビット群に対応する２つのチャンネル
のうちの下位側のチャンネルのアナログ値に１より小さ
い所定の重みを付けて上位側のチャンネルのアナログ値
に加算することにより主回路の操作量に相当するアナロ
グ値を出力する加重加算器とを備えることを特徴とする
電力変換装置。 - 【請求項２】 入力電力を電力変換して出力する主回路
と、主回路の出力を監視し出力を規定範囲内に保つよう
にフィードバック制御する制御回路とを備え、制御回路
が、前記出力にアナログ−デジタル変換を施すアナログ
−デジタル変換器と、アナログ−デジタル変換器から出
力されるデジタル信号から主回路の操作量を決定するデ
ジタル演算を行うとともに操作量を複数ビットずつに区
切った複数個のビット群を出力する信号処理部と、信号
処理部から出力される各ビット群にそれぞれデジタル−
アナログ変換を施したアナログ値を個別に出力する複数
チャンネルの出力が可能なデジタル−アナログ変換器
と、デジタル−アナログ変換器の出力を受けて主回路を
制御する制御信号を生成する制御信号生成部とを有し、
前記制御信号生成部が、前記デジタル−アナログ変換器
から出力される上下に隣接する一対のビット群に対応す
る２つのチャンネルについて上位側のビット群の最下位
ビットの変化に対応するアナログ値の変化幅を下位側の
ビット群の全ビットに対応するアナログ値の変化幅より
も小さくするように前記各チャンネルの出力範囲を規制
する変化幅規制部と、変化幅規制部から出力される上下
に隣接する一対のビット群に対応する２つのチャンネル
のうちの下位側のチャンネルのアナログ値に１より小さ
い所定の重みを付けて上位側のチャンネルのアナログ値
から減算した値を基に主回路の操作量に相当するアナロ
グ値を出力する加重加算器とを備えることを特徴とする
電力変換装置。 - 【請求項３】 入力電力を電力変換して出力する主回路
と、主回路の出力を監視し出力を規定範囲内に保つよう
にフィードバック制御する制御回路とを備え、制御回路
が、前記出力にアナログ−デジタル変換を施すアナログ
−デジタル変換器と、アナログ−デジタル変換器から出
力されるデジタル信号から主回路の操作量を決定するデ
ジタル演算を行うとともに操作量を複数ビットずつに区
切った２個のビット群を出力する信号処理部と、信号処
理部から出力される上位側のビット群に対応するパルス
幅のパルスを生成するＰＷＭ出力部と、信号処理部から
出力される下位側のビット群に対応する周波数のパルス
を生成するＰＦＭ出力部と、ＰＦＭ出力部から出力され
るパルスのオン期間を短くするように変換するパルス変
換器と、ＰＷＭ出力部とパルス変換器とから出力される
パルスをパルス幅に比例するアナログ値に変換するとと
もに加算することにより主回路の操作量に相当するアナ
ログ値を出力するローパスフィルタとを有し、パルス幅
変換器から出力されるパルス幅が、上位側のビット群の
最下位ビットの変化に対応するアナログ値の変化幅を下
位側のビット群の全ビットに対応するアナログ値の変化
幅よりも小さくするように設定されていることを特徴と
する電力変換装置。 - 【請求項４】 入力電力を電力変換して出力する主回路
と、主回路の出力を監視し出力を規定範囲内に保つよう
にフィードバック制御する制御回路とを備え、制御回路
が、前記出力にアナログ−デジタル変換を施すアナログ
−デジタル変換器と、アナログ−デジタル変換器から出
力されるデジタル信号から主回路の操作量を決定するデ
ジタル演算を行うとともに操作量を複数ビットずつに区
切った２個のビット群を出力する信号処理部と、信号処
理部から出力される上位側のビット群に対応するパルス
幅のパルスを生成するＰＷＭ出力部と、信号処理部から
出力される下位側のビット群に対応する周波数のパルス
を生成するＰＦＭ出力部と、ＰＦＭ出力部から出力され
るパルスのオフ期間を短くするように変換するパルス変
換器と、ＰＷＭ出力部とパルス変換器とから出力される
パルスをパルス幅に比例するアナログ値に変換するとと
もに減算した値を基に主回路の操作量に相当するアナロ
グ値を出力するローパスフィルタとを有し、パルス幅変
換器から出力されるパルス幅が、上位側のビット群の最
下位ビットの変化に対応するアナログ値の変化幅を下位
側のビット群の全ビットに対応するアナログ値の変化幅
よりも小さくするように設定されていることを特徴とす
る電力変換装置。 - 【請求項５】 前記信号処理部が、前記出力とフィード
バック制御の目標値との誤差の比例値をデジタル値とし
て出力する比例演算部と、前記出力と目標値との誤差の
積分値を比例演算部よりもビット数の多いデジタル値と
して出力する積分演算部と、比例演算部の出力の全ビッ
トと積分演算部の出力のうち比例演算部の出力と同数の
上位側の複数ビットとを加算する加算器とからなり、積
分演算部の出力のうち加算器に入力しなかった下位側の
複数ビットであるビット群と、加算器の出力であるビッ
ト群とがそれぞれデジタル−アナログ変換器の各チャン
ネルの出力となることを特徴とする請求項１または請求
項２記載の電力変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001005705A JP4649740B2 (ja) | 2001-01-12 | 2001-01-12 | 電力変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001005705A JP4649740B2 (ja) | 2001-01-12 | 2001-01-12 | 電力変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002218750A true JP2002218750A (ja) | 2002-08-02 |
| JP4649740B2 JP4649740B2 (ja) | 2011-03-16 |
Family
ID=18873714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001005705A Expired - Fee Related JP4649740B2 (ja) | 2001-01-12 | 2001-01-12 | 電力変換装置 |
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| JP (1) | JP4649740B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004304960A (ja) * | 2003-03-31 | 2004-10-28 | Tdk Corp | 電源装置及びその制御装置 |
| WO2004105222A1 (ja) * | 2003-05-22 | 2004-12-02 | Densei-Lambda Kabushiki Kaisha | パルス発生器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59103417A (ja) * | 1982-12-06 | 1984-06-14 | Graphtec Corp | 遅延装置 |
| JPH0778034A (ja) * | 1993-09-08 | 1995-03-20 | Sanken Electric Co Ltd | 帰還制御装置 |
| JPH09270707A (ja) * | 1996-04-03 | 1997-10-14 | Rohm Co Ltd | ディジタル／アナログ変換器及びそれを用いた制御装置 |
| JP2000278134A (ja) * | 1999-03-23 | 2000-10-06 | Fuji Photo Optical Co Ltd | Ｄ／ａコンバータ |
-
2001
- 2001-01-12 JP JP2001005705A patent/JP4649740B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59103417A (ja) * | 1982-12-06 | 1984-06-14 | Graphtec Corp | 遅延装置 |
| JPH0778034A (ja) * | 1993-09-08 | 1995-03-20 | Sanken Electric Co Ltd | 帰還制御装置 |
| JPH09270707A (ja) * | 1996-04-03 | 1997-10-14 | Rohm Co Ltd | ディジタル／アナログ変換器及びそれを用いた制御装置 |
| JP2000278134A (ja) * | 1999-03-23 | 2000-10-06 | Fuji Photo Optical Co Ltd | Ｄ／ａコンバータ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004304960A (ja) * | 2003-03-31 | 2004-10-28 | Tdk Corp | 電源装置及びその制御装置 |
| WO2004105222A1 (ja) * | 2003-05-22 | 2004-12-02 | Densei-Lambda Kabushiki Kaisha | パルス発生器 |
| KR100730395B1 (ko) | 2003-05-22 | 2007-06-20 | 덴세이. 램다 가부시키가이샤 | 펄스 발생기 |
| US7292081B2 (en) | 2003-05-22 | 2007-11-06 | Densei-Lambda Kabushiki Kaisha | Pulse generator |
| CN100411289C (zh) * | 2003-05-22 | 2008-08-13 | 电盛兰达株式会社 | 脉冲发生器 |
Also Published As
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|---|---|
| JP4649740B2 (ja) | 2011-03-16 |
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