JP2000278134A - Ｄ／ａコンバータ - Google Patents

Abstract

(57)【要約】 【課題】Ｄ／Ａ変換するデジタル信号を上位の複数ビッ
トと下位の複数ビットに分割し、低分解能のＤ／Ａコン
バータによってそれぞれ別々にアナログ信号にＤ／Ａ変
換し、これらのアナログ信号を重畳することによって高
分解能のＤ／Ａ変換を行えるようにしたＤ／Ａコンバー
タにおいて、上位の複数ビットと下位の複数ビットの一
部が重なるようにアナログ信号を重畳することで、上位
の複数ビットと下位の複数ビットとの間の桁上がり時に
Ｄ／Ａ変換したアナログ信号が減少するといった反転現
象を防止させるＤ／Ａコンバータを提供する。 【解決手段】本発明に係るＤ／Ａコンバータ２０は、複
数チャネルを有する８ビットの分解能のＤ／Ａコンバー
タ４０と、電圧変換・重畳回路４２とから構成される。
Ｄ／Ａコンバータ４０は、８ビットの上位バイトと下位
バイトＤ／Ａ変換して端子ＤＡ１とＤＡ０からアナログ
信号を出力する。電圧変換・重畳回路４２は、下位バイ
トのアナログ信号を１６分の１に変換して上位バイトの
アナログ信号に重畳する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤ／Ａコンバータに
係り、特にＤ／Ａコンバータの２チャネルを使用して高
分解能でＤ／Ａ変換できるようにしたＤ／Ａコンバータ
に関する。

【０００２】

【従来の技術】現在、１チップＣＰＵに内蔵されている
Ｄ／Ａコンバータは８ビットや１０ビット程度の分解能
の持つものが多いが、実際には、これらの分解能よりも
高い分解能のＤ／Ａコンバータを必要とする場合があ
る。このような場合、要求を満たす高分解能のＤ／Ａコ
ンバータを１チップＣＰＵとは別に設けるのが一般的で
あるが、このようにするとプリント基板の面積が大きく
なり、また、コストもかかるといった欠点があった。

【０００３】そこで、多くの１チップＣＰＵには複数の
Ｄ／Ａコンバータが内蔵されていることから、これらの
Ｄ／Ａコンバータの２チャネルを使用し、変換するデジ
タル信号を上位の複数ビットと下位の複数ビットに分け
てそれぞれ別々にアナログ信号にＤ／Ａ変換した後、下
位のアナログ信号を所定の倍率で変換して上位のアナロ
グ信号に重畳することで、実質的に高分解能のＤ／Ａ変
換を行えるようにしたものが知られている。

【０００４】

【発明が解決しようとする課題】しかしながら、この方
法では、上位と下位とのつなぎ目でＤ／Ａ変換のリニア
リティが悪化し、悪い状態では、デジタル値が増加して
いるにもかかわらず、そのアナログ信号が減少してしま
うという場合があった。例えば、８ビットの分解能のＤ
／Ａコンバータを２つ組み合わせて１６ビットのＤ／Ａ
コンバータを構成し、１６ビットのデジタル信号を上位
８ビット（上位バイト）と下位８ビット（下位バイト）
に分けてＤ／Ａ変換する場合、Ｄ／Ａコンバータの最大
変換電圧５Ｖとすれば上位バイトと下位バイトについて
の１ＬＳＢ（最下位ビット）はそれぞれ１９．６ｍＶ、
０．０７６６ｍＶとなる。尚、下位バイトの変換電圧は
２５６分の１に変換されて上位バイトの変換電圧に重畳
されるため、下位バイトの１ＬＳＢは、上位バイトの１
ＬＳＢの２５６分の１である。ここで、１６ビットのデ
ジタル信号７ＦＦＦＨが８０００ｈに変化した場合を想
定すると、理想的には下位バイトの１ＬＳＢである０．
０７６６ｍＶだけ増加する。しかし、上位バイトが７Ｆ
ｈから８０ｈへ変化した際にその変換電圧が変換誤差に
より１ＬＳＢの２分の１に相当する９．８ｍＶしか変化
しなかったと仮定すると、デジタル信号７ＦＦＦＨが８
０００ｈに変化した際のアナログ信号の変化は、−９．
７２３ｍＶの変化となり反転現象が起こることになる。

【０００５】このような不具合を解消するために、補正
データを使用する方法も提案されているがデータを生成
するのに時間がかかるという問題がある。本発明はこの
ような事情に鑑みてなされたもので、変換しようとする
デジタル信号を上位バイトと下位バイトに分けて、それ
ぞれ別々にアナログ信号にＤ／Ａ変換し、これらのアナ
ログ信号を重畳することによって高分解能のＤ／Ａ変換
を行えるようにしたＤ／Ａコンバータにおいて、上位バ
イトと下位バイトとの間の桁上がり時にＤ／Ａ変換した
アナログ信号が減少するといった反転現象を防止するＤ
／Ａコンバータを提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、前記目的を達
成するために、デジタル信号を上位複数ビットと下位複
数ビットに分割し、これらの上位複数ビットと下位複数
ビットをそれぞれ別々にＤ／Ａ変換すると共に、該Ｄ／
Ａ変換によって得られた上位複数ビットのアナログ信号
と下位複数ビットのアナログ信号とを所定の重みで重畳
することにより、前記デジタル信号をアナログ信号にＤ
／Ａ変換するＤ／Ａコンバータにおいて、前記上位複数
ビットを所定ビット数分上位側にシフトし、該シフトし
た上位複数ビットをアナログ信号にＤ／Ａ変換する第１
のＤ／Ａ変換手段と、前記下位複数ビットをアナログ信
号にＤ／Ａ変換する第２のＤ／Ａ変換手段と、前記上位
複数ビットを所定ビット数分シフトしたときの下位側の
０のデータと、該０のデータのビット数に対応する前記
下位複数ビットの上位側のデータとが重なるように、前
記第１及び第２のＤ／Ａ変換手段によってＤ／Ａ変換さ
れたアナログ信号を所定の重みで重畳する重畳手段と、
を備えたことを特徴としている。

【０００７】本発明によれば、Ｄ／Ａ変換しようとする
デジタル信号を上位複数ビットと下位複数ビットに分割
し、上位複数ビットを上位側に所定ビット数分シフトし
て該上位複数ビットと下位複数ビットとをそれぞれ別々
にＤ／Ａ変換し、上位複数ビットを所定ビット数分シフ
トしたときの下位側の０のデータと、該０のデータのビ
ット数に対応する前記下位複数ビットの上位側のデータ
とが重なるように、前記上位複数ビットと前記下位複数
ビットのＤ／Ａ変換されたアナログ信号を所定の重みで
重畳するようにしたため、従来のように上位複数ビット
と下位複数ビットとをそのまま連結するようにした場合
に比べて上位複数ビットのＤ／Ａ変換の際に生じる誤差
の影響が小さく、デジタル信号が下位複数ビットから上
位複数ビットに桁上がりした際にＤ／Ａ変換したアナロ
グ信号が減少するという反転減少を激減させることがで
きる。

【０００８】

【発明の実施の形態】以下添付図面に従って本発明に係
るＤ／Ａコンバータの好ましい実施の形態を詳述する。
図１は、本発明に係るＤ／Ａコンバータが適用されるテ
レビレンズのレンズ駆動装置を示した図である。同図に
示すレンズ駆動装置は、操作部１０の操作に基づいてモ
ータ１２を駆動し、このモータ１２の駆動力によって所
定のレンズ１４（フォーカスレンズやズームレンズ等）
を移動させるというものである。

【０００９】操作部１０の操作は、１チップＣＰＵ１６
に内蔵されたＣＰＵ１８によって検出され、ＣＰＵ１８
は、その操作に基づき、レンズ１４を駆動するための駆
動信号（デジタル信号）を１チップＣＰＵ１６に内蔵さ
れたＤ／Ａコンバータ２０に出力する。Ｄ／Ａコンバー
タ２０は、ＣＰＵ１８から入力されたデジタル信号をア
ナログ信号に変換し、そのアナログ信号をアンプ２２に
出力する。アンプ２２に入力されたアナログ信号は、ア
ンプ２２によって増幅された後、前記モータ１２に印加
される。これにより、モータ１２が駆動し、前記レンズ
１４が操作部１０の操作に従って移動される。

【００１０】図２は、本発明に係る上記Ｄ／Ａコンバー
タ２０の構成を示した回路図である。同図に示すよう
に、本発明に係るＤ／Ａコンバータ２０は、複数のチャ
ネルを有する８ビットの分解能のＤ／Ａコンバータ４０
と、電圧変換・重畳回路４２とから構成される。尚、本
発明に係るＤ／Ａコンバータ２０とその一部を構成する
Ｄ／Ａコンバータ４０とを混同しないように、以下、Ｄ
／Ａコンバータ４０を単にコンバータ４０ということに
する。

【００１１】上記コンバータ４０には、上記図１に示し
たＣＰＵ１８から１６ビット（後述するが実質的には１
２ビット）のデジタル信号が下位８ビット（以下、下位
バイトという）と上位８ビット（以下、上位バイトとい
う）に分けて順次入力される。下位バイトと上位バイト
のデジタル信号はそれぞれコンバータ４０で０〜２．５
６Ｖの電圧にＤ／Ａ変換されて別のチャネルの出力端子
ＤＡ０とＤＡ１からそれぞれ出力される。尚、最大出力
電圧２．５６Ｖは、コンバータ４０のＶＲＥＦ端子に印
加されている電圧で決められている。

【００１２】コンバータ４０の端子ＤＡ０から出力され
た下位バイトの出力電圧（Ｄ／Ａ変換電圧）は、電圧変
換・重畳回路４２の入力抵抗Ｒ２（１６０ｋΩ）に入力
される。この電圧変換・重畳回路４２において、下位バ
イトのＤ／Ａ変換電圧は、オペアンプＯＰの−端子に接
続された入力抵抗Ｒ２（１６０ｋΩ）とオペアンプＯＰ
の帰還抵抗Ｒ４（１０ｋΩ）との関係で１６分の１の電
圧に変換されてオペアンプＯＰの出力端子ＯＵＴ（電圧
変換・重畳回路４２の出力端子）から出力される。尚、
電圧変換・重畳回路４２の出力電圧は入力電圧に対して
正負が反転される。また、オペアンプＯＰの＋端子は抵
抗Ｒ１（１０ｋΩ）を介して接地されている。

【００１３】一方、コンバータ４０の端子ＤＡ１から出
力された上位バイトの出力電圧（Ｄ／Ａ変換電圧）は、
電圧変換・重畳回路４２の入力抵抗Ｒ３（１０ｋΩ）に
入力される。この電圧変換・重畳回路４２において、上
位バイトのＤ／Ａ変換電圧は、オペアンプＯＰの＋端子
に接続された入力抵抗Ｒ３（１０ｋΩ）とオペアンプＯ
Ｐの帰還抵抗Ｒ４（１０ｋΩ）との関係でそのままの電
圧でオペアンプＯＰの出力端子ＯＵＴ（電圧変換・重畳
回路４２の出力端子）から出力される。上記下位バイト
と上位バイトのＤ／Ａ変換電圧はコンバータ４０の各端
子ＤＡ０、ＤＡ１から同時に出力されるため、オペアン
プＯＰの出力端子ＯＵＴで重畳されて電圧変換・重畳回
路４２の出力端子から出力される。

【００１４】次に、上記Ｄ／Ａコンバータ２０によって
実現されるＤ／Ａ変換の内容について説明する。ここ
で、本発明に係るＤ／Ａコンバータ２０を説明するため
に、本発明と同様に２つのチャネルを使用して高分解能
のＤ／Ａ変換を可能にした従来型のＤ／Ａコンバータを
図３に示す。尚、図３のＤ／Ａコンバータは、図２のも
のと同様の構成となっているため符号は図２と共通に使
用する。図２に示した本発明に係るＤ／Ａコンバータ２
０とこの図３に示す従来型のＤ／Ａコンバータ５０とを
比較すると、従来型のＤ／Ａコンバータ５０では、下位
バイトのＤ／Ａ変換電圧が入力される電圧変換・重畳回
路４２の抵抗Ｒ２の値が２５６０ｋΩとなっている点で
相違している。このため、コンバータ４０の端子ＤＡ０
から出力された下位バイトのＤ／Ａ変換電圧はこの電圧
変換・重畳回路４２によって２５６分の１に変換され
る。

【００１５】ここで、従来型のＤ／Ａコンバータ５０と
本願発明に係るＤ／Ａコンバータ２０において、下位バ
イトと上位バイトのデジタル信号をＤ／Ａ変換したアナ
ログ信号が電圧変換・重畳回路４２によって重畳される
様子をそれぞれ図４、図５に示す。図４に示すように従
来型のＤ／Ａコンバータ５０では、ＣＰＵ１８から入力
された上位バイトと下位バイトのデジタル信号（図中上
段）をそれぞれコンバータ４０で別々に同一レベルのア
ナログ信号にＤ／Ａ変換した後、下位バイトのアナログ
信号を２５６分の１に変換して上位バイトのアナログ信
号に重畳することで、図中下段に示すように上位バイト
と下位バイトをそのまま連結した１６ビットのデジタル
信号について、１６ビットの分解能のＤ／Ａコンバータ
でＤ／Ａ変換したときのアナログ信号と等価なアナログ
信号を出力する。

【００１６】一方、本願発明に係るＤ／Ａコンバータ２
０では、図５に示すようにＣＰＵ１８から入力された上
位バイトと下位バイトのデジタル信号（図中上段）をそ
れぞれ別々に同一レベルのアナログ信号にＤ／Ａ変換し
た後、下位バイトのアナログ信号を１６分の１に変換し
て上位バイトのアナログ信号に重畳することで、図中下
段に示すように上位バイトのうち下位４ビットと、下位
バイトのうち上位４ビットとが重畳された状態で連結さ
れた１２ビットのデジタル信号について、１２ビットの
分解能のＤ／ＡコンバータでＤ／Ａ変換したときのアナ
ログ信号と等価なアナログ信号を出力する。

【００１７】さらに、従来型のＤ／Ａコンバータ５０と
本願発明に係るＤ／Ａコンバータ２０によって実現され
るＤ／Ａ変換の内容を具体的数値を挙げて説明すると、
例えば、図６（Ａ）に示すように従来型のＤ／Ａコンバ
ータで１６ビットのデジタル信号、３７Ａ０ｈをＤ／Ａ
変換する場合、ＣＰＵ１８は、上位バイトを３７ｈ、下
位バイトをＡ０ｈとしてコンバータ４０に入力する。こ
れによってそれぞれのチャネルの端子ＤＡ１とＤＡ０か
ら出力される上位バイトと下位バイトのアナログ信号
は、０．５５Ｖと１．６０Ｖとなる。下位バイトのアナ
ログ信号はこの後２５６分の１に変換されて上位バイト
のアナログ信号に重畳されるため（また、正負が反転さ
れるため）、最終的には３７Ａ０ｈのデジタル信号は、
−０．５５６２５Ｖのアナログ信号に変換される。

【００１８】一方、図７（Ａ）に示すように本願発明に
係るＤ／Ａコンバータ２０で１２ビットのデジタル信
号、３７ＡｈをＤ／Ａ変換する場合、ＣＰＵ１８は、上
位バイトを３０ｈ、下位バイトを７Ａｈとしてコンバー
タ４０に入力する。即ち、コンバータ４０に入力する上
位バイトの上位４ビットを、Ｄ／Ａ変換しようとするデ
ジタル信号の上位４ビットのデータとすると共に、結果
的に下位バイトでマスクされることになる上位バイトの
下位４ビットを０ｈとする。一方、コンバータ４０に入
力する下位バイトを、Ｄ／Ａ変換しようとするデジタル
信号の下位８ビットとする。これによってそれぞれのチ
ャネルの端子ＤＡ１とＤＡ０から出力される上位バイト
と下位バイトのアナログ信号は、０．４８Ｖと１．２２
Ｖとなる。下位バイトのアナログ信号はこの後１６分の
１に変換されて上位バイトのアナログ信号に重畳される
ため、最終的に３７Ａｈのデジタル信号は、−０．５５
６２５Ｖとなる。これによって得られるアナログ信号
は、従来型のＤ／Ａコンバータ５０で３７Ａ０ｈのデジ
タル信号をＤ／Ａ変換したときのアナログ信号と一致す
る。

【００１９】次に、図６（Ｂ）に示すように従来型のＤ
／Ａコンバータ５０でＤ／Ａ変換しようとする１６ビッ
トのデジタル信号を上記３７Ａ０ｈから３８Ａ０ｈに変
更する場合、ＣＰＵ１８は、上位バイトを３８ｈ、下位
バイトをＡ０ｈとしてコンバータ４０に入力する。これ
によってそれぞれのチャネルの端子ＤＡ１とＤＡ０から
出力される上位バイトと下位バイトのアナログ信号は、
０．５６Ｖと１．６０Ｖとなる。下位バイトのアナログ
信号はこの後２５６分の１に変換されて上位バイトのア
ナログ信号に重畳されるため、−０．５６６２５Ｖとな
る。

【００２０】ここで、上位バイトのデータが３７ｈから
３８ｈに変化したことに伴う誤差を考慮する。コンバー
タ４０の誤差を±１ＬＳＢ（０．０１Ｖ）と仮定する
と、３８Ａ０ｈのデジタル信号を従来型のＤ／Ａコンバ
ータ５０でＤ／Ａ変換したときに生じる誤差は、±１Ｌ
ＳＢ（０．０１Ｖ）で、Ｄ／Ａコンバータ５０によって
変換されたアナログ信号は−０．５５６２５〜−０．５
７６２５Ｖの電圧範囲となる。ここで上限値−０．５５
６２５Ｖは、上記３７Ａ０ｈをＤ／Ａ変換したときのア
ナログ信号と等しいため、Ｄ／Ａコンバータ５０でＤ／
Ａ変換しようとするデジタル信号が３７Ａ０ｈから３８
Ａ０ｈまで徐々に増加すると、上位バイトのデータが３
８ｈに変更された際にＤ／Ａ変換されたアナログ信号が
減少する場合が生じる。

【００２１】一方、図７（Ｂ）に示すように本発明に係
るＤ／Ａコンバータ２０でＤ／Ａ変換しようとする１２
ビットのデジタル信号を上記３７Ａｈから３８Ａｈに変
更する場合、ＣＰＵ１８は、上位バイトを３０ｈ、下位
バイトを８Ａｈとしてコンバータ４０に入力する。これ
によってそれぞれのチャネルの端子ＤＡ１とＤＡ０から
出力される上位バイトと下位バイトのアナログ信号は、
０．４８Ｖと１．３８Ｖとなる。下位バイトのアナログ
信号はこの後位１６分の１に変換されて上位バイトのア
ナログ信号に頂上されるため、−０．５６６２５Ｖとな
る。これによって得られるアナログ信号は、従来型のＤ
／Ａコンバータ５０で３８Ａ０ｈのデジタル信号をＤ／
Ａ変換したときのアナログ信号と一致する。

【００２２】しかしながら、上述と同様にこの場合の誤
差を考慮すると、上位バイトに関してはデータが変更さ
れていないため、コンバータ４０の誤差は下位バイトの
アナログ信号にのみ含まれる。そこで、上述と同様にコ
ンバータ４０の誤差を±１ＬＳＢ（０．０１Ｖ）とする
と、下位バイトのアナログ信号は１６分の１に変換され
るため、±１ＬＳＢ（０．０１Ｖ）の誤差も同様に１６
分の１に変換され、最終的な誤差は±０．０００６２５
Ｖとなる。従って、Ｄ／Ａコンバータ２０によってＤ／
Ａ変換されたアナログ信号は、−０．５６５６２５〜−
０．５６６８７５Ｖの電圧範囲となる。これによれば、
コンバータ４０の誤差による影響をほとんど受けないこ
とがわかる。

【００２３】また、本発明に係るＤ／Ａコンバータ２０
では、上位バイトについてのＤ／Ａ変換の誤差を上述と
同様に±１ＬＳＢ（０．０１Ｖ）とすると、上位バイト
のデータが１ＬＳＢ変化したときの誤差は従来型と同様
に０．０１Ｖである。しかしながら、本願発明に係るＤ
／Ａコンバータ２０の分解能は従来型に比べて１６分の
１であり、１ＬＳＢの変化当たりのアナログ信号の変化
量が大きいため、これに比べて誤差は小さく、従来型の
ようにデジタル信号が増加しているにもかかわらずＤ／
Ａ変換したアナログ信号が減少するという不具合は激減
される。

【００２４】尚、上記実施の形態では、電圧変換・重畳
回路４２によって上位バイトの下位４ビットと下位バイ
トの上位４ビットを重畳させるようにしたが、少なくと
も上位バイトの最下位ビットのみ下位バイトで重畳すれ
ば上述と同様の効果がある。また、上記実施の形態で
は、Ｄ／Ａコンバータ２０をレンズ駆動装置に適用した
例を示したが、本発明はどのような装置にも適用でき
る。

【００２５】また、上記実施の形態では、１チップＣＰ
Ｕの８ビットのＤ／Ａコンバータのチャネルを２つ使用
して１２ビットのＤ／Ａコンバータを構成する場合につ
いて説明したが、本発明は、１チップＣＰＵのＤ／Ａコ
ンバータに限られず、２つのＤ／Ａコンバータを使用し
てもよいし、また、使用するＤ／Ａコンバータの分解能
も任意に選択できる。

【００２６】

【発明の効果】以上説明したように本発明に係るＤ／Ａ
コンバータによれば、Ｄ／Ａ変換しようとするデジタル
信号を上位複数ビットと下位複数ビットに分割し、上位
複数ビットを上位側に所定ビット数分シフトして該上位
複数ビットと下位複数ビットとをそれぞれ別々にＤ／Ａ
変換し、上位複数ビットを所定ビット数分シフトしたと
きの下位側の０のデータと、該０のデータのビット数に
対応する前記下位複数ビットの上位側のデータとが重な
るように、前記上位複数ビットと前記下位複数ビットの
Ｄ／Ａ変換されたアナログ信号を所定の重みで重畳する
ようにしたため、従来のように上位複数ビットと下位複
数ビットとをそのまま連結するようにした場合に比べて
上位複数ビットのＤ／Ａ変換の際に生じる誤差の影響が
小さく、デジタル信号が下位複数ビットから上位複数ビ
ットに桁上がりした際にＤ／Ａ変換したアナログ信号が
減少するという反転減少を激減させることができる。

【図面の簡単な説明】

【図１】図１は、本発明に係るＤ／Ａコンバータが適用
されるテレビレンズのレンズ駆動装置を示した図であ
る。

【図２】図２は、本発明に係る上記Ｄ／Ａコンバータ２
０の構成を示した回路図である。

【図３】図３は、従来型のＤ／Ａコンバータの構成を示
した回路図である。

【図４】図４は、従来型のＤ／Ａコンバータにおいて、
下位バイトと上位バイトのデジタル信号が電圧変換・重
畳回路において重畳される様子を示した図である。

【図５】図５は、本願発明に係るＤ／Ａコンバータにお
いて、下位バイトと上位バイトのデジタル信号が電圧変
換・重畳回路において重畳される様子を示した図であ
る。

【図６】図６は、従来型のＤ／ＡコンバータにおけるＤ
／Ａ変換の内容を具体的数値で説明した説明図である。

【図７】図７は、本発明に係るＤ／Ａコンバータにおけ
るＤ／Ａ変換の内容を具体的数値で説明した説明図であ
る。

【符号の説明】

１０…操作部、１４…レンズ、１６…１チップＣＰＵ、
１８…ＣＰＵ、２０…Ｄ／Ａコンバータ、４０…Ｄ／Ａ
コンバータ、４２…電圧変換・重畳回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】デジタル信号を上位複数ビットと下位複数
   ビットに分割し、これらの上位複数ビットと下位複数ビ
   ットをそれぞれ別々にＤ／Ａ変換すると共に、該Ｄ／Ａ
   変換によって得られた上位複数ビットのアナログ信号と
   下位複数ビットのアナログ信号とを所定の重みで重畳す
   ることにより、前記デジタル信号をアナログ信号にＤ／
   Ａ変換するＤ／Ａコンバータにおいて、 前記上位複数ビットを所定ビット数分上位側にシフト
   し、該シフトした上位複数ビットをアナログ信号にＤ／
   Ａ変換する第１のＤ／Ａ変換手段と、 前記下位複数ビットをアナログ信号にＤ／Ａ変換する第
   ２のＤ／Ａ変換手段と、 前記上位複数ビットを所定ビット数分シフトしたときの
   下位側の０のデータと、該０のデータのビット数に対応
   する前記下位複数ビットの上位側のデータとが重なるよ
   うに、前記第１及び第２のＤ／Ａ変換手段によってＤ／
   Ａ変換されたアナログ信号を所定の重みで重畳する重畳
   手段と、 を備えたことを特徴とするＤ／Ａコンバータ。