JP2002169505A - 電子放出素子、電子源及び画像形成装置の駆動方法、電子源及び画像形成装置の駆動回路、該駆動回路を有する電子源及び画像形成装置並びに画像形成装置の製造方法 - Google Patents

電子放出素子、電子源及び画像形成装置の駆動方法、電子源及び画像形成装置の駆動回路、該駆動回路を有する電子源及び画像形成装置並びに画像形成装置の製造方法

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Abstract

(57)【要約】 【課題】 電子放出の停止を良好に行える電子放出素
子、電子源および画像形成装置の駆動方法、電子源およ
び画像形成装置の駆動回路、並びに電子源および画像形
成装置を提供する。 【解決手段】 電子放出素子に対して、電子放出させる
駆動状態では、（Ｖｇ−Ｖｃ）＞０に設定して電子放出
させ、電子放出させない停止状態では、（Ｖｇ−Ｖｃ）
＜０に設定して電子放出を停止させる制御を行い、カソ
ード電極とゲート電極間に形成される停止状態での電界
が駆動状態での電界と反転し、アノード電極に向かう電
界強度を容易に下げ、電子放出を効果的に抑制する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子放出素子、電
子源ならびに画像形成装置の駆動方法に関する。
【従来の技術】
【０００２】従来、電子放出素子として熱電子源と冷陰
極電子源の２種類が知られている。冷陰極電子源には電
界放出型（以下、ＦＥ型と称する）、金属／絶縁層／金
属型（以下、ＭＩＭ型と称する）や、表面伝導型電子放
出素子等がある。
【０００３】ＦＥ型電子放出素子の例としてはW.P.Dyke
& W.W.Dolan,"Field Emission",Advance in Electron
Physics,8,89 (1956) あるいはC.A.Spindt,"PHYSICAL
Properties ofthin-film field emission cathodes wit
h molybdenium cones",J.Appl.Phys.,47,5248(1976)等
に開示されたものが知られている。
【０００４】ＭＩＭ型電子放出素子の例としてはC.A.Me
ad,"Operation of Tunnel-EmissionDevices",J.Apply.P
hys.,32,646(1961)等に開示されたものが知られてい
る。
【０００５】また、最近の例では、Toshiaki.Kusunok
i,"Fluctuation-free electron emission from non-for
med metal-insulator-metal(MIM)cathodes Fabricated
by lowcurrent Anodic oxidation",Jpn.J.Appl.Phys.vo
l.32(1993)pp.L1695,Mutsumisuzuki etal"An MIM-Catho
de Array for Cathode luminescent Displays",IDW'96,
(1996)pp.529等が研究されている。
【０００６】表面伝導型電子放出素子の例としては、エ
リンソンの報告（M.I.Elinson Radio Eng.Electron Phy
s.,10(1965))に記載のもの等があり、この表面伝導型電
子放出素子は、基板上に形成された小面積の薄膜に、膜
面に平行に電流を流すことにより、電子放出が生ずる現
象を利用するものである。
【０００７】表面伝導型電子放出素子では、前記のエリ
ンソンの報告に記載のＳｎＯ2薄膜を用いたもの、Ａｕ
薄膜を用いたもの、(G.Dittmer.Thin Solid Films,9,31
7(1972))、In2O3/SnO2薄膜によるもの(M.Hartwell and
C.G.Fonstad,IEEE Trans.ED Conf.,519(1983))等が報告
されている。
【発明が解決しようとする課題】
【０００８】以上のような電子放出素子をディスプレイ
装置等の画像形成装置に応用するには、蛍光体を十分な
輝度で発光させる放出電流が必要である。また、画像形
成装置の高精細化のためには蛍光体に照射される放出電
子の電子ビーム径が小さいことが要求される。そして、
製造し易いということが重要である。
【０００９】従来のＦＥ型電子放出素子の例としてＳｐ
ｉｎｄｔ型の電子放出素子がある。Ｓｐｉｎｄｔ型電子
放出素子では、放出点としてマイクロチップが形成さ
れ、その先端から電子が放出される構成が一般的であ
る。
【００１０】この構成では、蛍光体を発光させるために
放出電流密度を大きくすると、マイクロチップの電子放
出部の熱的な破壊を誘起し、電子放出素子の寿命を制限
することになる。また、マイクロチップ先端から放出さ
れた電子は、ゲート電極で形成された電場によって広が
る傾向があり、電子ビーム径を小さくできないという欠
点がある。
【００１１】このようなＦＥ型電子放出素子の欠点を克
服するために、個別の解決策として様々な例が提案され
ている。
【００１２】電子ビーム径の広がりを防ぐ例としては、
電子放出部上方に収束電極を配置した例がある。これは
放出された電子の軌道を収束電極の負電位により絞るも
のであり、一般的であるが、製造工程が複雑となり、製
造コストの増大を招く。
【００１３】電子ビーム径を小さくする別の例として
は、Ｓｐｉｎｄｔ型電子放出素子のようなマイクロチッ
プを形成しない方法がある。例えば、特開平８−０９６
７０３号公報、特開平８−０９６７０４号公報に記載さ
れたものがある。
【００１４】これは孔内に配置した薄膜から電子放出を
行なわせるものであり、薄膜表面の電子放出面上に平坦
な等電位面が形成されるので、電子ビーム径の広がりが
小さくなるという利点がある。
【００１５】また、電子放出物質として低仕事関数の構
成材料を使用することで、マイクロチップを形成しなく
ても電子放出が可能であり、駆動電圧の低減が図れる。
また製造方法が比較的に簡易であるという利点もある。
【００１６】さらに、電子放出が面領域で行われるため
に、電界の集中がおきず、薄膜の破壊がおこらず、長寿
命である。
【００１７】これらＦＥ型電子放出素子は、通常、カソ
ード電極と接続された電子放出物質に対し、電子放出物
質に近接したゲート電極により電子放出に必要な電界
（通常、Ｓｐｉｎｄｔ型では１×１０8Ｖ／ｍ〜１×１
０10Ｖ／ｍ）が電子放出物質に与えられることで、電子
放出が可能となる。
【００１８】また通常、電子放出素子の上方に配置され
たアノード電極に与えられたアノード電圧と電子放出素
子間に形成される電界により、電子放出素子から放出さ
れた電子を加速し、放出電子に十分なエネルギーを与え
る構成となっている。アノード電極に達した電子は、ア
ノード電極に補足されて放出電流となる。
【００１９】このとき、通常、ゲート電極に与える変調
電圧は、数１０Ｖから数１００Ｖであり、一方、アノー
ド電極に与えられる電圧は数１００Ｖから数１０ｋＶで
ある。即ち、アノード電圧はゲート電極の変調電圧より
数１０倍から数１００倍、高電圧となっている。
【００２０】したがって、電子放出素子からの電子放出
のＯＮ−ＯＦＦの制御には、変調電圧の小さなカソード
電極とゲート電極間の電圧を変調することが一般的に行
われている。
【００２１】これらの電子放出素子を制御する方法の一
例としては、特開平８−０９６７０３号公報で示されて
いる。その方式を図１７に示す。
【００２２】図１７の制御方法では、カラー画像表示の
ために、ＲＧＢのアノード電圧Ｖａを時分割で変調させ
ているが、基本的には、アノード電極は一定値（５００
Ｖ）で保持し、画像表示のための信号は、カソード電極
のカソード電圧Ｖｃとゲート電極のゲート電圧Ｖｇを変
調（２０Ｖ）することで実現されている。また、素子か
らの電子放出を停止させるＯＦＦ時には、カソード電極
の電圧とゲート電極の電圧を同電位の両者とも０Ｖに設
定されている。また、このときのカソード電極とアノー
ド電極間の距離は３００μｍである。
【００２３】ここで、特に、アノード電極に画像形成部
材である蛍光体が形成される画像形成装置では、アノー
ド電圧Ｖａが高いほど、発光効率が高く、明るい画像形
成装置が可能であることが期待される。このため、より
好ましくは、アノード電圧Ｖａとして数ｋＶから数１０
ｋＶが選択されるのが望ましい。
【００２４】また、アノード電圧Ｖａを一定に維持した
場合、カソード電極とアノード電極間の距離は、電子ビ
ーム径の縮小化のためには狭い方が望まれるが、装置の
真空形成の容易さや放電の回避等から、むやみに狭くす
ることは好ましくない。
【００２５】したがって、高精細な画像形成装置を構成
する際には、アノード電圧Ｖａの設定及びカソード電極
とアノード電極間の距離は共に重要となる。
【００２６】また、近年、特開平８−０９６７０３号公
報の例だけでなく、電子放出部に用いられる電子放出材
料の低仕事関数化によって、駆動電圧の低電圧化が行わ
れ、画像形成装置として低消費電力化が図られている。
【００２７】これにより、電子放出に必要な電界は、〜
５×１０7Ｖ／ｍに低減している。
【００２８】一方、アノード電圧を高電圧にすると、ア
ノード電極と電子放出素子にかかる電界が強まり、電子
放出特性に悪影響を及ぼす場合が考えられる。
【００２９】前述の特開平８−０９６７０３号公報の場
合でも、アノード電極と素子間にかかる平均的な電界強
度Ｅａは、（アノード電圧）／（カソード電極とアノー
ド電極間の距離）で概算で見積もると、２×１０6Ｖ／
ｍであり、電子放出に必要な電界（〜５×１０7Ｖ／
ｍ）と１桁強程の差まで近くなっている。
【００３０】したがって、さらにアノード電圧に高電圧
を印加した場合やカソード電極とアノード電極間の距離
を縮めた場合、素子とアノード電極で形成された電界が
強まり、この電界が電子放出に影響し始める。
【００３１】素子とアノード電極で形成された電界が強
まった場合、電子放出させないＯＦＦ時にカソード電極
とゲート電極を同電位にして電子放出を停止しようとし
ても、完全に電子放出を抑制することができず、電子が
放出してしまうことが問題となる場合が考えられる。
【００３２】また、この問題は、電子放出素子の構造及
び製造方法によって、さらに深刻になる場合も考えられ
る。
【００３３】このようなＯＦＦ時に電子放出される素子
で、画像形成装置を構成すると、ＯＦＦ時にＯＦＦ状態
（暗）にならなればいけない画素がＯＮ状態（発光）と
なり、装置のコントラストの低下が起こってしまい問題
となる。
【００３４】本発明は上記の従来技術の課題を解決する
ためになされたもので、その目的とするところは、電子
放出の停止を良好に行える電子放出素子、電子源および
画像形成装置の駆動方法、そのような駆動を実現する電
子源及び画像形成装置の駆動回路、並びにこの駆動回路
を有する電子源および画像形成装置を提供することにあ
る。
【００３５】
【課題を解決するための手段】上記目的を達成するため
になされた本発明は、アノード電極に対向して配置され
る電子源の駆動方法であって、前記電子源は、カソード
電極およびゲート電極と、前記カソード電極上に配置さ
れた電子放出膜と、を有する電子放出素子を複数有して
おり、前記カソード電極に印加されるカソード電圧をＶ
ｃとし、前記ゲート電極に印加されるゲート電圧をＶｇ
とした際に、前記複数の電子放出素子の中で、電子を放
出させる電子放出素子には、（Ｖｇ−Ｖｃ）＞０を満た
す電圧を印加し、前記複数の電子放出素子の中で、前記
電子を放出させる電子放出素子以外の電子放出素子に
は、（Ｖｇ−Ｖｃ）＜０を満たす電圧を印加することを
特徴とする。
【００３６】また、本発明は、アノード電極に対向して
配置される電子放出素子の駆動方法であって、前記電子
放出素子は、カソード電極上に絶縁層を介して配置され
たゲート電極と、前記絶縁層および前記ゲート電極に配
置された開口内の前記カソード電極上に配置された電子
放出膜と、を有しており、前記カソード電極に印加され
るカソード電圧をＶｃとし、前記ゲート電極に印加され
るゲート電圧をＶｇとした際に、前記電子放出素子から
電子を放出させる際には、（Ｖｇ−Ｖｃ）＞０を満たす
電圧を印加し、前記電子放出素子から電子を放出させな
い際には、、（Ｖｇ−Ｖｃ）＜０を満たす電圧を印加す
ることを特徴とする。
【００３７】また、本発明は、アノード電極に対向して
配置される電子放出素子の駆動方法であって、前記電子
放出素子は、カソード電極およびゲート電極と、前記カ
ソード電極上に配置された電子放出膜と、を有してお
り、前記カソード電極に印加されるカソード電圧をＶｃ
とし、前記ゲート電極に印加されるゲート電圧をＶｇと
し、前記アノード電極に印加されるアノード電圧をＶａ
とし、前記ゲート電極と前記カソード電極との間隔をｈ
とし、前記アノード電極と前記電子放出素子との間隔を
Ｈとした際に、[（Ｖｇ−Ｖｃ）／ｈ]／（Ｖａ／Ｈ）≦
１００を満たし、前記電子放出素子から電子を放出させ
る際には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加し、
前記電子放出素子から電子を放出させない際には、、
（Ｖｇ−Ｖｃ）＜０を満たす電圧を印加することを特徴
とする。
【００３８】また、本発明は、アノード電極に対向して
配置される電子放出素子の駆動方法であって、前記電子
放出素子は、ゲート電極上に絶縁層を介して配置された
カソード電極と、前記カソード電極上に配置された電子
放出膜と、を有しており、前記カソード電極に印加され
るカソード電圧をＶｃとし、前記ゲート電極に印加され
るゲート電圧をＶｇとした際に、前記電子放出素子から
電子を放出させる際には、（Ｖｇ−Ｖｃ）＞０を満たす
電圧を印加し、前記電子放出素子から電子を放出させな
い際には、、（Ｖｇ−Ｖｃ）＜０を満たす電圧を印加す
ることを特徴とする。
【００３９】また、本発明は、アノード電極に対向して
配置される電子源を駆動するための駆動回路であって、
前記電子源は、カソード電極およびゲート電極と、前記
カソード電極上に配置された電子放出膜と、を有する電
子放出素子を複数有しており、前記カソード電極に電圧
Ｖｃと前記ゲート電極に電圧Ｖｇを印加する手段を有
し、前記複数の電子放出素子の中で、電子を放出させる
電子放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を
印加し、前記複数の電子放出素子の中で、前記電子を放
出させる電子放出素子以外の電子放出素子には、（Ｖｇ
−Ｖｃ）＜０を満たす電圧を印加することを特徴とす
る。
【００４０】また、本発明は、アノード電極に対向して
配置される電子源であって、上記電子源の駆動回路を有
することを特徴とする。
【００４１】また、本発明は、アノード電極と、該アノ
ード電極に対向して配置された電子源とを有する画像形
成装置を駆動するための駆動回路であって、前記電子源
は、カソード電極およびゲート電極と、前記カソード電
極上に配置された電子放出膜と、を有する電子放出素子
を複数有しており、前記カソード電極に電圧Ｖｃと前記
ゲート電極に電圧Ｖｇを印加する手段と、前記アノード
電極に電圧Ｖａを印加する手段とを有し、前記複数の電
子放出素子の中で、電子を放出させる電子放出素子に
は、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加し、前記複
数の電子放出素子の中で、前記電子を放出させる電子放
出素子以外の電子放出素子には、（Ｖｇ−Ｖｃ）＜０を
満たす電圧を印加することを特徴とする。
【００４２】また、本発明は、アノード電極と、該アノ
ード電極に対向して配置された電子源とを有する画像形
成装置であって、上記画像形成装置の駆動回路を有する
ことを特徴とする。
【００４３】
【００４４】本発明の駆動方法では、カソード電極とゲ
ート電極間に形成される停止状態での電界が駆動状態で
の電界と反転し、アノード電極に向かう電界強度を容易
に下げることができ、電子放出が効果的に抑制される。
【００４５】このため、本発明の電子放出素子では、ア
ノード電圧を高く、また、カソード電極とアノード電極
間の距離を狭く、即ち、アノード電極が電子放出素子に
付与する平均的な電界強度Ｅａがカソード電極とゲート
電極間の平均的な電界強度Ｅｇに近づいた場合にも良好
な制御ができる。
【００４６】本発明の電子源では、全ての停止状態の電
子放出素子から電子放出が抑制され、高性能化が図れ
る。
【００４７】本発明の画像形成装置では、停止状態の電
子放出素子から電子放出が抑制され、ＯＦＦ状態（暗）
の画素がＯＮ状態（発光）となることが防止でき、コン
トラストの低下が起こらない高性能化が図れる。
【００４８】
【発明の実施の形態】以下に図面を参照して、この発明
の好適な実施の形態を例示的に詳しく説明する。ただ
し、この実施の形態に記載されている構成部品の寸法、
材質、形状、その相対配置などは、特に特定的な記載が
ない限りは、この発明の範囲をそれらのみに限定する趣
旨のものではなく、また、カソード電極、ゲート電極、
及びアノード電極に印加される電圧（ここでは基準点電
位０Ｖとの電位差として、電圧と称す）、駆動波形等の
条件も、特に記載がない限り、それらのみに限定する趣
旨のものではない。
【００４９】図１は本実施の形態に係る電子放出素子の
制御方法が適用される最も基本的な構成の電子放出素子
を示す模式図であり、図１（ａ）は断面図、図１（ｂ）
は上から見た平面図である。
【００５０】図１において、１は基板、２は基板１上の
カソード電極、３はカソード電極２とゲート電極４間に
介在する絶縁層、４はゲート電極である。５はゲート電
極４及び絶縁層３を貫通した円形の開口形状を有する孔
の底面に設けられた電子放出部としての電子放出層であ
る。
【００５１】電子放出層（電子放出膜）５が底面に設け
られる孔は、ｗ１の開口幅、ｈ１のゲート電極４の表面
から電子放出層５の表面までの深さを有している。以上
によって、電子放出素子を構成している。
【００５２】そして、カソード電極２にカソード電圧Ｖ
ｃが、ゲート電極４にゲート電圧Ｖｇが、それぞれ電源
６により変調されて印加され、カソード電極２とゲート
電極４間に電圧（Ｖｇ−Ｖｃ）が駆動電圧として与えら
れる。
【００５３】本実施の形態に係る電子放出素子上には、
アノード電極７が配置されており、アノード電圧Ｖａが
高圧電源８により与えられる。アノード電極７では電子
放出素子から放出された電子が捕捉され、電子放出電流
Ｉｅが検出される。
【００５４】アノード電極７は、電子放出素子上方に距
離Ｈだけ離れて配置される。アノード電極７と素子間の
距離Ｈにおける素子の位置とは、通常はカソード電極２
の位置を基準とすればいい。そのため、駆動時に、電子
放出素子とアノード電極間に印加される平均的な電界強
度をＥａと定義すると、Ｅａ＝Ｖａ／Ｈとなる。
【００５５】電子放出素子の駆動状態では、カソード電
圧Ｖｃ、ゲート電圧Ｖｇ、及びアノード電圧Ｖａが与え
られて、それに応じた電界が形成される。電子放出素子
からの電子放出に必要な電界は、主としてカソード電極
２とゲート電極４間の電圧（Ｖｇ−Ｖｃ）であり、ま
た、そのカソード電極２とゲート電極４間の距離は距離
ｈであるから、電子を放出させる際に電子放出素子に印
加される平均的な電界強度をＥｇと定義すると、Ｅｇ＝
（Ｖｇ−Ｖｃ）／ｈとなる。
【００５６】もちろん、電子放出素子の形態によって実
際に電子放出層５にかかる電界は、電子放出素子の形態
に大きく依存しており平均的な電界強度Ｅｇとは異なる
が、本実施の形態に係る電子放出素子では、カソード電
極２、電子放出層５、ゲート電極４、及びアノード電極
７が、それぞれ略平行に並列配置されていることから、
平均的な電界の定義が有効な目安となり得る。
【００５７】図２は本実施の形態に係る電子放出素子を
制御した場合（ＯＮ状態（電子放出する駆動状態）−Ｏ
ＦＦ状態（電子放出しない停止状態））の駆動電圧波形
を示す図である。図２（ａ）はゲート電圧Ｖｇのみで駆
動電圧を変調する場合の例であり、図２（ｂ）はゲート
電圧Ｖｇ及びカソード電圧Ｖｃの両方で駆動電圧を変調
する場合の例である。
【００５８】図２（ａ）と図２（ｂ）のいずれにおいて
も、電子放出を停止するＯＦＦ時には、カソード電極２
とゲート電極４間の電圧（Ｖｇ−Ｖｃ）＜０と設定され
る。これが本発明の特徴である。即ち、電子放出させる
駆動状態では、（Ｖｇ−Ｖｃ）＞０に設定して電子放出
させ、電子放出させない停止状態では、（Ｖｇ−Ｖｃ）
＜０に設定して電子放出を停止させる制御を行う。
【００５９】図３は図２で示す本実施の形態に係る電子
放出素子を制御するための駆動条件及び停止条件を説明
する図である。
【００６０】図３はカソード電圧Ｖｃ＝０Ｖとした場合
のゲート電圧Ｖｇの変化による放出電流Ｉｅの変化を示
す図である。この図３に従来の制御の場合でのＶｇ−Ｉ
ｅ特性を破線で示した。
【００６１】この図３に破線で示される従来の制御の場
合、ゲート電圧Ｖｇの増加に伴って放出電流Ｉｅが著し
く増加する曲線となっている。したがって、必要な放出
電流Ｉｅ量を選択して、素子から電子放出させるＯＮ時
のゲート電圧Ｖｇ＝Ｖ１を決定すればよい。
【００６２】また、従来の破線で示されるＶｇ−Ｉｅ特
性では、ゲート電圧Ｖｇ＝０Ｖでは、電子放出はほとん
どゼロになり、放出電流Ｉｅも０となる。したがって、
素子の電子放出を停止させるＯＦＦ時はゲート電圧Ｖｇ
＝０Ｖ（＝カソード電圧Ｖｃ）とすれば、良好な変調が
可能となる。
【００６３】一方、図３には、電子放出素子とアノード
電極７間の距離Ｈは一定として、アノード電圧Ｖａを上
昇させた場合のＶｇ−Ｉｅ特性が実線で示されている。
【００６４】この図３に実線と破線でそれぞれ示される
Ｖｇ−Ｉｅ特性を比較すればわかるように、アノード電
圧Ｖａを大きくする程、ゲート電圧Ｖｇはより低電圧で
も電子放出可能となる。
【００６５】そして、図３に実線で示されるＶｇ−Ｉｅ
特性では、ゲート電圧Ｖｇ＝０Ｖ付近で、放出電流Ｉｅ
が０とならず、一定量の放出電流が観測されるようにな
る。これは、ゲート電圧Ｖｇ＝０Ｖの設定では電子放出
素子とアノード電極７間の作る強い電界をキャンセルで
きずに、電子放出層５の一部に電子放出可能な電界が与
えられていることによる。
【００６６】ここで、図１で示す本実施の形態に係る電
子放出素子では、電子ビーム径を広げないために、アノ
ード電極７、ゲート電極４、及びカソード電極２（電子
放出層５）は、略平行に並列配置され、その電場が平行
に形成されるように配置されていることにより、アノー
ド電極７の形成する電界は、直接、電子放出素子に影響
を及ぼし易い。
【００６７】このような図１に示す電子放出素子に対し
て、上記図３の実線のＶｇ−Ｉｅ特性を示す設定のもと
で、ゲート電圧Ｖｇ＝０Ｖとすると、孔の底にある電子
放出層５の中心部にアノード電極７に向かう方向の電界
が残留して、その領域より電子放出が起こる。
【００６８】一方、図１に示す電子放出素子に対して、
同様に図３の実線のＶｇ−Ｉｅ特性を示す設定のもと
で、ゲート電圧Ｖｇをマイナス電位に設定すると、放出
電流Ｉｅ量は著しく減少する。これは、カソード電極２
とゲート電極４の電圧の関係を反転させる、即ち、カソ
ード電極２の方がゲート電極４よりも高電位とすること
で、電子放出層５にかかる電界の方向が変化するためで
ある。
【００６９】前述のように、本実施の形態に係る電子放
出素子では、アノード電極７、ゲート電極４、カソード
電極２（電子放出層５）は、略平行に並列配置されてお
り、互いに影響を受けやすいことを反映して、ゲート電
極４とカソード電極２間の電圧の反転によって電子放出
層５にかかる電界が反転するので、アノード電極７方向
に向う電界強度を容易に下げることができ、電子放出が
効果的に抑制される。
【００７０】このことから、図３の実線に示すＶｇ−Ｉ
ｅ特性に従う本実施の形態に係る電子放出素子を良好に
制御するためには、図３からも分かるように、電子放出
素子のＯＦＦ時の停止条件を、破線で示す従来のＶｇ−
Ｉｅ特性に従う電子放出素子の場合のＶｇ＝０から、実
線で示すＶｇ−Ｉｅ特性上で放出電流Ｉｅ＝０となる位
置にずらすことが考えられる。即ち、ＯＦＦ時の停止条
件は矢印でずらして示したゲート電圧Ｖｇ＝−Ｖ２に設
定すればよい。このようにすることで、ＯＦＦ状態で
は、放出電流Ｉｅ量をほとんどゼロとすることができ
る。
【００７１】したがって、本実施の形態に係る電子放出
素子のＯＦＦ状態での新たなセットポイントは、図３の
実線で示されるＶｇ−Ｉｅ特性でＩｅ＝０となる位置、
すなわち、カソード電圧Ｖｃ＝０、ゲート電圧Ｖｇ＝−
Ｖ２となる位置である。ここで、カソード電圧Ｖｃ及び
ゲート電圧Ｖｇの両者の相対的な電位条件は変えなけれ
ば、カソード電極２とゲート電極４との間に生じる電界
強度は変わらないので、ＯＦＦ状態でのセットポイント
はＶｃ＝Ｖ２、Ｖｇ＝０でもかまわない。即ち、ＯＦＦ
状態における電子放出素子の放出電流Ｉｅを抑えるに
は、Ｖｃ＞Ｖｇ（（Ｖｇ−Ｖｃ）＜０）であればよいこ
とになる。
【００７２】一方、このような図３に実線で示されるＶ
ｇ−Ｉｅ特性を有する電子放出素子のＯＮ状態におい
て、アノード電圧Ｖａが低い従来の場合におけるＶｇ＝
Ｖ１（Ｖｃ＝０）のときと同様の放出電流Ｉｅ量が必要
であれば、図３の実線に示したようにゲート電圧Ｖｇ＝
Ｖ１−Ｖ２に設定すればよい。ここで、前述したよう
に、カソード電位Ｖｃ＝Ｖ２、ゲート電圧Ｖｇ＝Ｖ１と
しても、カソード電圧Ｖｃ及びゲート電圧Ｖｇの両者の
相対的な電位条件を変わらないので、同様の放出電流Ｉ
ｅ量が得られる。
【００７３】図２（ａ）は、上記の条件で素子を制御し
た場合の例である。すなわち、カソード電圧Ｖｃは０Ｖ
からＶ２に変更して一定に維持し、それに合わせてゲー
ト電圧ＶｇをＯＮ時をＶ１に、ＯＦＦ時を０Ｖにセット
ポイントを変更し変調する電圧として制御を行う。
【００７４】さらに、図２（ｂ）は、別の条件での制御
を示すものである。図２（ｂ）の制御方法では、ゲート
電圧Ｖｇは図２（ａ）と同様に変調させ、カソード電圧
ＶｃをＯＮ時に０Ｖ、ＯＦＦ時にＶ２となるようにセッ
トポイントを変更し、変調する電圧として制御を行うも
のである。
【００７５】即ち、素子のＯＮ時にカソード電圧Ｖｃ＝
０Ｖ、ゲート電圧Ｖｇ＝Ｖ１として、ＯＮ時のセットポ
イントを、図３の破線上に示した白抜き丸の位置から縦
軸に沿って実線上まで移動した位置に設定している。こ
れにより、ＯＮ時のカソード電極２とゲート電極４間の
電圧（Ｖｇ−Ｖｃ）が、（Ｖｇ−Ｖｃ）＝Ｖ１となっ
て、図２（ａ）に示す制御条件におけるＯＮ時のカソー
ド電極２とゲート電極４間の電圧（Ｖｇ−Ｖｃ）＝Ｖ１
−Ｖ２よりも大きくなるので、放出電流Ｉｅ量を大きく
することができる。また、この場合でも、ＯＦＦ時のカ
ソード電圧Ｖｃとゲート電圧Ｖｇの相対関係は、（Ｖｇ
−Ｖｃ）＜０となっている。
【００７６】なお、Ｅａを大きくしたことで問題が顕著
になるが、その影響は、ＥａとＥｇの比で説明される。
【００７７】図４（ａ）に、Eg／EaとIeの関係を示す。
【００７８】図４（ａ）の破線のグラフから明らかなよ
うに、Eg／Ea＞１００であれば、OFF時にVg―Vc＝0であ
る従来の駆動方式でもOFF時の（残留）放出電流Ieはほ
とんどゼロとなる。しかし、Eg／Eaが小さくなるに従っ
て、OFF時のIeが増え始める。
【００７９】一方、本発明の方式ではVg−Vc＜0にする
ことで、OFF時のIeは抑えられ、実線のグラフとなる。
【００８０】図４（ｂ）にON−OFFのコントラストを示
す。電子放出素子では、ON時に対するOFF時の放出電流I
eの比（Ie（OFF）／Ie（ON））は、望ましくは１／１０
００程度、また、最低でも１／１００程度に抑えること
が必要である。本発明の方式では、Eg／Eaが小さくなっ
ても、コントラスト（Ie（OFF）／Ie（ON））を低く抑
えることができる。
【００８１】従って、本発明の駆動によるコントラスト
低減の防止の効果は、Eg／Ea≦１００でより有効な方式
となる。
【００８２】また、カソード電圧Vc＝V2の設定は、電子
放出構造に依存している。図５（ａ）に素子の孔の形状
によるOFF時の（残留）電界および（残留）放出電流Ie
を示した。一番大きな残留電界が発生するのは、孔中央
部であり、その位置での電界を示した。
【００８３】素子形状としては、孔の開口幅ｗ１と孔の
深さｈ１の比で示したが、この比で孔形状をほぼ正規化
して考えることができる。
【００８４】ｗ１／ｈ１が大きくなるにつれ、、OFF時
にVg−Vc＝0である従来の駆動方式では、OFF時のIeが大
きくなる。一方、ｗ１／ｈ１＜１では、通常の駆動条件
でも、Ieがそれほど大きくなることはない。
【００８５】図５（ｂ）にON−OFFのコントラストを示
す。通常の駆動条件であるOFF時にVg−Vc＝0では、ｗ１
／ｈ１が大きくなりコントラストが低減する形状におい
ても、本発明の方式を採用することで、コントラストの
低減を防ぐことができる。
【００８６】また、本発明の駆動によるコントラスト低
減の防止の効果は、ｗ１／ｈ１≧１でより有効な方式と
なる。
【００８７】ここでは、アノード電圧Ｖａを大きくした
が、素子とアノード電極７間の電界を強めるには、素子
とアノード電極７間距離Ｈを縮めても同様である。した
がって、その場合にも、本実施の形態に係る電子放出素
子の制御方法は有効である。
【００８８】以上で用いられた本実施の形態に係る電子
放出素子では、電子放出層５とアノード電極７の間に歪
みが少なく平坦な電界が形成されるので、電子ビーム径
の広がりが小さい。即ち、電子ビーム径を小さくするこ
とができる。また、電子放出層５の材料として、低仕事
関数の材料を選択することで、素子の駆動電圧を低く設
定できる。
【００８９】また、本実施の形態に係る電子放出素子
は、積層を繰り返して製造される非常に単純な構成であ
り、製造プロセスが容易であり、歩留まり良く製造でき
る。
【００９０】図６は本実施の形態に係る電子放出素子の
一般的な製造方法を示す。以下、図６を参照して、本実
施の形態に係る電子放出素子の製造方法の一例を説明す
る。
【００９１】図６（ａ）に示すように、予め、その表面
を十分に洗浄した、石英ガラス、Ｎａ等の不純物含有量
を減少させたガラス、青板ガラス、シリコン基板等にス
パッタ法等によりＳｉＯ2を積層した積層体、アルミナ
等セラミックスの絶縁性基板のうち、いずれか一つを基
板１として用い、基板１上にカソード電極２を積層す
る。
【００９２】カソード電極２は一般的に導電性を有して
おり、蒸着法、スパッタ法等の一般的真空成膜技術、フ
ォトリソグラフィー技術により形成される。カソード電
極２の材料は、例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈ
ｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃ
ｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、Ｔｉ
Ｃ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化
物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，Ｇ
ｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化
物、Ｓｉ，Ｇｅ等の半導体、ダイヤモンドを分散した炭
素及び炭素化合物、有機高分子材料、アモルファスカー
ボン，グラファイト，ダイヤモンドライクカーボン，炭
素を主成分とするファイバー（カーボンナノチューブや
グラファイトナノファイバー）等から適宜選択される。
カソード電極２の厚さとしては、数十ｎｍから数ｍｍの
範囲で設定され、好ましくは数百ｎｍから数μｍの範囲
で選択される。
【００９３】次に、図６（ｂ）に示すように、カソード
電極２に続いて絶縁層３を堆積する。絶縁層３は、スパ
ッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法
で形成され、その厚さとしては、数ｎｍから数μｍの範
囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲
から選択される。望ましい材料としてはＳｉＯ2，Ｓｉ
Ｎ，Ａｌ2Ｏ3，ＣａＦ等の高電界に絶えられる耐圧の高
い材料が望ましい。
【００９４】更に、絶縁層３に続きゲート電極４を堆積
する。ゲート電極４は、カソード電極２と同様に導電性
を有しており、蒸着法、スパッタ法等の一般的真空成膜
技術、フォトリソグラフィー技術により形成される。ゲ
ート電極４の材料は、例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚ
ｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎ
ｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、
ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭
化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，
ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化
物、Ｓｉ，Ｇｅ等の半導体、有機高分子材料等から適宜
選択される。ゲート電極４の厚さとしては、数ｎｍから
数十μｍの範囲で設定され、好ましくは数ｎｍから数百
ｎｍの範囲で選択される。
【００９５】なお、カソード電極２及びゲート電極４
は、同一材料でも異種材料でも良く、また、同一形成方
法でも異種方法でも良い。
【００９６】次に、図６（ｃ）に示すように、フォトリ
ソグラフィー技術によりマスクパターン４１を形成す
る。
【００９７】そして、図６（ｄ）に示すように、各層
３，４の一部がカソード電極２から取り除かれて孔が形
成された積層構造が形成される。ただし、本エッチング
工程は、カソード電極２上で停止しても良いし、カソー
ド電極２の一部がエッチングされても良い。
【００９８】エッチング工程はそれぞれの各層３，４，
及び４１の材料に応じて、エッチング方法を選択すれば
良い。
【００９９】次に、図６（ｅ）に示すように、全面に電
子放出層５の材料を堆積し、孔の底面に電子放出層５を
形成する。５'はマスクパターン４１上に堆積された電
子放出層５の材料である。
【０１００】電子放出層５は蒸着法、スパッタ法、プラ
ズマＣＶＤ法等の一般的成膜技術などで形成される。電
子放出層５の材料は、低仕事関数の材料を選択するのが
好ましい。例えば、アモルファスカーボン，グラファイ
ト，ダイヤモンドライクカーボン，ダイヤモンドを分散
した炭素及び炭素化合物等から適宜選択される。好まし
くはより仕事関数の低いダイヤモンド薄膜、ダイヤモン
ドライクカーボン等が良い。電子放出層５の膜厚として
は、数ｎｍから数百ｎｍの範囲で設定され、好ましくは
数ｎｍから数十ｎｍの範囲で選択される。
【０１０１】これらの電子放出層５から電子を放出させ
るのに必要な電界をできるだけ低くできれば、駆動電圧
を下げられる。電子放出層５から電子を放出させるのに
必要な電界が５×１０7Ｖ／ｍ以下であれば、駆動電圧
は十数Ｖ程度に低減でき、好ましい。
【０１０２】次に、図６（ｆ）のようにマスクパターン
４１を剥離して、図１に示すような電子放出素子が完成
する。
【０１０３】素子に形成された孔の開口幅ｗ１は、素子
の電子放出特性に大きく依存する因子であり、素子を構
成する材料の特性、特に電子放出層５の仕事関数や膜
厚、素子の駆動電圧、その時に必要とする電子ビーム径
の形状により適宜設定される。通常、ｗ１は数百ｎｍか
ら数十μｍの範囲から選択される。なお、孔の形状は特
に定められるものではなく、矩形形状であってもよい。
【０１０４】また、孔の高さｈ１は、素子の電子放出特
性に依存するもうひとつの因子であり、電子放出に必要
な電界を与えるためには絶縁層３、電子放出層５の膜厚
によって適宜設定される。また、電子ビーム径の形状に
も関連している。
【０１０５】そして、孔の開口幅ｗ１と孔の高さｈ１
は、その絶対値と共にその比ｗ１／ｈ１が重要であり、
ｗ１／ｈ１によって、本実施の形態に係る電子放出素子
の制御方法の効果がより有効な範囲を定めることができ
る。特に、ｗ１／ｈ１≧１を満たすことが好適である。
【０１０６】さらに、本実施の形態に係る電子放出素子
の製造方法として、カソード電極２のパターンニング
後、電子放出層５を全面に形成し、エッチング工程で、
電子放出層５の上面でエッチングを停止させる場合もあ
る。また、ダイヤモンド薄膜、又はダイヤモンドライク
カーボン等を所望の場所に選択的に堆積する場合もあ
る。
【０１０７】また、素子構造を孔構造ではなく、それを
反転した凸構造とする場合もある。ここで言う凸構造
は、図１５に示した形態を指し、即ち、基板１上にゲー
ト電極４が配置され、このゲート電極４上に絶縁層３が
配置され、さらに、この絶縁層上にカソード電極２が配
置され、カソード電極２上に電子放出層５が配置される
形態を指す。図１５の例では、カソード電極２上に電子
放出層5を配置しているが、電子放出層５が十分に低抵
抗であれば、カソード電極を電子放出層が兼ねる形態に
することもできる。この凸構造の場合、ｗ１は、基板１
表面と実質的に平行な方向における、絶縁層３の幅であ
り、また、ｈ１はゲート電極４表面から電子放出層の表
面までの距離に相当する。この形態に係る電子放出素子
においても、ＯＦＦ時のゲートとカソード間の電圧Ｖｇ
−Ｖｃを０Ｖ未満とすることで、ｗ１／ｈ１の比がいず
れの場合においても、従来のＯＦＦ時の電圧（Ｖｇ−Ｖ
ｃ）が０Ｖである場合に比べて、ＯＦＦ時に放出される
電流を抑制できる。そして特に、本発明の制御方法の効
果がより有効な範囲としては、ｗ１／ｈ１≦１０を満た
すことが好ましく、さらには、ｗ１／ｈ１≦１を満たす
ことがより好ましい。
【０１０８】本実施の形態に係る電子放出素子の応用例
について以下に述べる。本実施の形態に係る電子放出素
子の複数個を基板上に配列し、例えば電子源あるいは画
像形成装置が構成できる。
【０１０９】また、電子源における電子放出素子の配列
については、種々のものが採用される。一例として、電
子放出素子をＸ方向及びＹ方向に行列状に複数個配し、
同じ行に配された複数の電子放出素子の電極の一方を、
Ｘ方向の配線に共通に接続し、同じ列に配された複数の
電子放出素子の電極の他方を、Ｙ方向の配線に共通に接
続した単純マトリクス配置がある。以下、単純マトリク
ス配置について詳述する。
【０１１０】図７、図８において、７１，８１は電子源
基板、７２，８２はＸ方向配線、７３，８３はＹ方向配
線である。また、図８において８４は本実施の形態に係
る電子放出素子である。
【０１１１】Ｘ方向配線８２は、Ｄｘ１，Ｄｘ２，…Ｄ
ｘｍのｍ本の配線からなり、真空蒸着法、印刷法、スパ
ッタ法等を用いて形成された導電性金属等で構成するこ
とができる。配線の材料、膜厚、幅は、適宜設計され
る。Ｙ方向配線８３は、Ｄｙ１，Ｄｙ２，…Ｄｙｎのｎ
本の配線からなり、Ｘ方向配線８２と同様に形成され
る。これらｍ本のＸ方向配線８２とｎ本のＹ方向配線８
３との間には、層間絶縁層（不図示）が設けられてお
り、両者を電気的に分離している（ｍ，ｎは、共に正の
整数）。
【０１１２】層間絶縁層（不図示）は、真空蒸着法、印
刷法、スパッタ法等を用いて形成されたＳｉＯ2等で構
成される。例えば、Ｘ方向配線８２を形成した基板８１
の全面或いは一部に所望の形状で形成され、特に、Ｘ方
向配線８２とＹ方向配線８３の交差部の電位差に耐え得
るように、膜厚、材料、製法が適宜設定される。Ｘ方向
配線８２とＹ方向配線８３は、それぞれ端子として外部
に引き出されている。
【０１１３】電子放出素子８４を構成するｍ本のＸ方向
配線８２は、カソード電極２をかねる場合もあり、ｎ本
のＹ方向配線８３は、ゲート電極４をかねる場合があ
り、層間絶縁層は絶縁層３をかねる場合がある。
【０１１４】Ｘ方向配線８２には、Ｘ方向に配列した電
子放出素子８４の行を、選択するための走査信号を印加
する不図示の走査信号印加手段が接続される。一方、Ｙ
方向配線８３には、Ｙ方向に配列した電子放出素子８４
の各列を入力信号に応じて、変調するための不図示の変
調信号発生手段が接続される。各電子放出素子に印加さ
れる駆動電圧は、当該素子に印加される走査信号と変調
信号の差の電圧として供給される。
【０１１５】なお、以上で説明した図８では電子放出素
子８４はＸ方向配線８２及びＹ方向配線８３から延びる
結線に接続されて設けられている。しかし、図７のよう
にＸ方向配線８２はカソード電極２をかね、Ｙ方向配線
８３はゲート電極４をかねて、Ｘ方向配線７２及びＹ方
向配線７３の交点に孔を形成し、孔の底に電子放出層５
を形成した電子放出素子を構成してもよい。
【０１１６】上記構成の電子源においては、単純なマト
リクス配線を用いて、個別の素子を選択し、独立に駆動
可能とすることができる。このような単純マトリクス配
置の電子源を用いて構成した画像形成装置について、図
９を用いて説明する。図９は、画像形成装置の一例を示
す模式図である。
【０１１７】図９において、８４は電子放出素子、７１
は電子放出素子を複数配した電子源基板、９１は電子源
基板８１を固定したリアプレート、９６はガラス基板９
３の内面に蛍光膜９４とメタルバック９５等が形成され
たフェースプレートである。９２は支持枠であり、該支
持枠９２には、リアプレート９１、フェースプレート９
６がフリットガラス等を用いて接続される。
【０１１８】外囲器（パネル）９８は、上述の如く、フ
ェースプレート９６、支持枠９２、リアプレート９１で
構成される。リアプレート９１は主に基板８１の強度を
補強する目的で設けられるため、基板８１自体で十分な
強度を持つ場合は別体のリアプレート９１は不要とする
ことができ、基板８１とリアプレート９１が一体構成の
部材であっても構わない。
【０１１９】支持枠９２の蛍光膜９４とメタルバック９
５とをその内側表面に配置したフェースプレート９６と
リアプレート９１と支持枠９２とが接合する接着面にフ
リットガラスを塗布し、フェースプレート９６と支持枠
９２とリアプレート９１とを、所定の位置で合わせ、固
定し、加熱して焼成し封着する。
【０１２０】焼成し封着する加熱手段は、赤外線ランプ
等を用いたランプ加熱、ホットプレート等、種々のもの
が採用でき、これらに限定されるものではない。
【０１２１】外囲器９８を構成する複数の部材を加熱接
着する接着材料は、フリットガラスに限るものではな
く、封着工程後、充分な真空雰囲気を形成できる材料で
あれば、種々の接着材料を採用することができる。
【０１２２】上述した外囲器９８は、本発明の一実施態
様であり、限定されるものではなく、種々のものが採用
できる。
【０１２３】他の例として、基板８１に直接支持枠９２
を封着し、フェースプレート９６、支持枠９２及び基板
８１で外囲器９８を構成しても良い。また、フェースプ
レート９６、リアプレート９１間に、スペーサとよばれ
る不図示の支持体を設置することにより、大気圧に対し
て十分な強度をもつ外囲器７８を構成することもでき
る。
【０１２４】図１０はフェースプレート９６に形成され
た蛍光膜９４を示す模式図である。蛍光膜９４は、モノ
クロームの場合は蛍光体１０５のみから構成することが
できる。カラーの蛍光膜９４の場合は、ブラックストラ
イプ，ブラックマトリクス等と呼ばれる黒色導電材１０
６と蛍光体１０５とから構成することができる。
【０１２５】ブラックストライプ、ブラックマトリクス
を設ける目的は、カラー表示の場合、必要となる三原色
蛍光体の各蛍光体１０５間の塗り分け部を黒くすること
で混色等を目立たなくすることと、蛍光膜９４における
外光反射によるコントラストの低下を抑制することにあ
る。ブラックストライプの材料としては、通常用いられ
ている黒鉛を主成分とする材料の他、導電性があり、光
の透過及び反射が少ない材料を用いることができる。
【０１２６】ガラス基板９３に蛍光体を塗布する方法
は、モノクローム、カラーによらず、沈澱法、印刷法等
が採用できる。蛍光膜９４の内面側には、通常メタルバ
ック９５が設けられる。
【０１２７】メタルバック９５を設ける目的は、蛍光体
１０５の発光の内面側への光をフェースプレート９６側
へ鏡面反射させることにより輝度を向上させること、電
子ビーム加速電圧を印加するための電極として作用させ
ること、外囲器７８内で発生した負イオンの衝突による
ダメージから蛍光体１０５を保護すること等である。
【０１２８】メタルバック９５は、蛍光膜９４作製後、
蛍光膜９４の内面側表面の平滑化処理（通常、「フィル
ミング」と呼ばれる。）を行い、その後Ａｌを真空蒸着
等を用いて堆積させることで作製できる。
【０１２９】フェースプレート９６には、更に蛍光膜９
４の導電性を高めるため、蛍光膜９４の外面側に透明電
極（不図示）を設けてもよい。
【０１３０】本実施の形態においては、電子放出素子８
４の直上に電子ビームが到達するため、電子放出素子８
４の直上に蛍光膜９４が配置されるように、位置合わせ
されて構成される。
【０１３１】次に、封着工程を施した外囲器（パネル）
９８を封止する真空封止工程について説明する。
【０１３２】真空封止工程は、外囲器（パネル）９８を
加熱して、８０〜２５０℃に保持しながら、イオンポン
プ，ソープションポンプ等の排気装置によりの排気管
（不図示）を通じて排気し、有機物質の十分少ない雰囲
気にした後、排気管をバーナーで熱して溶解させて封じ
きる。
【０１３３】外囲器９８の封止後の圧力を維持するため
に、ゲッター処理を行なうこともできる。これは、外囲
器９８の封止を行う直前あるいは封止後に、抵抗加熱あ
るいは高周波加熱等を用いた加熱により、外囲器９８内
の所定の位置（不図示）に配置されたゲッターを加熱
し、蒸着膜を形成する処理である。ゲッターは通常Ｂａ
等が主成分であり、該蒸着膜の吸着作用により、外囲器
９８内の雰囲気を維持するものである。
【０１３４】以上の工程によって製造された単純マトリ
クス配置の電子源を用いて構成した画像形成装置は、各
電子放出素子８４に、Ｘ方向配線８２及びＹ方向配線８
３がそれぞれ引き出された容器外端子Ｄｏｘ１〜Ｄｏｘ
ｍ、Ｄｏｙ１〜Ｄｏｙｎ（それぞれ、Ｄｘ１〜Ｄｘｍ、
Ｄｙ１〜Ｄｙｎの各配線に対応）を介して電圧を印加す
ることにより、電子放出が生ずる。
【０１３５】高圧端子９７を介してメタルバック９５あ
るいは透明電極（不図示）に高圧を印加し、電子ビーム
を加速する。
【０１３６】加速された電子は、蛍光膜９４に衝突し、
発光が生じて画像が形成される。
【０１３７】図１１は画像形成装置でＮＴＳＣ方式のテ
レビ信号に応じて表示を行うための駆動回路の一例を示
すブロック図である。
【０１３８】走査回路１１０２について説明する。走査
回路１１０２は、内部にｍ個のスイッチング素子を備え
たもので（図中、Ｓ１乃至Ｓｍで模式的に示している）
ある。各スイッチング素子は、直流電圧源Ｖｘ１の出力
電圧もしくは直流電圧源Ｖｘ２のいずれか一方を選択
し、画像形成装置としての表示パネル１１０１の端子Ｄ
ｏｘ１乃至Ｄｏｘｍと電気的に接続される。
【０１３９】Ｓ１乃至Ｓｍの各スイッチング素子は、制
御回路１１０３が出力する制御信号Ｔｓｃａｎに基づい
て動作するものであり、例えばＦＥＴのようなスイッチ
ング素子を組み合わせることにより構成することができ
る。
【０１４０】直流電圧源Ｖｘ１，Ｖｘ２は、本実施の形
態の場合には前述の本実施の形態に係る電子放出素子の
特性に基づき設定されている。
【０１４１】制御回路１１０３は、外部より入力する画
像信号に基づいて適切な表示が行なわれるように各部の
動作を整合させる機能を有する。制御回路１１０３は、
同期信号分離回路１１０６より送られる同期信号Ｔｓｙ
ｎｃに基づいて、各部に対してＴｓｃａｎ、Ｔｓｆｔ、
及びＴｍｒｙの各制御信号を発生させる。
【０１４２】同期信号分離回路１１０６は、外部から入
力されるＮＴＳＣ方式のテレビ信号から同期信号成分と
輝度信号成分とを分離するための回路で、一般的な周波
数分離回路（フィルタ）等を用いて構成できる。
【０１４３】同期信号分離回路１１０６により分離され
た同期信号は、垂直同期信号と水平同期信号より成る
が、ここでは説明の便宜上Ｔｓｙｎｃ信号として図示し
た。また、テレビ信号から分離された画像の輝度信号成
分は便宜上ＤＡＴＡ信号と表した。ＤＡＴＡ信号はシフ
トレジスタ１１０４に入力される。
【０１４４】シフトレジスタ１１０４は、時系列的にシ
リアルに入力されるＤＡＴＡ信号を、画像の１ライン毎
にシリアル／パラレル変換するためのもので、制御回路
１１０３より送られる制御信号Ｔｓｆｔに基づいて動作
する（即ち、制御信号Ｔｓｆｔはシフトレジスタ１１０
４のシフトクロックであるということもできる。）。
【０１４５】シリアル／パラレル変換された画像１ライ
ン分（電子放出素子ｎ素子分の駆動データに相当）のデ
ータは、Ｉｄ１乃至Ｉｄｎのｎ個の並列信号としてシフ
トレジスタ１１０４から出力される。
【０１４６】ラインメモリ１１０５は、画像１ライン分
のデータを必要時間の間だけ記憶するための記憶装置で
あり、制御回路１１０３より送られる制御信号Ｔｍｒｙ
に従って適宜Ｉｄ１乃至Ｉｄｎの内容を記憶する。記憶
された内容は、Ｉｄ'１乃至Ｉｄ'ｎとして出力され、変
調信号発生器１１０７に入力される。
【０１４７】変調信号発生器１１０７は、画像データＩ
ｄ'１乃至Ｉｄ'ｎの各々に応じて本実施の形態に係る電
子放出素子の各々を適切に駆動変調するための信号源で
あり、その出力信号は、端子Ｄｏｙ１乃至Ｄｏｙｎを通
じて表示パネル１１０１内の本実施の形態に係る電子放
出素子に印加される。
【０１４８】本素子にパルス状の電圧を印加する場合、
例えば電子放出閾値以下の電圧を印加しても電子放出は
生じないが、電子放出閾値以上の電圧を印加する場合に
は電子ビームが出力される。その際、パルスの波高値Ｖ
ｍを変化させる事により出力電子ビームの強度を制御す
ることが可能である。また、パルスの幅Ｐｗを変化させ
ることにより出力される電子ビームの電荷の総量を制御
する事が可能である。
【０１４９】したがって、入力信号に応じて、電子放出
素子を変調する方式としては、電圧変調方式、パルス幅
変調方式等が採用できる。
【０１５０】電圧変調方式を実施するに際しては、変調
信号発生器１１０７として、一定長さの電圧パルスを発
生し、入力されるデータに応じて適宜パルスの波高値を
変調するような電圧変調方式の回路を用いることができ
る。
【０１５１】パルス幅変調方式を実施するに際しては、
変調信号発生器１１０７として、一定の波高値の電圧パ
ルスを発生し、入力されるデータに応じて適宜電圧パル
スの幅を変調するようなパルス幅変調方式の回路を用い
ることができる。
【０１５２】シフトレジスタ１１０４やラインメモリ１
１０５は、デジタル信号式あるいはアナログ信号式のも
のを採用できる。画像信号のシリアル／パラレル変換や
記憶が所定の速度で行なわれれば良いからである。
【０１５３】デジタル信号式を用いる場合には、同期信
号分離回路１１０６の出力信号ＤＡＴＡをデジタル信号
化する必要があるが、これには同期信号分離回路１１０
６の出力部にＡ／Ｄ変換器を設ければ良い。これに関連
してラインメモリ１１０５の出力信号がデジタル信号か
アナログ信号かにより、変調信号発生器１１０７に用い
られる回路が若干異なったものとなる。
【０１５４】即ち、デジタル信号を用いた電圧変調方式
の場合、変調信号発生器１１０７には、例えばＤ／Ａ変
換回路を用い、必要に応じて増幅回路等を付加する。パ
ルス幅変調方式の場合、変調信号発生器１１０７には、
例えば高速の発振器および発振器の出力する波数を計数
する計数器（カウンタ）及び計数器の出力値と前記メモ
リの出力値を比較する比較器（コンパレータ）を組み合
せた回路を用いる。必要に応じて、比較器の出力するパ
ルス幅変調された変調信号を本実施の形態に係る電子電
子放出素子の駆動電圧にまで電圧増幅するための増幅器
を付加することもできる。
【０１５５】アナログ信号を用いた電圧変調方式の場合
には、変調信号発生器１１０７には、例えばオペアンプ
等を用いた増幅回路を採用でき、必要に応じてレベルシ
フト回路等を付加することもできる。パルス幅変調方式
の場合には、例えば、電圧制御型発振回路（ＶＣＯ）を
採用でき、必要に応じて本実施の形態に係る電子電子放
出素子の駆動電圧まで電圧増幅するための増幅器を付加
することもできる。
【０１５６】図１２（ａ）にパルス幅変調で制御する場
合のタイミングチャートの一例を示す。
【０１５７】駆動状態（ＯＮ状態）においては、アノー
ド電圧Ｖａは一定に保たれる。端子Ｄｏｘ１乃至Ｄｏｘ
ｍは、カソード電極に接続され、走査信号として、順次
信号が与えられ、直流電圧源Ｖｘ１，Ｖｘ２のいずれか
の電圧が選択される。また、Ｄｏｙ１乃至Ｄｏｙｎは、
ゲート電極に接続され、順次変調信号が与えられ、０Ｖ
又はＶｙ１の電圧が選択される。
【０１５８】図１２（ｂ）に単純マトリクス制御の電圧
の印加による各電子放出素子の駆動電圧の一例を示し
た。
【０１５９】図１２（ｂ）に示すように、選択的にＯＮ
される素子以外のＯＦＦされる全ての素子で、（Ｖｇ−
Ｖｃ）＜０となり、本実施の形態に係る電子放出素子の
制御方法で制御されている。
【０１６０】ここで述べた画像形成装置の構成は、本実
施の形態に係る画像形成装置の一例であり、本発明の技
術思想に基づいて種々の変形が可能である。入力信号に
ついては、ＮＴＳＣ方式を挙げたが入力信号はこれに限
られるものではなく、ＰＡＬ，ＳＥＣＡＭ方式等の他、
これよりも、多数の走査線からなるＴＶ信号（例えば、
ＭＵＳＥ方式をはじめとする高品位ＴＶ）方式をも採用
できる。
【０１６１】また、表示装置の他、感光性ドラム等を用
いて構成された光プリンタとしての画像形成装置等とし
ても用いることができる。
【０１６２】
【実施例】以下、本実施の形態についての実施例を詳細
に説明する。
【０１６３】［第１の実施例］図１に本実施例により作
製した電子放出素子の平面図、断面図の一例を、図６に
本実施例の電子放出素子の製造方法の一例を示す。以下
に、本実施例の電子放出素子の製造工程を詳細に説明す
る。
【０１６４】（工程１）まず、図６（ａ）に示すよう
に、基板１に石英を用い、十分洗浄を行った後、スパッ
タ法によりカソード電極２として厚さ３００ｎｍのＴａ
を形成した。
【０１６５】（工程２）次に、図６（ｂ）に示すよう
に、絶縁層３として厚さ６００ｎｍのＳｉＯ2、ゲート
電極４として厚さ１００ｎｍのＴａをこの順で堆積し
た。
【０１６６】（工程３）次に、図６（ｃ）に示すよう
に、フォトリソグラフィーで、ポジ型フォトレジスト
（ＡＺ１５００／クラリアント社製）のスピンコーティ
ング、フォトマスクパターンを露光し、現像し、マスク
パターン４１を形成した。
【０１６７】（工程４）図６（ｄ）に示すように、マス
クパターン４１をマスクとして、Ｔａのゲート電極４及
びＳｉＯ2の絶縁層３をＣＦ4ガスを用いてそれぞれドラ
イエッチングし、カソード電極２で停止させ、開口幅ｗ
１が３μｍの円形の孔を形成した。
【０１６８】（工程５）続いて図６（ｅ）に示すよう
に、プラズマＣＶＤ法でダイヤモンドライクカーボンを
全面に１００ｎｍ程度堆積した。これにより、孔の底に
ダイヤモンドライクカーボンの電子放出層５が形成され
た。反応ガスはＣＨ4ガスを用いた。５'はマスクパター
ン４１上に堆積した電子放出層５の材料としてのダイヤ
モンドライクカーボンである。
【０１６９】（工程６）図６（ｆ）に示すように、マス
クパターン４１を完全に除去し、本実施例の電子放出素
子を完成させた。この素子では、孔の深さｈ１は５００
ｎｍとなった。
【０１７０】以上のようにして作製した電子放出素子
を、図１（ａ）のように、アノード電極７をＨ＝２ｍｍ
として配置して、図２（ａ）で示す制御を行った。素子
の駆動に伴って付与される電圧は、Ｖａ＝１０ｋＶ、Ｖ
１＝２０Ｖ、Ｖ２＝２Ｖとした。また、比較例１とし
て、Ｖ１＝２０Ｖ、Ｖ２＝０Ｖとした場合を考える。
【０１７１】ここで、アノード電極７として蛍光体を塗
布した電極を用い、電子ビームのサイズを観察した。こ
こで言う電子ビームサイズとは、発光した蛍光体のピー
ク輝度の１０％の領域までのサイズとした。
【０１７２】その結果、電子放出素子のＯＮ時の電子ビ
ーム径は、本実施例及び比較例１の両者とも変わらず、
φ１５０μｍとなった。
【０１７３】しかし、比較例１では、ＯＦＦ時の放出電
流ＩｅはＯＮ時の１／６が残留し、ＯＦＦ時にも蛍光体
での発光が確認された。それに対し、本実施例では、Ｏ
ＦＦ時の電子放出電流ＩｅはＯＮ時の１／１００以下と
なり、蛍光体での発光も確認されなかった。
【０１７４】本発明におけるＥｇ＝１８Ｖ／０．５μｍ
＝３．６×１０7Ｖ／ｍであり、Ｅａ＝１０ｋＶ／２ｍ
ｍ＝５×１０6Ｖ／ｍであり、Ｅｇ／Ｅａ＝７．２であ
る。
【０１７５】したがって、本実施例は、電子放出素子を
有効に制御できる電界の条件である。
【０１７６】［第２の実施例］第２の実施例を示し、本
実施の形態に係る他の制御方法を説明する。
【０１７７】電子放出素子は第１の実施例と同様の図１
に示す素子を使用した。さらに、素子とアノード電極７
間距離Ｈは１ｍｍに、アノード電圧Ｖａ＝１５ｋＶに変
更した。
【０１７８】本実施例では、図２（ｂ）で示す制御を行
った。また、比較例２として、第１の実施例での比較例
１と同様に、Ｖ１＝１５Ｖ、Ｖ２＝０Ｖとした。
【０１７９】本実施例の構成では、素子とアノード電極
７間の電界は、第１の実施例の３倍になっている。
【０１８０】第１の実施例と同様にＶ２＝２Ｖとする
と、ＯＦＦ時の電子放出電流Ｉｅが残留したためにＶ２
＝４Ｖと設定した。一方、ＯＮ時のＶ１＝１６Ｖとして
も十分なＩｅが確保でき、ＯＦＦ時の電子放出電流Ｉｅ
はＯＮ時の１／１００以下になったまた、比較例２とし
て、Ｖ１＝１６Ｖ、Ｖ２＝０Ｖとしたところ、比較例２
のＯＦＦ時の放出電流ＩｅはＯＮ時の１／４が残留し、
第１の実施例の比較例１と比べてもさらに悪くなった。
【０１８１】これにより、ＯＮ時の駆動電圧Ｖｇ−Ｖｃ
＝１２Ｖとなり、実効的な駆動電圧が第１の実施例に比
べて低減することができた。
【０１８２】また、本実施例の電子ビーム径はφ１３０
μｍと、第１の実施例に比べ小さくなった。
【０１８３】本実施例では、Ｅｇ＝１２Ｖ／０．５μｍ
＝２．４×１０7Ｖ／ｍであり、Ｅａ＝１５ｋＶ／２ｍ
ｍ＝７．５×１０6Ｖ／ｍであり、Ｅｇ／Ｅａ＝３．２
である。
【０１８４】［第３の実施例］第２の実施例の電子放出
素子を図７で示すマトリクス配線の電子源とし、図９で
示す画像形成装置とした。そして、図１１に示す駆動回
路を構成し、図１２で示す制御を行った。即ち、Ｖｘ１
＝４Ｖ、Ｖｘ２＝２０Ｖ、Ｖｙ１＝１６Ｖと設定して行
った。また、第２の実施例と同様に、比較例３として、
Ｖ１＝１６Ｖ、Ｖ２＝０Ｖとし、ＯＦＦ時の電圧がＶｇ
＝Ｖｃ＝０Ｖとして単純マトリクス配線された装置を制
御して、比較を行った。
【０１８５】電子放出素子の画素サイズは、Ｘ＝１５０
μｍ、Ｙ＝１５０μｍのピッチで配置した。素子上方に
は蛍光膜７４を配置した。この結果、比較例３ではコン
トラストの低下し、全体があかるくボケた画像形成装置
となったが、本実施例に係る画像形成装置では、ＯＦＦ
状態の画素は発光せずコントラストが十分な画像形成装
置が形成できた。
【０１８６】図１２（ｂ）に示したように、マトリクス
駆動では、ＯＮとなる素子のラインに半選択と呼ばれる
条件が設定される。このマトリクス駆動の場合、半選択
においても、素子がＯＦＦ状態であれば、これまでの素
子の制御方法が適用できる。本実施例で示した条件で
は、ＯＦＦ状態の素子では、（Ｖｇ−Ｖｃ）＜０となっ
ている。
【０１８７】［第４の実施例］次に、第４の実施例を示
す。本実施例では、図１の素子を電子放出層５をダイヤ
モンド膜として作製した。素子の作製方法については、
第１の実施例に準じ、適宜、電極材料、及び製造方法を
変更した。
【０１８８】第１の実施例と同様にアノード電極７をＨ
＝２ｍｍとして配置して、図２（ａ）で示した制御を、
Ｖａ＝１０ｋＶ、Ｖ１＝１５Ｖ、Ｖ２＝２Ｖで行ったと
ころ、第１の実施例と同様の放出電流Ｉｅの制御が可能
となり、駆動電圧を第１の実施例に比べ低減することが
可能となった。
【０１８９】［第５の実施例］次に、第５の実施例を示
す。本実施例では、図１に示す電子放出素子の孔の構造
を変えた。作製方法は第１の実施例と同じである。
【０１９０】電子放出素子の孔の開口幅ｗ１＝５μｍと
変更し、孔の深さｈ１＝５００ｎｍは第１の実施例と同
じとした。
【０１９１】さらに第１の実施例と同様にアノード電極
７をＨ＝２ｍｍとして配置して、Ｖａ＝１０ｋＶとし、
図２（ａ）で示す制御を行った。第１の実施例と同様の
ＯＮ−ＯＦＦコントラストの得られる条件を探索したと
ころ、Ｖ１＝１９Ｖ、Ｖ２＝４Ｖであった。
【０１９２】これは、本実施例では、第１の実施例に比
べｗ１／ｈ１が大きいために、アノード電極７からの電
界が残留しやすい。したがって、Ｖ２を第２の実施例の
アノード電圧Ｖａを高くした場合と同様に、Ｖ１は低く
できるが、Ｖ２は幾分大きく設定するのがよい。
【０１９３】図５はｗ１／ｈ１の違いによる残留電界強
度Ｅａである。ｗ１／ｈ１＜１であれば、素子のＯＦＦ
状態でＶｃ＝Ｖｇ＝０Ｖとしても、残留電界がほとんど
０になり、本実施の形態に係る電子放出素子の制御方法
による残留電界の抑制の効果は少なくなる。
【０１９４】ただし、その場合でも、本実施の形態に係
る電子放出素子の制御方法が悪影響を及ぼすことはなく
適用可能である。
【０１９５】［第６の実施例］第６の実施例を図１３に
示す。本実施例では、電子放出素子の電子放出構造を変
更した一例を示した。
【０１９６】図１３（ａ）は、電子放出層５が絶縁層３
の下部に積層されているものである。本構成では、図１
の構成と全く同様の制御が可能となる。
【０１９７】図１３（ｂ），図１３（ｃ）は、２層のカ
ソード電極２ａ，２ｂが形成され、電子放出層５の表面
がカソード電極２ｂより基板１側に凹んだ凹部となって
形成されている。本構成では、孔内の電位分布が変わ
り、電子ビーム径の縮小に効果がある。また、本実施例
でも、本実施の形態に係る電子放出素子の制御方法を適
用することで、同様の効果がある。
【０１９８】［第７の実施例］第７の実施例を図１４に
示す。本実施例は、電子放出素子の他の構成例を示して
いる。
【０１９９】図１４（ａ）には、孔構造が複数あるもの
であり、図１４（ｂ）は、孔構造の開口形状が、矩形形
状をしたものである。
【０２００】図１４（ａ），（ｂ）のいずれも、第１の
実施例に比べて電子放出面積を増やす効果がある。
【０２０１】本実施例の形態では、構造によってはこれ
までの実施例と電界が異なってしまうが、本実施の形態
に係る電子放出素子の制御方法で駆動電圧の条件を適宜
変えることで、これまでの実施例と同様の効果がある。
【０２０２】［第８の実施例］第８の実施例を図１５に
示す。図１５（ａ）は断面図、図１５（ｂ）は上から見
た平面図である。
【０２０３】本実施例は孔構造ではなく、基板１上のゲ
ート電極４に絶縁層３を介してカソード電極２を積層し
た凸構造を有しており、そのカソード電極２上の最上部
に電子放出層５が形成されている。
【０２０４】電子放出素子を構成する材質は、第１の実
施例に準じ、カソード電極２の幅ｗ１＝３μｍとした。
ただし、膜厚は、カソード電極２は１００ｎｍ、絶縁層
３は５００ｎｍ、ゲート電極４は２μｍとした。また、
電子放出層５は、カソード電極２上部の全面に配置する
のではなくｗ２なる幅、本実施例では２μｍとした。
【０２０５】本実施例では、ゲート電極４は、絶縁層３
を介して下部に存在するが、ゲート電極とカソード電極
間に印加する電位を実施例１と同様にすれば、実施例１
と同様の効果が得られる。
【０２０６】したがって、第１の実施例と同様の条件に
おいて、Ｖ１＝１８Ｖ、Ｖ２＝４Ｖで良好な制御が行わ
れることが確認できた。
【０２０７】また、図１６（ａ）に、本実施例の凸構造
の電子放出素子でのＶｇ−Ｖｃ＝０Ｖでの残留電界を示
した。図４で示した孔構造の場合と違い、凸構造では、
ｗ１／ｈ１を小さくすればするほど、残留する電界が強
くなる。また、図１６（ｂ）に示す様に、ＯＦＦ時のコ
ントラストについて考察すると、本発明の駆動方法（図
１６（ｂ）中の実線）を用いた場合には、従来の駆動方
法（図１６（ｂ）中の破線）に比べて、ｗ１/ｈ１がい
ずれの場合においても、顕著な効果が見られた。
【０２０８】このため、本実施例の凸構造の電子放出素
子では、ｗ１／ｈ１がいずれの場合においても、従来の
駆動方法に比べて効果を有するが、特にはｗ１／ｈ１≦
１０を満たすことが好適であり、さらにはｗ１／ｈ１≦
１を満たすことが好ましい。
【０２０９】さらに、本実施例では、ｗ１／ｈ１＝０．
５（ｗ１＝０．２５μｍ、ｈ１＝０．５μｍ）では、Ｖ
ｇ＝５Ｖでも、電子放出する条件となった。
【０２１０】以上説明したように、本発明では、電子放
出素子の停止状態での電子放出が効果的に抑制できる。
このため、電子ビーム径が小さく、電子放出面積が大き
く、製造プロセスが容易で、低電圧で駆動でき、高効率
な電子放出が可能な電子放出素子を良好に制御すること
ができる。
【０２１１】また、このような電子放出素子を電子源や
画像形成装置に適用すると、性能に優れた電子源及びコ
ントラストの低下が起こらない画像形成装置を実現でき
る。
【発明の効果】以上説明したように、本発明によれば、
カソード電極とゲート電極間に形成される停止状態での
電界が駆動状態での電界と反転し、アノード電極に向か
う電界強度を容易に下げることができ、電子放出が効果
的に抑制されるので、電子放出の停止を良好に行える電
子放出素子、電子源および画像形成装置の駆動方法、そ
のような駆動を実現する電子源及び画像形成装置の駆動
回路、並びにこの駆動回路を有する電子源および画像形
成装置を提供することができる。
【図面の簡単な説明】
【図１】 図１（ａ），（ｂ）は実施の形態に係る電子
放出素子の構成を示す図である。
【図２】 図２（ａ），（ｂ）は実施の形態に係る電子
放出素子の制御方法を示す図である。
【図３】 図３は実施の形態に係る電子放出素子の駆動
条件を説明する図である。
【図４】 図４（ａ），（ｂ）は実施の形態に係る電子
放出素子の駆動条件を説明する図である。
【図５】 図５（ａ），（ｂ）は実施の形態に係る電子
放出素子の駆動条件を説明する図である。
【図６】 図６は実施の形態に係る電子放出素子の製造
方法の一例を示す図である。
【図７】 図７は実施の形態に係る電子源の一例を示す
図である。
【図８】 図８は実施の形態に係る単純マトリクス配置
の電子源を示す概略構成図である。
【図９】 図９は実施の形態に係る単純マトリクス配置
の電子源を用いた画像形成装置を示す概略構成図であ
る。
【図１０】 図１０（ａ），（ｂ）は実施の形態に係る
画像形成装置における蛍光膜を示す図である。
【図１１】 図１１は実施の形態に係る画像形成装置の
駆動回路の一例を示すブロック図である。
【図１２】 図１２は実施の形態に係る制御におけるタ
イミングチャートの一例及び駆動電圧の一例を示す図で
ある。
【図１３】 図１３は第６の実施例に係る電子放出素子
を示す図である。
【図１４】 図１４は第７の実施例に係る電子放出素子
を示す図である。
【図１５】 図１５は第８の実施例に係る電子放出素子
を示す図である。
【図１６】 図１６（ａ），（ｂ）は第８の実施例に係
る電子放出素子の特性を説明する図である。
【図１７】 図１７は従来の画像形成装置の制御方法の
一例を模式的に示した図である。
【符号の説明】
１ 基板 ２，２ａ，２ｂ カソード電極 ４ ゲート電極 ５ 電子放出層 ６ 電極 ７ アノード電極 ８ 高圧電源 ７１，８１ 電子源基板 ７２，８２ Ｘ方向配線 ７３，８３ Ｙ方向配線 ８４ 電子放出素子 ９１ リアプレート ９２ 支持枠 ９３ ガラス基板 ９４ 蛍光膜 ９５ メタルバック ９６ フェースプレート ９７ 高圧端子 ９８ 外囲器 １０５ 蛍光体 １０６ 黒色導電体 １１０１ 表示パネル １１０２ 走査回路 １１０３ 制御回路 １１０４ シフトレジスタ １１０５ ラインメモリ １１０６ 同期信号分離回路 １１０７ 変調信号発生器
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｊ 29/04 Ｈ０１Ｊ 31/12 Ｃ 31/12 1/30 Ｆ (72)発明者 野村 和司 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 Ｆターム(参考） 5C031 DD17 DD19 5C036 EE05 EF01 EF06 EF09 EG48 5C080 AA18 BB05 DD03 EE28 JJ04 JJ05 JJ06

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 アノード電極に対向して配置される電子
    源の駆動方法であって、 前記電子源は、カソード電極およびゲート電極と、前記
    カソード電極上に配置された電子放出膜と、を有する電
    子放出素子を複数有しており、 前記カソード電極に印加されるカソード電圧をＶｃと
    し、前記ゲート電極に印加されるゲート電圧をＶｇとし
    た際に、 前記複数の電子放出素子の中で、電子を放出させる電子
    放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加
    し、 前記複数の電子放出素子の中で、前記電子を放出させる
    電子放出素子以外の電子放出素子には、（Ｖｇ−Ｖｃ）
    ＜０を満たす電圧を印加する電子源の駆動方法。
  2. 【請求項２】 アノード電極に対向して配置される電子
    放出素子の駆動方法であって、 前記電子放出素子は、カソード電極上に絶縁層を介して
    配置されたゲート電極と、前記絶縁層および前記ゲート
    電極に配置された開口内の前記カソード電極上に配置さ
    れた電子放出膜と、を有しており、 前記カソード電極に印加されるカソード電圧をＶｃと
    し、前記ゲート電極に印加されるゲート電圧をＶｇとし
    た際に、 前記電子放出素子から電子を放出させる際には、（Ｖｇ
    −Ｖｃ）＞０を満たす電圧を印加し、 前記電子放出素子から電子を放出させない際には、、
    （Ｖｇ−Ｖｃ）＜０を満たす電圧を印加する電子放出素
    子の駆動方法。
  3. 【請求項３】 アノード電極に対向して配置される電子
    放出素子の駆動方法であって、 前記電子放出素子は、カソード電極およびゲート電極
    と、前記カソード電極上に配置された電子放出膜と、を
    有しており、 前記カソード電極に印加されるカソード電圧をＶｃと
    し、前記ゲート電極に印加されるゲート電圧をＶｇと
    し、前記アノード電極に印加されるアノード電圧をＶａ
    とし、前記ゲート電極と前記カソード電極との間隔をｈ
    とし、前記アノード電極と前記電子放出素子との間隔を
    Ｈとした際に、[（Ｖｇ−Ｖｃ）／ｈ]／（Ｖａ／Ｈ）≦
    １００を満たし、 前記電子放出素子から電子を放出させる際には、（Ｖｇ
    −Ｖｃ）＞０を満たす電圧を印加し、 前記電子放出素子から電子を放出させない際には、、
    （Ｖｇ−Ｖｃ）＜０を満たす電圧を印加する電子放出素
    子の駆動方法。
  4. 【請求項４】 アノード電極に対向して配置される電子
    放出素子の駆動方法であって、 前記電子放出素子は、ゲート電極上に絶縁層を介して配
    置されたカソード電極と、前記カソード電極上に配置さ
    れた電子放出膜と、を有しており、 前記カソード電極に印加されるカソード電圧をＶｃと
    し、前記ゲート電極に印加されるゲート電圧をＶｇとし
    た際に、 前記電子放出素子から電子を放出させる際には、（Ｖｇ
    −Ｖｃ）＞０を満たす電圧を印加し、 前記電子放出素子から電子を放出させない際には、、
    （Ｖｇ−Ｖｃ）＜０を満たす電圧を印加する電子放出素
    子の駆動方法。
  5. 【請求項５】 前記アノード電極に印加されるアノード
    電圧をＶａとし、前記カソード電極と前記アノード電極
    間の距離をＨとし、前記カソード電極と前記ゲート電極
    間の距離をｈとして、 前記電子放出素子から電子を放出させる際の、前記カソ
    ード電極と前記ゲート電極間の平均的な電界強度をＥｇ
    ＝（Ｖｇ−Ｖｃ）／ｈとし、 電子放出素子と前記アノード電極間の平均的な電界強度
    をＥａ＝Ｖａ／Ｈとしたとき、 Ｅｇ／Ｅａ≦１００を満たす請求項１に記載の電子源の
    駆動方法。
  6. 【請求項６】 前記アノード電極に印加されるアノード
    電圧をＶａとし、前記カソード電極と前記アノード電極
    間の距離をＨとし、前記カソード電極と前記ゲート電極
    間の距離をｈとして、 前記電子放出素子から電子を放出させる際の、前記カソ
    ード電極と前記ゲート電極間の平均的な電界強度をＥｇ
    ＝（Ｖｇ−Ｖｃ）／ｈとし、 電子放出素子と前記アノード電極間の平均的な電界強度
    をＥａ＝Ｖａ／Ｈとしたとき、Ｅｇ／Ｅａ≦１０を満た
    す請求項１に記載の電子源の駆動方法。
  7. 【請求項７】 前記カソード電極と前記ゲート電極が絶
    縁層を介して積層されており、 前記電子放出膜は略平坦であり、 そして、前記電子放出膜は前記アノード電極に略平行に
    配されている請求項１、５〜６のいずれかに記載の電子
    源の駆動方法。
  8. 【請求項８】 前記ゲート電極および前記絶縁層に、幅
    がｗ１の開口が配置されており、 前記開口内に前記電子放出膜が配されており、 前記開口の深さをｈ１とした時、 ｗ１／ｈ１≧１である請求項７記載の電子源の駆動方
    法。
  9. 【請求項９】 前記電子放出膜の電子放出に必要な電界
    が５×１０7Ｖ／ｍ以下であって、 前記アノード電極に印加されるアノード電圧をＶａと
    し、前記カソード電極と前記アノード電極間の距離をＨ
    とした際に、Ｅａ＝Ｖａ／Ｈが、５×１０6Ｖ／ｍ以上
    である請求項１、５〜８のいずれかに記載の電子源の駆
    動方法。
  10. 【請求項１０】 前記電子放出膜が、ダイヤモンドある
    いはダイヤモンドライクカーボンからなる膜である請求
    項１、５〜９のいずれかに記載の電子源の駆動方法。
  11. 【請求項１１】 前記電子放出膜が、炭素を主成分とす
    るファイバ―を含む膜である請求項１、５〜９のいずれ
    かに記載の電子源の駆動方法。
  12. 【請求項１２】 前記複数の電子放出素子がマトリクス
    状に配線されてなる請求項１、５〜１１のいずれかにに
    記載の電子源の駆動方法。
  13. 【請求項１３】 カソード電極およびゲート電極と、前
    記カソード電極上に配置された電子放出膜と、を有する
    電子放出素子を複数有する電子源と、前記電子源に対向
    して配置されるアノード電極と、 前記アノード電極上に、前記電子源から放出された電子
    によって画像を形成する画像形成部材と、を有する画像
    形成装置であって、 前記電子源が請求項１、５〜１２のいずれかに記載の電
    子源の駆動方法によって駆動される画像形成装置。
  14. 【請求項１４】 前記画像成部材は、電子の衝突によっ
    て発光する蛍光体である請求項１３に記載の画像形成装
    置。
  15. 【請求項１５】 前記アノード電極に印加されるアノー
    ド電圧をＶａとし、前記カソード電極と前記アノード電
    極間の距離をＨとし、前記カソード電極と前記ゲート電
    極間の距離をｈとして、 前記電子放出素子から電子を放出させる際の、前記カソ
    ード電極と前記ゲート電極間の平均的な電界強度をＥｇ
    ＝（Ｖｇ−Ｖｃ）／ｈとし、電子放出素子と前記アノー
    ド電極間の平均的な電界強度をＥａ＝Ｖａ／Ｈとしたと
    き、Ｅｇ／Ｅａ≦１００を満たす請求項２，３，４のい
    ずれかに記載の電子放出素子の駆動方法。
  16. 【請求項１６】 前記アノード電極に印加されるアノー
    ド電圧をＶａとし、前記カソード電極と前記アノード電
    極間の距離をＨとし、前記カソード電極と前記ゲート電
    極間の距離をｈとして、 前記電子放出素子から電子を放出させる際の、前記カソ
    ード電極と前記ゲート電極間の平均的な電界強度をＥｇ
    ＝（Ｖｇ−Ｖｃ）／ｈとし、電子放出素子と前記アノー
    ド電極間の平均的な電界強度をＥａ＝Ｖａ／Ｈとしたと
    き、Ｅｇ／Ｅａ≦１０を満たす請求項２，３，４のいず
    れかに記載の電子放出素子の駆動方法。
  17. 【請求項１７】 前記カソード電極と前記ゲート電極が
    絶縁層を介して積層されており、 前記電子放出膜は略平坦であり、 そして、前記電子放出膜は前記アノード電極に略平行に
    配されている請求項２〜４、１５〜１６のいずれかに記
    載の電子放出素子の駆動方法。
  18. 【請求項１８】 前記電子放出膜の電子放出に必要な電
    界が５×１０7Ｖ／ｍが以下であって、 前記アノード電極に印加されるアノード電圧をＶａと
    し、前記カソード電極と前記アノード電極間の距離をＨ
    とした際に、Ｅａ＝Ｖａ／Ｈが、５×１０6Ｖ／ｍ以上
    である請求項２〜４、１５〜１７のいずれかに記載の電
    子放出素子の駆動方法。
  19. 【請求項１９】 前記電子放出膜が、ダイヤモンドある
    いはダイヤモンドライクカーボンからなる膜である請求
    項２〜４、１５〜１８のいずれかに記載の電子放出素子
    の駆動方法。
  20. 【請求項２０】 前記電子放出膜が、炭素を主成分とす
    るファイバ―を含む膜である請求項２〜４、１５〜１８
    のいずれかに記載の電子放出素子の駆動方法。
  21. 【請求項２１】 前記ゲート電極および前記絶縁層に、
    幅がｗ１の開口が配置されており、 前記開口内に前記電子放出膜が配されており、 前記開口の深さをｈ１とした時、ｗ１／ｈ１≧１である
    請求項２、１５〜２０のいずれかに記載の電子放出素子
    の駆動方法。
  22. 【請求項２２】 前記カソード電極の幅をｗ１、前記ゲ
    ート電極の表面から前記電子放出膜の表面までの間隔を
    ｈ１とした時に、ｗ１／ｈ１≦１０である請求項４、１
    ５〜２０に記載の電子放出素子の駆動方法。
  23. 【請求項２３】 前記カソード電極の幅をｗ１、前記ゲ
    ート電極の表面から前記電子放出膜の表面までの間隔を
    ｈ１とした時に、ｗ１／ｈ１≦１である請求項４、１５
    〜２０に記載の電子放出素子の駆動方法。
  24. 【請求項２４】 電子放出素子が複数配置された電子源
    の駆動方法であって、前記電子放出素子が請求項２〜
    ４、１５〜２３のいずれかに記載の電子放出素子の駆動
    方法によって駆動される電子源の駆動方法。
  25. 【請求項２５】 前記複数の電子放出素子がマトリクス
    状に配線されてなる請求項２４に記載の電子源の駆動方
    法。
  26. 【請求項２６】 電子放出素子が複数配置された電子源
    と、 前記電子放出素子に対向して配置されるアノード電極
    と、 前記アノード電極上に、前記電子源から放出された電子
    によって画像を形成する画像形成部材と、を有する画像
    形成装置であって、 前記電子源が請求項２４または２５に記載の電子源の駆
    動方法によって駆動される画像形成装置。
  27. 【請求項２７】 前記画像成部材は、電子の衝突によっ
    て発光する蛍光体である請求項２６に記載の画像形成装
    置。
  28. 【請求項２８】 アノード電極に対向して配置される電
    子源を駆動するための駆動回路であって、 前記電子源は、カソード電極およびゲート電極と、前記
    カソード電極上に配置された電子放出膜と、を有する電
    子放出素子を複数有しており、 前記カソード電極に電圧Ｖｃと前記ゲート電極に電圧Ｖ
    ｇを印加する手段を有し、 前記複数の電子放出素子の中で、電子を放出させる電子
    放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加
    し、 前記複数の電子放出素子の中で、前記電子を放出させる
    電子放出素子以外の電子放出素子には、（Ｖｇ−Ｖｃ）
    ＜０を満たす電圧を印加する電子源の駆動回路。
  29. 【請求項２９】 アノード電極に対向して配置される電
    子源であって、請求項２８に記載の電子源の駆動回路を
    有する電子源。
  30. 【請求項３０】 アノード電極と、該アノード電極に対
    向して配置された電子源とを有する画像形成装置を駆動
    するための駆動回路であって、 前記電子源は、カソード電極およびゲート電極と、前記
    カソード電極上に配置された電子放出膜と、を有する電
    子放出素子を複数有しており、 前記カソード電極に電圧Ｖｃと前記ゲート電極に電圧Ｖ
    ｇを印加する手段と、 前記アノード電極に電圧Ｖａを印加する手段とを有し、 前記複数の電子放出素子の中で、電子を放出させる電子
    放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加
    し、 前記複数の電子放出素子の中で、前記電子を放出させる
    電子放出素子以外の電子放出素子には、（Ｖｇ−Ｖｃ）
    ＜０を満たす電圧を印加する画像形成装置の駆動回路。
  31. 【請求項３１】 アノード電極と、該アノード電極に対
    向して配置された電子源とを有する画像形成装置であっ
    て、請求項３０に記載の画像形成装置の駆動回路を有す
    る画像形成装置。
  32. 【請求項３２】アノード電極と、該アノード電極に対向
    して配置された電子源とを有する画像形成装置の製造方
    法であって、 カソード電極およびゲート電極と、前記カソード電極上
    に配置された電子放出膜と、を有する電子放出素子を複
    数配置したリアプレートを用意する工程と、 アノード電極と発光部材とを有するフェースプレートを
    用意する工程と、 前記フェースプレートとリアプレートとの間に空間が形
    成される様に前記フェースプレートとリアプレートとを
    接合すると共に、前記フェースプレートとリアプレート
    間の空間を真空に保持する工程と、 前記カソード電極に印加される電圧をＶｃ、前記ゲート
    電極に印加される電圧をＶｇとした時に、 前記複数の電子放出素子の中で、電子を放出させる電子
    放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加
    し、前記複数の電子放出素子の中で、前記電子を放出さ
    せる電子放出素子以外の電子放出素子には、（Ｖｇ−Ｖ
    ｃ）＜０を満たす電圧を印加する駆動回路を前記複数の
    電子放出素子に電気的に接続する工程と、 を有することを特徴とする画像形成装置の製造方法。
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