JP2002094077A - 半導体装置 - Google Patents

半導体装置

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Yoshie Takano
圭恵 高野
Takeshi Shichi
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    • G02F1/13454—Drivers integrated on the active matrix substrate

Abstract

(57)【要約】 【課題】 非晶質半導体膜を結晶化して得られる結晶質
半導体膜の配向性を高め、そのような結晶質半導体膜を
用いたＴＦＴを提供することを目的とする。 【解決手段】 シリコンを主成分とする半導体層でＴＦ
Ｔが形成されている半導体装置において、半導体層はチ
ャネル形成領域と、一導電型の不純物が添加された不純
物領域を有し、チャネル形成領域は、反射電子線回折パ
ターン法で検出される｛１０１｝面の半導体膜の表面と
なす角が１０度以内である割合が２０％以上であり、か
つ、｛００１｝面の半導体膜の表面となす角が１０度以
内である割合が３％以下であり、かつ、｛１１１｝格子
面の半導体膜の表面となす角が１０度以内である割合が
５％以下であり、かつ、二次イオン質量分析法において
検出される窒素及び炭素の濃度が５×１０18／ｃｍ3未
満であり、酸素の濃度が１×１０19／ｃｍ3未満とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多結晶シリコン膜
に代表されるように、いろいろな方位をもって集合した
結晶から成る半導体膜（以下、結晶質半導体膜という）
で活性領域を形成した半導体装置に関する。特に、薄膜
トランジスタ、或いは、該薄膜トランジスタで回路を形
成した半導体装置に関する。尚、本明細書において半導
体装置とは、半導体特性を利用して機能しうる装置全般
を指し、半導体集積回路、電気光学装置、電子機器は半
導体装置の範疇に含まれるものとする。
【０００２】
【従来の技術】厚さ数nmから数百nm程度の結晶質半導体
膜を用いて、薄膜トランジスタ（以下、ＴＦＴという）
を作製する技術が開発されている。ＴＦＴは液晶表示装
置に用いるスイッチング素子として実用化が進み、近年
においてはガラス基板上に半導体集積回路を形成するこ
とも可能になっている。
【０００３】ＴＦＴに好適に用いられる結晶質半導体膜
の材料はシリコンである。結晶構造を有するシリコン膜
（以下、結晶質シリコン膜という）は、プラズマＣＶＤ
法や減圧ＣＶＤ法により、ガラスまたは石英などの基板
上に堆積した非晶質シリコン膜を、加熱処理、或いはレ
ーザー光の照射（以下、本明細書中においてレーザー処
理という）により結晶化したものが適用されてきた。
【０００４】しかし、加熱処理による場合には、非晶質
シリコン膜を結晶化させるために６００℃以上の温度で
１０時間以上の加熱処理が必要とされている。この処理
温度と処理時間は、ＴＦＴの生産性を考慮すると必ずし
も適切な方法とは考えられていない。ＴＦＴを用いた応
用製品として液晶表示装置を考慮すると、基板の大面積
化に対応するために大型の熱処理炉が必要となり、生産
工程における消費エネルギーが増大するばかりか、広い
面積に渡って一様な結晶を得ることが困難となる。ま
た、レーザー処理による場合には、レーザー発振器の出
力の不安定さのために、やはり均質な結晶を得ることが
困難である。このような結晶の品質のばらつきはＴＦＴ
の特性ばらつきの原因となり、液晶表示装置や発光素子
により画素部を形成した表示装置の表示品質を低下させ
る要因として憂慮されている。
【０００５】一方、非晶質シリコン膜にシリコンの結晶
化を助長する金属元素を導入し、従来よりも低い温度の
加熱処理で結晶質シリコン膜を作製する技術が開示され
ている。例えば、特開平７−１３０６５２号公報、特開
平８−７８３２９号公報では、非晶質シリコン膜にニッ
ケルなどの金属元素を導入し、５５０℃、４時間の熱処
理により結晶質シリコン膜を得ている。
【０００６】また、こうして作製された結晶質シリコン
膜を用いたＴＦＴは、単結晶シリコン基板を用いたＭＯ
Ｓトランジスタの特性と比べ依然劣っていた。ガラスや
石英などの異種材料上に厚さ数nmから数百nm程度の半導
体膜を結晶化させたとしても、複数の結晶粒が集合して
成る多結晶構造しか得ることが出来ず、結晶粒中及び結
晶粒界に多数存在する欠陥によりキャリアがトラップさ
れ、ＴＦＴの性能を律速する要因となっている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の方法で作製される結晶質シリコン膜は、その結晶方
位面がランダムに存在し、特定の結晶方位に対する配向
率が低かった。加熱処理またはレーザー処理により得ら
れる結晶質シリコン膜は、複数の結晶粒が析出し、｛１
１１｝に配向する傾向があるが、その面方位に配向する
割合が全体の２０％を越えることはなかった。
【０００８】配向率が低い場合、異なる方位の結晶がぶ
つかる結晶粒界で、格子の連続性を保持することが殆ど
不可能となり、不対結合手が多く形成されることを推定
できる。粒界にできる不対結合手はキャリア（電子・ホ
ール）の捕獲中心となり、キャリアの輸送特性を低下さ
せる原因となっている。即ち、キャリアが散乱されたり
トラップされたりするため、このような結晶質半導体膜
でＴＦＴを作製しても高い電界効果移動度を有するＴＦ
Ｔを期待することができない。また、結晶粒界はランダ
ムに存在するため、チャネル形成領域を特定の結晶方位
をもつ結晶粒で形成することが不可能であり、ＴＦＴの
電気的特性のバラツキの要因となる。
【０００９】本発明はこのような問題点を解決する手段
を提供することを目的とし、非晶質半導体膜を結晶化し
て得られる結晶質半導体膜の配向性を高め、そのような
結晶質半導体膜を用いたＴＦＴを提供することを目的と
する。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の構成は、シリコンを主成分とし、ゲルマ
ニウムを含有する結晶質半導体膜で薄膜トランジスタが
形成されている半導体装置において、前記結晶質半導体
膜は、チャネル形成領域と、一導電型の不純物が添加さ
れた不純物領域を有し、前記チャネル形成領域は、反射
電子線回折パターン法で検出される｛１０１｝面の前記
結晶質半導体膜の表面となす角が１０度以内である割合
が２０％以上であり、かつ、｛００１｝面の前記結晶質
半導体膜の表面となす角が１０度以内である割合が３％
以下であり、かつ、｛１１１｝格子面の前記結晶質半導
体膜の表面となす角が１０度以内である割合が５％以下
であり、かつ、二次イオン質量分析法において検出され
る窒素及び炭素の濃度が５×１０18/cm3未満であり、酸
素の濃度が１×１０19/cm3未満であることを特徴として
いる。
【００１１】また、他の発明の構成は、シリコンを主成
分とし、ゲルマニウムを含有する非晶質半導体膜に金属
元素を添加して、加熱処理とレーザー処理により作製さ
れた結晶質半導体膜で薄膜トランジスタが形成されてい
る半導体装置において、前記結晶質半導体膜は、チャネ
ル形成領域と、一導電型の不純物が添加された不純物領
域を有し、前記チャネル形成領域は、反射電子線回折パ
ターン法で検出される｛１０１｝面の前記結晶質半導体
膜の表面となす角が１０度以内である割合が２０％以上
であり、かつ、｛００１｝面の前記結晶質半導体膜の表
面となす角が１０度以内である割合が３％以下であり、
かつ、｛１１１｝格子面の前記結晶質半導体膜の表面と
なす角が１０度以内である割合が５％以下であり、か
つ、二次イオン質量分析法において検出される窒素及び
炭素の濃度が５×１０18/cm3未満であり、酸素の濃度が
１×１０19/cm3未満であることを特徴としている。
【００１２】また、他の発明の構成は、画素部及び駆動
回路を同一の絶縁体上に形成した半導体装置において、
前記画素部及び前記駆動回路における薄膜トランジスタ
の全てはｎチャネル型であり、前記薄膜トランジスタの
チャネル形成領域は、シリコンを主成分とし、ゲルマニ
ウムを含有する結晶質半導体膜で形成され、前記結晶質
半導体膜は、反射電子線回折パターン法で検出される
｛１０１｝面の前記結晶質半導体膜の表面となす角が１
０度以内である割合が２０％以上であり、かつ、｛００
１｝面の前記結晶質半導体膜の表面となす角が１０度以
内である割合が３％以下であり、かつ、｛１１１｝格子
面の前記結晶質半導体膜の表面となす角が１０度以内で
ある割合が５％以下であり、かつ、二次イオン質量分析
法において検出される窒素及び炭素の濃度が５×１０18
/cm3未満であり、酸素の濃度が１×１０19/cm3未満であ
ることを特徴としている。
【００１３】また、他の発明の構成は、画素部及び駆動
回路を同一の絶縁体上に形成した半導体装置において、
前記画素部及び前記駆動回路における薄膜トランジスタ
の全てはｐチャネル型であり、前記薄膜トランジスタの
チャネル形成領域は、シリコンを主成分とし、ゲルマニ
ウムを含有する結晶質半導体膜で形成され、前記結晶質
半導体膜は、反射電子線回折パターン法で検出される
｛１０１｝面の前記結晶質半導体膜の表面となす角が１
０度以内である割合が２０％以上であり、かつ、｛００
１｝面の前記結晶質半導体膜の表面となす角が１０度以
内である割合が３％以下であり、かつ、｛１１１｝格子
面の前記結晶質半導体膜の表面となす角が１０度以内で
ある割合が５％以下であり、かつ、二次イオン質量分析
法において検出される窒素及び炭素の濃度が５×１０18
/cm3未満であり、酸素の濃度が１×１０19/cm3未満であ
ることを特徴としている。
【００１４】また、他の発明の構成は、画素部及び駆動
回路を同一の絶縁体上に形成した半導体装置において、
前記駆動回路はｎチャネル型及びｐチャネル型の薄膜ト
ランジスタで形成され、前記ｎチャネル型及びｐチャネ
ル型の薄膜トランジスタのチャネル形成領域のそれぞれ
は、シリコンを主成分とし、ゲルマニウムを含有する結
晶質半導体膜で形成され、前記結晶質半導体膜は、反射
電子線回折パターン法で検出される｛１０１｝面の前記
結晶質半導体膜の表面となす角が１０度以内である割合
が２０％以上であり、かつ、｛００１｝面の前記結晶質
半導体膜の表面となす角が１０度以内である割合が３％
以下であり、かつ、｛１１１｝格子面の前記結晶質半導
体膜の表面となす角が１０度以内である割合が５％以下
であり、かつ、二次イオン質量分析法において検出され
る窒素及び炭素の濃度が５×１０ 18/cm3未満であり、酸
素の濃度が１×１０19/cm3未満であることを特徴として
いる。
【００１５】また、他の発明の構成は、画素部を絶縁体
上に形成した半導体装置において、前記画素部における
薄膜トランジスタのチャネル形成領域は、シリコンを主
成分とし、ゲルマニウムを含有する結晶質半導体膜で形
成され、前記結晶質半導体膜は、反射電子線回折パター
ン法で検出される｛１０１｝面の前記結晶質半導体膜の
表面となす角が１０度以内である割合が２０％以上であ
り、かつ、｛００１｝面の前記結晶質半導体膜の表面と
なす角が１０度以内である割合が３％以下であり、か
つ、｛１１１｝格子面の前記結晶質半導体膜の表面とな
す角が１０度以内である割合が５％以下であり、かつ、
二次イオン質量分析法において検出される窒素及び炭素
の濃度が５×１０18/cm3未満であり、酸素の濃度が１×
１０19/cm3未満であることを特徴としている。
【００１６】また、他の発明の構成は、画素部及び駆動
回路を同一の絶縁体上に形成した半導体装置において、
前記駆動回路は一導電型の薄膜トランジスタで形成され
たバッファを有し、前記バッファは第１の一導電型の薄
膜トランジスタと該第１の一導電型の薄膜トランジスタ
と直列に接続され、かつ、該第１の一導電型の薄膜トラ
ンジスタのドレインをゲートとする第２の一導電型薄膜
トランジスタを有し、前記第１及び第２の薄膜トランジ
スタのチャネル形成領域のそれぞれは、シリコンを主成
分とし、ゲルマニウムを含有する結晶質半導体膜で形成
され、前記結晶質半導体膜は、反射電子線回折パターン
法で検出される｛１０１｝面の前記結晶質半導体膜の表
面となす角が１０度以内である割合が２０％以上であ
り、かつ、｛００１｝面の前記結晶質半導体膜の表面と
なす角が１０度以内である割合が３％以下であり、か
つ、｛１１１｝格子面の前記結晶質半導体膜の表面とな
す角が１０度以内である割合が５％以下であり、かつ、
二次イオン質量分析法において検出される窒素及び炭素
の濃度が５×１０18/cm3未満であり、酸素の濃度が１×
１０19/cm3未満であることを特徴としている。
【００１７】本発明において適用される結晶質半導体膜
は、シリコンを主成分とし、ゲルマニウムを含有する非
晶質半導体膜に金属元素を添加して、加熱処理又は加熱
処理とレーザー光の照射により結晶化させたものであ
る。添加する金属元素はＦｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒ
ｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた
一種または複数種を用いる。その非晶質半導体膜にここ
で示す金属元素を添加して加熱処理をすることにより、
シリコンと当該金属元素との化合物（シリサイド）が形
成され、それが膜中を拡散することにより結晶化が進行
する。
【００１８】このとき、ゲルマニウムはこの化合物と反
応せず、その周囲に存在することにより局所的な歪みを
生じさせる。この歪みは核生成の臨界半径を大きくし、
平均的に見れば核生成密度を減少させる作用がある。ま
た、結晶の配向を制限する作用もある。
【００１９】このような作用を発現させるのに適したゲ
ルマニウムの濃度は、実験の結果０．１原子％以上１０
原子％以下、好ましくは１原子％以上５原子％以下とす
れば良いことが判明した。ゲルマニウムの濃度がそれよ
りも多いとシリコンとゲルマニウムとの合金材料として
発生する自然核（添加する金属元素との化合物によらな
い結晶核）の発生が顕著となり、配向性を高めることが
できなくなる。また、少ないと十分歪みを発生させるこ
とができず、やはり配向性を高めることができなくな
る。
【００２０】非晶質半導体膜を結晶化すると原子の再配
列により、巨視的に見れば膜の体積は減少する。その結
果、基板上に形成される結晶質半導体膜は引っ張り応力
が発生する。しかし、シリコンよりも原子半径の大きい
ゲルマニウムを０．１〜１０原子％、好ましくは１〜５
原子％添加することにより、結晶化に伴う体積に収縮量
は減少し、発生する引っ張り応力も小さくなる。つま
り、ゲルマニウムを所定の濃度で添加することにより結
晶質半導体膜の歪みを緩和させることができる。
【００２１】結晶方位の分布は反射電子回折パターン
（ＥＢＳＰ：Electron Backscatter diffraction Patte
rn）により求める（以下、便宜上ＥＢＳＰと呼ぶ）。Ｅ
ＢＳＰは走査型電子顕微鏡（ＳＥＭ：Scanning Electro
n Microscopy）に専用の検出器を設け、一次電子の後方
散乱から結晶方位を分析する手法である。ＥＢＳＰ法の
測定方法は図６により説明される。電子銃（ショットキ
ー型電界放出電子銃）１０１、鏡体１０２、試料室１０
３は通常の走査型電子顕微鏡と同じ構成である。ＥＢＳ
Ｐを測定するにはステージ１０４を６０度程度の傾きを
設け試料１０９を設置する。この状態で試料に向かい合
うように検出器１０６のスクリーン１０５を挿入する。
【００２２】ここで、結晶構造を持った試料に電子線が
入射すると、後方にも非弾性散乱が起こり、その中には
試料中でブラッグ回折による結晶方位に特有の線状パタ
ーン(一般に菊地像と呼ばれる)も合わせて観察される。
ＥＢＳＰは検出器スクリーンに映った菊地像を解析する
ことにより試料の結晶方位を求めている。
【００２３】図７は基板１２１上に形成された多結晶構
造の結晶質半導体膜１２２を示している。多結晶構造は
各結晶粒が異なった結晶方位を持っていることを前提と
している。試料の電子線の当たる位置を移動させつつ方
位解析を繰り返す(マッピング測定)ことで、面状の試料
について結晶方位または配向の情報を得ることができ
る。入射電子線の太さは、走査型電子顕微鏡の電子銃の
タイプにより異なるが、ショットキー電界放射型の場
合、１０〜２０nmの非常に細い電子線１２３が照射され
る。マッピング測定では、測定点数が多いほど、また測
定領域が広いほど、結晶配向のより平均化した情報を得
ることができる。実際には、１００×１００μm2の領域
で、１００００点（１μm間隔）〜４００００点（０．
５μm間隔）の程度の測定を行っている。
【００２４】マッピング測定により各結晶粒の結晶方位
がすべて求まると、膜に対する結晶配向の状態を統計的
に表示できる。図８（Ａ）にＥＢＳＰから求められる逆
極点図の例を示す。逆極点図は多結晶体の優先配向を表
示する際によく用いられるもので、試料のある特定の面
(ここでは膜表面)が、どの格子面に一致しているかを集
合的に表示したものである。
【００２５】図８（Ａ）の扇形状の枠は一般に標準三角
形と呼ばれるもので、この中に立方晶系における全ての
指数が含まれている。またこの図中における長さは、結
晶方位における角度に対応している。たとえば｛００
１｝と｛１０１｝の間は４５度、｛１０１｝と｛１１
１｝の間は３５．２６度、｛１１１｝と｛００１｝の間
は５４．７４度である。また、白抜きの点線は｛１０
１｝からのずれ角５度及び１０度の範囲を示している。
【００２６】図８（Ａ）は、マッピングにおける全測定
点(この例では１１６５５点)を標準三角形内にプロット
したものである。｛１０１｝付近で点の密度が濃くなっ
ていることがわかる。図８（Ｂ）は、このような点の集
中度を等高線表示したものである。これは方位分布関数
の値であり、ランダム配向を仮定した場合に対する集中
度（図８（Ａ）の点の密度）を等高線で示したものであ
る。ここで数値は各結晶粒が完全に無秩序な配向だと仮
定した場合、すなわち標準三角形内に点を偏りなく分布
させた場合に対する倍率を示しており無次元数である。
【００２７】このように特定の指数（ここでは｛１０
１｝）に優先配向している事がわかった場合、その指数
近傍にどの程度の結晶粒が集まっているか、その割合を
数値化することで、優先配向の度合いをよりイメージし
やすくなる。例えば図８（Ａ）に例示した逆極点図にお
いて｛１０１｝からのずれ角５度及び１０度の範囲（図
中に白点線で示す）に存在する点数の全体に対する割合
を配向率として次式により求めて示すことができる。
【００２８】
【数１】
【００２９】この割合は、次のように説明することもで
きる。図８（Ａ）のように｛１０１｝付近に分布が集中
している場合、実際の膜においては図１０のように、各
粒の＜１０１＞方位は基板に概略垂直であるが、その周
りにやや揺らぎを持って並んでいることが予想される。
この揺らぎの角に許容値を５度、１０度と設け、それよ
り小さいものの割合を数値で示してゆくのである。たと
えば図９では、ある結晶粒の＜１０１＞方位は、許容５
度の範囲には含まれないが、許容１０度の範囲には含ま
れていることになる。後述のデータにおいては、以上に
説明したように許容ずれ角を度及び１０度と定め、それ
を満たす結晶粒の割合を表示してゆく。
【００３０】図８（Ａ）に例示した逆極点図では、各頂
点が｛１０１｝、｛１１１｝、｛００１｝であり、｛１
０１｝に対してずれ角の値が大きくなると他の面方位が
発現することを示している。｛１０１｝からのずれ角が
３０度となると｛１１２｝が発現することになる。従っ
て、ＥＢＳＰで結晶方位の存在比率を確定する場合、揺
らぎを持って分布している結晶粒に対し、他の指数が含
まれないように許容ずれ角を指定する必要がある。経験
的には、許容ずれ角を１０度以下、或いは５度以下と規
定してデータを収集することにより、特定方位に配向す
る結晶粒の存在比率を定量化することができる。
【００３１】
【発明の実施の形態】本発明は｛１０１｝格子面の配向
率が高い結晶質半導体膜でＴＦＴを形成することに特徴
を有している。基板上に形成され配向率の高い結晶質半
導体膜はシリコンを主成分とし、ゲルマニウムを０．１
〜１０原子％（好ましくは１〜５原子％）含有する半導
体材料によりはじめて実現することができる。このよう
な結晶質半導体膜を得る典型的な一実施形態は、シリコ
ン原子及びゲルマニウム原子の水素化物またはフッ化物
または塩化物によるガスを用い、プラズマＣＶＤ法また
は減圧ＣＶＤ法により作製される非晶質半導体膜の表面
に該非晶質半導体膜の結晶化を助長する金属元素を導入
し、当該金属元素を利用して加熱処理により結晶質半導
体膜を形成する。
【００３２】本発明において、結晶質半導体膜を形成す
るための基板は、アルミナホウケイ酸ガラスやバリウム
ホウケイ酸ガラスなどの無アルカリガラス基板が適して
いる。代表的にはコーニング社の＃７０５９ガラス基板
や＃１７３７ガラス基板を用いる。その他に石英基板や
サファイア基板を用いても良い。或いは、シリコン、ゲ
ルマニウム、ガリウム・砒素などの半導体基板の表面に
絶縁膜を形成し、これを基板としても良い。
【００３３】また、基板として上記ガラス基板を用いる
場合には、非晶質半導体膜とガラス基板との間に窒化シ
リコン、酸化シリコン、または酸化窒化シリコンなどで
ブロッキング層を形成する。こうして、ガラス基板中に
含まれるアルカリ金属元素などの不純物元素が半導体膜
中に拡散することを防ぐ。例えば、プラズマＣＶＤ法で
ＳｉＨ4、ＮＨ3、Ｎ2を反応ガスとして用い、窒化シリ
コン膜を形成する。または、ＳｉＨ4、Ｎ2Ｏ、ＮＨ3を
反応ガスとして用い、酸化窒化シリコン膜を形成する。
ブロッキング層の厚さは２０〜２００nmで形成する。
【００３４】非晶質半導体膜の形成は、プラズマＣＶＤ
法または減圧ＣＶＤ法、その他適宣の方法により行う。
プラズマＣＶＤ法を適用する場合には、ＳｉＨ4とＧｅ
Ｈ4とから成る反応ガス、或いは、ＳｉＨ4とＨ2で希釈
したＧｅＨ4成る反応ガスを加えて反応室に導入し、１
〜２００MHzの高周波放電により分解し基板上に非晶質
半導体膜を堆積させる。反応ガスは、ＳｉＨ4の代わり
にＳｉ2Ｈ6またはＳｉＦ4を、ＧｅＨ4の代わりにＧｅＦ
4を採用しても良い。減圧ＣＶＤ法を用いる場合にも同
様な反応ガスを適用することが可能であり、好ましくは
Ｈｅで反応ガスを希釈して、４００〜５００℃の温度で
基板上に非晶質半導体膜を堆積する。いずれにしても、
本発明で用いる上記ガスは、堆積される非晶質半導体膜
に取り込まれる酸素、窒素、炭素などの不純物元素の濃
度を低減するために高純度に精製されたものを用いる。
堆積される非晶質半導体膜の厚さは２０〜１００nmの範
囲とする。
【００３５】本発明に用いる非晶質半導体膜は、シリコ
ンを主成分としゲルマニウムを０．１原子％〜１０原子
％未満、好ましくは１〜５原子％の範囲で含有してい
る。ゲルマニウムの含有量は、代表的な反応ガスとして
用いられるＳｉＨ4とＧｅＨ4の混合比により調節するこ
とができる。また、非晶質半導体中に含まれる窒素及び
炭素の濃度は５×１０18/cm3未満、酸素の濃度は１×１
０19/cm3未満とし、非晶質半導体膜の結晶化の過程にお
いて、作製される結晶質半導体膜の電気的特性に悪影響
が出ないようにする。
【００３６】上記のように形成した非晶質半導体膜の表
面に、該非晶質半導体膜の結晶化を助長する金属元素を
導入する。金属元素としては、鉄（Ｆｅ）、ニッケル
（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロ
ジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスニウム（Ｏ
ｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃ
ｕ）、金（Ａｕ）から選ばれた一種または複数種の金属
元素を用いる。これら金属元素は、本明細書に記載する
何れの発明においても非晶質半導体膜の結晶化を助長す
る金属元素として使用することができる。上記いずれの
金属元素を用いても同質、同様の効果を得ることができ
るが、代表的にはニッケルを用いる。
【００３７】これら金属元素を導入する箇所は、非晶質
半導体膜の全面、或いは非晶質半導体膜の膜面における
適宣箇所のスリット状の面または点状の面などとする。
前者の場合には、当該非晶質半導体膜の基板側に位置す
る面または基板側とは反対の面のいずれであっても良
い。後者の場合には、好ましくは非晶質半導体膜上に絶
縁膜が形成され、その絶縁膜に設けられた開孔を利用し
て金属元素を導入することができる。開孔の大きさに特
に限定はないが、その幅は１０〜４０μmとすることが
できる。また、その長手方向の長さは任意に決めれば良
く、数十μm〜数十ｃmの範囲とすることができる。
【００３８】これらの金属元素を導入する方法は、当該
金属膜を非晶質半導体膜の表面又は内部に存在させる手
法であれば特に限定はなく、例えば、スパッタ法、蒸着
法、プラズマ処理法（含むプラズマＣＶＤ法）、吸着
法、金属塩の溶液を塗布する方法などを使用することが
できる。プラズマ処理法は、不活性ガスによるグロー放
電雰囲気において、陰極からスパッタされる当該金属元
素を利用する。また、金属塩の溶液を塗布する方法は簡
易であり、金属元素の濃度調整が容易である点で有用で
ある。
【００３９】金属塩としては各種塩を用いることが可能
であり、溶媒としては水、アルコール類、アルヒデト
類、エーテル類その他の有機溶媒、または水とこれらの
有機溶媒の混合物を用いることができる。また、それら
の金属塩が完全に溶解した溶液とは限らず、金属塩の一
部または全部が懸濁状態で存在する溶液であっても良
い。いずれの方法を採用するにしても、当該金属元素は
非晶質半導体膜の表面又は内部に分散させて導入する。
【００４０】上記何れかの方法で金属元素を導入した
後、当該金属元素を利用して非晶質半導体膜の結晶化を
行う。結晶化は加熱処理、レーザー光または紫外線、赤
外線などの強光の照射によって行う。加熱処理のみでも
｛１０１｝に優先的に配向する結晶質シリコン膜を得る
ことができるが、好ましくは、加熱処理を行いその後レ
ーザー光などの強光の照射を行う方法を適用する。加熱
処理後のレーザー処理は、結晶粒内に残される結晶欠陥
を修復し消滅させることができ、作製される結晶の品質
を向上させる目的に対して有効な処置となる。
【００４１】加熱処理は４５０〜１０００℃の範囲で行
うことが可能であるが、温度の上限は使用する基板の耐
熱温度が一つの上限として考慮される。ガラス基板の場
合にはその歪み点以下が上限温度の一つの根拠となる。
例えば、歪み点６６７℃のガラス基板に対しては、６６
０℃程度が限度と見るべきである。必要とされる時間は
加熱温度や、その後の処理条件（例えばレーザー光を照
射する処理の有無など）により適宣設定するが、好適に
は５５０〜６００℃にて４〜２４時間の加熱処理を行
う。また、その後レーザー処理を行う場合には、５００
〜５５０℃にて４〜８時間の熱処理を行う。以上の加熱
処理は空気中や水素雰囲気中でも良いが、好適には窒素
或いは不活性ガス雰囲気中にて行う。
【００４２】また、レーザー処理は、波長４００nm以下
のエキシマレーザーや、ＹＡＧまたはＹＶＯ4レーザー
の第２高調波（波長５３２nm）〜第４高調波（波長２６
６nm）を光源として用いて行う。これらのレーザー光は
光学系にて線状またはスポッ状に集光し、そのエネルギ
ー密度を１００〜７００mJ/cm2として照射し、上記のよ
うに集光したレーザービームを基板の所定の領域に渡っ
て走査させ処理を行う。その他、レーザーの代わりに、
ハロゲンランプ、キセノンランプ、水銀ランプ、メタル
ハライドランプなどを光源としても良い。
【００４３】以上のような工程により、本発明の如き
｛１０１｝面の配向率が高い結晶質半導体膜が得られる
メカニズムは、現段階で必ずしも明らかではないが、概
略以下のように推測することができる。
【００４４】まず、結晶化は４００〜５００℃の加熱処
理により金属元素とシリコンが反応してシリサイドが形
成され、これが結晶核となりその後の結晶成長に寄与す
る。例えば、代表的な金属元素としてニッケルを用いた
場合、ニッケルシリサイド（以下、ＮｉＳｉ2と記す
る）が形成される。ＮｉＳｉ2の構造はホタル石型構造
であり、ダイアモンド型構造のシリコン格子間にニッケ
ル原子を配置した構造となっている。ＮｉＳｉ2からニ
ッケル原子が無くなるとシリコンの結晶構造が残ること
になる。数々の実験の結果から、ニッケル原子は非晶質
シリコン側に移動していくことが判明しており、この理
由は非晶質シリコン中の固溶度の方が結晶シリコン中の
それよりも高いためであると考えられる。従って、恰も
ニッケルが非晶質シリコン中を移動しながら結晶シリコ
ンを形成するというモデルを立案することができる。
【００４５】ＮｉＳｉ2は特定の配向性を持たないが、
非晶質半導体膜の厚さを２０〜１００nmとすると基板表
面に対し平行な方向しか殆ど成長することが許されなく
なる。この場合、ＮｉＳｉ2と結晶シリコンの（１１
１）面とが接する界面エネルギーが最も小さいので、結
晶質シリコン膜の表面と平行な面は（１１０）面とな
り、この格子面が優先的に配向する。結晶成長方向が基
板表面に対し平行な方向に、しかも柱状に成長する場合
には、その柱状結晶を軸とした回転方向には自由度が存
在するため、必ずしも（１１０）面が配向するとは限ら
ないため、その他の格子面も析出すると考えられる。
【００４６】本発明は、結晶質半導体膜の｛１０１｝格
子面の配向を高めるために、柱状結晶の回転方向に制約
を与え、自由度を低減させる手段として非晶質シリコン
に０．１〜１０原子％のゲルマニウムを含有させる手段
を見いだしたものである。勿論、前述のようにゲルマニ
ウムの存在が必ずしも本質的な要因ではなく、シリコン
のネットワークに入り、或いは影響を及ぼして、内部応
力を緩和するものであれば、他の元素で代替することも
可能である。
【００４７】ゲルマニウムを一例とすれば、非晶質シリ
コンに０．１〜１０原子％のゲルマニウムを含有させる
と結晶核の発生密度が低下することが観測されている。
図１５はその結果を示し、非晶質シリコン膜の成膜時に
添加するＧｅＨ4の量が増加するに従い、即ち、非晶質
シリコン膜に取り込まれるゲルマニウムの濃度が増加す
るに従い、結晶核密度が低下している傾向が示されてい
る。結晶核であるＮｉＳｉ2が形成されるとき、原子間
距離の違いによりゲルマニウムは排除されつつ上述の結
晶成長が起こっていることが予想される。従って、ゲル
マニウムは柱状結晶の外側に偏析するような形となり、
その存在が柱状結晶を軸とした回転方向の自由度を低下
させていると推定する。その結果、｛１０１｝面の配向
率の高い結晶質半導体膜を得ることが可能となる。
【００４８】本発明は、結晶質半導体膜の｛１０１｝格
子面の配向を高めるために、柱状結晶の回転方向に制約
を与え、自由度を低減させる手段として非晶質シリコン
に０．１〜１０原子％のゲルマニウムを含有させる手段
を見いだしたものである。
【００４９】まず、非晶質シリコンに０．１〜１０原子
％のゲルマニウムを含有させると結晶核の発生密度が低
下することが観測されている。図５はその結果を示し、
非晶質シリコン膜の成膜時に添加するＧｅＨ4の量が増
加するに従い、即ち、非晶質シリコン膜に取り込まれる
ゲルマニウムの濃度が増加するに従い、結晶核密度が低
下している傾向が示されている。結晶核であるＮｉＳｉ
2が形成されるとき、原子間距離の違いによりゲルマニ
ウムは排除されつつ上述の結晶成長が起こっていること
が予想される。従って、ゲルマニウムは柱状結晶の外側
に偏析するような形となり、その存在が柱状結晶を軸と
した回転方向の自由度を低下させていると推定する。そ
の結果、（１１０）面の配向率の高い結晶質半導体膜を
得ることが可能となる。
【００５０】次に上述の本発明に基づいて作製される結
晶質半導体膜について、その作製条件とＥＢＳＰで観測
される結晶の配向性との関連について示す。表１はプラ
ズマＣＶＤ法で作製する非晶質半導体膜の作製条件を示
す。高周波電力は０．３５W/cm2（２７MHz）であるが、
繰り返し周波数１０kHz（デューティ比３０％）のパル
ス放電に変調して平行平板型のプラズマＣＶＤ装置の陰
極に給電している。その他、共通条件として反応圧力３
３．２５Pa、基板温度３００℃、電極間隔３５mmとして
いる。
【００５１】
【表１】
【００５２】そして、シリコンに対するゲルマニウムの
含有量を変化させるために、合計流量が一定になるよう
にして、ＳｉＨ4とＨ2で１０％に希釈したＧｅＨ4のガ
ス流量の混合比を変化させている。表１に記載の条件に
おいて、成膜条件#ＳＧＮ３０、#ＳＧＮ１０、#ＳＧＮ
５ではＨ2で１０％に希釈したＧｅＨ4の流量を３０、１
０、５SCCMと変化させている。ＳｉＨ4の純度は９９．
９９９９％以上のものを、またＧｅＨ4は窒素、炭化水
素化合物が１ppm以下、ＣＯ2が２ppm以下の高純度品を
用いる。また、#ＳＮはＧｅＨ4を添加しない条件であ
る。堆積する非晶質半導体膜の厚さは全ての試料におい
て５０nmとした。
【００５３】このような条件で作製される非晶質半導体
膜に含まれる窒素、炭素、酸素のそれぞれの含有量は二
次イオン質量分析法（ＳＩＭＳ）によって測定されてい
る。図４はその結果を示す。測定に用いた試料は、シリ
コン基板上に#ＳＮ、#ＳＧＮ５、#ＳＧＮ１０の順に積
層したものであるが、いずれの成膜条件においても窒
素、炭素の含有量は５×１０18/cm3未満、酸素の含有量
は1×１０19/cm3未満である。
【００５４】こうして作製された非晶質半導体膜の結晶
化は、金属元素としてニッケルを用い、窒素雰囲気中５
５０℃にて４時間の加熱処理及びレーザー処理で行っ
た。ニッケルは酢酸ニッケルを含有する水溶液を用い、
スピナーで塗布した。また、レーザー処理はＸｅＣｌエ
キシマレーザー（波長３０８nm）を用い、照射エネルギ
ー密度３００〜６００mJ/cm2、重ね合わせ率９０〜９５
％で照射した。レーザー処理は加熱処理により結晶化し
た膜の未結晶化部分の結晶化や、結晶粒内に欠陥を補修
するために行った。
【００５５】結晶質半導体膜に残存する欠陥は水素化処
理により、０．０１〜１原子％程度の水素を含有させる
ことにより効果的に低減させることができる。水素化は
水素を含む雰囲気中で３５０〜５００℃の加熱処理によ
り行うことができる。また、プラズマにより生成された
水素を用いて水素化を行うことも可能である。また、Ｓ
ｉＦ4、ＧｅＦ4などのフッ化物により堆積された膜は
０．００１〜１原子％程度のフッ素が膜中に残存し、欠
陥を補償する元素となる。
【００５６】図３はこうして結晶化した#ＳＧＮ１０と#
ＳＧＮ３０のゲルマニウム濃度をＳＩＭＳにより評価し
た結果を示す。シリコンに対してゲルマニウムの含有量
は、#ＳＧＮ５で１．５原子％、#ＳＧＮ１０では３.５
原子％、#ＳＧＮ１０では１１.０原子％の濃度で含まれ
ている。ＳｉＨ4に対するＧｅＨ4の流量比から換算する
と、シリコンに対してゲルマニウムは３〜４倍の割合で
膜中に取り込まれている。これは、ＳｉＨ4に対しＧｅ
Ｈ4の方がグロー放電にて分解するエネルギーが小さい
ためである。
【００５７】結晶方位の詳細はＥＢＳＰにより求めてい
る。図１は表１で示す#ＳＧＮ１０の条件で作製した非
晶質シリコン膜を用い、添加する酢酸ニッケルを含有す
る水溶液のニッケル濃度を１〜３０ppmの範囲で変化さ
せて作製した結晶質シリコン膜の逆極点図を示してい
る。結晶化は、５８０℃にて４時間の加熱処理を行った
ものである。結晶の配向率は｛１０１｝に強く配向し
て、その他に｛００１｝と｛１１１｝の中間にある｛３
１１｝面に配向している傾向が見られる。｛１０１｝の
配向率はニッケルの濃度依存性が見られ、低濃度になる
に従い配向率が高くなっている。図２は｛１０１｝配向
率のニッケル濃度依存性を示すグラフであり、ＧｅＨ4
の添加量が５SCCMと１０SCCMである場合を示している。
配向率は#ＳＧＮ１０の場合にニッケル濃度と強い相関
を示し、０．１ppmのニッケル水溶液濃度において６１
％の配向率が得られている。この結果を表２に示す。ま
た、図３６は#ＳＮの条件で作製した結晶質シリコン膜
の逆極点図であり、｛１０１｝の配向率は１２％であ
る。
【００５８】
【表２】
【００５９】表２は逆極点図を基にして、各種試料につ
いて｛１０１｝、｛００１｝、｛１１１｝、｛１１３｝
の配向率を、各格子面が膜表面となす角度が５度以内、
及び１０度以内の範囲にある割合を求めた結果を示して
いる。表３において#ＨＳは｛１１３｝と｛１１１｝の
配向率が高く、それぞれ１８％（１０度以内）、１２％
（１０度以内）となっている。また、#ＳＮでは｛１０
１｝と｛３１１｝の配向率が高くなっている。｛３１
１｝は対称性の立場から等価な格子面の数が他と比較し
て最も多く、ランダムに配向する多結晶体では発生する
確率がその分高くなる。
【００６０】
【表３】
【００６１】一方、ゲルマニウムを添加した#ＳＧＮ３
０、#ＳＧＮ１０、#ＳＧＮ５においても試料内の比較に
おいて傾向が見られ、膜中に含有するゲルマニウム濃度
により結晶の配向が変化することを示している。#ＳＧ
Ｎ１０、#ＳＧＮ５で特に注目される傾向は、他の格子
面に対して｛１０１｝格子面の配向が強く、#ＳＧＮ１
０ではずれ角１０度以内が３１％、５度以内でも１４％
となっている。また、#ＳＧＮ５ではずれ角１０度以内
が２０％、５度以内で６％となっている。このような
｛１０１｝格子面に対する高い配向率はゲルマニウムを
添加しない他の試料では達成されない新規な効果が得ら
れている。
【００６２】しかし、#ＳＧＮ３０において、膜中に含
有するゲルマニウムの含有量が１１原子％に増加すると
｛１０１｝格子面の配向率は低下してしまうことが示さ
れている。また、#ＳＧＮ５において１．５原子％に低
下しても配向率が２０％低下している。従って、この結
果が意味するところは、｛１０１｝の配向率を高めるた
めには非晶質シリコン膜中に含有させるゲルマニウムの
濃度には適した範囲があり、その濃度範囲は０．１原子
％から１０原子％、好ましくは１〜５原子％程度である
ことがわかる。
【００６３】勿論、このような｛１０１｝格子面に対し
て高い配向性を示す結晶質半導体膜は、添加するゲルマ
ニウムの濃度を０．１〜１０原子％の範囲で添加するだ
けでなく、膜中に含まれる酸素、窒素、炭素の元素の濃
度を１×１０19/cm3未満にすること、及び膜厚を２０〜
１００nmの範囲として、基板表面と平行な方向の成長が
支配的となるようにすることの相乗効果により達成され
る。
【００６４】さらに、このような結晶質半導体膜の構造
をＸ線回折から評価した。Ｘ線回折法では、回折角2θ
をスキャンしながら回折強度の測定を行う。このとき強
度がピークとなった2θの測定からブラッグの式(2d sin
θ=λ、λはＸ線の波長)格子面間隔ｄを求めることがで
きる。ここで2θスキャンを遅くしてピーク位置を精密
に求めると、格子に加わっている歪についての情報も得
ることができる。
【００６５】測定は、表３の#ＳＮで示される結晶質シ
リコン膜、及びゲルマニウムを含む結晶質シリコン膜に
ついて測定を行い、ｄ値を比較した。両者とも石英基板
を使用した。膜厚は５４nm、酢酸ニッケルの添加量１０
ppmの水溶液、結晶化５００℃にて１時間と５８０℃に
て８時間の加熱処理で作製したものである。測定は膜に
平行な格子面のほか、図３４示すように試料にあおり角
を持たせることにより、膜から６０度の角を持った格子
面についても行った。この様子を模式的に図３５に示
す。また、２θの大きい回折を用いたほうが測定精度は
向上する。この２つの試料で配向の違いにより測定でき
る回折が異なっていたが、それぞれについて予備測定に
より２θの最も大きい回折を調べ、それらについて本測
定を行った。本測定に用いた回折は、ゲルマニウムを含
む結晶質シリコン膜（試料Ａ）では（４４０）、結晶質
シリコン膜（試料Ｂ）では（２２０）であった。
【００６６】あおり角を持たせた場合、２θの値には装
置のＸ線光学系に特有の系統的なずれが生じる。このず
れはわずかであるが、今回のような精密な測定ではその
影響が無視できなくなるため、あらかじめ標準試料(無
配向のタングステン粉末)を用いてあおり角０度、６０
度で２θ値の測定を行い、そのときのずれ量を用いて補
正を行った。標準試料の測定結果を表４に示す。ここで
は多結晶試料の本測定における指数と２θが近い回折を
選んでいる。即ち、試料Ａでは（４４０）回折(２θ=１
０６度付近)を測定したので、タングステンの（３１
０）回折(２θ=１００。６２８度)で補正を行った。一
方、試料Ｂでは（２２０）回折(２θ=４７度付近)を測
定したので、タングステンの（１１０）回折(２θ=４
０．２４４４度)で補正を行った。
【００６７】
【表４】
【００６８】試料Ａと試料Ｂの測定結果を表５に示す。
あおり角Psiで比較すると、どちらの試料も０度に比べ
６０度の場合のほうがd値は大きく、従って格子が膜に
水平方向に伸びた歪を有していることがわかる。格子定
数aに換算して試料間の比較を行うと、試料Ａでは両者
の差は０．００１６４nmであるのに対して、試料Ｂでは
０．００２７２nmと、より大きい値になっている。従っ
て非晶質半導体膜の形成時にゲルマニウムを含ませてお
くことにより、結晶化後の膜の歪を緩和させることがで
きるということができる。
【００６９】
【表５】
【００７０】このような｛１１０｝格子面の配向率の高
い結晶質半導体膜はＴＦＴのチャネル形成領域、光起電
力素子の光電変換層など素子の特性を決定付けるチャネ
ル形成領域に好適に用いることができる。
【００７１】次に、このようなゲルマニウムを含む結晶
質シリコン膜の作製方法を図面を用いて詳細に説明す
る。
【００７２】[実施形態１]図１１で説明する結晶質半導
体膜の作製方法は、ゲルマニウムを含む非晶シリコン膜
の全面にシリコンの結晶化を助長する金属元素を添加し
て結晶化を行う方法である。まず、図１１（Ａ）におい
て、ガラス基板２０１はコーニング社の#１７７３ガラ
ス基板に代表されるガラス基板を用いる。基板２０１の
表面には、ブロッキング層２０２としてプラズマＣＶＤ
法でＳｉＨ4とＮ2Ｏを用い酸化窒化シリコン膜を１００
nmの厚さに形成する。ブロッキング層２０２はガラス基
板に含まれるアルカリ金属がこの上層に形成する半導体
膜中に拡散しないために設ける。
【００７３】ゲルマニウムを含む非晶質シリコン膜２０
３はプラズマＣＶＤ法により作製し、ＳｉＨ4とＨ2で１
０％に希釈されたＧｅＨ4ガスを反応室に導入し、グロ
ー放電分解して基板２０１上に堆積させる。その詳細な
条件は表１に従うが、ここで採用される条件は#ＳＧＮ
５または#ＳＧＮ１０の条件、或いはその中間的な条件
である。このゲルマニウムを含む非晶質シリコン膜２０
３の厚さは５０nmの厚さで形成する。ゲルマニウムを含
む非晶質シリコン膜２０３の酸素、窒素、炭素などの不
純物を極力低減するために、ＳｉＨ4は純度９９．９９
９９％以上のものを、ＧｅＨ4は純度９９．９９％以上
のガスを用いる。また、プラズマＣＶＤ装置の仕様とし
ては、反応室の容積１３Ｌの反応室に対し、一段目に排
気速度３００l/secの複合分子ポンプ、二段目に排気速
度４０m3/hrのドライポンプを設け、排気系側から有機
物の蒸気が逆拡散してくるのを防ぐと共に、反応室の到
達真空度を高め、非晶質半導体膜の形成時に不純物元素
が膜中に取り込まれることを極力防いでいる。
【００７４】そして図１１（Ｂ）で示すように、重量換
算で１０ppmのニッケルを含む酢酸ニッケル塩溶液をス
ピナーで塗布してニッケル含有層２０４を形成する。こ
の場合、当該溶液の馴染みをよくするために、ゲルマニ
ウムを含む非晶質シリコン膜２０３の表面処理として、
オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜
をフッ酸と過酸化水素水の混合液でエッチングして清浄
な表面を形成した後、再度オゾン含有水溶液で処理して
極薄い酸化膜を形成しておく。シリコンの表面は本来疎
水性なので、このように酸化膜を形成しておくことによ
り酢酸ニッケル塩溶液を均一に塗布することができる。
【００７５】次に、５００℃にて１時間の加熱処理を行
い、ゲルマニウムを含む非晶質シリコン膜中の水素を放
出させる。そして、５５０℃にて４時間に加熱処理を行
い結晶化を行う。こうして、図１１（Ｃ）に示す結晶質
半導体膜２０５が形成される。
【００７６】さらに結晶化率（膜の全体積における結晶
成分の割合）を高め、結晶粒内に残される欠陥を補修す
るために、結晶質半導体膜２０５に対してレーザー光２
０６を照射するレーザー処理を行う。レーザーは波長３
０８nmにて３０Hzで発振するエキシマレーザー光を用い
る。当該レーザー光は光学系にて４００〜６００mJ/cm2
に集光し、９０〜９５％のオーバーラップ率をもってレ
ーザー処理を行う。こうして図１１（Ｄ）に示す結晶質
半導体膜２０７を得ることができる。
【００７７】[実施形態２]非晶質半導体膜の結晶化を助
長する金属元素を選択的に形成する方法を図１２を用い
て説明する。図１２（Ａ）において、基板２２０は前述
のガラス基板または石英基板を採用する。ガラス基板を
用いる場合には、実施形態１と同様にブロッキング層を
設ける。
【００７８】ゲルマニウムを含む非晶質シリコン膜２２
１は実施形態１と同様にプラズマＣＶＤ法で形成しても
良いし、イオン注入法またはイオンドープ法によりゲル
マニウムを導入しても良い。また、減圧ＣＶＤ法で、Ｓ
ｉ2Ｈ6とＧｅＨ4を４５０〜５００℃の温度で分解して
形成する方法も採用可能である。
【００７９】そして、ゲルマニウムを含む非晶質シリコ
ン膜２２１上に１５０nmの厚さの酸化シリコン膜２２２
を形成する。酸化シリコン膜の作製方法は限定されない
が、例えば、オルトケイ酸テトラエチル（Tetraethyl O
rtho Silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力
４０Ｐａ、基板温度３００〜４００℃とし、高周波（１
３．５６MHz）電力密度０．５〜０．８W/cm2で放電させ
形成する。
【００８０】次に、酸化シリコン膜２２２に開孔部２２
３を形成し、重量換算で１０ppmのニッケルを含む酢酸
ニッケル塩溶液を塗布する。これにより、ニッケル含有
層７２４が形成され、ニッケル含有層２２４は開孔部２
２３の底部のみでゲルマニウムを含む非晶質シリコン膜
２２１と接触する。
【００８１】結晶化は、加熱処理の温度５００〜６５０
℃で４〜２４時間、例えば５７０℃にて１４時間の熱処
理を行う。この場合、結晶化はニッケルが接した非晶質
シリコン膜の部分が最初に結晶化し、そこから基板の表
面と平行な方向に結晶化が進行する。こうして形成され
た結晶質シリコン膜２２５は棒状または針状の結晶が集
合して成り、その各々の結晶は巨視的に見ればある特定
の方向性をもって成長している。その後、酸化シリコン
膜２２２を除去すれば結晶質シリコン膜２２５を得るこ
とができる。
【００８２】[実施形態３]実施形態１、２で説明する方
法に従い作製される結晶質シリコン膜には結晶化におい
て利用した金属元素が残存している。それは膜中におい
て一様に分布していないにしろ、平均的な濃度とすれ
ば、１×１０19/cm3を越える濃度で残存している。勿
論、このような状態でもＴＦＴをはじめ各種半導体装置
のチャネル形成領域に用いることが可能であるが、より
好ましくは、ゲッタリングにより当該金属元素を除去す
ることが望ましい。
【００８３】本実施形態はゲッタリング方法の一例を図
１３を用いて説明する。図１３（Ａ）において、基板２
３０は実施形態１のガラス基板、或いは石英基板が採用
される。ガラス基板を用いる場合には、実施形態１と同
様にブロッキング層を設ける。また、結晶質シリコン膜
２３１は実施形態１または２のいずれの方法で作製され
たものであっても同様である。結晶質シリコン膜２３１
の表面には、マスク用の酸化シリコン膜２３２が１５０
nmの厚さに形成され、開孔部２３３が設けられ結晶質シ
リコン膜が露出した領域が設けられている。実施形態２
に従う場合には、図１２（Ａ）で示す酸化シリコン膜２
２２をそのまま利用可能であり、図１２（Ｂ）の工程の
後からそのまま本実施例の工程に移行することもでき
る。そして、イオンドープ法によりリンを添加して、１
×１０19〜１×１０22/cm3の濃度のリン添加領域２３５
を形成する。
【００８４】そして、図１３（Ｂ）に示すように、窒素
雰囲気中で５５０〜８００℃、５〜２４時間、例えば６
００℃にて１２時間の熱処理を行うと、リン添加領域２
３５がゲッタリングサイトとして働き、結晶質シリコン
膜２３１に残存していた触媒元素はリン添加領域２３５
に偏析させることができる。
【００８５】その後、図１３（Ｃ）で示すようにマスク
用の酸化シリコン膜２３２と、リンが添加領域２３５と
をエッチングして除去することにより、結晶化の工程で
使用した金属元素の濃度が１×１０17/cm3未満にまで低
減された結晶質シリコン膜２３６を得ることができる。
【００８６】
【実施例】次に、このようなゲルマニウムを含む結晶質
シリコン膜を利用して、ＴＦＴを作製する例を示すが、
本発明がこれら実施例に限定されないことは勿論であ
る。
【００８７】[実施例１]本実施例は、ｎチャネル型ＴＦ
Ｔを作製する例であり、図１５を用いて説明する。図１
５（Ａ）において、基板３０１上にゲルマニウムを含有
する結晶質シリコン膜を形成する。ゲルマニウムを含有
する結晶質シリコン膜３２０は実施形態１〜３で示す方
法により作製されるいずれのものを適用しても良い。Ｔ
ＦＴを作製するに当たっては、素子分離のため所定の大
きさにエッチングし、島状に分割する。基板３０１がガ
ラス基板である場合には、ブロッキング層３０２を設け
る。絶縁膜３０４はＴＦＴにおいてゲート絶縁膜として
利用されるものであり３０〜２００nmの厚さで形成す
る。
【００８８】ブロッキング層２０２としてプラズマＣＶ
Ｄ法でＳｉＨ4とＮ2Ｏを用い酸化窒化シリコン膜を５０
〜２００nmの厚さに形成する。その他の形態として、プ
ラズマＣＶＤ法でＳｉＨ4とＮＨ3とＮ2Ｏから作製され
る酸化窒化シリコン膜を５０nm、ＳｉＨ4とＮ2Ｏから作
製される酸化窒化シリコン膜を１００nm積層させた２層
構造や、或いは、窒化シリコン膜とＴＥＯＳを用いて作
製される酸化シリコン膜を積層させた２層構造としても
良い。
【００８９】そして、光露光プロセスによりレジストに
よるマスク３２１を形成し、半導体膜３２０にイオン注
入またはイオンドープ法によりｎ型の不純物（ドナー）
をドーピングする。作製される第３不純物領域３２２に
おいて、ドーピングされる濃度は１×１０17〜２×１０
19/cm3の範囲となるようにする。
【００９０】絶縁膜３０４上には、タンタル（Ｔａ）、
タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム
（Ａｌ）、モリブデン（Ｍｏ）から選ばれた一種または
複数種の元素を成分とする導電性材料でゲート電極３２
３を形成する。ゲート電極３２３の一部は第３不純物領
域３２２とゲート絶縁膜を介して一部が重なるように形
成する。
【００９１】その後、図１５（Ｃ）に示すように、ゲー
ト電極３２３をマスクとしてｎ型の不純物（ドナー）を
ドーピングし、自己整合的に第４不純物領域３２４を形
成する。第４不純物領域３２４の不純物濃度は、１×１
０17〜２×１０19/cm3の範囲となるようにする。
【００９２】その後、プラズマＣＶＤ法により作製され
る窒化シリコン膜、窒化酸化シリコン膜により層間絶縁
膜３２５を形成する。また、添加された不純物元素は活
性化のために３５０〜５００℃の加熱処理が必要とされ
るが、この加熱処理は層間絶縁膜３２５を形成した後に
行い、窒化シリコン膜、窒化酸化シリコン膜中に含まれ
る水素を放出させ、ゲルマニウムを含有する結晶質シリ
コン膜３２０に拡散させることにより、当該結晶質シリ
コン膜中の欠陥を水素で補償することができる。さら
に、ソース及びドレイン電極３２６を形成しＴＦＴを得
ることができる。
【００９３】結晶質シリコン膜３２０にはチャネル形成
領域３２７、第３不純物領域で形成される低濃度ドレイ
ン（ＬＤＤ：Lightly Doped Drain）領域３２２、第４
不純物領域で形成されるソースまたはドレイン領域３２
４が形成されている。本発明で得られる｛１０１｝の配
向性の高いゲルマニウムを含有する結晶質シリコン膜で
形成されるチャネル形成領域３２７は、ゲート絶縁膜と
の界面特性が良好であり、結晶粒界及び結晶粒内の欠陥
密度が低減し、高い電界効果移動度を得ることができ
る。また、ＬＤＤ領域３２２はゲート電極３２３とオー
バーラップして形成され、ドレイン端における電界の集
中を緩和して、ホットキャリアによる劣化を防いでい
る。勿論シングルドレインや、ＬＤＤ構造でｎチャネル
型ＴＦＴを作製することもできる。本発明で作製される
ＴＦＴは、アクティブマトリクス型の液晶表示装置や発
光素子で画素部を形成した表示装置を作製するためのＴ
ＦＴとて、また従来の半導体基板にて作製されるＬＳＩ
に代わる薄膜集積回路を実現するＴＦＴとして用いるこ
とができる。
【００９４】また、上記本実施例においてチャネル形成
領域へ微量な不純物元素の添加を行い、ＴＦＴのしきい
値電圧を制御を行う工程を加えてもよい。実施の形態に
おいて示したように、｛１１０｝格子面の配向比率が高
い結晶質シリコン膜を用いることにより、結晶粒を横切
って流れるキャリアが粒界の欠陥でトラップ又は散乱さ
れる確率が低減するので、電界効果移動度を高め、サブ
スレッショルド係数を小さくすることができる。また、
オン電流が増加して電流駆動能力を高めることができ
る。
【００９５】本実施例で示すｎチャネル型ＴＦＴを用い
てＮＡＮＤ回路、ＮＯＲ回路のような基本論理回路を構
成することが可能であり、さらに複雑なロジック回路
（信号分割回路、オペアンプ、γ補正回路など）をも構
成することができる。
【００９６】[実施例２]本実施例は、ｐチャネル型ＴＦ
Ｔを作製する例であり、図１４を用いて説明する。図１
４（Ａ）において、基板３０１上にゲルマニウムを含有
する結晶質シリコン膜を形成する。ゲルマニウムを含有
する結晶質シリコン膜３０３は実施形態１〜３で示す方
法により作製されるいずれのものも適用可能である。Ｔ
ＦＴを作製するに当たっては、素子分離のため所定の大
きさにエッチングし、島状に分割しておく。基板３０１
がガラス基板である場合には、ブロッキング層３０２を
設ける。
【００９７】半導体膜３０３上に形成する絶縁膜３０４
はゲート絶縁膜として利用されるものであり３０〜２０
０nmの厚さで形成する。この絶縁膜３０４はプラズマＣ
ＶＤ法によりＳｉＨ4とＮ2Ｏとから作製される酸化窒化
シリコン膜、或いはＴＥＯＳとＮ2Ｏとから作製される
酸化窒化シリコン膜などで形成する。本実施例では前者
を選択し、７０nmの厚さに形成する。
【００９８】絶縁膜３０４上にはＴａ、Ｗ、Ｔｉ、Ａ
ｌ、Ｍｏから選ばれた一種または複数種の元素を成分と
する導電性膜を形成する。そして、光露光プロセスによ
りレジストのマスク３０５を形成し、ドライエッチング
により第１形状の導電膜３０６を形成する。第１の形状
の導電膜は、端部がテーパー状に形成する。エッチング
条件は適宣決定すれば良いが、例えば、Ｗの場合にはＣ
Ｆ4とＣｌ2の混合ガスを用い、基板を負にバイアスする
ことにより良好にエッチングすることができる。そし
て、ソース及びドレイン領域を形成する第１不純物領域
３０７を形成する。この不純物領域３０７はイオンドー
プ法により形成し、ボロンに代表される周期律表第１３
族の元素をドーピングする。第１不純物領域３０７の不
純物濃度は、１×１０20〜２×１０21/cm3の範囲となる
ようにする。
【００９９】次に、図１４（Ｂ）に示すように第１形状
の導電膜３０６の端部が後退するようにエッチングして
第２形状の導電膜３０８を形成する。本実施例の構造で
はこれをゲート電極とする。ゲート電極の形成には２回
のエッチング工程を用いるが、そのエッチング条件は適
宣決定されるものである。例えば、Ｗの場合にはＣＦ 4
とＣｌ2の混合ガスを用い、基板を負にバイアスするこ
とにより良好に端部がテーパー形状に加工することがで
きる。また、ＣＦ4とＣｌ2に酸素を混合させることによ
り、下地と選択性良く、Ｗを異方性エッチングエッチン
グをすることができる。
【０１００】その後、図１４（Ｃ）に示すように、第２
形状の導電膜３０８をマスクとしてｐ型の不純物（アク
セプタ）をドーピングし、自己整合的に第２不純物領域
３０９を形成する。第２不純物領域３０９の不純物濃度
は、１×１０17〜２×１０19/cm3の範囲となるようにす
る。
【０１０１】その後、プラズマＣＶＤ法により作製され
る窒化シリコン膜、窒化酸化シリコン膜により層間絶縁
膜３１０を形成する。また、添加された不純物元素は活
性化のために３５０〜５００℃の加熱処理が必要とされ
るが、この加熱処理は層間絶縁膜３１０を形成した後に
行い、窒化シリコン膜、窒化酸化シリコン膜中に含まれ
る水素を放出させ、ゲルマニウムを含有する結晶質シリ
コン膜３０３に拡散させることにより、当該結晶質シリ
コン膜中の欠陥を水素で補償することができる。さら
に、ソース及びドレイン電極３１１を形成しＴＦＴを得
ることができる。
【０１０２】結晶質シリコン膜３０３にはチャネル形成
領域３１２、第２不純物領域で形成されるＬＤＤ領域３
０９、第１不純物領域で形成されるソースまたはドレイ
ン領域３０４が形成されている。本発明で得られる｛１
０１｝の配向性の高いゲルマニウムを含有する結晶質シ
リコン膜で形成されるチャネル形成領域３１２は、ゲー
ト絶縁膜との界面特性が良好であり、結晶粒界及び結晶
粒内の欠陥密度が低減し、高い電界効果移動度を得るこ
とができる。ここでは、ｐチャネル型ＴＦＴをＬＤＤ構
造で示したが、勿論シングルドレインや、或いはＬＤＤ
がゲート電極とオーバーラップした構造で作製すること
もできる。本発明で作製されるＴＦＴは、アクティブマ
トリクス型の液晶表示装置や発光素子により画素部を形
成した表示装置を作製するためのＴＦＴとて、また従来
の半導体基板にて作製されるＬＳＩに代わる薄膜集積回
路を実現するＴＦＴとして用いることができる。
【０１０３】また、上記本実施例においてチャネル形成
領域へ微量な不純物元素の添加を行い、ＴＦＴのしきい
値電圧を制御を行う工程を加えてもよい。実施の形態に
おいて示したように、｛１１０｝格子面の配向比率が高
い結晶質シリコン膜を用いることにより、ｐチャネル型
ＴＦＴであっても結晶粒を横切って流れるホールが粒界
の欠陥でトラップ又は散乱される確率が低減するので、
電界効果移動度を高め、サブスレッショルド係数を小さ
くすることができる。また、オン電流が増加して電流駆
動能力を高めることができる。
【０１０４】本実施例で示すｐチャネル型ＴＦＴを用い
て基本論理回路を構成したり、さらに複雑なロジック回
路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ
補正回路など）をも構成することができ、さらにはメモ
リやマイクロプロセッサをも形成しうる。例えば、液晶
表示装置の駆動回路を全てＰチャネル型ＴＦＴで構成す
ることも可能である。
【０１０５】[実施例３]本実施例は、ｎチャネル型ＴＦ
Ｔとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭ
ＯＳ型のＴＦＴを作製する一例について図１６を用いて
説明する。図１６（Ａ）において、基板３０１上にゲル
マニウムを含有する結晶質シリコン膜を形成する。ゲル
マニウムを含有する結晶質シリコン膜は実施形態１〜３
で示す方法により作製されるいずれのものも適用可能で
ある。ＴＦＴを作製するに当たっては、素子分離のため
所定の大きさにエッチングし、島状に分割して半導体膜
３３１、３３２を形成する。基板３０１がガラス基板で
ある場合には、ブロッキング層３０２を設ける。
【０１０６】ブロッキング層６０２としてプラズマＣＶ
Ｄ法でＳｉＨ4とＮ2Ｏを用い酸化窒化シリコン膜を５０
〜２００nmの厚さに形成する。その他の形態として、プ
ラズマＣＶＤ法でＳｉＨ4とＮＨ3とＮ2Ｏから作製され
る酸化窒化シリコン膜を５０nm、ＳｉＨ4とＮ2Ｏから作
製される酸化窒化シリコン膜を１００nm積層させた２層
構造や、或いは、窒化シリコン膜とＴＥＯＳを用いて作
製される酸化シリコン膜を積層させた２層構造としても
良い。
【０１０７】ブロッキング層３０２及びその上に形成す
る非晶質半導体膜はいずれもプラズマＣＶＤ法で形成す
ることが可能であり、これらの層を連続して、シングル
チャンバー方式のＣＶＤ装置において同一反応室中で、
或いは、マルチチャンバー方式のＣＶＤ装置において各
反応室間を移動させながら連続して形成することができ
る。いずれにしても、大気解放せずに成膜することでブ
ロッキング層と非晶質半導体膜の界面を清浄にしておく
ことができる。
【０１０８】絶縁膜３３３はゲート絶縁膜として利用す
るものであり、プラズマＣＶＤ法またはスパッタ法を用
い、膜厚を４０〜１５０nmの厚さで形成する。本実施例
では、７０nmの厚さで酸化窒化シリコン膜を用いて形成
する。特に、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製す
る酸化窒化シリコン膜は膜中の固定電荷密度を低減させ
ることが可能となり、ゲート絶縁膜として好ましい材料
である。勿論、ゲート絶縁膜はこのような酸化窒化シリ
コン膜に限定されるものでなく、酸化シリコン膜や酸化
タンタル膜などの絶縁膜を単層または積層構造として用
いても良い。
【０１０９】そして、絶縁膜３３３上にゲート電極を形
成するための第１導電膜３３４と第２導電膜３３５とを
形成する。本実施例では、第１導電膜３３４を窒化タン
タルまたはチタンで５０〜１００nmの厚さに形成し、第
２導電膜３３５をタングステンで１００〜３００nmの厚
さに形成する。これらの材料は、窒素雰囲気中における
４００〜６００℃の熱処理でも安定であり、抵抗率が著
しく増大することがない。
【０１１０】次に図１６（Ｂ）に示すように、レジスト
によるマスク３３６を形成し、ゲート電極を形成するた
めの第１のエッチング処理を行う。エッチング方法に限
定はないが、好適にはＩＣＰ（Inductively Coupled Pl
asma：誘導結合型プラズマ）エッチング法を用いる。エ
ッチング用ガスにＣＦ4とＣｌ2を混合し、０．５〜２Ｐ
ａ、好ましくは１Paの圧力でコイル型の電極に５００W
のＲＦ（１３．５６MHz）電力を投入してプラズマを生
成して行う。基板側（試料ステージ）にも１００WのＲ
Ｆ（１３．５６MHz）電力を投入し、実質的に負の自己
バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合
にはタングステン膜、窒化タンタル膜及びチタン膜の場
合でも、それぞれ同程度の速度でエッチングすることが
できる。
【０１１１】上記エッチング条件では、レジストによる
マスクの形状と、基板側に印加するバイアス電圧の効果
により端部をテーパー形状とすることができる。テーパ
ー部の角度は１５〜４５度となるようにする。また、ゲ
ート絶縁膜上に残渣を残すことなくエッチングするため
には、１０〜２０％程度の割合でエッチング時間を増加
させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択
比は２〜４（代表的には３）であるので、オーバーエッ
チング処理により、酸化窒化シリコン膜が露出した面は
２０〜５０nm程度エッチングされる。こうして、第１の
エッチング処理により第１導電膜と第２導電膜から成る
第１形状の導電層３３７、３３８（第１の導電層３３７
ａ、３３８ａと第２導電層３３７ｂ、３３８ｂ）を形成
する。３３９はゲート絶縁膜であり、第１の形状の導電
層で覆われない領域は２０〜５０nm程度エッチングされ
薄くなる。
【０１１２】そして、第１のドーピング処理を行いｎ型
の不純物（ドナー）をドーピングする。その方法はイオ
ンドープ法若しくはイオン注入法で行う。イオンドープ
法の条件はドーズ量を１×１０13〜５×１０14/cm2とし
て行う。ｎ型を付与する不純物元素として１５族に属す
る元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用
いる。この場合、第１形状の導電層３３７、３３８はド
ーピングする元素に対してマスクとなり、加速電圧を適
宣調節（例えば、２０〜６０keV）して、ゲート絶縁膜
３３９を通過した不純物元素により第５不純物領域３４
０、３４１を形成する。例えば、第１の不純物領域７２
５〜７２９おけるリン（Ｐ）濃度は１×１０20〜１×１
０21/cm3の範囲となるようにする。
【０１１３】さらに図１６（Ｃ）に示すように第２のエ
ッチング処理を行う。エッチングはＩＣＰエッチング法
を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合し
て、１Paの圧力でコイル型の電極に５００WのＲＦ電力
(１３．５６MHz)を供給してプラズマを生成する。基板
側（試料ステージ）には５０WのＲＦ（１３．５６MHz）
電力を投入し、第１のエッチング処理に比べ低い自己バ
イアス電圧を印加する。このような条件によりタングス
テン膜を異方性エッチングし、第１の導電層である窒化
タンタル膜またはチタン膜を残存させるようにする。こ
うして、第２形状の導電層３４２、３４３（第１の導電
膜３４２ａ、３４３ａと第２の導電膜３４２ｂ、３４３
ｂ）を形成する。３４６はゲート絶縁膜であり、第２の
形状の導電層３４２、３４３で覆われない領域はさらに
２０〜５０nm程度エッチングされて膜厚が薄くなる。
【０１１４】そして、図１６（Ｄ）に示すように第２の
ドーピング処理を行う。第１のドーピング処理よりもド
ーズ量を下げ高加速電圧の条件でｎ型の不純物（ドナ
ー）をドーピングする。例えば、加速電圧を７０〜１２
０keVとし、１×１０13/cm2のドーズ量で行い、図１６
（Ｃ）で島状半導体膜に形成された第１の不純物領域の
内側に不純物領域を形成する。ドーピングは、第２の導
電膜３４２ｂ、３４３ｂを不純物元素に対するマスクと
して用い、第１の導電膜３４２ａ、３４２ａの下側の領
域に不純物元素が添加されるようにドーピングする。こ
うして、第１の導電膜３４２ａ、３４３ａと重なる第６
不純物領域３４４、３４５が形成される。この不純物領
域は、第２の導電層３４２ａ、３４３ａがほぼ同じ膜厚
で残存していることから、第２の導電層に沿った方向に
おける濃度差は小さく、１×１０17〜１×１０19/cm3の
濃度で形成する。
【０１１５】そして、図１６（Ｅ）に示すように、第３
のエッチング処理を行い、ゲート絶縁膜３４６のエッチ
ング処理を行う。その結果、第２の導電膜もエッチング
され、端部が後退して小さくなり、第３形状の導電層３
４７、３４８が形成される。図中で３４９は残存するゲ
ート絶縁膜である。
【０１１６】そして図１６（Ｆ）に示すように、レジス
トによるマスク３５０を形成し、ｐチャネル型ＴＦＴを
形成する島状の半導体膜３３１にｐ型の不純物（アクセ
プタ）をドーピングする。典型的にはボロン（Ｂ）を用
いる。第７の不純物領域３５１、３５２の不純物濃度は
２×１０20〜２×１０21/cm3となるようにし、含有する
リン濃度の１．５〜３倍のボロンを添加して導電型を反
転させる。
【０１１７】以上までの工程でそれぞれの島状の半導体
膜に不純物領域が形成される。第３形状の導電層３４
７、３４８はゲート電極となる。その後、図１６（Ｅ）
に示すように、窒化シリコン膜または酸化窒化シリコン
膜から成る保護絶縁膜３５３をプラズマＣＶＤ法で形成
する。そして導電型の制御を目的としてそれぞれの島状
の半導体膜に添加された不純物元素を活性化する工程を
行う。活性化はファーネスアニール炉を用いる熱アニー
ル法で行うことが好ましい。その他に、レーザーアニー
ル法、またはラピッドサーマルアニール法（ＲＴＡ法）
を適用することもできる。熱アニール法では酸素濃度が
１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で
４００〜７００℃、代表的には4００〜６００℃で行う
ものであり、本実施例では５００℃で４時間の熱処理を
行う。
【０１１８】さらに、窒化シリコン膜３５４を形成し、
３５０〜５００℃の加熱処理を行いう。その結果、窒化
シリコン膜３５４中の水素が放出され、島状半導体膜中
に拡散させることで水素化を達成することができる。
【０１１９】層間絶縁膜３５５は、ポリイミド、アクリ
ルなどの有機絶縁物材料で形成し表面を平坦化する。勿
論、プラズマＣＶＤ法でＴＥＯＳを用いて形成される酸
化シリコン膜を適用しても良いが、平坦性を高める観点
からは前記有機物材料を用いることが望ましい。
【０１２０】次いで、コンタクトホールを形成しＡｌ、
Ｔｉ、Ｔａなどを用いて、ソースまたはドレイン配線３
５６〜３５９を形成する。
【０１２１】ｐチャネル型ＴＦＴ３６５にはチャネル形
成領域３６０、ソース領域またはドレイン領域として機
能する第７の不純物領域３４９、３５０を有している。
ｎチャネル型ＴＦＴ３６６はチャネル形成領域３６１、
第３形状の導電層３４８から成るゲート電極と重なる第
６不純物領域３６２ａ（Gate Overlapped Drain：ＧＯ
ＬＤ領域）、ゲート電極の外側に形成される第６不純物
領域３６２ｂ（ＬＤＤ領域）とソース領域またはドレイ
ン領域として機能する第５不純物領域３６３を有してい
る。
【０１２２】以上の工程で、ｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ型の
ＴＦＴを得ることができる。ｎチャネル型ＴＦＴはチャ
ネル形成領域とドレイン領域との間にＬＤＤ領域が形成
され、ドレイン端における電界の集中を防いでいる。こ
のようなＣＭＯＳ型のＴＦＴは、アクティブマトリクス
型の液晶表示装置や発光素子により画素部を形成した表
示装置の駆動回路を形成することを可能とする。それ以
外にも、このようなｎチャネル型ＴＦＴまたはｐチャネ
ル型ＴＦＴは、画素部を形成するトランジスタに応用す
ることができる。さらに、従来の半導体基板にて作製さ
れるＬＳＩに代わる薄膜集積回路を実現するＴＦＴとし
て用いることができる。
【０１２３】本発明により得られる｛１１０｝格子面の
配向比率が高い結晶質シリコン膜を用いることにより、
結晶粒を横切って流れるキャリアが粒界の欠陥でトラッ
プ又は散乱される確率が低減するので、電界効果移動度
を高め、サブスレッショルド係数を小さくすることがで
きる。また、オン電流が増加して電流駆動能力を高める
ことができる。
【０１２４】このようなＣＭＯＳ回路を組み合わせるこ
とで基本論理回路を構成したり、さらに複雑なロジック
回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、
γ補正回路など）をも構成することができ、さらにはメ
モリやマイクロプロセッサをも形成することが可能であ
る。
【０１２５】[実施例４]本実施例は、画素部と駆動回路
が同一基板上に形成されたモノシリック型の液晶表示装
置の構成例を図１７、１８を用いて説明する。画素部に
おけるスイッチング用のＴＦＴと駆動回路のｎチャネル
型及びｐチャネル型のＴＦＴは、いずれも本発明のゲル
マニウムを含む結晶質シリコン膜を用いて活性領域を形
成している。ゲルマニウムを含有する結晶質シリコン膜
は実施形態１〜３で示す方法により作製されるいずれの
ものを適用しても良い。
【０１２６】図１７において、基板４０１は、好適には
バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス
などのガラス基板などを用いる。その他に石英基板を用
いても良い。ガラス基板を用いる場合にはブロッキング
層４０２が形成される。
【０１２７】画素部４４５におけるスイッチング用の画
素ＴＦＴ４４２と駆動回路４４４のｎチャネル型ＴＦＴ
４４１及びｐチャネル型ＴＦＴ４４０の構造に限定はな
いが、本実施例では実施例３により作製されるＴＦＴを
用いて説明する。勿論、実施例１または実施例２のＴＦ
Ｔを採用することも可能である。
【０１２８】駆動回路４４４には配線４０８、４１７及
びソースまたはドレイン配線４１８〜４２１が形成され
ている。また、画素部４４５においては、画素電極４２
４、ゲート配線４２３、接続電極４２２、ソース配線４
０９が形成されている。
【０１２９】駆動回路４４４のｐチャネル型ＴＦＴ４５
３には、半導体膜４０３にチャネル形成領域４２６、ソ
ース領域またはドレイン領域として機能する第７不純物
領域４２７を有している。
【０１３０】ｎチャネル型ＴＦＴ４４１には、半導体膜
４０４にチャネル形成領域４２８、第３形状の導電層４
１１から成るゲート電極と重なる第６不純物領域４２９
ａ（ＧＯＬＤ領域）、ゲート電極の外側に形成される第
６不純物領域４２９ｂ（ＬＤＤ領域）とソース領域また
はドレイン領域として機能する第５不純物領域４３０を
有している。
【０１３１】画素ＴＦＴ４４２には、半導体膜４０５に
チャネル形成領域４３１、ゲート電極を形成する第３形
状の導電層４１２と重なる第６不純物領域４３２ａ（Ｇ
ＯＬＤ領域）、ゲート電極の外側に形成される第６不純
物領域４３２ｂ（ＬＤＤ領域）とソース領域またはドレ
イン領域として機能する第５不純物領域４３３、４３
４、４３５を有している。また、保持容量４４３の一方
の電極として機能する半導体膜４０６は第６不純物領域
４３７、第５不純物領域４３８と不純物が添加されない
領域４３６が形成されている。
【０１３２】画素部４４５においては、接続電極４２２
によりソース配線４０９は、画素ＴＦＴ４４２のソース
またはドレイン領域４３３と電気的な接続が形成され
る。また、ゲート配線４２３は、ゲート電極として機能
する第３形状の導電層４１２と電気的な接続が形成され
る。また、画素電極４２４は、画素ＴＦＴ４４２のソー
スまたはドレイン領域４３５及び保持容量４４３の一方
の電極である半導体膜４０６の不純物領域４３８と接続
している。
【０１３３】図１７における画素部４４５の断面図は、
図１８で示すＡ−Ａ'線に対応したものである。ゲート
電極として機能する第３形状の導電層４１２は隣接する
画素の保持容量の一方の電極を兼ね、画素電極４５２と
接続する半導体膜４５３と重なる部分で容量を形成して
いる。また、ソース配線４０７と画素電極４２４及び隣
接する画素電極４５１との配置関係は、画素電極４２
４、４５１の端部をソース配線４０７上に設け、重なり
部を形成することにより、迷光を遮り遮光性を高めてい
る。
【０１３４】[実施例５]実施例１に示すｎチャネル型Ｔ
ＦＴは、チャネル形成領域となる半導体に周期表の１５
族に属する元素（好ましくはリン）もしくは周期表の１
３族に属する元素（好ましくはボロン）を添加すること
によりエンハンスメント型とデプレッション型とを作り
分けることができる。
【０１３５】また、ｎチャネル型ＴＦＴを組み合わせて
ＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦ
Ｔ同士で形成する場合（以下、ＥＥＭＯＳ回路という）
と、エンハンスメント型とデプレッション型とを組み合
わせて形成する場合（以下、ＥＤＭＯＳ回路という）が
ある。
【０１３６】ここで、ＥＥＭＯＳ回路の例を図１９
（Ａ）に、ＥＤＭＯＳ回路の例を図１９（Ｂ）に示す。
図１９（Ａ）において、３１、３２はどちらもエンハン
スメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴ
という）である。また、図１９（Ｂ）において、３３は
Ｅ型ＮＴＦＴ、３４はデプレッション型のｎチャネル型
ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。
【０１３７】なお、図１９（Ａ）、（Ｂ）において、Ｖ
DHは正の電圧が印加される電源線（正電源線）であり、
ＶDLは負の電圧が印加される電源線（負電源線）であ
る。負電源線は接地電位の電源線（接地電源線）として
も良い。
【０１３８】さらに、図１９（Ａ）に示したＥＥＭＯＳ
回路もしくは図１９（Ｂ）に示したＥＤＭＯＳ回路を用
いてシフトレジスタを作製した例を図２０に示す。図２
０において、４０、４１はフリップフロップ回路であ
る。また、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴ
ＦＴ４２のゲートにはクロック信号（ＣＬ）が入力さ
れ、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロ
ック信号（ＣＬバー）が入力される。また、４４で示さ
れる記号はインバータ回路であり、図２０（Ｂ）に示す
ように、図１９（Ａ）に示したＥＥＭＯＳ回路もしくは
図１９（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従
って、液晶表示装置の駆動回路を全てｎチャネル型ＴＦ
Ｔで構成することも可能である。
【０１３９】[実施例６]ここでは、上記実施例１〜５で
得られるＴＦＴを用いてエレクトロルミネセンス（以
下、ＥＬと略記する）が得られる発光素子を用いて作製
される表示装置の一例を図２１及び図２２を用いて以下
に説明する。尚、ここでいうＥＬには一重項励起による
発光（蛍光）と三重項励起による発光（りん光）のいず
れか一方、又はその両者による発光を含むものとする。
【０１４０】同一の絶縁体上に画素部とそれを駆動する
駆動回路を有した発光装置の例（但し封止前の状態）を
図２１に示す。なお、駆動回路には基本単位となるＣＭ
ＯＳ回路を示し、画素部には一つの画素を示す。このＣ
ＭＯＳ回路は実施例３に従えば得ることができる。
【０１４１】図２１において、６００は絶縁体であり、
その上にはｎチャネル型ＴＦＴ６０１、ｐチャネル型Ｔ
ＦＴ６０２、ｐチャネル型ＴＦＴからなるスイッチング
ＴＦＴ６０３およびｎチャネル型ＴＦＴからなる電流制
御ＴＦＴ６０４が形成されている。また、本実施例で
は、ＴＦＴはすべて逆スタガ型ＴＦＴで形成されてい
る。
【０１４２】ｎチャネル型ＴＦＴ６０１およびｐチャネ
ル型ＴＦＴ６０２の説明は実施例３を参照すれば良いの
で省略する。また、スイッチングＴＦＴ６０３はソース
領域およびドレイン領域の間に二つのチャネル形成領域
を有した構造（ダブルゲート構造）となっているが、実
施例２でのｐチャネル型ＴＦＴの構造の説明を参照すれ
ば容易に理解できるので説明は省略する。なお、本実施
例はダブルゲート構造に限定されることなく、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。
【０１４３】また、電流制御ＴＦＴ６０４のドレイン領
域６０５の上には第２層間絶縁膜６０７が設けられる前
に、第１層間絶縁膜６０６にコンタクトホールが設けら
れている。これは第２層間絶縁膜６０７にコンタクトホ
ールを形成する際に、エッチング工程を簡単にするため
である。第２層間絶縁膜６０７にはドレイン領域６０５
に到達するようにコンタクトホールが形成され、ドレイ
ン領域６０５に接続された画素電極６０８が設けられて
いる。画素電極６０８は発光素子の陰極として機能する
電極であり、周期表の１族もしくは２族に属する元素を
含む導電膜を用いて形成されている。本実施例では、リ
チウムとアルミニウムとの化合物からなる導電膜を用い
る。
【０１４４】次に、６１３は画素電極６０８の端部を覆
うように設けられた絶縁膜であり、本明細書中ではバン
クと呼ぶ。バンク６１３は珪素を含む絶縁膜もしくは樹
脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の
比抵抗が１×１０6〜１×１０12Ωm（好ましくは１×１
０8〜１×１０10Ωm）となるようにカーボン粒子もしく
は金属粒子を添加すると、成膜時の絶縁破壊を抑えるこ
とができる。
【０１４５】また、発光素子６０９は画素電極（陰極）
６０８、有機層６１１および陽極６１２からなる。陽極
６１２は、仕事関数の大きい導電膜、代表的には酸化物
導電膜が用いられる。酸化物導電膜としては、酸化イン
ジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を
用いれば良い。
【０１４６】なお、発光層に加え、正孔注入層、正孔輸
送層、正孔阻止層、電子輸送層、電子注入層もしくは電
子阻止層を組み合わせた積層体を有機層と定義する。
【０１４７】有機層は公知の有機ＥＬ材料または無機Ｅ
Ｌ材料を用いることができる。また、有機ＥＬ材料には
低分子系（モノマー系）材料と高分子系（ポリマー系）
材料があるがどちらを用いても良い。また、有機層とし
て一重項励起により発光（蛍光）する発光材料（シング
レット化合物）からなる薄膜、または三重項励起により
発光（リン光）する発光材料（トリプレット化合物）か
らなる薄膜を用いることができる。
【０１４８】なお、ここでは図示しないが陽極６１２を
形成した後、発光素子６０９を完全に覆うようにしてパ
ッシベーション膜を設けることは有効である。パッシベ
ーション膜としては、炭素膜、窒化珪素膜もしくは窒化
酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もし
くは組み合わせた積層で用いる。
【０１４９】次いで、発光素子を保護するための封止
（または封入）工程まで行った後の表示装置について図
２２（Ａ）、（Ｂ）を用いて説明する。
【０１５０】図２２（Ａ）は、発光素子の封止までを行
った状態を示す上面図、図２２（Ｂ）は図２２（Ａ）を
Ａ−Ａ’で切断した断面図である。点線で示された７０
１は画素部、７０２はソース側駆動回路、７０３はゲー
ト側駆動回路である。また、７０４はカバー材、７０５
は第１シール材、７０６は第２シール材である。
【０１５１】なお、７０８はソース側駆動回路７０２及
びゲート側駆動回路７０３に入力される信号を伝送する
ための配線であり、外部入力端子となるＦＰＣ（フレキ
シブルプリントサーキット）７０８からビデオ信号やク
ロック信号を受け取る。なお、ここではＦＰＣしか図示
されていないが、このＦＰＣにはプリント配線基盤（Ｐ
ＷＢ）が取り付けられていても良い。
【０１５２】次に、断面構造について図２２（Ｂ）を用
いて説明する。絶縁体７００の上方には画素部、ソース
側駆動回路７０９が形成されており、画素部は電流制御
ＴＦＴ７１０とそのドレインに電気的に接続された画素
電極７１１を含む複数の画素により形成される。また、
ソース側駆動回路７０９はｎチャネル型ＴＦＴとｐチャ
ネル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形
成される。なお、絶縁体７００には偏光板（代表的には
円偏光板）を貼り付けても良い。
【０１５３】また、画素電極７１１の両端にはバンク７
１２が形成され、画素電極７１１上には有機層７１３お
よび発光素子の陽極７１４が形成される。陽極７１４は
全画素に共通の配線としても機能し、接続配線７１５を
経由してＦＰＣ７１６に電気的に接続されている。さら
に、画素部及びソース側駆動回路７０９に含まれる素子
は全てパッシベーション膜（図示しない）で覆われてい
る。
【０１５４】また、第１シール材７０５によりカバー材
７０４が貼り合わされている。なお、カバー材７０４と
ＥＬ素子との間隔を確保するためにスペーサを設けても
良い。そして、第１シール材７０５の内側には空隙７１
７が形成されている。なお、第１シール材７０５は水分
や酸素を透過しない材料であることが望ましい。さら
に、空隙７１７の内部に吸湿効果をもつ物質や酸化防止
効果をもつ物質を設けることは有効である。
【０１５５】なお、カバー材７０４の表面および裏面に
は保護膜として炭素膜（具体的にはダイヤモンドライク
カーボン膜）を２〜３０nmの厚さに設けると良い。この
ような炭素膜（ここでは図示しない）は、酸素および水
の侵入を防ぐとともにカバー材７０４の表面を機械的に
保護する役割をもつ。
【０１５６】また、カバー材７０４を接着した後、第１
シール材７０５の露呈面を覆うように第２シール材７０
６を設けている。第２シール材７０６は第１シール材７
０５と同じ材料を用いることができる。
【０１５７】以上のような構造で発光素子を封入するこ
とにより、発光素子を外部から完全に遮断することがで
き、外部から水分や酸素等の有機層の酸化による劣化を
促す物質が侵入することを防ぐことができる。従って、
信頼性の高い表示装置が得られる。
【０１５８】[実施例７]本実施例では、実施例４で得ら
れる表示装置において、画素部のさらに詳細な上面構造
を図２３（Ａ）に、回路図を図２３（Ｂ）に示す。図２
３（Ａ）及び図２３（Ｂ）では共通の符号を用いるので
互いに参照すれば良い。
【０１５９】スイッチング用ＴＦＴ８０２のソースはソ
ース配線８１５に接続され、ドレインはドレイン配線８
０５に接続される。また、ドレイン配線８０５は電流制
御用ＴＦＴ８０６のゲート電極８０７に電気的に接続さ
れる。また、電流制御用ＴＦＴ８０６のソースは電流供
給線８１６に電気的に接続され、ドレインはドレイン配
線８１７に電気的に接続される。また、ドレイン配線８
１７は点線で示される画素電極（陰極）８１８に電気的
に接続される。
【０１６０】このとき、８１９で示される領域には保持
容量が形成される。保持容量８１９は、電流供給線８１
６と電気的に接続された半導体膜８２０、ゲート絶縁膜
と同一層の絶縁膜（図示せず）及びゲート電極８０７と
の間で形成される。また、ゲート電極８０７、第１層間
絶縁膜と同一の層（図示せず）及び電流供給線８１６で
形成される容量も保持容量として用いることが可能であ
る。
【０１６１】[実施例８]本実施例では実施例４または実
施例５に示した表示装置の回路構成例を図２４に示す。
なお、本実施例ではデジタル駆動を行うための回路構成
を示す。本実施例では、ソース側駆動回路９０１、画素
部９０６及びゲート側駆動回路９０７を有している。な
お、本明細書中において、駆動回路とはソース側処理回
路およびゲート側駆動回路を含めた総称である。
【０１６２】ソース側駆動回路９０１は、シフトレジス
タ９０２、ラッチ（Ａ）９０３、ラッチ（Ｂ）９０４、
バッファ９０５を設けている。なお、アナログ駆動の場
合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路
（トランスファゲート）を設ければ良い。また、ゲート
側駆動回路９０７は、シフトレジスタ９０８、バッファ
９０９を設けている。
【０１６３】また、本実施例において、画素部９０６は
複数の画素を含み、その複数の画素に発光素子が設けら
れている。このとき、発光素子の陰極は電流制御ＴＦＴ
のドレインに電気的に接続されていることが好ましい。
【０１６４】これらソース側駆動回路９０１およびゲー
ト側駆動回路９０７は実施例１〜３で得られるｎチャネ
ル型ＴＦＴまたはｐチャネル型ＴＦＴで形成されてい
る。
【０１６５】なお、図示していないが、画素部９０６を
挟んでゲート側駆動回路９０７の反対側にさらにゲート
側駆動回路を設けても良い。この場合、双方は同じ構造
でゲート配線を共有しており、片方が壊れても残った方
からゲート信号を送って画素部を正常に動作させるよう
な構成とする。
【０１６６】なお、上記構成は、実施例１〜３のいずれ
かに示した製造工程に従ってＴＦＴを作製することによ
って実現することができる。
【０１６７】[実施例９]本実施例では、実施例８におい
て示した発光素子により画素部を形成した表示装置の回
路構成例の具体例を示す。特に本実施例では、ソース側
駆動回路およびゲート側駆動回路を全て実施例１で述べ
たＥ型ＮＴＦＴで形成した場合について図２５〜図２７
を用いて説明する。本発明ではシフトレジスタの代わり
にｎチャネル型ＴＦＴのみを用いたデコーダを用いる。
【０１６８】図２５はゲート側駆動回路の例である。図
２５において、１０００がゲート側駆動回路のデコー
ダ、１００１がゲート側駆動回路のバッファ部である。
なお、バッファ部とは複数のバッファ（緩衝増幅器）が
集積化された部分を指す。また、バッファとは後段の影
響を前段に与えずに駆動を行う回路を指す。
【０１６９】まずゲート側デコーダ１０００を説明す
る。１００２はデコーダ１０００の入力信号線（以下、
選択線という）であり、ここではＡ１、Ａ１バー（Ａ１
の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性
が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反
転した信号）を示している。即ち、２ｎ本の選択線が並
んでいると考えれば良い。
【０１７０】選択線の本数はゲート側駆動回路から出力
されるゲート配線が何列あるかによってその数が決ま
る。例えばＶＧＡ表示の画素部をもつ場合はゲート配線
が４８０本となるため、９bit分（ｎ＝９に相当する）
で合計１８本の選択線が必要となる。選択線１００２は
図２６のタイミングチャートに示す信号を伝送する。図
２６に示すように、Ａ１の周波数を１とすると、Ａ２の
周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数
は２-(n-1)倍となる。
【０１７１】また、１００３aは第１段のＮＡＮＤ回路
（ＮＡＮＤセルともいう）、１００３bは第２段のＮＡ
ＮＤ回路、１００３cは第ｎ段のＮＡＮＤである。ＮＡ
ＮＤ回路はゲート配線の本数分が必要であり、ここでは
ｎ個が必要となる。即ち、本発明ではデコーダ１０００
が複数のＮＡＮＤ回路からなる。
【０１７２】また、ＮＡＮＤ回路１００３a〜１００３c
は、ｎチャネル型ＴＦＴ１００４〜１００９が組み合わ
されてＮＡＮＤ回路を形成している。なお、実際には２
ｎ個のＴＦＴがＮＡＮＤ回路１００３に用いられてい
る。また、ｎチャネル型ＴＦＴ１００４〜１００９の各
々のゲートは選択線１００２（Ａ１、Ａ１バー、Ａ２、
Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されてい
る。
【０１７３】このとき、ＮＡＮＤ回路１００３aにおい
て、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）の
いずれかに接続されたゲートを有するｎチャネル型ＴＦ
Ｔ１００４〜１００６は、互いに並列に接続されてお
り、共通のソースとして負電源線（ＶDL）１０１０に接
続され、共通のドレインとして出力線１０１１に接続さ
れている。また、Ａ１バー、Ａ２バー…Ａｎバー（これ
らを負の選択線と呼ぶ）のいずれかに接続されたゲート
を有するｎチャネル型ＴＦＴ１００７〜１００９は、互
いに直列に接続されており、回路端に位置するｎチャネ
ル型ＴＦＴ１００９のソースが正電源線（ＶDH）１０１
２に接続され、もう一方の回路端に位置するｎチャネル
型ＴＦＴ１００７のドレインが出力線１０１１に接続さ
れている。
【０１７４】以上のように、本発明においてＮＡＮＤ回
路は直列に接続されたｎ個のｎチャネル型ＴＦＴおよび
並列に接続されたｎ個のｎチャネル型ＴＦＴを含む。但
し、ｎ個のＮＡＮＤ回路１００３a〜１００３cにおい
て、ｎチャネル型ＴＦＴと選択線との組み合わせはすべ
て異なる。即ち、出力線１０１１は必ず１本しか選択さ
れないようになっており、選択線１０２には出力線１０
１１が端から順番に選択されていくような信号が入力さ
れる。
【０１７５】次に、バッファ部１００１はＮＡＮＤ回路
１００３a〜１００３cの各々に対応して複数のバッファ
１０１３a〜１０１３cにより形成されている。但しバッ
ファ１０１３a〜１０１３cはいずれも同一構造で良い。
【０１７６】また、バッファ１０１３a〜１０１３cはｎ
チャネル型ＴＦＴ１０１４〜１０１６を用いて形成され
る。デコーダからの出力線１０１１はｎチャネル型ＴＦ
Ｔ１０１４（第１のｎチャネル型ＴＦＴ）のゲートとし
て入力される。ｎチャネル型ＴＦＴ１０１４は正電源線
（ＶDH）１０１７をソースとし、画素部に続くゲート配
線１０１８をドレインとする。また、ｎチャネル型ＴＦ
Ｔ１０１５（第２のｎチャネル型ＴＦＴ）は正電源線
（ＶDH）１０１７をゲートとし、負電源線（ＶDL）１０
１９をソースとし、ゲート配線１０１８をドレインとし
て常時オン状態となっている。
【０１７７】即ち、本発明において、バッファ１０１３
a〜１０１３cは第１のｎチャネル型ＴＦＴ（ｎチャネル
型ＴＦＴ１０１４）および第１のｎチャネル型ＴＦＴに
直列に接続され、且つ、第１のｎチャネル型ＴＦＴのド
レインをゲートとする第２のｎチャネル型ＴＦＴ（ｎチ
ャネル型ＴＦＴ１０１５）を含む。
【０１７８】また、ｎチャネル型ＴＦＴ１０１６（第３
のｎチャネル型ＴＦＴ）はリセット信号線（Reset）を
ゲートとし、負電源線（ＶDL）１０１９をソースとし、
ゲート配線１０１８をドレインとする。なお、負電源線
（ＶDL）１０１９は接地電源線（ＧＮＤ）としても構わ
ない。
【０１７９】このとき、ｎチャネル型ＴＦＴ１０１５の
チャネル幅（Ｗ１とする）とｎチャネル型ＴＦＴ１０１
４のチャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の
関係がある。なお、チャネル幅とはチャネル長に垂直な
方向におけるチャネル形成領域の長さである。
【０１８０】バッファ１０１３aの動作は次の通りであ
る。まず出力線１０１１に負電圧が加えられていると
き、ｎチャネル型ＴＦＴ１０１４はオフ状態（チャネル
が形成されていない状態）となる。一方でｎチャネル型
ＴＦＴ１０１５は常にオン状態（チャネルが形成されて
いる状態）であるため、ゲート配線１０１８には負電源
線１０１９の電圧が加えられる。
【０１８１】出力線１０１１に正電圧が加えられた場
合、ｎチャネル型ＴＦＴ１０１４がオン状態となる。こ
のとき、ｎチャネル型ＴＦＴ１０１４のチャネル幅がｎ
チャネル型ＴＦＴ１０１５のチャネル幅よりも大きいた
め、ゲート配線１０１８の電位はｎチャネル型ＴＦＴ１
０１４側の出力に引っ張られ、結果的に正電源線１０１
７の電圧がゲート配線１０１８に加えられる。従って、
ゲート配線１０１８は、出力線１０１１に正電圧が加え
られるときは正電圧（画素のスイッチング素子として用
いるｎチャネル型ＴＦＴがオン状態になるような電圧）
を出力し、出力線１０１１に負電圧が加えられていると
きは常に負電圧（画素のスイッチング素子として用いる
ｎチャネル型ＴＦＴがオフ状態になるような電圧）を出
力する。
【０１８２】なお、ｎチャネル型ＴＦＴ１０１６は正電
圧が加えられたゲート配線１０１８を強制的に負電圧に
引き下げるリセットスイッチとして用いられる。即ち、
ゲート配線１１８の選択期間が終了したら。リセット信
号を入力してゲート配線１０１８に負電圧を加える。但
しｎチャネル型ＴＦＴ１０１６は省略することもでき
る。
【０１８３】以上のような動作のゲート側駆動回路によ
りゲート配線が順番に選択されることになる。次に、ソ
ース側駆動回路の構成を図２７に示す。図２７に示すソ
ース側駆動回路はデコーダ１０２１、ラッチ１０２２お
よびバッファ部１０２３を含む。なお、デコーダ１０２
１およびバッファ部１０２３の構成はゲート側駆動回路
と同様であるので、ここでの説明は省略する。
【０１８４】図２７に示すソース側駆動回路の場合、ラ
ッチ１０２２は第１段目のラッチ１０２４および第２段
目のラッチ１０２５からなる。また、第１段目のラッチ
１０２４および第２段目のラッチ１０２５は、各々ｍ個
のｎチャネル型ＴＦＴ１０２６a〜１０２６cで形成され
る複数の単位ユニット１０２７を有する。デコーダ１０
２１からの出力線１０２８は単位ユニット１０２７を形
成するｍ個のｎチャネル型ＴＦＴ１０２６a〜１０２６c
のゲートに入力される。なお、ｍは任意の整数である。
【０１８５】例えば、ＶＧＡ表示の場合、ソース配線の
本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も
６４０個必要となり、選択線は２０本（１０bit分に相
当する）必要となる。しかし、ｍ＝８とすると必要なＮ
ＡＮＤ回路は８０個となり、必要な選択線は１４本（７
bit分に相当する）となる。即ち、ソース配線の本数を
Ｍ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個とな
る。
【０１８６】ｎチャネル型ＴＦＴ１０２６a〜１０２６c
のソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１０
２９に接続される。即ち、出力線１０２８に正電圧が加
えられると一斉にｎチャネル型ＴＦＴ１０２６a〜１０
２６cがオン状態となり、各々に対応するビデオ信号が
取り込まれる。また、こうして取り込まれたビデオ信号
は、ｎチャネル型ＴＦＴ１０２６a〜１０２６cの各々に
接続されたコンデンサ１０３０a〜１０３０cに保持され
る。
【０１８７】また、第２段目のラッチ１２５も複数の単
位ユニット１０２７bを有し、単位ユニット１０２７bは
ｍ個のｎチャネル型ＴＦＴ１０３１a〜１０３１cで形成
される。ｎチャネル型ＴＦＴ１０３１a〜１０３１cのゲ
ートはすべてラッチ信号線１０３２に接続され、ラッチ
信号線１０３２に負電圧が加えられると一斉にｎチャネ
ル型ＴＦＴ１０３１a〜１０３１cがオン状態となる。
【０１８８】その結果、コンデンサ１０３０a〜１０３
０cに保持されていた信号が、ｎチャネル型ＴＦＴ１０
３１a〜１０３１cの各々に接続されたコンデンサ１０３
３a〜１０３３cに保持されると同時にバッファ１０２３
へと出力される。そして、図２５で説明したようにバッ
ファを介してソース配線１０３４に出力される。以上の
ような動作のソース側駆動回路によりソース配線が順番
に選択されることになる。
【０１８９】以上のように、ｎチャネル型ＴＦＴのみで
ゲート側駆動回路およびソース側駆動回路を形成するこ
とにより画素部および駆動回路をすべてｎチャネル型Ｔ
ＦＴで形成することが可能となる。
【０１９０】[実施例１０]本実施例では、実施例８にお
いて示した表示装置の回路構成例の具体例を示す。特に
本実施例では、ソース側駆動回路およびゲート側駆動回
路を全て実施例２で述べたｐチャネル型ＴＦＴのみを用
いる場合で、一般的なシフトレジスタの代わりに図１に
示すようなｐチャネル型ＴＦＴを用いたデコーダを用い
る。なお、図２８はゲート側駆動回路の例である。
【０１９１】図２８において、１２００がゲート側駆動
回路のデコーダ、１２０１がゲート側駆動回路のバッフ
ァ部である。なお、バッファ部とは複数のバッファ（緩
衝増幅器）が集積化された部分を指す。また、バッファ
とは後段の影響を前段に与えずに駆動を行う回路を指
す。
【０１９２】まずゲート側デコーダ１２００を説明す
る。１２０２はデコーダ１２００の入力信号線（以下、
選択線という）であり、ここではＡ１、Ａ１バー（Ａ１
の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性
が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反
転した信号）を示している。即ち、２ｎ本の選択線が並
んでいると考えれば良い。
【０１９３】選択線の本数はゲート側駆動回路から出力
されるゲート配線が何列あるかによってその数が決ま
る。例えばＶＧＡ表示の画素部をもつ場合はゲート配線
が４８０本となるため、９bit分（ｎ＝９に相当する）
で合計１８本の選択線が必要となる。選択線１２０２は
図２９のタイミングチャートに示す信号を伝送する。図
２９に示すように、Ａ１の周波数を１とすると、Ａ２の
周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数
は２-(n-1)倍となる。
【０１９４】また、１２０３aは第１段のＮＡＮＤ回路
（ＮＡＮＤセルともいう）、１２０３bは第２段のＮＡ
ＮＤ回路、１２０３cは第ｎ段のＮＡＮＤである。ＮＡ
ＮＤ回路はゲート配線の本数分が必要であり、ここでは
ｎ個が必要となる。即ち、本発明ではデコーダ１２００
が複数のＮＡＮＤ回路からなる。
【０１９５】また、ＮＡＮＤ回路１２０３a〜１２０３c
は、ｐチャネル型ＴＦＴ１２０４〜１２０９が組み合わ
されてＮＡＮＤ回路を形成している。なお、実際には２
ｎ個のＴＦＴがＮＡＮＤ回路１２０３に用いられてい
る。また、ｐチャネル型ＴＦＴ１２０４〜１２０９の各
々のゲートは選択線１２０２（Ａ１、Ａ１バー、Ａ２、
Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されてい
る。
【０１９６】このとき、ＮＡＮＤ回路１２０３aにおい
て、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）の
いずれかに接続されたゲートを有するｐチャネル型ＴＦ
Ｔ１２０４〜１２０６は、互いに並列に接続されてお
り、共通のソースとして正電源線（ＶDH）１２１０に接
続され、共通のドレインとして出力線１２１１に接続さ
れている。また、Ａ１バー、Ａ２バー…Ａｎバー（これ
らを負の選択線と呼ぶ）のいずれかに接続されたゲート
を有するｐチャネル型ＴＦＴ１２０７〜１２０９は、互
いに直列に接続されており、回路端に位置するｐチャネ
ル型ＴＦＴ１２０９のソースが負電源線（ＶDL）１２１
２に接続され、もう一方の回路端に位置するｐチャネル
型ＴＦＴ１２０７のドレインが出力線１２１１に接続さ
れている。
【０１９７】以上のように、本発明においてＮＡＮＤ回
路は直列に接続されたｎ個の一導電型ＴＦＴ（ここでは
ｐチャネル型ＴＦＴ）および並列に接続されたｎ個の一
導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）を含む。
但し、ｎ個のＮＡＮＤ回路１２０３a〜１０３cにおい
て、ｐチャネル型ＴＦＴと選択線との組み合わせはすべ
て異なる。即ち、出力線１２１１は必ず１本しか選択さ
れないようになっており、選択線１２０２には出力線１
２１１が端から順番に選択されていくような信号が入力
される。
【０１９８】次に、バッファ１２０１はＮＡＮＤ回路１
２０３a〜１２０３cの各々に対応して複数のバッファ１
２１３a〜１２１３cにより形成されている。但しバッフ
ァ１２１３a〜１２１３cはいずれも同一構造で良い。
【０１９９】また、バッファ１２１３a〜１２１３cは一
導電型ＴＦＴとしてｐチャネル型ＴＦＴ１２１４〜１２
１６を用いて形成される。デコーダからの出力線１２１
１はｐチャネル型ＴＦＴ１２１４（第１の一導電型ＴＦ
Ｔ）のゲートとして入力される。ｐチャネル型ＴＦＴ１
２１４は接地電源線（ＧＮＤ）１２１７をソースとし、
ゲート配線１２１８をドレインとする。また、ｐチャネ
ル型ＴＦＴ１２１５（第２の一導電型ＴＦＴ）は接地電
源線１２１７をゲートとし、正電源線（ＶDH）１２１９
をソースとし、ゲート配線１２１８をドレインとして常
時オン状態となっている。
【０２００】即ち、本発明において、バッファ１２１３
a〜１２１３cは第１の一導電型ＴＦＴ（ｐチャネル型Ｔ
ＦＴ１２１４）および第１の一導電型ＴＦＴに直列に接
続され、且つ、第１の一導電型ＴＦＴのドレインをゲー
トとする第２の一導電型ＴＦＴ（ｐチャネル型ＴＦＴ１
２１５）を含む。
【０２０１】また、ｐチャネル型ＴＦＴ１２１６（第３
の一導電型ＴＦＴ）はリセット信号線（Reset）をゲー
トとし、正電源線１２１９をソースとし、ゲート配線１
２１８をドレインとする。なお、接地電源線１２１７は
負電源線（但し画素のスイッチング素子として用いるｐ
チャネル型ＴＦＴがオン状態になるような電圧を与える
電源線）としても構わない。
【０２０２】このとき、ｐチャネル型ＴＦＴ１２１５の
チャネル幅（Ｗ１とする）とｐチャネル型ＴＦＴ１２１
４のチャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の
関係がある。なお、チャネル幅とはチャネル長に垂直な
方向におけるチャネル形成領域の長さである。
【０２０３】バッファ１２１３aの動作は次の通りであ
る。まず出力線１２１１に正電圧が加えられていると
き、ｐチャネル型ＴＦＴ１２１４はオフ状態（チャネル
が形成されていない状態）となる。一方でｐチャネル型
ＴＦＴ１２１５は常にオン状態（チャネルが形成されて
いる状態）であるため、ゲート配線１２１８には正電源
線１２１９の電圧が加えられる。
【０２０４】ところが、出力線１２１１に負電圧が加え
られた場合、ｐチャネル型ＴＦＴ１２１４がオン状態と
なる。このとき、ｐチャネル型ＴＦＴ１２１４のチャネ
ル幅がｐチャネル型ＴＦＴ１２１５のチャネル幅よりも
大きいため、ゲート配線１２１８の電位はｐチャネル型
ＴＦＴ１２１４側の出力に引っ張られ、結果的に接地電
源線１２１７の電圧がゲート配線１２１８に加えられ
る。
【０２０５】従って、ゲート配線１２１８は、出力線１
２１１に負電圧が加えられるときは負電圧（画素のスイ
ッチング素子として用いるｐチャネル型ＴＦＴがオン状
態になるような電圧）を出力し、出力線１２１１に正電
圧が加えられているときは常に正電圧（画素のスイッチ
ング素子として用いるｐチャネル型ＴＦＴがオフ状態に
なるような電圧）を出力する。
【０２０６】なお、ｐチャネル型ＴＦＴ１２１６は負電
圧が加えられたゲート配線１２１８を強制的に正電圧に
引き上げるリセットスイッチとして用いられる。即ち、
ゲート配線１２１８の選択期間が終了したら。リセット
信号を入力してゲート配線１２１８に正電圧を加える。
但しｐチャネル型ＴＦＴ１２１６は省略することもでき
る。
【０２０７】以上のような動作のゲート側駆動回路によ
りゲート配線が順番に選択されることになる。次に、ソ
ース側駆動回路の構成を図３０に示す。図３０に示すソ
ース側駆動回路はデコーダ１３０１、ラッチ１３０２お
よびバッファ１３０３を含む。なお、デコーダ１３０１
およびバッファ１３０３の構成はゲート側駆動回路と同
様であるので、ここでの説明は省略する。
【０２０８】図２９に示すソース側駆動回路の場合、ラ
ッチ１３０２は第１段目のラッチ１３０４および第２段
目のラッチ１３０５からなる。また、第１段目のラッチ
１３０４および第２段目のラッチ１３０５は、各々ｍ個
のｐチャネル型ＴＦＴ１３０６a〜１３０６cで形成され
る複数の単位ユニット１３０７を有する。デコーダ１３
０１からの出力線１３０８は単位ユニット１３０７を形
成するｍ個のｐチャネル型ＴＦＴ１３０６a〜１３０６c
のゲートに入力される。なお、ｍは任意の整数である。
【０２０９】例えば、ＶＧＡ表示の場合、ソース配線の
本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も
６４０個必要となり、選択線は２０本（１０bit分に相
当する）必要となる。しかし、ｍ＝８とすると必要なＮ
ＡＮＤ回路は８０個となり、必要な選択線は１４本（７
bit分に相当する）となる。即ち、ソース配線の本数を
Ｍ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個とな
る。
【０２１０】そして、ｐチャネル型ＴＦＴ１３０６a〜
１３０６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…
Ｖｋ）１３０９に接続される。即ち、出力線１３０８に
負電圧が加えられると一斉にｐチャネル型ＴＦＴ１３０
６a〜１３０６cがオン状態となり、各々に対応するビデ
オ信号が取り込まれる。また、こうして取り込まれたビ
デオ信号は、ｐチャネル型ＴＦＴ１３０６a〜１３０６c
の各々に接続されたコンデンサ１３１０a〜１３１０cに
保持される。
【０２１１】また、第２段目のラッチ１３０５も複数の
単位ユニット１３０７bを有し、単位ユニット１３０７b
はｍ個のｐチャネル型ＴＦＴ１３１１a〜１３１１cで形
成される。ｐチャネル型ＴＦＴ１３１１a〜１３１１cの
ゲートはすべてラッチ信号線１３１２に接続され、ラッ
チ信号線１３１２に負電圧が加えられると一斉にｐチャ
ネル型ＴＦＴ１３１１a〜１３１１cがオン状態となる。
【０２１２】その結果、コンデンサ１３１０a〜１３１
０cに保持されていた信号が、ｐチャネル型ＴＦＴ１３
１１a〜１３１１cの各々に接続されたコンデンサ１３１
３a〜１３１３cに保持されると同時にバッファ１３０３
へと出力される。そして、図２８で説明したようにバッ
ファを介してソース配線１３１４に出力される。以上の
ような動作のソース側駆動回路によりソース配線が順番
に選択されることになる。
【０２１３】以上のように、ｐチャネル型ＴＦＴのみで
ゲート側駆動回路およびソース側駆動回路を形成するこ
とにより画素部および駆動回路をすべてｐチャネル型Ｔ
ＦＴで形成することが可能となる。従って、アクティブ
マトリクス型の電気光学装置を作製する上でＴＦＴ工程
の歩留まりおよびスループットを大幅に向上させること
ができ、製造コストを低減することが可能となる。
【０２１４】[実施例１１]本発明の半導体装置は、各種
多様の電子機器の表示装置や各種集積回路、或いは、従
来の集積回路に代わる回路用途に応用することができ
る。このような半導体装置には、携帯情報端末（電子手
帳、モバイルコンピュータ、携帯電話等）、ビデオカメ
ラ、スチルカメラ、パーソナルコンピュータ、テレビ、
プロジェクター等が挙げられる。それらの一例を図３１
〜図３３に示す。
【０２１５】図３１（Ａ）は携帯電話であり、表示用パ
ネル２７０１、操作用パネル２７０２、接続部２７０３
から成り、表示用パネル２７０１には表示装置２７０
４、音声出力部２７０５、アンテナ２７０９などが設け
られている。操作パネル２７０２には操作キー２７０
６、電源スイッチ２７０２、音声入力部２７０５８など
が設けられている。本発明は表示装置２９０４を形成す
ることができる。
【０２１６】図３１（Ｂ）はビデオカメラであり、本体
９１０１、表示装置９１０２、音声入力部９１０３、操
作スイッチ９１０４、バッテリー９１０５、受像部９１
０６から成っている。本発明は表示装置９１０２に適用
することができる。
【０２１７】図３１（Ｃ）はモバイルコンピュータ或い
は携帯型情報端末であり、本体９２０１、カメラ部９２
０２、受像部９２０３、操作スイッチ９２０４、表示装
置９２０５で構成されている。本発明は表示装置９２０
５に適用することができる。
【０２１８】図３１（Ｄ）はテレビ受像器であり、本体
９４０１、スピーカ９４０２、表示装置９４０３、受信
装置９４０４、増幅装置９４０５等で構成される。本発
明は表示装置９４０３に適用することができる。
【０２１９】図３１（Ｅ）は携帯書籍であり、本体９５
０１、表示装置９５０２、９５０３、記憶媒体９５０
４、操作スイッチ９５０５、アンテナ９５０６から構成
されており、ミニディスク（ＭＤ）やＤＶＤに記憶され
たデータや、アンテナで受信したデータを表示するもの
である。本発明は表示装置９５０２、９５０３や、記憶
媒体９５０４に適用することができる。
【０２２０】図３２（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、表示装置９
６０３、キーボード９６０４で構成される。本発明は表
示装置９６０１や、内蔵する各種集積回路に適用するこ
とができる。
【０２２１】図３２（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
０３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を
用い、音楽鑑賞や映画鑑賞やゲームやインターネットを
行うことができる。本発明は表示装置９７０２や、内蔵
する各種集積回路に適用することができる。
【０２２２】図３２（Ｃ）はデジタルカメラであり、本
体９８０１、表示装置９８０２、接眼部９８０３、操作
スイッチ９８０４、受像部（図示しない）で構成され
る。本発明は表示装置９８０２や、内蔵する各種集積回
路に適用することができる。
【０２２３】図３３（Ａ）はフロント型プロジェクター
であり、投射装置３６０１、スクリーン３６０２で構成
される。本発明は投射装置３６０１やその他の信号制御
回路に適用することができる。
【０２２４】図３３（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４で構成される。本発明は投射装
置３７０２やその他の信号制御回路に適用することがで
きる。
【０２２５】尚、図３３（Ｃ）は、図３３（Ａ）及び図
３３（Ｂ）中における投射装置３６０１、３７０２の構
造の一例を示した図である。投射装置３６０１、３７０
２は、光源光学系３８０１、ミラー３８０２、３８０４
〜３８０６、ダイクロイックミラー３８０３、プリズム
３８０７、液晶表示装置３８０８、位相差板３８０９、
投射光学系３８１０で構成される。投射光学系３８１０
は、投射レンズを含む光学系で構成される。本実施例は
三板式の例を示したが、特に限定されず、例えば単板式
であってもよい。また、図３３（Ｃ）中において矢印で
示した光路に実施者が適宜、光学レンズや、偏光機能を
有するフィルムや、位相差を調節するためのフィルム、
ＩＲフィルム等の光学系を設けてもよい。
【０２２６】また、図３３（Ｄ）は、図３３（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図３３（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０２２７】ここでは図示しなかったが、本発明はその
他にもナビゲーションシステムをはじめ冷蔵庫、洗濯
機、電子レンジ、固定電話機などに組み込む表示装置と
しても適用することも可能である。このように本発明の
適用範囲はきわめて広く、さまざまな製品に適用するこ
とができる。
【０２２８】[実施例１２]実施形態３でリン元素を添加
した半導体膜をゲッタリングサイトとするゲッタリング
方法の一例を示したが、本実施例は、希ガス元素を含む
半導体膜、或いは希ガス元素を添加した半導体膜をゲッ
タリングサイトとするゲッタリング方法の一例を以下に
示す。なお、一般にゲッタリングは半導体中に取り込ま
れた金属不純物が、何らかのエネルギーでゲッタリング
サイトに偏析して、素子の能動領域の不純物濃度を低減
させる技術として知られている。
【０２２９】以下、図３７を用いて説明する。最初に、
実施形態１に従って、[１０１]面の配向率の高い結晶質
シリコン膜を得る。
【０２３０】実施形態１に従って、２０００は絶縁表面
を有する基板上に２００１は酸化シリコン膜、窒化シリ
コン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等の絶
縁膜から成る下地絶縁膜を形成する。ここでは、ガラス
基板を用い、下地絶縁膜２００１として２層構造から成
り、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜
される第１酸化窒化シリコン膜を５０〜１００nm、Ｓｉ
Ｈ4、及びＮ2Ｏを反応ガスとして成膜される第２酸化窒
化シリコン膜を１００〜１５０nmの厚さに積層形成す
る。また、下地絶縁膜１０１として窒化シリコン膜の単
層を用いることが好ましい。窒化シリコン膜を用いた場
合、ガラス基板に含まれるアルカリ金属が後に形成され
る半導体膜中に拡散するのを防止するブロッキング層と
しての効果に加え、後に行われるゲッタリング工程でゲ
ッタリング効率を向上させる効果も有する。ゲッタリン
グの際、ニッケルは酸素濃度の高い領域に移動しやすい
傾向があるため、半導体膜と接する下地絶縁膜を窒化シ
リコン膜とすることは極めて有効である。また、酸化窒
化シリコン膜、窒化シリコン膜とを順次積層した積層構
造を用いてもよい。また、第１酸化窒化シリコン膜、第
２酸化窒化シリコン膜、窒化シリコン膜とを順次積層し
た３層構造を用いてもよい。
【０２３１】次いで、下地絶縁膜上にプラズマＣＶＤ
法、減圧熱ＣＶＤ法、またはスパッタ法で得られる非晶
質半導体膜を形成し、実施形態１に示した結晶化を行
い、ゲルマニウムを含む結晶質シリコン膜２００２を形
成する。（図３７（Ａ））
【０２３２】本実施例では、ゲルマニウムを含む非晶質
シリコン膜をプラズマＣＶＤ法により作製し、ＳｉＨ4
とＨ2で１０％に希釈されたＧｅＨ4ガスを反応室に導入
し、グロー放電分解して下地絶縁膜２００１上に堆積さ
せる。こうして得られたゲルマニウムを含む非晶質シリ
コン膜の表面にオゾン含有水溶液で極薄い酸化膜を形成
し、その酸化膜をフッ酸と過酸化水素水の混合液でエッ
チングして清浄な表面を形成した後、再度オゾン含有水
溶液で処理して極薄い酸化膜を形成した後、全面に重量
換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液を
スピナーで塗布してニッケル含有層を形成する。次に、
５００℃にて１時間の加熱処理を行い、ゲルマニウムを
含む非晶質シリコン膜中の水素を放出させる。そして、
５５０℃にて４時間に加熱処理を行い結晶化を行う。な
お、ここでは加熱処理によって結晶化を行ったが、加熱
処理に代えて、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高
圧ナトリウムランプ、または高圧水銀ランプ等のランプ
光源からの強光を照射して結晶化を行ってもよい。この
ようなランプ光源を用いる場合は、加熱用のランプ光源
を１〜６０秒、好ましくは３０〜６０秒点灯させ、それ
を１〜１０回、好ましくは２〜６回繰り返す。ランプ光
源の発光強度は任意なものとするが、半導体膜が瞬間的
には６００〜１０００℃、好ましくは６５０〜７５０℃
程度にまで加熱されるようにする。このような高温にな
ったとしても、半導体膜が瞬間的に加熱されるのみであ
り、基板２０００はそれ自身が歪んで変形することはな
い。
【０２３３】こうして、ゲルマニウムを含む非晶質シリ
コン膜を結晶化させ、ゲルマニウムを含む結晶質シリコ
ン膜２００２を得ることができる。
【０２３４】なお、後のゲッタリング処理の際、ニッケ
ルは酸素濃度の高い領域に移動しやすい傾向があるた
め、ゲルマニウムを含む結晶質シリコン膜２００２中の
酸素濃度（ＳＩＭＳ分析）は、５×１０18/cm3以下とな
るように形成することが望ましい。
【０２３５】また、上記結晶化の後、フッ酸を含むエッ
チャント、例えば希フッ酸やＦＰＭ（フッ酸、過酸化水
素水、純水との混合液）で偏析した金属元素を除去また
は低減してもよい。また、フッ酸を含むエッチャントで
表面をエッチング処理した場合には、上記ランプ光源か
らの強光を照射して表面を平坦化することが望ましい。
【０２３６】また、上記結晶化の後、さらに結晶化を改
善するためのレーザー光またはランプ光源からの強光の
照射を行ってもよい。レーザには波長４００nm以下のエ
キシマレーザ光や、ＹＡＧレーザの第２高調波、第３高
調波を用いればよい。この結晶化を改善するためのレー
ザー光またはランプ光源からの強光の照射の後にフッ酸
を含むエッチャントで偏析した金属元素を除去または低
減してもよく、さらにランプ光源からの強光を照射して
表面を平坦化してもよい。
【０２３７】次いで、ゲルマニウムを含む結晶質シリコ
ン膜２００２中に含まれる金属元素を除去するためにゲ
ッタリング処理を行う。まず、ゲルマニウムを含む結晶
質シリコン膜上にバリア層２００３を形成する。バリア
層２００３としては、金属元素（ここでは主にニッケ
ル）をゲッタリングサイトに貫通させることができ、さ
らにゲッタリングサイトの除去工程において用いるエッ
チング液がしみこまない多孔質膜を形成する。ここで
は、オゾン水で処理することにより形成されるケミカル
オキサイド膜、酸化シリコン膜（ＳｉＯx）を用いれば
よい。本明細書中では、このような性質を有する膜を特
に多孔質膜という。また、このバリア層２００３は極薄
いものでよく、自然酸化膜であってもよいし、酸素を含
む雰囲気下において紫外線の照射によりオゾンを発生さ
せて酸化させる酸化膜であってもよい。
【０２３８】次いで、後のゲッタリング処理の際にゲッ
タリングサイトとして機能する半導体膜２００４をバリ
ア層２００３上に形成する。（図３７（Ｂ））この半導
体膜２００４はプラズマＣＶＤ法、減圧熱ＣＶＤ法、ま
たはスパッタ法を用いて形成される非晶質構造を有する
半導体膜であってもよいし、結晶構造を有する半導体膜
であってもよい。この半導体膜２００４の膜厚は、５〜
５０nm、好ましくは１０〜２０nmとする。後のゲッタリ
ング処理の際、ニッケルは酸素濃度の高い領域に移動し
やすい傾向があるため、半導体膜２００４には、酸素
（ＳＩＭＳ分析での濃度が５×１０18/cm3以上、好まし
くは１×１０19/cm3以上）を含有させてゲッタリング効
率を向上させることが望ましい。また、希ガス元素を含
む条件で成膜した半導体膜を用いてもよい。
【０２３９】ここでは、プラズマＣＶＤ法やスパッタ法
などで成膜した後、希ガス元素をイオンドーピング法ま
たはイオン注入法によって添加して希ガス元素を含む半
導体膜（ゲッタリングサイト）２００５を形成する。
（図３７（Ｃ））ここでは、１×１０20〜５×１０21/c
m3、好ましくは１×１０20〜１×１０21/cm3の濃度で希
ガス元素を含む半導体膜を形成すればよい。
【０２４０】希ガス元素はＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘ
ｅから選ばれた一種または複数種であり、これらのイオ
ンを電界で加速して半導体膜に注入することにより、ダ
ングリングボンドや格子歪みを形成してゲッタリングサ
イトを形成することができる。中でも安価なガスである
Ａｒを用いることが望ましい。なお、希ガス元素を添加
する処理時間は、１分または２分程度の短時間で高濃度
の希ガス元素を半導体膜に添加することができるため、
リンを用いたゲッタリングと比較してスループットが格
段に向上する。
【０２４１】また、希ガス元素に加え、Ｈ、Ｈ2、Ｏ、
Ｏ2、Ｐから選ばれた一種または複数種を添加してもよ
く、複数の元素を添加することにより相乗的にゲッタリ
ング効果が得られる。なお、希ガス元素はほとんど拡散
しないが、希ガス元素に加えて添加する他の元素が拡散
しやすい場合、希ガス元素を含む半導体膜の膜厚を厚め
に調節して、添加した他の元素が後の熱処理で結晶質シ
リコン膜に拡散しないようにすることが好ましい。ま
た、バリア層も他の元素の拡散を防止する機能を有す
る。
【０２４２】次いで、熱処理またはランプ光源からの強
光の照射を行ってゲッタリングを行う。熱処理によりゲ
ッタリングを行う場合は、窒素雰囲気中で４５０〜８０
０℃、１〜２４時間、例えば５５０℃にて１４時間の熱
処理を行えばよい。また、ランプ光源からの強光の照射
によりゲッタリングを行う場合には、加熱用のランプ光
源を１〜６０秒、好ましくは３０〜６０秒点灯させ、そ
れを１〜１０回、好ましくは２〜６回繰り返す。ランプ
光源の発光強度は任意なものとするが、半導体膜が瞬間
的には６００〜１０００℃、好ましくは７００〜７５０
℃程度にまで加熱されるようにする。また、熱処理と同
時にランプ光源からの強光を照射してもよい。
【０２４３】このゲッタリングにより、図３７（Ｄ）中
の矢印の方向（縦方向）にニッケルが移動し、バリア層
２００３で覆われたゲルマニウムを含む結晶質シリコン
膜２００２に含まれる金属元素の除去、または金属元素
の濃度の低減が行われる。リンを用いたゲッタリングと
比較して、希ガス元素の添加によるゲッタリングは非常
に効果的であり、さらに高濃度、例えば１×１０20〜５
×１０21/cm3で添加できるため、結晶化に用いる金属元
素の添加量を多くすることができる。即ち、結晶化に用
いる金属元素の添加量を多くすることによって結晶化の
処理時間をさらに短時間で行うことが可能となる。ま
た、結晶化の処理時間を変えない場合には、結晶化に用
いる金属元素の添加量を多くすることによって、さらな
る低温で結晶化することができる。また、結晶化に用い
る金属元素の添加量を多くすることによって、自然核の
発生を低減することができ、良好な結晶質半導体膜を形
成することができる。
【０２４４】上記ゲッタリング処理後、半導体膜からな
るゲッタリングサイト２００５を選択的にエッチングし
て除去する。エッチングの方法としては、ＣｌＦ3によ
るプラズマを用いないドライエッチング、或いはヒドラ
ジンや、テトラエチルアンモニウムハイドロオキサイド
（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカ
リ溶液によるウエットエッチングで行うことができる。
この時、バリア層２００３はエッチングストッパーとし
て機能する。また、バリア層２００３はその後フッ酸に
より除去すれば良い。
【０２４５】その後、得られたゲルマニウムを含む結晶
質シリコン膜を所望の形状にエッチング処理して島状に
分離された半導体膜２００６を形成する。（図３７
（Ｅ））
【０２４６】図３８はゲッタリング処理前後における金
属元素（ここではニッケル）の濃度を全反射蛍光Ｘ線分
光(Total Reflection X-ray Fluorescence Spectroscop
y:ＴＸＲＦ)で測定した結果を示している。ＴＸＲＦで
はＸ線ビームを膜表面に対し非常に浅い角度で入射さ
せ、金属元素など不純物が発生する蛍光Ｘ線を検出する
測定方法である。ＴＸＲＦは主に表面から３〜５nmの深
さの情報が与えられるが、結晶質シリコン膜に残留する
ニッケル濃度を見積もることが可能である。検出感度は
およそ１０10/cm2である。
【０２４７】図３８において、縦軸はニッケル濃度を示
している。ゲッタリング処理無しとした試料のデータで
は５×１０12（任意量）の値が得られているが、ゲッタ
リング処理有りとした試料ではそれよりも小さい値を示
しており、ゲッタリング処理により結晶質半導体膜中の
ニッケル濃度はその１００分の１程度にまで減少してい
ることが示されている。ゲッタリング処理の熱処理温度
が４５０℃と５００℃の場合を比較すると、５００℃の
方がより低減されていることが解る。
【０２４８】以降の工程は、実施例１に従って、ＴＦＴ
を完成させればよい。本実施例で得られたゲルマニウム
を含む結晶質シリコン膜は、[１０１]面の配向率が高
く、且つ、膜中の金属元素の濃度が十分低減されている
ため、ＴＦＴの活性層に用いた場合、優れたＴＦＴの電
気特性を示す。
【０２４９】また、本実施例では実施形態１の結晶化を
用いた例を示したが、特に限定されず、実施形態２に示
した結晶化を用いてもよい。
【０２５０】また、本実施例のゲッタリング処理に加え
て実施形態３に示したゲッタリング処理を行ってもよ
い。
【０２５１】また、下地絶縁膜（例えば、窒化珪素膜）
上にニッケル元素をスパッタ法で散布した後、ゲルマニ
ウムを含む非晶質シリコン膜を形成し、バリア層を設
け、希ガス元素を含む半導体膜を形成した後、加熱処理
または強光によってゲルマニウムを含む非晶質シリコン
膜の結晶化およびゲッタリングを同時に行ってもよい。
【０２５２】また、本実施例は実施例１乃至１１のいず
れか一と自由に組み合わせることが可能である。
【０２５３】[実施例１３]実施形態３でリンを添加する
ゲッタリング方法の一例を示したが、リンに代えて希ガ
ス元素を用いてもよい。なお、添加する条件以外は同一
であるため、ここでは詳細な説明は省略する。
【０２５４】本実施例では、実施形態１または実施形態
２で得られた結晶質シリコン膜に対して、選択的に希ガ
ス元素を添加する。ここでは、アルゴンをイオンドープ
法（例えば、５×１０15/cm2のドーズ量）で添加してア
ルゴンが添加された領域（ゲッタリングサイト）を形成
する。ゲッタリングサイトに添加された希ガス元素の濃
度を１×１０20〜５×１０21/cm3とすることが望まし
い。
【０２５５】ゲッタリングサイトを形成した後、熱処理
またはランプ光源からの強光の照射を行えば、結晶質シ
リコン膜中に含まれる金属元素を低減または除去するこ
とができる。
【０２５６】また、本実施例は実施例１乃至１２のいず
れか一と自由に組み合わせることが可能である。
【０２５７】
【発明の効果】本発明により、シリコンを主成分とし、
ゲルマニウム含有量が０．１原子％以上１０原子％以下
である非晶質半導体膜に金属元素を添加して加熱処理に
より結晶化すると、ＥＢＳＰ法で観測される｛１０１｝
格子面の前記半導体膜の表面となす角が１０度以内であ
る割合が２０％以上であり、かつ、｛００１｝格子面の
前記半導体膜の表面となす角が１０度以内である割合が
３％以下であり、かつ、｛１１１｝格子面の前記半導体
膜の表面となす角が１０度以内である割合が５％以下で
ある結晶質半導体膜を得ることがで可能となり、そのよ
うな結晶質半導体膜を用いて薄膜トランジスタのチャネ
ル形成領域を形成することができる。
【０２５８】このような｛１１０｝格子面の配向率の高
い結晶質半導体膜を用いたＴＦＴは、アクティブマトリ
クス型の液晶表示装置や発光素子により画素部を形成し
た表示装置を作製するためのＴＦＴとして用いることが
できる。また、本発明のＴＦＴは、従来の半導体基板に
て作製されるＬＳＩに代わる薄膜集積回路を実現するＴ
ＦＴとして用いることができる。
【図面の簡単な説明】
【図１】 ＥＢＳＰ法により求められる本発明の結晶質
半導体膜の逆極点図。
【図２】 Ｎｉ水溶液濃度と｛１０１｝配向率の関係を
示すグラフ。
【図３】 結晶質半導体膜中のＧｅ濃度をＳＩＭＳによ
り測定した結果を示すグラフ。
【図４】 ＳｉＨ4、ＧｅＨ4、Ｈ2ガスより作製された
試料のＣ、Ｎ、Ｏ濃度を阿表すＳＩＭＳデータ。
【図５】 ＧｅＨ4の添加量と結晶核発生密度との関係
を示すグラフ。
【図６】 ＥＢＳＰ装置の構成を説明する図。
【図７】 ＥＰＳＰによる試料測定の概念を説明する
図。
【図８】 ＥＢＳＰデータから得られる逆極点図の例。
【図９】 ｛１０１｝配向からのずれ角を説明する図。
【図１０】 ｛１０１｝付近に優先配向している場合の
各結晶粒の＜１０１＞方位のゆらぎを説明する図。
【図１１】 本発明の結晶質半導体膜の作製方法を説明
する図。
【図１２】 本発明の結晶質半導体膜の作製方法を説明
する図。
【図１３】 本発明の結晶質半導体膜の作製方法を説明
する図。
【図１４】 ｐチャネル型ＴＦＴを作製する工程を説明
する図。
【図１５】 ｎチャネル型ＴＦＴを作製する工程を説明
する図。
【図１６】 ＣＭＯＳ構造のＴＦＴを作製する工程を説
明する図。
【図１７】 駆動回路及び画素部のＴＦＴを同一基板に
形成した構造を説明する図。
【図１８】 画素部における画素構造の上面図。
【図１９】 ＮＭＯＳ回路の構成を示す図。
【図２０】 シフトレジスタの構成を示す図。
【図２１】 発光素子により画素部を形成した表示装置
の駆動回路及び画素部の断面構造図。
【図２２】 発光素子により画素部を形成した表示装置
の上面図及び断面図。
【図２３】 発光素子により画素部を形成した表示装置
の画素の上面図及び回路図。
【図２４】 デジタル駆動の表示装置の回路ブロック
図。
【図２５】 ｎチャネル型ＴＦＴで形成したゲート側駆
動回路の構成を示す図。
【図２６】 デコーダ入力信号のタイミングチャートを
説明する図。
【図２７】 ｎチャネル型ＴＦＴで形成したソース側駆
動回路の構成を示す図。
【図２８】 ｐチャネル型ＴＦＴで形成したゲート側駆
動回路の構成を示す図。
【図２９】 デコーダ入力信号のタイミングチャートを
説明する図。
【図３０】 ｐチャネル型ＴＦＴで形成したソース側駆
動回路の構成を示す図。
【図３１】 半導体装置の一例を示す図。
【図３２】 半導体装置の一例を示す図。
【図３３】 プロジェクターの一例を示す図。
【図３４】 X線回折測定と試料あおり角を説明する
図。
【図３５】 試料あおり角と、回折に寄与する格子面を
説明する図。
【図３６】 ＥＢＳＰ法により求められる結晶質半導体
膜の逆極点図。
【図３７】 本発明の結晶質半導体膜の作製方法を説明
する図。
【図３８】 ゲッタリング処理前後におけるＴＸＲＦで
測定される金属元素の濃度を示すグラフ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/20 Ｈ０１Ｌ 27/08 ３３１Ｅ 21/336 29/78 ６２０ 21/8238 ６１８Ｇ 27/08 ３３１ ６２７Ｇ 27/092 ６１２Ｂ ６１３Ａ 27/08 ３２１Ｃ (72)発明者 浅見 勇臣 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 高野 圭恵 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 志知 武司 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 小久保 千穂 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Ｆターム(参考） 2H092 GA50 HA28 JA24 JA26 JA34 JA46 JB57 JB58 JB61 KA04 KA05 KA07 KA10 KB24 KB25 LA06 MA04 MA05 MA08 MA15 MA29 MA30 NA24 NA29 PA01 PA06 RA05 RA10 5C094 AA10 BA03 BA43 CA19 CA20 EA04 EA07 JA01 JA09 5F048 AB03 AB07 AC04 BA10 BA14 BA16 BB05 BC16 BG05 5F052 AA02 AA12 AA24 BA02 BB07 CA07 DA01 DA02 DA03 EA16 FA06 HA06 JA01 JA04 5F110 AA01 AA26 BB02 BB04 CC02 DD01 DD02 DD03 DD04 DD05 DD13 DD14 DD15 DD17 EE01 EE03 EE04 EE06 EE14 EE23 EE28 FF01 FF02 FF04 FF09 FF28 FF30 GG01 GG02 GG13 GG17 GG25 GG33 GG34 GG43 GG45 GG47 GG51 GG52 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HL06 HM12 HM15 NN03 NN22 NN23 NN24 NN27 NN35 NN73 PP01 PP02 PP03 PP04 PP06 PP10 PP13 PP23 PP29 PP31 PP34 PP35 QQ04 QQ09 QQ11 QQ19 QQ23 QQ24 QQ25 QQ28

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】シリコンを主成分とし、ゲルマニウムを含
    有する結晶質半導体膜で薄膜トランジスタが形成されて
    いる半導体装置において、前記結晶質半導体膜は、チャ
    ネル形成領域と、一導電型の不純物が添加された不純物
    領域を有し、前記チャネル形成領域は、反射電子線回折
    パターン法で検出される｛１０１｝面の前記結晶質半導
    体膜の表面となす角が１０度以内である割合が２０％以
    上であり、かつ、｛００１｝面の前記結晶質半導体膜の
    表面となす角が１０度以内である割合が３％以下であ
    り、かつ、｛１１１｝格子面の前記結晶質半導体膜の表
    面となす角が１０度以内である割合が５％以下であり、
    かつ、二次イオン質量分析法において検出される窒素及
    び炭素の濃度が５×１０18/cm3未満であり、酸素の濃度
    が１×１０19/cm3未満であることを特徴とする半導体装
    置。
  2. 【請求項２】シリコンを主成分とし、ゲルマニウムを含
    有する非晶質半導体膜に金属元素を添加して、加熱処理
    とレーザー処理により作製された結晶質半導体膜で薄膜
    トランジスタが形成されている半導体装置において、前
    記結晶質半導体膜は、チャネル形成領域と、一導電型の
    不純物が添加された不純物領域を有し、前記チャネル形
    成領域は、反射電子線回折パターン法で検出される｛１
    ０１｝面の前記結晶質半導体膜の表面となす角が１０度
    以内である割合が２０％以上であり、かつ、｛００１｝
    面の前記結晶質半導体膜の表面となす角が１０度以内で
    ある割合が３％以下であり、かつ、｛１１１｝格子面の
    前記結晶質半導体膜の表面となす角が１０度以内である
    割合が５％以下であり、かつ、二次イオン質量分析法に
    おいて検出される窒素及び炭素の濃度が５×１０18/cm3
    未満であり、酸素の濃度が１×１０ 19/cm3未満であるこ
    とを特徴とする半導体装置。
  3. 【請求項３】画素部及び駆動回路を同一の絶縁体上に形
    成した半導体装置において、前記画素部及び前記駆動回
    路における薄膜トランジスタの全てはｎチャネル型であ
    り、前記薄膜トランジスタのチャネル形成領域は、シリ
    コンを主成分とし、ゲルマニウムを含有する結晶質半導
    体膜で形成され、前記結晶質半導体膜は、反射電子線回
    折パターン法で検出される｛１０１｝面の前記結晶質半
    導体膜の表面となす角が１０度以内である割合が２０％
    以上であり、かつ、｛００１｝面の前記結晶質半導体膜
    の表面となす角が１０度以内である割合が３％以下であ
    り、かつ、｛１１１｝格子面の前記結晶質半導体膜の表
    面となす角が１０度以内である割合が５％以下であり、
    かつ、二次イオン質量分析法において検出される窒素及
    び炭素の濃度が５×１０18/cm3未満であり、酸素の濃度
    が１×１０19/cm3未満であることを特徴とする半導体装
    置。
  4. 【請求項４】画素部及び駆動回路を同一の絶縁体上に形
    成した半導体装置において、前記画素部及び前記駆動回
    路における薄膜トランジスタの全てはｐチャネル型であ
    り、前記薄膜トランジスタのチャネル形成領域は、シリ
    コンを主成分とし、ゲルマニウムを含有する結晶質半導
    体膜で形成され、前記結晶質半導体膜は、反射電子線回
    折パターン法で検出される｛１０１｝面の前記結晶質半
    導体膜の表面となす角が１０度以内である割合が２０％
    以上であり、かつ、｛００１｝面の前記結晶質半導体膜
    の表面となす角が１０度以内である割合が３％以下であ
    り、かつ、｛１１１｝格子面の前記結晶質半導体膜の表
    面となす角が１０度以内である割合が５％以下であり、
    かつ、二次イオン質量分析法において検出される窒素及
    び炭素の濃度が５×１０18/cm3未満であり、酸素の濃度
    が１×１０19/cm3未満であることを特徴とする半導体装
    置。
  5. 【請求項５】画素部及び駆動回路を同一の絶縁体上に形
    成した半導体装置において、前記駆動回路はｎチャネル
    型及びｐチャネル型の薄膜トランジスタで形成され、前
    記ｎチャネル型及びｐチャネル型の薄膜トランジスタの
    チャネル形成領域のそれぞれは、シリコンを主成分と
    し、ゲルマニウムを含有する結晶質半導体膜で形成さ
    れ、前記結晶質半導体膜は、反射電子線回折パターン法
    で検出される｛１０１｝面の前記結晶質半導体膜の表面
    となす角が１０度以内である割合が２０％以上であり、
    かつ、｛００１｝面の前記結晶質半導体膜の表面となす
    角が１０度以内である割合が３％以下であり、かつ、
    ｛１１１｝格子面の前記結晶質半導体膜の表面となす角
    が１０度以内である割合が５％以下であり、かつ、二次
    イオン質量分析法において検出される窒素及び炭素の濃
    度が５×１０18/cm3未満であり、酸素の濃度が１×１０
    19/cm3未満であることを特徴とする半導体装置。
  6. 【請求項６】画素部を絶縁体上に形成した半導体装置に
    おいて、前記画素部における薄膜トランジスタのチャネ
    ル形成領域は、シリコンを主成分とし、ゲルマニウムを
    含有する結晶質半導体膜で形成され、前記チャネル形成
    領域は、反射電子線回折パターン法で検出される｛１０
    １｝面の前記結晶質半導体膜の表面となす角が１０度以
    内である割合が２０％以上であり、かつ、｛００１｝面
    の前記結晶質半導体膜の表面となす角が１０度以内であ
    る割合が３％以下であり、かつ、｛１１１｝格子面の前
    記結晶質半導体膜の表面となす角が１０度以内である割
    合が５％以下であり、かつ、二次イオン質量分析法にお
    いて検出される窒素及び炭素の濃度が５×１０18/cm3未
    満であり、酸素の濃度が１×１０19/cm3未満であること
    を特徴とする半導体装置。
  7. 【請求項７】画素部及び駆動回路を同一の絶縁体上に形
    成した半導体装置において、前記駆動回路は一導電型の
    薄膜トランジスタで形成されたバッファを有し、前記バ
    ッファは第１の一導電型の薄膜トランジスタと該第１の
    一導電型の薄膜トランジスタと直列に接続され、かつ、
    該第１の一導電型の薄膜トランジスタのドレインをゲー
    トとする第２の一導電型薄膜トランジスタを有し、前記
    第１及び第２の薄膜トランジスタのチャネル形成領域の
    それぞれは、シリコンを主成分とし、ゲルマニウムを含
    有する結晶質半導体膜で形成され、前記結晶質半導体
    膜、反射電子線回折パターン法で検出される｛１０１｝
    面の前記結晶質半導体膜の表面となす角が１０度以内で
    ある割合が２０％以上であり、かつ、｛００１｝面の前
    記結晶質半導体膜の表面となす角が１０度以内である割
    合が３％以下であり、かつ、｛１１１｝格子面の前記結
    晶質半導体膜の表面となす角が１０度以内である割合が
    ５％以下であり、かつ、二次イオン質量分析法において
    検出される窒素及び炭素の濃度が５×１０18/cm3未満で
    あり、酸素の濃度が１×１０19/cm3未満であることを特
    徴とする半導体装置。
  8. 【請求項８】請求項１乃至請求項７のいずれか一項にお
    いて、前記チャネル形成領域に含まれる金属元素の濃度
    が１×１０17/cm3未満であることを特徴とする半導体装
    置。
  9. 【請求項９】請求項８において、前記金属元素はＦｅ、
    Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃ
    ｕ、Ａｕから選ばれた一種または複数種であることを特
    徴とする薄膜トランジスタ。
  10. 【請求項１０】請求項１乃至請求項７のいずれか一項に
    おいて、前記結晶質半導体膜は、ゲルマニウムを０．１
    原子％以上１０原子％以下の濃度で含むことを特徴とす
    る半導体装置。
  11. 【請求項１１】請求項１乃至請求項１０のいずれか一項
    において、前記結晶質半導体膜の厚さは２０nm乃至１０
    ０nmであることを特徴とする半導体装置。
  12. 【請求項１２】請求項４または請求項５において、前記
    駆動回路は複数のＮＡＮＤから成るデコーダを含むこと
    を特徴とする半導体装置。
  13. 【請求項１３】請求項４において、前記駆動回路はエン
    ハンスメント型とデプレッション型の薄膜トランジスタ
    で形成されたフリップフロップ回路から成るシフトレジ
    スタを含むことを特徴とする半導体装置。
  14. 【請求項１４】請求項１乃至請求項７のいずれか一項に
    おいて、前記結晶質半導体膜の表面に対して水平に存在
    する格子面の間隔と、前記結晶質半導体膜の表面に対し
    て６０度傾いて存在する格子面の間隔との差が、格子定
    数に換算した場合、０．００２nm以下であることを特徴
    とする半導体装置。
  15. 【請求項１５】請求項１乃至請求項１２のいずれか一項
    において、前記半導体装置は携帯電話、ビデオカメラ、
    携帯型情報端末、テレビ受像器、電子書籍、パーソナル
    コンピュータ、ＤＶＤプレーヤー、デジタルスチルカメ
    ラから選ばれた一つであることを特徴とする半導体装
    置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002025905A (ja) * 2000-07-04 2002-01-25 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2005101528A (ja) * 2003-08-27 2005-04-14 Mitsubishi Electric Corp 半導体装置
JP2014160842A (ja) * 2008-02-07 2014-09-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2019068080A (ja) * 2012-03-28 2019-04-25 株式会社半導体エネルギー研究所 信号処理装置

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4056571B2 (ja) * 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6335445B1 (en) * 1997-03-24 2002-01-01 Societe De Conseils De Recherches Et D'applications Scientifiques (S.C.R.A.S.) Derivatives of 2-(iminomethyl)amino-phenyl, their preparation, their use as medicaments and the pharmaceutical compositions containing them
JP3980159B2 (ja) * 1998-03-05 2007-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI263336B (en) 2000-06-12 2006-10-01 Semiconductor Energy Lab Thin film transistors and semiconductor device
JP2002083974A (ja) 2000-06-19 2002-03-22 Semiconductor Energy Lab Co Ltd 半導体装置
US6828587B2 (en) 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
US6703265B2 (en) * 2000-08-02 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7045444B2 (en) * 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
US6858480B2 (en) * 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP4993810B2 (ja) * 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7052943B2 (en) * 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4718700B2 (ja) * 2001-03-16 2011-07-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6855584B2 (en) * 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4854866B2 (ja) * 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW550648B (en) * 2001-07-02 2003-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP4267266B2 (ja) * 2001-07-10 2009-05-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7238557B2 (en) * 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6994083B2 (en) * 2001-12-21 2006-02-07 Trudell Medical International Nebulizer apparatus and method
TWI300950B (en) * 2002-11-29 2008-09-11 Adv Lcd Tech Dev Ct Co Ltd Semiconductor structure, semiconductor device, and method and apparatus for manufacturing the same
JP3791616B2 (ja) * 2003-02-06 2006-06-28 セイコーエプソン株式会社 配線基板、電気光学装置及びその製造方法並びに電子機器
JP4562997B2 (ja) 2003-03-26 2010-10-13 株式会社半導体エネルギー研究所 素子基板及び発光装置
CN102709478B (zh) 2003-03-26 2016-08-17 株式会社半导体能源研究所 发光装置
US7291967B2 (en) * 2003-08-29 2007-11-06 Semiconductor Energy Laboratory Co., Ltd. Light emitting element including a barrier layer and a manufacturing method thereof
JP3764157B2 (ja) * 2003-10-10 2006-04-05 東洋炭素株式会社 高純度炭素系材料及びセラミックス膜被覆高純度炭素系材料
WO2005038891A1 (ja) * 2003-10-16 2005-04-28 Jsr Corporation シリコン・コバルト膜形成用組成物、シリコン・コバルト膜およびその形成方法
US7205716B2 (en) 2003-10-20 2007-04-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US7902747B2 (en) 2003-10-21 2011-03-08 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device having a thin insulating film made of nitrogen and silicon and an electrode made of conductive transparent oxide and silicon dioxide
US7407421B2 (en) * 2003-11-20 2008-08-05 Matsushita Electric Industrial Co., Ltd. Light source, optical pickup, and electronic apparatus
WO2007046290A1 (en) * 2005-10-18 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2007220825A (ja) * 2006-02-15 2007-08-30 Sumco Corp シリコンウェーハの製造方法
US8278739B2 (en) * 2006-03-20 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor film, semiconductor device, and method for manufacturing thereof
US7514726B2 (en) * 2006-03-21 2009-04-07 The United States Of America As Represented By The Aministrator Of The National Aeronautics And Space Administration Graded index silicon geranium on lattice matched silicon geranium semiconductor alloy
US8124529B2 (en) * 2006-06-01 2012-02-28 Texas Instruments Incorporated Semiconductor device fabricated using a metal microstructure control process
WO2007142167A1 (en) * 2006-06-02 2007-12-13 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
TWI438823B (zh) * 2006-08-31 2014-05-21 Semiconductor Energy Lab 晶體半導體膜的製造方法和半導體裝置
US7662703B2 (en) * 2006-08-31 2010-02-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and semiconductor device
US20080128821A1 (en) * 2006-12-04 2008-06-05 Texas Instruments Incorporated Semiconductor Device Manufactured Using Passivation of Crystal Domain Interfaces in Hybrid Orientation Technology
US7972943B2 (en) * 2007-03-02 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8996183B2 (en) 2007-08-28 2015-03-31 Consert Inc. System and method for estimating and providing dispatchable operating reserve energy capacity through use of active load management
US8145361B2 (en) * 2007-08-28 2012-03-27 Consert, Inc. System and method for manipulating controlled energy using devices to manage customer bills
US7715951B2 (en) * 2007-08-28 2010-05-11 Consert, Inc. System and method for managing consumption of power supplied by an electric utility
US8700187B2 (en) * 2007-08-28 2014-04-15 Consert Inc. Method and apparatus for actively managing consumption of electric power supplied by one or more electric utilities
JP5205012B2 (ja) * 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
WO2009051835A1 (en) * 2007-10-18 2009-04-23 United States Of America As Representated By The Administrator Of The National Aeronautics And Space Administration X-ray diffraction wafer mapping method for rhombohedral super-hetero-epitaxy
TW202318392A (zh) 2009-01-16 2023-05-01 日商半導體能源研究所股份有限公司 液晶顯示裝置及其電子裝置
JP5377993B2 (ja) * 2009-01-30 2013-12-25 株式会社日立ハイテクノロジーズ プラズマ処理方法
US8846505B2 (en) * 2009-03-09 2014-09-30 Skokie Swift Corporation Method of growing semiconductor micro-crystalline islands on an amorphous substrate
KR101772639B1 (ko) 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101837102B1 (ko) 2009-10-30 2018-03-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102656667B (zh) * 2009-12-25 2015-08-26 独立行政法人科学技术振兴机构 结晶性硅化钴膜的形成方法
KR101926646B1 (ko) 2010-04-16 2018-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 축전 장치용 전극 및 그 제작 방법
US9614026B2 (en) 2013-03-13 2017-04-04 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration High mobility transport layer structures for rhombohedral Si/Ge/SiGe devices
US11255606B2 (en) * 2015-12-30 2022-02-22 Mattson Technology, Inc. Gas flow control for millisecond anneal system
US20180082622A1 (en) * 2016-09-22 2018-03-22 Hopil Bae Techniques for testing electrically configurable digital displays, and associated display architecture
US10014311B2 (en) 2016-10-17 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells, methods of forming polysilicon, elevationally-extending strings of memory cells individually comprising a programmable charge storage transistor, and electronic components comprising polysilicon

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236471A (ja) * 1995-03-01 1996-09-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH1131660A (ja) * 1997-07-14 1999-02-02 Semiconductor Energy Lab Co Ltd 半導体膜の作製方法及び半導体装置の作製方法
JPH11354445A (ja) * 1997-08-26 1999-12-24 Semiconductor Energy Lab Co Ltd 半導体装置
JP2000114527A (ja) * 1998-08-07 2000-04-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US43662A (en) * 1864-08-02 Improved spring bed-bottom
US14625A (en) * 1856-04-08 William w
US38889A (en) * 1863-06-16 Improved horse-collar
US8286A (en) * 1851-08-05 Spbietg-bolt
US14535A (en) * 1856-03-25 Water-wheel
JPH0658966B2 (ja) 1982-05-17 1994-08-03 キヤノン株式会社 半導体素子
JPH0752718B2 (ja) 1984-11-26 1995-06-05 株式会社半導体エネルギー研究所 薄膜形成方法
JP2588388B2 (ja) 1986-08-08 1997-03-05 株式会社 半導体エネルギー研究所 被膜作製方法
JPH02219234A (ja) 1989-02-20 1990-08-31 Seiko Epson Corp 半導体装置
US5162933A (en) 1990-05-16 1992-11-10 Nippon Telegraph And Telephone Corporation Active matrix structure for liquid crystal display elements wherein each of the gate/data lines includes at least a molybdenum-base alloy layer containing 0.5 to 10 wt. % of chromium
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2840699B2 (ja) 1990-12-12 1998-12-24 株式会社 半導体エネルギー研究所 被膜形成装置及び被膜形成方法
JPH04349619A (ja) 1991-05-28 1992-12-04 Nippondenso Co Ltd 単結晶半導体膜の製造方法
JPH06333857A (ja) 1993-05-27 1994-12-02 Semiconductor Energy Lab Co Ltd 成膜装置および成膜方法
JPH06349735A (ja) 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
WO1995003629A1 (fr) 1993-07-26 1995-02-02 Seiko Epson Corporation Dispositif semi-conducteur a film mince, sa fabrication et son systeme d'affichage
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
JP2860869B2 (ja) 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW251379B (en) 1994-01-28 1995-07-11 Nat Science Committee Process of polysilicon, Ge or Si-Ge thin film transistor
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985703A (en) 1994-10-24 1999-11-16 Banerjee; Sanjay Method of making thin film transistors
JPH08271880A (ja) 1995-04-03 1996-10-18 Toshiba Corp 遮光膜，液晶表示装置および遮光膜形成用材料
TW310478B (en) 1995-12-08 1997-07-11 Nat Science Council A method to fabricate thin film transistor
US5943560A (en) 1996-04-19 1999-08-24 National Science Council Method to fabricate the thin film transistor
US6307214B1 (en) 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
JP4318768B2 (ja) 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4282778B2 (ja) 1997-08-05 2009-06-24 株式会社半導体エネルギー研究所 半導体装置
JP4068219B2 (ja) 1997-10-21 2008-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH11204434A (ja) 1998-01-12 1999-07-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH11233788A (ja) 1998-02-09 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4489201B2 (ja) 1998-02-18 2010-06-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4115584B2 (ja) 1998-03-27 2008-07-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI263336B (en) 2000-06-12 2006-10-01 Semiconductor Energy Lab Thin film transistors and semiconductor device
US6828587B2 (en) 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2002083974A (ja) 2000-06-19 2002-03-22 Semiconductor Energy Lab Co Ltd 半導体装置
US6703265B2 (en) 2000-08-02 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236471A (ja) * 1995-03-01 1996-09-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH1131660A (ja) * 1997-07-14 1999-02-02 Semiconductor Energy Lab Co Ltd 半導体膜の作製方法及び半導体装置の作製方法
JPH11354445A (ja) * 1997-08-26 1999-12-24 Semiconductor Energy Lab Co Ltd 半導体装置
JP2000114527A (ja) * 1998-08-07 2000-04-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002025905A (ja) * 2000-07-04 2002-01-25 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2005101528A (ja) * 2003-08-27 2005-04-14 Mitsubishi Electric Corp 半導体装置
JP4717385B2 (ja) * 2003-08-27 2011-07-06 三菱電機株式会社 半導体装置
JP2014160842A (ja) * 2008-02-07 2014-09-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2019068080A (ja) * 2012-03-28 2019-04-25 株式会社半導体エネルギー研究所 信号処理装置
JP2020167429A (ja) * 2012-03-28 2020-10-08 株式会社半導体エネルギー研究所 信号処理装置

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