JP2002010129A - Ｖｔｒ一体型撮像装置 - Google Patents

Ｖｔｒ一体型撮像装置

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JP2002010129A JP2000185832A JP2000185832A JP2002010129A JP 2002010129 A JP2002010129 A JP 2002010129A JP 2000185832 A JP2000185832 A JP 2000185832A JP 2000185832 A JP2000185832 A JP 2000185832A JP 2002010129 A JP2002010129 A JP 2002010129A
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Abstract

(57)【要約】 【課題】 低フレームレートの信号をＶＦに表示可能に
すると共に、安定したマルチフレームレート対応のＶＴ
Ｒ一体型撮像装置を提供する。 【解決手段】 設定されたマルチフレームのモードが低
フレームレートの時に読み出しパルス以外の駆動パルス
をｎ／２倍にする駆動パルス切り換え回路３と、ｎ／２
フレームに１回読み出しパルス出力直後の１フレームに
出力されるＣＣＤ１の出力信号を書き込み、書き込んだ
１フレーム分の信号を繰り返してｎ／２フレーム読み出
すフレームメモリ４と、フレームメモリ４の出力信号に
カメラプロセスの処理を施すカメラ信号処理回路５と、
カメラ信号処理回路５の出力信号を設定モードのフレー
ムレートで記録するＶＴＲ部７とを備え、低フレームレ
ート時でもＶＦに表示し易くすると共に、ｎの値を適切
に選択し複数のフレームレートを共通のフレームレート
でカメラ、ＶＴＲ間をＩ／Ｆするようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特に放送用，業務
用などのＶＴＲ一体型撮像装置等において、近年のＨＤ
画像方式のマルチフレームレートに対応するＶＴＲ一体
型撮像装置に関するものである。
【０００２】
【従来の技術】マルチフレームレートのＨＤ画像方式と
してはSMPTE２７４MとSMPTE２９６Mで方式が規格化され
ている。もともと、ＨＤ画像方式は総ライン数１１２５
と７５０の２方式があり、前者は有効ライン数１０８
０、有効水平画素数１９２０、総水平画素数２２００で
クロック周波数は７４．２５ＭＨｚまたは７４．２５Ｍ
Ｈｚ／１．００１、走査方式はインターレース走査（以
下、ｉと表示）が基本であり、故にフィールド周波数は
６０Ｈｚまたは５９．９４Ｈｚである。
【０００３】近年ＨＤ放送機器の進展により映画を電子
化つまりフィルムをビデオテープで置換える電子シネマ
システム等への動きが活発化し、テレビのフィールド周
波数，走査方式６０ｉから映画のフレーム周波数２４Ｈ
ｚ、しかも走査方式はプログレッシブ走査（以下、ｐと
表示）の２４ｐ等への対応が必要となってきた。故に機
器のインターフェースを考慮しクロック周波数，水平有
効画素数を変えず、水平の無効画素数を増やすことによ
りフレーム周波数を変える方式が追加された。追加され
たフレーム周波数，走査方式としては、３０ｐ，２５
ｐ，２４ｐ等がある。水平総画素数について言えば、前
述した説明により、例えば３０ｐは６０ｉ方式と同じ２
２００であり、２４ｐは２７５０（２２００×３０／２
４）となる。
【０００４】総ライン数７５０の方は有効ライン数７２
０、有効水平画素数１２８０、総水平画素数１６５０で
クロック周波数は７４．２５ＭＨｚまたは７４．２５Ｍ
Ｈｚ／１．００１、走査方式はｐが基本であり、フレー
ム周波数は６０Ｈｚまたは５９．９４Ｈｚである。１０
８０と同様に、５０ｐ，３０ｐ，２５ｐ，２４ｐ等が追
加された。水平画素数は例えば、３０ｐが３３００、２
４ｐが４１２５となる。
【０００５】従来のマルチフレームレート対応ＶＴＲ一
体型撮像装置の回路構成としては、例えば図１９に示す
回路構成がある。
【０００６】図１９において、５１は１０８０対応のＣ
ＣＤ、５２はＣＣＤ駆動回路、５３はマルチフレームレ
ートに対応する駆動パルスを発生する駆動パルス発生回
路、５４はカメラのプロセス処理を行うカメラ信号処理
回路、５５はビューファインダ、５６はマルチフレーム
の信号を記録，再生するＶＴＲ部である。
【０００７】以上のように構成された従来のマルチフレ
ームレート対応ＶＴＲ一体型撮像装置の動作について図
２０を用いて以下説明する。
【０００８】駆動パルス発生回路５３は、図示していな
い例えばマイクロコンピュータ等から出力されるモード
切り換え信号に応じてそのモードに合うように駆動パル
スを発生し、ＣＣＤ駆動回路５２へ出力する。ＣＣＤ駆
動回路５２は駆動パルスを所定の電圧値へ変換しＣＣＤ
５１を駆動する。例えば６０ｉのモードが選択されたら
図２０（ｂ）に示すような駆動パルスを発生する。この
場合、ｉ駆動となる為読み出しパルスは１/６０秒毎に
出力され、読み出し後に上下2画素の信号がＰＤ（フォ
トダイオード）ミックスされ（フィールド毎にミックス
のペアを換え、奇数，偶数ラインを作成）、ミックスさ
れた信号群は垂直転送パルスによって１水平走査周期で
1ラインずつ垂直転送され、そして図示していない水平
転送パルスにより１垂直転送パルス毎に駆動クロックの
レート（７４ＭＨｚ）で順次出力されことにより最初の
フィールドで奇数ライン信号を同様に次のフィールドで
偶数ラインの信号を出力して図２０（a）に示すように1
フレーム（１／３０秒）の信号を形成する。
【０００９】次に３０ｐのモードの場合は、第１の方法
として図２０（d）に示す駆動パルスにより、読み出し
は１/３０秒毎に行われ、ＰＤミックスされてない全ラ
インの信号を1フレーム期間かけて垂直転送パルス及び
図示していない水平転送パルスにより順次出力し図２０
（ｃ）に示す３０ｐの信号を得る方法がある。
【００１０】ここで、ＣＣＤ５１がインターライン（以
下、ＩＴと記す）タイプのＣＣＤであれば、ＰＤから読
み出された信号は垂直ＣＣＤを１水平走査周期で1ライ
ンずつ転送されていくので、スポットライトのような明
るい被写体を撮像した場合に、所謂受光部から垂直転送
部への光のもれによるスメア（明るい帯状のすじ）とい
う現象を引き起こし易い。この現象を抑えるＣＣＤとし
てはフレーム・インターライン・トランスファ（以下、
ＦＩＴと記す）タイプがあるが、このＣＣＤは垂直，水
平ＣＣＤ以外に蓄積部を有し、ＰＤから読み出された直
後、垂直ブランキング期間に高速転送パルスによって、
蓄積部に読み出された全画素信号を転送し、その後はＩ
Ｔタイプと同様に前述した垂直転送パルスと水平転送パ
ルスによって順次信号を出力する。このタイプは高速転
送によりスメアを抑制することができるが、蓄積部の暗
電流により垂直のブラックシェーディングを発生する。
【００１１】１０８０でｐ出力を得る場合、全画素信号
を垂直転送する為には、垂直ＣＣＤを駆動する転送電極
の数がｉの時の倍になり、転送容量が減る等の問題の
他、さらにＦＩＴタイプの場合は高速転送の段数も倍に
なり、性能確保の為に高速転送の周波数あるいは転送時
間が制限される等の課題がある。この点に関しては現
状、３０ｐ（６０ｉ）のフレームレートが限界レベルで
ある。転送容量の問題に対しては、マルチプル・フレー
ム・インターライン・トランスファ（以下、ＭＦＩＴと
記す）タイプのＣＣＤが開発されており、ｐ対応として
はこのタイプが実用レベルを達成している。これは、垂
直ブランキング期間に奇数ラインの信号群を読み出し後
高速転送し、次に偶数ラインの信号群を読み出し高速転
送することにより、蓄積部に奇数ラインの信号群と偶数
ラインの信号群に分けて蓄積する。故に読み出した後正
規のｐ信号を得る為には、フレームメモリ等で並び換え
を行う必要がある。しかるにこの並び換え動作を行わず
高速転送後の垂直転送パルスを図２０（ｆ）のようにす
ることにより（読み出しパルス後の高速転送パルスは図
示していない）、３０ｐの信号を奇数ラインと偶数ライ
ンのフィールドに分け、インターレース形式で出力する
所謂セグメント・フレーム（以下、ＳＦと記す）形式で
出力する。第２の方法としてはこのＭＦＩＴタイプを用
いた図２０（e）に示すＳＦ形式の信号形式がある。
【００１２】以上、図２０（a）のｉ信号や同図（ｃ）
または（e）のｐ信号がＣＣＤ５１より出力され、カメ
ラ信号処理回路５４に入力される。カメラ信号処理回路
５４はｉまたはｐ信号に応じてカメラプロセスの所定の
処理を行い、ビューファインダ５５へビューファインダ
用信号（以下、ビューファインダをＶＦと記す）と、Ｖ
ＴＲ部５６へ記録用信号を出力する。ＶＦ５５では、ｉ
及びｐ信号に応じて表示を行い、ＶＴＲ部５６もモード
切り換え信号に応じて記録再生を行う。
【００１３】
【発明が解決しようとする課題】しかしながら上記従来
のマルチフレームレート対応ＶＴＲ一体型撮像装置にお
いては、ＶＦに表示する場合、３０ｐ，２５ｐ，２４ｐ
のフレームレートではｐ信号であるが、フレームレート
が低い故にフリッカを発生し見にくい。またＳＦ形式の
信号であってもインターレースフリッカが発生すると共
に、動きのある被写体では、奇数ラインと偶数ラインの
時間的ずれが生じ特に見にくくなる。
【００１４】また、２５ｐ，２４ｐ等フレームレートが
低くなればなるほどＩＴ‐ＣＣＤであればスメアが増
え、またＭＦＩＴ−ＣＣＤの場合は垂直ブラックシェー
ディングが増えるというＣＣＤの性能劣化を招く。
【００１５】また、一つの記録モード例えば２４ｐにお
いて記録信号のフレームレートを複数変え、再生は常に
２４ｐで行うことにより２４ｐの可変速再生信号を得よ
うとする場合、複数のカメラの駆動モードとＶＴＲとの
インターフェース（以下、Ｉ／Ｆと記す）仕様が必要に
なり回路規模が増加すると共に、安定性、信頼性の確保
が難しく導入できていない。特に２４ｐモードの可変速
再生は、映画撮影を電子化するには必須条件であり、大
きな問題点である。
【００１６】本発明はかかる点を鑑み、低フレームレー
トにおいてもＶＦ信号を見やすくする、またＣＣＤの性
能を劣化させない、さらには可変速再生も可能であるマ
ルチフレームレート対応のＶＴＲ一体型撮像装置を提供
することを目的とする。
【００１７】
【課題を解決するための手段】この課題を解決するため
に本発明は、ＣＣＤの駆動を読み出しパルス以外、設定
されたモードのフレームレートに対して（ｎ／２）倍
（ｎは任意の整数）にし、フレームメモリで読み出しパ
ルス直後の1フレームに出力されるＣＣＤの出力信号を
書き込み、読み出しは書き込んだ1フレーム分の信号を
繰り返して（ｎ／２）フレーム読み出すようにし、その
信号をカメラ信号処理回路へ送るように構成したもので
ある。
【００１８】これにより、ＶＦには設定したフレームレ
ートモードの（ｎ／２）倍のフレームレート信号を出力
することができる。
【００１９】また本発明は、任意のフレームレートモー
ドに設定した時にそのモードの可変速再生信号を得る場
合、カメラ部から出力する複数のフレームレートの信号
を各フレームレートの公倍数の共通フレームレートｍ
（ｍは整数）で出力できるように構成したものである。
【００２０】これにより、ＶＦには複数のフレームレー
トモードの公倍数のフレームレートで信号を出力するこ
とができると共に、ＶＴＲとのＩ／Ｆのタイミング等の
仕様を統一することができる。
【００２１】また本発明は、ＣＣＤの駆動を読み出しパ
ルス以外、設定されたモードのフレームレートに対して
（ｎ／２）倍（ｎは任意の整数）にし、フレームメモリ
で読み出しパルス直後の1フレームに出力されるＣＣＤ
の出力信号を書き込み、読み出しは書き込んだ1フレー
ム分の信号を繰り返して（ｎ／２）フレーム読み出すよ
うにし、その信号をカメラ信号処理回路へ送るように
し、ＶＴＲ部では設定したフレームレートで記録し、記
録した信号を再生する場合に再生信号の形式を記録時に
カメラ信号処理回路から入力された信号のフレームレー
トと同じ形式にするか、モード選択により設定したフレ
ームレートの信号形式にするかを切り換えるように構成
したものである。
【００２２】これにより、ＶＦ及び外部への再生信号を
設定モードのフレームレートそのものか、そのフレーム
レートの（ｎ／２）倍のフレームレートかを選択して出
力することができる。
【００２３】また本発明は、ＣＣＤの駆動を読み出しパ
ルス以外、設定されたモードのフレームレートに対して
（ｎ／２）倍（ｎは任意の整数）にし、フレームメモリ
で読み出しパルス直後の1フレームに出力されるＣＣＤ
の出力信号を書き込み、読み出しは書き込んだ1フレー
ム分の信号を繰り返して（ｎ／２）フレーム読み出すよ
うにし、その信号をカメラ信号処理回路へ送るように
し、ＶＴＲ部では設定したフレームレートで記録し、記
録した信号を再生する場合は２系統の再生信号を出力す
るようにし、１系統は記録時にカメラ信号処理回路から
入力された信号のフレームレートと同じ形式でＶＦへ出
力し、もう１系統は記録時にカメラ信号処理回路から入
力された信号のフレームレート形式の信号と、モード選
択により設定したフレームレート形式の信号を切り換え
て外部に出力するように構成したものである。
【００２４】これにより、ＶＦへの再生信号は常にモー
ド設定フレームレートの（ｎ／２）倍のフレームレート
で出力でき、外部への再生信号は設定モードのフレーム
レートそのものか、そのフレームレートの（ｎ／２）倍
のフレームレートかを選択して出力することができる。
【００２５】また本発明は、ＣＣＤの駆動を読み出しパ
ルス以外、設定されたモードのフレームレートに対して
（ｎ／２）倍（ｎは任意の整数）にし、その駆動パルス
で駆動されたＣＣＤ出力信号をそのままカメラ信号処理
回路でカメラプロセス処理を行い、ＶＦへの出力信号は
第１のフレームメモリで読み出しパルス直後の1フレー
ムに出力されるＣＣＤの出力信号（その後カメラプロセ
ス処理された信号）を書き込み、読み出しは書き込んだ
1フレーム分の信号を繰り返して（ｎ／２）フレーム読
み出すようにし、ＶＴＲ部への出力信号は第２のフレー
ムメモリで、読み出しパルス直後の1フレームに出力さ
れるＣＣＤの出力信号（その後カメラプロセス処理され
た信号）を書き込み、読み出しは書き込んだ1フレーム
分の信号を設定フレームレートで出力するように構成し
たものである。
【００２６】これにより、ＶＦには設定したフレームレ
ートモードの（ｎ／２）倍のフレームレート信号を出力
することができると共に、ＶＴＲ部及び外部へのカメラ
信号出力は設定フレームレートで出力することができ
る。
【００２７】また本発明は、ＣＣＤの駆動を読み出しパ
ルス以外、設定されたモードのフレームレートに対して
（ｎ／２）倍（ｎは任意の整数）にし、その駆動パルス
で駆動されたＣＣＤ出力信号をそのままカメラ信号処理
回路でカメラプロセス処理を行う場合、本来のＣＣＤ出
力に関係無い（（ｎ／２）−１）フレーム期間カメラ信
号処理回路の電源をＯＦＦするように構成したものであ
る。
【００２８】これにより、電力を削減することができ
る。
【００２９】また本発明は、ＣＣＤの駆動を読み出しパ
ルス以外、設定されたモードのフレームレートに対して
（ｎ／２）倍（ｎは任意の整数）にし、フレームメモリ
で読み出しパルス直後の1フレームに出力されるＣＣＤ
の出力信号を書き込み、読み出しは書き込んだ1フレー
ム分の信号を繰り返して（ｎ／２）フレーム読み出すよ
うにする時、ＣＣＤがＭＦＩＴタイプで、フレームメモ
リの読み出し方もＳＦ形式とする場合、（ｎ／２）倍の
ｎの設定値が偶数か奇数かによってＣＣＤ駆動を変え、
ＣＣＤから読み出される信号郡（奇数、偶数）の出力順
番を偶数の時には常に同じに、奇数の時は１フレームお
きに順番を入れ換えるように構成したものである。
【００３０】これにより、ＣＣＤがＭＦＩＴタイプで、
信号処理がＳＦ形式の信号形態の時にＣＣＤから出力さ
れる信号郡の読み出し順番をコントロールすることがで
きる。
【００３１】
【発明の実施の形態】本発明の第１の発明は、画像の水
平、垂直の有効サンプル数と処理クロックレートを変え
ずに、水平の無効期間のサンプル数を変えることにより
画像のフレームレートを変える画像方式において、フレ
ームレートのモードを切り換えるモード切り換え信号に
より、ＣＣＤの駆動パルスを切り換える駆動パルス切り
換え回路と、前記駆動パルス切り換え回路より出力され
る駆動パルスを所定の電圧値に変換しＣＣＤを駆動する
ＣＣＤ駆動回路と、前記ＣＣＤ駆動回路より駆動される
プログレッシブ走査可能なＣＣＤと、前記ＣＣＤの出力
信号をＣＣＤ出力のフレームレートで書き込み、同じレ
ートで読み出すフレームメモリと、前記フレームメモリ
の出力信号が入力されカメラプロセスの所定の処理を施
すカメラ信号処理回路と、前記カメラ信号処理回路から
出力される信号をフレームレートのモードに応じて記
録，再生するＶＴＲ部とを有し、前記フレームレートの
モードが３０以下の場合に前記駆動パルス切り換え回路
が読み出しパルスは設定されたフレームレートに対応し
て出力し、読み出しパルス以外の駆動パルスは（ｎ／
２）倍（ｎは任意の整数）のフレームレートに対応する
駆動パルスを出力して前記ＣＣＤを（ｎ／２）倍速動作
させ、前記フレームメモリは（ｎ／２）フレームに1回
読み出しパルス出力直後の1フレームに出力される前記
ＣＣＤの出力信号を書き込み、読み出しは書き込んだ１
フレーム分の信号を繰り返して（ｎ／２）フレーム読み
出し、その信号にカメラ信号処理回路でカメラプロセス
の処理を施しＶＴＲ部へ出力する作用を有する。
【００３２】また、本発明の第２の発明は、第１の発明
と同じように画像の水平、垂直の有効サンプル数と処理
クロックレートを変えずに、水平の無効期間のサンプル
数を変えることにより画像のフレームレートを変える画
像方式において、フレームレートのモードを切り換える
モード切り換え信号により、ＣＣＤの駆動パルスを切り
換える駆動パルス切り換え回路と、前記駆動パルス切り
換え回路より出力される駆動パルスを所定の電圧値に変
換しＣＣＤを駆動するＣＣＤ駆動回路と、前記ＣＣＤ駆
動回路より駆動されるプログレッシブ走査可能なＣＣＤ
と、前記ＣＣＤの出力信号をＣＣＤ出力のフレームレー
トで書き込み、同じレートで読み出すフレームメモリ
と、前記フレームメモリの出力信号が入力されカメラプ
ロセスの所定の処理を施すカメラ信号処理回路と、前記
カメラ信号処理回路から出力される信号をフレームレー
トのモードに応じて記録，再生するＶＴＲ部とを有し、
ＶＴＲ部へ出力するカメラ信号のフレームレートを複数
用意し、ＶＴＲ部では各フレームレートの信号に応じて
所定のフレームレートに合うように記録スピードを調整
して記録すると共に、再生を設定した所定のフレームレ
ートで行うことによって可変速の再生信号を得るように
し、カメラ部においては駆動パルス切り換え回路が前記
ＶＴＲ部へ出力する複数のフレームレートの信号を各フ
レームレートの公倍数の共通フレームレート（ｍフレー
ム：ｍは整数）で出力するためのフレームレート共通化
制御回路を有し、読み出しパルス以外の駆動パルスをｍ
フレームレートに対応する駆動パルスにして出力するよ
うに構成されたものであり、第１の発明に加えて、駆動
パルス切り換え回路がフレームレート共通化制御回路を
有する。作用としては、第１の発明の作用に加え、フレ
ームレート共通化制御回路が複数のフレームレートの信
号の（ｎ／２）倍化のｎの設定値をそれぞれ選択し、共
通フレームｍになるように制御し、その信号にカメラ信
号処理回路でカメラプロセスの処理を施しＶＴＲ部へ出
力する作用を有する。
【００３３】また、本発明の第３の発明は、第１の発明
と同じように画像の水平、垂直の有効サンプル数と処理
クロックレートを変えずに、水平の無効期間のサンプル
数を変えることにより画像のフレームレートを変える画
像方式において、フレームレートのモードを切り換える
モード切り換え信号により、ＣＣＤの駆動パルスを切り
換える駆動パルス切り換え回路と、前記駆動パルス切り
換え回路より出力される駆動パルスを所定の電圧値に変
換しＣＣＤを駆動するＣＣＤ駆動回路と、前記ＣＣＤ駆
動回路より駆動されるプログレッシブ走査可能なＣＣＤ
と、前記ＣＣＤの出力信号をＣＣＤ出力のフレームレー
トで書き込み、同じレートで読み出すフレームメモリ
と、前記フレームメモリの出力信号が入力されカメラプ
ロセスの所定の処理を施すカメラ信号処理回路と、前記
カメラ信号処理回路から出力される信号をフレームレー
トのモードに応じて記録，再生するＶＴＲ部とを有し、
ＶＴＲ部の再生信号を、記録時にカメラ信号処理回路か
ら入力された信号のフレームレートと同じ信号形式にす
るか、記録時にモード選択により設定したフレームレー
トの信号形式にするかを選択して切り換え出力する再生
信号変換回路をＶＴＲ部に有する構成であり、第１の発
明に加えＶＴＲ部が再生信号変換回路を備える。
【００３４】作用としては、第１の発明の作用に加えＶ
ＴＲ部の再生信号変換回路で、再生信号を記録時にカメ
ラ信号処理回路から入力された信号のフレームレートと
同じ信号形式か、モード選択により設定したフレームレ
ートの信号形式か選択して切り換え出力する作用を有す
る。
【００３５】また、本発明の第４の発明は、第１の発明
と同じように画像の水平、垂直の有効サンプル数と処理
クロックレートを変えずに、水平の無効期間のサンプル
数を変えることにより画像のフレームレートを変える画
像方式において、フレームレートのモードを切り換える
モード切り換え信号により、ＣＣＤの駆動パルスを切り
換える駆動パルス切り換え回路と、前記駆動パルス切り
換え回路より出力される駆動パルスを所定の電圧値に変
換しＣＣＤを駆動するＣＣＤ駆動回路と、前記ＣＣＤ駆
動回路より駆動されるプログレッシブ走査可能なＣＣＤ
と、前記ＣＣＤの出力信号をＣＣＤ出力のフレームレー
トで書き込み、同じレートで読み出すフレームメモリ
と、前記フレームメモリの出力信号が入力されカメラプ
ロセスの所定の処理を施すカメラ信号処理回路と、前記
カメラ信号処理回路から出力される信号をフレームレー
トのモードに応じて記録，再生するＶＴＲ部とを有し、
ＶＴＲ部が再生信号をビューファインダーへ出力する系
統と外部へ出力する系統の2系統の再生信号変換回路を
備える構成である。第１の発明、第３の発明に加え、２
系統の再生信号変換回路を有する。
【００３６】作用としては、第１、第３の発明の作用に
加え第１の再生信号変換回路で、ビューファインダーに
は記録時にカメラ信号処理回路から入力された信号のフ
レームレートと同じ信号形式で出力し、外部へは記録時
にカメラ信号処理回路から入力された信号のフレームレ
ートと同じ信号形式か、モード選択により設定したフレ
ームレートの信号形式か選択して切り換え出力する作用
を有する。
【００３７】また、本発明の第５の発明は、画像の水
平、垂直の有効サンプル数と処理クロックレートを変え
ずに、水平の無効期間のサンプル数を変えることにより
画像のフレームレートを変える画像方式において、フレ
ームレートのモードを切り換えるモード切り換え信号に
より、ＣＣＤの駆動パルスを切り換える駆動パルス切り
換え回路と、前記駆動パルス切り換え回路より出力され
る駆動パルスを所定の電圧値に変換しＣＣＤを駆動する
ＣＣＤ駆動回路と、前記ＣＣＤ駆動回路より駆動される
プログレッシブ走査可能なＣＣＤと、前記ＣＣＤの出力
信号が入力されカメラプロセスの所定の処理を施すカメ
ラ信号処理回路と、前記カメラ信号処理回路から出力さ
れるビューファインダー用の信号を前記カメラ信号処理
回路のフレームレートで書き込み、同じレートで読み出
す第１のフレームメモリと、前記カメラ信号処理回路か
ら出力されるＶＴＲ部への信号が入力され前記カメラ信
号処理回路のフレームレートで書き込み、前記モード切
り換え信号で選択されたフレームレートで読み出す第２
のフレームメモリと、前記第２のフレームメモリより出
力される信号をその信号のレートで記録，再生するＶＴ
Ｒ部とを有し、前記フレームレートのモードが３０以下
の場合に前記駆動パルス切り換え回路が読み出しパルス
は設定されたフレームレートに対応して出力し、読み出
しパルス以外の駆動パルスは（ｎ／２）倍（ｎは任意の
整数）のフレームレートに対応する駆動パルスを出力し
て前記ＣＣＤを（ｎ／２）倍速動作させ、前記第１のフ
レームメモリは（ｎ／２）フレームに1回読み出しパル
ス出力直後の1フレームに出力されているビューファイ
ンダー用の信号を書き込み、読み出しは書き込んだ１フ
レーム分の信号を繰り返して（ｎ／２）フレーム読み出
すようにし、前記第２のフレームメモリは（ｎ／２）フ
レームに1回読み出しパルス出力直後の1フレームに出力
されているＶＴＲ部への信号を書き込み、読み出しは水
平の無効サンプルを増やし（ｎ／２）フレームかけて、
書き込んだ1フレーム分の信号を出力する構成であり、
第１の発明と違い、第１,第２のフレームメモリを備
え、第１のフレームメモリはカメラ信号処理回路とビュ
ーファインダーの間に、第２のフレームメモリはカメラ
信号処理回路とＶＴＲ部の間に配置されている。
【００３８】（ｎ／２）倍速動作のＣＣＤ出力を、カメ
ラ信号処理回路はそのまま処理し、ビューファインダ
ー、ＶＴＲ部へ出力する。第１のフレームメモリは第１
の発明のフレームメモリと同じ動作を行いビューファイ
ンダーへ出力する。第２のフレームメモリは、書き込み
は第１のフレームメモリと同じ動作で行い、読み出しは
書き込んだ1フレーム分の信号を設定フレームレートで
出力しＶＴＲ部へ出力する作用をする。
【００３９】本発明の第６の発明は、第５の発明に加え
カメラ信号処理回路から出力される信号の（ｎ／２）フ
レームのうち、ＣＣＤ読み出しパルス出力直後の1フレ
ーム信号期間以外の（（ｎ／２）−１）フレーム期間、
前記カメラ信号処理回路の電源をＯＦＦするようにコン
トロールする電源ＯＮ／ＯＦＦ回路を備えた構成であ
り、電源ＯＮ／ＯＦＦ回路が、カメラ信号処理回路の不
要処理期間の電源をＯＦＦする作用を有する。
【００４０】本発明の第７の発明は、第１の発明におい
てＣＣＤがプログレッシブ走査信号を読み出す際に奇数
ラインの信号群と偶数ラインの信号群に分割して1フレ
ームの期間内に読み出す方式のＭ−ＦＩＴ（マルチプル
・フレーム・インターライン・トランスファー）タイプ
の場合に、フレームメモリにより前記ＣＣＤの出力信号
を1フレームの期間書き込み、プログレッシブ走査信号
を奇数ライン信号のフィールドと偶数ライン信号のフィ
ールドに分けて1フレームを形成する所謂ＳＦ（セグメ
ントフレーム）形式で読み出し、駆動パルス切り換え回
路が（ｎ／２）倍のｎの設定値が偶数と奇数の場合で読
み出すフィールドの順序を制御する読み出しフィールド
コントロール回路を有し、前記ｎの設定値が偶数の場合
は読み出しパルス出力直後の１フレームに出力する信号
群の順番（奇数、偶数）を常に同一にし、奇数の場合は
１フレームおきに順番を入れ換えるように駆動パルスを
発生するようにした構成であり、フレームメモリがＳＦ
形式の信号形式でカメラ信号処理回路へ出力し、ｎの設
定値に応じてＳＦ形式が不正規にならないように、駆動
パルス切り換え回路によりＣＣＤの出力信号をコントロ
ールする作用を有する。
【００４１】以下、本発明の実施の形態について図面を
用いて説明する。
【００４２】（実施の形態１）図１は本発明の実施の形
態１におけるＶＴＲ一体型撮像装置の構成を示すブロッ
ク図である。
【００４３】図１において、１はｐ走査可能なＣＣＤ、
２はＣＣＤ駆動回路、３はマルチフレームレートに対応
する駆動パルスを切り換え出力する駆動パルス切り換え
回路、４はフレームメモリ、５はカメラのプロセス処理
を行うカメラ信号処理回路、６はｐ対応ＶＦ、７はマル
チフレームレートの信号を記録再生するＶＴＲ部であ
る。
【００４４】以上のように構成された実施の形態１によ
るＶＴＲ一体型撮像装置の動作について、図２〜図４を
用いて以下説明する。
【００４５】図２は実施の形態１における駆動パルス切
り換え回路の内部構成の一例を示すブロック図である。
また、図３，図４は図１の各部の信号波形図である。
【００４６】図２で、８，９，１０は２４ｐ，２５ｐ，
３０ｐの各駆動モードに対応する駆動パルス発生回路、
１４は（ｎ／２）倍化回路、１１，１２，１３は（ｎ／
２）倍化回路の内部構成の各駆動パルス発生回路８，
９，１０からのパルスを受けて読み出しパルス以外の駆
動パルスを倍速にする駆動パルス発生回路、１５は切り
換え回路である。
【００４７】図１において、モード切り換え信号が図示
していないマイクロコンピュータ等から各部へ出力され
る。駆動パルス切り換え回路３はこれを受け、例えば図
２に示すように２５ｐであれば２５ｐの駆動パルス発生
回路９で、３０ｐであれば３０ｐの駆動パルス発生回路
１０で駆動パルスを発生し、（ｎ／２）倍化回路１４で
この場合、ｎ＝４の２倍速の駆動パルス、５０ｐおよび
６０ｐを発生する。その駆動パルスは図３及び図４に示
している。例えば、３０ｐの場合は、図３（ｃ）に示す
ように、６０ｐの駆動パルス（同図（ｂ））と違うのは
読み出しパルスが３０ｐのフレームレートで出力され、
その他の垂直転送パルス、及び図示していない水平転送
パルス等は６０ｐの駆動パルスと同じである。故に、Ｃ
ＣＤ１の出力信号は、駆動パルス発生回路３の駆動パル
スを所定電圧に変換するＣＣＤ駆動回路２により、図３
（ｄ）のように同図（a）の６０ｐと同じフレームレー
トで出力され、読み出しパルスの直後の１フレームで信
号が出力され、次のフレームは不要信号が出力される。
フレームメモリ４では読み出しパルス出力直後の１フレ
ームの信号を書き込み、同じフレームの信号を2回読み
出すようにすることにより図３（ｅ）に示す信号を得
る。（図３ではフレームメモリによる遅延は図示してい
ない）この信号は次段のカメラ信号処理回路５で６０ｐ
フレームのレートでカメラプロセスの所定の処理が施さ
れ、図３（ｆ）に示す信号の形態でＶＦ６及びＶＴＲ部
７へ出力される。ＶＦ６では６０ｐフレームのレートで
画像を表示し、ＶＴＲ部７では６０ｐフレームレートの
画像を記録スピード等調整し、モード設定した３０ｐの
信号として記録する。
【００４８】２５ｐの場合も同様であり、各部の信号波
形が図４（ａ）〜（ｆ）に示すようになり、ＶＦ６では
５０ｐフレームのレートで画像を表示し、ＶＴＲ部７で
は５０ｐフレームレートの画像を記録スピード等調整
し、モード設定した２５ｐの信号として記録する。２４
ｐの場合も基本的には同じ様な処理になる。
【００４９】以上のように本発明の実施の形態１によれ
ば、モード設定のフレームレートが３０以下の時に、Ｖ
Ｆに表示するフレームレートを例えば２倍のフレームレ
ート等、（ｎ／２）倍（ｎは整数）のフレームレートで
表示することができ、ＶＦ等への表示が容易になる。ま
た、ＣＣＤの垂直転送の時間を短くすることが出来るの
で性能劣化を防ぐことが出来る。
【００５０】なお、駆動パルス切り換え回路３の内部構
成の各駆動パルス発生回路は、１つの発生回路をプログ
ラマブルにコントロールし各必要パルスを発生するよう
にしてもいいことは言うまでもない。
【００５１】（実施の形態２）図５は本発明の実施の形
態２でのＶＴＲ一体型撮像装置における駆動パルス切り
換え回路の構成を示すブロック図である。
【００５２】図５において、１６，１７，１８，１９は
それぞれ１０ｐ，１５ｐ，２０ｐ，３０ｐの駆動パルス
を発生する駆動パルス発生回路、２０は各駆動パルス発
生回路１６，１７，１８，１９の各パルスの読み出しパ
ルス以外のレートを６０ｐのレートに変換する６０ｐ駆
動パルス発生回路、２１は（ｎ／２）倍化回路で、この
例の場合６０ｐ駆動パル発生回路で構成されている。２
２はフレームレート共通化制御回路で、１０ｐ，１５
ｐ，２０ｐ，３０ｐのフレームレートをそれぞれ６０ｐ
に共通化する為の制御を行う回路、２３は切り換え回路
である。本実施の形態２が実施の形態１と違うのは、駆
動パルス切り換え回路３に、フレームレート共通化制御
回路２２を備えた点である。その他の回路については同
じであり、その動作も同様な動作である。
【００５３】以上のように構成された実施の形態２によ
るＶＴＲ一体型撮像装置の動作について、図６，図７を
用いて以下説明する。
【００５４】フレームレート共通化制御回路２２は、
（ｎ／２）倍化回路２１のｎの値を入力駆動パルスのレ
ートに応じて選択する。１０ｐの場合はｎ＝１２、１５
ｐはｎ＝８、２０ｐはｎ＝６、３０Ｐはｎ＝４とし、そ
れぞれに共通な６０ｐのフレームレートに変換されるよ
うに制御する。この時、読み出しパルスは実施の形態１
と同様に入力のフレームレートのままとし、その他の駆
動パルスを６０ｐフレームレートに変換する。それぞれ
変換された駆動パルスがモード切り換え信号により切り
換え回路２３で切り換えられ、駆動パルス切り換え回路
３より出力される。この駆動パルスにより、各フレーム
レートでのＣＣＤ出力波形は図６の（ｂ），（ｃ），
（ｄ）のようになり、同図（ａ）に示す６０ｐの場合の
出力レートと同じレートで出力される。点線部は不要信
号出力期間である。（１０ｐの場合は図示していない）
フレームメモリではこのＣＣＤ出力を同図（ｅ），
（ｆ），（ｇ）に示すように、読み出しパルス出力直後
の１フレームの信号を書き込み、点線部の出力期間を補
う形で読み出しを繰り返して行う。この信号がカメラ信
号処理回路でカメラプロセスの処理が施された後、ＶＦ
及びＶＴＲ部へと出力される。
【００５５】図７（ａ）〜（ｇ）は共通フレームを４８
ｐにした場合のＣＣＤ出力、フレームメモリ出力の信号
波形図を示す。この場合、モード切り換え信号で選択で
きるフレームレートの信号としては、１２ｐ，１６ｐ，
２４ｐ等がある。このように共通フレームレートを６０
ｐあるいは４８ｐ等にすることにより、規格で設定され
ているフレームレートの信号以外に複数のフレームレー
トの信号をＶＴＲ部の記録信号として選択できる。
【００５６】以上本実施の形態２によれば、実施の形態
１と同様に、低速のフレームレートの信号もＣＣＤの性
能を劣化させず、さらにＶＦに表示可能な共通のフレー
ムレートで表示できる。また、ＶＴＲ部では共通のフレ
ームレートの中に入っている実際のフレームレートに応
じて、所定の記録レート（フォーマット）で記録するよ
うに、記録のスピード等を変えて記録し、再生は設定し
た所定の記録レートで再生することにより、可変速の再
生信号を得ることが出来る。
【００５７】さらに複数のフレームレートの信号を共通
フレームの１種類の信号でＩ／Ｆするこができ、回路規
模を削減できると共に、安定性の向上を図れる。
【００５８】なお、駆動パルス切り換え回路３の内部構
成の各駆動パルス発生回路は、実施の形態１と同様に１
つの発生回路をプログラマブルにコントロールし各必要
パルスを発生するようにしてもいいことは言うまでもな
い。
【００５９】(実施の形態３)図８は本発明の実施の形態
３におけるＶＴＲ一体型撮像装置の構成を示すブロック
図である。
【００６０】図８において、１はｐ走査可能なＣＣＤ、
２はＣＣＤ駆動回路、３はマルチフレームレートに対応
する駆動パルスを切り換え出力する駆動パルス切り換え
回路、４はフレームメモリ、５はカメラのプロセス処理
を行うカメラ信号処理回路、６はｐ対応ＶＦ、２４はマ
ルチフレームレートの信号を記録再生するＶＴＲ部、２
５は再生信号のフレームレートを変換する再生信号変換
回路である。
【００６１】図１に示した実施の形態１の構成要素と同
じ動作の物には、同一符号を付し、その説明は省略す
る。実施の形態１の図１との相違点は、ＶＴＲ部２４が
再生信号変換回路２５を備えている点である。
【００６２】また、図９は実施の形態３における再生信
号変換回路２５の内部構成の１例を示すブロック図であ
り、２６はフレームレートを変換する変換回路、２７は
切り換え回路である。
【００６３】以上のように構成された実施の形態３によ
るＶＴＲ一体型撮像装置の動作について以下説明する。
【００６４】図８の実施の形態３に示すＶＴＲ一体型撮
像装置のカメラ部の動作は実施の形態１の動作とまった
く同じである。つまり、カメラ信号処理回路５から出力
されるＶＦ用の信号は、設定されたフレームレートの
（ｎ／２）倍、例えば２倍のフレームレートに変換され
た信号であり、ＶＴＲ部２４へも同じ形態の信号が出力
される。ＶＴＲ部２４は、モード切り換え信号で設定し
たフレームレートで記録をするが、再生の場合に再生信
号変換回路２５で信号の形態を変換する。図９の変換回
路２６は再生信号を、モード切り換え信号で設定したフ
レームレートの信号から、カメラ部よりＶＴＲ部２４へ
入力された信号の形態とまったく同じフレームレートの
信号に変換する。この信号と、変換前の再生信号を切り
換え回路２７で切り換えて出力する。
【００６５】ＶＴＲ一体型撮像装置の場合、再生信号は
カメラのＶＦとモニター信号として外部へ出力されるこ
とが多いが、本実施の形態の場合、ＶＦで再生信号を確
認する場合や、外部のモニター等に出力する場合は変換
回路２６での信号を選択し、外部のＶＴＲ，スイッチャ
等へ再生信号を出力する場合は、変換前の信号を選択す
ることが出来る。
【００６６】このように本実施の形態３によれば、ＶＦ
や外部のモニター等に再生信号を出力する場合は、モー
ド切り換え信号で選択したフレームレートの（ｎ／２）
倍、例えば２倍のフレームレート信号として出力するの
でＶＦ等に表示しやすい。また、外部の他のＶＴＲ，ス
イッチ等にはモード切り換え信号で選択したフレームレ
ートで出力するので、規格通りのＩ／Ｆが可能となる。
【００６７】(実施の形態４)図１０は本発明の実施の形
態４でのＶＴＲ一体型撮像装置における、ＶＴＲ部の再
生信号変換回路の内部構成を示すブロック図である。そ
の他の構成要素は図８の実施の形態３とまったく同じで
ある。図８の実施の形態３と違うところは、第１の再生
信号変換回路２８と、第２の再生信号変換回路２９を備
えている点である。故に、このＶＴＲ部の再生信号の出
力について図１１を用いて説明し他の構成要素の説明は
省略する。
【００６８】図１１は各部の信号波形図である。モード
切り換え信号による設定が３０ｐの時、ＣＣＤ出力は図
１１（ａ）のようになりフレームメモリの出力は同図
（ｂ）、そしてＶＦ及びＶＴＲへの出力は同図（ｃ）の
ようになる。ＶＴＲ部では、入力された同図（ｃ）の信
号を同図（ｄ）のように、モード切り換え信号による設
定の３０ｐのフレームレートで記録する。ここまでは実
施の形態１、実施の形態３と同様な動作である。
【００６９】再生信号は図１０に示すように、ＶＦへは
第１の再生信号変換回路２８の変換回路３０で、図１１
（ｆ）の信号形態つまりＶＴＲ部へ入力された信号と同
じ形式の信号へ変換し出力する。外部のモニター出力へ
の再生信号は第２の再生信号変換回路２９により、例え
ば、図１１（ｅ）に示す信号あるいは同図（ｆ）のＶＦ
と同じ信号を切り換え回路３１で切り換えて出力する。
【００７０】このようにＶＦには常にカメラ側からの入
力信号と同じフレームレートの再生信号を出力し、外部
へのモニター出力はカメラ側からの入力信号と同じフレ
ームレートの信号か、モード切り換え信号による設定フ
レームレートの信号かを選択して出力することが出来
る。
【００７１】このように本実施の形態４によれば、外部
の他のＶＴＲ，スイッチャ等にモード切り換え信号で選
択したフレームレートつまり規格通りに出力する場合で
も、ＶＦには常にモード切り換え信号で選択したフレー
ムレートの（ｎ／２）倍、例えば２倍のフレームレート
信号として出力するのでＶＦ等に表示しやすく、外部出
力の再生信号を確認できる。また、外部にもＶＦと同じ
形式で出力することができるのでのモニター等への表示
もしやすい。
【００７２】（実施の形態５）図１２は本発明の実施の
形態５におけるＶＴＲ一体型撮像装置の構成を示すブロ
ック図である。
【００７３】図１２において、１はｐ走査可能なＣＣ
Ｄ、２はＣＣＤ駆動回路、３はマルチフレームレートに
対応する駆動パルスを切り換え出力する駆動パルス切り
換え回路、５はカメラのプロセス処理を行うカメラ信号
処理回路、６はｐ対応ＶＦ、７はマルチフレームレート
の信号を記録再生するＶＴＲ部、３２はＶＦ用の信号を
処理する第１のフレームメモリ、３３はVTR用の信号を
処理する第２フレームメモリ、３４は切り換え回路であ
る。本実施の形態は実施の形態1と違い、カメラ信号処
理５の前にフレームメモリを備えず、カメラ信号処理５
とＶＦ６及びＶＴＲ部７間にそれぞれフレームメモリを
備える。
【００７４】以上のように構成された実施の形態５によ
るＶＴＲ一体型撮像装置の動作について、図１３を用い
て以下説明する。
【００７５】ＣＣＤ１、ＣＣＤ駆動回路２及び駆動パル
ス切り換え回路３は実施の形態１と同様な動作をする。
故にモード切り換え信号の設定を受け、例えば３０ｐで
れば図１３（ａ）に示すＣＣＤ出力信号が得られる。こ
の信号はカメラ信号処理回路５へ入力され、６０ｐフレ
ームレートで処理された後、第１及び第２のフレームメ
モリ３２，３３へ出力される。第１のフレームメモリ３
２は実施の形態１のフレームメモリと同様な処理を行
い、フレームを複製する形で図１３（ｂ）に示す信号を
切り換え回路３４へ出力する。一方第２のフレームメモ
リ３３は、入力される６０ｐのフレームレートの信号を
書き込んで、モード設定で選択した３０ｐのフレームレ
ートへ変換する。この変換は、処理クロックを変えず、
水平の無効期間のサンプル数を増やし総画素数を倍にす
ることで簡単に実現できる。
【００７６】この変換された信号はＶＴＲ部７へ出力さ
れる。ＶＴＲ部７では、この信号(図１３（ｅ）)をその
ままのフレームレートで記録すると共に、図１３（ｄ）
に示す様にカメラ出力をそのまま外部へモニター信号と
して出力する。（例えばＳＤＩ信号で出力）再生は、Ｖ
ＴＲ部７が実施の形態４に示す構成であれば、再生信号
のモニター出力は図１３（ｆ）が選択でき、ＶＦへの再
生信号は同図（ｇ）が出力される。切り換え回路３０は
図１３（ｂ）及び（ｇ）の信号を切り換えてＶＦ６へ出
力する。
【００７７】以上のように本発明の実施の形態５によれ
ば、モード設定のフレームレートが３０、さらにそれ以
下の時も同様に、ＶＦに表示するフレームレートを例え
ば２倍のフレームレート等、（ｎ／２）倍（ｎは整数）
のフレームレートで表示することができ、ＶＦ等への表
示が容易になる。また、ＣＣＤの垂直転送の時間を短く
することが出来るので性能劣化を防ぐことが出来る等、
実施の形態１と同様の効果が出せると共に、カメラ信号
のモニター出力をモード設定のフレームレートつまり規
格の信号形態で外部に出力し、バックアップ用のＶＴＲ
とＩ／Ｆすることが可能となる。
【００７８】（実施の形態６）図１４は本発明の実施の
形態６におけるＶＴＲ一体型撮像装置の構成を示すブロ
ック図である。
【００７９】図１４において、１はｐ走査可能なＣＣ
Ｄ、２はＣＣＤ駆動回路、３はマルチフレームレートに
対応する駆動パルスを切り換え出力する駆動パルス切り
換え回路、５はカメラのプロセス処理を行うカメラ信号
処理回路、６はｐ対応ＶＦ、７はマルチフレームレート
の信号を記録再生するＶＴＲ部、３２はＶＦ用の信号を
処理する第１のフレームメモリ、３３はＶＴＲ用の信号
を処理する第２フレームメモリ、３４は切り換え回路、
３５はカメラ信号処理回路５の電源をＯＮ，ＯＦＦする
電源ＯＮ／ＯＦＦ回路である。本実施の形態が実施の形
態５と違うところは、電源ＯＮ／ＯＦＦ回路３５を備え
ている点である。故にその他の動作説明は省略する。
【００８０】以上のように構成された実施の形態６によ
るＶＴＲ一体型撮像装置の動作について、図１５を用い
て以下説明する。
【００８１】実施の形態５と同様に、モード切り換え信
号の設定が例えば３０ｐでれば、図１５（ａ）に示すＣ
ＣＤ出力信号が得られる。この信号はカメラ信号処理回
路５へ入力され、６０ｐフレームレートで処理されが、
カメラ信号処理回路５はＣＣＤ出力の不要信号（図１５
（ａ）点線部分）の期間もカメラプロセスの処理を行う
(同図（ｂ）)。故に不必要な電力を消費する。例えばデ
ジタルプロセスであれば大規模なＬＳＩ等、入力信号が
一定信号でも処理クロックが入力されるだけでも電力を
消費する。この問題は設定フレームレートが低くなれば
なるほど、不要信号期間のフレーム数が増えるので、こ
の不必要な電力消費も増大する。
【００８２】故に本実施形態では電源ＯＮ／ＯＦＦ回路
３５で、図１３（ｃ）に示すような電源ＯＮ／ＯＦＦコ
ントロール信号を発生し、不要信号期間でのカメラ信号
処理回路５の電源をＯＦＦする。これにより同図（ｄ）
に示すように処理動作となり、電力消費を抑えることが
出来る。
【００８３】以上のように本発明の実施の形態６によれ
ば、実施形態５と同様にモード設定のフレームレートが
３０、さらにそれ以下の時も同様に、ＶＦに表示するフ
レームレートを例えば２倍のフレームレート等、（ｎ／
２）倍（ｎは整数）のフレームレートで表示することが
でき、ＶＦ等への表示が容易になる。また、ＣＣＤの垂
直転送の時間を短くすることが出来るので性能劣化を防
ぐことが出来る。また、カメラ信号のモニター出力をモ
ード設定のフレームレートつまり規格の信号形態で外部
に出力し、バックアップ用のＶＴＲとＩ／Ｆすることが
可能となる効果に加え、特に低フレームレートでの電力
消費を抑えることが出来る。
【００８４】（実施の形態７）図１６は本実施の形態７
のＶＴＲ一体型撮像装置における駆動パルス切り換え回
路の内部構成の1例を示すブロック図である。
【００８５】図１６で３６，３７，３８はモード切り換
え信号により設定される１５ｐ，２０ｐ，３０ｐのＳＦ
形式の駆動パルス発生回路、３９は各パルスの読み出し
パルス以外のレートを３０ｐのレートに変換する３０ｐ
(ＳＦ形式)駆動パルス発生回路、４０は（ｎ／２）倍化
回路で、この例の場合３０ｐ（ＳＦ形式）駆動パル発生
回路で構成されている。４２はフレームレート共通化制
御回路で、１５ｐ，２０ｐ，３０ｐのフレームレートを
それぞれ３０ｐ（ＳＦ形式）に共通化する為の制御を行
う回路、４１は切り換え回路、４３はフレームレート共
通化制御回路４２で設定される（ｎ／２）倍化回路４０
のｎの値により各駆動パルス発生回路の読み出しフィー
ルドを制御する読み出しフィールドコントロール回路で
ある。
【００８６】本実施の形態７が実施の形態１、または実
施の形態２と違うのは、駆動パルス切り換え回路３に、
読み出しフィールドコントロール回路４３を備えた点で
ある。その他の回路については同じであり、その動作も
同様な動作である。説明は簡略化する。
【００８７】以上のように構成された実施の形態７によ
るＶＴＲ一体型撮像装置の動作について、図１７，図１
８を用いて以下説明する。
【００８８】駆動パルス発生回路３６〜３８は実施の形
態２と違いＳＦ形式のｐ駆動パルスを発生する。各駆動
パルスは実施の形態２と同様に、フレームレート共通化
制御回路４２と（ｎ／２）倍化回路４０により、この場
合３０ｐ（ＳＦ形式）の共通フレームの駆動パルスに変
換される。故に、図１７（ｃ）に示すような駆動パルス
が出力される。この場合３０ｐの場合を示しているが、
読み出しパルス以外、同図（ｂ）に示す６０ｉの駆動パ
ルスとほぼ同じである。垂直転送パルスは、同図（ｄ）
の出力を得る為奇数ラインと偶数ラインの出力を垂直ブ
ランキング期間の時間差をつけ出力しているが、性能が
劣化しないように連続的に出力してもよい。同様に２０
ｐの場合の変換後の駆動パルスを図１７（ｅ）に示す
が、読み出しパルス直後のＣＣＤ出力を同図（ｆ）に示
すように、奇数ライン信号群と偶数ライン信号群の出力
順番が交互に入れ換るように、読み出しフィールドコン
トロール回路４３で制御している。つまり、２０ｐの場
合のように（ｎ／２）倍化回路４０のｎの値が奇数（ｎ
＝３）の場合は読み出しフィールドの順番を交互に入れ
換え、ｎが偶数の場合は常に同じ順番にしている。
【００８９】以上の制御法則に基づいたＣＣＤ出力を図
１８（ａ）〜（ｃ）に示す。
【００９０】それぞれ１５ｐ（ｎ＝４）と３０ｐ（ｎ＝
２）は常に同じ順番の出力で、２０ｐ（ｎ＝３）の時の
み、読み出し毎に奇数，偶数の順番が交互に入れ替わっ
ている。これらの信号が、フレームメモリで１５ｐの場
合は図１８（ｄ）に示すように１フレーム分１−ｏｄ
ｄ，１−ｅｖｅｎが複製され、２０ｐの場合は同図
（ｅ）に示すように０．５フレーム分の１−ｏｄｄが複
製され、３０ｐの場合は同図（ｆ）に示すようにそのま
まの信号が出力される。このように各フレームレートの
設定において、奇数，偶数の信号群の連続性、つまりＳ
Ｆ形式が保たれて次段のカメラ信号処理回路へ出力され
る。その後の動作は実施の形態１及び２と同様である。
【００９１】このように本発明の実施の形態７によれ
ば、実施の形態１及び２と同じ様に低速フレームレート
信号のＶＦへの安定な表示、ＣＣＤの性能劣化防止、Ｖ
ＴＲ部との安定したＩ／Ｆ等をＳＦ形式で実現できる。
【００９２】なお、駆動パルス切り換え回路３の内部構
成の（ｎ／２）倍化回路を含めた各駆動パルス発生回路
は、実施の形態１及び２と同様に１つの発生回路をプロ
グラマブルにコントロールし各必要パルスを発生するよ
うにしてもいいことは言うまでもない。
【００９３】また、本発明においては、読み出しフィー
ルドコントロール回路４３によってＣＣＤの読み出しを
制御しＳＦの連続性を保っているが、同様なコントロー
ルをフレームメモリで行うようにしてもいいことは言う
までもない。
【００９４】また、すべての実施の形態において、倍速
化は従来の技術のところで説明したように、処理クロッ
クは同じで水平の総画素数を半分になるように無効期間
のサンプル数を減らすことにより簡単に実現できること
は言うまでもない。さらにフレームメモリの動作は、例
えば2フレーム分のフレームメモリを用意し、書き込み
用と読み出し用を交互に切り換えて動作させることによ
り簡単にフレームを複製できることも言うまでもない。
【００９５】
【発明の効果】以上のように本発明によれば、モード設
定のフレームレートが３０以下の時に、ＶＦに表示する
フレームレートを例えば２倍のフレームレート等、（ｎ
／２）倍（ｎは整数）のフレームレートで表示すること
ができ、ＶＦ等への表示を容易にすることができると共
に、ＣＣＤの垂直転送の時間を短くし性能劣化を防ぐこ
とができる。
【００９６】また、本発明によれば、上記効果に加え、
可変速再生信号を得ることができるマルチフレーム対応
のＶＴＲ一体型撮像装置で、可変速再生に必要な複数の
フレームレートの信号を共通フレームの１種類の信号で
Ｉ／Ｆするこができ、回路規模を削減できると共に、安
定性の向上を図れる。
【００９７】また、本発明によれば、再生信号を出力す
る際にフレームレートを切り換えて出力することが可能
であり、ＶＦや外部のモニター等に再生信号を出力する
場合はモード切り換え信号で選択したフレームレートの
（ｎ／２）倍、例えば２倍のフレームレート信号として
出力するのでＶＦ等に表示しやすく、外部の他のＶＴ
Ｒ，スイッチ等にはモード切り換え信号で選択したフレ
ームレートで出力するので、規格通りのＩ／Ｆが可能と
なる。
【００９８】また、本発明によれば、再生信号系を２系
統持つことにより、外部の他のＶＴＲ，スイッチャ等に
モード切り換え信号で選択したフレームレートつまり規
格通りに出力する場合でも、ＶＦには常にモード切り換
え信号で選択したフレームレートの（ｎ／２）倍、例え
ば２倍のフレームレート信号として出力するのでＶＦ等
に表示しやすく、外部出力の再生信号を確認できる。ま
た、外部にもＶＦと同じ形式で出力することができるの
でのモニター等への表示もしやすいという効果を有す
る。
【００９９】また、本発明によれば、前述してきた低フ
レームレートの設定でも安定してＶＦ表示できる、ＣＣ
Ｄの性能劣化を防止できる効果に加え、カメラ信号のモ
ニター出力をモード設定のフレームレートつまり規格の
信号形態で外部に出力することができ、バックアップ用
のＶＴＲとＩ／Ｆすることが可能となる効果が得られ
る。さらにそれを低電力で実現できる。
【０１００】また、本発明によれば、ＳＦ形式において
も低速フレームレート信号のＶＦへの安定な表示、ＣＣ
Ｄの性能劣化防止、ＶＴＲ部との安定したＩ／Ｆ等を実
現できる効果が得られる。
【０１０１】以上のように、本発明によれば、上記に示
した効果を有するマルチフレームレート対応のＶＴＲ一
体型撮像装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるＶＴＲ一体型撮像
装置の構成を示すブロック図
【図２】同実施の形態１における駆動パルス切り換え回
路の内部構成の１例を示すブロック図
【図３】図１に示す本発明の実施の形態１での各部信号
波形図
【図４】図１に示す本発明の実施の形態１での各部信号
波形図
【図５】本発明の実施の形態２でのＶＴＲ一体型撮像装
置における駆動パルス切り換え回路の構成を示すブロッ
ク図
【図６】本発明の実施の形態２の動作説明の為の信号波
形図
【図７】本発明の実施の形態２の動作説明の為の信号波
形図
【図８】本発明の実施の形態３におけるＶＴＲ一体型撮
像装置の構成を示すブロック図
【図９】本発明の実施の形態３における再生信号変換回
路の内部構成の１例を示すブロック図
【図１０】本発明の実施の形態４における再生信号変換
回路の内部構成の１例を示すブロック図
【図１１】本発明の実施の形態４での各部の信号波形図
【図１２】本発明の実施の形態５におけるＶＴＲ一体型
撮像装置の構成を示すブロック図
【図１３】本発明の実施の形態５の動作説明の為の信号
波形図
【図１４】本発明の実施の形態６におけるＶＴＲ一体型
撮像装置の構成を示すブロック図
【図１５】本発明の実施の形態６の動作説明の為の信号
波形図
【図１６】本実施の形態７のＶＴＲ一体型撮像装置にお
ける駆動パルス切り換え回路の内部構成の1例を示すブ
ロック図
【図１７】本発明の実施の形態７の動作説明の為の信号
波形図
【図１８】本発明の実施の形態７の動作説明の為の信号
波形図
【図１９】従来のVTR一体型撮像装置の回路構成を示す
ブロック図
【図２０】従来のVTR一体型撮像装置の動作説明の為の
信号波形図
【符号の説明】
１ プログレッシブ対応ＣＣＤ ２ ＣＣＤ駆動回路 ３ 駆動パルス切り換え回路 ４，３２，３３ フレームメモリ ５ カメラ信号処理回路 ６ ビューファインダー ７，２４ ＶＴＲ部 ８〜１３，１６〜２０，３６〜３９ 各種駆動パルス発
生回路 １４，２１，４０ （ｎ／２）倍化回路 １５，２３，２７，３１ ，３４，４１ 切り換え回路 ２２，４２ フレームレート共通化制御回路 ２５，２８，２９ 再生信号変換回路 ２６，３０ 変換回路 ３５ 電源ＯＮ／ＯＦＦ回路 ４３ 読み出しフィールドコントロール回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福島 保 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 西川 彰治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5C018 FA02 FA03 FB03 FB09 5C022 AB31 AB68 AC03 AC42 AC69 AC79 5C024 CY14 DX02 GY01 HX02 HX37 HX50 HX58 JX42

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 画像の水平、垂直の有効サンプル数と処
    理クロックレートを変えずに、水平の無効期間のサンプ
    ル数を変えることにより画像のフレームレートを変える
    画像方式において、フレームレートのモードを切り換え
    るモード切り換え信号により、ＣＣＤの駆動パルスを切
    り換える駆動パルス切り換え回路と、前記駆動パルス切
    り換え回路より出力される駆動パルスを所定の電圧値に
    変換しＣＣＤを駆動するＣＣＤ駆動回路と、前記ＣＣＤ
    駆動回路より駆動されるプログレッシブ走査可能なＣＣ
    Ｄと、前記ＣＣＤの出力信号をＣＣＤ出力のフレームレ
    ートで書き込み、同じレートで読み出すフレームメモリ
    と、前記フレームメモリの出力信号が入力されカメラプ
    ロセスの所定の処理を施すカメラ信号処理回路と、前記
    カメラ信号処理回路から出力される信号をフレームレー
    トのモードに応じて記録，再生するＶＴＲ部とを有し、
    前記フレームレートのモードが３０以下の場合に前記駆
    動パルス切り換え回路が読み出しパルスは設定されたフ
    レームレートに対応して出力し、読み出しパルス以外の
    駆動パルスは（ｎ／２）倍（ｎは任意の整数）のフレー
    ムレートに対応する駆動パルスを出力して前記ＣＣＤを
    （ｎ／２）倍速動作させ、前記フレームメモリは（ｎ／
    ２）フレームに1回読み出しパルス出力直後の1フレーム
    に出力される前記ＣＣＤの出力信号を書き込み、読み出
    しは書き込んだ１フレーム分の信号を繰り返して（ｎ／
    ２）フレーム読み出すようにしたことを特徴とするＶＴ
    Ｒ一体型撮像装置。
  2. 【請求項２】 フレームレートのモードが２４，２５，
    ３０の時に駆動パルス切り換え回路が、読み出しパルス
    以外の駆動パルスをそれぞれ２倍（ｎ＝４）の４８，５
    ０，６０のフレームレートに対応する駆動パルスを出力
    しＣＣＤを２倍速動作させ、フレームメモリは４８，５
    ０，６０の２フレーム毎に出力されるＣＣＤの出力信号
    を書き込み、読み出しは２フレーム同じ信号を読み出す
    ことを繰り返すようにしたことを特徴とする請求項１に
    記載のＶＴＲ一体型撮像装置。
  3. 【請求項３】 ＶＴＲ部へ出力するカメラ信号のフレー
    ムレートを複数用意し、ＶＴＲ部では各フレームレート
    の信号に応じて所定のフレームレートに合うように記録
    スピードを調整して記録すると共に、再生を設定した所
    定のフレームレートで行うことによって可変速の再生信
    号を得るようにし、カメラ部においては駆動パルス切り
    換え回路が前記ＶＴＲ部へ出力する複数のフレームレー
    トの信号を各フレームレートの公倍数の共通フレームレ
    ート（ｍフレーム：ｍは整数）で出力する為のフレーム
    レート共通化制御回路を有し、読み出しパルス以外の駆
    動パルスをｍフレームレートに対応する駆動パルスにし
    て出力することを特徴とする請求項１に記載のＶＴＲ一
    体型撮像装置。
  4. 【請求項４】 共通フレームレートを６０または４８の
    ２種類にしたことを特徴とする請求項３に記載のＶＴＲ
    一体型撮像装置。
  5. 【請求項５】 ＶＴＲ部の再生信号を、記録時にカメラ
    信号処理回路から入力された信号のフレームレートと同
    じ信号形式にするか、記録時にモード選択により設定し
    たフレームレートの信号形式にするかを選択して切り換
    え出力する再生信号変換回路をＶＴＲ部に備えたことを
    特徴とする請求項１に記載のＶＴＲ一体型撮像装置。
  6. 【請求項６】 ＶＴＲ部が再生信号をビューファインダ
    ーへ出力する系統と外部へ出力する系統の２系統の再生
    信号変換回路を備え、前記ビューファインダーへ出力す
    る系統の信号は、前記第１の再生信号変換回路により記
    録時にカメラから入力された信号のフレームレートと同
    じレートで出力し、前記外部へ出力する系統の信号は前
    記第２の再生信号変換回路によりビューファインダーへ
    出力する信号と同じか、あるいは記録時にモード選択に
    より設定したフレームレートの信号形式で出力するかの
    どちらかを切り換えて出力するようにしたことを特徴と
    する請求項１に記載のＶＴＲ一体型撮像装置。
  7. 【請求項７】 画像の水平、垂直の有効サンプル数と処
    理クロックレートを変えずに、水平の無効期間のサンプ
    ル数を変えることにより画像のフレームレートを変える
    画像方式において、フレームレートのモードを切り換え
    るモード切り換え信号により、ＣＣＤの駆動パルスを切
    り換える駆動パルス切り換え回路と、前記駆動パルス切
    り換え回路より出力される駆動パルスを所定の電圧値に
    変換しＣＣＤを駆動するＣＣＤ駆動回路と、前記ＣＣＤ
    駆動回路より駆動されるプログレッシブ走査可能なＣＣ
    Ｄと、前記ＣＣＤの出力信号が入力されカメラプロセス
    の所定の処理を施すカメラ信号処理回路と、前記カメラ
    信号処理回路から出力されるビューファインダー用の信
    号を前記カメラ信号処理回路のフレームレートで書き込
    み、同じレートで読み出す第１のフレームメモリと、前
    記カメラ信号処理回路から出力されるＶＴＲ部への信号
    が入力され前記カメラ信号処理回路のフレームレートで
    書き込み、前記モード切り換え信号で選択されたフレー
    ムレートで読み出す第２のフレームメモリと、前記第２
    のフレームメモリより出力される信号をその信号のレー
    トで記録，再生するＶＴＲ部とを有し、前記フレームレ
    ートのモードが３０以下の場合に前記駆動パルス切り換
    え回路が読み出しパルスは設定されたフレームレートに
    対応して出力し、読み出しパルス以外の駆動パルスは
    （ｎ／２）倍（ｎは任意の整数）のフレームレートに対
    応する駆動パルスを出力して前記ＣＣＤを（ｎ／２）倍
    速動作させ、前記第１のフレームメモリは（ｎ／２）フ
    レームに1回読み出しパルス出力直後の1フレームに出力
    されているビューファインダー用の信号を書き込み、読
    み出しは書き込んだ１フレーム分の信号を繰り返して
    （ｎ／２）フレーム読み出すようにし、前記第２のフレ
    ームメモリは（ｎ／２）フレームに1回読み出しパルス
    出力直後の1フレームに出力されているＶＴＲ部への信
    号を書き込み、読み出しは水平の無効サンプルを増やし
    （ｎ／２）フレームかけて、書き込んだ1フレーム分の
    信号を出力するようにしたことを特徴とするＶＴＲ一体
    型撮像装置。
  8. 【請求項８】 フレームレートのモードが２４，２５，
    ３０の時に駆動パルス切り換え回路が、読み出しパルス
    以外の駆動パルスをそれぞれ2倍（ｎ＝４）の４８，５
    ０，６０のフレームレートに対応する駆動パルスを出力
    しＣＣＤを２倍速動作させ、第１のフレームメモリは４
    ８，５０，６０の２フレーム毎に出力されるカメラ信号
    処理回路からのビューファインダー用信号を書き込み、
    読み出しは２フレーム同じ信号を読み出すことを繰り返
    すようにし、第２のフレームメモリは４８，５０，６０
    の２フレーム毎に出力されるカメラ信号処理回路からの
    ＶＴＲ部への信号を書き込み、読み出しは２４，２５，
    ３０のフレームレートで１フレーム分読み出しするよう
    にしたことを特徴とする請求項７に記載のＶＴＲ一体型
    撮像装置。
  9. 【請求項９】 ＶＴＲ部の再生信号を、カメラ信号処理
    回路から出力される第２のフレームメモリへの出力信号
    のフレームレートと同じ信号形式にするか、記録時にモ
    ード選択により設定したフレームレートの信号形式にす
    るかを選択して切り換え出力する再生信号変換回路をＶ
    ＴＲ部に備えたことを特徴とする請求項７に記載のＶＴ
    Ｒ一体型撮像装置。
  10. 【請求項１０】 ＶＴＲ部が再生信号をビューファイン
    ダーへ出力する系統と外部へ出力する系統の2系統を備
    え、前記ビューファインダーへ出力する系統の信号は、
    カメラ信号処理回路から出力される第２のフレームメモ
    リへの出力信号のフレームレートと同じ信号形式にし、
    前記外部へ出力する系統の信号は前記ビューファインダ
    ーへ出力する信号と同じか、あるいは記録時にモード選
    択により設定したフレームレートの信号形式で出力する
    かのどちらかを切り換えて出力する再生信号変換回路を
    ＶＴＲ部に備えたことを特徴とする請求項７に記載のＶ
    ＴＲ一体型撮像装置。
  11. 【請求項１１】 カメラ信号処理回路から出力される信
    号の（ｎ／２）フレームのうち、ＣＣＤ読み出しパルス
    出力直後の1フレーム信号期間以外の（（ｎ／２）−
    １）フレーム期間、前記カメラ信号処理回路の電源をＯ
    ＦＦするようにコントロールする電源ＯＮ／ＯＦＦ回路
    を備えたことを特徴とする請求項７に記載のＶＴＲ一体
    型撮像装置。
  12. 【請求項１２】 ＣＣＤがプログレッシブ走査信号を読
    み出す際に奇数ラインの信号群と偶数ラインの信号群に
    分割して1フレームの期間内に読み出す方式のＭ−ＦＩ
    Ｔ（マルチプル・フレーム・インターライン・トランス
    ファー）タイプの場合に、フレームメモリにより前記Ｃ
    ＣＤの出力信号を1フレームの期間書き込み、プログレ
    ッシブ走査信号を奇数ライン信号のフィールドと偶数ラ
    イン信号のフィールドに分けて1フレームを形成する所
    謂ＳＦ（セグメントフレーム）形式で読み出し、駆動パ
    ルス切り換え回路が（ｎ／２）倍のｎの設定値が偶数と
    奇数の場合で読み出すフィールドの順序を制御する読み
    出しフィールドコントロール回路を有し、前記ｎ設定値
    が偶数の場合は読み出しパルス出力直後の１フレームに
    出力する信号群の順番（奇数、偶数）を常に同一にし、
    奇数の場合は１フレームおきに順番を入れ換えるように
    駆動パルスを発生するようにしたことを特徴とする請求
    項１または３に記載のＶＴＲ一体型撮像措置。
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