JP2001352034A - 混成集積回路装置 - Google Patents

混成集積回路装置

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JP2001352034A JP2000172531A JP2000172531A JP2001352034A JP 2001352034 A JP2001352034 A JP 2001352034A JP 2000172531 A JP2000172531 A JP 2000172531A JP 2000172531 A JP2000172531 A JP 2000172531A JP 2001352034 A JP2001352034 A JP 2001352034A
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則明 坂本
Yoshiyuki Kobayashi
義幸 小林
Eiju Maehara
栄寿 前原
Norihiro Sakai
紀泰 酒井
Hitoshi Takagishi
均 高岸
Yukitsugu Takahashi
幸嗣 高橋
Kazuhisa Kusano
和久 草野
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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Abstract

(57)【要約】 【課題】 プリント基板、セラミック基板、フレキシブ
ルシート等に回路装置が実装された混成集積回路装置が
ある。しかしこれらの実装基板は、数多くの回路素子を
固着し、回路素子の中の半導体素子にあっては、複数種
類の金属細線を使ってワイヤーボンディングしている。 【解決手段】 例えば、小信号系の回路に用いられる半
導体素子、これを接続するＡｕ線を１パッケージにして
半導体装置３０Ａ、３１Ａ、３２、３３Ａ、３４Ａ、３
８とする。こうすることで、Ａｕのワイヤーボンディン
グは省略することができ、小径のＡｌ線と大径のＡｌ線
のワイヤーボンディングだけを行えば、金属細線の接続
は完了する。またこれらの半導体装置は、複数の回路素
子が１パッケージになっているため、実装基板への固着
回数も大幅に減らすことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、混成集積回路装置
に関し、金属細線によるボンディングを減らし、組立工
数を減少できる混成集積回路装置に関するものである。
【０００２】
【従来の技術】従来、電子機器にセットされる混成集積
回路装置は、例えばプリント基板、セラミック基板また
は金属基板の上に導電パターンが形成され、この上に
は、ＬＳＩまたはディスクリートＴＲ等の能動素子、チ
ップコンデンサ、チップ抵抗またはコイル等の受動素子
が実装されて構成される。そして、前記導電パターンと
前記素子が電気的に接続されて所定の機能の回路が実現
されている。
【０００３】回路の一例として、図１９を示した。この
回路は、オーディオ回路であり、これらに示す素子は、
図２０の様に実装されている。
【０００４】図２０に於いて、一番外側の矩形ライン
は、少なくとも表面が絶縁処理された実装基板１であ
る。そしてこの上には、Ｃｕから成る導電パターン２が
貼着されている。この導電パターン２は、外部取り出し
用電極２Ａ、配線２Ｂ、ダイパッド２Ｃ、ボンディング
パッド２Ｄ、受動素子３を固着する電極４等で構成され
ている。
【０００５】ダイパッド２Ｃには、ＴＲ、ダイオード、
複合素子またはＬＳＩ等がベアチップ状で、半田を介し
て固着されている。そしてこの固着されたチップ上の電
極と前記ボンディングパッド２Ｄが金属細線５Ａ、５
Ｂ、５Ｃを介して電気的に接続されている。この金属細
線は、一般に、小信号と大信号用に分類され、小信号部
は２０〜８０μｍφの金属細線が用いられる。そしてこ
こでは約４０μｍφから成るＡｕ線５ＡまたはＡｌ線が
採用される。また、大信号部は約１００〜３００μｍφ
のＡｕ線またはＡｌ線が採用されている。特に大信号
は、線径が大きいため、コストの点が考慮され、１５０
μｍφのＡｌ線５Ｂ、３００μｍφのＡｌ線５Ｃが選択
されている。
【０００６】また大電流を流すパワーＴＲ６は、チップ
の温度上昇を防止するために、ダイパッド２Ｃ上のヒー
トシンク７に固着されている。
【０００７】そして前記外部取り出し用電極２Ａ、ダイ
パッド２Ｃ、ボンディングパッド２Ｄ、電極４を回路と
するため配線２Ｂが色々な所に延在される。また、チッ
プの位置、配線の延在の仕方の都合で、配線同士が交差
をする場合は、ジャンピング線８Ａ、８Ｂが採用されて
いる。
【０００８】
【発明が解決しようとする課題】図２０からも明らかな
ように、チップコンデンサ、チップ抵抗、小信号用ＴＲ
チップ、大信号用ＴＲチップ、ダイオード更にはＬＳＩ
等が数多く採用され、それぞれがロウ材等で固着されて
いる。そしてＴＲチップ等の半導体素子は、金属細線を
使って電気的に接続されている。この金属細線は、電流
容量により複数種類に分けられ、その金属細線の数も非
常に多い。この事からも明らかに様に、チップの固着、
金属細線の接続は、組み立て工程を非常に長くし、コス
トの上昇を招いていた。
【０００９】また最近では、チップのサイズが０．４５
×０．５ｍｍ厚さが０．２５ｍｍと非常に小さく、単価
の安いものが販売されるようになってきた。しかしこの
チップを半田で固着しようとすると、チップの側面に半
田がすい上がり、ショートするため、混成集積回路基板
に採用することができない問題もあった。
【００１０】またリードフレームに半導体素子を固着し
たパッケージを混成集積回路基板に実装すると、このパ
ッケージのサイズが非常に大きいため、混成集積回路基
板のサイズが大きくなってしまう問題もあった。
【００１１】以上述べたように、混成集積回路基板を採
用しコストを下げようとしても、非常に小さいチップを
実装できない点、組立工程が長くなる点等からコストの
上昇を招いてしまう問題があった。
【００１２】
【課題を解決するための手段】本発明は、前述した課題
に鑑みて成され、第１に、少なくとも表面が絶縁処理さ
れ、複数の導電パターンを有する実装基板と、前記導電
パターンと電気的に接続される半導体素子と、前記半導
体素子のボンディング電極または前記導電パターンをボ
ンディングする金属細線とを少なくとも有する混成集積
回路装置に於いて、前記金属細線と前記金属細線でボン
ディングされた半導体素子をパッケージした半導体装置
が前記実装基板に実装されることで解決するものであ
る。
【００１３】前もってパッケージされた半導体装置を用
意し、この半導体装置を実装基板に実装すれば、混成集
積回路装置の組立工程は金属細線のボンデイング回数を
減らせ、組み立て工程を短くすることができる。
【００１４】第２に、前記金属細線は、材料の異なる複
数種類の金属細線が用いられ、少なくとも一種類の金属
細線は、全て前記半導体装置の中にパッケージされるこ
とで解決するものである。
【００１５】例えば、Ａｕ線とＡｌ線により、混成集積
回路装置が構成される場合、Ａｕ線を採用する半導体素
子を半導体装置として前もって用意すれば、混成集積回
路装置の組立工程はＡｕ線のボンデイングを無くせ、Ａ
ｌ線のボンデイングのみを行えばよい。従って、Ａｕ線
用のボンディングは、組み立て工程から省略でき、組み
立て工程の簡略化が実現できる。
【００１６】第３に、前記金属細線は、線径の異なる複
数種類の金属細線が用いられ、少なくとも一種類の金属
細線は、全て前記半導体装置の中にパッケージされるこ
とで解決するものである。
【００１７】例えば３００μｍと１５０μｍの金属細線
で打ち分けている場合、１５０μｍの金属細線でボンデ
ィングされている半導体装置を用意することで、組み立
て工程は、１５０μｍのボンディングを省略することが
できる。
【００１８】第４に、前記金属細線の全ては、前記半導
体装置の中にパッケージされることで解決するものであ
る。
【００１９】混成集積回路装置の組立に於いて、金属細
線のボンディングを全て無くすことができる。
【００２０】第５に、少なくとも表面が絶縁処理され、
複数の導電パターンを有する実装基板と、前記導電パタ
ーンと電気的に接続される小信号系の半導体素子と、前
記導電パターンと電気的に接続される大信号系の半導体
素子と、少なくとも前記小信号系の半導体素子のボンデ
ィング電極と前記導電パターンをボンディングするＡｕ
線と、前記導電パターンとボンディングされるＡｌ線と
を少なくとも有する混成集積回路装置であり、前記実装
基板には、前記Ａｕ線と前記Ａｕ線でボンディングされ
た半導体素子をパッケージした半導体装置が実装される
ことで解決するものである。
【００２１】第６に、前記導電パターンとボンデイング
される金属細線は、前記Ａｌ線が採用されることで解決
するものである。
【００２２】第７に、少なくとも表面が絶縁処理され、
複数の導電パターンを有する実装基板と、前記導電パタ
ーンと電気的に接続される小信号系の半導体素子と、前
記導電パターンと電気的に接続される大信号系の半導体
素子と、前記導電パターンをボンディングするＡｕ線
と、少なくとも前記大信号系の半導体素子と前記導電パ
ターンをボンディングするＡｌ線とを少なくとも有する
混成集積回路装置であり、前記実装基板には、前記Ａｌ
線と前記Ａｌ線でボンディングされた大信号系の半導体
素子をパッケージした半導体装置が実装されることで解
決するものである。
【００２３】第８に、前記導電パターンとボンディング
される金属細線は、前記Ａｕ線が採用されることで解決
するものである。
【００２４】第９に、少なくとも表面が絶縁処理され、
複数の導電パターンを有する実装基板と、前記導電パタ
ーンと電気的に接続される小信号系の半導体素子と、前
記導電パターンと電気的に接続される大信号系の半導体
素子と、少なくとも前記小信号系の半導体素子のボンデ
ィング電極と前記導電パターンをボンディングする小径
の金属細線と、前記導電パターンをボンディングする大
径の金属細線とを少なくとも有する混成集積回路装置で
あり、前記実装基板には、前記小径の金属細線と前記小
径の金属細線でボンディングされた半導体素子をパッケ
ージした半導体装置が実装されることで解決するもので
ある。
【００２５】第１０に、前記導電パターンとボンディン
グされる金属細線は、前記大径の金属細線が採用される
ことで解決するものである。
【００２６】第１１に、少なくとも表面が絶縁処理さ
れ、複数の導電パターンを有する実装基板と、前記導電
パターンと電気的に接続される小信号系の半導体素子
と、前記導電パターンと電気的に接続される大信号系の
半導体素子と、前記導電パターンをボンディングする小
径の金属細線と、少なくとも前記大信号系の半導体素子
のボンディング電極と前記導電パターンをボンディング
する大径の金属細線とを少なくとも有する混成集積回路
装置であり、前記実装基板には、前記大径の金属細線お
よび前記大径の金属細線でボンディングされた半導体素
子をパッケージした半導体装置が実装されることで解決
するものである。
【００２７】第１２に、前記導電パターンとボンディン
グされる金属細線は、前記小径の金属細線が採用される
ことで解決するものである。
【００２８】第１３に、少なくとも表面が絶縁処理さ
れ、複数の導電パターンを有する実装基板と、前記導電
パターンと電気的に接続される小信号系の半導体素子
と、前記導電パターンと電気的に接続される大信号系の
半導体素子と、少なくとも前記小信号系の半導体素子の
ボンディング電極と前記導電パターンをボンディングす
るＡｕ線と、前記導電パターンをボンディングするＡｌ
線とを有する混成集積回路装置であり、分離溝で電気的
に分離された複数の導電路と、前記導電路上に固着され
た小信号系の半導体素子と、前記小信号系の半導体素子
と前記導電路とを接続するＡｕ線と、該半導体素子およ
びＡｕ線を被覆し且つ前記導電路間の前記分離溝に充填
され前記導電路の裏面を露出して一体に支持する絶縁性
樹脂とを有した半導体装置が前記実装基板に実装され、
前記半導体装置が実装された領域を除く領域は、前記Ａ
ｕ線を除いた接続手段で接続されることで解決するもの
である。
【００２９】第１４に、少なくとも表面が絶縁処理さ
れ、複数の導電パターンを有する実装基板と、前記導電
パターンと電気的に接続される小信号系の半導体素子
と、前記導電パターンと電気的に接続される大信号系の
半導体素子と、前記前記導電パターンをボンディングす
るＡｕ線と、少なくとも大信号系の半導体素子と前記導
電パターンをボンディングするＡｌ線とを少なくとも有
する混成集積回路装置であり、分離溝で電気的に分離さ
れた複数の導電路と、前記導電路上に固着された大信号
系の半導体素子と、前記大信号系の半導体素子と前記導
電路とを接続するＡｌ線と、該大信号系の半導体素子お
よびＡｌ線を被覆し且つ前記導電路間の前記分離溝に充
填され前記導電路の裏面を露出して一体に支持する絶縁
性樹脂とを有した半導体装置が前記実装基板に実装さ
れ、前記半導体装置が実装された領域を除く領域は、前
記Ａｌ線を除いた接続手段で接続されることで解決する
ものである。
【００３０】第１５に、少なくとも表面が絶縁処理さ
れ、複数の導電パターンを有する実装基板と、前記導電
パターンと電気的に接続される小信号系の半導体素子
と、前記導電パターンと電気的に接続される大信号系の
半導体素子と、少なくとも前記小信号系の半導体素子の
ボンディング電極と前記導電パターンをボンディングす
る小径の金属細線と、前記導電パターンをボンディング
する大径の金属細線とを少なくとも有する混成集積回路
装置であり、分離溝で電気的に分離された複数の導電路
と、前記導電路上に固着された小信号系の半導体素子
と、前記小信号系の半導体素子と前記導電路とを接続す
る小径の金属細線と、該半導体素子および小径の金属細
線を被覆し且つ前記導電路間の前記分離溝に充填され前
記導電路の裏面を露出して一体に支持する絶縁性樹脂と
を有した半導体装置が前記実装基板に実装され、前記半
導体装置が実装された領域を除く領域は、前記小径の金
属細線を除いた接続手段で接続されることで解決するも
のである。
【００３１】第１６に、少なくとも表面が絶縁処理さ
れ、複数の導電パターンを有する実装基板と、前記導電
パターンと電気的に接続される小信号系の半導体素子
と、前記導電パターンと電気的に接続される大信号系の
半導体素子と、前記導電パターンをボンディングする小
径の金属細線と、前記大信号系の半導体素子と前記導電
パターンをボンディングする大径の金属細線とを少なく
とも有する混成集積回路装置であり、分離溝で電気的に
分離された複数の導電路と、前記導電路上に固着された
大信号系の半導体素子と、前記大信号系の半導体素子と
前記導電路とを接続する大径の金属細線と、該半導体素
子および大径の金属細線を被覆し且つ前記導電路間の前
記分離溝に充填され前記導電路の裏面を露出して一体に
支持する絶縁性樹脂とを有した半導体装置が前記実装基
板に実装され、前記半導体装置が実装された領域を除く
領域は、前記大径の金属細線を除いた接続手段で接続さ
れることで解決するものである。
【００３２】第１７に、少なくとも表面が絶縁処理さ
れ、複数の導電パターンを有する実装基板と、前記導電
パターンと電気的に接続される小信号系の半導体素子
と、前記導電パターンと電気的に接続される大信号系の
半導体素子と、前記小信号系の半導体素子と前記導電パ
ターンをボンディングする小径の金属細線と、前記大信
号系の半導体素子と前記導電パターンをボンディングす
る大径の金属細線とを少なくとも有する混成集積回路装
置であり、分離溝で電気的に分離された複数の導電路
と、前記導電路上に固着された半導体素子と、前記半導
体素子と前記導電路とを接続する金属細線と、該半導体
素子および金属細線を被覆し且つ前記導電路間の前記分
離溝に充填され前記導電路の裏面を露出して一体に支持
する絶縁性樹脂とを有した半導体装置が前記実装基板に
実装され、前記小径の金属細線および大径の金属細線
は、前記半導体装置内に用いられ、前記半導体装置が実
装された領域を除く領域には、前記金属細線が用いられ
ないことで解決するものである。
【００３３】第１８に、前記導電路の側面は、湾曲構造
で成ることで解決するものである。
【００３４】第１９に、前記導電路上には導電被膜が設
けられることで解決するものである。
【００３５】第２０に、前記半導体素子の他に能動素子
および／または受動素子が、前記導電路と電気的に接続
されて内蔵され、前記能動素子および／または前記受動
素子も含めて回路が形成されることで解決するものであ
る。
【００３６】第２１に、前記導電路はＣｕ、Ａｌ、Ｆｅ
−Ｎｉ合金、Ｃｕ−Ａｌの積層体、Ａｌ−Ｃｕ−Ａｌの
積層体から成ることで解決するものである。
【００３７】第２２に、前記導電被膜は、Ｎｉ、Ａｕ、
ＡｇまたはＰｄで成り、ひさしが形成されることで解決
するものである。
【００３８】
【発明の実施の形態】本発明は、組み立て工程を簡略化
できる混成集積回路装置に関し、特に金属細線のボンデ
ィング、半導体素子のダイボンディングを減らせる混成
集積回路装置に関するものである。
【００３９】一般に、混成集積回路装置は、色々な回路
素子により電子回路が構成され、必要により、ＴＲチッ
プ、ＩＣチップまたはＬＳＩチップ等の能動素子、チッ
プコンデンサまたはチップ抵抗等の受動素子が実装され
ている。そしてこれらの回路素子は、実装基板上に形成
された導電パターンと電気的に接続される。また回路と
して実現するために、導電パターンには、配線が設けら
れ、また回路素子は、ロウ材、導電ボール、半田ボー
ル、導電ペーストまたは金属細線を介して電気的に接続
されている。
【００４０】特に金属細線は、金属細線が接続される回
路素子、または金属細線が使用される回路ブロックの電
流容量により、金属細線の材料および／または金属細線
の線径が使い分けられている。
【００４１】第１の例として、４０μｍ、１５０μｍお
よび３００μｍの３種類のＡｌ線で電気的に接続してい
るものがある。理由は、Ａｌの方が安く手にはいるから
である。
【００４２】また第２の例として、４０μｍのＡｕ線、
１５０μｍおよび３００μｍのＡｌ線で電気的に接続し
ているものがある。理由は、Ａｌ線よりもＡｕ線の方
が、ボンディング時間が短くてすむからである。Ａｌ線
は、一般にウェッジボンディングを採用し、超音波を所
定時間かけ続けなければならないからである。また大径
の金属細線は、Ａｕを採用すると線径が太い分高いた
め、コストの面からＡｌ線が採用される。
【００４３】またＴＲ、ＩＣ、ＬＳＩ等の半導体素子
は、チップ表面のボンディングパッドが小さく、一般に
はＡｕ線が採用される。しかし大電流を流すパワートラ
ンジスタ、パワーＭＯＳ、ＩＧＢＴ、ＳＩＴ、サイリス
タ等は、チップ自身が大きく電流容量も多いのでボンデ
ィングパッドのサイズも大きく形成されているため、コ
ストが考慮されてＡｌ線が採用される。
【００４４】以上のように、電流容量、コスト、ボンデ
ィングに必要な面積、強度またはボンディングされる半
導体素子の種類等により金属細線の材料、金属細線の線
径が選択されてボンディングされている。
【００４５】本発明のポイントは、パッケージされた半
導体装置を実装基板に固着することによって、実装基板
上に接続される金属細線の種類を減らすことにある。
【００４６】例えば、第１の例で述べれば、まず４０μ
ｍのＡｌ線とこの４０μｍのＡｌ線で接続された半導体
素子とが１パッケージとなった半導体装置を別途用意す
る事に特徴を有する。そしてこの半導体装置をロウ材等
で実装することにより、実装基板上での金属細線の接続
は、１５０μｍと３００μｍのＡｌ線だけとなり、４０
μｍのＡｌ線の接続を全て省略することができる。
【００４７】組立方法によっては、３種類の線径によっ
てそれぞれボンディング装置が異なる場合もある。この
場合、混成集積回路装置の組立は、４０μｍ用のボンデ
ィング装置へ実装基板を載置する工程、ボンディングす
る工程が全て省略できるメリットを有する。特にボンデ
ィング装置へ実装基板を載置する作業は、タクトがかか
り、結構組み立て工程を長くしてしまう。
【００４８】また第２の例では、４０μｍのＡｕ線とこ
の４０μｍのＡｕ線で接続された半導体素子とが１パッ
ケージとなった半導体装置を別途用意する事にポイント
がある。そしてこの半導体装置をロウ材等で実装するこ
とにより、実装基板上でＡｕ線の接続は省略でき、１５
０μｍと３００μｍのＡｌ線のボンデイング工程が残
る。
【００４９】Ａｕ線のボンディング方法は、Ａｌ線のボ
ンディング方法と異なり、ボンディング装置も異なる。
よってＡｕ線の接続が必要な部分を全てパッケージすれ
ば、混成集積回路装置の組み立て工程では、Ａｕ線のボ
ンディングが全く不要となる。よって混成集積回路装置
は、Ａｌ線のボンディングのみ必要となり、組立工数を
減少できるメリットを有する。
【００５０】また特殊の例となるが、全ての金属細線
は、半導体装置と一緒にパッケージされれば、混成集積
回路装置の組み立て工程に於いて、半導体装置を実装す
る工程だけで、金属細線のボンデイングは全て省略する
ことができる。
【００５１】本発明は、色々な組み合わせが考えられ、
それぞれに効果を有するため、以下に簡単に説明する。
【００５２】第１の組み合わせ：線径の異なる金属細線
がＮ種類で実装基板に採用される場合。
【００５３】少なくとも１種類の金属細線と、この金属
細線が接続された半導体素子をパッケージすることによ
り、実装基板上での金属細線の接続は、（Ｎ−１）種類
の金属細線の接続ですむ。図１に示すように、１パッケ
ージには、少なくとも１つの半導体素子がパッケージさ
れる。また受動素子またはＩＣチップが実装され、ハイ
ブリッド型としてもよい。
【００５４】第２の組み合わせ：金属細線の材料がＮ種
類で実装基板に採用される場合。
【００５５】少なくとも１種類の金属細線と、この金属
細線が接続された半導体素子をパッケージすることによ
り、実装基板上での金属細線の接続は、（Ｎ−１）種類
の金属細線の接続ですむ。図１に示すように、Ａｕ線を
採用したパッケージを用意し、実装基板側では、Ａｌ線
のボンディングだけを行う。これは、Ａｌ線を採用した
パッケージを用意し、実装基板側で、Ａｕ線のボンディ
ングだけを行ってもよい。
【００５６】第３の組み合わせ：金属細線の材料がＮ種
類あり、それぞれの材料の金属細線は、複数の線径が採
用されている場合。
【００５７】簡単な組み合わせで説明する 材料Ａｌ 線径３００μｍ、２００μｍ、１５０μｍ 材料Ａｕ 線径４０μｍ この場合、材料と線径を組み合わせると４種類になる。
従ってこの４種類の金属細線の内、少なくとも１種類の
金属細線に於いて、前述したパッケージを形成すること
で、実装基板側では、３種類以下の金属細線を採用すれ
ばよいことになる。
【００５８】また実装基板上へ配置される素子のダイボ
ンダーの搬送ロスが大幅に削減できる。図２０の如き従
来の実装基板では、色々な場所に載置が必要となり、所
定の位置まで素子を移動しなければならない。しかし本
発明の半導体装置を採用すると、複数種類の半導体装置
が１つにパッケージされているため、複数の素子が一度
に搬送されることになる。では、図１を参照して、４０
μｍのＡｕ線、１５０μｍのＡｌ線および３００μｍの
Ａｌ線を採用した混成集積回路装置について説明する。
【００５９】この混成集積回路装置１３は、実装基板１
０に載置される導電パターン２１、この上に固着される
ベアチップ４０、４１、受動素子２３、２４、パッケー
ジされた半導体装置３０Ａ、３１Ａ、３２、３３Ａ、３
４Ａ、３８、および回路として接続するための金属細線
４２，４３で少なくとも構成されている。
【００６０】導電パターン２１は、例えば、ダイパッド
２１Ａ、配線２１Ｂ、ボンディングパッド２１Ｃ、受動
素子用の電極２１Ｄ、半導体装置３０Ａ、３１Ａ、３
２、３３Ａ、３４Ａ、３８を固着する電極２１Ｅ、これ
と一体の配線２１Ｂ（図面の都合上図２に示した）、外
部リード等用の外部接続電極２１Ｆから成る。またベア
チップ４０は、ＢＩＰ型のパワートランジスタであり、
ベアチップ４１は、パワーＭＯＳである。受動素子２３
は、チップ抵抗であり、受動素子２４は、チップコンデ
ンサである。更に金属細線４２は、大径（３００μｍ）
のＡｌ線であり、金属細線４３は、小径（１５０μｍ）
のＡｌ線である。
【００６１】本発明の特徴は、前記半導体装置３０Ａ、
３１Ａ、３２、３３Ａ、３４Ａ、３８にある。この半導
体装置は、外形を太線で囲んで示してある。ここでは、
図１９に示す回路を一例として採用し、小信号系の回路
を色々な規模でパッケージしている。つまり小信号系に
用いる金属細線は、小径で良く、この小径の金属細線お
よび半導体素子が全て１パッケージされて半導体装置と
して実装されている。よって実装基板上での組立作業
は、半導体装置を実装することにより、小径のボンデイ
ングが全く要らなくなる。また複数の半導体素子をパッ
ケージしているので、ダイボンディング数も大幅に削減
できる特徴を有する。また半導体装置には、受動素子を
実装することもできる。仮に受動素子も含めて１パッケ
ージとした場合、受動素子の実装回数も削減できる。
【００６２】また組み立て工程に於いて、Ａｕのボンデ
ィング装置が不要となり、タクトが比較的かかる実装基
板のボンディング装置への実装も不要となる。続いて、
図２〜図１９を参照して、１パッケージされた半導体装
置を説明する。ここでは図１の右下に載置した半導体装
置３８を取り上げて説明する。
【００６３】尚図２は、半導体装置３８の平面図であ
り、図３は、この薄型半導体装置３８の実装構造につい
て、３タイプを説明するものである。更には、図４〜図
９は、この半導体装置の製造方法を説明するものであ
り、図１０〜図１８は、右側の回路に基づき形成された
半導体装置を説明するものであり、図１９は、実装基板
１０に構成された回路を説明するものである。 半導体装置の説明 図９に於いて、符号５３で示されている半導体装置が本
発明で採用した半導体装置である。まず第１の半導体装
置５３Ａの具体的な構造を図９Ａを参照しながら説明す
る。この半導体装置５３Ａは、絶縁性樹脂５０に埋め込
まれた導電路５１Ａ〜５１Ｃを有し、前記導電路５１Ａ
上には半導体チップ５２Ａが固着され、また必要によっ
ては導電路５１Ｂ、５１Ｃ上に受動素子５２Ｂが固着さ
れる。そして、前記絶縁性樹脂５０で導電路５１Ａ〜５
１Ｃを支持して構成されている。
【００６４】本構造は、半導体チップ５２Ａ、受動素子
および／または能動素子から成る回路素子５２Ｂ、複数
の導電路５１Ａ、５１Ｂ、５１Ｃと、この導電路５１
Ａ、５１Ｂ、５１Ｃを埋め込む絶縁性樹脂５０の３つの
材料で構成され、導電路５１間には、この絶縁性樹脂５
０で充填された分離溝５４が設けられる。そして絶縁性
樹脂５０により前記導電路５１Ａ〜５１Ｃが支持されて
いる。
【００６５】絶縁性樹脂としては、エポキシ樹脂等の熱
硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファ
イド等の熱可塑性樹脂を用いることができる。また絶縁
性樹脂は、金型を用いて固める樹脂、ディップ、塗布を
して被覆できる樹脂であれば、全ての樹脂が採用でき
る。また導電路５１としては、Ｃｕを主材料とした導電
箔、Ａｌを主材料とした導電箔、またはＦｅ−Ｎｉ等の
合金から成る導電箔、Ａｌ−Ｃｕの積層板、またはＡｌ
−Ｃｕ−Ａｌの積層板等を用いることができる。特にＡ
ｌ−Ｃｕ−Ａｌは、反りに対して強い構造である。もち
ろん、他の導電材料でも可能であり、特にエッチングで
きる導電材、レーザで蒸発する導電材、または分離溝５
４をプレスで形成できる比較的軟らかい物質が好まし
い。
【００６６】また半導体素子５２Ａ、回路素子５２Ｂの
接続手段は、金属細線５５Ａ、ロウ材から成る導電ボー
ル、扁平する導電ボール、半田等のロウ材５５Ｂ、Ａｇ
ペースト等の導電ペースト５５Ｃ、導電被膜または異方
性導電性樹脂等である。これら接続手段は、半導体素子
や回路素子５２の種類、実装形態で選択される。例え
ば、ベアの半導体チップであれば、表面の電極と導電路
５１Ｂとの接続は、金属細線５５Ａが選択され、ＣＳ
Ｐ、ＳＭＤであれば半田ボールや半田バンプが選択され
る。またチップ抵抗、チップコンデンサは、半田５５Ｂ
が選択される。フェイスダウンで実装すると、金属細線
のチップからの飛び出しがないため、実質チップサイズ
に近いパッケージが可能となる。
【００６７】また半導体素子５２Ａと導電路５１Ａとの
固着は、導電被膜が採用される。ここでこの導電被膜
は、少なくとも一層あればよい。
【００６８】この導電被膜として考えられる材料は、Ａ
ｇ、Ａｕ、Ｐｔ、Ｐｄまたはロウ材等であり、蒸着、ス
パッタリング、ＣＶＤ等の低真空、または高真空下の被
着、メッキ、焼結または塗布等により被覆される。
【００６９】例えばＡｇは、Ａｕと接着するし、ロウ材
とも接着する。よってチップ裏面にＡｕ被膜が被覆され
ていれば、そのままＡｇ被膜、Ａｕ被膜、半田被膜を導
電路５１Ａに被覆することによって半導体チップを熱圧
着でき、また半田等のロウ材を介してチップを固着でき
る。ここで、前記導電被膜は複数層に積層された導電被
膜の最上層に形成されても良い。例えば、Ｃｕの導電路
５１Ａの上には、Ｎｉ被膜、Ａｕ被膜の二層が順に被着
されたもの、Ｎｉ被膜、Ｃｕ被膜、半田被膜の三層が順
に被着されたもの、Ａｇ被膜、Ｎｉ被膜の二層が順に被
覆されたものが形成できる。尚、これら導電被膜の種
類、積層構造は、これ以外にも多数あるが、ここでは省
略をする。
【００７０】本半導体装置５３Ａは、導電路５１を封止
樹脂である絶縁性樹脂５０で支持しているため、導電路
を貼り合わせ支持する支持基板が不要となり、導電路５
１、素子５２および絶縁性樹脂５０で構成される。この
構成は、本発明の特徴である。従来の回路装置の導電路
は、支持基板（プリント基板、セラミック基板またはフ
レキシブルシート）で支持されて貼り合わされていた
り、リードフレームで支持されているため、本来不要で
ある構成が付加されている。しかし、本半導体装置は、
必要最小限の要素で構成され、支持基板を不要とでき、
その分、薄型で安価となる特徴を有する。
【００７１】また前記構成の他に、回路素子５２を被覆
し且つ前記導電路５１間の前記分離溝５４に充填されて
一体に支持する絶縁性樹脂５０を有している。
【００７２】この導電路５１間は、分離溝５４となり、
ここに絶縁性樹脂５０が充填されることで、お互いの絶
縁がはかれるメリットを有する。
【００７３】また、素子５２を被覆し且つ導電路５１間
の分離溝５４に充填され導電路５１の裏面を露出して一
体に支持する絶縁性樹脂５０を有している。
【００７４】この導電路の裏面を露出する点は、本発明
の特徴の一つである。導電路の裏面が外部との接続に供
することができ、支持基板を採用したプリント基板に於
いて採用されているスルーホールを不要にできる特徴を
有する。
【００７５】しかも半導体素子５２Ａがロウ材、Ａｕ、
Ａｇ等の導電被膜を介して直接固着されている場合、導
電路５１の裏面が露出されてため、半導体素子５２Ａか
ら発生する熱を導電路５１Ａを介して実装基板に伝える
ことができる。特に放熱により、駆動電流の上昇等の特
性改善が可能となる半導体チップに有効である。これ
は、本半導体装置５３Ａのポイントであり、これについ
ては、後述する。
【００７６】また本半導体装置５３Ａは、分離溝５４と
導電路５１の裏面は、実質一致している構造となってい
る。本構造は、本発明の特徴であり、導電路５１の裏面
には段差が設けられないため、半導体装置５３をそのま
ま水平に移動できる特徴を有する。
【００７７】また本発明は、実装基板と多層構造を実現
するために、半田レジスト等の絶縁被膜ＲＦを塗布して
いる。そして、導電路５１の一部を露出させることによ
り、半導体装置５３Ａの裏面に実装基板１０の配線を延
在させている。本半導体装置が、実装基板１０に固着さ
れることで、導電路５１、金属細線５５Ａが従来のジャ
ンピングワイヤへとして働き、多層構造を実現する。こ
れについては後述する。
【００７８】更に本発明は、図１０〜図１８に示すよう
に、小径の金属細線が採用される小信号系の半導体素子
および／または受動素子がピックアップされ、パッケー
ジされている。小信号系であるため、金属細線は、小径
のＡｌまたはＡｕが採用される。尚、ここでは４０のＡ
ｕ線が採用されている。
【００７９】ではこのＡｕ線の採用の理由を、説明す
る。
【００８０】理由は、トランスファーモールドにより絶
縁性樹脂がモールドされており、注入圧力に対する耐変
形性は、Ａｕの方が優れるからである。Ａｌ線は、ウェ
ッヂボンデイングで接続され、ネックの部分が弱く、ま
たボンディング領域がＡｕよりも広く必要であり、半導
体装置のサイズが大きくなる欠点を持つ。更には、図１
や図２０を見ると判るように、Ａｌ線は、ウェッジボン
ディング部に対して引き出し方向が決まってしまう欠点
がある。Ａｕ線は、ボールボンディングであるため、線
の引き出し方向が自由にでき、その分、Ａｌボンダーよ
りもボンディングスピードが速く、またボンディングさ
れる導電路の位置に制限が加えられず、自由に配置でき
るメリットを有する。よってボンディングパッドとなる
導電路の位置を空き領域に配置でき、その分半導体装置
のシュリンクが可能となる。 半導体装置５３Ｂの説明 図９Ｂに示す半導体装置５３Ｂは、導電路５１の裏面構
造が、図９Ａに示す半導体装置５１Ａと異なり、それ以
外は、実質同一である。ここでは、この異なる部分を説
明する。
【００８１】図からも判るように、導電路５１の裏面
は、絶縁性樹脂５０の裏面（分離溝５４に充填された絶
縁性樹脂５０の裏面）よりも凹んでいる。この構造にす
ることにより、多層配線が可能となる。詳細は、後述す
る。 半導体装置５３Ｃの説明 図９Ｃに示す半導体装置５３Ｃは、導電路５１の裏面構
造が、図９Ａ、図９Ｂに示す半導体装置５１Ａ、５１Ｂ
と異なり、それ以外は、実質同一である。ここでは、こ
の異なる部分を説明する。
【００８２】図からも判るように、導電路５１の裏面
は、絶縁性樹脂５０の裏面（分離溝５４に充填された絶
縁性樹脂５０の裏面）よりも突出している。この構造に
することにより、多層配線が可能となる。詳細は、後述
する。 半導体装置５３Ａ〜５３Ｃの製造方法の説明 次に図４〜図９を使って半導体装置５３の製造方法につ
いて説明する。
【００８３】まず図４の如く、シート状の導電箔６０を
用意する。この導電箔６０は、ロウ材の付着性、ボンデ
ィング性、メッキ性が考慮されてその材料が選択され、
材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材
料とした導電箔またはＦｅ−Ｎｉの合金から成る導電
箔、Ａｌ−Ｃｕの積層体、Ａｌ−Ｃｕ−Ａｌの積層体等
が採用される。
【００８４】導電箔の厚さは、後のエッチングを考慮す
ると３５μｍ〜３００μｍ程度が好ましく、ここでは７
０μｍ（２オンス）の銅箔を採用した。しかし３００μ
ｍ以上でも１０μｍ以下でも基本的には良い。後述する
ように、導電箔６０の厚みよりも浅い分離溝６１が形成
できればよい。
【００８５】尚、シート状の導電箔６０は、所定の幅で
ロール状に巻かれて用意され、これが後述する各工程に
搬送されても良いし、所定の大きさにカットされた導電
箔が用意され、後述する各工程に搬送されても良い。
（以上図４を参照）続いて、少なくとも導電路５１とな
る領域を除いた導電箔６０を、導電箔６０の厚みよりも
薄く除去する工程がある。
【００８６】まず、Ｃｕ箔６０の上に、ホトレジスト
（耐エッチングマスク）ＰＲを形成し、導電路５１とな
る領域を除いた導電箔６０が露出するようにホトレジス
トＰＲをパターニングする（以上図５を参照）。そし
て、前記ホトレジストＰＲを介してエッチングすればよ
い（以上図６を参照）。
【００８７】エッチングにより形成された分離溝６１の
深さは、例えば５０μｍであり、その側面は、粗面とな
るため絶縁性樹脂５０との接着性が向上される。
【００８８】またこの分離溝６１の側壁は、除去方法に
より異なる構造となる。この除去工程は、ウェットエッ
チング、ドライエッチング、レーザによる蒸発、ダイシ
ングが採用できる。またプレスで形成しても良い。ウェ
ットエッチングの場合エッチャントは、塩化第二鉄また
は塩化第二銅が主に採用され、前記導電箔は、このエッ
チャントの中にディッピングされるか、このエッチャン
トでシャワーリングされる。ここでウェットエッチング
は、一般に非異方性にエッチングされるため、側面は、
図６Ｂに示すように湾曲構造になる。
【００８９】またドライエッチングの場合は、異方性、
非異方性でエッチングが可能である。現在では、Ｃｕを
反応性イオンエッチングで取り除くことは不可能といわ
れているが、スパッタリングで除去できる。またスパッ
タリングの条件によって異方性、非異方性でエッチング
できる。
【００９０】またレーザでは、直接レーザ光を当てて分
離溝を形成でき、この場合は、どちらかといえば分離溝
６１の側面はストレートに形成される。
【００９１】またダイシングでは、曲折した複雑なパタ
ーンを形成することは不可能であるが、格子状の分離溝
を形成することは可能である。
【００９２】尚、図６に於いて、ホトレジストＰＲの代
わりにエッチング液に対して耐食性のある導電被膜を選
択的に被覆しても良い。導電路と成る部分に選択的に被
着すれば、この導電被膜がエッチング保護膜となり、レ
ジストを採用することなく分離溝をエッチングできる。
この導電被膜として考えられる材料は、Ｎｉ、Ａｇ、Ａ
ｕ、ＰｔまたはＰｄ等である。しかもこれら耐食性の導
電被膜は、ダイパッド、ボンディングパッドとしてその
まま活用できる特徴を有する。
【００９３】例えばＡｇ被膜は、Ａｕと接着するし、ロ
ウ材とも接着する。よってチップ裏面にＡｕ被膜が被覆
されていれば、そのまま導電路５１上のＡｇ被膜にチッ
プを熱圧着でき、また半田等のロウ材を介してチップを
固着できる。またＡｇの導電被膜にはＡｕ細線が接着で
きるため、ワイヤーボンディングも可能となる。従って
これらの導電被膜をそのままダイパッド、ボンディング
パッドとして活用できるメリットを有する。（以上図６
を参照） 続いて、図７の如く、分離溝６１が形成された導電箔６
０に回路素子５２を電気的に接続して実装する工程があ
る。
【００９４】回路素子５２としては、トランジスタ、ダ
イオード、ＩＣチップ等の半導体素子５２Ａ、チップコ
ンデンサ、チップ抵抗等の受動素子５２Ｂである。また
厚みが厚くはなるが、ＣＳＰ、ＢＧＡ、ＳＭＤ等のフェ
イスダウン型の半導体素子も実装できる。
【００９５】ここでは、ベアの半導体チップとしてトラ
ンジスタチップ５２Ａが導電路５１Ａにダイボンディン
グされ、エミッタ電極と導電路５１Ｂ、ベース電極と導
電路５１Ｂが、熱圧着によるボールボンディングで、Ａ
ｕ線５５Ａを使って接続される。
【００９６】尚、超音波によるウェッヂボンディング等
で固着されたＡｌ線を採用しても良い。また５２Ｂは、
チップコンデンサ等の受動素子および／または能動素子
であり、ここではチップコンデンサを採用し、半田等の
ロウ材または導電ペースト５５Ｂで固着される。（以上
図７を参照） 更に、図８に示すように、前記導電箔６０および分離溝
６１に絶縁性樹脂５０を付着する工程がある。これは、
トランスファーモールド、インジェクションモールド、
またはディッピングにより実現できる。樹脂材料として
は、エポキシ樹脂等の熱硬化性樹脂がトランスファーモ
ールドで実現でき、ポリイミド樹脂、ポリフェニレンサ
ルファイド等の熱可塑性樹脂はインジェクションモール
ドで実現できる。
【００９７】本実施の形態では、導電箔６０表面に被覆
された絶縁性樹脂の厚さは、回路素子の最頂部から約約
１００μｍ程度が被覆されるように調整されている。こ
の厚みは、強度を考慮して厚くすることも、薄くするこ
とも可能である。
【００９８】本工程の特徴は、絶縁性樹脂５０を被覆す
るまでは、導電路５１となる導電箔６０が支持基板とな
ることである。例えばプリント基板やフレキシブルシー
トを採用したＣＳＰでは、本来必要としない支持基板
（プリント基板やフレキシブルシート）を採用して導電
路を形成しているが、本発明では、支持基板となる導電
箔６０は、導電路として必要な材料である。そのため、
構成材料を極力省いて作業できるメリットを有し、コス
トの低下も実現できる。またダイシングラインの所は、
導電箔が無いため、ブレードの目詰まりを防止すること
ができる。更には、セラミック基板を採用したパッケー
ジをモールドしダイシングするとブレードの破壊、摩耗
が激しいが、本発明では、樹脂のみをダイシングするた
め、ブレードの寿命を長くできるメリットを有する。
【００９９】また分離溝６１は、導電箔の厚みよりも浅
く形成されているため、導電箔６０が導電路５１として
個々に分離されていない。従ってシート状の導電箔６０
として一体で、回路素子の実装からダイシングまで取り
扱え、特に絶縁性樹脂をモールドする際、金型への搬
送、金型への実装の作業が非常に楽になる特徴を有す
る。（図８を参照） 続いて、導電箔６０の裏面を化学的および／または物理
的に除き、導電路５１として分離する工程がある。ここ
でこの除く工程は、研磨、研削、エッチング、レーザの
金属蒸発等により施される。
【０１００】実験では研磨装置または研削装置により全
面を３０μｍ程度削り、分離溝６１から絶縁性樹脂５０
を露出させている。この露出される面を図８では点線で
示す。また、実装基板上の配線を延在させるために、半
導体素子５３Ａの裏面に、絶縁被膜ＲＦを形成している
ものが図９Ａである。その結果、約４０μｍの厚さの導
電路５１として分離される。
【０１０１】また図９Ｂの様に、絶縁性樹脂５０が露出
し、導電路５１の裏面が絶縁性樹脂５０の裏面よりも凹
む構造を採用するため、導電箔６０を全面エッチングし
ても良い。
【０１０２】更には、図９Ｃの様に、導電路の一部が露
出するように、耐エッチングマスクを導電路の裏面に形
成し、エッチングしても良い。この場合、導電路５１
は、絶縁性樹脂５０の裏面よりも突出される。
【０１０３】どちらの構造であっても、絶縁性樹脂５０
から導電路５１の裏面が露出する構造となる。そして分
離溝６１が削られ、分離溝５４となる。（以上図９参
照）最後に、必要によって露出した導電路５１に半田等
の導電材を被着し、更には実装基板の多層構造が考慮さ
れて、必要により半導体装置５３の裏面に絶縁性樹脂が
被覆され、半導体装置として完成する。
【０１０４】尚、導電路５１の裏面に導電被膜を被着す
る場合、図４の導電箔の裏面に、前もって導電被膜を形
成しても良い。この場合、導電路に対応する部分を選択
的に被着すれば良い。被着方法は、例えばメッキであ
る。またこの導電被膜は、エッチングに対して耐性があ
る材料がよい。またこの導電被膜またはホトレジストを
採用した場合、研磨をせずにエッチングだけで導電路５
１として分離でき、図９Ｃの構造を実現できる。
【０１０５】尚、本製造方法では、導電箔６０に半導体
チップとチップコンデンサが実装されているだけである
が、これを１単位としてマトリックス状に配置しても良
い。
【０１０６】また能動素子（半導体チップ）としてトラ
ンジスタ、ダイオード、ＩＣまたはＬＳＩを１つ実装し
ディスクリート型として形成しても良い。（図１３〜図
１４を参照） また前記能動素子を複数個実装し、複合型の半導体装置
としても良い。（図１１、図１２、図１４を参照） 更には、能動素子（半導体チップ）としてトランジス
タ、ダイオード、ＩＣまたはＬＳＩ、受動素子としてチ
ップ抵抗、チップコンデンサを実装し、導電路として配
線も形成することでハイブリッドＩＣ型として構成して
も良い。（図１０、図１２、図１６、図１７、図１８を
参照） そしてマトリックス状に配置した場合、導電路が分離さ
れた後に、ダイシング装置で個々に分離される。
【０１０７】以上の製造方法によって、絶縁性樹脂５０
に導電路５１が埋め込まれ、絶縁性樹脂５０の裏面と導
電路５１の裏面が実質一致する平坦な半導体装置５３が
実現できる。
【０１０８】本製造方法は、絶縁性樹脂５０を支持基板
として活用し導電路５１の分離作業ができる特徴を有す
る。絶縁性樹脂５０は、導電路５１を埋め込む材料とし
て必要な材料であり、不要な支持基板を必要としない。
従って、最小限の材料で製造でき、コストの低減が実現
できる特徴を有する。
【０１０９】尚、導電路５１表面から上に形成される絶
縁性樹脂の厚さは、絶縁性樹脂の付着の時に調整でき
る。従って実装される回路素子により違ってくるが、半
導体素子５３としての厚さは、厚くも薄くもできる特徴
を有する。ここでは、４００μｍ厚の絶縁性樹脂５０に
４０μｍの導電路５１と半導体素子が埋め込まれた半導
体装置になる。 実装基板上の実装構造の説明 続いて本発明の混成集積回路装置について図２および図
３を参照しながら説明する。図２は混成集積回路装置の
平面図であり、図２のＡ−Ａ線における断面図が図３で
ある。尚、図９Ａの半導体装置５３Ａ、図９Ｂの半導体
装置５３Ｂおよび図９Ｃの半導体装置５３Ｃを実装基板
１０に固着した構造を、図３Ａ、図３Ｂおよび図３Ｃに
示す。
【０１１０】まず実装基板１０について説明する。前述
した半導体装置５３を実装する実装基板１０としては、
プリント基板、セラミック基板、フレキシブルシート基
板または金属基板が考えられる。この実装基板１０は、
表面に導電パターン２１が形成されるため、電気的絶縁
が考慮されて、少なくとも基板の表面が絶縁処理されて
いる。プリント基板、セラミック基板、フレキシブルシ
ート基板は、基板自身が絶縁材料で構成されているた
め、そのまま表面に導電パターン２１を形成すれば良
い。しかし金属基板の場合は、少なくとも表面に絶縁材
料が被着され、この上に導電パターン２１が被着されて
いる。尚、本実施の形態では、実装基板１０に形成され
た導電パターンを導電パターン２１とし、半導体装置５
３の絶縁性樹脂５０で支持された導電パターンを導電路
５１として区別して説明している。
【０１１１】図１からも判るように、導電パターン２１
の中には、ダイパッド２１Ａ、配線２１Ｂ、ボンディン
グパッド２１Ｃ、チップ抵抗２３、チップコンデンサ２
４を固着する電極２１Ｄ、本半導体装置５３を固着する
電極２１Ｅ（尚図１では判別しにくい為、図２、図３に
示す。）、更には必要により設けられる外部接続電極２
１Ｆが設けられる。尚、本半導体装置５３を固着する電
極２１Ｅ、これと一体の配線２１Ｂは、図２に於いて、
太い実線で示した。
【０１１２】一方、半導体装置５３に於いて、絶縁性樹
脂５０で支持される導電路５１の中には、半導体チップ
５２Ａを固着した導電路５１Ａ、ボンディングパッドと
成る導電路５１Ｂ、導電路５１Ａ、５１Ｂと一体で設け
られた配線となる導電路５１Ｅがある。
【０１１３】また図２の楕円形の部分は、半導体装置５
３の裏面に於いて、実装基板１０上の電極２１Ｅと電気
的に接続されるコンタクト部２４を示すものである。そ
してこのコンタクト部２４と図３Ａ〜図３Ｃに示す裏面
構造により、半導体装置５３裏面に、実装基板１０の配
線２１Ｂが延在できるように成っている。
【０１１４】尚、半導体装置５３の構造は、既に説明し
ているので、詳しい説明は省略する。 図３Ａに示す半導体装置５３Ａの裏面構造 本半導体装置５３Ａの裏面には、絶縁被膜ＲＦが設けら
れ、この絶縁被膜ＲＦを介して前記コンタクト部２４が
露出されているものである。本半導体装置５３は、図
８、図９からも判るように、本来全ての導電路が裏面か
ら露出する構造であるが、絶縁被膜ＲＦを採用すること
により、導電路５１をカバーすることができる。
【０１１５】よって、実装基板１０に形成された配線２
１Ｂを半導体装置５３の裏面に延在させることができる
特徴を有する。
【０１１６】本発明の第１の特徴は、半導体装置５３と
して絶縁性樹脂５０に封止され、半導体チップ５２Ａが
固着された導電路５１Ａが、実装基板１０上の導電路２
１と固着されることにある。
【０１１７】図３の断面図からも明らかなように、半導
体チップ５２Ａに発生した熱は、導電路５１Ａを介して
実装基板１０上の導電路２１Ｅに放熱される。導電路２
１Ｅは、導電材で熱伝導に優れるために、半導体チップ
５２Ａの熱を実装基板１０側に伝えることができる。ま
た金属細線５５Ａに伝わる熱も直方体の比較的サイズの
大きい導電路５１Ｂを介して導電路に伝えることができ
る。これら導電路２１は、配線２１Ｂと一体でなり、熱
は配線２１Ｂを介して外部雰囲気に放出される。従っ
て、半導体チップ１０の温度上昇を防止することがで
き、半導体チップの温度上昇を抑制できる分、駆動電流
の増大を可能とする。
【０１１８】特に実装基板１０が金属基板で構成される
と、導電路２１を介して半導体チップ５２Ａの熱を金属
基板に伝えることができる。この金属基板は、大きなヒ
ートシンクとして、また放熱板として働き、前述した他
の実装基板よりも更に半導体チップの温度上昇を防止す
ることができる。
【０１１９】金属基板の場合、導電路間の短絡が考慮さ
れて表面に絶縁材料が施され、材料としては、無機物、
有機物が考えられる。ここでは、エポキシ樹脂、ポリイ
ミド樹脂等が採用される。この材料は、３０〜３００μ
ｍと薄く形成されるため、比較的熱抵抗を小さくできる
が、更に、絶縁性樹脂の中にシリカ、アルミナ等のフィ
ラーを混ぜ合わせることで更に熱抵抗を小さくすること
ができる。
【０１２０】第２の特徴は、絶縁被膜ＲＦにある。前述
したコンタクト部２４が露出するように絶縁被膜ＲＦを
被覆することにより、半導体装置５３Ａの下に配線２１
Ｂを延在させることができる。よって半導体装置５３Ａ
の導電路５１、金属細線５５Ａも利用することにより、
多層配線構造が実現でき、実装基板１０上の配線を簡略
化できる。図２０に示す従来のハイブリッドＩＣと図１
に示すハイブリッドＩＣは、その基板サイズが同じで設
計されている。それぞれのパターンを比較すると、本発
明のハイブリッドＩＣの方が配線パターンの間隔が粗と
なり、細かなパターンが少なくなっている。これは、半
導体装置５３側の導電路５１が、絶縁被膜ＲＦの開口部
を介して実装基板１０上の導電パターン２１と接続さ
れ、それ以外は絶縁被膜ＲＦで覆われているからであ
る。この導電路は、配線としても形成できるため、クロ
スオーバーが可能となり、金属細線と一緒に多層構造を
実現している。よって実装基板に素子を実装する工程に
於いて、前もって半導体装置を用意すれば、実装基板上
で採用されるクロスオーバー用のボンディング回数も減
少できる特徴を有する。更に実装基板上で、交差を回避
するための複雑な配線パターンも減らせる特徴を有す
る。
【０１２１】更に第３の特徴は、金属細線にあり、ボン
デイング工程を減らせる特徴を有する。図２０のハイブ
リッドＩＣでは、小信号を扱う半導体素子、大信号を扱
う半導体素子に分け、金属細線の線径を使い分けてい
る。つまり小信号を扱う半導体素子用の金属細線は、細
い実線で示され、４０μｍのＡｕ線を採用している。そ
してこのＡｕ細線は、ボールボンデイングされている。
また大信号を扱う半導体素子用の金属細線は、太線で示
され、１００μｍ〜３００μｍのＡｌ線を採用してい
る。ここでは、パワーＭＯＳのゲート電極用、ジャンピ
ング線として１５０μｍのＡｌ線を採用し、パワーＭＯ
Ｓのソース電極、パワートランジスタのベース、エミッ
タ電極およびジャンピング線として３００μｍのＡｌ線
が採用されている。そしてこれらＡｌ線は、スティッチ
ボンドされている。尚、Ａｌ線の代わりＡｕ線を採用し
ても良い。
【０１２２】本発明は、Ａｕ線が接続された半導体素
子、Ａｕ線が接続されるボンディングパッド、ボンディ
ングパッドと一体で延在される配線５１Ｅ、およびダイ
パッドを絶縁性樹脂５０で一体で封止してなる半導体装
置に特徴を有する。
【０１２３】このＡｕの金属細線を採用した半導体素子
は、全て半導体装置５３として用意しておくことによ
り、実装基板１０上でのＡｕのボンデイングは不要とな
り、ボンディング工程を削減することができるメリット
を有する。更にはこの半導体素子を含めた回路素子の実
装回数も大幅に減らすことができる。また従来では前記
３種類の金属細線を採用することにより、３種類のボン
ダーを用意し、それぞれのボンダーでボンディングする
必要があったが、本発明では、Ａｕ線のボンダーを省略
できるメリットを有する。よって、設備の簡略化も図
れ、しかも実装基板は、２種類のボンダーに載せるだけ
ですみ、工程の簡略化が図れる。
【０１２４】特に、半導体装置は、ディスクリート素子
としても、複合素子としても、更にはハイブリッドＩＣ
としても形成可能であり、理論的には、全ての回路素子
を半導体装置として組み込むことができ、実装基板上へ
の素子固着数を大幅に減らすことができる。
【０１２５】第５の特徴は、０．４５×０．５厚み０．
２５ｍｍ等の小さな半導体素子を採用することができ、
コストの低減が可能となる。
【０１２６】従来例でも説明したように、値段の安い小
さいチップを採用しようとしても、従来では、０．４５
×０．５ｍｍ、厚さ０．２５ｍｍの様な小さいチップで
は、チップの側面に半田が吹上がりショートする問題が
あった。
【０１２７】しかし本発明では、半導体チップ５２Ａ裏
面にＡｕバンプを被着し、このバンプを介して導電路５
１と半導体チップ５２Ａを固着し、半導体装置５３とし
て完成してから実装基板１０に固着している。従って半
田を使用して本半導体装置５３を固着しても、半導体チ
ップ５２Ａの側面は絶縁性樹脂５０で被覆されているた
め、前述したショートの問題が無くなり、サイズの小さ
い半導体チップを採用できるようになった。 図３Ｂに示す半導体装置５３Ｂの裏面構造 本半導体装置５３Ｂは、図３Ａの半導体素子５３Ａと実
質同一であり、異なる点は、半導体装置５３Ｂの裏面に
露出する導電路５１が絶縁性樹脂５０よりも凹んでいる
ことである。
【０１２８】本発明の特徴は、前記導電路５１の凹みに
ある。この凹みのために、半導体装置５３Ｂの導電路５
１と前記実装基板１０側の導電パターン２１は、所望の
間隔を持つことことができる。従って半導体装置５３Ａ
と同様に、半導体装置５３Ｂの下に配線２１Ｂを延在さ
せることができる。よって半導体装置５３Ｂの導電路５
１、金属細線５５Ａも利用することにより、多層配線構
造が実現でき、実装基板１０上の配線を簡略化できる。
【０１２９】尚、半導体装置５３Ａと同様に裏面に絶縁
被膜ＲＦを被覆しても良い。 図３Ｃに示す半導体装置５３Ｃの裏面構造 本半導体装置５３Ｃは、図３Ａ、図３Ｂの半導体素子５
３Ａ、５３Ｂと実質同一であり、異なる点は、半導体装
置５３Ｂの裏面に露出する導電路５１が絶縁性樹脂５０
よりも突出している点である。
【０１３０】本発明の特徴は、前記導電路５１の突出に
ある。この突出構造は、半導体装置５３Ｃの導電路５１
と前記実装基板１０側の導電パターン２１に、所望の間
隔を設けることができる。従って半導体装置５３Ａ、５
３Ｂと同様に、半導体装置５３Ｃの下に配線２１Ｂを延
在させることができる。よって半導体装置５３Ｃの導電
路５１、金属細線５５Ａも利用することにより、多層配
線構造が実現でき、実装基板１０上の配線を簡略化でき
る。
【０１３１】尚、半導体装置５３Ａと同様に裏面に絶縁
被膜ＲＦを被覆しても良い。続いて、図１９を採用しな
がら本混成集積回路装置に採用した回路、およびこの回
路の中で半導体装置として構成された部分について図１
０〜図１８を参照して説明する。
【０１３２】図１９は、オーディオ回路であり、左から
Ａｕｄｉｏ Ａｍｐ １ｃｈ回路部、Ａｕｄｉｏ Ａｍ
ｐ ２ｃｈ回路部、切り替え電源回路部を太い一点鎖線
で囲んで示してある。
【０１３３】またそれぞれの回路部には、実線で囲まれ
た回路が半導体装置として形成されている。まずＡｕｄ
ｉｏ Ａｍｐ １ｃｈ回路部では、３種類の半導体装置
と、２ｃｈ回路部と一体となった２つの半導体装置が用
意されている。
【０１３４】第１の半導体装置３０Ａは、図１９に示す
ように、ＴＲ１、ＴＲ２で成るカレントミラー回路とＴ
Ｒ３、ＴＲ４から成る差動回路が一体となって構成され
ている。この半導体装置３０Ａは、図１０に示されてい
る。ここでは、０．５５×０．５５×０．２４ｍｍのト
ランジスタチップを４つ採用し、Ａｕ細線でボンデイン
グしている。尚、半導体装置３０Ａのサイズは、２．９
×２．９×０．５ｍｍである。
【０１３５】また点線で示す、コンタクト部は、０．３
ｍｍφである。尚図に示す数字は、端子番号であり、
Ｂ、Ｅは、ベース、エミッタを示す。これらの記号は、
図１１以降も同様である。
【０１３６】第２の半導体装置３１Ａは、図１９のＴＲ
６、Ｄ２でプリドライバー回路の一部を構成している。
プリドライバー回路は、ＴＲ６、Ｄ２、Ｒ３、Ｒ８で構
成され、出力段のＴＲ９、ＴＲ１０を駆動させるもので
ある。この半導体装置３１Ａは、図１１に示され、ダイ
オードＤ２は、２つのＴＲが１チップで構成された半導
体チップを採用し、ベース・エミッタ間のＰＮ接合を利
用して形成している。ここでＤ２は、０．７５×０．７
５×０．１４５ｍｍ、ＴＲ６は、０．５５×０．５５×
０．２４ｍｍのチップサイズであり、半導体装置３１Ａ
の外形は、２．１×２．５×０．５ｍｍである。
【０１３７】第３の半導体装置３２は、電源電圧の変動
に対して、差動回路に安定した電流を流すための差動定
電流回路を構成し、図１９のＴＲ５、ＴＲ１５、Ｄ１で
構成されている。尚、Ｄ１は、差動回路およびプリドラ
イバー回路の定電流バイアスダイオードである。この半
導体装置３２は、図１２に示され、ＴＲ５、ＴＲ１５
は、０．５５×０．５５×０．２４ｍｍ、Ｄ１は、０．
７５×０．７５×０．１４５ｍｍのサイズであり、半導
体装置３２の外形は、２．１×３．９×０．５ｍｍであ
る。
【０１３８】第４の半導体装置３３Ａは、図１９に示す
温度補償トランジスタＴＲ８であり、実装基板の温度変
動に対して、アイドリング電流を補償するものである。
このＴＲ８は、図１３に示した１チップ半導体素子
（０．７５×０．７５×０．１４５）で構成される。こ
れを半導体装置３３Ａとして形成すると、外形は、２．
３×１．６×０．５ｍｍである。
【０１３９】第５の半導体装置３４は、図１９のＴＲ
７、Ｒ６、Ｒ７で構成されるプリドライバー定電流回路
のＴＲ７と、Ａｕｄｉｏ Ａｍｐ ２ｃｈ回路部のプリ
ドライバー定電流回路を構成するＴＲ１７の２チップが
１パッケージになったものである。この半導体装置３４
Ａは、図１４に示すように、単品のトランジスタ（０．
５５×０．５５×０．２４ｍｍ）が２連となったもの
で、外形は、２．３×３．４×０．５ｍｍである。
【０１４０】尚、２連の半導体装置３４Ａは、個別に構
成されても良い。この場合、図１５に示す１チップだけ
が封止された半導体装置３５を採用する。この半導体装
置３５の外形は２．３×１．６×０．５ｍｍである。
【０１４１】また図１９に示す３０Ｂ、３１Ｂ、３３Ｂ
は、３０Ａ、３１Ａ、３３Ａと同一回路であるため説明
は省略する。
【０１４２】尚ＴＲ９、ＴＲ１０は、出力段パワートラ
ンジスタで、Ｒ１、Ｃ１およびＣ２は、異常発振防止用
の素子である。一方、図１９の右側に示す切り替え電源
回路部は、ＴＲ４１、ＴＲ５１、Ｒ４１、Ｒ４３、Ｒ５
１、Ｒ５３で構成される電源電圧切り替え回路、ＴＲ４
３、ＴＲ５３、Ｒ４０、Ｒ４２、Ｒ５０、Ｒ５２で構成
される電源電圧切り替え用コンパレータ、ダイオードＤ
４５、Ｄ５５、Ｃ４３、Ｃ５３で構成される高周波補正
回路、ダイオードＤ４２、Ｄ４３、Ｄ５２、Ｄ５３で構
成される整流用ダイオード等で構成される。
【０１４３】第６の半導体装置３６は、図１９の電源回
路に於いて、ダイオードＤ４２、Ｄ４３およびツェナー
ダイオードＤ４５が１パッケージに成ったものである。
半導体装置として実装される半導体チップは、ＴＲチッ
プで構成され、ベース−コレクタ間のＰＮ接合でダイオ
ードＤ４２、Ｄ４３を構成している。また図１６に於い
て、点線で囲まれたＴＲとツェナーダイオードが１チッ
プで実装され、Ｄ４５は、この素子のツェナーダイオー
ドを利用している。また、ツェナーダイオードの温度上
昇による電圧低下を補償するために、一緒に内蔵された
ＴＲのベース−エミッタ間ダイオードを利用している。
尚、ツェナー付きのＴＲの外形は、０．６×０．６×
０．２４、他のＴＲの外形は、０．３５×０．３５×
０．２４である。そしてこれらが封止されたパッケージ
の外形は、１．９×４．４×０．５ｍｍである。
【０１４４】第７の半導体装置３７は、図１９の電源回
路に於いて、ダイオードＤ５２、Ｄ５３およびツェナー
ダイオードＤ５５が１パッケージに成ったものである。
半導体装置として実装される半導体チップは、Ｄ５３と
Ｄ５２に対応するトランジスタがＰＮＰ型であり、若干
構造が異なるものの、実装形態は図１６と実質同様であ
る。図１８の第８の半導体装置３８は、図１６、図１７
の回路と、ＴＲ４３、ＴＲ５３が１パッケージに成った
ものである。尚、これらが封止されたパッケージの外形
は、４×５．７×０．５ｍｍである。そしてこの半導体
装置３８が、図１、図２の半導体装置５３として実装さ
れている。以上説明したように、本半導体装置は、ＴＲ
を１つ実装したディスクリート型、またはＴＲを複数実
装して所望の回路を構成したハイブリッドＩＣ型で構成
できる。ここでは、ＴＲのみで構成したが、ＩＣ、ＬＳ
Ｉ、システムＬＳＩ、受動素子も含めて複数の素子が実
装されても良い。実験では、５×５．７×０．５ｍｍが
最大であるが、実装される回路素子を増やし、これより
も大きい規模にしても良い。これらの半導体装置を実装
基板１０に実装したものが、図１に示され、図２０の従
来型の実装基板から比べても判るように、配線パターが
簡略化されている。
【０１４５】図２１は、本発明の半導体装置を採用する
ことにより、どのくらいサイズが小さくなるか説明する
ものである。図に示す写真は、同倍率であり、左からリ
ードフレームを採用した単品ＳＭＤ、リードフレームを
採用した複合ＳＭＤ更に本発明の半導体装置を示すもの
である。単品ＳＭＤは、１個のＴＲが、複合ＴＲは、２
つのＴＲがモールドされている。本発明の半導体装置
は、図１０に示す回路が構成され、４個のＴＲが封止さ
れている。図からも明らかなように、複合ＳＭＤの二倍
の素子が封止されているにもかかわらず、本半導体装置
のサイズは、リードフレームも含めた複合ＳＭＤよりも
やや大きいだけである。尚１個のＴＲが封止された図１
５の半導体装置３５を一番右側に示した。これからも判
るように、本発明によって小型・薄型の半導体装置が実
現でき、携帯用の電子機器に最適である。
【０１４６】
【発明の効果】以上の説明から明らかなように、本発明
では、混成集積回路装置として採用される複数種類の金
属細線に於いて、少なくとも１種類の金属細線、および
これに接続された半導体素子を一体で封止した半導体装
置を前もって用意する事により、実装基板の組立工程数
を大幅に減らすことができる。
【０１４７】例えば、４０μｍのＡｕ線、１５０μｍの
Ａｌ線および３００μｍのＡｌ線を採用する混成集積回
路装置では、Ａｕ線が接続された半導体素子を、Ａｕ線
も含めて１パッケージにして実装基板に固着しているの
で、実装基板上での金属細線の接続は、Ａｌ線だけをワ
イヤーボンディングすれば良いことになる。従ってＡｕ
線用のワイヤーボンディング装置が、この組み立て工程
から省け、このボンデイングも省ける。また複数の半導
体素子、複数の半導体素子と複数の受動素子で１パッケ
ージと成った半導体装置を容易すけば、半導体素子や受
動素子のボンデイングも不要となる。
【０１４８】よって組み立て工程が短くなり、タクトも
短くなるため、ユーザーへの納期が短くなり、いかも製
造コストも安くなる特徴を有する。
【０１４９】また本半導体装置の裏面に絶縁性樹脂を被
覆したり、裏面の導電路を凹ましたり、更には突出させ
ることで、半導体装置の裏面に実装基板に設けられた配
線を延在させることができる。よって、半導体装置の導
電路、金属細線および実装基板上の配線で多層構造を実
現することができる。よって、実装基板として高価な多
層基板を採用することなく、電子回路を構成することが
できる。また従来では、２、３、４層…の多層基板を採
用することもあるが、この半導体装置を採用することに
より、層数を減らした実装基板を採用することができ
る。
【０１５０】また半導体素子、導電路および絶縁性樹脂
の必要最小限で構成された薄型・軽量の回路装置を採用
し、しかも前記半導体素子裏面が固着された導電路が絶
縁性樹脂から露出しているために、実装基板側の導電路
と固着できる混成集積回路装置を提供できる。
【０１５１】そのため、内蔵の回路素子の熱を実装基板
側に放熱させることができ、しかも薄くてより軽量の混
成集積回路装置を提供できる。、また導電路の側面が湾
曲構造であるため、回路装置全体が発熱しても導電路の
抜け、反りを抑止することができる。しかも混成集積回
路装置として優れた放熱構造を有しているため、回路装
置自身の温度上昇を抑制でき、更に導電路の抜け、反り
を防止することができる。従って薄型・軽量の回路装置
が実装された混成集積回路装置全体の信頼性を向上させ
ることができる。
【０１５２】更には、実装基板として金属基板を採用す
れば、実装される回路装置の発熱を抑止でき、より駆動
電流を流せる混成集積回路装置を提供できる。
【図面の簡単な説明】
【図１】本発明の混成集積回路装置を説明する図であ
る。
【図２】図１の実装基板と半導体装置の構成を説明する
図である。
【図３】図２のＡ−Ａ線における断面図を説明する図で
ある。
【図４】本発明の半導体装置の製造方法を説明する図で
ある。
【図５】本発明の半導体装置の製造方法を説明する図で
ある。
【図６】本発明の半導体装置の製造方法を説明する図で
ある。
【図７】本発明の半導体装置の製造方法を説明する図で
ある。
【図８】本発明の半導体装置の製造方法を説明する図で
ある。
【図９】本発明の半導体装置の製造方法を説明する図で
ある。
【図１０】本発明の半導体装置を説明する図である。
【図１１】本発明の半導体装置を説明する図である。
【図１２】本発明の半導体装置を説明する図である。
【図１３】本発明の半導体装置を説明する図である。
【図１４】本発明の半導体装置を説明する図である。
【図１５】本発明の半導体装置を説明する図である。
【図１６】本発明の半導体装置を説明する図である。
【図１７】本発明の半導体装置を説明する図である。
【図１８】本発明の半導体装置を説明する図である。
【図１９】本混成集積回路装置に実装される回路の一例
を説明する図である。
【図２０】従来の混成集積回路装置を説明する図であ
る。
【図２１】従来の半導体装置と本発明の半導体装置を比
較した図である。
【符号の説明】
１０ 実装基板 １３ 混成集積回路装置 ２１Ａ〜Ｆ 導電パターン ２１Ｂ 配線 ３０Ａ 半導体装置 ３１Ａ 半導体装置 ３２ 半導体装置 ３３Ａ 半導体装置 ３４Ａ 半導体装置 ３８または５３ 半導体装置 ４２ 大径の金属細線 ４３ 小径の金属細線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前原 栄寿 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 酒井 紀泰 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 高岸 均 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 高橋 幸嗣 群馬県伊勢崎市喜多町29番地 関東三洋電 子株式会社内 (72)発明者 草野 和久 群馬県伊勢崎市喜多町29番地 関東三洋電 子株式会社内 Ｆターム(参考） 5F044 AA12 FF03 JJ03

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも表面が絶縁処理され、複数の
    導電パターンを有する実装基板と、前記導電パターンと
    電気的に接続される半導体素子と、前記半導体素子のボ
    ンディング電極または前記導電パターンをボンディング
    する金属細線とを少なくとも有する混成集積回路装置に
    於いて、 前記金属細線と前記金属細線でボンディングされた半導
    体素子をパッケージした半導体装置が前記実装基板に実
    装されることを特徴とした混成集積回路装置。
  2. 【請求項２】 前記金属細線は、材料の異なる複数種類
    の金属細線が用いられ、少なくとも一種類の金属細線
    は、全て前記半導体装置の中にパッケージされることを
    特徴とした請求項１に記載の混成集積回路装置。
  3. 【請求項３】 前記金属細線は、線径の異なる複数種類
    の金属細線が用いられ、少なくとも一種類の金属細線
    は、全て前記半導体装置の中にパッケージされることを
    特徴とした請求項１または請求項２に記載の混成集積回
    路装置。
  4. 【請求項４】 前記金属細線の全ては、前記半導体装置
    の中にパッケージされることを特徴とした請求項１に記
    載の混成集積回路装置。
  5. 【請求項５】 少なくとも表面が絶縁処理され、複数の
    導電パターンを有する実装基板と、前記導電パターンと
    電気的に接続される小信号系の半導体素子と、前記導電
    パターンと電気的に接続される大信号系の半導体素子
    と、少なくとも前記小信号系の半導体素子のボンディン
    グ電極と前記導電パターンをボンディングするＡｕ線
    と、前記導電パターンとボンディングされるＡｌ線とを
    少なくとも有する混成集積回路装置であり、 前記実装基板には、前記Ａｕ線と前記Ａｕ線でボンディ
    ングされた半導体素子をパッケージした半導体装置が実
    装されることを特徴とした混成集積回路装置。
  6. 【請求項６】 前記導電パターンとボンデイングされる
    金属細線は、前記Ａｌ線が採用される請求項５に記載の
    混成集積回路装置。
  7. 【請求項７】 少なくとも表面が絶縁処理され、複数の
    導電パターンを有する実装基板と、前記導電パターンと
    電気的に接続される小信号系の半導体素子と、前記導電
    パターンと電気的に接続される大信号系の半導体素子
    と、前記導電パターンをボンディングするＡｕ線と、少
    なくとも前記大信号系の半導体素子と前記導電パターン
    をボンディングするＡｌ線とを少なくとも有する混成集
    積回路装置であり、 前記実装基板には、前記Ａｌ線と前記Ａｌ線でボンディ
    ングされた大信号系の半導体素子をパッケージした半導
    体装置が実装されることを特徴とした混成集積回路装
    置。
  8. 【請求項８】 前記導電パターンとボンディングされる
    金属細線は、前記Ａｕ線が採用される請求項７に記載の
    混成集積回路装置。
  9. 【請求項９】 少なくとも表面が絶縁処理され、複数の
    導電パターンを有する実装基板と、前記導電パターンと
    電気的に接続される小信号系の半導体素子と、前記導電
    パターンと電気的に接続される大信号系の半導体素子
    と、少なくとも前記小信号系の半導体素子のボンディン
    グ電極と前記導電パターンをボンディングする小径の金
    属細線と、前記導電パターンをボンディングする大径の
    金属細線とを少なくとも有する混成集積回路装置であ
    り、 前記実装基板には、前記小径の金属細線と前記小径の金
    属細線でボンディングされた半導体素子をパッケージし
    た半導体装置が実装されることを特徴とした混成集積回
    路装置。
  10. 【請求項１０】 前記導電パターンとボンディングされ
    る金属細線は、前記大径の金属細線が採用される請求項
    ９に記載の混成集積回路装置。
  11. 【請求項１１】 少なくとも表面が絶縁処理され、複数
    の導電パターンを有する実装基板と、前記導電パターン
    と電気的に接続される小信号系の半導体素子と、前記導
    電パターンと電気的に接続される大信号系の半導体素子
    と、前記導電パターンをボンディングする小径の金属細
    線と、少なくとも前記大信号系の半導体素子のボンディ
    ング電極と前記導電パターンをボンディングする大径の
    金属細線とを少なくとも有する混成集積回路装置であ
    り、 前記実装基板には、前記大径の金属細線と前記大径の金
    属細線でボンディングされた半導体素子をパッケージし
    た半導体装置が実装されることを特徴とした混成集積回
    路装置。
  12. 【請求項１２】 前記導電パターンとボンディングされ
    る金属細線は、前記小径の金属細線が採用される請求項
    １１に記載の混成集積回路装置。
  13. 【請求項１３】 少なくとも表面が絶縁処理され、複数
    の導電パターンを有する実装基板と、前記導電パターン
    と電気的に接続される小信号系の半導体素子と、前記導
    電パターンと電気的に接続される大信号系の半導体素子
    と、少なくとも前記小信号系の半導体素子のボンディン
    グ電極と前記導電パターンをボンディングするＡｕ線
    と、前記導電パターンをボンディングするＡｌ線とを有
    する混成集積回路装置であり、 分離溝で電気的に分離された複数の導電路と、前記導電
    路上に固着された小信号系の半導体素子と、前記小信号
    系の半導体素子と前記導電路とを接続するＡｕ線と、該
    半導体素子およびＡｕ線を被覆し且つ前記導電路間の前
    記分離溝に充填され前記導電路の裏面を露出して一体に
    支持する絶縁性樹脂とを有した半導体装置が前記実装基
    板に実装され、前記半導体装置が実装された領域を除く
    領域は、前記Ａｕ線を除いた接続手段で接続されること
    を特徴とした混成集積回路装置。
  14. 【請求項１４】 少なくとも表面が絶縁処理され、複数
    の導電パターンを有する実装基板と、前記導電パターン
    と電気的に接続される小信号系の半導体素子と、前記導
    電パターンと電気的に接続される大信号系の半導体素子
    と、前記導電パターンをボンディングするＡｕ線と、少
    なくとも大信号系の半導体素子と前記導電パターンをボ
    ンディングするＡｌ線とを少なくとも有する混成集積回
    路装置であり、 分離溝で電気的に分離された複数の導電路と、前記導電
    路上に固着された大信号系の半導体素子と、前記大信号
    系の半導体素子と前記導電路とを接続するＡｌ線と、該
    大信号系の半導体素子およびＡｌ線を被覆し且つ前記導
    電路間の前記分離溝に充填され前記導電路の裏面を露出
    して一体に支持する絶縁性樹脂とを有した半導体装置が
    前記実装基板に実装され、前記半導体装置が実装された
    領域を除く領域は、前記Ａｌ線を除いた接続手段で接続
    されることを特徴とした混成集積回路装置。
  15. 【請求項１５】 少なくとも表面が絶縁処理され、複数
    の導電パターンを有する実装基板と、前記導電パターン
    と電気的に接続される小信号系の半導体素子と、前記導
    電パターンと電気的に接続される大信号系の半導体素子
    と、少なくとも前記小信号系の半導体素子のボンディン
    グ電極と前記導電パターンをボンディングする小径の金
    属細線と、前記導電パターンをボンディングする大径の
    金属細線とを少なくとも有する混成集積回路装置であ
    り、 分離溝で電気的に分離された複数の導電路と、前記導電
    路上に固着された小信号系の半導体素子と、前記小信号
    系の半導体素子と前記導電路とを接続する小径の金属細
    線と、該半導体素子および小径の金属細線を被覆し且つ
    前記導電路間の前記分離溝に充填され前記導電路の裏面
    を露出して一体に支持する絶縁性樹脂とを有した半導体
    装置が前記実装基板に実装され、前記半導体装置が実装
    された領域を除く領域は、前記小径の金属細線を除いた
    接続手段で接続されることを特徴とした混成集積回路装
    置。
  16. 【請求項１６】 少なくとも表面が絶縁処理され、複数
    の導電パターンを有する実装基板と、前記導電パターン
    と電気的に接続される小信号系の半導体素子と、前記導
    電パターンと電気的に接続される大信号系の半導体素子
    と、前記導電パターンをボンディングする小径の金属細
    線と、前記大信号系の半導体素子と前記導電パターンを
    ボンディングする大径の金属細線とを少なくとも有する
    混成集積回路装置であり、 分離溝で電気的に分離された複数の導電路と、前記導電
    路上に固着された大信号系の半導体素子と、前記大信号
    系の半導体素子と前記導電路とを接続する大径の金属細
    線と、該半導体素子および大径の金属細線を被覆し且つ
    前記導電路間の前記分離溝に充填され前記導電路の裏面
    を露出して一体に支持する絶縁性樹脂とを有した半導体
    装置が前記実装基板に実装され、前記半導体装置が実装
    された領域を除く領域は、前記大径の金属細線を除いた
    接続手段で接続されることを特徴とした混成集積回路装
    置。
  17. 【請求項１７】 少なくとも表面が絶縁処理され、複数
    の導電パターンを有する実装基板と、前記導電パターン
    と電気的に接続される小信号系の半導体素子と、前記導
    電パターンと電気的に接続される大信号系の半導体素子
    と、前記小信号系の半導体素子と前記導電パターンをボ
    ンディングする小径の金属細線と、前記大信号系の半導
    体素子と前記導電パターンをボンディングする大径の金
    属細線とを少なくとも有する混成集積回路装置であり、 分離溝で電気的に分離された複数の導電路と、前記導電
    路上に固着された半導体素子と、前記半導体素子と前記
    導電路とを接続する金属細線と、該半導体素子および金
    属細線を被覆し且つ前記導電路間の前記分離溝に充填さ
    れ前記導電路の裏面を露出して一体に支持する絶縁性樹
    脂とを有した半導体装置が前記実装基板に実装され、前
    記小径の金属細線および大径の金属細線は、前記半導体
    装置内に用いられ、前記半導体装置が実装された領域を
    除く領域には、前記金属細線が用いられないことを特徴
    とした混成集積回路装置。
  18. 【請求項１８】 前記導電路の側面は、湾曲構造で成る
    ことを特徴とした請求項１３〜請求項１７に記載の混成
    集積回路装置。
  19. 【請求項１９】 前記導電路上には導電被膜が設けられ
    る請求項１３〜請求項１８に記載の混成集積回路装置。
  20. 【請求項２０】 前記半導体素子の他に能動素子および
    ／または受動素子が、前記導電路と電気的に接続されて
    内蔵され、前記能動素子および／または前記受動素子も
    含めて回路が形成されることを特徴とした請求項１〜請
    求項１９のいずれかに記載の混成集積回路装置。
  21. 【請求項２１】 前記導電路はＣｕ、Ａｌ、Ｆｅ−Ｎｉ
    合金、Ｃｕ−Ａｌの積層体、Ａｌ−Ｃｕ−Ａｌの積層体
    から成ることを特徴とする請求項１３〜請求項２０のい
    ずれかに記載された混成集積回路装置。
  22. 【請求項２２】 前記導電被膜は、Ｎｉ、Ａｕ、Ａｇま
    たはＰｄで成り、ひさしが形成されることを特徴とする
    請求項１９に記載された混成集積回路装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7053492B2 (en) * 2002-08-07 2006-05-30 Sanyo Electric Co., Ltd. Circuit device and method of manufacturing the same
DE102005036116A1 (de) * 2005-08-01 2007-02-15 Infineon Technologies Ag Leistungshalbleitermodul
JP2007134715A (ja) * 2005-11-09 2007-05-31 Semikron Elektronik Gmbh & Co Kg パワー半導体モジュール
JP2008218469A (ja) * 2007-02-28 2008-09-18 Rohm Co Ltd 半導体装置の製造方法
JP2009506556A (ja) * 2005-08-30 2009-02-12 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 表面実装可能なオプトエレクトロニクス素子及び表面実装可能なオプトエレクトロニクス素子の製造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3609737B2 (ja) * 2001-03-22 2005-01-12 三洋電機株式会社 回路装置の製造方法
JP2003060151A (ja) * 2001-08-10 2003-02-28 Fujitsu Ltd 半導体装置
TW538658B (en) * 2001-08-27 2003-06-21 Sanyo Electric Co Manufacturing method for circuit device
JP4417596B2 (ja) * 2001-09-19 2010-02-17 富士通株式会社 電子部品の実装方法
JP3867639B2 (ja) * 2002-07-31 2007-01-10 株式会社デンソー 混成集積回路装置
JP2004228352A (ja) * 2003-01-23 2004-08-12 Mitsubishi Electric Corp 電力半導体装置
SG163439A1 (en) * 2003-04-15 2010-08-30 Denki Kagaku Kogyo Kk Metal base circuit board and its production process
CN100376124C (zh) * 2003-05-20 2008-03-19 乐金电子(天津)电器有限公司 印刷电路板
DE10327515B4 (de) * 2003-06-17 2009-07-30 Qimonda Ag Verfahren zum Herstellen eines substratbasierten IC-Packages
US7253506B2 (en) * 2003-06-23 2007-08-07 Power-One, Inc. Micro lead frame package
US20040262781A1 (en) * 2003-06-27 2004-12-30 Semiconductor Components Industries, Llc Method for forming an encapsulated device and structure
US7446262B2 (en) * 2004-01-27 2008-11-04 Murata Manufacturing Co., Ltd. Laminated electronic component and method for producing the same
US7275222B2 (en) * 2004-12-02 2007-09-25 International Business Machines Coproation Method, apparatus, and computer program product for enhancing a power distribution system in a ceramic integrated circuit package
JP4592413B2 (ja) * 2004-12-27 2010-12-01 三洋電機株式会社 回路装置
JP4558539B2 (ja) * 2005-03-09 2010-10-06 日立協和エンジニアリング株式会社 電子回路用基板、電子回路、電子回路用基板の製造方法および電子回路の製造方法
US20070035019A1 (en) * 2005-08-15 2007-02-15 Semiconductor Components Industries, Llc. Semiconductor component and method of manufacture
US8035224B2 (en) * 2008-11-14 2011-10-11 Infineon Technologies Ag Semiconductor device
JP2010238693A (ja) * 2009-03-30 2010-10-21 Toppan Printing Co Ltd 半導体素子用基板の製造方法および半導体装置
US8557638B2 (en) * 2011-05-05 2013-10-15 Stats Chippac Ltd. Integrated circuit packaging system with pad connection and method of manufacture thereof
US8633063B2 (en) 2011-05-05 2014-01-21 Stats Chippac Ltd. Integrated circuit packaging system with pad connection and method of manufacture thereof
KR101255930B1 (ko) * 2011-07-04 2013-04-23 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
US8623708B1 (en) * 2012-07-05 2014-01-07 Stats Chippac Ltd. Integrated circuit packaging system with grid-array mechanism and method of manufacture thereof
WO2014141399A1 (ja) * 2013-03-13 2014-09-18 トヨタ自動車株式会社 半導体装置
JP5801339B2 (ja) * 2013-03-22 2015-10-28 株式会社東芝 半導体装置
US9147664B2 (en) * 2013-10-11 2015-09-29 Mediatek Inc. Semiconductor package
US11137241B2 (en) * 2019-03-27 2021-10-05 Vishay Advanced Technologies, Ltd. Three dimensional strain gage
CN115799075B (zh) * 2023-01-31 2023-05-05 江苏长电科技股份有限公司 封装框架及其制作方法、封装结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930010076B1 (ko) * 1989-01-14 1993-10-14 티디케이 가부시키가이샤 다층혼성집적회로
JP2781018B2 (ja) 1989-09-06 1998-07-30 新光電気工業株式会社 半導体装置およびその製造方法
TW238419B (ja) * 1992-08-21 1995-01-11 Olin Corp
US6080932A (en) * 1998-04-14 2000-06-27 Tessera, Inc. Semiconductor package assemblies with moisture vents
JP3706533B2 (ja) * 2000-09-20 2005-10-12 三洋電機株式会社 半導体装置および半導体モジュール

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7053492B2 (en) * 2002-08-07 2006-05-30 Sanyo Electric Co., Ltd. Circuit device and method of manufacturing the same
DE102005036116A1 (de) * 2005-08-01 2007-02-15 Infineon Technologies Ag Leistungshalbleitermodul
US7579682B2 (en) 2005-08-01 2009-08-25 Infineon Technologies Ag Power semiconductor module
DE102005036116B4 (de) * 2005-08-01 2012-03-22 Infineon Technologies Ag Leistungshalbleitermodul
JP2009506556A (ja) * 2005-08-30 2009-02-12 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 表面実装可能なオプトエレクトロニクス素子及び表面実装可能なオプトエレクトロニクス素子の製造方法
JP2007134715A (ja) * 2005-11-09 2007-05-31 Semikron Elektronik Gmbh & Co Kg パワー半導体モジュール
KR101271283B1 (ko) 2005-11-09 2013-06-04 세미크론 엘렉트로니크 지엠비에치 앤드 코. 케이지 전력용 반도체 모듈
JP2008218469A (ja) * 2007-02-28 2008-09-18 Rohm Co Ltd 半導体装置の製造方法

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Publication number Publication date
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