KR100400625B1 - 혼성 집적 회로 장치 - Google Patents

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고바야시요시유끼
마에하라에이주
사까이노리야스
다까기시히또시
다까하시고우지
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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Abstract

프린트 기판, 세라믹 기판, 플렉시블 시트 등에 회로 장치가 실장된 혼성 집적 회로 장치가 있다. 그러나 이것들의 실장 기판은, 수 많은 회로 소자를 고착하여, 회로 소자의 중의 반도체 소자에 있어서는, 복수 종류의 금속 세선을 사용하여 와이어 본딩하고 있다.
예를 들면, 소 신호계의 회로에 이용되는 반도체 소자, 이것을 접속하는 Au 선을 1 패키지로 하여 반도체 장치(30A, 31A, 32, 33A, 34A, 38)로 한다. 이렇게 함으로써, Au의 와이어 본딩은 생략할 수가 있어, 소 직경의 Al 선과 대 직경의 Al선의 와이어 본딩 만을 행하면, 금속 세선의 접속은 완료한다.
또한 이것들의 반도체 장치는, 복수의 회로 소자가 1 패키지로 되어 있기 때문에, 실장 기판에의 고착 횟수도 대폭 줄일 수 있다.

Description

혼성 집적 회로 장치{HYBRID INTEGRATED CIRCUIT DEVICE}
본 발명은 혼성 집적 회로 장치에 관한 것으로, 금속 세선에 의한 본딩을 줄여, 조립 공정 수를 줄일 수 있는 혼성 집적 회로 장치에 관한 것이다.
종래, 전자 기기에 세트되는 혼성 집적 회로 장치는, 예를 들면 프린트 기판, 세라믹 기판 또는 금속 기판의 위에 도전 패턴이 형성되고, 이 위에는, LSI 또는 디스크리트 TR 등의 능동 소자, 칩 콘덴서, 칩 저항 또는 코일 등의 수동 소자가 실장되어 구성된다. 그리고, 상기 도전 패턴과 상기 소자가 전기적으로 접속되어 소정 기능의 회로가 실현되어 있다.
회로의 일례로서, 도 19를 도시했다. 이 회로는 오디오 회로이고, 이들에 도시하는 소자는 도 20과 같이 실장되어 있다.
도 20에 있어서, 가장 외측의 구형(矩形) 라인은, 적어도 표면이 절연 처리된 실장 기판(1)이다. 그리고 이 위에는, Cu로 이루어지는 도전 패턴(2)이 점착되어 있다. 이 도전 패턴(2)은, 외부 취출용 전극(2A), 배선(2B), 다이 패드(2C), 본딩 패드(2D), 수동 소자(3)를 고착하는 전극(4) 등으로 구성되어 있다.
다이 패드(2C)에는, TR, 다이오드, 복합 소자 또는 LSI 등이 베어 칩형으로, 땜납을 통해 고착되어 있다. 그리고 이 고착된 칩 상의 전극과 상기 본딩 패드(2D)가 금속 세선(5A, 5B, 5C)를 통해 전기적으로 접속되어 있다. 이 금속 세선은 일반적으로, 소 신호와 대 신호용으로 분류되고, 소 신호부는 20∼80㎛φ의금속 세선이 이용된다. 그리고 여기서는 약 40㎛φ로 이루어지는 Au 선(5A) 또는 Al선이 채용된다. 또한, 대 신호부는 약 100∼300㎛φ의 Au 선 또는 Al 선이 채용되어 있다. 특히 대 신호는, 선 직경이 크기 때문에, 비용면이 고려되고, 150㎛φ의 Al 선(5B), 300㎛φ의 Al 선(5C)이 선택되어 있다.
또한 대전류를 흘리는 파워 TR6은, 칩의 온도 상승을 방지하기 위해서, 다이 패드(2C) 상의 히트 싱크(7)에 고착되어 있다.
그리고 상기 외부 취출용 전극(2A), 다이 패드(2C), 본딩 패드(2D), 전극(4)을 회로로 하기 때문에 배선(2B)이 여러 장소로 연장되어 있다. 또한, 칩의 위치, 배선이 연장하고 있는 방법의 경우에, 배선끼리가 교차를 하는 경우에는, 점핑선(8A, 8B)이 채용되어 있다.
도 20에서도 알 수 있듯이, 칩 콘덴서, 칩 저항, 소 신호용 TR 칩, 대 신호용 TR 칩, 다이오드 또한 LSI 등이 수많이 채용되고, 각각이 땜납재 등으로 고착되어 있다. 그리고 TR 칩 등의 반도체 소자는, 금속 세선을 사용하여 전기적으로 접속되어 있다. 이 금속 세선은, 전류 용량에 따라 복수 종류로 나누어지고, 그 금속 세선의 수도 매우 많다. 이것으로부터도 명확한 바와 같이, 칩의 고착, 금속 세선의 접속은, 조립 공정을 아주 길어지게 하여, 비용의 상승을 초래하고 있었다.
또한 최근에는, 칩의 사이즈가 0.45 × 0.5 mm, 두께가 0.25 mm로 매우 작고, 단가가 싼 것이 판매되어 왔다. 그러나 이 칩을 땜납으로 고착하려고 하면, 칩의 측면에 땜납이 흡착되어, 쇼트하기 때문에, 혼성 집적 회로 기판에 채용할 수없는 문제도 있었다.
또한 리드 프레임에 반도체 소자를 고착한 패키지를 혼성 집적 회로 기판에 실장하면, 이 패키지의 사이즈가 매우 크기 때문에, 혼성 집적 회로 기판의 사이즈가 커져 버리는 문제도 있었다.
이상 진술한 바와 같이, 혼성 집적 회로 기판을 채용하여 비용을 낮추고자해도, 매우 작은 칩을 실장할 수 없는 점, 조립 공정이 길게 되는 점 등으로부터 비용의 상승을 초래하게 되는 문제가 있었다.
도 1은 본 발명의 혼성 집적 회로 장치를 설명하는 도면.
도 2는 도 1의 실장 기판과 반도체 장치의 구성을 설명하는 도면.
도 3은 도 2의 A-A 선에 있어서의 단면도를 설명하는 도면.
도 4는 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 6은 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 7은 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 8은 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 9는 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 10은 본 발명의 반도체 장치를 설명하는 도면.
도 11은 본 발명의 반도체 장치를 설명하는 도면.
도 12는 본 발명의 반도체 장치를 설명하는 도면.
도 13은 본 발명의 반도체 장치를 설명하는 도면.
도 14는 본 발명의 반도체 장치를 설명하는 도면.
도 15는 본 발명의 반도체 장치를 설명하는 도면.
도 16은 본 발명의 반도체 장치를 설명하는 도면.
도 17은 본 발명의 반도체 장치를 설명하는 도면.
도 18은 본 발명의 반도체 장치를 설명하는 도면.
도 19는 본 혼성 집적 회로 장치에 실장되는 회로의 일례를 설명하는 도면.
도 20은 종래의 혼성 집적 회로 장치를 설명하는 도면.
도 21은 종래의 반도체 장치와 본 발명의 반도체 장치를 비교한 도면.
<도면의 주요 부분에 대한 부호의 설명>
2 : 도전 패턴
3 : 수동 소자
2A, 4 : 전극
7 : 히트 싱크
8A, 8B : 점핑선
10 : 실장 기판
13 : 혼성 집적 회로 장치
21A∼F : 도전 패턴
21B : 배선
30A : 반도체 장치
31A, 32, 33A, 34A, 38, 53 : 반도체 장치
41 : 베어칩
42 : 대 직경의 금속 세선
43 : 소 직경의 금속 세선
본 발명은 전술한 과제를 감안하여 이루어진 것이며, 제1 양상에 따르면, 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과, 상기 도전 패턴과 전기적으로 접속되는 반도체 소자와, 상기 반도체 소자의 본딩 전극 또는 상기 도전 패턴을 본딩하는 금속 세선을 적어도 갖는 혼성 집적 회로 장치로서,
상기 금속 세선과 상기 금속 세선으로 본딩된 반도체 소자를 패키지한 반도체 장치가 상기 실장 기판에 실장된다.
미리 패키지된 반도체 장치를 준비하고, 이 반도체 장치를 실장 기판에 실장하면, 혼성 집적 회로 장치의 조립 공정은 금속 세선의 본딩 횟수가 줄어들어, 조립 공정을 짧게 할 수가 있다.
본 발명의 제2 양상에 따르면, 상기 금속 세선은, 재료가 다른 복수 종류의 금속 세선이 이용되고, 적어도 1종류의 금속 세선은, 전부 상기 반도체 장치안에 패키지된다.
예를 들면, Au 선과 Al 선에 의해, 혼성 집적 회로 장치가 구성되는 경우, Au 선을 채용하는 반도체 소자를 반도체 장치로서 미리 준비하면, 혼성 집적 회로 장치의 조립 공정은 Au 선의 본딩을 없애고, Al 선의 본딩 만을 행하면 된다. 따라서, Au 선용의 본딩은, 조립 공정에서 생략할 수 있어, 조립 공정의 간략화를 실현할 수 있다.
본 발명의 제3 양상에 따르면, 상기 금속 세선은, 선 직경이 다른 복수 종류의 금속 세선이 이용되고, 적어도 1 종류의 금속 세선은, 전부 상기 반도체 장치안에 패키지된다.
예를 들면 300㎛와 150㎛의 금속 세선으로 나누고 있는 경우, 150㎛의 금속 세선으로 본딩되어 있는 반도체 장치를 준비함으로써, 조립 공정은 150㎛의 본딩을 생략할 수가 있다.
본 발명의 제4 양상에 따르면, 상기 금속 세선의 전부는, 상기 반도체 장치의 속에 패키지된다.
혼성 집적 회로 장치의 조립에 있어서, 금속 세선의 본딩을 전부 없앨 수 있다.
본 발명의 제5 양상에 따르면, 적어도 표면이 절연 처리되어, 복수의 도전 패턴을 갖는 실장 기판과, 상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와, 상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와, 적어도 상기 소 신호계의 반도체 소자의 본딩 전극과 상기 도전 패턴을 본딩하는 Au 선과, 상기 도전 패턴과 본딩되는 Al선을 적어도 갖는 혼성 집적 회로 장치로서,
상기 실장 기판에는, 상기 Au 선과 상기 Au 선으로 본딩된 반도체 소자를 패키지한 반도체 장치가 실장된다.
본 발명의 제6 양상에 따르면, 상기 도전 패턴과 본딩되는 금속 세선은, 상기 A1선이 채용된다.
본 발명의 제7 양상에 따르면, 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과, 상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와, 상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와, 상기 도전 패턴을 본딩하는 Au 선과, 적어도 상기 대 신호계의 반도체 소자와 상기 도전 패턴을 본딩하는 Al 선을 적어도 갖는 혼성 집적 회로 장치로서,
상기 실장 기판에는, 상기 Al 선과 상기 Al선으로 본딩된 대 신호계의 반도체 소자를 패키지한 반도체 장치가 실장된다.
본 발명의 제8 양상에 따르면, 상기 도전 패턴과 본딩되는 금속 세선은, 상기 Au 선이 채용된다.
본 발명의 제9 양상에 따르면, 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과, 상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와, 상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와, 적어도 상기 소 신호계의 반도체 소자의 본딩 전극과 상기 도전 패턴을 본딩하는 소 직경의 금속 세선과, 상기 도전 패턴을 본딩하는 대 직경의 금속 세선을 적어도 갖는 혼성 집적 회로 장치로서,
상기 실장 기판에는, 상기 소 직경의 금속 세선과 상기 소 직경의 금속 세선으로 본딩된 반도체 소자를 패키지한 반도체 장치가 실장된다.
본 발명의 제10 양상에 따르면, 상기 도전 패턴과 본딩되는 금속 세선은 상기 대 직경의 금속 세선이 채용된다.
본 발명의 제11 양상에 따르면, 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과, 상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와, 상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와, 상기 도전 패턴을 본딩하는 소 직경의 금속 세선과, 적어도 상기 대 신호계의 반도체 소자의 본딩 전극과 상기 도전 패턴을 본딩하는 대 직경의 금속 세선을 적어도 갖는 혼성 집적 회로 장치로서,
상기 실장 기판에는, 상기 대 직경의 금속 세선 및 상기 대 직경의 금속 세선으로 본딩된 반도체 소자를 패키지한 반도체 장치가 실장된다.
본 발명의 제12 양상에 따르면, 상기 도전 패턴과 본딩되는 금속 세선은, 상기 소 직경의 금속 세선이 채용된다.
본 발명의 제13 양상에 따르면, 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과, 상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와, 상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와, 적어도 상기 소 신호계의 반도체 소자의 본딩 전극과 상기 도전 패턴을 본딩하는 Au 선과, 상기 도전 패턴을 본딩하는 Al 선을 갖는 혼성 집적 회로 장치로서,
분리구(分離溝)로 전기적으로 분리된 복수의 도전로와, 상기 도전로상에 고착된 소 신호계의 반도체 소자와, 상기 소 신호계의 반도체 소자와 상기 도전로를 접속하는 Au 선과, 상기 반도체 소자 및 Au 선을 피복하고 또한 상기 도전로 사이의 상기 분리구에 충전되어 상기 도전로의 이면을 노출시켜 일체로 지지하는 절연성 수지를 갖는 반도체 장치가 상기 실장 기판에 실장되며, 상기 반도체 장치가 실장된 영역을 제외한 영역은, 상기 Au 선을 제외한 접속 수단으로 접속된다.
본 발명의 제14 양상에 따르면, 적어도 표면이 절연 처리되어, 복수의 도전 패턴을 갖는 실장 기판과, 상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와, 상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와, 상기 상기 도전 패턴을 본딩하는 Au 선과, 적어도 대 신호계의 반도체 소자와 상기 도전 패턴을 본딩하는 A1선을 적어도 갖는 혼성 집적 회로 장치로서,
분리구로 전기적으로 분리된 복수의 도전로와, 상기 도전로상에 고착된 대 신호계의 반도체 소자와, 상기 대 신호계의 반도체 소자와 상기 도전로를 접속하는 A1선과, 상기 대 신호계의 반도체 소자 및 Al 선을 피복하고 또한 상기 도전로 사이의 상기 분리구에 충전되어 상기 도전로의 이면을 노출시켜 일체로 지지하는 절연성 수지를 갖는 반도체 장치가 상기 실장 기판에 실장되며, 상기 반도체 장치가 실장된 영역을 제외한 영역은, 상기 A1선을 제외한 접속 수단으로 접속된다.
본 발명의 제15 양상에 따르면, 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과, 상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와, 상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와, 적어도 상기 소 신호계의 반도체 소자의 본딩 전극과 상기 도전 패턴을 본딩하는소 직경의 금속 세선과, 상기 도전 패턴을 본딩하는 대 직경의 금속 세선을 적어도 갖는 혼성 집적 회로 장치로서,
분리구로 전기적으로 분리된 복수의 도전로와, 상기 도전로상에 고착된 소 신호계의 반도체 소자와, 상기 소 신호계의 반도체 소자와 상기 도전로를 접속하는 소 직경의 금속 세선과, 상기 반도체 소자 및 소 직경의 금속 세선을 피복하고 또한 상기 도전로 사이의 상기 분리구에 충전되고 상기 도전로의 이면을 노출시켜 일체로 지지하는 절연성 수지를 갖는 반도체 장치가 상기 실장 기판에 실장되며, 상기 반도체 장치가 실장된 영역을 제외한 영역은, 상기 소 직경의 금속 세선을 제외한 접속 수단으로 접속된다.
본 발명의 제16 양상에 따르면, 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과, 상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와, 상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와, 상기 도전 패턴을 본딩하는 소 직경의 금속 세선과, 상기 대 신호계의 반도체 소자와 상기 도전 패턴을 본딩하는 대 직경의 금속 세선을 적어도 갖는 혼성 집적 회로 장치로서,
분리구로 전기적으로 분리된 복수의 도전로와, 상기 도전로상에 고착된 대 신호계의 반도체 소자와, 상기 대 신호계의 반도체 소자와 상기 도전로를 접착하는 대 직경의 금속 세선과, 상기 반도체 소자 및 대 직경의 금속 세선을 피복하고 또한 상기 도전로 사이의 상기 분리구에 충전되어 상기 도전로의 이면을 노출시켜 일체로 지지하는 절연성 수지를 갖는 반도체 장치가 상기 실장 기판에 실장되며, 상기 반도체 장치가 실장된 영역을 제외하는 영역은, 상기 대 직경의 금속 세선을 제외한 접속 수단으로 접속된다.
본 발명의 제17 양상에 따르면, 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과, 상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와, 상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와, 상기 소 신호계의 반도체 소자와 상기 도전 패턴을 본딩하는 소 직경의 금속 세선과, 상기 대 신호계의 반도체 소자와 상기 도전 패턴을 본딩하는 대 직경의 금속 세선을 적어도 갖는 혼성 집적 회로 장치로서,
분리구로 전기적으로 분리된 복수의 도전로와, 상기 도전로상에 고착된 반도체 소자와, 상기 반도체 소자와 상기 도전로를 접속하는 금속 세선과, 상기 반도체 소자 및 금속 세선을 피복하고 또한 상기 도전로 사이의 상기 분리구에 충전되어 상기 도전로의 이면을 노출시켜 일체로 지지하는 절연성 수지를 갖는 반도체 장치가 상기 실장 기판에 실장되며, 상기 소 직경의 금속 세선 및 대 직경의 금속 세선은, 상기 반도체 장치 내에 이용되어, 상기 반도체 장치가 실장된 영역을 제외한 영역에는, 상기 금속 세선이 이용되지 않는다.
본 발명의 제18 양상에 따르면, 상기 도전로의 측면은, 만곡 구조로 이루어진다.
본 발명의 제19 양상에 따르면, 상기 도전로상에는 도전 피막이 설치된다.
본 발명의 제20 양상에 따르면, 상기 반도체 소자 외에 능동 소자 및/또는 수동 소자가, 상기 도전로와 전기적으로 접속되어 내장되며, 상기 능동 소자 및/또는 상기 수동 소자도 포함시켜 회로가 형성된다.
본 발명의 제21 양상에 따르면, 상기 도전로는 Cu, Al, Fe-Ni 합금, Cu-Al의 적층체, Al-Cu-Al의 적층체로 이루어진다.
본 발명의 제22 양상에 따르면, 상기 도전 피막은, Ni, Au, Ag 또는 Pd로 이루어져, 차양이 형성된다.
<실시 형태>
본 발명은, 조립 공정을 간략화 할 수 있게 되는 혼성 집적 회로 장치에 관한 것으로, 특히 금속 세선의 본딩, 반도체 소자의 다이 본딩을 줄이게 하는 혼성 집적 회로 장치에 관한 것이다.
일반적으로, 혼성 집적 회로 장치는, 여러 회로 소자에 의해 전자 회로가 구성되고, 필요에 따라, TR 칩, IC 칩 또는 LSI 칩 등의 능동 소자, 칩 콘덴서 또는 칩 저항 등의 수동 소자가 실장되어 있다. 그리고 이것들의 회로 소자는, 실장 기판 상에 형성된 도전 패턴과 전기적으로 접속된다. 또한 회로로서 실현하기 위해서, 도전 패턴에는, 배선이 설치되고, 또한 회로 소자는, 땜납재, 도전볼, 땜납볼, 도전 페이스트 또는 금속 세선을 통해 전기적으로 접속되어 있다.
특히, 금속 세선은, 금속 세선이 접속되는 회로 소자, 또는 금속 세선이 사용되는 회로 블록의 전류 용량에 의해, 금속 세선의 재료 및/또는 금속 세선의 선 직경에 따라 적절히 쓰이고 있다.
제1 예로서, 40㎛, 150㎛ 및 300㎛의 3 종류의 Al 선으로 전기적으로 접속하고 있는 것이 있다. 이유는, Al쪽이 싸고 입수가 용이하기 때문이다.
또한 제2 예로서, 40㎛의 Au선, 150㎛ 및 300㎛의 A1선으로 전기적으로 접속하고 있는 것이 있다. 이유는, Al 선보다도 Au 선쪽이, 본딩 시간이 짧게 끝나기때문이다. Al 선은, 일반적으로 웨지 본딩을 채용하여, 초음파를 소정 시간 계속 걸지 않으면 안되기 때문이다. 또한 대 직경의 금속 세선은, Au를 채용하면 선 직경이 굵은 만큼 비싸기 때문에, 비용의 면에서 Al 선이 채용된다.
또한 TR, IC, LSI 등의 반도체 소자는, 칩 표면의 본딩 패드가 작고, 일반적으로는 Au 선이 채용된다. 그러나 대전류를 흘리는 전력 트랜지스터, 파워 MOS, IGBT, SIT, 사이리스터 등은, 칩 자체가 크고 전류 용량도 많기 때문에 본딩 패드의 사이즈도 크게 형성되어 있기 때문에, 비용을 고려하여 Al 선이 채용된다.
이상과 같이, 전류 용량, 비용, 본딩에 필요한 면적, 강도 또는 본딩되는 반도체 소자의 종류 등에 의해 금속 세선의 재료, 금속 세선의 선 직경이 선택되고 본딩되어 있다.
본 발명의 포인트는, 패키지된 반도체 장치를 실장 기판에 고착함으로써, 실장 기판 상에 접속되는 금속 세선의 종류를 줄이는 것에 있다.
예를 들면, 제1의 예에 대해 기술하면, 우선 40㎛의 Al 선과 이 40㎛의 Al선으로 접속된 반도체 소자가 1 패키지로 된 반도체 장치를 별도로 준비하는 것에 특징을 갖는다. 그리고 이 반도체 장치를 땜납재 등으로 실장함으로써, 실장 기판 상에서의 금속 세선의 접속은, 150㎛와 300㎛의 Al 선만으로 되어, 40㎛의 Al 선의 접속을 전부 생략할 수가 있다.
조립 방법에 따라서는, 3 종류의 선 직경에 의해서 각각 본딩 장치가 다른경우도 있다. 이 경우, 혼성 집적 회로 장치의 조립은, 40㎛ 용의 본딩 장치에 실장 기판을 장착하는 공정, 본딩하는 공정을 전부 생략할 수 있는 장점을 갖는다. 특히 본딩 장치에 실장 기판을 장착하는 작업은, 택트가 걸려, 제법 조립 공정을 길게 하여 버린다.
또한, 제2의 예에서는, 40㎛의 Au 선과 이 40㎛의 Au 선으로 접속된 반도체 소자가 1 패키지로 된 반도체 장치를 별도로 준비하는 것에 포인트가 있다. 그리고, 이 반도체 장치를 땜납재 등으로 실장함으로써, 실장 기판 상에서 Au 선의 접속은 생략할 수 있고, 150㎛와 300㎛의 Al선의 본딩 공정이 남는다.
Au 선의 본딩 방법은, Al 선의 본딩 방법과 다르고, 본딩 장치도 다르다. 따라서 Au 선의 접속이 필요한 부분을 전부 패키지하면, 혼성 집적 회로 장치의 조립 공정에서는, Au 선의 본딩이 전혀 불필요해진다. 따라서 혼성 집적 회로 장치는, Al 선의 본딩만 필요해져, 조립 공정수를 줄일 수 있는 장점을 갖는다.
또한, 특수한 예이지만, 모든 금속 세선은, 반도체 장치와 함께 패키지되면, 혼성 집적 회로 장치의 조립 공정에 있어서, 반도체 장치를 실장하는 공정만으로, 금속 세선의 본딩은 전부 생략할 수가 있다.
본 발명은, 여러 조합을 고려할 수 있고, 각각이 효과를 갖기 때문에, 이하에 간단히 설명한다.
제1 조합 : 선 직경이 다른 금속 세선이 N 종류로 실장 기판에 채용되는 경우.
적어도 1 종류의 금속 세선과, 이 금속 세선이 접속된 반도체 소자를 패키지함으로써, 실장 기판 상에서의 금속 세선의 접속은, (N-1) 종류의 금속 세선의 접속으로 끝난다. 도 1에 도시한 바와 같이, 1 패키지에는, 적어도 1개의 반도체 소자가 패키지된다. 또한 수동 소자 또는 IC 칩이 실장되고, 하이브리드형으로서도 좋다.
제2 조합 : 금속 세선의 재료가 N 종류로 실장 기판에 채용되는 경우.
적어도 1 종류의 금속 세선과, 이 금속 세선이 접속된 반도체 소자를 패키지함으로써, 실장 기판 상에서의 금속 세선의 접속은, (N-1) 종류의 금속 세선의 접속으로 끝난다. 도 1에 도시한 바와 같이, Au 선을 채용한 패키지를 준비하여, 실장 기판측에서는, Al 선의 본딩만을 행한다. 이것은, Al선을 채용한 패키지를 준비하여, 실장 기판측에서, Au 선의 본딩만을 행하더라도 좋다.
제3 조합 : 금속 세선의 재료가 N 종류이고, 각각의 재료의 금속 세선은, 복수의 선 직경이 채용되어 있는 경우.
간단한 조합으로 설명한다.
재료 Al 선 직경300㎛, 200㎛, 150㎛
재료 Au 선 직경40㎛
이 경우, 재료와 선 직경을 조합하면 4 종류가 된다. 따라서 이 4 종류의 금속 세선 중, 적어도 1 종류의 금속 세선에 있어서, 전술한 패키지를 형성함으로써, 실장 기판측에서는, 3 종류 이하의 금속 세선을 채용하면 좋다.
또한 실장 기판 상에 배치되는 소자의 다이 본더의 반송 손실이 대폭 삭감할 수 있다. 도 20과 같은 종래의 실장 기판에서는, 여러 장소에 장착이 필요하여 지고, 소정의 위치까지 소자를 이동해야만 한다. 그러나 본 발명의 반도체 장치를 채용하면, 복수 종류의 반도체 장치가 1개로 패키지되어 있기 때문에, 복수의 소자가 한번에 반송되어진다.
도 1을 참조하여, 40㎛의 Au선, 150㎛의 Al선 및 300㎛의 Al선을 채용한 혼성 집적 회로 장치에 대해서 설명한다.
이 혼성 집적 회로 장치(13)는, 실장 기판(10)에 장착되는 도전 패턴(21), 이 위에 고착되는 베어 칩(40, 41), 수동 소자(23, 24), 패키지된 반도체 장치(30A, 31A, 32, 33A, 34A, 38), 및 회로로서 접속하기 위한 금속 세선(42, 43)으로 적어도 구성되어 있다.
도전 패턴(21)은, 예를 들면, 다이 패드(21A), 배선(21B), 본딩 패드(21C), 수동 소자용의 전극(21D), 반도체 장치(30A, 31A, 32, 33A, 34A, 38)를 고착하는 전극(21E), 이것과 일체의 배선(21B) (도면의 경우 도 2에 도시함), 외부 리드 등용의 외부 접속 전극(21F)으로 이루어진다. 또한 베어 칩(40)은, BIP 형의 파워트랜지스터이고, 베어 칩(41)은 파워 MOS 이다. 수동 소자(23)는 칩 저항이고, 수동 소자(24)는 칩 콘덴서이다. 더욱 금속 세선(42)은 대 직경(300㎛)의 Al 선이고, 금속 세선(43)은 소 직경(150㎛)의 Al선이다.
본 발명의 특징은, 상기 반도체 장치(30A, 31A, 32, 33A, 34A, 38)에 있다. 이 반도체 장치는, 외형을 굵은선으로 둘러싸 나타내고 있다. 여기서는, 도 19에 도시하는 회로를 일례로서 채용하고, 소 신호계의 회로를 여러 규모로 패키지하고 있다. 즉 소 신호계에 이용하는 금속 세선은, 소 직경으로 좋고, 이 소 직경의 금속 세선 및 반도체 소자가 전부 1 패키지되어 반도체 장치로서 실장되어 있다. 따라서 실장 기판 상에서의 조립 작업은, 반도체 장치를 실장함으로써, 소 직경의 본딩이 전혀 필요하지 않게 된다. 또한 복수의 반도체 소자를 패키지하고 있기 때문에, 다이 본딩 수도 대폭 삭감할 수 있는 특징을 갖는다. 또한 반도체 장치에는, 수동 소자를 실장하는 것도 할 수 있게 된다. 임시로 수동 소자도 포함시켜 1 패키지로 한 경우, 수동 소자의 실장 횟수도 삭감할 수 있다.
또한 조립 공정에 있어서, Au의 본딩 장치가 불필요해져, 택트가 비교적 걸리는 실장 기판의 본딩 장치에의 실장도 불필요해진다.
계속해서, 도 2 ∼ 도 19를 참조하여, 1 패키지된 반도체 장치를 설명한다. 여기서는 도 1의 우측 밑에 장착한 반도체 장치(38)를 들어 설명한다.
또한 도 2는, 반도체 장치(38)의 평면도이고, 도 3은, 이 박형 반도체 장치(38)의 실장 구조에 관해서, 3 타입을 설명하는 것이다. 또, 도 4 ∼ 도 9는, 이 반도체 장치의 제조 방법을 설명하는 것이고, 도 10 ∼ 도 18은, 우측의 회로에 기초하여 형성된 반도체 장치를 설명하는 것이고, 도 19는, 실장 기판(10)에 구성된 회로를 설명하는 것이다.
반도체 장치의 설명
도9에 있어서, 부호 53으로 도시되어 있는 반도체 장치가 본 발명에서 채용한 반도체 장치이다. 우선 제1 반도체 장치(53A)의 구체적인 구조를 도 9a를 참조하면서 설명한다. 이 반도체 장치(53A)는, 절연성 수지(50)로 매립된 도전로(51A∼51C)를 갖고, 상기 도전로(51A) 상에는 반도체 칩(52A)이 고착되며, 또한 필요에따라서는 도전로(51B, 51C) 상에 수동 소자(52B)가 고착된다. 그리고, 상기 절연성 수지(50)로 도전로(51A∼51C)를 지지하게 구성되어 있다.
본 구조는, 반도체 칩(52A), 수동 소자 및/또는 능동 소자로 이루어지는 회로 소자(52B), 복수의 도전로(51A, 51B, 51C)와, 이 도전로(51A, 51B, 51C)를 매립한 절연성 수지(50)의 3개의 재료로 구성되며, 도전로(51) 사이에는, 이 절연성 수지(50)로 충전된 분리구(54)가 설치된다. 그리고 절연성 수지(50)에 의해 상기 도전로(51A∼51C)가 지지되어 있다.
절연성 수지로서는, 에폭시 수지 등의 열 경화성 수지, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지를 이용할 수 있다. 또한 절연성 수지는, 금형을 이용하여 굳히는 수지, 디프, 도포를 하여 피복할 수 있는 수지이면, 모든 수지를 채용할 수 있다. 또한 도전로(51)로서는, Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박, 또는 Fe-Ni 등의 합금으로 이루어지는 도전박, Al-Cu의 적층판, 또는 Al-Cu-Al의 적층판 등을 이용할 수 있다. 특히 Al-Cu-Al는, 휘어짐에 대해 강한 구조이다. 물론, 다른 도전 재료라도 가능하고, 특히 에칭할 수 있는 도전재, 레이저로 증발하는 도전재, 또는 분리구(54)를 프레스로 형성할 수 있는 비교적 부드러운 물질이 바람직하다.
또한 반도체 소자(52A), 회로 소자(52B)의 접속 수단은, 금속 세선(55A), 땜납재로 이루어지는 도전볼, 편평(扁平)하는 도전볼, 땜납 등의 땜납재(55B), Ag 페이스트 등의 도전 페이스트(55C), 도전 피막 또는 이방성 도전성 수지 등이다. 이들 접속 수단은, 반도체 소자나 회로 소자(52)의 종류, 실장 형태로 선택된다. 예를 들면, 베어 반도체 칩이면, 표면의 전극과 도전로(51B)와의 접속은, 금속 세선(55A)이 선택되고, CSP, SMD이면 땜납 볼이나 땜납 범프가 선택된다. 또한 칩 저항, 칩 콘덴서는, 땜납(55B)이 선택된다. 페이스 다운으로 실장하면, 금속 세선의 칩으로부터의 튀어나옴이 없기 때문에, 실질적으로 칩 사이즈에 가까운 패키지가 가능해진다.
또한, 반도체 소자(52A)와 도전로(51A)와의 고착은, 도전 피막이 채용된다. 여기서 이 도전 피막은, 적어도 한층 있으면 된다.
이 도전 피막으로서 생각되는 재료는, Ag, Au, Pt, Pd 또는 땜납재 등이고, 증착, 스퍼터링, CVD 등의 저 진공, 또는 고 진공하의 피착, 도금, 소결 또는 도포 등에 의해 피복된다.
예를 들면 Ag는, Au와 접착하고, 땜납재와도 접착한다. 따라서 칩 이면에 Au 피막이 피복되어 있으면, 그대로 Ag 피막, Au 피막, 땜납 피막을 도전로(51A)에 피복함으로써 반도체 칩을 열 압착할 수 있고, 또한 땜납 등의 땜납재를 통해 칩을 고착할 수 있다. 여기서, 상기 도전 피막은 복수층에 적층된 도전 피막의 최상층에 형성되더라도 좋다. 예를 들면, Cu의 도전로(51A)의 위에는, Ni 피막, Au 피막의 2층이 순서대로 피착된 것, Ni 피막, Cu 피막, 땜납 피막의 3층이 순서대로 피착된 것, Ag 피막, Ni 피막의 2층이 순서대로 피복된 것이 형성할 수 있다. 또한, 이들 도전 피막의 종류, 적층 구조는, 이것 이외에도 다수 있지만, 여기서는 생략한다.
본 반도체 장치(53A)는, 도전로(51)를 밀봉 수지인 절연성 수지(50)로 지지하고 있기 때문에, 도전로를 접합시켜 지지하는 지지 기판이 불필요해지고, 도전로(51), 소자(52) 및 절연성 수지(50)로 구성된다. 이 구성은 본 발명의 특징이다. 종래의 회로 장치의 도전로는, 지지 기판(프린트 기판, 세라믹 기판 또는 플렉시블 시트)으로 지지되게 접합되어 있고, 리드 프레임으로 지지되어 있기 때문에, 본래 불필요한 구성이 부가되어 있다. 그러나, 본 반도체 장치는, 필요 최소한의 요소로 구성되어, 지지 기판을 필요없게 할 수 있어, 그 만큼, 박형이면서 염가로 되는 특징을 갖는다.
또한 상기 구성 외에, 회로 소자(52)를 피복하고 또한 상기 도전로(51) 사이의 상기 분리구(54)에 충전되어 일체로 지지하는 절연성 수지(50)를 갖고 있다.
이 도전로(51) 사이는 분리구(54)로 되고, 여기에 절연성 수지(50)가 충전되는 것으로, 서로의 절연이 시도되는 장점을 갖는다.
또한, 소자(52)를 피복하고 또한 도전로(51) 사이의 분리구(54)에 충전되어 도전로(51)의 이면을 노출시켜 일체로 지지하는 절연성 수지(50)를 갖고 있다.
이 도전로의 이면을 노출하는 점은, 본 발명의 특징의 하나이다. 도전로의 이면이 외부와의 접속에 제공할 수 있어, 지지 기판을 채용한 프린트 기판에서 채용되고 있는 관통 구멍을 필요없게 할 수 있게 되는 특징을 갖는다.
더구나 반도체 소자(52A)가 땜납재, Au, Ag 등의 도전 피막을 통해 직접 고착되어 있는 경우, 도전로(51)의 이면이 노출되기 때문에, 반도체 소자(52A)에서 발생하는 열을 도전로(51A)를 통해 실장 기판에 전달할 수 있게 된다. 특히 방열에 의해, 구동 전류의 상승 등의 특성 개선이 가능해지는 반도체 칩에 유효하다.이것은, 본 반도체 장치(53A)의 포인트이고, 이 부분에 대해서는 후술한다.
또한 본 반도체 장치(53A)는, 분리구(54)와 도전로(51)의 이면은, 실질적으로 일치하고 있는 구조로 되어있다. 본 구조는, 본 발명의 특징이고, 도전로(51)의 이면에는 단차가 설치되지 않기 때문에, 반도체 장치(53)를 그대로 수평으로 이동할 수 있는 특징을 갖는다.
또한 본 발명은, 실장 기판과 다층 구조를 실현하기 위해서, 땜납 레지스트 등의 절연 피막 RF를 도포하고 있다. 그리고, 도전로(51)의 일부를 노출시킴으로써, 반도체 장치(53A)의 이면에 실장 기판(10)의 배선을 연장시키고 있다. 본 반도체 장치가 실장 기판(10)에 고착되는 것으로, 도전로(51), 금속 세선(55A)이 종래의 점핑 와이어로서 동작하고 다층 구조를 실현한다. 이것에 대해서는 후술한다.
더욱이 본 발명은, 도 10∼도 18에 도시한 바와 같이, 소 직경의 금속 세선이 채용되는 소 신호계의 반도체 소자 및/또는 수동 소자가 픽업되고 패키지되어 있다. 소 신호계이기 때문에, 금속 세선은, 소 직경의 Al 또는 Au가 채용된다. 또한, 여기서는 40의 Au 선이 채용되어 있다.
여기서는 Au 선의 채용의 이유를 설명한다.
그 이유는, 트랜스퍼 몰드에 의해 절연성 수지가 몰드되어 있고, 주입 압력에 대한 내 변형성은, Au 쪽이 우수하기 때문이다. Al 선은, 웨지 본딩으로 접속되어, 네크의 부분이 약하고, 또한 본딩 영역이 Au보다도 넓게 필요하고, 반도체 장치의 사이즈가 커지는 결점을 갖는다. 또한, 도 1이나 도 20을 보면 알 수 있는바와 같이, Al 선은, 웨지 본딩부에 대하여 인출 방향이 결정되어 버리는 결점이 있다. Au 선은, 볼 본딩이기 때문에, 선의 인출 방향을 자유롭게 할 수 있고, 그 만큼, Al 본더보다도 본딩 스피드가 빠르고, 또한 본딩되는 도전로의 위치에 제한이 가해지지 않고, 자유롭게 배치할 수 있는 장점을 갖는다. 따라서 본딩 패드로 되는 도전로의 위치를 빈 영역에 배치할 수 있고, 그 만큼 반도체 장치의 축소가 가능해진다.
반도체 장치(53B)의 설명
도 9b에 도시하는 반도체 장치(53B)는, 도전로(51)의 이면 구조가, 도 9a에 도시하는 반도체 장치(51A)와 다르고, 그것 이외는 실질적으로 동일하다. 여기서는 이 다른 부분을 설명한다.
도면으로부터도 알 수 있는 바와 같이, 도전로(51)의 이면은, 절연성 수지(50)의 이면(분리구(54)에 충전된 절연성 수지(50)의 이면)보다도 움푹 패여 있다. 이 구조로 함으로써, 다층 배선이 가능해진다. 상세는 후술한다.
반도체 장치(53C)의 설명
도 9c에 도시하는 반도체 장치(53C)는, 도전로(51)의 이면 구조가, 도 9a, 도 9b에 도시하는 반도체 장치(51A, 51B)와 다르고, 그 이외에는 실질적으로 동일하다. 여기서는, 이 다른 부분을 설명한다.
도면으로부터도 알 수 있는 바와 같이, 도전로(51)의 이면은, 절연성 수지(50)의 이면(분리구(54)에 충전된 절연성 수지(50)의 이면)보다도 돌출하고 있다. 이 구조로 함으로써, 다층 배선이 가능해진다. 상세는 후술한다.
반도체 장치(53A∼53C)의 제조 방법의 설명
다음에 도 4∼도 9를 사용하여 반도체 장치(53)의 제조 방법에 관해서 설명한다.
우선 도 4와 같이, 시트형의 도전박(60)을 준비한다. 이 도전박(60)은 땜납재의 부착성, 본딩성, 도금성이 고려되고 그 재료가 선택되며, 재료로서는, Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni의 합금으로 이루어지는 도전박, Al-Cu의 적층체, Al-Cu-Al의 적층체 등이 채용된다.
도전박의 두께는, 후의 에칭을 고려하면 35㎛∼300㎛ 정도가 바람직하고, 여기서는 70㎛ (2 온스)의 동박을 채용했다. 그러나 300㎛ 이상이라도 10㎛ 이하라도 기본적으로는 좋다. 후술하는 바와 같이, 도전박(60)의 두께보다도 얕은 구(61)를 형성할 수 있으면 좋다.
또한, 시트형의 도전박(60)은 소정의 폭으로 롤형으로 감겨 준비되며, 이것이 후술하는 각 공정에 반송되어도 좋고, 소정의 크기로 컷트된 도전박이 준비되어, 후술하는 각 공정에 반송되어도 좋다. (이상 도 4를 참조)
계속해서, 적어도 도전로(51)로 되는 영역을 제외한 도전박(60)을, 도전박(60)의 두께보다도 얇게 제거하는 공정이 있다.
우선, Cu 박(60)의 상에, 포토레지스트(내 에칭 마스크) PR를 형성하고, 도전로(51)로 되는 영역을 제외한 도전박(60)이 노출하도록 포토레지스트 PR를 패터닝한다 (이상 도 5를 참조). 그리고, 상기 포토레지스트 PR를 통해 에칭하면 좋다 (이상 도 6 참조).
에칭에 의해 형성된 분리구(61)의 깊이는, 예를 들면 50㎛이고, 그 측면은, 거친면(粗面)이 되기 때문에 절연성 수지(50)와의 접착성이 향상된다.
또한 이 분리구(61)의 측벽은, 제거 방법에 의해 다른 구조가 된다. 이 제거 공정은, 웨트 에칭, 드라이 에칭, 레이저에 의한 증발, 다이싱을 채용할 수 있다. 또한, 프레스로 형성하더라도 좋다. 웨트 에칭의 경우, 에칭제는 염화 제2철, 또는 염화 제2 구리가 주로 채용되고, 상기 도전박은, 이 에칭제의 속에 디핑되거나 이 에칭제로 샤워링된다. 여기서 웨트 에칭은, 일반적으로 비이방성으로 에칭되기 때문에, 측면은, 도 6b에 도시한 바와 같이 만곡 구조가 된다.
또한, 드라이 에칭의 경우에는, 이방성, 비이방성으로 에칭이 가능하다. 현재로는, Cu를 반응성 이온 에칭으로 제거하는 것은 불가능하다고 되어 있지만, 스퍼터링으로 제거할 수 있다. 또한 스퍼터링의 조건에 따라 이방성, 비이방성으로 에칭할 수 있다.
또한, 레이저에서는, 직접 레이저광을 조사하여 분리구를 형성할 수 있고, 이 경우에는, 어느 쪽인가 하면 분리구(61)의 측면은 스트레이트로 형성된다.
또한, 다이싱에서는, 곡절(曲折)된 복잡한 패턴을 형성하는 것은 불가능하지만, 격자형의 분리구를 형성하는 것은 가능하다.
또한, 도 6에 있어서, 포토레지스트 PR 대신에 에칭액에 대하여 내식성이 있는 도전 피막을 선택적으로 피복하더라도 좋다. 도전로로 이루어지는 부분에 선택적으로 피착하면, 이 도전 피막이 에칭 보호막이 되고, 레지스트를 채용하지 않고 분리구를 에칭할 수 있다. 이 도전 피막으로서 생각할 수 있는 재료는, Ni, Ag,Au, Pt 또는 Pd 등이다. 더구나 이들 내식성의 도전 피막은, 다이 패드, 본딩 패드로서 그대로 활용할 수 있는 특징을 갖는다.
예를 들면 Ag 피막은, Au와 접착하고, 땜납재와도 접착한다. 따라서, 칩 이면에 Au 피막이 피복되어 있으면, 그대로 도전로(51) 상의 Ag 피막에 칩을 열압착할 수 있고, 또한 땜납 등의 땜납재를 통해 칩을 고착할 수 있다. 또한 Ag의 도전 피막에는 Au 세선이 접착할 수 있기 때문에, 와이어 본딩도 가능해진다. 따라서 이것들의 도전 피막을 그대로 다이 패드, 본딩 패드로서 활용할 수 있는 장점을 갖는다. (이상 도 6 참조)
계속해서, 도 7과 같이, 분리구(61)가 형성된 도전박(60)에 회로 소자(52)를 전기적으로 접속하여 실장하는 공정이 있다.
회로 소자(52)로서는, 트랜지스터, 다이오드, IC 칩 등의 반도체 소자(52A), 칩 콘덴서, 칩 저항 등의 수동 소자(52B) 이다. 또한 두께가 두껍게는 되지만, CSP, BGA, SMD 등의 페이스 다운형의 반도체 소자도 실장할 수 있다.
여기서는, 베어 반도체 칩으로서 트랜지스터 칩(52A)가 도전로(51A)에 다이 본딩되어, 에미터 전극과 도전로(51B), 베이스 전극과 도전로(51B)가, 열압착에 의한 볼 본딩으로, Au 선(55A)를 사용하여 접속된다.
또한, 초음파에 의한 웨지 본딩 등으로 고착된 Al 선을 채용하더라도 좋다. 또한 52B는, 칩 콘덴서 등의 수동 소자 및/또는 능동 소자이다. 여기서는 칩 콘덴서를 채용하여, 땜납 등의 땜납재 또는 도전 페이스트(55B)에서 고착된다. (이상 도 7 참조)
더욱이, 도 8에 도시한 바와 같이, 상기 도전박(60)및 분리구(61)에 절연성 수지(50)를 부착하는 공정이 있다. 이것은, 트랜스퍼 몰드, 주입물 몰드, 또는 디핑에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열 경화성 수지를 트랜스퍼 몰드로 실현할 수 있고, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 주입물 몰드로 실현할 수 있다.
본 실시의 형태에서는, 도전박(60) 표면에 피복된 절연성 수지의 두께는, 회로 소자의 최상부(最頂部)로부터 약 1OO㎛ 정도가 피복되도록 조정되어 있다. 이 두께는, 강도를 고려하여 두껍게 하는 것도, 얇게 하는 것도 가능하다.
본 공정의 특징은, 절연성 수지(50)를 피복할 때까지는, 도전로(51)로 되는 도전박(60)이 지지 기판으로 되는 것이다. 예를 들면 프린트 기판이나 플렉시블 시트를 채용한 CSP에서는, 본래 필요로 하지 않는 지지 기판(프린트 기판이나 플렉시블 시트)를 채용하여 도전로를 형성하고 있지만, 본 발명에서는, 지지 기판으로 되는 도전박(60)은, 도전로로서 필요한 재료이다. 그 때문에, 구성 재료를 극력 생략하고 작업할 수 있는 장점을 있고, 비용의 저하도 실현할 수 있다. 또한 다이싱 라인의 경우는, 도전박이 없기 때문에, 블레이드의 눈 막힘을 방지할 수가 있다. 더욱이, 세라믹 기판을 채용한 패키지를 몰드하여 다이싱하면, 블레이드의 파괴, 마모가 심하지만, 본 발명에서는, 수지만을 다이싱하기 때문에, 블레이드의 수명을 길게 할 수 있는 장점을 갖는다.
또한 분리구(61)는, 도전박의 두께보다도 얕게 형성되어 있기 때문에, 도전박(60)이 도전로(51)로서 개개로 분리되어 있지 않다. 따라서 시트형의도전박(60)으로 하여 일체이고, 회로 소자의 실장부터 다이싱까지 취급하며, 특히 절연성 수지를 몰드할 때, 금형으로의 반송, 금형으로의 실장 작업이 매우 편해지는 특징을 갖는다. (도 8 참조)
계속해서, 도전박(60)의 이면을 화학적 및/또는 물리적으로 제거하여, 도전로(51)로서 분리하는 공정이 있다. 여기서 이 제외하는 공정은, 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다.
실험에서는 연마 장치 또는 연삭 장치에 의해 전면을 30㎛ 정도 깎아, 분리구(61)로부터 절연성 수지(50)를 노출시키고 있다. 이 노출되는 면을 도 8에서는 점선으로 도시한다. 또한, 실장 기판 상의 배선을 연장시키기 위해서, 반도체 소자(53A)의 이면에, 절연 피막 RF를 형성하고 있는 것이 도 9a 이다. 그 결과, 약 40㎛의 두께의 도전로(51)로서 분리된다.
또한 도 9b와 같이, 절연성 수지(50)가 노출되고, 도전로(51)의 이면이 절연성 수지(50)의 이면보다도 움푹 패는 구조를 채용하기 때문에, 도전박(60)을 전면 에칭하더라도 좋다.
또한, 도 9c와 같이, 도전로의 일부가 노출하도록, 내 에칭 마스크를 도전로의 이면에 형성하여, 에칭하더라도 좋다. 이 경우, 도전로(51)는 절연성 수지(50)의 이면보다도 돌출된다.
어느 구조이더라도, 절연성 수지(50)로부터 도전로(51)의 이면이 노출하는 구조로 된다. 그리고 분리구(61)가 깎여 분리구(54)로 된다. (이상 도 9 참조)
마지막으로, 필요에 따라 노출한 도전로(51)에 땜납 등의 도전재를 피착하고, 또 실장 기판의 다층 구조를 고려하여, 필요에 따라 반도체 장치(53)의 이면에 절연성 수지가 피복되어 반도체 장치로서 완성한다.
또한, 도전로(51)의 이면에 도전 피막을 피착하는 경우, 도 4의 도전박의 이면에, 미리 도전 피막을 형성하더라도 좋다. 이 경우, 도전로에 대응하는 부분을 선택적으로 피착하면 좋다. 피착 방법은, 예를 들면 도금이다. 또한 이 도전 피막은, 에칭에 대하여 내성이 있는 재료가 좋다. 또한 이 도전 피막 또는 포토레지스트를 채용한 경우, 연마를 하지 않고서 에칭만으로 도전로(51)로서 분리할 수 있고, 도 9c의 구조를 실현할 수 있다.
또한, 본 제조 방법에서는, 도전박(60)에 반도체 칩과 칩 콘덴서가 실장되어 있을 뿐이지만, 이것을 1 단위로 하여 매트릭스형으로 배치하더라도 좋다.
또한 능동 소자(반도체 칩)로서 트랜지스터, 다이오드, IC 또는 LSI를 1개 실장하여 디스크리트형으로서 형성하더라도 좋다. (도 13∼도 14 참조)
또한, 상기 능동 소자를 여러개 실장하고, 복합형의 반도체 장치로서도 좋다. (도 11, 도 12, 도 14 참조)
또, 능동 소자(반도체 칩)로서 트랜지스터, 다이오드, IC 또는 LSI, 수동 소자로서 칩 저항, 칩 콘덴서를 실장하고, 도전로로서 배선도 형성함으로써 하이브리드 IC 형으로 구성해도 좋다. (도 10, 도 12, 도 16, 도 17, 도 18 참조)
그리고 매트릭스형으로 배치한 경우, 도전로가 분리된 후에, 다이싱 장치로 개개로 분리된다.
이상의 제조 방법에 의해서, 절연성 수지(50)에 도전로(51)가 매립되고, 절연성 수지(50)의 이면과 도전로(51)의 이면이 실질적으로 일치하는 평탄한 반도체 장치(53)를 실현할 수 있다.
본 제조 방법은, 절연성 수지(50)를 지지 기판으로서 활용하여 도전로(51)의 분리 작업을 할 수 있는 특징을 갖는다. 절연성 수지(50)는, 도전로(51)를 매립하는 재료로서 필요한 재료이고, 불필요한 지지 기판을 필요로 하지 않는다. 따라서, 최소한의 재료로 제조할 수 있고, 비용의 저감을 실현할 수 있는 특징을 갖는다.
또한, 도전로(51) 표면에서 위에 형성되는 절연성 수지의 두께는, 절연성 수지의 부착 시에 조정할 수 있다. 따라서 실장되는 회로 소자에 따라 달라지지만, 반도체 소자(53)로서의 두께는, 두껍게도 얇게도 할 수 있게 되는 특징을 갖는다. 여기서는, 400㎛ 두께의 절연성 수지(50)에 40㎛의 도전로(51)와 반도체 소자가 매립된 반도체 장치가 된다.
실장 기판 상의 실장 구조의 설명
계속해서 본 발명의 혼성 집적 회로 장치에 관해서 도 2 및 도 3을 참조하면서 설명한다. 도 2는 혼성 집적 회로 장치의 평면도이고, 도 2의 A-A 선에 있어서의 단면도가 도 3이다. 또한, 도 9a의 반도체 장치(53A), 도 9b의 반도체 장치(53B) 및 도 9c의 반도체 장치(53C)를 실장 기판(10)에 고착한 구조를, 도 3a, 도 3b 및 도 3c에 도시한다.
우선 실장 기판(10)에 관해서 설명한다. 전술한 반도체 장치(53)를 실장하는 실장 기판(10)으로서는, 프린트 기판, 세라믹 기판, 플렉시블 시트 기판 또는금속 기판을 고려할 수 있다. 이 실장 기판(10)은, 표면에 도전 패턴(21)이 형성되기 때문에, 전기적 절연이 고려되어, 적어도 기판의 표면이 절연 처리되어 있다. 프린트 기판, 세라믹 기판, 플렉시블 시트 기판은, 기판 자신이 절연 재료로 구성되어 있기 때문에, 그대로 표면에 도전 패턴(21)을 형성하면 된다. 그러나 금속 기판의 경우에는, 적어도 표면에 절연 재료가 피착되고, 이 위에 도전 패턴(21)이 피착되어 있다. 또한, 본 실시의 형태에서는, 실장 기판(10)에 형성된 도전 패턴을 도전 패턴(21)으로 하고, 반도체 장치(53)의 절연성 수지(50)로 지지된 도전 패턴을 도전로(51)로 하여 구별하여 설명하고 있다.
도 1로부터도 알 수 있는 바와 같이, 도전 패턴(21) 중에는, 다이 패드(21A), 배선(21B), 본딩 패드(21C), 칩 저항(23), 칩 콘덴서(24)를 고착하는 전극(21D), 본 반도체 장치(53)를 고착하는 전극(21E) (또한 도 1로서는 판별하기 어렵기 때문에, 도 2, 도 3에 도시함), 또 필요에 따라 설치되는 외부 접속 전극(21F)이 설치된다. 또한, 본 반도체 장치(53)를 고착하는 전극(21E), 이것과 일체의 배선(21B)은, 도 2에서, 굵은 실선으로 도시했다.
한편, 반도체 장치(53)에 있어서, 절연성 수지(50)로 지지되는 도전로(51) 중에는, 반도체 칩(52A)을 고착한 도전로(51A), 본딩 패드로 이루어지는 도전로(51B), 도전로(51A, 51B)와 일체로 설치된 배선이 되는 도전로(51E)가 있다.
또한 도 2의 타원형의 부분은, 반도체 장치(53)의 이면에 있어서, 실장 기판(10) 상의 전극(21E)과 전기적으로 접속되는 콘택트부(24)를 도시하는 것이다. 그리고 이 콘택트부(24)와 도 3a∼도 3c에 도시하는 이면 구조에 의해, 반도체 장치(53) 이면에, 실장 기판(10)의 배선(21B)이 연장할 수 있도록 이루어져 있다.
또한, 반도체 장치(53)의 구조는, 이미 설명하였으므로, 자세한 설명은 생략한다.
도 3a에 도시하는 반도체 장치(53A)의 이면 구조
본 반도체 장치(53A)의 이면에는, 절연 피막 RF가 설치되고, 이 절연 피막 RF를 통해 상기 콘택트부(24)가 노출되어 있는 것이다. 본 반도체 장치(53)는, 도8, 도 9로부터도 알 수 있는 바와 같이, 본래 모든 도전로가 이면에서 노출하는 구조이지만, 절연 피막 RF를 채용함으로써, 도전로(51)를 커버할 수가 있다.
따라서, 실장 기판(10)에 형성된 배선(21B)을 반도체 장치(53)의 이면에 연장시킬 수 있는 특징을 갖는다.
본 발명의 제1 특징은, 반도체 장치(53)로서 절연성 수지(50)에 밀봉되어, 반도체 칩(52A)이 고착된 도전로(51A)가, 실장 기판(10) 상의 도전로(21)와 고착되는 것에 있다.
도 3의 단면도에서도 알 수 있듯이, 반도체 칩(52A)에 발생한 열은, 도전로(51A)를 통해 실장 기판(10) 상의 도전로(21E)에 방열된다. 도전로(21E)는, 도전재로 열전도에 우수하기 때문에, 반도체 칩(52A)의 열을 실장 기판(10)측에 전달할 수 있게 된다. 또한 금속 세선(55A)에 전해지는 열도 직방체의 비교적 사이즈가 큰 도전로(51B)를 통해 도전로에 전달할 수 있게 된다. 이들 도전로(21)는, 배선(21B)과 일체로 되어, 열은 배선(21B)을 통해 외부 분위기로 방출된다. 따라서, 반도체 칩(10)의 온도 상승을 방지할 수가 있어, 반도체 칩의 온도 상승을 억제할 수 있는 만큼, 구동 전류의 증대를 가능하게 한다.
특히 실장 기판(10)이 금속 기판으로 구성되면, 도전로(21)를 통해 반도체 칩(52A)의 열을 금속 기판에 전달할 수 있게 된다. 이 금속 기판은, 큰 히트 싱크로서, 또한 방열판으로서 기능하여, 전술한 다른 실장 기판보다도 더욱 반도체 칩의 온도 상승을 방지할 수가 있다.
금속 기판의 경우, 도전로 사이의 단락이 고려되어 표면에 절연 재료가 실시되고, 재료로서는, 무기물, 유기물이 고려된다. 여기서는, 에폭시 수지, 폴리이미드 수지 등이 채용된다. 이 재료는, 30∼300㎛로 얇게 형성되기 때문에, 비교적 열저항을 작게 할 수 있지만, 절연성 수지안에 실리카, 알루미나 등의 필러를 혼합하는 것으로 열저항을 더욱 작게 할 수가 있다.
제2 특징은, 절연 피막 RF에 있다. 전술한 콘택트부(24)가 노출하도록 절연 피막 RF를 피복함으로써, 반도체 장치(53A)의 밑으로 배선(21B)을 연장시킬 수 있다. 따라서 반도체 장치(53A)의 도전로(51), 금속 세선(55A)도 이용함으로써, 다층 배선 구조를 실현할 수 있고, 실장 기판(10) 상의 배선을 간략화할 수 있게 된다. 도 20에 도시하는 종래의 하이브리드 IC와 도 1에 도시하는 하이브리드 IC는, 그 기판 사이즈가 동일하게 설계되어 있다. 각각의 패턴을 비교하면, 본 발명의 하이브리드 IC 쪽이 배선 패턴의 간격이 성겨지고(粗), 미세한 패턴이 적어지고 있다. 이것은, 반도체 장치(53)측의 도전로(51)가, 절연 피막 RF의 개구부를 통해 실장 기판(10) 상의 도전 패턴(21)과 접속되고, 그 이외는 절연 피막 RF에서 덮여 있기 때문이다. 이 도전로는, 배선으로서도 형성할 수 있기 때문에, 크로스 오버가 가능해지고, 금속 세선과 함께 다층 구조를 실현하고 있다. 따라서 실장 기판에 소자를 실장하는 공정에 있어서, 미리 반도체 장치를 준비하면, 실장 기판 상에서 채용되는 크로스 오버용의 본딩 횟수도 감소할 수 있는 특징을 갖는다. 더욱이 실장 기판 상에서, 교차를 회피하기 위한 복잡한 배선 패턴도 줄이게 하는 특징을 갖는다.
게다가 제3 특징은, 금속 세선에 있어, 본딩 공정을 줄이게 하는 특징을 갖는다. 도 20의 하이브리드 IC 에서는, 소 신호를 취급하는 반도체 소자, 대 신호를 취급하는 반도체 소자로 나눠, 금속 세선의 선 직경을 구별하여 쓰고 있다. 즉 소 신호를 취급하는 반도체 소자용의 금속 세선은, 가는 실선으로 도시되고, 40㎛의 Au 선을 채용하고 있다. 그리고 이 Au 세선은, 볼 본딩되어 있다. 또한 대 신호를 취급하는 반도체 소자용의 금속 세선은, 굵은 선으로 도시되고, 100㎛∼300㎛의 Al 선을 채용하고 있다. 여기서는, 파워 MOS의 게이트 전극용, 점핑선으로서 150㎛의 Al 선을 채용하고, 파워 MOS의 소스 전극, 파워 트랜지스터의 베이스, 에미터 전극 및 점핑선으로서 300㎛의 Al 선이 채용되어 있다. 그리고, 이들 Al선은, 스티치 본딩되어 있다. 또한, Al 선 대신 Au 선을 채용하더라도 좋다.
본 발명은, Au 선이 접속된 반도체 소자, Au 선이 접속되는 본딩 패드. 본딩 패드와 일체로 연장되는 배선(51E), 및 다이 패드를 절연성 수지(50)로 일체로 밀봉하여 이루어지는 반도체 장치에 특징을 갖는다.
이 Au의 금속 세선을 채용한 반도체 소자는, 전부 반도체 장치(53)로서 준비 해 둠으로써, 실장 기판(10) 상에서의 Au의 본딩은 불필요해지고, 본딩 공정을 삭감할 수 있는 장점을 갖는다. 또 이 반도체 소자를 포함시킨 회로 소자의 실장 횟수도 대폭 줄일 수 있다. 또한 종래에서는 상기 3 종류의 금속 세선을 채용함으로써, 3 종류의 본더를 준비하고, 각각의 본더로 본딩할 필요가 있었지만, 본 발명에서는, Au 선의 본더를 생략할 수 있는 장점을 갖는다. 따라서, 설비의 간략화도 도모할 수 있고, 더욱이 실장 기판은, 2 종류의 본더에 탑재되는 것만으로 공정의 간략화를 도모할 수 있다.
특히, 반도체 장치는, 디스크리트 소자로서도, 복합 소자로서도, 또 하이브리드 IC로서도 형성 가능하고, 이론적으로는, 모든 회로 소자를 반도체 장치로서 받아들일 수 있어, 실장 기판 상에의 소자 고착수를 대폭 줄일 수 있다.
제5 특징은, 0.45 × 0.5 두께 0.25 mm 등의 작은 반도체 소자를 채용할 수가 있어, 비용의 저감이 가능해진다.
종래 예에서도 설명한 바와 같이, 값이 싼 작은 칩을 채용하고자해도, 종래에서는, 0.45 × 0.5 mm, 두께 0.25 mm 같은 작은 칩에서는, 칩의 측면에 땜납이 올라와 쇼트되는 문제가 있었다.
그러나 본 발명에서는, 반도체 칩(52A) 이면에 Au 범프를 피착하고, 이 범프를 통해 도전로(51)와 반도체 칩(52A)을 고착하여, 반도체 장치(53)로서 완성하고 나서 실장 기판(10)에 고착하고 있다. 따라서 땜납을 사용하여 본 반도체 장치(53)를 고착하더라도, 반도체 칩(52A)의 측면은 절연성 수지(50)로 피복되어 있기 때문에, 전술한 쇼트의 문제가 없어져, 사이즈가 작은 반도체 칩을 채용할 수 있게 되었다.
도 3b에 도시하는 반도체 장치(53B)의 이면 구조
본 반도체 장치(53B)는, 도 3a의 반도체 소자(53A)와 실질적으로 동일하고, 다른 점은, 반도체 장치(53B)의 이면에 노출하는 도전로(51)가 절연성 수지(50)보다도 움푹 패여있는 것이다.
본 발명의 특징은, 상기 도전로(51)가 움푹 패여 있다. 이 움푹 패임 때문에, 반도체 장치(53B)의 도전로(51)와 상기 실장 기판(10)측의 도전 패턴(21)은, 원하는 간격을 가질 수 있게 된다. 따라서 반도체 장치(53A)와 마찬가지로, 반도체 장치(53B)의 밑으로 배선(21B)을 연장시킬 수 있다. 따라서 반도체 장치(53B)의 도전로(51), 금속 세선(55A)도 이용함으로써, 다층 배선 구조를 실현할 수 있고, 실장 기판(10) 상의 배선을 간략화할 수 있게 된다.
또한, 반도체 장치(53A)와 마찬가지로 이면에 절연 피막 RF를 피복하더라도 좋다.
도 3c에 도시하는 반도체 장치(53C)의 이면 구조
본 반도체 장치(53C)는, 도 3a, 도 3b의 반도체 소자(53A, 53B)와 실질적으로 동일하고, 다른 점은, 반도체 장치(53B)의 이면에 노출하는 도전로(51)가 절연성 수지(50)보다도 돌출하고 있는 점이다.
본 발명의 특징은, 상기 도전로(51)의 돌출에 있다. 이 돌출 구조는, 반도체 장치(53C)의 도전로(51)와 상기 실장 기판(10)측의 도전 패턴(21)에, 원하는 간격을 설치할 수 있다. 따라서 반도체 장치(53A, 53B)와 마찬가지로, 반도체 장치(53C)의 밑으로 배선(21B)을 연장시킬 수 있다. 따라서 반도체 장치(53C)의도전로(51), 금속 세선(55A)도 이용함으로써, 다층 배선 구조를 실현할 수 있고, 실장 기판(10) 상의 배선을 간략화할 수 있게 된다.
또한, 반도체 장치(53A)와 마찬가지로 이면에 절연 피막 RF를 피복하더라도 좋다.
계속해서, 도 19를 채용하면서 본 혼성 집적 회로 장치에 채용한 회로, 및 이 회로 중에서 반도체 장치로서 구성된 부분에 관해서 도 10∼도 18을 참조하여 설명한다.
도 19는, 오디오 회로이고, 좌측으로부터 Audio Amp 1ch 회로부, Audio Amp 2ch 회로부, 전환 전원 회로부를 굵은 일점쇄선으로 둘러싸 도시하고 있다.
또한 각각의 회로부에는, 실선으로 둘러싸인 회로가 반도체 장치로서 형성되어 있다. 우선 Audio Amp 1ch 회로부에서는, 3 종류의 반도체 장치와, 2ch 회로부가 일체로 된 2개의 반도체 장치가 준비되어 있다.
제1 반도체 장치(30A)는, 도 19에 도시한 바와 같이, TR1, TR2로 이루어지는 전류 미러 회로와 TR3, TR4로 이루어지는 차동 회로가 일체로 되어 구성되어 있다. 이 반도체 장치(30A)는, 도 10에 도시되어 있다. 여기서는, 0.55 × 0.55 × 0. 24 mm의 트랜지스터 칩을 4개 채용하여, Au 세선으로 본딩하고 있다. 또한, 반도체 장치(30A)의 사이즈는, 2.9 × 2.9 × 0.5 mm 이다.
또한 점선으로 도시한, 콘택트부는 0.3 mmΦ이다. 또한 도면에 도시하는 숫자는, 단자 번호이고, B, E는, 베이스, 에미터를 나타낸다. 이것들의 기호는, 도 11 이후도 마찬가지다.
제2 반도체 장치(31A)는, 도 19의 TR6, D2로 프리 드라이버 회로의 일부를 구성하고 있다. 프리 드라이버 회로는, TR6, D2, R3, R8로 구성되고, 출력단의 TR9, TRl0를 구동시키는 것이다. 이 반도체 장치(31A)는, 도 11에 도시되고, 다이오드 D2는 2개의 TR이 1 칩으로 구성된 반도체 칩을 채용하여, 베이스 에미터 사이의 PN 접합을 이용하여 형성하고 있다. 여기서 D2는, 0.75 × 0.75 × 0.145 mm, TR6은, 0.55 × 0.55 × 0.24 mm의 칩 사이즈이고, 반도체 장치(31A)의 외형은, 2.1 × 2.5 × 0.5 mm 이다.
제3 반도체 장치(32)는, 전원 전압의 변동에 대하여, 차동 회로에 안정된 전류를 흘리기 위한 차동 정전류 회로를 구성하고, 도 19의 TR5, TR15, D1로 구성되어 있다. 또한, D1은, 차동 회로 및 프리 드라이버 회로의 정전류 바이어스 다이오드이다. 이 반도체 장치(32)는, 도 12에 도시되고, TR5, TR15는, 0.55 × 0.55× 0.24 mm, D1은, 0.75 × 0.75 × 0.145 mm의 사이즈이고, 반도체 장치(32)의 외형은 2.1 × 3.9 × 0.5 mm 이다.
제4 반도체 장치(33A)는, 도 19에 도시하는 온도 보상 트랜지스터 TR8이고, 실장 기판의 온도 변동에 대하여, 아이들링 전류를 보상하는 것이다. 이 TR8는, 도 13에 도시한 1 칩 반도체 소자(0.75 × 0.75 × 0.145)로 구성된다. 이것을 반도체 장치(33A)로서 형성하면, 외형은, 2.3 × 1.6 × 0.5 mm 이다.
제5 반도체 장치(34)는, 도 19의 TR7, R6, R7로 구성되는 프리 드라이버 정전류 회로의 TR7와, Audio Amp 2ch 회로부의 프리 드라이버 정전류 회로를 구성하는 TR17의 2 칩이 1 패키지가 된 것이다. 이 반도체 장치(34A)는, 도 14에 도시한바와 같이, 단품의 트랜지스터(0.55 × 0.55 × 0.24 mm)가 2 연(連)으로 된 것으로, 외형은, 2.3 × 3.4 × 0.5 mm 이다.
또한, 2 연의 반도체 장치(34A)는, 개별로 구성되더라도 좋다. 이 경우, 도 15에 도시하는 1 칩만이 밀봉된 반도체 장치(35)를 채용한다. 이 반도체 장치(35)의 외형은 2.3 × 1.6 × 0.5 mm 이다.
또한 도 19에 도시하는 30B, 31B, 33B는, 30A, 31A, 33A와 동일 회로이기 때문에 설명은 생략한다.
또한, TR9, TRl0은 출력단 전력 트랜지스터이고, R1, C1 및 C2는 이상 발진 방지용 소자이다.
한편, 도 19의 우측에 도시하는 전환 전원 회로부는, TR41, TR51, R41, R43, R51, R53로 구성되는 전압 전환 회로, TR43, TR53, R40, R42, R50, R52로 구성되는 전원 전압 전환용 비교기, 다이오드 D45, D55, C43, C 53로 구성되는 고주파 보정 회로, 다이오드 D42, D43, D52, D 53로 구성되는 정류용 다이오드 등으로 구성된다.
제6 반도체 장치(36)는, 도 19의 전원 회로에 있어서, 다이오드 D42, D43 및 제너 다이오드 D45가 1 패키지로 이루어진 것이다. 반도체 장치로서 실장되는 반도체 칩은, TR 칩으로 구성되고, 베이스-콜렉터 사이의 PN 접합으로 다이오드 D42, D43을 구성하고 있다. 또한 도 16에 있어서, 점선으로 둘러싸인 TR과 제너 다이오드가 1 칩으로 실장되고, D45는 이 소자의 제너 다이오드를 이용하고 있다. 또한, 제너 다이오드의 온도 상승에 의한 전압 저하를 보상하기 위해서, 함께 내장된 TR의 베이스-에미터간 다이오드를 이용하고 있다.
또한, 제너 TR의 외형은, 0.6 × 0.6 × 0.24, 다른 TR의 외형은, 0.35 × 0.35 × 0.24이다. 그리고 이들이 밀봉된 패키지의 외형은, 1.9 × 4.4 × 0.5 mm 이다.
제7 반도체 장치(37)는, 도 19의 전원 회로에 있어서, 다이오드 D52, D 53 및 제너 다이오드 D55가 1 패키지로 이루어진 것이다. 반도체 장치로서 실장되는 반도체 칩은, D53과 D52에 대응하는 트랜지스터가 PNP 형이고, 약간 구조가 다르지만, 실장 형태는 도 16과 실질적으로 마찬가지다.
도 18의 제8 반도체 장치(38)는, 도 16, 도 17의 회로와, TR43, TR53가 1 패키지로 이루어진 것이다. 또한, 이들이 밀봉된 패키지의 외형은, 4 × 5.7 × 0.5 mm 이다. 그리고 이 반도체 장치(38)가, 도 1, 도 2 반도체 장치(53)로서 실장되어 있다.
이상 설명한 바와 같이, 본 반도체 장치는, TR을 1개 실장한 디스크리트형, 또는 TR을 복수 실장하여 원하는 회로를 구성한 하이브리드 IC 형으로 구성할 수 있다. 여기서는, TR만으로 구성했지만, IC, LSI, 시스템 LSI, 수동 소자도 포함시켜 복수의 소자가 실장되더라도 좋다. 실험에서는, 5 × 5.7 × 0.5 mm가 최대이지만, 실장되는 회로 소자를 늘리고, 이것보다도 큰 규모로 하여도 좋다.
이것들의 반도체 장치를 실장 기판(10)에 실장한 것이, 도 1에 도시되고, 도 20의 종래형의 실장 기판으로부터의 비교에서도 알 수 있는 바와 같이, 배선 패턴이 간략화되어 있다.
도 21은 본 발명의 반도체 장치를 채용함으로써, 어느 정도 사이즈가 작아질지를 설명하는 것이다. 도면에 도시하는 사진은, 동배율이고, 좌측으로부터 리드 프레임을 채용한 단품 SMD, 리드 프레임을 채용한 복합 SMD 또한 본 발명의 반도체 장치를 도시하는 것이다. 단품 SMD는, 1개의 TR이, 복합 TR은 2개의 TR이 몰드되어 있다. 본 발명의 반도체 장치는, 도 10에 도시하는 회로가 구성되고, 4개의 TR이 밀봉되어 있다. 도면에서도 알 수 있듯이, 복합 SMD의 두배의 소자가 밀봉되어 있음에도 불구하고, 본 반도체 장치의 사이즈는, 리드 프레임도 포함시킨 복합 SMD보다 약간 클 뿐이다. 또한 1개의 TR이 밀봉된 도 15의 반도체 장치(35)를 가장 우측에 도시했다. 이로부터도 알 수 있는 바와 같이, 본 발명에 의해서 소형 박형의 반도체 장치를 실현할 수 있고, 휴대용의 전자 기기에 최적이다.
이상의 설명으로부터 명백한 바와 같이, 본 발명에서는, 혼성 집적 회로 장치로서 채용되는 복수 종류의 금속 세선에 있어서, 적어도 1 종류의 금속 세선, 및 이것에 접속된 반도체 소자를 일체로 밀봉한 반도체 장치를 미리 준비함으로써, 실장 기판의 조립 공정수를 대폭 줄일 수 있다.
예를 들면, 40㎛의 Au선, 150㎛의 Al 선 및 300㎛의 Al 선을 채용하는 혼성 집적 회로 장치에서는, Au 선이 접속된 반도체 소자를, Au 선도 포함시켜 1 패키지로 하여 실장 기판에 고착하고 있기 때문에, 실장 기판 상에서의 금속 세선의 접속은, Al 선만을 와이어 본딩하면 된다. 따라서 Au 선용의 와이어 본딩 장치를, 이 조립 공정에서 생략하고, 이 본딩도 생략할 수 있다. 또 복수의 반도체 소자, 복수의 반도체 소자와 복수의 수동 소자로 1 패키지로 이루어진 반도체 장치가 용이하면, 반도체 소자나 수동 소자의 본딩도 불필요해진다.
따라서, 조립 공정이 짧아지고, 택트도 짧아지기 때문에, 사용자에의 납기가 짧아지고, 게다가 제조 비용도 싸게 되는 특징을 갖는다.
또한 본 반도체 장치의 이면에 절연성 수지를 피복하거나, 이면의 도전로를 움푹 들어가게 하거나, 또 돌출시키는 것으로, 반도체 장치의 이면에 실장 기판에 설치된 배선을 연장시킬 수 있다. 따라서, 반도체 장치의 도전로, 금속 세선 및 실장 기판 상의 배선으로 다층 구조를 실현할 수가 있다. 따라서, 실장 기판으로서 고가의 다층 기판을 채용하지 않고, 전자 회로를 구성할 수가 있다. 또한 종래에서는, 2, 3, 4층 …의 다층 기판을 채용하는 것도 있지만, 이 반도체 장치를 채용함으로써, 층수를 줄인 실장 기판을 채용할 수가 있다.
또한 반도체 소자, 도전로 및 절연성 수지가 필요 최소한으로 구성된 박형 경량의 회로 장치를 채용하고, 더구나 상기 반도체 소자 이면이 고착된 도전로가 절연성 수지로부터 노출하고 있기 때문에, 실장 기판측의 도전로와 고착할 수 있는 혼성 집적 회로 장치를 제공할 수 있다.
그 때문에, 내장의 회로 소자의 열을 실장 기판측에 방열시킬 수 있고, 더구나 얇고 보다 경량의 혼성 집적 회로 장치를 제공할 수 있다.
또한 도전로의 측면이 만곡 구조이기 때문에, 회로 장치 전체가 발열하더라도 도전로의 박리, 휘어짐을 억지할 수가 있다. 더구나 혼성 집적 회로 장치로서 우수한 방열 구조를 갖고 있기 때문에, 회로 장치 자신의 온도 상승을 억제할 수있고, 더욱이 도전로의 박리, 휘어짐을 방지할 수가 있다. 따라서 박형 경량의 회로 장치가 실장된 혼성 집적 회로 장치 전체의 신뢰성을 향상시킬 수 있다.
또, 실장 기판으로서 금속 기판을 채용하면, 실장되는 회로 장치의 발열을 억지할 수 있고, 보다 구동 전류를 흘릴 수 있는 혼성 집적 회로 장치를 제공할 수 있다.

Claims (24)

  1. 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과,
    상기 도전 패턴과 전기적으로 접속되는 반도체 소자와,
    상기 반도체 소자의 본딩 전극 또는 상기 도전 패턴을 본딩하는 금속 세선(細線)을 적어도 갖는 혼성 집적 회로 장치에 있어서,
    상기 금속 세선과 상기 금속 세선으로 본딩된 반도체 소자를 패키지한 반도체 장치가 상기 실장 기판에 실장되는 것을 특징으로 하는 혼성 집적 회로 장치.
  2. 제1항에 있어서,
    상기 금속 세선은 재료가 다른 복수 종류의 금속 세선이 이용되고,
    적어도 한 종류의 금속 세선은 전부 상기 반도체 장치안에 패키지되는 것을 특징으로 하는 혼성 집적 회로 장치.
  3. 제1항에 있어서,
    상기 금속 세선은 선 직경이 다른 복수 종류의 금속 세선이 이용되고,
    적어도 한 종류의 금속 세선은 전부 상기 반도체 장치안에 패키지되는 것을 특징으로 하는 혼성 집적 회로 장치.
  4. 제2항에 있어서,
    상기 금속 세선은 선 직경이 다른 복수 종류의 금속 세선이 이용되고,
    적어도 한 종류의 금속 세선은 전부 상기 반도체 장치안에 패키지되는 것을 특징으로 하는 혼성 집적 회로 장치.
  5. 제1항에 있어서,
    상기 금속 세선의 전부는 상기 반도체 장치안에 패키지되는 것을 특징으로 하는 혼성 집적 회로 장치.
  6. 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과,
    상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와,
    상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와,
    적어도 상기 소 신호계의 반도체 소자의 본딩 전극과 상기 도전 패턴을 본딩하는 Au 선과,
    상기 도전 패턴과 본딩되는 Al 선을 적어도 갖는 혼성 집적 회로 장치에 있어서,
    상기 실장 기판에는, 상기 Au 선과 상기 Au 선으로 본딩된 반도체 소자를 패키지한 반도체 장치가 실장되는 것을 특징으로 하는 혼성 집적 회로 장치.
  7. 제6항에 있어서,
    상기 도전 패턴과 본딩되는 금속 세선은, 상기 Al 선이 채용되는 것을 특징으로 하는 혼성 집적 회로 장치.
  8. 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과,
    상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와,
    상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와,
    상기 도전 패턴을 본딩하는 Au 선과,
    적어도 상기 대 신호계의 반도체 소자와 상기 도전 패턴을 본딩하는 Al 선을 적어도 갖는 혼성 집적 회로 장치에 있어서,
    상기 실장 기판에는, 상기 Al선과 상기 Al선으로 본딩된 대 신호계의 반도체 소자를 패키지한 반도체 장치가 실장되는 것을 특징으로 하는 혼성 집적 회로 장치.
  9. 제8항에 있어서,
    상기 도전 패턴과 본딩되는 금속 세선은, 상기 Au 선이 채용되는 것을 특징으로 하는 혼성 집적 회로 장치.
  10. 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과,
    상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와,
    상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와,
    적어도 상기 소 신호계의 반도체 소자의 본딩 전극과 상기 도전 패턴을 본딩하는 소 직경의 금속 세선과,
    상기 도전 패턴을 본딩하는 대 직경의 금속 세선을 적어도 갖는 혼성 집적 회로 장치에 있어서,
    상기 실장 기판에는, 상기 소 직경의 금속 세선과 상기 소 직경의 금속 세선으로 본딩된 반도체 소자를 패키지한 반도체 장치가 실장되는 것을 특징으로 하는 혼성 집적 회로 장치.
  11. 제10항에 있어서,
    상기 도전 패턴과 본딩되는 금속 세선은, 상기 대 직경의 금속 세선이 채용되는 것을 특징으로 하는 혼성 집적 회로 장치.
  12. 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과,
    상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와,
    상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와,
    상기 도전 패턴을 본딩하는 소 직경의 금속 세선과,
    적어도 상기 대 신호계의 반도체 소자의 본딩 전극과 상기 도전 패턴을 본딩하는 대 직경의 금속 세선을 적어도 갖는 혼성 집적 회로 장치에 있어서,
    상기 실장 기판에는, 상기 대 직경의 금속 세선과 상기 대 직경의 금속 세선으로 본딩된 반도체 소자를 패키지한 반도체 장치가 실장되는 것을 특징으로 하는 혼성 집적 회로 장치.
  13. 제12항에 있어서,
    상기 도전 패턴과 본딩되는 금속 세선은, 상기 소 직경의 금속 세선이 채용되는 것을 특징으로 하는 혼성 집적 회로 장치.
  14. 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과,
    상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와,
    상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와,
    적어도 상기 소 신호계의 반도체 소자의 본딩 전극과 상기 도전 패턴을 본딩하는 Au 선과,
    상기 도전 패턴을 본딩하는 Al선을 갖는 혼성 집적 회로 장치에 있어서,
    분리구(分離溝)로 전기적으로 분리된 복수의 도전로와,
    상기 도전로상에 고착된 소 신호계의 반도체 소자와,
    상기 소 신호계의 반도체 소자와 상기 도전로를 접속하는 Au 선과,
    상기 반도체 소자 및 Au 선을 피복하고 또한 상기 도전로 사이의 상기 분리구에 충전되어 상기 도전로의 이면을 노출시켜 일체로 지지하는 절연성 수지를 갖는 반도체 장치가 상기 실장 기판에 실장되며,
    상기 반도체 장치가 실장된 영역을 제외한 영역은, 상기 Au 선을 제외한 접속 수단으로 접속되는 것을 특징으로 하는 혼성 집적 회로 장치.
  15. 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과,
    상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와,
    상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와,
    상기 도전 패턴을 본딩하는 Au 선과,
    적어도 대 신호계의 반도체 소자와 상기 도전 패턴을 본딩하는 Al선을 적어도 갖는 혼성 집적 회로 장치에 있어서,
    분리구로 전기적으로 분리된 복수의 도전로와,
    상기 도전로상에 고착된 대 신호계의 반도체 소자와,
    상기 대 신호계의 반도체 소자와 상기 도전로를 접속하는 Al선과,
    상기 대 신호계의 반도체 소자 및 Al선을 피복하고 또한 상기 도전로 사이의 상기 분리구로 충전되어 상기 도전로의 이면을 노출시켜 일체로 지지하는 절연성 수지를 갖는 반도체 장치가 상기 실장 기판에 실장되며,
    상기 반도체 장치가 실장된 영역을 제외한 영역은, 상기 Al 선을 제외한 접속 수단으로 접속되는 것을 특징으로 하는 혼성 집적 회로 장치.
  16. 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과,
    상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와,
    상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와,
    적어도 상기 소 신호계의 반도체 소자의 본딩 전극과 상기 도전 패턴을 본딩하는 소 직경의 금속 세선과,
    상기 도전 패턴을 본딩하는 대 직경의 금속 세선을 적어도 갖는 혼성 집적 회로 장치에 있어서,
    분리구로 전기적으로 분리된 복수의 도전로와,
    상기 도전로상에 고착된 소 신호계의 반도체 소자와,
    상기 소 신호계의 반도체 소자와 상기 도전로를 접속하는 소 직경의 금속 세선과,
    상기 반도체 소자 및 소 직경의 금속 세선을 피복하고 또한 상기 도전로 사이의 상기 분리구에 충전되어 상기 도전로의 이면을 노출시켜 일체로 지지하는 절연성 수지를 갖는 반도체 장치가 상기 실장 기판에 실장되며,
    상기 반도체 장치가 실장된 영역을 제외한 영역은, 상기 소 직경의 금속 세선을 제외한 접속 수단으로 접속되는 것을 특징으로 하는 혼성 집적 회로 장치.
  17. 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과,
    상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와,
    상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와,
    상기 도전 패턴을 본딩하는 소 직경의 금속 세선과,
    상기 대 신호계의 반도체 소자와 상기 도전 패턴을 본딩하는 대 직경의 금속 세선을 적어도 갖는 혼성 집적 회로 장치에 있어서,
    분리구로 전기적으로 분리된 복수의 도전로와,
    상기 도전로상에 고착된 대 신호계의 반도체 소자와,
    상기 대 신호계의 반도체 소자와 상기 도전로를 접속하는 대 직경의 금속 세선과,
    상기 반도체 소자 및 대 직경의 금속 세선을 피복하고 또한 상기 도전로 사이의 상기 분리구에 충전되어 상기 도전로의 이면을 노출시켜 일체로 지지하는 절연성 수지를 갖는 반도체 장치가 상기 실장 기판에 실장되며,
    상기 반도체 장치가 실장된 영역을 제외한 영역은, 상기 대 직경의 금속 세선을 제외한 접속 수단으로 접속되는 것을 특징으로 하는 혼성 집적 회로 장치.
  18. 적어도 표면이 절연 처리되고, 복수의 도전 패턴을 갖는 실장 기판과,
    상기 도전 패턴과 전기적으로 접속되는 소 신호계의 반도체 소자와,
    상기 도전 패턴과 전기적으로 접속되는 대 신호계의 반도체 소자와,
    상기 소 신호계의 반도체 소자와 상기 도전 패턴을 본딩하는 소 직경의 금속 세선과,
    상기 대 신호계의 반도체 소자와 상기 도전 패턴을 본딩하는 대 직경의 금속 세선을 적어도 갖는 혼성 집적 회로 장치에 있어서,
    분리구로 전기적으로 분리된 복수의 도전로와,
    상기 도전로상에 고착된 반도체 소자와,
    상기 반도체 소자와 상기 도전로를 접속하는 금속 세선과,
    상기 반도체 소자 및 금속 세선을 피복하고 또한 상기 도전로 사이의 상기 분리구에 충전되어 상기 도전로의 이면을 노출시켜 일체로 지지하는 절연성 수지를갖는 반도체 장치가 상기 실장 기판에 실장되며,
    상기 소 직경의 금속 세선 및 대 직경의 금속 세선은 상기 반도체 장치내에 이용되며,
    상기 반도체 장치가 실장된 영역을 제외한 영역에는, 상기 금속 세선이 이용되지 않는 것을 특징으로 하는 혼성 집적 회로 장치.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 도전로의 측면은, 만곡 구조로 이루어지는 것을 특징으로 하는 혼성 집적 회로 장치.
  20. 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 도전로상에는 도전 피막이 설치되는 것을 특징으로 하는 혼성 집적 회로 장치.
  21. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 반도체 소자 외에 능동 소자 및/또는 수동 소자가, 상기 도전로와 전기적으로 접속되어 내장되며,
    상기 능동 소자 및/또는 상기 수동 소자도 포함시켜 회로가 형성되는 것을 특징으로 하는 혼성 집적 회로 장치.
  22. 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 도전로는 Cu, Al, Fe-Ni 합금, Cu-Al의 적층체, Al-Cu-Al의 적층체로 이루어지는 것을 특징으로 하는 혼성 집적 회로 장치.
  23. 제20항에 있어서,
    상기 도전 피막은, Ni, Au, Ag 또는 Pd로 이루어지고, 차양이 형성되는 것을 특징으로 하는 혼성 집적 회로 장치.
  24. 제6항, 제8항, 제10항, 제12항, 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 도전로의 측면은 만곡 구조로 이루어지고,
    상기 반도체 장치는 적어도 복수의 반도체 소자로 이루어지고, 이 복수의 반도체 소자는 전기적으로 접속되어 있는 것을 특징으로 하는 혼성 집적 회로 장치.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3609737B2 (ja) * 2001-03-22 2005-01-12 三洋電機株式会社 回路装置の製造方法
JP2003060151A (ja) * 2001-08-10 2003-02-28 Fujitsu Ltd 半導体装置
TW538658B (en) * 2001-08-27 2003-06-21 Sanyo Electric Co Manufacturing method for circuit device
JP4417596B2 (ja) * 2001-09-19 2010-02-17 富士通株式会社 電子部品の実装方法
JP3867639B2 (ja) * 2002-07-31 2007-01-10 株式会社デンソー 混成集積回路装置
JP2004071899A (ja) * 2002-08-07 2004-03-04 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2004228352A (ja) * 2003-01-23 2004-08-12 Mitsubishi Electric Corp 電力半導体装置
CA2520241C (en) * 2003-04-15 2013-05-28 Naomi Yonemura Metal base circuit board and its production process
CN100376124C (zh) * 2003-05-20 2008-03-19 乐金电子(天津)电器有限公司 印刷电路板
DE10327515B4 (de) * 2003-06-17 2009-07-30 Qimonda Ag Verfahren zum Herstellen eines substratbasierten IC-Packages
US7253506B2 (en) * 2003-06-23 2007-08-07 Power-One, Inc. Micro lead frame package
US20040262781A1 (en) * 2003-06-27 2004-12-30 Semiconductor Components Industries, Llc Method for forming an encapsulated device and structure
CN100411155C (zh) * 2004-01-27 2008-08-13 株式会社村田制作所 层叠型电子元器件及其制造方法
US7275222B2 (en) * 2004-12-02 2007-09-25 International Business Machines Coproation Method, apparatus, and computer program product for enhancing a power distribution system in a ceramic integrated circuit package
JP4592413B2 (ja) * 2004-12-27 2010-12-01 三洋電機株式会社 回路装置
JP4558539B2 (ja) * 2005-03-09 2010-10-06 日立協和エンジニアリング株式会社 電子回路用基板、電子回路、電子回路用基板の製造方法および電子回路の製造方法
DE102005036116B4 (de) 2005-08-01 2012-03-22 Infineon Technologies Ag Leistungshalbleitermodul
US20070035019A1 (en) * 2005-08-15 2007-02-15 Semiconductor Components Industries, Llc. Semiconductor component and method of manufacture
DE102005041064B4 (de) * 2005-08-30 2023-01-19 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Oberflächenmontierbares optoelektronisches Bauelement und Verfahren zu dessen Herstellung
DE102005053398B4 (de) 2005-11-09 2008-12-24 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul
JP5232394B2 (ja) * 2007-02-28 2013-07-10 ローム株式会社 半導体装置の製造方法
US8035224B2 (en) * 2008-11-14 2011-10-11 Infineon Technologies Ag Semiconductor device
JP2010238693A (ja) * 2009-03-30 2010-10-21 Toppan Printing Co Ltd 半導体素子用基板の製造方法および半導体装置
US8633063B2 (en) 2011-05-05 2014-01-21 Stats Chippac Ltd. Integrated circuit packaging system with pad connection and method of manufacture thereof
US8557638B2 (en) * 2011-05-05 2013-10-15 Stats Chippac Ltd. Integrated circuit packaging system with pad connection and method of manufacture thereof
KR101255930B1 (ko) * 2011-07-04 2013-04-23 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
US8623708B1 (en) * 2012-07-05 2014-01-07 Stats Chippac Ltd. Integrated circuit packaging system with grid-array mechanism and method of manufacture thereof
WO2014141399A1 (ja) * 2013-03-13 2014-09-18 トヨタ自動車株式会社 半導体装置
JP5801339B2 (ja) * 2013-03-22 2015-10-28 株式会社東芝 半導体装置
US9147664B2 (en) * 2013-10-11 2015-09-29 Mediatek Inc. Semiconductor package
US11137241B2 (en) * 2019-03-27 2021-10-05 Vishay Advanced Technologies, Ltd. Three dimensional strain gage
CN115799075B (zh) * 2023-01-31 2023-05-05 江苏长电科技股份有限公司 封装框架及其制作方法、封装结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930010076B1 (ko) * 1989-01-14 1993-10-14 티디케이 가부시키가이샤 다층혼성집적회로
JP2781018B2 (ja) 1989-09-06 1998-07-30 新光電気工業株式会社 半導体装置およびその製造方法
TW238419B (ko) * 1992-08-21 1995-01-11 Olin Corp
US6080932A (en) * 1998-04-14 2000-06-27 Tessera, Inc. Semiconductor package assemblies with moisture vents
JP3706533B2 (ja) * 2000-09-20 2005-10-12 三洋電機株式会社 半導体装置および半導体モジュール

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