JP2001283169A - 電子装置の製造方法 - Google Patents

電子装置の製造方法

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Abstract

(57)【要約】 【課題】 従来のＩＣカードは、ＩＣチップを基板の上
に１個ずつ供給して作成していたため、大量生産がし難
いという問題があった。 【解決手段】 半導体素子が搭載される基材上に、半導
体素子が収まる寸法の開孔部が複数設けられた位置あわ
せジグを配置し、このジグ上に複数の半導体素子を供給
して開孔部内に収めて基体上に固定した後基材を切断し
て個々の電子装置とする。チップ状の半導体素子の場合
には、チップに補強部材を取り付けることによりチップ
の取り扱いが容易になる。

Description

【発明の詳細な説明】
【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）素子を搭載したＩＣカードや有価証券、非接触
認識デバイス等の電子装置の製造方法に関する。
【従来の技術】近年、ＩＣチップを搭載したＩＣカード
やタグ、無線による認識デバイス等の電子装置では、従
来のバーコードでの認識機能に加え、さらに機能を付加
できるため、極めて大きな応用が期待されている。従来
のＩＣカードの製造方法の一例を図１４（ａ）〜（ｃ）
を用いて説明する。先ず、図１４（ａ）に示すように薄
型ＩＣチップ１７をペレットケース１４２から真空吸着
器１４１によって吸着する。次に、吸着した薄型ＩＣチ
ップ１７を粘着材１４が塗布されたＩＣカード基板（フ
ィルム基材）１５に移動して押し付け、基板に固定する
（図１４（ｂ））。次に、図１４（ｃ）に示すように薄
型ＩＣチップ１７をカバーシート１９でカバーする。ま
た、半導体チップをフィルム基材に取り付ける他の例が
特開平８―３１６１９４に開示されている。この取り付
け方法を図２を使用して説明する。この例では図２
（ａ）に示すように、アンテナ１６を有する複数の半導
体チップ１７が支持シートに取り付けられており、この
半導体チップ１７を加圧ヘッド２１を用いて粘着材１４
を持つフィルム基材１５の方に押し出す。これにより、
図２の（ｂ）に示したように、薄型ＩＣチップがフィル
ム基材に転写され、固定される。図２（ｃ）は続けて接
着剤１８によってカバーされた状態を示す断面図であ
る。
【発明が解決しようとする課題】上記従来の方法では、
ＩＣチップを基板に１個ずつ取り付けるため生産性が低
い。例えば、図１４に示した方法では、チップを１個ず
つ吸着および移動の工程を経るために生産性向上に限界
がある。図２の従来例では、加圧ヘッドを１個ずつチッ
プに対して位置合わせして押し付けるため、組立装置の
機構が複雑となる。また、転写するときに隣のチップと
間隔をあける必要がある。そのため、低コスト化が困難
である。また、取り扱うＩＣチップの厚さが、例えば１
０μｍ以下になると、この薄型ＩＣチップは半導体の内
部応力によって、カールしてしまう。このため、真空吸
着するとカール状態から平らな状態へ変形するため、チ
ップが破損しやすい。また、チップはきわめて薄い状態
のため、真空吸着の吸引力により、局部変形を起こしチ
ップ上のデバイスにストレスが加わりデバイス特性が変
化してしまう。本発明の目的は、半導体集積回路素子を
搭載した電子装置を大量生産するに適した電子装置の製
造方法を提供することにある。本発明の他の目的は、低
コストで且つ信頼性の高い電子装置の製造方法を提供す
ることにある。本発明の他の目的は、上記電子装置の製
造に適した、取り扱いの容易なＩＣチップの製造方法を
提供することにある。
【課題を解決するための手段】上記目的は、半導体素子
が搭載される基材上に、前記半導体素子が収まる寸法の
開孔部が複数設けられた枠体を配置し、この枠体上に複
数の半導体素子を供給して前記開孔部内に収め、前記半
導体素子を前記基材に固定することにより達成される。
複数の開孔部を有する枠体を用いることにより、大量の
半導体素子を基体上の所定の位置に一度に供給すること
ができる。基材としてフィルム基材を用いることによ
り、より大量生産が可能となる。更に、フィルム記載を
ロールに巻き取れば生産性を向上することができる。基
材として紙シートを用いれば、有価証券として使用する
ことができる。上記他の目的は、前記半導体素子とし
て、３０μｍ以下の厚さの薄型ＩＣチップを用いること
により達成できる。チップを薄膜化すると、曲げ応力に
対して強くなるため信頼性を高めることができる。特に
１０μｍ以下では曲げ応力耐性が高い。上記他の目的
は、薄型ＩＣチップの表面や裏面または両面に補強部材
を設けることにより、より有効に達成することができ
る。補強部材により外部応力に対する耐性が高まり、取
り扱いが容易になる。特に枠体上に薄型ＩＣチップを供
給する時のチップ割れを大幅に低減することができる。
また、薄型ＩＣチップを確実に枠体の開孔部に収めるこ
とができる。更に、チップが薄い場合にはカールを低減
或いは防止することができる。また、半導体素子の形状
をサイコロ状とすることにより、外部からの応力に対す
る耐性が向上し、信頼性が高まる。特に最大寸法を０．
５ｍｍ以下とすることにより、角部の欠けが生じ難くな
る。また、半導体素子の形状を球状とすることにより、
角部が無いためサイコロ状としたとき以上に外部応力耐
性を向上することができる。特に、半導体素子の外形寸
法（チップやサイコロ形状なら一辺の長さ、球状なら直
径）を０．５ｍｍ以下とすることにより、ＩＣカードや
タグ、有価証券等々の薄型の電子装置への応用が可能と
なる。また、半導体チップに光遮蔽部材を設けておくこ
とにより、光入射により発生する電子／ホールペアの半
導体素子への影響を防止することができる。光遮蔽部材
として遮光性のあるシートを用いることにより確実に光
の影響を防止できる。光遮光部材として印刷用のインク
を用いれば安価に形成することができる。また上記他の
目的は、複数の半導体素子部を有する半導体基板におい
て、半導体素子部の分離領域に対応する部分に壁パター
ンを形成し、その後半導体素子部に対応する部分に、流
動性があり、且つ固形後に溶融が可能な補強部材を形
成、半導体素子部分をチップに分割することにより達成
することができる。補強部材は当初流動性があるので壁
パターンで囲われた複数の内壁領域に一度に供給でき、
生産性が向上する。また、固形後に溶融できるので電子
装置に組み込み後、流動させて厚みを低減することがで
きるので薄型の電子装置には好適である。補強部材をス
クリーン印刷することにより、より低コストで大量に形
成できる。補強部材が感光性材料の場合には形状制御性
よく、大量に形成できる。
【発明の実施の形態】（実施の形態１）複数のＩＣチッ
プ（薄型チップ）１７を基材１５に一度に取り付け、大
量に電子装置を製造する方法を図１（ａ）〜（ｄ）を用
いて説明する。本実施例では、基材１５としてフィルム
基材を用いた。先ず粘着材１４を有する基材１５上に、
ＩＣチップ１７が収まる大きさの開孔部を備えた位置合
わせジグ（枠体）１２を配置し、複数のＩＣチップ１７
を開孔部内に供給する。なお、枠体の開孔部の深さはＩ
Ｃチップが一つ収まる大きさが好ましい。補強部材１３
を有する場合にはそれを含めた大きさとする。浅すぎる
と、他のＩＣチップとの摩擦により枠体からはみ出た部
分が機械的なダメージを受けることがあり、好ましくな
い。開孔部へのＩＣチップ１７の供給は、複数の開孔部
の位置に対応した複数の吸引口を有する吸着器で一度に
複数のＩＣチップを吸引して行ってもよい。図１（ａ）
は吸引押し出しエアー１１によって位置合わせジグ１２
の開孔部に補強材１３をもつ薄型チップ１７を収めフィ
ルム基体１５に固定した状態の断面図を示している。薄
型チップの表面には無線によりエネルギおよびデータを
送受信する小さなアンテナ１６が設けられている。これ
により、非接触型の電子装置を提供できる。図１３は薄
型チップ１７を位置合わせするためにジグに位置合わせ
した状態を示す上面図である。ジグは正方形またはチッ
プサイズに合わせた形態にとられた貫通孔またはそれに
相当する溝があって、この貫通孔またはそれに相当する
溝に薄型チップがはめ込まれて、置かれる。位置合わせ
が自動的に行われると同時に実装への加圧が行われて接
着が自動的に行われる利点がある。次に、図１（ｂ）に
示すように位置合わせジグ１２をとり除く。次に、接着
材１８を介してカバーシート１９を取り付ける（図１
（ｃ））。引き続き、加熱、加圧によって補強材３６を
溶融、流動させ、電子装置の厚みを低減する（図１
（ｄ））。その後、薄型チップ１７を所望の数（１個ま
たは複数個）だけ含むようにフィルム基体１５を切断
し、電子装置とすることができる。本方法により、薄型
チップ１７は補強材１３によって安定にハンドリングさ
れて、最終の形態では補強材１３が変形して薄型の完成
品の実装状態とすることができる。薄型チップ１７は薄
いことにより、半導体の内部応力の起因によって、カー
ルし、また物理的外圧に弱いが、本実施例のように補強
部材１３を用いれば、厚いチップと同等の機械的強度を
得ることができて、ハンドリング性にすぐれ、同時に多
数の薄型チップを扱うことが可能となって、生産性を大
幅に向上することが可能となる。 （実施の形態２）次に、薄型チップへ補強部材を取り付
ける方法について、図３（ａ）〜（ｅ）を用いて説明す
る。図３（ａ）はシリコン基板３１（厚さ約２００μ
ｍ）と酸化膜層３２（厚さ約１μｍ）と周知の方法で半
導体集積回路素子が形成された表面デバイス層３３（厚
さ０．５〜１０μｍ）をもつシリコンオンインシュレー
タ（ＳＯＩ）ウエハの断面図を示している。図３（ｂ）
は続けてシリコンオンインシュレータウエハの裏面側に
酸化膜パターン３４（厚さ約０．５μｍ）を形成した工
程の断面図を示す。なお、酸化膜パターン３４は周知の
ホトリソ工程により形成することができ、半導体集積回
路素子同士を分離する分離領域に対応する領域に形成さ
れる。図３（ｃ）は続けて酸化膜パターンを利用してシ
リコンをエッチングし、シリコン犠牲壁３５を残し、酸
化膜を除去した断面図を示す。なお、ＳＯＩウエハを用
いることにより、酸化膜層３２がシリコンのエッチング
ストッパとなるため、シリコン犠牲壁３５の厚さを精度
よく制御できる。但し、通常のシリコン基板を用いるこ
とにより、ＳＯＩウエハを用いたときよりも厚さの制御
性は劣るが低コスト化が可能である。シリコンはウエッ
トエッチングを用いることにより短時間で加工できる。
ドライエッチングを用いることによりパターン寸法精度
を向上できる。ドライエッチングではエッチング速度が
ウエットエッチングに比べ遅いので、予めシリコン基板
３１を研磨、或いはウエットエッチング等により薄膜化
しておくことによりスループットを高めることができ
る。図３（ｄ）は続けてシリコンを除去した部分（半導
体集積回路素子領域に対応する領域）に補強材１３を充
填した断面図を示す。なお、補強部材１３は加熱するこ
とにより、溶融、流動化する材料から選ばれる。例え
ば、ワックスやエポキシ樹脂を用いることができる。図
３（ｅ）は続けて酸化膜層３２と表面デバイス層３３を
エッチングで除去した断面図を示す。半導体チップ部よ
りも補強部材１３の寸法を大きくすることにより、外部
からの応力に対する耐性が向上する。この方法により、
任意の補強材を選択して高精度に補強材を形成すること
が可能となった。また、ウエハ上で処理するため、生産
性に極めて優れるという効果を生じる。なお、ここでは
ＳＯＩ基板を用いたが、通常のシリコンからなる基板を
用いることにより、ＩＣチップの厚さのばらつきは大き
くなるが低コストで製造することができる。 （実施の形態３）図４（ａ）〜（ｅ）を用いて補強材１
３を形成する別の方法を説明する。先ず、シリコンウエ
ハ基板３１と酸化膜層３２と半導体集積回路素子が形成
された表面デバイス層３３をもつシリコンオンインシュ
レータウエハを準備する（図４（ａ））。このシリコン
基板３１をエッチングで除去する（図４（ｂ））。酸化
膜層３２はエッチングストッパとして有効に働く。続け
てホトレジスト技術により、ホトレジ犠牲壁４１を形成
した（図４（ｃ））。続けてホトレジ犠牲壁パターン４
１の間の部分に補強材１３を充填した（図４（ｄ））。
続けて酸化膜層３２と表面デバイス層３３をエッチング
で除去した（図３（ｅ））。この方法により、任意の補
強材を選択して高精度に補強材を形成することが可能と
なった。また、ウエハ上で処理するため、生産性に極め
て優れるという効果を生じる。なお、本方法は壁パター
ンの高さがレジスト膜の厚さで決まるため、実施例２の
方法に比べて高さ設定の幅は小さいものの、酸化膜層３
２の形成が不要であり、より容易に犠牲壁パターン４１
を形成できる。 （実施の形態４）電子装置がＩＣカードである場合の実
施例を図５を用いて説明する。ＩＣカードはさまざまな
応用分野に利用されるが、大量かつ使い捨てにされる分
野が急速に伸びるものと予想される。このために、前記
のフィルム基板をＩＣカード用フィルム５１に薄型チッ
プを搭載することを考慮する必要があり、本図はその実
施例を示している。すなわち、カードサイズのフィルム
基板に離散的に搭載することにより、この基板をカード
として利用することが可能となり、大幅に薄型でかつ低
コストに製造できるＩＣカード生産技術を提供して、大
幅な普及を促すことが可能となる。なお、薄型チップ１
７がアンテナを備えることにより非接触型ＩＣカードと
することができる。 （実施の形態５）図６（ａ）（ｂ）は本発明の別の実施
例を示している。図６（ａ）は薄型チップを輪切り前の
ロール６１に搭載した外観を示している。薄型チップ１
７はフィルム基材１５に貼り付けられている。図６
（ｂ）は図６（ａ）の輪切り前のロールを裁断して輪切
りしたロール６２を示している。それぞれの薄型チップ
は輪切りしたロールに搭載されて、テープ状に使用され
ることが可能となる。このことにより、薄型チップを複
数でかつ大面積のシートに搭載してロール状にすること
によって、電子装置の大量生産が可能となる。 （実施の形態６）図７は本発明で使用される薄型ＩＣチ
ップ１７の平面図の一例である。すなわち、本発明で
は、このようなアンテナ１６を有するチップを用いるこ
とによって、有効に効力を発揮することができる。薄型
チップ１７には接続線７１によって接続されたスルーホ
ール７２を介してアンテナ１６と同調コンデンサ７３に
より有効な共振回路を形成する。マイクロ波帯では、イ
ンダクタンスと容量値をきわめて小さくたとえば４．２
ｐｘｎ（Ｈ・Ｆ）で済むため、極めて小さなコイルと容
量で共振回路を形成することが可能で、オンチップでの
アンテナ形成に極めて都合が良い。本発明はこのような
経済性を考慮した製造技術を提供している。図１８にＩ
Ｃチップ内に構成される回路の一例を示す。本回路はマ
イクロ波で受信して、データを送付することを可能とす
る極めて有望な回路である。この回路は、マイクロ波の
電磁エネルギを直流電圧に変換したり、クロック信号を
受信する等の特徴を備えている。マイクロ波を用いるこ
とにより、極めて小さなアンテナたとば３００ミクロン
角以下のアンテナを用いることができる。それにより、
アンテナをチップに内蔵することができる。このような
アンテナ内蔵の薄型ＩＣチップを用いることにより、非
接触型の電子装置を提供できる。 （実施の形態７）本実施例では、補強部材１３の他の形
成方法について図８（ａ）〜（ｃ）を用いて説明する。
図８（ａ）はシリコンウエハ８１の上面図を示してい
る。図８（ｂ）は図８（ａ）の部分断面図を示してい
る。シリコンウエハ８１は支持シート８２に付着され
て、各チップは薄型化かつ分離されている状態を示す断
面図となっている。図８（ｃ）は本発明で必要な補強材
１３がスクリーン印刷で形成された断面図をしめしてい
る。材料としては、銀ペーストや導電性カーボンインク
を用いることができる。本発明での有効性は低コストに
よる補強材の形成である。スクリーン印刷はウエハ上で
簡便に補強材を形成することが可能となる。 （実施の形態８）図９は本発明の別の実施例を示してい
る。薄型チップは実装形態として必然として完成品は薄
型の実装となることが期待されている。そのときに必要
な技術として光による誤動作防止があげられる。そのた
めに、本図では対応策として、薄型チップ１７とその上
に形成されるアンテナ１６の上下に、上側遮蔽シート９
１と下側遮蔽シート９２を用いて、光を遮蔽することを
行う。このことにより薄型チップでの誤動作が防止され
た電子装置を提供することができる。なお、薄型チップ
１７よりも大きな面積の光遮蔽シートを用いることによ
り、より有効に遮光することができる。また、薄型チッ
プを分割する前のウエハ状態で光遮蔽部材を一括形成す
ることにより、低コスト化が可能となる。また、用途に
応じて光遮蔽部材は上又は下の一方でもよい。また、光
遮蔽部材を印刷により形成することにより、より低コス
ト化が可能となる。 （実施の形態９）遮光の方法について更に図１０を用い
て説明する。図９で示したように薄型チップ１７とその
上に形成されるアンテナ１６の上下に、上側遮蔽シート
９１と下側遮蔽シート９２を形成後、その上にさらに上
側遮蔽インク１０１と下側遮蔽インク１０２を形成し
て、上側遮蔽シート９１と下側遮蔽シート９２の機能が
透明性で不十分でも補完できる作用を持つ。インクは印
刷のパターンで実現することができる。これにより、遮
光性をより高めることができる。 （実施の形態１０）複数のＩＣチップが搭載されたテー
プ状のフィルム基材を切断、分離し、媒体に取り付ける
ことにより電子装置とする方法を図１１（ａ）〜（ｃ）
を用いて説明する。図１１（ａ）は本発明のロール状の
テープを伸ばして媒体１１３の上に置き、テープカッタ
ー１１１とテープローラの配置例の断面図を示す。図１
１（ｂ）は続けてテープローラによる媒体への薄型チッ
プが入ったテープの付着を示している。図１１（ｃ）は
媒体への付着をしめしている。この例により、薄型チッ
プを内蔵したテープは薄いためにに他の媒体への付着も
極めてスムースに行うことが可能となる。これにより、
電子装置を大量に安価に製造することができる。 （実施の形態１１）本発明に係る電子装置の使用方法の
一例を図１２を用いて説明する。質問機アンテナ１２１
は薄型チップ１７に向かって送信電波１２１を送付し
て、薄型チップ１７はフィルム基板１５に実装されてい
るが、有効な回路技術によって質問機アンテナ１２１に
対して受信電波を送る。このことによって、薄型チップ
は電池無しで、エネルギを質問機アンテナから得て、適
切なデータを質問機に送り返すことができる。薄型チッ
プはあらゆる媒体１１３に付着することが可能である。 （実施の形態１２）図１５は補強部材を形成する別の実
施例を示す。ＳＯＩ基板の裏面のシリコン基板を除去し
た後、酸化膜３２側に支持シート８２を添着する。次
に、半導体集積回路が形成された表面デバイス層３３の
表面側に厚さ５０μｍのレジスト膜１５３を塗布し、ホ
トマスク１５２を通して照射光１５１を感光性材料１５
３に照射する（図１５（ａ））。なお、レジスト膜１５
３の厚さとしては５〜１００μｍを用いることができ
る。これより薄いと補強効果が小さく、厚いと形成し難
い。また、補強部材のパターンの寸法精度は±５μｍ程
度あれば十分である。引き続き、現像を行ない感光され
た部分（チップ分離領域に相当）を除去する（図１５
（ｂ））。次いで、感光性材料１５３が除去された領域
の表面デバイス層３３を除去する（図１５（ｃ））。図
１６に平面図を示す。ここではチップ一列分のみ記載し
ているが、実際にはウエハ上には多数（たとえば８イン
チウエハでは３３万個）のチップが存在する。このよう
に、補強部材として感光性材料を用いることによりウエ
ハ上に簡便に補強材を形成することが可能となる。ま
た、この補強材はウエハ上で一度のリソグラフィ工程で
形成できるので効率的である。なお、チップの厚さを１
０μｍ以下とすることにより、曲げ応力に対する耐性を
向上することができるもののそのままでは取り扱い難
い。しかし、薄型チップでも補強部材を取り付けること
により、薄型チップのハンドリング性を大幅に向上する
ことが可能となった。 （実施の形態１３）図１７に薄型チップ１７が固定され
たテープ状基材１５がロール状に巻かれた様子を示す。
実施の形態１０では、薄型チップ１７が搭載されたテー
プ基材１５を切り取り、他の媒体１１３に取り付けて電
子装置としていたが、ここでは薄型チップを含むように
切断されたテープ基材１５そのものが電子装置となる。
まだらヘビにみえるこの図は本発明の基本となる構成の
断面をしめしている。すなわち、薄型チップ１７を形成
したテープ状の媒体（ここではテープ基材そのもの）
は、巻き取り紙の様に収納されて、凹凸なくリールにす
ることが可能となる。セロファンテープに実装された半
導体は本発明により極めて低コストに実現可能となり、
広く普及される要素をもつことになる。また、従来のセ
ロファンテープと同等の扱いでインテリジェンスを持つ
ことにより、利便性を向上できる。 （実施の形態１４）図１９は本発明の別の実施例を示し
ている。基本的には実施の形態１と同様であるが、フィ
ルム基材１５及びカバーシート１９をそれぞれ遮光性の
ある下側遮蔽シート９２及び上側遮蔽シート９１に代え
ている。これにより、更に光遮蔽効果を持つことにな
り、光により発生するエレクトロン/ホールペアに起因
する誤動作を低減或いは防止することができる。
【発明の効果】本発明により次のような効果を得ること
ができる。薄型チップを補強することによって、通常の
厚型チップと同様の扱いを工程で行うことが可能とな
り、大量の薄型チップをバッチ的に取り扱うことが可能
となり、大幅に生産性を向上することが可能となる。ま
た、補強材はで溶融、流動化するため、薄型の電子装置
を容易に提供できる。
【図面の簡単な説明】
【図１】本発明に係る電子装置の製造法を示す断面図で
ある。
【図２】従来例のＩＣカードの製造方法を示す断面図で
ある。
【図３】本発明に係る補強部材の形成方法を示す断面図
である。
【図４】本発明に係る補強部材の他の製造方法を示す断
面図である。
【図５】本発明に係るＩＣチップを搭載したカード用フ
ィルム基材の平面図である。
【図６】本発明に係るＩＣチップを搭載した基材をロー
ル状に巻いた状態を示す斜視図である。
【図７】本発明に係る電子装置に搭載されるＩＣチップ
の一例を示す平面図である。
【図８】本発明に係る補強部材をウエハ上に形成する工
程を示す（ａ）平面図、（ｂ）（ｃ）断面図である。
【図９】本発明に係る電子装置の断面図である。
【図１０】本発明に係る他の電子装置の断面図である。
【図１１】本発明に係る電子装置の製造方法を示す断面
図である。
【図１２】本発明に係る電子装置の利用形態を示す概念
図である。
【図１３】本発明に係る電子装置の製造方法を示す一平
面図である。
【図１４】従来例のＩＣカードの他の製造方法を示す断
面図である。
【図１５】本発明に係る他の補強部材の製造方法を示す
断面図である。
【図１６】本発明に係る補強部材の製造方法を示す一平
面図である。
【図１７】本発明に係るＩＣチップが搭載された基材を
ロール状に巻いた状態を示す断面図である。
【図１８】本発明に係る電子装置のＩＣチップ内に形成
される回路の一例を示す回路図である。
【図１９】本発明に係る電子装置の製造方法を示す断面
図である。
【符号の説明】
１１…吸引押し出しエアー、１２…位置合わせジグ、１
３…補強材、１４…粘着材、１５…フィルム基材、１６
…アンテナ、１７…薄型チップ、１８…接着材、１９…
カバーシート、２１…加ヘッド、２２…支持シート、３
１…シリコンウエハ基板、３２…酸化膜層、３３…表面
デバイス層、３４…酸化膜パターン、３５…シリコン犠
牲壁、３６…溶融した補強材料、４１…ホトレジ犠牲
壁、５１…ＩＣカード用フィルム、６１…輪切り前のロ
ール、６２…輪切りしたロール、７１…接続線 ７２…スルーホール、７３…同調コンデンサ、８１…シ
リコンウエハ、８２…支持シート、９１…上側遮蔽シー
ト、９２…下側遮蔽シート、１０１…上側遮蔽インク、
１０２…下側遮蔽インク、１１１…テープカッター、１
１３…媒体、１１５…テープローラ、１２１…質問機ア
ンテナ、１２２…送信電波、１２３…受信電波、１４１
…真空吸着器、１４２…ペレットケース、１５１…照射
光 １５２…ホトマスク、１５３…感光性材料。

Claims (43)

    【特許請求の範囲】
  1. 【請求項１】表面にアンテナを有する半導体素子を複数
    準備する工程と、基材を準備する工程と、前記半導体素
    子が収まる大きさの開孔が複数設けられた枠体を準備す
    る工程と、前記基材の上に、前記枠体を設ける工程と、
    複数の前記半導体素子を前記枠体の上に供給し、複数の
    前記開孔内に前記半導体素子を収める工程と、前記基材
    に前記半導体素子を取り付ける工程とを有することを特
    徴とする電子装置の製造方法。
  2. 【請求項２】表面にアンテナを有する半導体素子を複数
    準備する工程と、紙シートを準備する工程と、前記半導
    体素子が１個収まる大きさの開孔が複数設けられた位置
    あわせ用枠体を準備する工程と、前記紙シートと前記枠
    体とを位置合わせし、前記紙シートの上に前記枠体を配
    置する工程と、複数の前記半導体素子を前記枠体の上に
    供給し、複数の前記開孔内に前記半導体素子を収める工
    程と、前記紙シートに前記半導体素子を固定する工程と
    を有することを特徴とする電子装置の製造方法。
  3. 【請求項３】表面にアンテナを有し、補強部材が設けら
    れた半導体チップを複数準備する工程と、基材を準備す
    る工程と、前記補強部材が設けられた半導体チップが１
    個収まる大きさの開孔が複数設けられた枠体を準備する
    工程と、前記基材の上に、前記枠体を配置する工程と、
    複数の前記補強部材が設けられた半導体チップを前記枠
    体の上に供給し、複数の前記開孔内に前記半導体素子を
    収める工程と、前記基材に前記半導体チップを固定する
    工程とを有することを特徴とする電子装置の製造方法。
  4. 【請求項４】前記半導体チップの厚さは３０μｍ以下で
    あることを特徴とする請求項３記載の電子装置の製造方
    法。
  5. 【請求項５】表面にアンテナを有するサイコロ状半導体
    素子を複数準備する工程と、基材を準備する工程と、前
    記サイコロ状半導体素子が１個のみ収まる大きさの開孔
    が複数設けられた枠体を準備する工程と、前記基材の上
    に、前記枠体を配置する工程と、複数の前記サイコロ状
    半導体素子を前記枠体の上に供給し、複数の前記開孔内
    に前記半導体素子を収める工程と、前記基材に前記サイ
    コロ状半導体素子を固定する工程とを有することを特徴
    とする電子装置の製造方法。
  6. 【請求項６】前記サイコロ状の半導体素子の一辺の寸法
    は０．５ｍｍ以下であることを特徴とする請求項５記載
    の電子装置の製造方法。
  7. 【請求項７】表面にアンテナを有する球状半導体素子を
    複数準備する工程と、基材を準備する工程と、前記球状
    半導体素子が１個収まる大きさの開孔が複数設けられた
    枠体を準備する工程と、前記基材の上に、前記枠体を配
    置する工程と、複数の前記球状半導体素子を前記枠体の
    上に供給し、複数の前記開孔内に前記半導体素子を収め
    る工程と、前記基材に前記球状半導体素子を固定する工
    程とを有することを特徴とする電子装置の製造方法。
  8. 【請求項８】前記球状半導体素子の直径は０．５ｍｍ以
    下であることを特徴とする請求項７記載の電子装置の製
    造方法。
  9. 【請求項９】集積回路が作り込まれた複数の半導体素子
    部を有する半導体基板を準備する工程と、前記半導体基
    板の裏面において、前記半導体素子部に対応する部分よ
    りも、各前記半導体素子部の分離領域に対応する部分を
    厚く残して半導体の壁パターンを形成する工程と、前記
    壁パターンの内側に前記半導体素子部の補強部材を設け
    る工程と、前記壁パターンを除去し、前記半導体素子部
    を複数のチップに分離する工程とを有することを特徴と
    する半導体装置の製造方法。
  10. 【請求項１０】アンテナを備え複数の半導体素子部を有
    する半導体基板を準備する工程と、前記半導体基板の裏
    面において、前記半導体素子部に対応する部分を３０μ
    ｍ以下まで薄膜化し、各前記半導体素子部の分離領域に
    対応する部分を前記半導体素子部に対応する部分よりも
    厚く残して半導体の壁パターンを形成する工程と、前記
    壁パターンの内側に前記半導体素子部の補強部材を設け
    る工程と、前記壁パターンを除去し、前記補強部材が設
    けられた前記半導体素子部を複数のチップに分離する工
    程とを有することを特徴とする半導体装置の製造方法。
  11. 【請求項１１】上面に光遮蔽部材を備え複数の半導体素
    子部を有する半導体基板を準備する工程と、前記半導体
    基板の裏面において、前記半導体素子部に対応する部分
    を３０μｍ以下まで薄膜化し、各前記半導体素子部の分
    離領域に対応する部分を前記半導体素子部に対応する部
    分よりも厚く残して半導体の壁パターンを形成する工程
    と、前記壁パターンの内側に前記半導体素子部の補強部
    材を設ける工程と、前記壁パターンを除去し、前記補強
    部材が設けられた前記半導体素子部を複数のチップに分
    離する工程とを有することを特徴とする半導体装置の製
    造方法。
  12. 【請求項１２】前記遮光部材はシートであることを特徴
    とする請求項１１記載の半導体装置の製造方法。
  13. 【請求項１３】前記遮光部材は印刷インクであることを
    特徴とする請求項１１記載の半導体装置の製造方法。
  14. 【請求項１４】前記補強部材は前記チップのカールを防
    止するものであることを特徴とする請求項１１記載の半
    導体装置の製造方法。
  15. 【請求項１５】前記補強部材はスクリーン印刷で形成さ
    れることを特徴とする請求項１１記載の半導体装置の製
    造方法。
  16. 【請求項１６】前上面に光遮蔽部材を備え、厚さが３０
    μｍ以下で、複数の半導体素子部を有する半導体基板を
    準備する工程と、前記半導体基板の裏面において、前記
    半導体素子部に対応する部分に感光性材料を形成し、前
    記半導体素子部の補強部材とする工程と、前記補強部材
    が設けられた前記半導体素子部を複数のチップに分離す
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  17. 【請求項１７】集積回路が作り込まれた複数の半導体素
    子部を有する半導体基板を準備する工程と、前記半導体
    基板の表面または裏面において、各前記半導体素子部の
    分離領域に対応する部分にレジストからなる壁パターン
    を形成する工程と、前記壁パターンの内側に前記半導体
    素子部の補強部材を設ける工程と、前記壁パターンを除
    去し、前記半導体素子部を複数のチップに分離する工程
    とを有することを特徴とする半導体装置の製造方法。
  18. 【請求項１８】アンテナを備え複数の半導体素子部を有
    し、膜厚が３０μｍ以下の半導体基板を準備する工程
    と、前記半導体基板の表面または裏面において、各前記
    半導体素子部の分離領域に対応する部分にレジストから
    なる壁パターンを形成する工程と、前記壁パターンの内
    側に前記半導体素子部の補強部材を設ける工程と、前記
    壁パターンを除去し、前記補強部材が設けられた前記半
    導体素子部を複数のチップに分離する工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  19. 【請求項１９】表面または裏面に光遮蔽部材を備え、複
    数の半導体素子部を有し、膜厚が３０μｍ以下の半導体
    基板を準備する工程と、前記半導体基板の表面または裏
    面において、各前記半導体素子部の分離領域に対応する
    部分に感光性樹脂膜を形成する工程と、前記半導体素子
    部に前記半導体素子部の補強部材を設ける工程と、前記
    感光性樹脂膜を除去し、前記補強部材が設けられた前記
    半導体素子部を複数のチップに分離する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  20. 【請求項２０】アンテナを備え複数の半導体素子部を有
    する半導体基板を準備する工程と、前記半導体基板の裏
    面において、前記半導体素子部に対応する部分を３０μ
    ｍ以下まで薄膜化し、各前記半導体素子部の分離領域に
    対応する部分を前記半導体素子部に対応する部分よりも
    厚く残して半導体の壁パターンを形成する工程と、前記
    壁パターンの内側に前記半導体素子部の補強部材を設け
    る工程と、前記壁パターンを除去し、前記補強部材が設
    けられた前記半導体素子部を複数の半導体チップに分離
    する工程と、基材を準備する工程と、前記半導体チップ
    が１個収まる大きさの開孔が複数設けられた枠体を準備
    する工程と、前記基材の上に、前記枠体を配置する工程
    と、複数の前記半導体チップを前記枠体の上に供給し、
    複数の前記開孔内に前記半導体チップを収める工程と、
    前記基材に前記半導体チップを固定する工程とを有する
    ことを特徴とする電子装置の製造方法。
  21. 【請求項２１】前記半導体素子の上面には光遮蔽部材が
    設けられていることを特徴とする請求項２０記載の電子
    装置の製造方法。
  22. 【請求項２２】前記半導体素子の下面には光遮蔽部材が
    設けられていることを特徴とする請求項２０記載の電子
    装置の製造方法。
  23. 【請求項２３】前記他の基材はフィルム基材であること
    を特徴とする請求項２０記載の電子装置の製造方法。
  24. 【請求項２４】前記フィルム基材は紙からなることを特
    徴とする請求項２３記載の電子装置の製造方法。
  25. 【請求項２５】前記補強部材は前記半導体チップのカー
    ルを防止するものであることを特徴とする請求項２０記
    載の電子装置の製造方法。
  26. 【請求項２６】前記補強部材はスクリーン印刷で形成さ
    れることを特徴とする請求項２０記載の電子装置の製造
    方法。
  27. 【請求項２７】アンテナを備え、厚さが３０μｍ以下
    で、複数の半導体素子部を有する半導体基板を準備する
    工程と、前記半導体基板の裏面において、前記半導体素
    子部に対応する部分に感光性材料を形成し、前記半導体
    素子の補強部材とする工程と、前記補強部材が設けられ
    た前記半導体素子部を複数の半導体チップに分離する工
    程と、基材を準備する工程と、前記半導体チップが１個
    収まる大きさの開孔が複数設けられた枠体を準備する工
    程と、前記基材の上に、前記枠体を配置する工程と、複
    数の前記半導体チップを前記枠体の上に供給し、複数の
    前記開孔内に前記半導体チップを収める工程と、前記基
    材に前記半導体チップを固定する工程とを有することを
    特徴とする電子装置の製造方法。
  28. 【請求項２８】アンテナを備え複数の半導体素子部を有
    する半導体基板を準備する工程と、前記半導体基板の裏
    面において、前記半導体素子部に対応する部分を３０μ
    ｍ以下まで薄膜化し、各前記半導体素子部の分離領域に
    対応する部分を前記半導体素子部に対応する部分よりも
    厚く残して半導体の壁パターンを形成する工程と、前記
    壁パターンの内側に前記半導体素子部の補強部材を設け
    る工程と、前記壁パターンを除去し、前記補強部材が設
    けられた前記半導体素子部を複数の半導体チップに分離
    する工程と、他の基材を準備する工程と、前記半導体チ
    ップが１個収まる大きさの開孔が複数設けられた枠体を
    準備する工程と、前記他の基材の上に、前記枠体を配置
    する工程と、複数の前記半導体チップを前記枠体の上に
    供給し、複数の前記開孔内に前記半導体チップを収める
    工程と、前記他の基材に前記半導体チップを固定する工
    程と、前記補強部材を溶融する工程とを有することを特
    徴とする電子装置の製造方法。
  29. 【請求項２９】前記他の基材はフィルム基材であること
    を特徴とする請求項２８記載の電子装置の製造方法。
  30. 【請求項３０】前記フィルム基材はロール状に巻き取ら
    れることを特徴とする請求項２９記載の電子装置の製造
    方法。
  31. 【請求項３１】ロール状の前記フィルム基材は、更に輪
    切りにされることを特徴とする請求項３０記載の電子装
    置の製造方法。
  32. 【請求項３２】前記フィルム基材はＩＣカードの一部を
    構成することを特徴とする請求項２９記載の電子装置の
    製造方法。
  33. 【請求項３３】アンテナを備え複数の半導体素子部を有
    し、膜厚が３０μｍ以下の半導体基板を準備する工程
    と、前記半導体基板の表面または裏面において、各前記
    半導体素子部の分離領域に対応する部分に感光性樹脂か
    らなる壁パターンを形成する工程と、前記壁パターンの
    内側に前記半導体素子部の補強部材を設ける工程と、前
    記壁パターンを除去し、前記補強部材が設けられた前記
    半導体素子部を複数の半導体チップに分離する工程と、 基材を準備する工程と、前記半導体チップが１個収まる
    大きさの開孔が複数設けられた位置合わせ用枠体を準備
    する工程と、前記基体と前記枠体とを位置合わせし、前
    記基体の上に前記枠体を配置する工程と、複数の前記半
    導体チップを前記枠体の上に供給し、複数の前記開孔内
    に前記半導体チップを収める工程と、前記基体に前記半
    導体チップを固定する工程と、前記補強部材を溶融する
    工程とを有することを特徴とする電子装置の製造方法。
  34. 【請求項３４】半導体チップの表面または裏面に補強用
    の材料を付加し、フィルム基材に位置合わせして配置
    し、加工処理によって当該の補強用の材料を溶融し、前
    記半導体チップの周辺にまで流動させることを特徴とす
    る電子装置の製造方法。
  35. 【請求項３５】半導体ウエハの裏面において、表面のチ
    ップ分離部分パターン相当の裏面シリコンを残すように
    加工し、補強用材料を埋め込み、その後にシリコンを除
    去し、半導体チップの裏面に補強用の材料を付加するよ
    うな状態とし、フィルム基材に位置合わせして配置し、
    加工処理によって当該の補強用の材料を溶融し、前記半
    導体チップの周辺にまで流動させることを特徴とする電
    子装置の製造方法。
  36. 【請求項３６】半導体ウエハの表面または裏面におい
    て、レジストを塗布して、表面のチップ分離部分パター
    ン相当のレジストを残すように加工して、補強用材料を
    埋め込み、その後にレジストを除去して、半導体チップ
    の表面または裏面に補強用の材料を付加するような状態
    として、他のフィルム基材に位置合わせして配置して、
    加工処理によって当該の補強用の材料を溶融し、前記半
    導体チップの周辺にまで流動させることを特徴とする電
    子装置の製造方法。
  37. 【請求項３７】半導体チップの表面または裏面に補強用
    の材料を付加して、他のフィルム基材に位置合わせして
    配置して、加工処理によって当該の補強用の材料を溶融
    し、前記半導体チップの周辺にまで流動させる工程を有
    し、当該の半導体チップの上面または下面または上下面
    の両面に光を遮蔽するシートまたは印刷インクにより被
    覆されることを特徴とする電子装置の製造方法。
  38. 【請求項３８】半導体チップの表面または裏面に補強用
    の材料を付加して、他のフィルム基材に位置合わせして
    配置して、加工処理によって当該の補強用の材料を溶融
    し、前記半導体チップの周辺にまで流動させる工程を有
    し、当該のフィルム基材と半導体チップが一体化してロ
    ールに巻き取られて、その後の工程で当該のロールが輪
    切りにされて、当該のフィルム基材と半導体チップがテ
    ープ状の形態となることを特徴とする電子装置の製造方
    法。
  39. 【請求項３９】半導体チップの表面または裏面に補強用
    の材料を付加して、他のフィルム基材に位置合わせして
    配置して、加工処理によって当該の補強用の材料を溶融
    し、前記半導体チップの周辺にまで流動させる工程を有
    し、当該のフィルム基材はＩＣカードの一部として形成
    されることを特徴とする電子装置の製造方法。
  40. 【請求項４０】半導体チップの表面または裏面に補強用
    の材料を付加して、他のフィルム基材に位置合わせして
    配置して、加工処理によって当該の補強用の材料を溶融
    し、前記半導体チップの周辺にまで流動させる工程を有
    し、当該の半導体チップは、チップ上にアンテナを持
    ち、エネルギの受信および、データの送受信を行うこと
    を特徴とする電子装置の製造方法。
  41. 【請求項４１】半導体チップの表面または裏面に補強用
    の材料を付加して、他のフィルム基材に位置合わせして
    配置して、加工処理によって当該の補強用の材料を溶融
    し、前記半導体チップの周辺にまで流動させる工程を有
    し、当該の補強用の材料は当該の薄型チップが分離され
    る前の半導体ウエハにおいて、当該のチップ領域にスク
    リーン印刷によって形成されることを特徴とする電子装
    置の製造方法。
  42. 【請求項４２】半導体チップの表面または裏面に補強用
    の材料を付加して、他のフィルム基材に位置合わせして
    配置して、加工処理によって当該の補強用の材料を溶融
    し、前記半導体チップの周辺にまで流動させる工程を有
    し、当該の補強用の材料は当該の薄型チップが分離され
    る前の半導体ウエハには全面に感光性材料が塗布され
    て、当該の感光性材料がホトマスクと光によって感光
    し、現像することによって形成されることを特徴とする
    電子装置の製造方法。
  43. 【請求項４３】半導体チップの表面または裏面に補強用
    の材料を付加して、他のフィルム基材に位置合わせして
    配置して、加工処理によって当該の補強用の材料を溶融
    し、前記半導体チップの周辺にまで流動させる工程を有
    し、当該の補強用の材料によって、当該の半導体チップ
    のカールを補正することを特徴とする電子装置の製造方
    法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006039854A (ja) * 2004-07-26 2006-02-09 Brother Ind Ltd タグテープロール及びタグラベル作成装置用カートリッジ
JPWO2005024949A1 (ja) * 2003-08-28 2006-11-16 株式会社日立製作所 半導体装置及びその製造方法
US10319617B2 (en) 2016-04-26 2019-06-11 Samsung Electronics Co., Ltd. Process system and operation method thereof

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4239352B2 (ja) * 2000-03-28 2009-03-18 株式会社日立製作所 電子装置の製造方法
JP3892703B2 (ja) * 2001-10-19 2007-03-14 富士通株式会社 半導体基板用治具及びこれを用いた半導体装置の製造方法
AU2003266825A1 (en) * 2002-05-08 2003-11-11 Drexler Technology Corporation Method of making secure personal data card
JP3898666B2 (ja) * 2003-04-28 2007-03-28 松下電器産業株式会社 固体撮像装置およびその製造方法
JP4106003B2 (ja) * 2003-09-03 2008-06-25 松下電器産業株式会社 固体撮像装置の製造方法
WO2005057479A1 (ja) * 2003-12-10 2005-06-23 Oji Paper Co., Ltd. Ｉｃチップ内蔵テープ及びｉｃチップ内蔵シート
KR100577527B1 (ko) * 2003-12-29 2006-05-10 매그나칩 반도체 유한회사 고주파 소자 및 그 제조 방법
US20070098997A1 (en) * 2005-11-02 2007-05-03 Bayer Materialscience Llc Composite articles and a process for their production
US8017441B2 (en) * 2006-06-02 2011-09-13 Hiachi, Ltd. Method for manufacturing IC tag inlet
JP3980624B1 (ja) * 2006-09-20 2007-09-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 基板上の半導体部品の薄型化
WO2008056714A1 (fr) * 2006-11-07 2008-05-15 Toppan Forms Co., Ltd. Matériau de base de fenêtre, et carte à module incorporé et son procédé de fabrication
JP4860436B2 (ja) * 2006-11-07 2012-01-25 トッパン・フォームズ株式会社 Ｉｃカードおよびその製造方法
US20080241991A1 (en) * 2007-03-26 2008-10-02 National Semiconductor Corporation Gang flipping for flip-chip packaging
US9195929B2 (en) * 2013-08-05 2015-11-24 A-Men Technology Corporation Chip card assembling structure and method thereof
US10020285B2 (en) 2014-09-04 2018-07-10 Infineon Technologies Austria Ag Method of producing a semiconductor device and a semiconductor device
US10395954B2 (en) * 2014-11-05 2019-08-27 Ev Group E. Thallner Gmbh Method and device for coating a product substrate
CN108231651B (zh) * 2017-12-26 2020-02-21 厦门市三安光电科技有限公司 微元件转移装置和转移方法

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4063993A (en) * 1975-07-07 1977-12-20 National Semiconductor Corporation Method of making gang bonding interconnect tape for semiconductive devices
DE2920012B1 (de) * 1979-05-17 1980-11-20 Gao Ges Automation Org Ausweiskarte mit IC-Baustein und Verfahren zur Herstellung einer derartigen Ausweiskarte
JPS6190272A (ja) 1984-10-09 1986-05-08 Sharp Corp 辞書機能を用いた翻訳方式
JPH01108095A (ja) * 1987-10-20 1989-04-25 Ryoden Kasei Co Ltd Ｉｃカード
JPH0353546A (ja) * 1989-07-21 1991-03-07 Mitsubishi Electric Corp 半導体装置の製造方法およびその製造装置
ES2080094T3 (es) * 1990-11-30 1996-02-01 Siemens Ag Procedimiento para dotar de soldadura placas de circuitos impresos.
JPH04259520A (ja) * 1991-02-13 1992-09-16 Nippon Steel Corp 樹脂成形金型及びフレキシブルテープ
JP2994510B2 (ja) * 1992-02-10 1999-12-27 ローム株式会社 半導体装置およびその製法
US5544017A (en) * 1992-08-05 1996-08-06 Fujitsu Limited Multichip module substrate
CA2101293C (en) * 1992-08-05 2004-06-29 David A. Nicholas Articulating endoscopic surgical apparatus
US5776796A (en) * 1994-05-19 1998-07-07 Tessera, Inc. Method of encapsulating a semiconductor package
US6184475B1 (en) 1994-09-29 2001-02-06 Fujitsu Limited Lead-free solder composition with Bi, In and Sn
US5524765A (en) * 1994-11-15 1996-06-11 Tempo G Carrier tape packaging system utilizing a layer of gel for retaining small components
DE69501632T2 (de) * 1994-11-21 1998-07-23 Apic Yamada Corp Harzformmaschine mit Trennfolie
JP3197788B2 (ja) 1995-05-18 2001-08-13 株式会社日立製作所 半導体装置の製造方法
DE19528730A1 (de) * 1995-08-04 1997-02-06 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines Datenträgers
US6224690B1 (en) 1995-12-22 2001-05-01 International Business Machines Corporation Flip-Chip interconnections using lead-free solders
MY118036A (en) * 1996-01-22 2004-08-30 Lintec Corp Wafer dicing/bonding sheet and process for producing semiconductor device
US6080606A (en) * 1996-03-26 2000-06-27 The Trustees Of Princeton University Electrophotographic patterning of thin film circuits
US6046499A (en) 1996-03-27 2000-04-04 Kabushiki Kaisha Toshiba Heat transfer configuration for a semiconductor device
JPH10264560A (ja) 1997-03-25 1998-10-06 Seiko Precision Kk Ｉｃカードの製造方法
BR9804917A (pt) * 1997-05-19 2000-01-25 Hitachi Maxell Ltda Módulo de circuito integrado flexìvel e processos para produzir um módulo de circuito integrado flexìvel e um portador de informação.
US6184109B1 (en) * 1997-07-23 2001-02-06 Kabushiki Kaisha Toshiba Method of dividing a wafer and method of manufacturing a semiconductor device
US6013535A (en) * 1997-08-05 2000-01-11 Micron Technology, Inc. Method for applying adhesives to a lead frame
AU3865897A (en) * 1997-08-19 1999-03-08 Hitachi Limited Method for forming bump electrode and method for manufacturing semiconductor device
US6024285A (en) * 1997-08-19 2000-02-15 Micron Technology, Inc. Wireless communication devices and methods of forming wireless communication devices
CA2269632C (en) * 1997-08-27 2003-09-02 Josuke Nakata Spherical semiconductor device and method of manufacturing same
WO1999026195A1 (fr) * 1997-11-14 1999-05-27 Toppan Printing Co., Ltd. Module ci composite et carte ci composite
JPH11161760A (ja) * 1997-11-26 1999-06-18 Hitachi Ltd 薄型電子回路部品及びその製造方法及びその製造装置
AU4118099A (en) * 1997-12-22 1999-07-12 Hitachi Limited Semiconductor device
US6057174A (en) * 1998-01-07 2000-05-02 Seiko Epson Corporation Semiconductor device, method of fabricating the same, and electronic apparatus
JP4562820B2 (ja) * 1998-03-02 2010-10-13 富士フイルム株式会社 固体撮像素子の取付方法
JP4075138B2 (ja) 1998-06-05 2008-04-16 凸版印刷株式会社 非接触ｉｃカード用検査装置および検査方法
US6239480B1 (en) * 1998-07-06 2001-05-29 Clear Logic, Inc. Modified lead frame for improved parallelism of a die to package
WO2000017813A1 (fr) * 1998-09-18 2000-03-30 Hitachi Maxell, Ltd. Dispositif de communication a semi-conducteurs sans contact
JP2000114204A (ja) * 1998-10-01 2000-04-21 Mitsubishi Electric Corp ウエハシート及びこれを用いた半導体装置の製造方法並びに半導体製造装置
US6630370B2 (en) * 1998-10-02 2003-10-07 Shinko Electric Industries Co., Ltd. Process for manufacturing IC card
JP3441382B2 (ja) * 1998-10-14 2003-09-02 日本電信電話株式会社 半導体装置の製造方法
JP3643488B2 (ja) * 1998-10-30 2005-04-27 株式会社日立製作所 Ｉｃカード
EP1136945B1 (en) * 1998-11-30 2007-01-03 Hitachi, Ltd. Method for mounting electronic circuit chip
US6569710B1 (en) * 1998-12-03 2003-05-27 International Business Machines Corporation Panel structure with plurality of chip compartments for providing high volume of chip modules
US6214640B1 (en) * 1999-02-10 2001-04-10 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages
JP3504543B2 (ja) * 1999-03-03 2004-03-08 株式会社日立製作所 半導体素子の分離方法およびその装置並びに半導体素子の搭載方法
KR100396925B1 (ko) * 1999-03-11 2003-09-03 세이코 엡슨 가부시키가이샤 가요성 배선 기판, 필름 캐리어, 테이프형 반도체장치,반도체장치 및 그 제조방법, 회로기판 및 전자기기
US6110806A (en) * 1999-03-26 2000-08-29 International Business Machines Corporation Process for precision alignment of chips for mounting on a substrate
JP2000311959A (ja) * 1999-04-27 2000-11-07 Sanyo Electric Co Ltd 半導体装置とその製造方法
US6147662A (en) * 1999-09-10 2000-11-14 Moore North America, Inc. Radio frequency identification tags and labels
JP4299414B2 (ja) * 1999-10-12 2009-07-22 富士通マイクロエレクトロニクス株式会社 コンビネーションカード、ｉｃカード用モジュール及びコンビネーションカードの製造方法
US6402013B2 (en) 1999-12-03 2002-06-11 Senju Metal Industry Co., Ltd Thermosetting soldering flux and soldering process
ATE280976T1 (de) * 2000-03-24 2004-11-15 Infineon Technologies Ag Gehäuse für biometrische sensorchips
JP4239352B2 (ja) * 2000-03-28 2009-03-18 株式会社日立製作所 電子装置の製造方法
JP3485525B2 (ja) * 2000-07-06 2004-01-13 沖電気工業株式会社 半導体装置の製造方法
JP2002096974A (ja) * 2000-09-22 2002-04-02 Oki Electric Ind Co Ltd 搬送用リールとそれを用いた搬送方法、及び電子装置の製造方法
US6357664B1 (en) * 2001-05-24 2002-03-19 Identicard Systems Incorporated Identification card utilizing an integrated circuit
US6514795B1 (en) * 2001-10-10 2003-02-04 Micron Technology, Inc. Packaged stacked semiconductor die and method of preparing same
JP4523223B2 (ja) * 2002-04-26 2010-08-11 株式会社日立製作所 レーダセンサ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2005024949A1 (ja) * 2003-08-28 2006-11-16 株式会社日立製作所 半導体装置及びその製造方法
JP4497093B2 (ja) * 2003-08-28 2010-07-07 株式会社日立製作所 半導体装置及びその製造方法
JP2006039854A (ja) * 2004-07-26 2006-02-09 Brother Ind Ltd タグテープロール及びタグラベル作成装置用カートリッジ
US10319617B2 (en) 2016-04-26 2019-06-11 Samsung Electronics Co., Ltd. Process system and operation method thereof
US11121011B2 (en) 2016-04-26 2021-09-14 Samsung Electronics Co., Ltd. Process system and operation method thereof

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