JP2001156204A - 表面実装部品 - Google Patents

表面実装部品

Info

Publication number
JP2001156204A
JP2001156204A JP33375499A JP33375499A JP2001156204A JP 2001156204 A JP2001156204 A JP 2001156204A JP 33375499 A JP33375499 A JP 33375499A JP 33375499 A JP33375499 A JP 33375499A JP 2001156204 A JP2001156204 A JP 2001156204A
Authority
JP
Japan
Prior art keywords
electrode
isolated
mounting
multilayer substrate
multilayer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP33375499A
Other languages
English (en)
Other versions
JP3468179B2 (ja
Inventor
Toshifumi Oida
敏文 笈田
Norihiro Ochii
紀宏 落井
Shuko Okuda
修功 奥田
Yoshiro Sato
芳郎 佐藤
Katsuhiko Fujikawa
勝彦 藤川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP33375499A priority Critical patent/JP3468179B2/ja
Priority to EP06024551A priority patent/EP1755367A3/en
Priority to DE60033115T priority patent/DE60033115T2/de
Priority to EP00124434A priority patent/EP1104225B1/en
Priority to US09/711,571 priority patent/US6693243B1/en
Priority to CNB001283561A priority patent/CN1163959C/zh
Publication of JP2001156204A publication Critical patent/JP2001156204A/ja
Application granted granted Critical
Publication of JP3468179B2 publication Critical patent/JP3468179B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10727—Leadless chip carrier [LCC], e.g. chip-modules for cards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10969—Metallic case or integral heatsink of component electrically connected to a pad on PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/168—Wrong mounting prevention
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Details Of Resistors (AREA)

Abstract

(57)【要約】 【課題】 マザーボード上に搭載される多層基板のよう
な表面実装部品において、実装状態での接合強度の向上
のために、電極の特定の部分に付与される半田が、不所
望な領域にまで流れ出さないようにすることを、容易な
手段によって達成する。 【解決手段】 表面実装部品としての多層基板３１の実
装面３２上に、この実装面３２内においては他の端子電
極３４から孤立した状態で配置される、孤立電極３５を
形成する。孤立電極３５に付与される半田３９は、その
付与領域が孤立電極３５の範囲内に確実に制限される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、表面実装部品に
関するもので、特に、表面実装部品を実装基板上に実装
した状態での接合強度の向上を図るための対策が施され
ている表面実装部品に関するものである。
【０００２】
【従来の技術】表面実装部品は、これを実装するための
実装基板上に半田付けによって表面実装される。このよ
うな表面実装部品として、たとえば、多層構造を有する
多層基板があり、このような多層基板は、実装基板とし
てのマザーボード上に表面実装された状態とされること
が多い。
【０００３】図６および図７には、それぞれ、この発明
にとって興味ある多層基板１および２の裏面すなわちマ
ザーボード（図示せず。）側に向く実装面３および４が
示されている。
【０００４】図６および図７を参照して、多層基板１お
よび２においては、これらをマザーボード上に実装した
状態での接合強度の向上を図るための対策が施されてい
る。すなわち、実装面３および４の各々の略中央部に電
極部分５および６がそれぞれ位置するようにされ、これ
ら電極部分５および６とマザーボードとの間で半田付け
が達成され、それによって、接合強度を向上させるよう
にしている。
【０００５】上述した電極部分５および６は、特別に設
けるのではなく、多層基板１および２において電気的に
活用されている特定の端子電極によって与えられる。通
常、電極部分５および６は、それぞれ、グラウンド端子
電極７および８の各一部を利用することが多い。
【０００６】なお、多層基板１および２上において、そ
れぞれ、上述したようなグラウンド端子電極７および８
のほか、たとえば信号用などのためのいくつかの端子９
〜１１および１２〜１４が設けられている。これらの端
子電極７〜１４は、図示しないが、実装面３および４に
隣接する面にまで延びる延長部を備えていることもあ
る。
【０００７】前述したグラウンド端子電極７および８
は、それぞれ、実装面３および４上において、比較的広
い面積をもって形成されているが、マザーボード上に半
田付けによって表面実装される際には、グラウンド端子
電極７および８の各全域に半田が付与されるのではな
く、半田の付与領域を、グラウンド端子電極７および８
の端部１５〜１９および２０〜２４ならびに中央の電極
部分５および６というように限定して、消費される半田
量を制限することが行なわれている。そのため、多層基
板１および２の各々において、以下のような対策が講じ
られている。
【０００８】図６に示した多層基板１においては、グラ
ウンド端子電極７上であって、図６においてクロスハッ
チングを施した領域に、ガラスグレーズ等からなる半田
レジスト膜２５を形成し、中央の電極部分５ならびに端
部１５〜１９のみを露出させることが行なわれている。
【０００９】他方、図７に示した多層基板２において
は、グラウンド端子電極８における電極部分６ならびに
端部２０〜２４の各々を区画するように、スリット２６
を設けるようにしている。
【００１０】
【発明が解決しようとする課題】しかしながら、図６に
示した多層基板１においては、半田レジスト膜２５を設
けるための工程が別に必要となり、このことが多層基板
１のコスト上昇を招く。また、半田レジスト膜２５とグ
ラウンド端子電極７との界面での接合強度が比較的低
く、そのため、半田レジスト膜２５において剥離といっ
た不良が発生することがある。
【００１１】他方、図７に示した多層基板２において
は、まず、スリット２６によっては、半田の流れ出しを
完全に防止することが極めて困難であるという問題に遭
遇する。また、スリット２６を形成するため、グラウン
ド端子電極８を形成するための印刷において高度なファ
イン性が求められ、印刷のかすれやにじみなどによって
スリット２６の形状不良が発生しやすい。
【００１２】また、図６に示した多層基板１および図７
に示した多層基板２のいずれにおいても、グラウンド端
子電極７および８の面積が大きくなるため、多層基板１
および２の各内部に形成される内部導体膜の面積比率と
の間でミスマッチを起こし、多層基板１および２の製造
過程において反りを生じさせる原因になることがある。
【００１３】以上、表面実装部品の一例としての多層基
板について、その課題を説明したが、他の表面実装部品
についても、同様の課題に遭遇し得る。
【００１４】そこで、この発明の目的は、上述したよう
な課題を解決し得る、表面実装部品を提供しようとする
ことである。
【００１５】
【課題を解決するための手段】この発明は、実装基板上
に半田付けによって表面実装される、表面実装部品に向
けられるものであって、上述した技術的課題を解決する
ため、実装基板側に向く実装面上には、実装基板に半田
付けされるべきものであって、当該実装面内においては
他の端子電極から孤立した状態で配置される、孤立電極
が形成されていることを特徴としている。
【００１６】この発明において、上述した孤立電極は、
それに方向識別機能を与えるため、非対称形状を有して
いたり、実装面に対して非対称に配置されていたりする
ことが好ましい。
【００１７】また、この発明が多層基板に適用され、こ
の多層基板が、実装面に隣接する面上に形成される端子
電極をさらに備えている場合、孤立電極は、多層基板の
内部に形成されたビアホール導体および内部導体膜を介
してこの端子電極と電気的に導通するようにされてもよ
い。
【００１８】
【発明の実施の形態】図１は、この発明の第１の実施形
態による表面実装部品としての多層基板３１を示すもの
で、（１）は、多層基板３１の裏面すなわち実装面３２
を示し、（２）は、多層基板３１をマザーボード３３上
に表面実装した状態を断面図で示している。なお、図１
（２）において、多層基板３１の内部構造の図示は省略
されている。
【００１９】図１（１）に示すように、多層基板３１の
実装面３２上であって、その周縁部には、複数の端子電
極３４が形成されている。これら端子電極３４は、図示
しないが、実装面３２に隣接する面上にまで延びる延長
部を有していてもよい。
【００２０】また、実装面３２上の中央部には、孤立電
極３５が形成されている。孤立電極３５は、実装面３２
内においては端子電極３４の各々から孤立した状態で配
置されている。このような孤立電極３５は、図示の実施
形態では、四角形をなしているが、任意の形状とするこ
とができる。
【００２１】図１（２）に示すように、マザーボード３
３上には、端子電極３４の各々に対応する導電ランド３
６および孤立電極３５に対応する導電ランド３７が設け
られている。多層基板３１は、その実装面３２をマザー
ボード３３側に向けた状態で、各端子電極３４が半田３
８によって導電ランド３６に半田付けされ、また、孤立
電極３５が半田３９によって導電ランド３７に半田付け
されることによって、マザーボード３３上に表面実装さ
れた状態となる。
【００２２】上述した半田３８および３９の付与にあた
って、孤立電極３５と各端子電極３４との間には十分な
距離が保たれているので、これら半田３８および３９が
互いの間の隙間４０内へ流れ込むことを防止できる。
【００２３】孤立電極３５は、半田３９を介してマザー
ボード３３上の導電ランド３７に接合されることによっ
て、この多層基板３１をマザーボード３３上に実装した
状態での接合強度の向上を図るように作用している。
【００２４】なお、孤立電極３５は、多層基板３１にお
いて、電気的に活用されず、専ら接合強度の向上を図る
ために設けられるものであっても、あるいは、たとえば
グラウンド端子電極のように、電気的に活用される端子
電極の少なくとも一部を兼ねる機能を備えていてもよ
い。
【００２５】図２は、この発明の第２の実施形態による
多層基板４１を概略的に示す断面図である。
【００２６】この多層基板４１においては、その実装面
４２上に孤立電極４３が形成されるとともに、実装面４
２に隣接する面上に複数の端子電極４４および４５が形
成されている。これら端子電極４４および４５は、実装
面４２およびこれに対向する面の各一部にまで延びる延
長部を有している。
【００２７】多層基板４１の内部には、いくつかのビア
ホール導体４６およびいくつかの内部導体膜４７が形成
されている。そして、これらビアホール導体４６および
内部導体膜４７を介して、孤立電極４３は、特定の端子
電極４５と電気的に導通した状態とされる。
【００２８】この多層基板４１において、端子電極４５
がグラウンド端子電極として用いられる場合、孤立電極
４３をもグラウンド端子電極として用いることが可能と
なり、そのため、多層基板４１において、グラウンド性
能が向上し、安定した特性を得ることができる。
【００２９】図３および図４は、それぞれ、この発明の
第３および第４の実施形態による多層基板５１および６
１を示す裏面図である。図３および図４に示した多層基
板５１および６１は、図１に示した多層基板３１と共通
する多くの要素を備えているので、図３および図４にお
いて、図１に示した要素に相当する要素には同様の参照
符号を付し、重複する説明は省略する。
【００３０】図３に示す多層基板５１は、孤立電極３５
の形状に特徴がある。孤立電極３５は、たとえば、その
一部に切欠き５２を形成することによって、非対称の形
状とされている。
【００３１】図４に示す多層基板６１は、孤立電極３５
の位置に特徴がある。すなわち、孤立電極３５は、実装
面３２に対して非対称に配置されている。
【００３２】上述した多層基板５１および６１によれ
ば、孤立電極３５に対して、方向識別機能を与えること
ができ、それによって、多層基板５１および６１を実装
する際の方向ミスを未然に防止することが容易になる。
【００３３】図５は、この発明の第５の実施形態による
多層基板７１を示す裏面図である。
【００３４】この多層基板７１においては、その実装面
７２の周縁部に複数の端子電極７３が形成されるととも
に、実装面７２の中央部には、端子電極７３の各々から
孤立した状態で２つの孤立電極７４および７５が並んで
配置されている。この実施形態からわかるように、孤立
電極の数は任意に変更することができる。
【００３５】以上、この発明を、マザーボード上に搭載
される多層基板について説明したが、多層基板に限ら
ず、適宜の実装基板上に半田付けによって表面実装され
る表面実装部品であれば、どのようなものに対しても、
この発明を適用することができる。
【００３６】
【発明の効果】以上のように、この発明によれば、表面
実装部品の実装面上には、当該実装面内においては他の
端子電極から孤立した状態で配置される、孤立電極が形
成されているので、この孤立電極を実装基板に半田付け
することによって、表面実装部品の実装状態での接合強
度を高めることができるとともに、孤立電極に付与され
る半田については、その付与領域を孤立電極の領域内に
確実に制限することができる。
【００３７】したがって、従来のように、半田レジスト
膜を形成したりスリットを形成したりする必要がなくな
り、これら半田レジスト膜またはスリットの形成のため
に引き起こされる問題に煩わされることがない。
【００３８】この発明において、孤立電極が、非対称形
状を有していたり、実装面に対して非対称に配置されて
いたりすると、孤立電極に対して方向識別機能を与える
ことができる。したがって、孤立電極による方向識別機
能を利用することによって、表面実装部品の実装に際し
て、方向ミスを生じる可能性を低減することができる。
【００３９】また、この発明が、表面実装されるべき多
層基板に向けられ、この多層基板が、実装面に隣接する
面上に形成される端子電極をさらに備える場合におい
て、孤立電極が、多層基板の内部に形成されたビアホー
ル導体および内部導体膜を介して端子電極と電気的に導
通するようにされると、孤立電極を、前述したような接
合強度の向上のためだけでなく、電気的に活用すること
も可能になる。また、上述の端子電極がグラウンド端子
電極である場合には、多層基板において、グラウンド性
能が向上し、安定した特性を与えることが可能になる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による多層基板３１
を示すもので、（１）は裏面図であり、（２）は実装状
態を示す断面図である。
【図２】この発明の第２の実施形態による多層基板４１
を示す断面図である。
【図３】この発明の第３の実施形態による多層基板５１
を示す裏面図である。
【図４】この発明の第４の実施形態による多層基板６１
を示す裏面図である。
【図５】この発明の第５の実施形態による多層基板７１
を示す裏面図である。
【図６】この発明にとって興味ある第１の従来技術とし
ての多層基板１を示す裏面図である。
【図７】この発明にとって興味ある第２の従来技術とし
ての多層基板２を示す裏面図である。
【符号の説明】
３１，４１，５１，６１，７１ 多層基板 ３２，４２，７２ 実装面 ３３ マザーボード ３４，４４，４５，７３ 端子電極 ３５，４３，７４，７５ 孤立電極 ３６，３７ 導電ランド ３８，３９ 半田 ４６ ビアホール導体 ４７ 内部導体膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥田 修功 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 (72)発明者 佐藤 芳郎 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 (72)発明者 藤川 勝彦 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 実装基板上に半田付けによって表面実装
    される、表面実装部品であって、前記実装基板側に向く
    実装面上には、前記実装基板に半田付けされるべきもの
    であって、当該実装面内においては他の端子電極から孤
    立した状態で配置される、孤立電極が形成されているこ
    とを特徴とする、表面実装部品。
  2. 【請求項２】 前記孤立電極は、それに方向識別機能を
    与えるため、非対称形状を有している、請求項１に記載
    の表面実装部品。
  3. 【請求項３】 前記孤立電極は、それに方向識別機能を
    与えるため、前記実装面に対して非対称に配置されてい
    る、請求項１または２に記載の表面実装部品。
  4. 【請求項４】 当該表面実装部品は、多層基板であり、
    前記多層基板は、前記実装面に隣接する面上に形成され
    る端子電極をさらに備え、前記孤立電極は、前記多層基
    板の内部に形成されたビアホール導体および内部導体膜
    を介して前記端子電極と電気的に導通している、請求項
    １または２に記載の表面実装部品。
JP33375499A 1999-11-25 1999-11-25 表面実装部品 Expired - Lifetime JP3468179B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP33375499A JP3468179B2 (ja) 1999-11-25 1999-11-25 表面実装部品
EP06024551A EP1755367A3 (en) 1999-11-25 2000-11-08 Surface mounting component and mounted structure of surface mounting component
DE60033115T DE60033115T2 (de) 1999-11-25 2000-11-08 Oberflächenmontiertes Bauteil und montierte Struktur eines oberflächenmontierten Bauteils
EP00124434A EP1104225B1 (en) 1999-11-25 2000-11-08 Surface mounting component and mounted structure of surface mounting component
US09/711,571 US6693243B1 (en) 1999-11-25 2000-11-13 Surface mounting component and mounted structure of surface mounting component
CNB001283561A CN1163959C (zh) 1999-11-25 2000-11-24 表面安装元件和表面安装元件的安装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP33375499A JP3468179B2 (ja) 1999-11-25 1999-11-25 表面実装部品

Publications (2)

Publication Number Publication Date
JP2001156204A true JP2001156204A (ja) 2001-06-08
JP3468179B2 JP3468179B2 (ja) 2003-11-17

Family

ID=18269594

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33375499A Expired - Lifetime JP3468179B2 (ja) 1999-11-25 1999-11-25 表面実装部品

Country Status (5)

Country Link
US (1) US6693243B1 (ja)
EP (2) EP1104225B1 (ja)
JP (1) JP3468179B2 (ja)
CN (1) CN1163959C (ja)
DE (1) DE60033115T2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004247627A (ja) * 2003-02-17 2004-09-02 Alps Electric Co Ltd 表面実装型回路モジュール及びその製造方法
JP2007006149A (ja) * 2005-06-23 2007-01-11 Hosiden Corp 電子部品
WO2009044737A1 (ja) * 2007-10-01 2009-04-09 Murata Manufacturing Co., Ltd. 電子部品
JPWO2021192364A1 (ja) * 2020-03-24 2021-09-30

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102163037B1 (ko) * 2015-01-26 2020-10-08 삼성전기주식회사 적층 세라믹 커패시터 조립체

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4417296A (en) * 1979-07-23 1983-11-22 Rca Corp Method of connecting surface mounted packages to a circuit board and the resulting connector
JPS5954247A (ja) * 1982-09-21 1984-03-29 Nec Corp 電子部品
JPS59104539A (ja) 1982-12-07 1984-06-16 Toyo Seikan Kaisha Ltd 接合部の検査方法
JPS6017174A (ja) 1983-07-07 1985-01-29 ジェイエスアール株式会社 カ−ペツト用接着剤
GB8324839D0 (en) * 1983-09-16 1983-10-19 Lucas Ind Plc Mounting carrier for microelectronic silicon chip
US4760948A (en) * 1986-12-23 1988-08-02 Rca Corporation Leadless chip carrier assembly and method
JPH02306690A (ja) * 1989-05-22 1990-12-20 Toshiba Corp 表面実装用配線基板の製造方法
JPH05335438A (ja) * 1992-06-04 1993-12-17 Nec Corp リードレスチップキャリア
JPH06303000A (ja) * 1993-04-12 1994-10-28 Fujitsu Ltd 印刷配線板とそれを用いた実装部品の検査方法
JPH07297312A (ja) 1994-04-28 1995-11-10 Toshiba Corp リードレスチップキャリア型電子部品、プリント基板及びリードレスチップキャリア型電子部品装置
GB2306678B (en) * 1995-11-02 1999-11-03 Ibm Surface mounting polarised electrical components on a printed circuit board
JPH09321177A (ja) * 1996-05-31 1997-12-12 Matsushita Electron Corp 高周波回路装置
JPH10112608A (ja) * 1996-10-08 1998-04-28 Matsushita Electric Ind Co Ltd 表面実装型アンテナ及びその実装方法
US6291884B1 (en) * 1999-11-09 2001-09-18 Amkor Technology, Inc. Chip-size semiconductor packages

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004247627A (ja) * 2003-02-17 2004-09-02 Alps Electric Co Ltd 表面実装型回路モジュール及びその製造方法
JP2007006149A (ja) * 2005-06-23 2007-01-11 Hosiden Corp 電子部品
WO2009044737A1 (ja) * 2007-10-01 2009-04-09 Murata Manufacturing Co., Ltd. 電子部品
JPWO2021192364A1 (ja) * 2020-03-24 2021-09-30
WO2021192364A1 (ja) * 2020-03-24 2021-09-30 株式会社村田製作所 回路モジュール及びｒｆｉｄタグ
JP7103532B2 (ja) 2020-03-24 2022-07-20 株式会社村田製作所 回路モジュール及びｒｆｉｄタグ

Also Published As

Publication number Publication date
EP1755367A3 (en) 2007-03-07
DE60033115T2 (de) 2007-05-16
CN1163959C (zh) 2004-08-25
JP3468179B2 (ja) 2003-11-17
DE60033115D1 (de) 2007-03-15
EP1104225A1 (en) 2001-05-30
CN1300100A (zh) 2001-06-20
EP1104225B1 (en) 2007-01-24
EP1755367A2 (en) 2007-02-21
US6693243B1 (en) 2004-02-17

Similar Documents

Publication Publication Date Title
WO2020031584A1 (ja) 端子付き回路基板および回路基板組立体
JP2001156204A (ja) 表面実装部品
JPH0661609A (ja) 回路基板
JP4103466B2 (ja) 高周波コネクタの表面実装方法及び高周波コネクタ実装プリント基板並びにプリント基板
JP3813523B2 (ja) 配線基板及び配線基板組立体
WO2007023617A1 (ja) 印刷配線基板
JPH0752790B2 (ja) 親子基板の実装方法
JP3065013B2 (ja) 回路基板および回路パターンの形成方法
JP2007116039A (ja) 回路基板
JPH07106144A (ja) 表面実装型電子部品及びその製造方法
JP2000124576A (ja) 回路基板
JPH06350243A (ja) 印刷配線基板
JP2960690B2 (ja) 回路基板
JPH07326705A (ja) 電子部品およびこれを利用した実装方法
JPH08162746A (ja) 回路基板
JP2004023082A (ja) プリント基板
JPH11191665A (ja) 回路基板
JPH06325966A (ja) 二端子チップ部品
JP2009253193A (ja) 可変抵抗器
JP2003031932A (ja) プリント基板、およびこれを備える電子機器
JPH1075032A (ja) プリント配線板
JPH0242701A (ja) ネットワーク抵抗器
JP2004087748A (ja) プリント配線板
JPH07240241A (ja) 電子部品のアース接続構造及び接続方法
JPH03155202A (ja) プリント回路基板

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
R150 Certificate of patent or registration of utility model

Ref document number: 3468179

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080905

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080905

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090905

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090905

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100905

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100905

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110905

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120905

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120905

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130905

Year of fee payment: 10

EXPY Cancellation because of completion of term