JP2000268567A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】データ感知制御回路がバーストアクセスモード
を有する半導体メモリ装置に提供すること。 【解決手段】データ感知制御回路は、バンク選択のため
に使用され、読出しイネーブルクロック信号に同期され
て内部的に生成されたアドレスビット信号の遷移情報を
利用してデータ感知動作のための感知制御信号を生成す
る。そのようなデータ感知制御方式によると、読出しイ
ネーブルクロック信号が遷移するときには各感知期間の
感知動作は行われない。従って、バーストアクセスモー
ドを有する半導体メモリ装置のデータ感知動作は、デー
タ出力のときに発生するパワーノイズ（入出力ノイズ）
に影響を及ばさない。
を有する半導体メモリ装置に提供すること。 【解決手段】データ感知制御回路は、バンク選択のため
に使用され、読出しイネーブルクロック信号に同期され
て内部的に生成されたアドレスビット信号の遷移情報を
利用してデータ感知動作のための感知制御信号を生成す
る。そのようなデータ感知制御方式によると、読出しイ
ネーブルクロック信号が遷移するときには各感知期間の
感知動作は行われない。従って、バーストアクセスモー
ドを有する半導体メモリ装置のデータ感知動作は、デー
タ出力のときに発生するパワーノイズ（入出力ノイズ）
に影響を及ばさない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、より詳しくは、バーストモードアクセス機能を
備えた半導体メモリ装置に関するものである。
に係り、より詳しくは、バーストモードアクセス機能を
備えた半導体メモリ装置に関するものである。
【０００２】
【従来の技術】メモリ装置のアクセス速度を向上させる
ため、バーストモードアクセス機能を有するメモリ装置
がある。メモリ装置のバーストモードアクセス読出し
は、任意のメモリ領域から始めて該任意のメモリ領域に
関連して続けられる。そのようなメモリにおいて、４つ
のメモリ領域のグループではなく、任意の数のメモリ領
域がバーストモードで連続的に読み出される。
ため、バーストモードアクセス機能を有するメモリ装置
がある。メモリ装置のバーストモードアクセス読出し
は、任意のメモリ領域から始めて該任意のメモリ領域に
関連して続けられる。そのようなメモリにおいて、４つ
のメモリ領域のグループではなく、任意の数のメモリ領
域がバーストモードで連続的に読み出される。
【０００３】１つの例のバーストモードアクセスは次の
通りである。メモリアレイは、２つのメモリバンクに分
かれている。各メモリバンクは、メモリアレイの全ての
行のうちの半分を含む。各メモリバンクは、互いに独立
したアクセスを可能にする列及び行デコーダを有する。
各メモリバンクの行は、所定グループの行に分かれてい
る。感知増幅器は、各メモリバンクの各グループについ
て各々設けらる。
通りである。メモリアレイは、２つのメモリバンクに分
かれている。各メモリバンクは、メモリアレイの全ての
行のうちの半分を含む。各メモリバンクは、互いに独立
したアクセスを可能にする列及び行デコーダを有する。
各メモリバンクの行は、所定グループの行に分かれてい
る。感知増幅器は、各メモリバンクの各グループについ
て各々設けらる。
【０００４】メモリ装置のバーストモードアクセスで
は、メモリバンク内に保持されたデータ群は、対応する
感知増幅器回路を通して同時に感知される。両メモリバ
ンクから感知されたデータはデータレジスタに保持され
る。まず、１つのメモリバンクに対応するデータレジス
タ内のデータが外部に伝達される。次いで、他の１つの
メモリバンクに対応するデータが外部に伝達され、これ
と同時に、感知増幅器回路を通して前記１つのメモリバ
ンクからデータが感知される。
は、メモリバンク内に保持されたデータ群は、対応する
感知増幅器回路を通して同時に感知される。両メモリバ
ンクから感知されたデータはデータレジスタに保持され
る。まず、１つのメモリバンクに対応するデータレジス
タ内のデータが外部に伝達される。次いで、他の１つの
メモリバンクに対応するデータが外部に伝達され、これ
と同時に、感知増幅器回路を通して前記１つのメモリバ
ンクからデータが感知される。
【０００５】前述のバーストモードアクセス機能を備え
たメモリ装置の一例が“ＭＥＭＯＲＩＥＳ ＷＩＴＨ
ＢＵＲＳＴ ＭＯＤＥ ＡＣＣＥＳＳ”というタイトル
で米国特許第５、５５９、９９０に開示されている。
たメモリ装置の一例が“ＭＥＭＯＲＩＥＳ ＷＩＴＨ
ＢＵＲＳＴ ＭＯＤＥ ＡＣＣＥＳＳ”というタイトル
で米国特許第５、５５９、９９０に開示されている。
【０００６】データが外部に出力されるとき、パワーノ
イズ（又は“入出力ノイズ”と呼ばれる）が発生するこ
とは当分野でよく知られている。もし、１つのメモリバ
ンクに対応するデータが出力される時に他の１つのメモ
リバンクに貯蔵されたデータが感知されると、データ感
知動作がパワーノイズの影響を受ける。結果的にバース
トモードアクセス機能を有するメモリ装置の安定された
データ感知動作を保障することができない。
イズ（又は“入出力ノイズ”と呼ばれる）が発生するこ
とは当分野でよく知られている。もし、１つのメモリバ
ンクに対応するデータが出力される時に他の１つのメモ
リバンクに貯蔵されたデータが感知されると、データ感
知動作がパワーノイズの影響を受ける。結果的にバース
トモードアクセス機能を有するメモリ装置の安定された
データ感知動作を保障することができない。
【０００７】
【発明が解決しようとする課題】従って、本発明の第１
の目的は、データ出力の時に生じ得るパワーノイズの影
響を受けにくいバーストモード半導体メモリ装置を提供
することにある。
の目的は、データ出力の時に生じ得るパワーノイズの影
響を受けにくいバーストモード半導体メモリ装置を提供
することにある。
【０００８】また、本発明の第２の目的は、安定したデ
ータ感知動作を保障することができるバーストモード半
導体メモリ装置を提供することにある。
ータ感知動作を保障することができるバーストモード半
導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】上述のような目的を達成
するための本発明の１つの特徴によると、半導体メモリ
装置は、メモリアレイ、カウンタ回路、データ感知制御
回路及びデータ読出し回路を含む。メモリアレイは、マ
ルチレベルデータを保持する複数のメモリセルを各々含
む第１及び第２メモリバンクを有し、第１及び第２メモ
リバンクは、互いに独立した読み出し動作が可能であ
る。カウンタ回路は、外部から印加されるアドレスビッ
ト信号を受け入れて、読出しイネーブルクロック信号に
同期してアドレスビット信号をカウントアップする。デ
ータ感知制御回路は、カウンタ回路によってカウントア
ップされたアドレスビット信号のうちの１つのアドレス
ビット信号を受け入れる。この１つのアドレスビット信
号は、バンク選択のために使用される。
するための本発明の１つの特徴によると、半導体メモリ
装置は、メモリアレイ、カウンタ回路、データ感知制御
回路及びデータ読出し回路を含む。メモリアレイは、マ
ルチレベルデータを保持する複数のメモリセルを各々含
む第１及び第２メモリバンクを有し、第１及び第２メモ
リバンクは、互いに独立した読み出し動作が可能であ
る。カウンタ回路は、外部から印加されるアドレスビッ
ト信号を受け入れて、読出しイネーブルクロック信号に
同期してアドレスビット信号をカウントアップする。デ
ータ感知制御回路は、カウンタ回路によってカウントア
ップされたアドレスビット信号のうちの１つのアドレス
ビット信号を受け入れる。この１つのアドレスビット信
号は、バンク選択のために使用される。
【００１０】ここで、１つのアドレスビット信号が遷移
するとき、一連のデータ制御信号が生成される。データ
読出し回路は、データ感知制御信号に応じて第１及び第
２メモリバンクから交互にマルチレベルデータを感知す
る。
するとき、一連のデータ制御信号が生成される。データ
読出し回路は、データ感知制御信号に応じて第１及び第
２メモリバンクから交互にマルチレベルデータを感知す
る。
【００１１】望ましい実施の形態によると、データ読出
し回路は、データ感知動作の間、メモリバンクのうちの
１つのメモリバンクから感知されたマルチレベルデータ
を維持すると共に、メモリバンクのうち他の１つのメモ
リバンクからマルチレベルデータを感知する。そして、
他の１つのメモリバンクに関するデータ感知動作の間、
データ読出し回路に維持されるマルチレベルデータは、
読出しイネーブルクロック信号に同期してカウントアッ
プされたアドレスビット信号のうちの他のアドレスビッ
ト信号の組み合わせに従って外部に順次出力される。
し回路は、データ感知動作の間、メモリバンクのうちの
１つのメモリバンクから感知されたマルチレベルデータ
を維持すると共に、メモリバンクのうち他の１つのメモ
リバンクからマルチレベルデータを感知する。そして、
他の１つのメモリバンクに関するデータ感知動作の間、
データ読出し回路に維持されるマルチレベルデータは、
読出しイネーブルクロック信号に同期してカウントアッ
プされたアドレスビット信号のうちの他のアドレスビッ
ト信号の組み合わせに従って外部に順次出力される。
【００１２】また、望ましい実施の形態によると、デー
タ感知制御回路は、１つのアドレスビット信号が第１論
理レベルから第２論理レベルに遷移すると、第１アドレ
ス遷移検出信号をパルス状に遷移させ、１つのアドレス
ビット信号が第２論理レベルから第１論理レベルに遷移
すると、第２アドレス遷移検出信号をパルス状に遷移さ
せるアドレス遷移検出部と、第１アドレス遷移検出信
号、第２アドレス遷移検出信号、又はチップ活性化信号
に応じて感知開始信号を発生する感知開始信号発生部
と、クロック制御信号に応じて、互いに異なる周期を有
する複数のクロック信号を発生するクロック発生部と、
データ感知動作の間、クロック信号に応じて感知制御信
号を発生する感知制御信号発生器と、感知開始信号に応
じてデータ感知動作の期間を示す感知期間検出信号を活
性化させ、クロック信号を受け入れて、データ感知動作
の終了を検出して感知期間検出信号を非活性化させる感
知期間検出器と、感知開始信号に応じて、クロック信号
を発生するように感知期間検出信号が活性化されている
間、クロック制御信号を活性化させ、感知期間検出信号
が非活性化されたら、クロック発生部を非活性化させる
クロックコントローラで構成される。
タ感知制御回路は、１つのアドレスビット信号が第１論
理レベルから第２論理レベルに遷移すると、第１アドレ
ス遷移検出信号をパルス状に遷移させ、１つのアドレス
ビット信号が第２論理レベルから第１論理レベルに遷移
すると、第２アドレス遷移検出信号をパルス状に遷移さ
せるアドレス遷移検出部と、第１アドレス遷移検出信
号、第２アドレス遷移検出信号、又はチップ活性化信号
に応じて感知開始信号を発生する感知開始信号発生部
と、クロック制御信号に応じて、互いに異なる周期を有
する複数のクロック信号を発生するクロック発生部と、
データ感知動作の間、クロック信号に応じて感知制御信
号を発生する感知制御信号発生器と、感知開始信号に応
じてデータ感知動作の期間を示す感知期間検出信号を活
性化させ、クロック信号を受け入れて、データ感知動作
の終了を検出して感知期間検出信号を非活性化させる感
知期間検出器と、感知開始信号に応じて、クロック信号
を発生するように感知期間検出信号が活性化されている
間、クロック制御信号を活性化させ、感知期間検出信号
が非活性化されたら、クロック発生部を非活性化させる
クロックコントローラで構成される。
【００１３】本発明の半導体メモリ装置によると、例え
ば、各感知期間のビットラインプリチャージ動作は、読
出しイネーブルクロック信号に同期して開始される。そ
の結果、各感知期間の感知動作は、読出しイネーブルク
ロック信号の遷移時点では行われないため、パワーノイ
ズに対して強く、安定したデータ感知動作が保障され
る。
ば、各感知期間のビットラインプリチャージ動作は、読
出しイネーブルクロック信号に同期して開始される。そ
の結果、各感知期間の感知動作は、読出しイネーブルク
ロック信号の遷移時点では行われないため、パワーノイ
ズに対して強く、安定したデータ感知動作が保障され
る。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の望
ましい実施の形態を詳しく説明する。
ましい実施の形態を詳しく説明する。
【００１５】図１は、本発明の望ましい実施の形態に係
る半導体メモリ装置１００のブロック図である。半導体
メモリ装置１００は、バーストモードのとき、任意のア
ドレスから開始して任意の数のメモリセルのデータを読
み出すバーストモードアクセスを実行する。
る半導体メモリ装置１００のブロック図である。半導体
メモリ装置１００は、バーストモードのとき、任意のア
ドレスから開始して任意の数のメモリセルのデータを読
み出すバーストモードアクセスを実行する。
【００１６】メモリ装置１００のメモリアレイ１１０
は、２つのメモリバンク、即ち右側メモリバンク１１０
Ｒと左側メモリバンク１１０Ｌに分かれている。左側メ
モリバンク１１０Ｌは、メモリ装置１００に提供される
入出力ピン（不図示）に各々対応する複数のグループに
分かれている。同様に、右側メモリバンク１１０Ｒは、
該入出力ピンに各々対応する複数のグループに分かれて
いる。
は、２つのメモリバンク、即ち右側メモリバンク１１０
Ｒと左側メモリバンク１１０Ｌに分かれている。左側メ
モリバンク１１０Ｌは、メモリ装置１００に提供される
入出力ピン（不図示）に各々対応する複数のグループに
分かれている。同様に、右側メモリバンク１１０Ｒは、
該入出力ピンに各々対応する複数のグループに分かれて
いる。
【００１７】図２において、例えば、各メモリバンク１
１０Ｌ及び１１０Ｒが２０４８本のヒットライン（２Ｋ
本のビットライン）を有し、半導体メモリ装置１００が
１６個の入出力ピンを有すると仮定する。各メモリバン
ク１１０Ｌ及び１１０Ｒは、図２に示されたように、各
々３２本のビットラインを有する１６個のグループに分
かれている。
１０Ｌ及び１１０Ｒが２０４８本のヒットライン（２Ｋ
本のビットライン）を有し、半導体メモリ装置１００が
１６個の入出力ピンを有すると仮定する。各メモリバン
ク１１０Ｌ及び１１０Ｒは、図２に示されたように、各
々３２本のビットラインを有する１６個のグループに分
かれている。
【００１８】図１には示されていないが、各メモリバン
ク１１０Ｌ及び１１０Ｒは、複数のビットラインと複数
のワードラインで構成されるマトリッス上に配列される
複数のメモリセルを有し、各メモリセルは、マルチレベ
ルデータ、例えば２ビットデータを保持することができ
る。マルチレベルメモリ装置の例は、“ＡＰＰＡＲＡＴ
ＵＳ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＲＥＡＤＩＮＧ
ＭＵＬＴＩ−ＬＥＶＥＬ ＤＡＴＡ ＳＴＯＲＥＤ
ＩＮ Ａ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲ
Ｙ”というタイトルで米国特許第５、４５７、６５０号
に、“ＭＵＬＴＩ−ＳＴＡＴＥ ＮＯＮ−ＶＯＬＡＴＡ
ＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ
ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＤＲＩＶＩＮＧ ＴＨ
Ｅ ＳＡＭＥ”というタイトルで米国特許第５、７６
８、１８８号に各々掲載されている。
ク１１０Ｌ及び１１０Ｒは、複数のビットラインと複数
のワードラインで構成されるマトリッス上に配列される
複数のメモリセルを有し、各メモリセルは、マルチレベ
ルデータ、例えば２ビットデータを保持することができ
る。マルチレベルメモリ装置の例は、“ＡＰＰＡＲＡＴ
ＵＳ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＲＥＡＤＩＮＧ
ＭＵＬＴＩ−ＬＥＶＥＬ ＤＡＴＡ ＳＴＯＲＥＤ
ＩＮ Ａ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲ
Ｙ”というタイトルで米国特許第５、４５７、６５０号
に、“ＭＵＬＴＩ−ＳＴＡＴＥ ＮＯＮ−ＶＯＬＡＴＡ
ＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ
ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＤＲＩＶＩＮＧ ＴＨ
Ｅ ＳＡＭＥ”というタイトルで米国特許第５、７６
８、１８８号に各々掲載されている。
【００１９】図１において、バッファ回路１２０（以
後、“ＡＬＥＬ／ＡＬＥＨバッファ”という）は、外部
から提供される制御信号ＸＡＬＥＨ及びＸＡＬＥＬに従
って、ロー及びハイ・アドレスラッチイネーブル信号Ａ
ＬＥＬ及びＡＬＥＨを発生する。さらに、ＡＬＥＬ／Ａ
ＬＥＨバッファ１２０は、ローアドレスラッチイネーブ
ル信号ＡＬＥＬが論理的ハイレベルから論理的ローレベ
ルに遷移するとき、アドレスロード信号ＡＤＬＯＡＤを
生成する。
後、“ＡＬＥＬ／ＡＬＥＨバッファ”という）は、外部
から提供される制御信号ＸＡＬＥＨ及びＸＡＬＥＬに従
って、ロー及びハイ・アドレスラッチイネーブル信号Ａ
ＬＥＬ及びＡＬＥＨを発生する。さらに、ＡＬＥＬ／Ａ
ＬＥＨバッファ１２０は、ローアドレスラッチイネーブ
ル信号ＡＬＥＬが論理的ハイレベルから論理的ローレベ
ルに遷移するとき、アドレスロード信号ＡＤＬＯＡＤを
生成する。
【００２０】アドレスバッファ回路１４０は、ロー及び
ハイ・アドレスラッチイネーブル信号ＡＬＥＬ及びＡＬ
ＥＨに応じて、外部からロー及びハイ・アドレスビット
信号を取り込んで、第１乃至第４アドレスビット信号を
出力する。例えば、信号ＡＬＥＬ及びＡＬＥＨがハイで
あるとき、ロー・アドレスビット信号がアドレスバッフ
ァ回路１４０にラッチされ、ロー・アドレスラッチイネ
ーブル信号ＡＬＥＬがハイであり、ハイ・アドレスラッ
チイネーブル信号ＡＬＥＨがローであるとき、ハイ・ア
ドレスビット信号がアドレスバッファ１４０にラッチさ
れる。
ハイ・アドレスラッチイネーブル信号ＡＬＥＬ及びＡＬ
ＥＨに応じて、外部からロー及びハイ・アドレスビット
信号を取り込んで、第１乃至第４アドレスビット信号を
出力する。例えば、信号ＡＬＥＬ及びＡＬＥＨがハイで
あるとき、ロー・アドレスビット信号がアドレスバッフ
ァ回路１４０にラッチされ、ロー・アドレスラッチイネ
ーブル信号ＡＬＥＬがハイであり、ハイ・アドレスラッ
チイネーブル信号ＡＬＥＨがローであるとき、ハイ・ア
ドレスビット信号がアドレスバッファ１４０にラッチさ
れる。
【００２１】この実施形態において、第１アドレスビッ
ト信号は、Ａ１〜Ａ４に対応し、第２アドレスビット信
号は、Ａ５〜Ａ９に対応し、第３アドレスビット信号
は、Ａ１０〜Ａ２４に対応し、第４アドレスビット信号
は、Ａ２５〜Ａ２８に対応する。
ト信号は、Ａ１〜Ａ４に対応し、第２アドレスビット信
号は、Ａ５〜Ａ９に対応し、第３アドレスビット信号
は、Ａ１０〜Ａ２４に対応し、第４アドレスビット信号
は、Ａ２５〜Ａ２８に対応する。
【００２２】半導体メモリ装置１００は、チップイネー
ブルバッファ（ｃｈｉｐ ｅｎａｂｌｅ ｂｕｆｆｅ
ｒ、以下“ＣＥバッファ”という）１８０からのチップ
イネーブル信号ＣＥｂ、ローアドレスラッチイネーブル
信号ＡＬＥＬ及び第４アドレスビット信号Ａ２５〜Ａ２
８に応じて、チップ活性化信号ＳＴＢを生成するチップ
イネーブル検出器１６０を含む。
ブルバッファ（ｃｈｉｐ ｅｎａｂｌｅ ｂｕｆｆｅ
ｒ、以下“ＣＥバッファ”という）１８０からのチップ
イネーブル信号ＣＥｂ、ローアドレスラッチイネーブル
信号ＡＬＥＬ及び第４アドレスビット信号Ａ２５〜Ａ２
８に応じて、チップ活性化信号ＳＴＢを生成するチップ
イネーブル検出器１６０を含む。
【００２３】バッファ回路２００（以下、“ＲＥバッフ
ァ”という）は、外部から提供される読出しイネーブル
信号ＲＥｂを取り込む。読み出しイネーブル信号ＲＥｂ
は、半導体メモリ装置１００でクロック信号、及び半導
体メモリ装置１００と外部との間の同期信号として使用
される。
ァ”という）は、外部から提供される読出しイネーブル
信号ＲＥｂを取り込む。読み出しイネーブル信号ＲＥｂ
は、半導体メモリ装置１００でクロック信号、及び半導
体メモリ装置１００と外部との間の同期信号として使用
される。
【００２４】メモリバンク１１０Ｌ及び１１０Ｒから
は、互いに独立してデータが読み出される。そのため、
各メモリバンクは、列（Ｘ）−デコーダ及び行（Ｙ）−
デコーダ、Ｙ−カウンタ、Ｙ−パスゲート回路、感知増
幅器及びデータレジスタを有する。
は、互いに独立してデータが読み出される。そのため、
各メモリバンクは、列（Ｘ）−デコーダ及び行（Ｙ）−
デコーダ、Ｙ−カウンタ、Ｙ−パスゲート回路、感知増
幅器及びデータレジスタを有する。
【００２５】左側メモリバンク１１０Ｌは、Ｘ−デコー
ダ２１０Ｌ、Ｙ−デコーダ２２０Ｌ、Ｙ−カウンタ２３
０Ｌ、Ｙ−パスゲート回路２４０Ｌ、感知増幅器回路２
５０Ｌ、及びデーダレジスタ２６０Ｌを有する。右側メ
モリバンク１１０Ｒは、Ｙ−デコーダ２１０Ｒ、Ｙ−デ
コーダ２２０Ｒ、Ｙ−カウンタ２３０Ｒ、Ｙ−パスゲー
ト回路２４０Ｒ、感知増幅器回路２５０Ｒ、及びデータ
レジスタ２６０Ｒを有する。
ダ２１０Ｌ、Ｙ−デコーダ２２０Ｌ、Ｙ−カウンタ２３
０Ｌ、Ｙ−パスゲート回路２４０Ｌ、感知増幅器回路２
５０Ｌ、及びデーダレジスタ２６０Ｌを有する。右側メ
モリバンク１１０Ｒは、Ｙ−デコーダ２１０Ｒ、Ｙ−デ
コーダ２２０Ｒ、Ｙ−カウンタ２３０Ｒ、Ｙ−パスゲー
ト回路２４０Ｒ、感知増幅器回路２５０Ｒ、及びデータ
レジスタ２６０Ｒを有する。
【００２６】この実施の形態において、Ｙ−デコーダ２
２０Ｌ及び２２０Ｒ、Ｙ−カウンタ２３０Ｌ及び２３０
Ｒ、Ｙ−パスゲート回路２４０Ｌ及び２４０Ｒ、感知増
幅器回路２５０Ｌ及び２５０Ｒ、並びにデータレジスタ
２６０Ｌ及び２６０Ｒは、データ読出し回路（ｄａｔａ
ｒｅａｄｉｎｇ ｃｉｒｃｕｉｔ）を構成する。
２０Ｌ及び２２０Ｒ、Ｙ−カウンタ２３０Ｌ及び２３０
Ｒ、Ｙ−パスゲート回路２４０Ｌ及び２４０Ｒ、感知増
幅器回路２５０Ｌ及び２５０Ｒ、並びにデータレジスタ
２６０Ｌ及び２６０Ｒは、データ読出し回路（ｄａｔａ
ｒｅａｄｉｎｇ ｃｉｒｃｕｉｔ）を構成する。
【００２７】図１に示す半導体メモリ装置において、ア
ドレスロード信号ＡＤＬＯＡＤがパルス状に遷移すると
き（列アドレスラッチイネーブル信号ＡＬＥＬが高から
低に遷移するとき）、カウンタ２９０は、第１アドレス
ビット信号Ａ１〜Ａ４を取り込み、Ｙ−カウンタ２３０
Ｌ及び２３０Ｒは、第２アドレスビット信号Ａ５〜Ａ９
を各々取り込む。
ドレスロード信号ＡＤＬＯＡＤがパルス状に遷移すると
き（列アドレスラッチイネーブル信号ＡＬＥＬが高から
低に遷移するとき）、カウンタ２９０は、第１アドレス
ビット信号Ａ１〜Ａ４を取り込み、Ｙ−カウンタ２３０
Ｌ及び２３０Ｒは、第２アドレスビット信号Ａ５〜Ａ９
を各々取り込む。
【００２８】カウンタ２９０は、バーストモードアクセ
スの間、ＲＥバッファ２００から供給される読出しイネ
ーブル信号（又は読出しイネーブルクロック信号）ＲＥ
ｂに応じて、第１アドレスビット信号Ａ１〜Ａ４が示す
アドレスを順次カウントアップする。
スの間、ＲＥバッファ２００から供給される読出しイネ
ーブル信号（又は読出しイネーブルクロック信号）ＲＥ
ｂに応じて、第１アドレスビット信号Ａ１〜Ａ４が示す
アドレスを順次カウントアップする。
【００２９】カウンタ２３０Ｌは、データ感知制御回路
３１０から供給される信号ＹＣＮＴＬがパルス状に遷移
する都度、カウンタ２３０Ｌ内に保持されているアドレ
スビット信号を、読出しイネーブル信号ＲＥｂに同期し
て、カウントアップする。同様に、カウンタ２３０Ｒ
は、データ感知制御信号３１０から供給される信号ＹＣ
ＮＴＲがパルス状に遷移する都度、カウンタ２３０Ｒ内
に保持されているアドレスビット信号を、読出しイネー
ブル信号ＲＥｂに同期して、カウントアップする。
３１０から供給される信号ＹＣＮＴＬがパルス状に遷移
する都度、カウンタ２３０Ｌ内に保持されているアドレ
スビット信号を、読出しイネーブル信号ＲＥｂに同期し
て、カウントアップする。同様に、カウンタ２３０Ｒ
は、データ感知制御信号３１０から供給される信号ＹＣ
ＮＴＲがパルス状に遷移する都度、カウンタ２３０Ｒ内
に保持されているアドレスビット信号を、読出しイネー
ブル信号ＲＥｂに同期して、カウントアップする。
【００３０】図１に示したように、半導体メモリ装置１
００は、データ感知制御回路３１０から出力される信号
ＢＮＫＳ＿Ｌ、ＢＮＫＳ＿Ｒ、及びＳＴＧｉ（ｉ＝１、
２、３）に応じてワードライン電圧ＶＰＬ及びＶＰＲを
発生するワードライン制御回路３２０を含む。ワードラ
イン電圧ＶＰＬ及びＶＰＲの各々は、例えば、前述の米
国特許に開示されているように、データ感知動作の間、
電圧レベルが順次変更される。
００は、データ感知制御回路３１０から出力される信号
ＢＮＫＳ＿Ｌ、ＢＮＫＳ＿Ｒ、及びＳＴＧｉ（ｉ＝１、
２、３）に応じてワードライン電圧ＶＰＬ及びＶＰＲを
発生するワードライン制御回路３２０を含む。ワードラ
イン電圧ＶＰＬ及びＶＰＲの各々は、例えば、前述の米
国特許に開示されているように、データ感知動作の間、
電圧レベルが順次変更される。
【００３１】例えば、メモリセルが２ビットデータ（例
えば、“００”、“０１”、“１０”、及び“１１”の
うち、１つ）を保持する場合は、データ感知動作は、第
１、第２、及び第３感知期間を含み、各感知期間におい
て、選択されたワードラインに対して異なるワードライ
ン電圧レベルを順次印加することによって完了する。各
感知期間は、ビットラインプレチャージ、感知及びビッ
トラインディスチャージの一連の動作からなる。
えば、“００”、“０１”、“１０”、及び“１１”の
うち、１つ）を保持する場合は、データ感知動作は、第
１、第２、及び第３感知期間を含み、各感知期間におい
て、選択されたワードラインに対して異なるワードライ
ン電圧レベルを順次印加することによって完了する。各
感知期間は、ビットラインプレチャージ、感知及びビッ
トラインディスチャージの一連の動作からなる。
【００３２】左側メモリバンク１１０Ｌが選択されると
き、メモリバンクの複数のワードラインのうち１つのワ
ードラインがＸ−デコーダ２１０Ｌ及びＸ−プレデコー
ダ３００によって選択される。そして、Ｘ−デコーダ２
１０Ｌは、選択されたワードラインをワードライン電圧
ＶＰＬになるように駆動する。同様に、右側メモリバン
ク１１０Ｒが選択されるとき、メモリバンクの複数のワ
ードラインのうち１つのワードラインがＸ−デコーダ２
１０Ｒ及びＸ−プレデコーダ３００によって選択され
る。そして、Ｘ−デコーダ２１０Ｒは、選択されたワー
ドラインをワードライン電圧ＶＰＲになるように駆動す
る。
き、メモリバンクの複数のワードラインのうち１つのワ
ードラインがＸ−デコーダ２１０Ｌ及びＸ−プレデコー
ダ３００によって選択される。そして、Ｘ−デコーダ２
１０Ｌは、選択されたワードラインをワードライン電圧
ＶＰＬになるように駆動する。同様に、右側メモリバン
ク１１０Ｒが選択されるとき、メモリバンクの複数のワ
ードラインのうち１つのワードラインがＸ−デコーダ２
１０Ｒ及びＸ−プレデコーダ３００によって選択され
る。そして、Ｘ−デコーダ２１０Ｒは、選択されたワー
ドラインをワードライン電圧ＶＰＲになるように駆動す
る。
【００３３】図２において、メモリバンク１１０Ｌ及び
１１０Ｒの各グループは、各々３２本のビットラインを
有する４つのサブグループＳＧ１〜ＳＧ４に分かれる１
２８本のビットラインを有する。Ｙ−パスゲート回路２
４０Ｌ／２４０Ｒは、対応するＹ−デコーダから供給さ
れる出力（デコーディングされた行選択信号）に応じて
各サブグループＳＧ１〜ＳＧ４の３２本のビットライン
のうち１本のビットラインを選択する。
１１０Ｒの各グループは、各々３２本のビットラインを
有する４つのサブグループＳＧ１〜ＳＧ４に分かれる１
２８本のビットラインを有する。Ｙ−パスゲート回路２
４０Ｌ／２４０Ｒは、対応するＹ−デコーダから供給さ
れる出力（デコーディングされた行選択信号）に応じて
各サブグループＳＧ１〜ＳＧ４の３２本のビットライン
のうち１本のビットラインを選択する。
【００３４】１つのグループに対応する４つの感知増幅
器は、データ感知制御回路３１０から供給される感知制
御信号に応じて、選択されたメモリセルのマルチレベル
データ（２ビットデータ）を感知する。次いで、対応す
るデータレジスタは、１つの感知増幅器当たり２つのデ
ータラッチを連結させる。、その結果、１つの感知増幅
器によって感知された２ビットデータが対応する２つの
データラッチに各々ラッチされる。各ラッチの内容は、
カウンタ２９０から提供される信号ＡＤＤ３及びＬＳＣ
０〜ＬＳＣ３の組み合わせに従って順次出力される。
器は、データ感知制御回路３１０から供給される感知制
御信号に応じて、選択されたメモリセルのマルチレベル
データ（２ビットデータ）を感知する。次いで、対応す
るデータレジスタは、１つの感知増幅器当たり２つのデ
ータラッチを連結させる。、その結果、１つの感知増幅
器によって感知された２ビットデータが対応する２つの
データラッチに各々ラッチされる。各ラッチの内容は、
カウンタ２９０から提供される信号ＡＤＤ３及びＬＳＣ
０〜ＬＳＣ３の組み合わせに従って順次出力される。
【００３５】例えば、アドレスビット信号ＡＤＤ３がロ
ーであるときは、各感知増幅器に対応する２つのデータ
ラッチのうち左側のデータラッチが各々選択され、信号
ＬＳＣ０〜ＬＳＣ３が順次活性化されることに応じて左
側データラッチの内容が読出しイネーブル信号ＲＥｂに
同期して図１の入出力バッファ３３０を通して外部に順
次出力される。同様に、アドレスビット信号ＡＤＤ３が
ハイであるときは、各感知増幅器に対応する２つのデー
タラッチのうち右側データラッチが各々選択され、信号
ＬＳＣ０〜ＬＳＣ３が順次活性化されること応じて右側
データラッチの内容が読出しイネーブル信号ＲＥｂに同
期して入出力バッファ３３０を通して外部に順次出力さ
れる。
ーであるときは、各感知増幅器に対応する２つのデータ
ラッチのうち左側のデータラッチが各々選択され、信号
ＬＳＣ０〜ＬＳＣ３が順次活性化されることに応じて左
側データラッチの内容が読出しイネーブル信号ＲＥｂに
同期して図１の入出力バッファ３３０を通して外部に順
次出力される。同様に、アドレスビット信号ＡＤＤ３が
ハイであるときは、各感知増幅器に対応する２つのデー
タラッチのうち右側データラッチが各々選択され、信号
ＬＳＣ０〜ＬＳＣ３が順次活性化されること応じて右側
データラッチの内容が読出しイネーブル信号ＲＥｂに同
期して入出力バッファ３３０を通して外部に順次出力さ
れる。
【００３６】信号ＬＳＣ０〜ＬＳＣ３は、カウンタ２９
０からのアドレスビット信号ＡＤＤ１〜ＡＤＤ２をデコ
ーディングした信号である。バーストモードアクセス方
式は、例えば、ＲＯＭやＲＡＭのような種類のメモリ装
置で使用され得る。
０からのアドレスビット信号ＡＤＤ１〜ＡＤＤ２をデコ
ーディングした信号である。バーストモードアクセス方
式は、例えば、ＲＯＭやＲＡＭのような種類のメモリ装
置で使用され得る。
【００３７】
【実施例】（第１の実施例）本発明の望ましい第１の実
施例に係るデータ感知制御回路３１０のブロック図が図
３に示されている。図３に示されたように、この実施例
のデータ感知制御回路３１０は、アドレス遷移検出部４
１０、感知開始信号発生部４２０、クロックコントロー
ラ４３０、クロック発生部４４０、感知制御信号発生器
４５０、感知期間検出器４６０、及び感知期間信号発生
器４９０を含む。
施例に係るデータ感知制御回路３１０のブロック図が図
３に示されている。図３に示されたように、この実施例
のデータ感知制御回路３１０は、アドレス遷移検出部４
１０、感知開始信号発生部４２０、クロックコントロー
ラ４３０、クロック発生部４４０、感知制御信号発生器
４５０、感知期間検出器４６０、及び感知期間信号発生
器４９０を含む。
【００３８】図３に示すデータ感知制御回路３１０にお
いて、アドレス遷移検出部４１０は、カウンタ２９０か
らのアドレスビット信号ＡＤＤ４（バンク選択のために
使用される）を受け入れ、アドレスビット信号ＡＤＤ４
が遷移するとき、第１又は第２アドレス遷移検出信号Ｙ
ＣＮＴＬ又はＹＣＮＴＲを生成する。図１に示されたよ
うに、アドレスビット信号ＡＤＤ４は、読出しイネーブ
ル信号ＲＥｂに同期してカウンタ２９０で生成される。
いて、アドレス遷移検出部４１０は、カウンタ２９０か
らのアドレスビット信号ＡＤＤ４（バンク選択のために
使用される）を受け入れ、アドレスビット信号ＡＤＤ４
が遷移するとき、第１又は第２アドレス遷移検出信号Ｙ
ＣＮＴＬ又はＹＣＮＴＲを生成する。図１に示されたよ
うに、アドレスビット信号ＡＤＤ４は、読出しイネーブ
ル信号ＲＥｂに同期してカウンタ２９０で生成される。
【００３９】アドレス遷移検出部４１０は、上昇エッジ
検出器４１１及び下降エッジ検出器４１２を含む。上昇
エッジ検出器４１１は、アドレスビット信号ＡＤＤ４を
受け入れ、信号ＡＤＤ４が論理ローレベルから論理ハイ
レベルに遷移するとき、パルス状に遷移する第１アドレ
ス遷移検出信号ＹＣＮＴＬを生成する。下降エッジ検出
器４１２は、アドレスビット信号ＡＤＤ４を受け入れ、
信号ＡＤＤ４が論理ハイレベルから論理ローレベルに遷
移すると、パルス状に遷移する第２アドレス遷移検出信
号ＹＣＮＴＲを生成する。
検出器４１１及び下降エッジ検出器４１２を含む。上昇
エッジ検出器４１１は、アドレスビット信号ＡＤＤ４を
受け入れ、信号ＡＤＤ４が論理ローレベルから論理ハイ
レベルに遷移するとき、パルス状に遷移する第１アドレ
ス遷移検出信号ＹＣＮＴＬを生成する。下降エッジ検出
器４１２は、アドレスビット信号ＡＤＤ４を受け入れ、
信号ＡＤＤ４が論理ハイレベルから論理ローレベルに遷
移すると、パルス状に遷移する第２アドレス遷移検出信
号ＹＣＮＴＲを生成する。
【００４０】第１アドレス遷移検出信号ＹＣＮＴＬがパ
ルス状に遷移するとき（例えば、左側メモリバンク１１
０Ｌが選択されるとき）、Ｙ−カウンタ２３０Ｌは、カ
ウントアップ動作を行う。そして、第２アドレス遷移検
出信号ＹＣＮＴＲがパルス状に遷移するとき（例えば、
右側メモリバンク１１０Ｒが選択されるとき）、Ｙ−カ
ウンタ２３０Ｒは、カウントアップ動作を行う。
ルス状に遷移するとき（例えば、左側メモリバンク１１
０Ｌが選択されるとき）、Ｙ−カウンタ２３０Ｌは、カ
ウントアップ動作を行う。そして、第２アドレス遷移検
出信号ＹＣＮＴＲがパルス状に遷移するとき（例えば、
右側メモリバンク１１０Ｒが選択されるとき）、Ｙ−カ
ウンタ２３０Ｒは、カウントアップ動作を行う。
【００４１】感知開始信号発生部４２０は、チップ活性
化信号ＳＴＢ並びに第１及び第２アドレス遷移検出信号
ＹＣＮＴＬ及びＹＣＮＴＲに応じて、感知開始信号ＰＳ
ＴＡＲＴを生成する。感知開始信号発生部４２０は、パ
ルス発生器４２１及び遅延回路４２２を含む。パルス発
生器４２１は、チップ活性化信号ＳＴＢが論理ハイレベ
ルから論理ローレベルに遷移するとき、又は、第１及び
第２アドレス遷移検出信号ＹＣＮＴＬ及びＹＣＮＴＲの
うちの１つがパルス状に遷移するとき、論理ハイレベル
のパルス信号ＳＰを生成する。
化信号ＳＴＢ並びに第１及び第２アドレス遷移検出信号
ＹＣＮＴＬ及びＹＣＮＴＲに応じて、感知開始信号ＰＳ
ＴＡＲＴを生成する。感知開始信号発生部４２０は、パ
ルス発生器４２１及び遅延回路４２２を含む。パルス発
生器４２１は、チップ活性化信号ＳＴＢが論理ハイレベ
ルから論理ローレベルに遷移するとき、又は、第１及び
第２アドレス遷移検出信号ＹＣＮＴＬ及びＹＣＮＴＲの
うちの１つがパルス状に遷移するとき、論理ハイレベル
のパルス信号ＳＰを生成する。
【００４２】遅延回路４２２は、パルス信号ＳＰを受け
入れ、パルス信号ＳＰの下降エッジを所定時間（例えば
１００ｎｓ）遅延させる。これはＹ−カウンタ設定時間
（選択されたメモリバンクに対応する）センシングと関
連する各種の回路に対するレベル設定時間等を保障する
ためのである。
入れ、パルス信号ＳＰの下降エッジを所定時間（例えば
１００ｎｓ）遅延させる。これはＹ−カウンタ設定時間
（選択されたメモリバンクに対応する）センシングと関
連する各種の回路に対するレベル設定時間等を保障する
ためのである。
【００４３】続いて、クロックコントローラ４３０は、
感知開始信号ＰＳＴＡＲＴ及び感知期間検出器４６０か
ら出力される感知期間検出信号ＳＰＤＥＴに応じてクロ
ック制御信号ＣＮＴＬを発生する。クロックコントロー
ラ４３０は、感知開始信号ＰＳＴＡＲＴが論理ハイレベ
ルから論理ローレベルに遷移した後に、信号ＳＰＤＥＴ
が活性化されている間、クロック制御信号ＣＮＴＬをロ
ジックハイレベルに活性化させる。
感知開始信号ＰＳＴＡＲＴ及び感知期間検出器４６０か
ら出力される感知期間検出信号ＳＰＤＥＴに応じてクロ
ック制御信号ＣＮＴＬを発生する。クロックコントロー
ラ４３０は、感知開始信号ＰＳＴＡＲＴが論理ハイレベ
ルから論理ローレベルに遷移した後に、信号ＳＰＤＥＴ
が活性化されている間、クロック制御信号ＣＮＴＬをロ
ジックハイレベルに活性化させる。
【００４４】クロック発生部４４０は、発振器４４１及
びカウンタ回路４４２を含み、クロック制御信号ＣＮＴ
Ｌに応じて複数のクロック信号ＰＦｉ（ｉ＝１〜５）を
生成する。発振器４４１は、クロック制御信号ＣＮＴＬ
に応じて矩形波状の発振信号ＯＳＣを発生する回路であ
って、例えば、この分野によく知られたリン発振器で構
成される。カウンタ回路４４２は、発振信号ＯＳＣに応
じてクロック信号ＰＦｉを生成する。
びカウンタ回路４４２を含み、クロック制御信号ＣＮＴ
Ｌに応じて複数のクロック信号ＰＦｉ（ｉ＝１〜５）を
生成する。発振器４４１は、クロック制御信号ＣＮＴＬ
に応じて矩形波状の発振信号ＯＳＣを発生する回路であ
って、例えば、この分野によく知られたリン発振器で構
成される。カウンタ回路４４２は、発振信号ＯＳＣに応
じてクロック信号ＰＦｉを生成する。
【００４５】ここで、クロック信号が第１〜第３クロッ
ク信号ＰＦ０〜ＰＦ２を含むと仮定すると、第１クロッ
ク信号ＰＦ０は、第２クロック信号ＰＦ１の１／２周期
を有し、第２クロック信号ＰＦ１は、第３クロック信号
ＰＦ２の１／２周期を有する。そして、カウンタ回路４
４２は、クロック制御信号ＣＮＴＬによって初期化され
る。
ク信号ＰＦ０〜ＰＦ２を含むと仮定すると、第１クロッ
ク信号ＰＦ０は、第２クロック信号ＰＦ１の１／２周期
を有し、第２クロック信号ＰＦ１は、第３クロック信号
ＰＦ２の１／２周期を有する。そして、カウンタ回路４
４２は、クロック制御信号ＣＮＴＬによって初期化され
る。
【００４６】ついで、感知制御信号発生器４５０は、ク
ロック発生部４４０から出力されるクロック信号ＰＦｉ
に応じて、発振信号ＯＳＣに同期した感知制御信号ＰＲ
Ｅ＜０〜２＞、ＳＥＮ＜０〜２＞、及びＤＩＳ＜０〜２
＞を生成する。
ロック発生部４４０から出力されるクロック信号ＰＦｉ
に応じて、発振信号ＯＳＣに同期した感知制御信号ＰＲ
Ｅ＜０〜２＞、ＳＥＮ＜０〜２＞、及びＤＩＳ＜０〜２
＞を生成する。
【００４７】感知期間信号発生器４９０は、感知制御信
号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、及びＤＩＳ＜
０〜２＞に応じて、第１乃至第３感知期間信号ＳＴＧ
１、ＳＴＧ２、及びＳＴＧ３を発生する。第１感知期間
信号ＳＴＧ１は、データ感知動作の第１感知期間に対応
し、第２感知期間信号ＳＴＧ２は、データ感知動作の第
２感知期間に対応し、第３感知期間信号ＳＴＧ３は、デ
ータ感知動作の第３感知期間に対応する。
号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、及びＤＩＳ＜
０〜２＞に応じて、第１乃至第３感知期間信号ＳＴＧ
１、ＳＴＧ２、及びＳＴＧ３を発生する。第１感知期間
信号ＳＴＧ１は、データ感知動作の第１感知期間に対応
し、第２感知期間信号ＳＴＧ２は、データ感知動作の第
２感知期間に対応し、第３感知期間信号ＳＴＧ３は、デ
ータ感知動作の第３感知期間に対応する。
【００４８】この実施形態において、信号ＰＲＥ＜０〜
２＞は、各感知期間のビットラインプリチャージ時間を
定義する。詳しくは、信号ＰＲＥ０は、第１感知期間の
間に活性化され、信号ＰＲＥ１は、第２感知期間の間に
活性化され、信号ＰＲＥ２は、第３感知期間の間に活性
化される。信号ＳＥＮ＜０〜２＞は、各感知期間の感知
時間を定義する。詳しく、信号ＳＥＮ０は、第１感知期
間の間に活性化され、信号ＳＥＮ１は、第２感知期間の
間に活性化され、信号ＳＥＮ２は、第３感知期間の間に
活性化される。信号ＤＩＳ＜０〜２＞は、各感知期間の
ビットラインディスチャージ時間を定義する。詳しく、
信号ＤＩＳ０は、第１感知期間の間に活性化され、信号
ＤＩＳ１は、第２感知期間の間に活性化され、信号ＤＩ
Ｓ２は、第３感知期間の間に活性される。
２＞は、各感知期間のビットラインプリチャージ時間を
定義する。詳しくは、信号ＰＲＥ０は、第１感知期間の
間に活性化され、信号ＰＲＥ１は、第２感知期間の間に
活性化され、信号ＰＲＥ２は、第３感知期間の間に活性
化される。信号ＳＥＮ＜０〜２＞は、各感知期間の感知
時間を定義する。詳しく、信号ＳＥＮ０は、第１感知期
間の間に活性化され、信号ＳＥＮ１は、第２感知期間の
間に活性化され、信号ＳＥＮ２は、第３感知期間の間に
活性化される。信号ＤＩＳ＜０〜２＞は、各感知期間の
ビットラインディスチャージ時間を定義する。詳しく、
信号ＤＩＳ０は、第１感知期間の間に活性化され、信号
ＤＩＳ１は、第２感知期間の間に活性化され、信号ＤＩ
Ｓ２は、第３感知期間の間に活性される。
【００４９】感知期間検出器４６０は、感知開始信号Ｐ
ＳＴＡＲＴに応じてデータ感知動作の期間を示す感知期
間検出信号ＳＰＤＥＴを論理ハイレベルに活性化させ
る。感知期間検出器４６０は、クロック信号ＰＦｉを受
け入れ、データ感知動作の終了を検出し、データ感知動
作が終了したとき、感知期間検出信号ＳＰＤＥＴを非活
性化させる。
ＳＴＡＲＴに応じてデータ感知動作の期間を示す感知期
間検出信号ＳＰＤＥＴを論理ハイレベルに活性化させ
る。感知期間検出器４６０は、クロック信号ＰＦｉを受
け入れ、データ感知動作の終了を検出し、データ感知動
作が終了したとき、感知期間検出信号ＳＰＤＥＴを非活
性化させる。
【００５０】チップ活性化信号ＳＴＢがローになると
き、感知開始信号発生部４２０は、感知開始信号ＰＳＴ
ＡＲＴを生成する。これにより、感知期間検出器４６０
が感知期間検出信号ＳＰＤＥＴを活性化させる。クロッ
クコントローラ４３０は、感知開始信号ＰＳＴＡＲＴが
ハイからローに遷移するとき、クロック制御信号ＣＮＴ
Ｌを生成し、これに応じて、クロック発生部４４０は、
クロック信号ＰＦｉを発生する。
き、感知開始信号発生部４２０は、感知開始信号ＰＳＴ
ＡＲＴを生成する。これにより、感知期間検出器４６０
が感知期間検出信号ＳＰＤＥＴを活性化させる。クロッ
クコントローラ４３０は、感知開始信号ＰＳＴＡＲＴが
ハイからローに遷移するとき、クロック制御信号ＣＮＴ
Ｌを生成し、これに応じて、クロック発生部４４０は、
クロック信号ＰＦｉを発生する。
【００５１】感知制御信号発生器４５０がクロック信号
ＰＦｉに応じて感知制御信号を生成することによって、
図１の感知増幅器回路２５０Ｌ／２５０Ｒはデータ感知
動作を開始する。以後、感知期間検出器４６０は、デー
タ感知動作の終了を検出したとき、感知期間検出信号Ｓ
ＰＤＥＴを非活性化させる。信号ＳＰＤＥＴが非活性化
されるとき、クロックコントローラ４３０から出力され
るクロック制御信号ＣＮＴＬはローになる。これは、ク
ロック発生部４４０によるクロック信号ＰＦｉの生成中
止させる。即ち、これによりデータ感知動作が完了す
る。
ＰＦｉに応じて感知制御信号を生成することによって、
図１の感知増幅器回路２５０Ｌ／２５０Ｒはデータ感知
動作を開始する。以後、感知期間検出器４６０は、デー
タ感知動作の終了を検出したとき、感知期間検出信号Ｓ
ＰＤＥＴを非活性化させる。信号ＳＰＤＥＴが非活性化
されるとき、クロックコントローラ４３０から出力され
るクロック制御信号ＣＮＴＬはローになる。これは、ク
ロック発生部４４０によるクロック信号ＰＦｉの生成中
止させる。即ち、これによりデータ感知動作が完了す
る。
【００５２】ここで、第１又は第２アドレス遷移検出信
号ＹＣＮＴＬ又はＹＣＮＴＲがパルス状に遷移する場合
は、感知開始信号ＰＳＴＡＲＴがパルス状に遷移する。
次の連続的な動作は、前述の内容と同一であるから、説
明は略する。
号ＹＣＮＴＬ又はＹＣＮＴＲがパルス状に遷移する場合
は、感知開始信号ＰＳＴＡＲＴがパルス状に遷移する。
次の連続的な動作は、前述の内容と同一であるから、説
明は略する。
【００５３】図３に示されたように、データ感知制御回
路３１０は、レイテンシ信号発生器４７０及びバンク選
択信号発生器４８０を含む。レイテンシ信号発生器４７
０は、読出しイネーブル信号ＲＥｂ、チップ活性化信号
ＳＴＢ、及びアドレスロード信号ＡＤＬＯＡＤに応じて
レイテンシ信号Ｔ＿１ｓｔを生成する。レイテンシ信号
Ｔ＿１ｓｔは、メモリバンク１１０Ｌ及び１１０Ｒが同
時に読み出される時間を定義する。これを詳細に説明す
る。
路３１０は、レイテンシ信号発生器４７０及びバンク選
択信号発生器４８０を含む。レイテンシ信号発生器４７
０は、読出しイネーブル信号ＲＥｂ、チップ活性化信号
ＳＴＢ、及びアドレスロード信号ＡＤＬＯＡＤに応じて
レイテンシ信号Ｔ＿１ｓｔを生成する。レイテンシ信号
Ｔ＿１ｓｔは、メモリバンク１１０Ｌ及び１１０Ｒが同
時に読み出される時間を定義する。これを詳細に説明す
る。
【００５４】チップ活性化信号ＳＴＢがハイからローに
遷移し、信号ＡＤＬＯＡＤがパルス状に遷移すると、レ
イテンシ信号発生器４７０はレイテンシ信号Ｔ＿１ｓｔ
を論理ハイレベルに活性化させる。読出しイネーブル信
号Ｔ＿１ｓｔがハイからローに遷移すると、レイテンシ
信号発生器４７０は、レイテンシ信号Ｔ＿１ｓｔを論理
ローレベルに非活性化させる。
遷移し、信号ＡＤＬＯＡＤがパルス状に遷移すると、レ
イテンシ信号発生器４７０はレイテンシ信号Ｔ＿１ｓｔ
を論理ハイレベルに活性化させる。読出しイネーブル信
号Ｔ＿１ｓｔがハイからローに遷移すると、レイテンシ
信号発生器４７０は、レイテンシ信号Ｔ＿１ｓｔを論理
ローレベルに非活性化させる。
【００５５】バンク選択信号発生器４８０は、アドレス
ビット信号ＡＤＤ４及びレイテンシ信号Ｔ＿１ｓｔに応
じて第１及び第２バンク選択信号ＢＮＫＳ＿Ｌ及びＢＮ
ＫＳ＿Ｒを生成する。レイテンシ信号Ｔ＿１ｓｔが活性
化されている間、バンク選択信号発生器４８０は、アド
レスビット信号ＡＤＤ４と無関係に、第１及び第２バン
ク選択信号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒを活性化させ
る。これに応じて、図１のワードライン制御回路３２０
がメモリバンク１１０Ｌ及び１１０Ｒのためのワードラ
イン電圧ＶＰＬ及びＶＰＲを発生する。レイテンシ信号
Ｔ＿１ｓｔが非活性化されている間、バンク選択信号発
生器４８０は、アドレスビット信号ＡＤＤ４に応じて信
号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒのうちの１つの信号を
活性化させる。
ビット信号ＡＤＤ４及びレイテンシ信号Ｔ＿１ｓｔに応
じて第１及び第２バンク選択信号ＢＮＫＳ＿Ｌ及びＢＮ
ＫＳ＿Ｒを生成する。レイテンシ信号Ｔ＿１ｓｔが活性
化されている間、バンク選択信号発生器４８０は、アド
レスビット信号ＡＤＤ４と無関係に、第１及び第２バン
ク選択信号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒを活性化させ
る。これに応じて、図１のワードライン制御回路３２０
がメモリバンク１１０Ｌ及び１１０Ｒのためのワードラ
イン電圧ＶＰＬ及びＶＰＲを発生する。レイテンシ信号
Ｔ＿１ｓｔが非活性化されている間、バンク選択信号発
生器４８０は、アドレスビット信号ＡＤＤ４に応じて信
号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒのうちの１つの信号を
活性化させる。
【００５６】例えば、バンク選択のために使用される信
号ＡＤＤ４がローからハイに遷移すると、第１バンク選
択信号ＢＮＫＳ＿Ｌはハイに活性化され、これに応じ
て、ワードライン制御回路３２０は、左側メモリバンク
１１０Ｌのためのワードライン電圧ＶＰＬを発生する。
一方、信号ＡＤＤ４がハイからローに遷移すると、第２
バンク選択信号ＢＮＫＳ＿Ｒはハイに活性化され、これ
に応じて、ワードライン制御回路３２０は、右側メモリ
バンク１１０Ｒのためのワードライン電圧ＶＰＲを発生
する。
号ＡＤＤ４がローからハイに遷移すると、第１バンク選
択信号ＢＮＫＳ＿Ｌはハイに活性化され、これに応じ
て、ワードライン制御回路３２０は、左側メモリバンク
１１０Ｌのためのワードライン電圧ＶＰＬを発生する。
一方、信号ＡＤＤ４がハイからローに遷移すると、第２
バンク選択信号ＢＮＫＳ＿Ｒはハイに活性化され、これ
に応じて、ワードライン制御回路３２０は、右側メモリ
バンク１１０Ｒのためのワードライン電圧ＶＰＲを発生
する。
【００５７】即ち、メモリバンク１１０Ｌ及び１１０Ｒ
に対するデータ感知動作以後に、任意のメモリバンクに
対するデータ感知動作は、読出しイネーブル信号ＲＥｂ
に同期して生成されたアドレスビット信号ＡＤＤ４が遷
移した後に開始される。それ故、読出しイネーブル信号
ＲＥｂの遷移時点から発生するパワーノイズは、データ
感知動作に影響されず、その結果、安定した感知動作が
保障される。
に対するデータ感知動作以後に、任意のメモリバンクに
対するデータ感知動作は、読出しイネーブル信号ＲＥｂ
に同期して生成されたアドレスビット信号ＡＤＤ４が遷
移した後に開始される。それ故、読出しイネーブル信号
ＲＥｂの遷移時点から発生するパワーノイズは、データ
感知動作に影響されず、その結果、安定した感知動作が
保障される。
【００５８】図４は、本発明の第１の実施例に係るバー
ストモードアクセス動作を説明するためのタイミング図
である。
ストモードアクセス動作を説明するためのタイミング図
である。
【００５９】以下、本発明の第１の実施例に係るバース
トモードアクセス動作を説明する。ここでは、アドレス
バッファ回路１４０の出力は、外部アドレスの入力前に
ローに設定され、論理ローレベルのアドレスビット信号
ＡＤＤ４がアドレスバッファ回路１４０にラッチされて
いると仮定する。また、アドレスビット信号ＡＤＤ４が
ローであるとき、左側メモリバンク１１０Ｌが選択さ
れ、信号ＡＤＤ４がハイであるとき、右側メモリバンク
１１０Ｒが選択されると仮定する。
トモードアクセス動作を説明する。ここでは、アドレス
バッファ回路１４０の出力は、外部アドレスの入力前に
ローに設定され、論理ローレベルのアドレスビット信号
ＡＤＤ４がアドレスバッファ回路１４０にラッチされて
いると仮定する。また、アドレスビット信号ＡＤＤ４が
ローであるとき、左側メモリバンク１１０Ｌが選択さ
れ、信号ＡＤＤ４がハイであるとき、右側メモリバンク
１１０Ｒが選択されると仮定する。
【００６０】第１期間ｔ１では、ロー及びハイアドレス
ラッチイネーブル信号ＡＬＥＬ及びＡＬＥＨが共にハイ
になり、ローアドレスビット信号がアドレスバッファ回
路１４０にラッチされる。そして、ハイアドレスラッチ
イネーブル信号ＡＬＥＨがハイからローに遷移すると
き、ハイアドレスビット信号がアドレスバッファ回路１
４０にラッチされる。ついで、ローアドレスラッチイネ
ーブル信号ＡＬＥＬがハイからローに遷移するとき、ア
ドレスロード信号ＡＤＬＯＡＤがパルス状に遷移する。
これに応じて、Ｙ−カウンタ２３０Ｌ及び２３０Ｒ並び
にカウンタ２９０は、アドレスバッファ回路１４０から
出力される対応するアドレスビット信号をラッチする。
即ち、Ｙ−カウンタ２３０Ｌ及び２３０Ｒは、アドレス
ロード信号ＡＤＬＯＡＤに応じて第２アドレスビット信
号Ａ５〜Ａ９を取り込み、カウンタ２９０は、アドレス
ロード信号ＡＤＬＯＡＤに応じて第１アドレスビット信
号Ａ１〜Ａ４を取り込む。
ラッチイネーブル信号ＡＬＥＬ及びＡＬＥＨが共にハイ
になり、ローアドレスビット信号がアドレスバッファ回
路１４０にラッチされる。そして、ハイアドレスラッチ
イネーブル信号ＡＬＥＨがハイからローに遷移すると
き、ハイアドレスビット信号がアドレスバッファ回路１
４０にラッチされる。ついで、ローアドレスラッチイネ
ーブル信号ＡＬＥＬがハイからローに遷移するとき、ア
ドレスロード信号ＡＤＬＯＡＤがパルス状に遷移する。
これに応じて、Ｙ−カウンタ２３０Ｌ及び２３０Ｒ並び
にカウンタ２９０は、アドレスバッファ回路１４０から
出力される対応するアドレスビット信号をラッチする。
即ち、Ｙ−カウンタ２３０Ｌ及び２３０Ｒは、アドレス
ロード信号ＡＤＬＯＡＤに応じて第２アドレスビット信
号Ａ５〜Ａ９を取り込み、カウンタ２９０は、アドレス
ロード信号ＡＤＬＯＡＤに応じて第１アドレスビット信
号Ａ１〜Ａ４を取り込む。
【００６１】第２期間ｔ２では、左側及び右側メモリバ
ンク１１０Ｌ及び１１０Ｒが次のように同時に読み出さ
れる。
ンク１１０Ｌ及び１１０Ｒが次のように同時に読み出さ
れる。
【００６２】まず、レイテンシ信号発生器４７０から出
力されるレイテンシ信号Ｔ＿１ｓｔが活性化されている
間に、バンク選択信号発生器４８０は、アドレスビット
信号ＡＤＤ４の状態と無関係に第１及び第２バンク選択
信号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒを活性化させる（こ
れはメモリバンク１１０Ｌ及び１１０Ｒが同時に選択さ
れることを意味する）。
力されるレイテンシ信号Ｔ＿１ｓｔが活性化されている
間に、バンク選択信号発生器４８０は、アドレスビット
信号ＡＤＤ４の状態と無関係に第１及び第２バンク選択
信号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒを活性化させる（こ
れはメモリバンク１１０Ｌ及び１１０Ｒが同時に選択さ
れることを意味する）。
【００６３】感知開始信号発生部４２０は、チップ活性
化信号ＳＴＢがハイからローに遷移すると、感知開始信
号ＰＳＴＡＲＴを生成する。感知期間検出器４６０は、
この感知開始信号ＰＳＴＡＲＴに応じて、感知期間検出
信号ＳＰＤＥＴを活性化させる。
化信号ＳＴＢがハイからローに遷移すると、感知開始信
号ＰＳＴＡＲＴを生成する。感知期間検出器４６０は、
この感知開始信号ＰＳＴＡＲＴに応じて、感知期間検出
信号ＳＰＤＥＴを活性化させる。
【００６４】ついで、クロックコントローラ４３０は、
信号ＰＳＴＡＲＴがハイからローに遷移すると、信号Ｓ
ＰＤＥＴが活性化されている間、クロック制御信号ＣＮ
ＴＬを活性化させる。これに応じて、クロック発生部４
４０がクロック信号ＰＦｉを生成し、感知制御信号発生
器４５０は、これらのクロック信号ＰＦｉに応じて感知
制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、ＤＩＳ
＜０〜２＞を順次生成する。
信号ＰＳＴＡＲＴがハイからローに遷移すると、信号Ｓ
ＰＤＥＴが活性化されている間、クロック制御信号ＣＮ
ＴＬを活性化させる。これに応じて、クロック発生部４
４０がクロック信号ＰＦｉを生成し、感知制御信号発生
器４５０は、これらのクロック信号ＰＦｉに応じて感知
制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、ＤＩＳ
＜０〜２＞を順次生成する。
【００６５】感知期間信号発生器４９０は、感知制御信
号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、ＤＩＳ＜０〜
２＞に応じて、第１、第２及び第３感知期間信号ＳＴＧ
１、ＳＴＧ２及びＳＴＧ３を順次発生する。結局、ワー
ドライン制御回路３２０は、制御信号ＳＴＧ１、ＳＴＧ
２、ＳＴＧ３、ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒに応じて
第１及び第２ワードライン電圧ＶＰＬ及びＶＰＲを発生
する。
号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、ＤＩＳ＜０〜
２＞に応じて、第１、第２及び第３感知期間信号ＳＴＧ
１、ＳＴＧ２及びＳＴＧ３を順次発生する。結局、ワー
ドライン制御回路３２０は、制御信号ＳＴＧ１、ＳＴＧ
２、ＳＴＧ３、ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒに応じて
第１及び第２ワードライン電圧ＶＰＬ及びＶＰＲを発生
する。
【００６６】以後、ワードライン電圧ＶＰＬ及びＶＰＲ
は、左側メモリバンク１１０Ｌの１つの列（ワードライ
ン）に供給されると共に、当該列と同一の右側メモリバ
ンク１１０Ｒの列（ワードライン）に供給される。ワー
ドライン電圧ＶＰＬ及びＶＰＲが第１乃至第３感知期間
の間にローレベルからハイレベルに順次変化することに
より、メモリバンク１１０Ｌ及び１１０Ｒの各グループ
に対応する８ビットデータがＹ−パスゲート回路２４０
Ｌ及び２４０Ｒと感知増幅器回路２５０Ｌ及び２５０Ｒ
を通して対応するデータレジスタにラッチされる。
は、左側メモリバンク１１０Ｌの１つの列（ワードライ
ン）に供給されると共に、当該列と同一の右側メモリバ
ンク１１０Ｒの列（ワードライン）に供給される。ワー
ドライン電圧ＶＰＬ及びＶＰＲが第１乃至第３感知期間
の間にローレベルからハイレベルに順次変化することに
より、メモリバンク１１０Ｌ及び１１０Ｒの各グループ
に対応する８ビットデータがＹ−パスゲート回路２４０
Ｌ及び２４０Ｒと感知増幅器回路２５０Ｌ及び２５０Ｒ
を通して対応するデータレジスタにラッチされる。
【００６７】感知期間検出器４６０は、データ感知期間
が終了すると、感知期間検出信号ＳＰＤＥＴを論理ロー
レベルに非活性化させる。ついで、クロックコントロー
ラ４３０は、信号ＳＰＤＥＴに応じてクロック制御信号
ＣＮＴＬを論理ローレベルに非活性化させ、その結果、
クロック発生部４４０は、非活性化される。これによ
り、メモリバンク１１０Ｌ及び１１０Ｒに対するデータ
感知動作が完了する。
が終了すると、感知期間検出信号ＳＰＤＥＴを論理ロー
レベルに非活性化させる。ついで、クロックコントロー
ラ４３０は、信号ＳＰＤＥＴに応じてクロック制御信号
ＣＮＴＬを論理ローレベルに非活性化させ、その結果、
クロック発生部４４０は、非活性化される。これによ
り、メモリバンク１１０Ｌ及び１１０Ｒに対するデータ
感知動作が完了する。
【００６８】第３期間ｔ３では、制御信号ＡＤＤ３、Ｌ
ＳＣ０、ＬＳＣ１、ＬＳＣ２、及びＬＳＣ４の制御に従
って、データレジスタ２６０Ｌに保持されたデータが読
出しイネーブル信号ＲＥｂに同期して入出力バッファ回
路３３０を通して外部に順次出力される。これはバンク
選択用アドレスビット信号ＡＤＤ４がローであるためで
ある。この時、データレジスタ２６０Ｒは、第２期間ｔ
２の間、感知されたデータを継続して保持している。
ＳＣ０、ＬＳＣ１、ＬＳＣ２、及びＬＳＣ４の制御に従
って、データレジスタ２６０Ｌに保持されたデータが読
出しイネーブル信号ＲＥｂに同期して入出力バッファ回
路３３０を通して外部に順次出力される。これはバンク
選択用アドレスビット信号ＡＤＤ４がローであるためで
ある。この時、データレジスタ２６０Ｒは、第２期間ｔ
２の間、感知されたデータを継続して保持している。
【００６９】図４に示されたように、アドレスビット信
号ＡＤＤ４がローからハイに遷移するとき（右側メモリ
バンク１１０Ｒが選択されることを意味する）、データ
レジスタ２６０Ｒのデータは、第４期間ｔ４の間に、読
出しイネーブル信号ＲＥｂに同期して入出力バッファ回
路３３０を通して外部に順次出力される。これと同時
に、左側メモリバンク１１０Ｌに対するデータ感知動作
が次のように行われる。
号ＡＤＤ４がローからハイに遷移するとき（右側メモリ
バンク１１０Ｒが選択されることを意味する）、データ
レジスタ２６０Ｒのデータは、第４期間ｔ４の間に、読
出しイネーブル信号ＲＥｂに同期して入出力バッファ回
路３３０を通して外部に順次出力される。これと同時
に、左側メモリバンク１１０Ｌに対するデータ感知動作
が次のように行われる。
【００７０】アドレスビット信号ＡＤＤ４がローからハ
イに遷移すると、アドレス遷移検出部４１０は、第１ア
ドレス遷移検出信号ＹＣＮＴＬをパルス状に遷移させ、
バンク選択信号発生器４８０は、バンク選択信号ＢＮＫ
Ｓ＿Ｌを発生させ（レイテンシ信号Ｔ＿１ｓｔはローに
維持される）、Ｙ−カウンタ２３０Ｌは、カウントアッ
プ動作を行う。感知開始信号発生部４２０は、アドレス
遷移検出信号ＹＣＮＴＬに応じて感知開始信号ＰＳＴＡ
ＲＴを発生し、その結果、感知区間検出信号ＳＰＤＥＴ
が再びハイに活性化される。
イに遷移すると、アドレス遷移検出部４１０は、第１ア
ドレス遷移検出信号ＹＣＮＴＬをパルス状に遷移させ、
バンク選択信号発生器４８０は、バンク選択信号ＢＮＫ
Ｓ＿Ｌを発生させ（レイテンシ信号Ｔ＿１ｓｔはローに
維持される）、Ｙ−カウンタ２３０Ｌは、カウントアッ
プ動作を行う。感知開始信号発生部４２０は、アドレス
遷移検出信号ＹＣＮＴＬに応じて感知開始信号ＰＳＴＡ
ＲＴを発生し、その結果、感知区間検出信号ＳＰＤＥＴ
が再びハイに活性化される。
【００７１】次に、クロックコントローラ４３０は、感
知開始信号ＰＳＴＡＲＴがハイからローに遷移すると、
信号ＳＰＤＥＴが活性化されている間、クロック制御信
号ＣＮＴＬを活性化させる。これに応じて、クロック発
生部４４０がクロック信号ＰＦｉを生成し、その結果、
感知制御信号発生部４５０は、クロック信号ＰＦｉに応
じて感知制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２
＞、ＤＩＳ＜０〜２＞を順次生成する。続いて、感知期
間信号発生器４９０は、感知制御信号ＰＲＥ＜０〜２
＞、ＳＥＮ＜０〜２＞、ＤＩＳ＜０〜２＞に応じて、第
１、第２及び第３感知期間信号ＳＴＧ１〜ＳＴＧ３を順
次発生する。即ち、ワードライン電圧制御回路３２０
は、制御信号ＳＴＧ１〜ＳＴＧ３及びＢＮＫＳ＿Ｌに応
じてワードライン電圧ＶＰＬを発生する。
知開始信号ＰＳＴＡＲＴがハイからローに遷移すると、
信号ＳＰＤＥＴが活性化されている間、クロック制御信
号ＣＮＴＬを活性化させる。これに応じて、クロック発
生部４４０がクロック信号ＰＦｉを生成し、その結果、
感知制御信号発生部４５０は、クロック信号ＰＦｉに応
じて感知制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２
＞、ＤＩＳ＜０〜２＞を順次生成する。続いて、感知期
間信号発生器４９０は、感知制御信号ＰＲＥ＜０〜２
＞、ＳＥＮ＜０〜２＞、ＤＩＳ＜０〜２＞に応じて、第
１、第２及び第３感知期間信号ＳＴＧ１〜ＳＴＧ３を順
次発生する。即ち、ワードライン電圧制御回路３２０
は、制御信号ＳＴＧ１〜ＳＴＧ３及びＢＮＫＳ＿Ｌに応
じてワードライン電圧ＶＰＬを発生する。
【００７２】以後、ワードライン電圧ＶＰＬは、メモリ
バンク１１０Ｌの以前に選択された列（ワードライン）
に供給される。ワードライン電圧ＶＰＬが第１乃至第３
感知期間の間に、ローレベルからハイレベルに順次変化
することにより、メモリバンク１１０Ｌの各グループに
対応する８ビットデータがＹ−パスゲート回路２４０Ｌ
及び感知増幅器回路２５０Ｌを通してデータレジスタ２
６０Ｌにラッチされる。
バンク１１０Ｌの以前に選択された列（ワードライン）
に供給される。ワードライン電圧ＶＰＬが第１乃至第３
感知期間の間に、ローレベルからハイレベルに順次変化
することにより、メモリバンク１１０Ｌの各グループに
対応する８ビットデータがＹ−パスゲート回路２４０Ｌ
及び感知増幅器回路２５０Ｌを通してデータレジスタ２
６０Ｌにラッチされる。
【００７３】感知期間検出器４６０は、メモリバンク１
１０Ｌに対するデータ感知動作が完了すると、感知期間
検出信号ＳＰＤＥＴを論理ローレベルに非活性化させ
る。ついで、クロックコントローラ４３０は、クロック
制御信号ＣＮＴＬを論理ローレベルに非活性化させ、そ
の結果、クロック発生部４４０は非活性化される。即
ち、メモリバンク１１０Ｌに対するデータ感知動作は、
メモリバンク１１０Ｒに関するデータ出力動作の間に完
了する。前述したようなバーストモードアクセス動作
は、所定のデータが読み出されるまで反復的に行われ
る。
１０Ｌに対するデータ感知動作が完了すると、感知期間
検出信号ＳＰＤＥＴを論理ローレベルに非活性化させ
る。ついで、クロックコントローラ４３０は、クロック
制御信号ＣＮＴＬを論理ローレベルに非活性化させ、そ
の結果、クロック発生部４４０は非活性化される。即
ち、メモリバンク１１０Ｌに対するデータ感知動作は、
メモリバンク１１０Ｒに関するデータ出力動作の間に完
了する。前述したようなバーストモードアクセス動作
は、所定のデータが読み出されるまで反復的に行われ
る。
【００７４】本発明の望ましい第１の実施例によると、
第１期間ｔ１（メモリバンク１１０Ｌ及び１１０Ｒの双
方に対するデータ感知動作が行われる）の後に、１つの
メモリバンクに対するデータ感知動作がアドレスビット
信号ＡＤＤ４の遷移情報を利用して開始される。アドレ
スビット信号ＡＤＤ４は、バンク選択のために使用さ
れ、読出しイネーブル信号ＲＥｂ（クロック信号として
使用される）に同期して生成される。前述したようなデ
ータ感知制御方式を使用することによって、読出しイネ
ーブル信号ＲＥｂがハイからローに遷移するとき、各感
知期間の感知動作は行われない。従って、データ出力の
ときに発生し得るパワーノイズ（入出力ノイズ）は、各
感知期間の感知動作に影響を及ばさない。結果として、
この半導体メモリ装置１００は、安定したデータ感知動
作を提供し、高い信頼性を有する。
第１期間ｔ１（メモリバンク１１０Ｌ及び１１０Ｒの双
方に対するデータ感知動作が行われる）の後に、１つの
メモリバンクに対するデータ感知動作がアドレスビット
信号ＡＤＤ４の遷移情報を利用して開始される。アドレ
スビット信号ＡＤＤ４は、バンク選択のために使用さ
れ、読出しイネーブル信号ＲＥｂ（クロック信号として
使用される）に同期して生成される。前述したようなデ
ータ感知制御方式を使用することによって、読出しイネ
ーブル信号ＲＥｂがハイからローに遷移するとき、各感
知期間の感知動作は行われない。従って、データ出力の
ときに発生し得るパワーノイズ（入出力ノイズ）は、各
感知期間の感知動作に影響を及ばさない。結果として、
この半導体メモリ装置１００は、安定したデータ感知動
作を提供し、高い信頼性を有する。
【００７５】（第２の実施例）図５は、本発明の望まし
い第２の実施例に係るデータ感知制御回路３１０のブロ
ック図である。
い第２の実施例に係るデータ感知制御回路３１０のブロ
ック図である。
【００７６】第２の実施例は、第２アドレス遷移検出部
５００及び第２クロックコントローラ５１０がデータ感
知制御回路３１０に追加されるという点、及び発振器４
４１が第１及び第２クロックコントローラ４３０及び５
１０によって制御されるという点で第１の実施例と相違
する。図５において、図３に示す第１の実施例の構成要
素と同一の構成要素は、同一の参照番号に表記されてい
る。
５００及び第２クロックコントローラ５１０がデータ感
知制御回路３１０に追加されるという点、及び発振器４
４１が第１及び第２クロックコントローラ４３０及び５
１０によって制御されるという点で第１の実施例と相違
する。図５において、図３に示す第１の実施例の構成要
素と同一の構成要素は、同一の参照番号に表記されてい
る。
【００７７】第２アドレス遷移検出５００は、アドレス
ビット信号ＡＤＤ１〜ＡＤＤ３及びレイテンシ信号Ｔ＿
１ｓｔを受け入れて第３アドレス遷移検出信号ＡＴＤを
パルス状に変化させる。アドレスビット信号ＡＤＤ１〜
ＡＤＤ３は、読出しイネーブル信号ＲＥｂに応じて動作
するカウンタ２９０（図１参照）から供給される。本発
明の望ましい実施例による第２アドレス遷移検出部５０
０の回路図を示す図６を参照すると、検出器１０、パル
ス発生器２４、２つのインバータ２６及び３０、及びＮ
ＡＮＤゲート２８が第２アドレス遷移検出部５００を構
成する。
ビット信号ＡＤＤ１〜ＡＤＤ３及びレイテンシ信号Ｔ＿
１ｓｔを受け入れて第３アドレス遷移検出信号ＡＴＤを
パルス状に変化させる。アドレスビット信号ＡＤＤ１〜
ＡＤＤ３は、読出しイネーブル信号ＲＥｂに応じて動作
するカウンタ２９０（図１参照）から供給される。本発
明の望ましい実施例による第２アドレス遷移検出部５０
０の回路図を示す図６を参照すると、検出器１０、パル
ス発生器２４、２つのインバータ２６及び３０、及びＮ
ＡＮＤゲート２８が第２アドレス遷移検出部５００を構
成する。
【００７８】第２アドレス遷移検出部５００によると、
第３アドレス遷移検出信号ＡＴＤは、レイテンシ信号Ｔ
＿１ｓｔがハイに維持されているとき、アドレスビット
信号ＡＤＤ１〜ＡＤＤ３と無関係に論理ローレベルを有
する。レイテンシ信号Ｔ＿１ｓｔが非活性化された後
は、第３アドレス遷移検出信号ＡＴＤは、検出器１０及
びパルス発生器２４に依存する。詳しくは、アドレスビ
ット信号ＡＤＤ１〜ＡＤＤ３のうちの１つが遷移する
と、検出器１０の出力Ａはハイになり、パルス発生器２
４はアクティブローパルスの出力Ｂを発生する。これに
応じて、第３アドレス遷移検出信号ＡＴＤは、アクティ
ブローパルス形態で活性化される。即ち、アドレス遷移
検出信号ＡＴＤは、データ感知動作の第２及び第３感知
期間の各初期段階でパルス状に遷移する。
第３アドレス遷移検出信号ＡＴＤは、レイテンシ信号Ｔ
＿１ｓｔがハイに維持されているとき、アドレスビット
信号ＡＤＤ１〜ＡＤＤ３と無関係に論理ローレベルを有
する。レイテンシ信号Ｔ＿１ｓｔが非活性化された後
は、第３アドレス遷移検出信号ＡＴＤは、検出器１０及
びパルス発生器２４に依存する。詳しくは、アドレスビ
ット信号ＡＤＤ１〜ＡＤＤ３のうちの１つが遷移する
と、検出器１０の出力Ａはハイになり、パルス発生器２
４はアクティブローパルスの出力Ｂを発生する。これに
応じて、第３アドレス遷移検出信号ＡＴＤは、アクティ
ブローパルス形態で活性化される。即ち、アドレス遷移
検出信号ＡＴＤは、データ感知動作の第２及び第３感知
期間の各初期段階でパルス状に遷移する。
【００７９】図５において、第２クロックコントローラ
５１０は、クロック信号ＰＦ０〜ＰＦ５及び第３アドレ
ス遷移検出信号ＡＴＤに応じて、発振器４４１に提供さ
れる第２クロック制御信号ＣＮＴＬ’を発生する。第２
クロックコントローラ５１０の望ましい実施例が図７に
示されている。図７に示したように、検出器３２、パル
ス発生器３４、クロスカップルされた２つのＮＡＮＤゲ
ート３６及び３８、及び２つのインバータ４０及び４２
は、第２クロックコントローラ５１０を構成する。
５１０は、クロック信号ＰＦ０〜ＰＦ５及び第３アドレ
ス遷移検出信号ＡＴＤに応じて、発振器４４１に提供さ
れる第２クロック制御信号ＣＮＴＬ’を発生する。第２
クロックコントローラ５１０の望ましい実施例が図７に
示されている。図７に示したように、検出器３２、パル
ス発生器３４、クロスカップルされた２つのＮＡＮＤゲ
ート３６及び３８、及び２つのインバータ４０及び４２
は、第２クロックコントローラ５１０を構成する。
【００８０】本発明の第２クロックコントローラ５１０
によると、第２クロック制御信号ＣＮＴＬ’は、第３ア
ドレス遷移検出信号ＡＴＤがローであるとき（レイテン
シ信号Ｔ＿１ｓｔの非活性化の間）、論理ハイレベルに
設定される。レイテンシ信号Ｔ＿１ｓｔが非活性化され
た後、検出器３２の出力Ｃは、各感知期間が終了すると
きに論理ローレベルから論理ハイレベルに遷移する。パ
ルス発生器３４は、検出器３２から出力される信号Ｃの
上昇エッジに応じてアクティブローパルスの出力Ｄを発
生し、これに応じて、第２クロック制御信号ＣＮＴＬ’
は、ローに非活性化され、発振器４４１は、非活性状態
ではなく、ホールド状態に移行する。これはクロック信
号ＰＦｉがホールド状態に移行する以前の所定状態を維
持することを意味する。従って、各感知期間に対応する
ワードライン電圧レベルは、継続して一定に維持され
る。
によると、第２クロック制御信号ＣＮＴＬ’は、第３ア
ドレス遷移検出信号ＡＴＤがローであるとき（レイテン
シ信号Ｔ＿１ｓｔの非活性化の間）、論理ハイレベルに
設定される。レイテンシ信号Ｔ＿１ｓｔが非活性化され
た後、検出器３２の出力Ｃは、各感知期間が終了すると
きに論理ローレベルから論理ハイレベルに遷移する。パ
ルス発生器３４は、検出器３２から出力される信号Ｃの
上昇エッジに応じてアクティブローパルスの出力Ｄを発
生し、これに応じて、第２クロック制御信号ＣＮＴＬ’
は、ローに非活性化され、発振器４４１は、非活性状態
ではなく、ホールド状態に移行する。これはクロック信
号ＰＦｉがホールド状態に移行する以前の所定状態を維
持することを意味する。従って、各感知期間に対応する
ワードライン電圧レベルは、継続して一定に維持され
る。
【００８１】続いて、そのように非活性化された第２ク
ロック制御信号ＣＮＴＬ’は、第３アドレス遷移検出信
号ＡＴＤが論理ハイレベルから論理ローレベルに遷移す
ると活性化される。これにより、発振器４４１が活性化
状態に移行し、これに応じて、カウンタ回路４４２は、
次の感知期間のためのクロック信号ＰＦｉを発生する。
ロック制御信号ＣＮＴＬ’は、第３アドレス遷移検出信
号ＡＴＤが論理ハイレベルから論理ローレベルに遷移す
ると活性化される。これにより、発振器４４１が活性化
状態に移行し、これに応じて、カウンタ回路４４２は、
次の感知期間のためのクロック信号ＰＦｉを発生する。
【００８２】換言すると、第１及び第２クロック制御信
号ＣＮＴＬ及びＣＮＴＬ’がハイであるとき、クロック
発生部４４０は、クロック信号ＰＦｉを生成するように
活性化状態に移行する。第１クロック制御信号ＣＮＴＬ
がハイであり、第２クロック制御信号ＣＮＴＬ’がロー
であるとき、クロック発生部４４０はホールド状態に移
行し、その結果、クロック信号ＰＦｉは、ホールド状態
に移行する以前の各状態を維持する。そして、第１クロ
ック制御信号ＣＮＴＬがローであるとき、クロック発生
部４４０は、クロック発生部４４０を非活性化させるた
めに、非活性化状態に移行する。前述したデータ感知制
御方式によると、データ感知動作の各感知期間は、読出
しイネーブル信号ＲＥｂに同期して開始することが分か
る。
号ＣＮＴＬ及びＣＮＴＬ’がハイであるとき、クロック
発生部４４０は、クロック信号ＰＦｉを生成するように
活性化状態に移行する。第１クロック制御信号ＣＮＴＬ
がハイであり、第２クロック制御信号ＣＮＴＬ’がロー
であるとき、クロック発生部４４０はホールド状態に移
行し、その結果、クロック信号ＰＦｉは、ホールド状態
に移行する以前の各状態を維持する。そして、第１クロ
ック制御信号ＣＮＴＬがローであるとき、クロック発生
部４４０は、クロック発生部４４０を非活性化させるた
めに、非活性化状態に移行する。前述したデータ感知制
御方式によると、データ感知動作の各感知期間は、読出
しイネーブル信号ＲＥｂに同期して開始することが分か
る。
【００８３】図８は、本発明の第２の実施例に係るバー
ストアクセス動作を説明するためのタイミング図であ
る。以下、本発明の第２の実施例に係るバーストモード
アクセス動作を説明する。
ストアクセス動作を説明するためのタイミング図であ
る。以下、本発明の第２の実施例に係るバーストモード
アクセス動作を説明する。
【００８４】ここでは、アドレスバッファ回路１４０の
出力は、外部アドレスの入力前にローに設定され、論理
ローレベルのアドレスビット信号ＡＤＤ４は、アドレス
バッファ回路１４０にラッチされていると仮定する。ま
た、アドレスビット信号ＡＤＤ４がローであるとき、左
側メモリバンク１１０Ｌが選択され、信号ＡＤＤ４がハ
イであるとき右側メモリバンク１１０Ｒが選択されると
仮定する。
出力は、外部アドレスの入力前にローに設定され、論理
ローレベルのアドレスビット信号ＡＤＤ４は、アドレス
バッファ回路１４０にラッチされていると仮定する。ま
た、アドレスビット信号ＡＤＤ４がローであるとき、左
側メモリバンク１１０Ｌが選択され、信号ＡＤＤ４がハ
イであるとき右側メモリバンク１１０Ｒが選択されると
仮定する。
【００８５】第１期間ｔ１では、ロー及びハイアドレス
ラッチイネーブル信号ＡＬＥＬ及びＡＬＥＨは共にハイ
になり、ローアドレスビット信号がアドレスバッファ回
路１４０にラッチされる。そして、ハイアドレスラッチ
イネーブル信号ＡＬＥＨがハイからローに遷移するとき
に、ハイアドレスビット信号がアドレスバッファ回路１
４０にラッチされる。
ラッチイネーブル信号ＡＬＥＬ及びＡＬＥＨは共にハイ
になり、ローアドレスビット信号がアドレスバッファ回
路１４０にラッチされる。そして、ハイアドレスラッチ
イネーブル信号ＡＬＥＨがハイからローに遷移するとき
に、ハイアドレスビット信号がアドレスバッファ回路１
４０にラッチされる。
【００８６】ついで、ローアドレスラッチイネーブル信
号ＡＬＥＬがハイからローに遷移するとき、アドレスロ
ード信号ＡＤＬＯＡＤがパルス状に遷移する。これによ
り、Ｙ−カウンタ２３０Ｌ及び２３０Ｒ及びカウンタ２
９０は、アドレスバッファ回路１４０から出力される対
応するアドレスビット信号をラッチする。即ち、Ｙ−カ
ウンタ２３０Ｌ及び２３０Ｒは、アドレスロード信号Ａ
ＤＬＯＡＤに応じて第２アドレスビット信号Ａ５〜Ａ９
を取り込み、カウンタ２９０は、アドレスロード信号Ａ
ＤＬＯＡＤに応じて第１アドレスビット信号Ａ１〜Ａ４
を取り込む。
号ＡＬＥＬがハイからローに遷移するとき、アドレスロ
ード信号ＡＤＬＯＡＤがパルス状に遷移する。これによ
り、Ｙ−カウンタ２３０Ｌ及び２３０Ｒ及びカウンタ２
９０は、アドレスバッファ回路１４０から出力される対
応するアドレスビット信号をラッチする。即ち、Ｙ−カ
ウンタ２３０Ｌ及び２３０Ｒは、アドレスロード信号Ａ
ＤＬＯＡＤに応じて第２アドレスビット信号Ａ５〜Ａ９
を取り込み、カウンタ２９０は、アドレスロード信号Ａ
ＤＬＯＡＤに応じて第１アドレスビット信号Ａ１〜Ａ４
を取り込む。
【００８７】第２期間ｔ２では、左側及び右側メモリバ
ンク１１０Ｌ及び１１０Ｒが次のように同時に読み出さ
れる。
ンク１１０Ｌ及び１１０Ｒが次のように同時に読み出さ
れる。
【００８８】まず、レイテンシ信号発生器４７０から出
力されるレイテンシ信号Ｔ＿１ｓｔが活性化されている
間、バンク選択信号発生器４８０は、アドレスビット信
号ＡＤＤ４の状態と無関係に第１及び第２バンク選択信
号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒを活性化させる（これ
はメモリバンク１１０Ｌ及び１１０Ｒが同時に選択され
ることを意味する）。
力されるレイテンシ信号Ｔ＿１ｓｔが活性化されている
間、バンク選択信号発生器４８０は、アドレスビット信
号ＡＤＤ４の状態と無関係に第１及び第２バンク選択信
号ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒを活性化させる（これ
はメモリバンク１１０Ｌ及び１１０Ｒが同時に選択され
ることを意味する）。
【００８９】感知開始信号発生部４２０は、チップ活性
化信号ＳＴＢがハイからローに遷移すると、感知開始信
号ＰＳＴＡＲＴを生成する。このとき、感知期間検出器
４６０は、感知開始信号ＰＳＴＡＲＴに応じて感知期間
検出信号ＳＰＤＥＴを活性化させ、第２クロックコント
ローラ５１０は、論理ハイレベルの第２クロック制御信
号ＣＮＴＬ’を発生する。このとき、第３アドレス遷移
検出信号ＡＴＤは、レイテンシ信号Ｔ＿１ｓｔがハイで
あるため、ローに維持される。
化信号ＳＴＢがハイからローに遷移すると、感知開始信
号ＰＳＴＡＲＴを生成する。このとき、感知期間検出器
４６０は、感知開始信号ＰＳＴＡＲＴに応じて感知期間
検出信号ＳＰＤＥＴを活性化させ、第２クロックコント
ローラ５１０は、論理ハイレベルの第２クロック制御信
号ＣＮＴＬ’を発生する。このとき、第３アドレス遷移
検出信号ＡＴＤは、レイテンシ信号Ｔ＿１ｓｔがハイで
あるため、ローに維持される。
【００９０】その次に、クロックコントローラ４３０
は、信号ＰＳＴＡＲＴがハイからローに遷移すると、信
号ＳＰＤＥＴが活性化されている間第１クロック制御信
号ＣＮＴＬを活性化させる。クロック発生部４４０は、
第１及び第２クロック制御信号ＣＮＴＬ及びＣＮＴＬ’
に応じてクロック信号ＰＦｉを発生し、その結果、感知
制御信号発生器４５０は、クロック信号ＰＦｉに応じて
感知制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、Ｄ
ＩＳ＜０〜２＞を順次生成する。
は、信号ＰＳＴＡＲＴがハイからローに遷移すると、信
号ＳＰＤＥＴが活性化されている間第１クロック制御信
号ＣＮＴＬを活性化させる。クロック発生部４４０は、
第１及び第２クロック制御信号ＣＮＴＬ及びＣＮＴＬ’
に応じてクロック信号ＰＦｉを発生し、その結果、感知
制御信号発生器４５０は、クロック信号ＰＦｉに応じて
感知制御信号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、Ｄ
ＩＳ＜０〜２＞を順次生成する。
【００９１】感知期間信号発生器４９０は、感知制御信
号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、ＤＩＳ＜０〜
２＞に従って、第１、第２及び第３感知期間信号ＳＴＧ
１、ＳＴＧ２及びＳＴＧ３を順次発生する。結局、ワー
ドライン制御回路３２０は、制御信号ＳＴＧ１、ＳＴＧ
２、ＳＴＧ３、ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒに応じて
第１及び第２ワードライン電圧ＶＰＬ及びＶＰＲを発生
する。
号ＰＲＥ＜０〜２＞、ＳＥＮ＜０〜２＞、ＤＩＳ＜０〜
２＞に従って、第１、第２及び第３感知期間信号ＳＴＧ
１、ＳＴＧ２及びＳＴＧ３を順次発生する。結局、ワー
ドライン制御回路３２０は、制御信号ＳＴＧ１、ＳＴＧ
２、ＳＴＧ３、ＢＮＫＳ＿Ｌ及びＢＮＫＳ＿Ｒに応じて
第１及び第２ワードライン電圧ＶＰＬ及びＶＰＲを発生
する。
【００９２】以後、ワードライン電圧ＶＰＬ及びＶＰＲ
は、左側メモリバンク１１０Ｌの１つの列（ワードライ
ン）及び当該列と同一の右側メモリバンク１１０Ｒの列
（ワードライン）に供給される。ワードライン電圧ＶＰ
Ｌ及びＶＰＲが第１乃至第３感知期間において、ローレ
ベルからハイレベルに順次変化することにより、メモリ
バンク１１０Ｌ及び１１０Ｒの各グループに対応する８
ビットデータがＹ−パスゲート回路２４０Ｌ及び２４０
Ｒ、感知増幅器回路２５０Ｌ及び２５０Ｒを通して対応
するデータレジスタにラッチされる。
は、左側メモリバンク１１０Ｌの１つの列（ワードライ
ン）及び当該列と同一の右側メモリバンク１１０Ｒの列
（ワードライン）に供給される。ワードライン電圧ＶＰ
Ｌ及びＶＰＲが第１乃至第３感知期間において、ローレ
ベルからハイレベルに順次変化することにより、メモリ
バンク１１０Ｌ及び１１０Ｒの各グループに対応する８
ビットデータがＹ−パスゲート回路２４０Ｌ及び２４０
Ｒ、感知増幅器回路２５０Ｌ及び２５０Ｒを通して対応
するデータレジスタにラッチされる。
【００９３】感知期間検出器４６０は、データ感知期間
が終了すると、感知期間検出信号ＳＰＤＥＴを論理ロー
レベルに非活性化させる。ここで、第３アドレス遷移検
出信号ＡＴＤは、レイテンシ信号Ｔ＿１ｓｔがハイから
ローに遷移するとハイになる。
が終了すると、感知期間検出信号ＳＰＤＥＴを論理ロー
レベルに非活性化させる。ここで、第３アドレス遷移検
出信号ＡＴＤは、レイテンシ信号Ｔ＿１ｓｔがハイから
ローに遷移するとハイになる。
【００９４】次に、クロックコントローラ４３０は、第
１クロック制御信号ＣＮＴＬを論理ローレベルに非活性
化させ、その結果、クロック発生部４４０は、非活性化
される。従って、メモリバンク１１０Ｌ及び１１０Ｒに
対するデータ感知動作が完了する。
１クロック制御信号ＣＮＴＬを論理ローレベルに非活性
化させ、その結果、クロック発生部４４０は、非活性化
される。従って、メモリバンク１１０Ｌ及び１１０Ｒに
対するデータ感知動作が完了する。
【００９５】第３期間ｔ３では、制御信号ＡＤＤ３、Ｌ
ＳＣ０、ＬＳＣ１、ＬＳＣ２及びＬＳＣ４の制御に従っ
て、データレジスタ２６０Ｌに維持されているデータ
は、読出しイネーブル信号ＲＥｂに同期して入出力バッ
ファ回路３３０を通して外部に順次出力される。これ
は、バンク選択用アドレスビット信号ＡＤＤ４がローで
あるためである。この時、データレジスタ２６０Ｒは、
第２期間ｔ２において、感知されたデータを維持してい
る。
ＳＣ０、ＬＳＣ１、ＬＳＣ２及びＬＳＣ４の制御に従っ
て、データレジスタ２６０Ｌに維持されているデータ
は、読出しイネーブル信号ＲＥｂに同期して入出力バッ
ファ回路３３０を通して外部に順次出力される。これ
は、バンク選択用アドレスビット信号ＡＤＤ４がローで
あるためである。この時、データレジスタ２６０Ｒは、
第２期間ｔ２において、感知されたデータを維持してい
る。
【００９６】図４に図示されたように、アドレスビット
信号ＡＤＤ４がローからハイに遷移するとき（右側メモ
リバンク１１０Ｒが選択されることを意味する）、デー
タレジスタ２６０Ｒのデータは、第４期間ｔ４におい
て、読出しイネーブル信号ＲＥｂに同期して入出力バッ
ファ回路３３０を通して外部に順次出力される。これと
同時に、左側メモリバンク１１０Ｌに対するデータ感知
動作は、次のように行われる。
信号ＡＤＤ４がローからハイに遷移するとき（右側メモ
リバンク１１０Ｒが選択されることを意味する）、デー
タレジスタ２６０Ｒのデータは、第４期間ｔ４におい
て、読出しイネーブル信号ＲＥｂに同期して入出力バッ
ファ回路３３０を通して外部に順次出力される。これと
同時に、左側メモリバンク１１０Ｌに対するデータ感知
動作は、次のように行われる。
【００９７】アドレスビット信号ＡＤＤ４がローからハ
イに遷移すると、アドレス遷移検出部４１０は、第１ア
ドレス遷移検出信号ＹＣＮＴＬをパルス状に遷移させ、
バンク選択信号発生器４８０は、バンク選択信号ＢＮＫ
Ｓ＿Ｌを活性化させ（レイテンシ信号Ｔ＿１ｓｔは、ロ
ーに維持される）、Ｙ＿カウンタ２３０Ｌは、カウント
アップ動作を行う。感知開始信号発生部４２０は、アド
レス遷移検出信号ＹＣＮＴＬに応じて感知開始信号ＰＳ
ＴＡＲＴを発生し、その結果、感知期間検出信号ＳＰＤ
ＥＴが再びハイに活性化される。
イに遷移すると、アドレス遷移検出部４１０は、第１ア
ドレス遷移検出信号ＹＣＮＴＬをパルス状に遷移させ、
バンク選択信号発生器４８０は、バンク選択信号ＢＮＫ
Ｓ＿Ｌを活性化させ（レイテンシ信号Ｔ＿１ｓｔは、ロ
ーに維持される）、Ｙ＿カウンタ２３０Ｌは、カウント
アップ動作を行う。感知開始信号発生部４２０は、アド
レス遷移検出信号ＹＣＮＴＬに応じて感知開始信号ＰＳ
ＴＡＲＴを発生し、その結果、感知期間検出信号ＳＰＤ
ＥＴが再びハイに活性化される。
【００９８】次に、クロックコントローラ４３０は、感
知開始信号ＰＳＴＡＲＴがハイからローに遷移すると、
信号ＳＰＤＥＴが活性化されている間、第１クロック制
御信号ＣＮＴＬを活性化させる。クロック発生部４４０
は、第１及び第２クロック制御信号ＣＮＴＬ及びＣＮＴ
Ｌ’に応じてクロック信号ＰＦｉを生成し、その結果、
感知制御信号発生部４５０は、クロック信号ＰＦｉに応
じて感知制御信号ＰＲＥ０、ＳＥＮ０及びＤＩＳ０を順
次生成する。
知開始信号ＰＳＴＡＲＴがハイからローに遷移すると、
信号ＳＰＤＥＴが活性化されている間、第１クロック制
御信号ＣＮＴＬを活性化させる。クロック発生部４４０
は、第１及び第２クロック制御信号ＣＮＴＬ及びＣＮＴ
Ｌ’に応じてクロック信号ＰＦｉを生成し、その結果、
感知制御信号発生部４５０は、クロック信号ＰＦｉに応
じて感知制御信号ＰＲＥ０、ＳＥＮ０及びＤＩＳ０を順
次生成する。
【００９９】続いて、感知期間信号発生器４９０は、感
知制御信号ＰＲＥ０、ＳＥＮ０及びＤＩＳ０に応じて、
第１感知期間信号ＳＴＧ１を発生する。結局、ワードラ
イン電圧制御回路３２０は、制御信号ＳＴＧ１及びＢＮ
ＫＳ＿Ｌに応じてワードライン電圧ＶＰＬを発生する。
知制御信号ＰＲＥ０、ＳＥＮ０及びＤＩＳ０に応じて、
第１感知期間信号ＳＴＧ１を発生する。結局、ワードラ
イン電圧制御回路３２０は、制御信号ＳＴＧ１及びＢＮ
ＫＳ＿Ｌに応じてワードライン電圧ＶＰＬを発生する。
【０１００】以後、ワードライン電圧ＶＰＬは、メモリ
バンク１１０Ｌの以前に選択された列（ワードライン）
に供給され、データ感知動作のうち第１感知期間に対す
る動作が行われる。そして、第２クロックコントローラ
５１０は、第１感知期間の終了を検出する。第１感知期
間が終了したら、第２クロックコントローラ５１０は、
第２クロック制御信号ＣＮＴＬ’を非活性化させ、その
結果、クロック発生部４４０は、ホールド状態に移行す
る。結果的に、図８に図示されたように、第１感知期間
に対応するワードライン電圧ＶＰＬレベルが一定に維持
される。
バンク１１０Ｌの以前に選択された列（ワードライン）
に供給され、データ感知動作のうち第１感知期間に対す
る動作が行われる。そして、第２クロックコントローラ
５１０は、第１感知期間の終了を検出する。第１感知期
間が終了したら、第２クロックコントローラ５１０は、
第２クロック制御信号ＣＮＴＬ’を非活性化させ、その
結果、クロック発生部４４０は、ホールド状態に移行す
る。結果的に、図８に図示されたように、第１感知期間
に対応するワードライン電圧ＶＰＬレベルが一定に維持
される。
【０１０１】第２クロックコントローラ５１０は、再び
アドレスビット信号ＡＤＤ１〜ＡＤＤ３のうちの１つが
読出しイネーブル信号ＲＥｂに同期して遷移するときに
パルス状に遷移する第３アドレス遷移検出信号ＡＴＤに
応じて、第２クロック制御信号ＣＮＴＬ’を活性化させ
る。クロック発生部４４０は、第２クロック制御信号Ｃ
ＮＴＬ’に応じて活性化状態に移行してクロック信号Ｐ
Ｆｉを発生し、その結果、感知制御信号発生器４５０
は、クロック信号ＰＦｉに応じて感知制御信号ＰＲＥ
１、ＳＥＮ１及びＤＩＳ１を順次生成する。
アドレスビット信号ＡＤＤ１〜ＡＤＤ３のうちの１つが
読出しイネーブル信号ＲＥｂに同期して遷移するときに
パルス状に遷移する第３アドレス遷移検出信号ＡＴＤに
応じて、第２クロック制御信号ＣＮＴＬ’を活性化させ
る。クロック発生部４４０は、第２クロック制御信号Ｃ
ＮＴＬ’に応じて活性化状態に移行してクロック信号Ｐ
Ｆｉを発生し、その結果、感知制御信号発生器４５０
は、クロック信号ＰＦｉに応じて感知制御信号ＰＲＥ
１、ＳＥＮ１及びＤＩＳ１を順次生成する。
【０１０２】そして、感知期間信号発生器４９０は、感
知制御信号ＰＲＥ１、ＳＥＮ及びＤＩＳ１に応じて第２
感知期間信号ＳＴＧ２を発生する。結局、ワードライン
電圧制御回路３２０は、制御信号ＳＴＧ２及びＢＮＫＳ
＿Ｌに応じて第２感知期間に対応するレベルを有するワ
ードライン電圧ＶＰＬを発生する。
知制御信号ＰＲＥ１、ＳＥＮ及びＤＩＳ１に応じて第２
感知期間信号ＳＴＧ２を発生する。結局、ワードライン
電圧制御回路３２０は、制御信号ＳＴＧ２及びＢＮＫＳ
＿Ｌに応じて第２感知期間に対応するレベルを有するワ
ードライン電圧ＶＰＬを発生する。
【０１０３】以後、ワードライン電圧ＶＰＬは、メモリ
バンク１１０Ｌの以前に選択された列（ワードライン）
に供給され、データ感知動作のうち第２期間に対応する
動作が行われる。そして、第２クロックコントローラ５
１０は、第２感知期間の終了を検出する。第２感知期間
が終了したら、第２クロックコントローラ５１０は、第
２クロック制御信号ＣＮＴＬ’を非活性化させ、その結
果、クロック発生部４４０は、ホールド状態に再び移行
する。結局、図８に図示されたように、第２感知期間に
対応するワードライン電圧ＶＰＬレベルが一定に維持さ
れる。
バンク１１０Ｌの以前に選択された列（ワードライン）
に供給され、データ感知動作のうち第２期間に対応する
動作が行われる。そして、第２クロックコントローラ５
１０は、第２感知期間の終了を検出する。第２感知期間
が終了したら、第２クロックコントローラ５１０は、第
２クロック制御信号ＣＮＴＬ’を非活性化させ、その結
果、クロック発生部４４０は、ホールド状態に再び移行
する。結局、図８に図示されたように、第２感知期間に
対応するワードライン電圧ＶＰＬレベルが一定に維持さ
れる。
【０１０４】第２クロックコントローラ５１０は、再び
アドレスビット信号ＡＤＤ１〜ＡＤＤ３のうちの１つが
読出しイネーブル信号ＲＥｂに同期して遷移するときに
パルス状に遷移する第３アドレス遷移検出信号ＡＴＤに
応じて第２クロック制御信号ＣＮＴＬ’を活性化させ
る。クロック発生部４４０は、第２クロック制御信号Ｃ
ＮＴＬ’に応じて活性化状態に移行してクロック信号Ｐ
Ｆｉを発生し、その結果、感知制御信号発生器４５０
は、クロック信号ＰＦｉに応じて感知制御信号ＰＲＥ
２、ＳＥＮ２及びＤＩＳ２を順次生成する。
アドレスビット信号ＡＤＤ１〜ＡＤＤ３のうちの１つが
読出しイネーブル信号ＲＥｂに同期して遷移するときに
パルス状に遷移する第３アドレス遷移検出信号ＡＴＤに
応じて第２クロック制御信号ＣＮＴＬ’を活性化させ
る。クロック発生部４４０は、第２クロック制御信号Ｃ
ＮＴＬ’に応じて活性化状態に移行してクロック信号Ｐ
Ｆｉを発生し、その結果、感知制御信号発生器４５０
は、クロック信号ＰＦｉに応じて感知制御信号ＰＲＥ
２、ＳＥＮ２及びＤＩＳ２を順次生成する。
【０１０５】そして、感知期間信号発生器４９０は、感
知制御信号ＰＲＥ２、ＳＥＮ２及びＤＩＳ２に応じて第
３感知期間信号ＳＴＧ３を発生する。結局、ワードライ
ン電圧制御回路３２０は、制御信号ＳＴＧ３及びＢＮＫ
Ｓ＿Ｌに応じて第３感知期間に対応するレベルを有する
ワードライン電圧ＶＰＬを発生する。
知制御信号ＰＲＥ２、ＳＥＮ２及びＤＩＳ２に応じて第
３感知期間信号ＳＴＧ３を発生する。結局、ワードライ
ン電圧制御回路３２０は、制御信号ＳＴＧ３及びＢＮＫ
Ｓ＿Ｌに応じて第３感知期間に対応するレベルを有する
ワードライン電圧ＶＰＬを発生する。
【０１０６】以後、ワードライン電圧ＶＰＬは、メモリ
バンク１１０Ｌの以前に選択された列（ワードライン）
に供給され、データ感知動作のうち第３感知期間に対応
する動作が行われる。そして、感知期間検出器４６０
は、第１乃至第３感知期間のデータ感知動作の終了を検
出する。該動作が終了したら、感知期間検出器４６０
は、感知期間検出信号ＳＰＤＥＴを非活性化させ、その
結果、クロック発生部４４０は、非活性化状態に移行す
る。結局、メモリバンク１１０Ｌに対するデータ感知動
作がメモリバンク１１０Ｒのデータ出力の間に完了す
る。以後、そのようなバーストモードアクセス動作は、
要求されるデータが読み出されるまで反復的に行われ
る。
バンク１１０Ｌの以前に選択された列（ワードライン）
に供給され、データ感知動作のうち第３感知期間に対応
する動作が行われる。そして、感知期間検出器４６０
は、第１乃至第３感知期間のデータ感知動作の終了を検
出する。該動作が終了したら、感知期間検出器４６０
は、感知期間検出信号ＳＰＤＥＴを非活性化させ、その
結果、クロック発生部４４０は、非活性化状態に移行す
る。結局、メモリバンク１１０Ｌに対するデータ感知動
作がメモリバンク１１０Ｒのデータ出力の間に完了す
る。以後、そのようなバーストモードアクセス動作は、
要求されるデータが読み出されるまで反復的に行われ
る。
【０１０７】本発明の第２の実施例によると、第１期間
ｔ１（メモリバンク１１０Ｌ及び１１０Ｒ全部に対する
データ感知動作が行われる）の以後に、１つのメモリバ
ンクに対するデータ感知動作の第１感知期間は、アドレ
スビット信号ＡＤＤ４の遷移情報を利用して開始する
（アドレスビット信号ＡＤＤ４は、バンク選択のために
使用され、読出しイネーブル信号ＲＥｂ（クロック信号
として使用される）に同期して生成される）。そして、
第２及び第３感知期間は、アドレスビット信号ＡＤＤ１
〜ＡＤＤ３のうちの１つの遷移情報を利用して各々開始
する。従って、データ出力のときに発生し得るパワーノ
イズ（入出力ノイズ）は、各感知期間の感知動作に影響
を及ばさない。
ｔ１（メモリバンク１１０Ｌ及び１１０Ｒ全部に対する
データ感知動作が行われる）の以後に、１つのメモリバ
ンクに対するデータ感知動作の第１感知期間は、アドレ
スビット信号ＡＤＤ４の遷移情報を利用して開始する
（アドレスビット信号ＡＤＤ４は、バンク選択のために
使用され、読出しイネーブル信号ＲＥｂ（クロック信号
として使用される）に同期して生成される）。そして、
第２及び第３感知期間は、アドレスビット信号ＡＤＤ１
〜ＡＤＤ３のうちの１つの遷移情報を利用して各々開始
する。従って、データ出力のときに発生し得るパワーノ
イズ（入出力ノイズ）は、各感知期間の感知動作に影響
を及ばさない。
【０１０８】
【発明の効果】以上のように、本発明によると、例え
ば、読出しイネーブル信号が遷移するとき、各感知期間
の感知動作が行われないようにデータ感知動作を制御す
ることにより、バーストモードメモリ装置は、パワーノ
イズの影響を受けにくくなる。結果的に、安定したデー
タ感知動作が保障されるために、バーストモードメモリ
装置の信頼正が向上する。
ば、読出しイネーブル信号が遷移するとき、各感知期間
の感知動作が行われないようにデータ感知動作を制御す
ることにより、バーストモードメモリ装置は、パワーノ
イズの影響を受けにくくなる。結果的に、安定したデー
タ感知動作が保障されるために、バーストモードメモリ
装置の信頼正が向上する。
【図１】本発明の望ましい実施の形態に係る半導体メモ
リ装置のブロック図である。
リ装置のブロック図である。
【図２】１グループのビットラインと感知増幅器回路と
の間の関係、及び、感知増幅器回路とデータレジスタと
の間の関係を示すブロック図である。
の間の関係、及び、感知増幅器回路とデータレジスタと
の間の関係を示すブロック図である。
【図３】本発明の望ましい第１の実施例に係るデータ感
知制御回路を示すブロック図である。
知制御回路を示すブロック図である。
【図４】本発明の第１の実施例に係るバーストモードア
クセス動作を説明するためのタイミング図である。
クセス動作を説明するためのタイミング図である。
【図５】本発明の望ましい第２の実施例に係るデータ感
知制御回路を示すブロック図である。
知制御回路を示すブロック図である。
【図６】図５の第２アドレス遷移検出部のブロック図で
ある。
ある。
【図７】図５の第２クロックコントローラのブロック図
である。
である。
【図８】本発明の第２の実施例に係るバーストモードア
クセス動作を説明するためのタイミング図である。
クセス動作を説明するためのタイミング図である。
１００Ｌ、１００Ｒ メモリバンク １２０−２００ バッファ回路 ２１０Ｌ、２１０Ｒ Ｘ−デコーダ ２２０Ｌ、２２０Ｒ Ｙ−デコーダ ２３０Ｌ、２３０Ｒ Ｙ−カウンタ ２４０Ｌ：２４０Ｒ Ｙ−パスゲート回路 ２５０Ｌ、２５０Ｒ 感知増幅器回路 ２６０Ｌ、２６０Ｒ データレジスタ ２９０ カウンタ ３１０ データ感知制御回路 ３２０ ワードライン制御回路 ４１１ 上昇エッジ検出器 ４１２ 下降エッジ検出器 ４３０ 第１クロックコントローラ ５１０ 第２クロックコントローラ
Claims (7)
- 【請求項１】 マルチレベルデータを保持する複数のメ
モリセルを各々含み、互いに独立して読み出される第１
及び第２メモリバンクを有するメモリアレイと、 外部から印加されるアドレスビット信号を受け入れて、
読出しイネーブルクロック信号に同期して前記アドレス
ビット信号をカウントアップするカウンタ回路と、 前記カウンタ回路によってカウントアップされたアドレ
スビット信号のうちバンク選択のために使用される１つ
のアドレスビット信号を受け入れて、前記１つのアドレ
スビット信号の遷移に応じて一連のデータ感知制御信号
を発生するデータ感知制御回路と、 前記データ感知制御信号に応じて、前記第１及び第２メ
モリバンクから交互にマルチレベルデータを感知するデ
ータ読出し回路と、 を含み、前記データ読出し回路は、データ感知動作の
間、前記メモリバンクのうちの１つのメモリバンクから
感知されたマルチレベルを維持すると共に、前記メモリ
バンクのうちの他の１つのメモリバンクからマルチレベ
ルデータを感知することを特徴とする半導体メモリ装
置。 - 【請求項２】 前記他の１つのメモリバンクに関するデ
ータ感知動作の間、前記データ読出し回路に維持される
マルチレベルデータは、前記読出しイネーブルクロック
信号に同期してカウントアップされたアドレスビット信
号のうち他のアドレスビット信号の組み合わせに従って
外部に順次出力されることを特徴とする請求項１に記載
の半導体メモリ装置。 - 【請求項３】 前記データ感知制御回路は、 前記１つのアドレスビット信号が第１論理レベルから第
２論理レベルに遷移すると、第１アドレス遷移検出信号
（ＹＣＮＴＬ）をパルス状に遷移させ、前記１つのアド
レスビット信号が第２論理レベルから第１論理レベルに
遷移すると、第２アドレス遷移検出信号（ＹＣＮＴＲ）
をパルス状に遷移させるアドレス遷移検出部と、 前記第１アドレス遷移検出信号、前記第２アドレス遷移
検出信号、又はチップ活性化信号に応じて感知開始信号
（ＰＳＴＡＲＴ）を発生する感知開始信号発生部と、 クロック制御信号に応じて、互いに異なる周期を有する
複数のクロック信号を発生するクロック発生部と、 前記データ感知動作の間、前記クロック信号に応じて前
記感知制御信号を発生する感知制御信号発生器と、 前記感知開始信号に応じてデータ感知動作の期間を示す
感知期間検出信号を活性化させ、前記クロック信号を受
け入れて、前記データ感知動作の終了を検出して前記感
知期間検出信号を非活性化させる感知期間検出器と、 前記感知開始信号に応じて、前記クロック信号を発生す
るように、前記感知期間検出信号が活性化されている間
は、前記クロック制御信号を活性化させ、感知期間検出
信号が非活性化されたら、前記クロック発生部を非活性
化させるクロックコントローラと、 を含むことを特徴とする請求項１に記載の半導体メモリ
装置。 - 【請求項４】 前記データ感知動作は、各々一連のビッ
トラインプリチャージ、データ感知及びビットラインデ
ィスチャージ動作に各々対応する第１乃至第３感知期間
で構成されることを特徴とする請求項２に記載の半導体
メモリ装置。 - 【請求項５】 前記データ感知制御回路は、 チップ活性化信号に応じてレイテンシ信号を発生し、前
記８読出しイネーブルクロックがトグルされるとき、前
記レイテンシ信号を非活性化させるレイテンシ信号発生
器と、 前記１つのアドレスビット信号が第１論理レベルから第
２論理レベルに遷移すると、第１アドレス遷移検出信号
（ＹＣＮＴＬ）をパルス状に遷移させ、前記１つのアド
レスビット信号が第２論理レベルから第１論理レベルに
遷移すると、第２アドレス遷移検出信号（ＹＣＮＴＲ）
をパルス状に遷移させる第１アドレス遷移検出部と、 前記レイテンシ信号が非活性化された後、前記他のアド
レスビット信号のうち少なくとも１つが遷移すると、第
３アドレス遷移検出信号を発生する第２アドレス遷移検
出部と、 前記第１アドレス遷移検出信号、前記第２アドレス遷移
検出信号、又は前記チップ活性化信号に応じて感知開始
信号（ＰＳＴＡＲＴ）を発生する感知開始信号発生部
と、 第１及び第２クロック制御信号に応じて、互いに異なる
周期を有する複数のクロック信号を発生するクロック発
生部と、 前記データ感知動作の間、前記クロック信号に応じて前
記感知制御信号を発生する感知制御信号発生器と、 前記感知開始信号に応じてデータ感知動作の期間を示す
感知期間検出信号を活性化させ、前記クロック信号を受
け入れて前記データ感知動作の終了を検出して前記感知
期間検出信号を非活性化させる感知期間検出器と、 前記感知開始信号に応じて、前記クロック信号を発生す
るように、前記感知期間検出信号が活性化されている
間、前記第１クロック制御信号を活性化させ、前記感知
期間検出信号が非活性化されたら、前記クロック発生部
を非活性化させる第１クロックコントローラと、 前記クロック信号及び前記第３アドレス遷移検出信号に
応じて前記第２クロック制御信号を発生する第２クロッ
クコントローラと、 を含み、前記第２クロックコントローラは、各感知期間
の終了を検出して前記クロック信号が維持されるように
第２クロック制御信号を非活性化させ、前記第２クロッ
クコントローラは、前記クロック発生部が継続してクロ
ック信号を発生するように前記第３アドレス遷移検出信
号に応じて前記第２クロック制御信号を活性化させるこ
とを特徴とする請求項４に記載の半導体メモリ装置。 - 【請求項６】 前記データ感知制御回路は、 前記感知制御信号に応じて前記第１乃至第３データ感知
期間に各々対応する第１乃至第３感知期間信号を発生す
る感知期間信号発生器と、 前記１つのアドレスビット信号及び前記レイテンシ信号
に応じて第１及び第２バンク選択信号を発生するバンク
選択信号発生器と、 をさらに含み、前記バンク選択信号発生器は、前記レイ
テンシ信号が活性化されている間、前記第１及び第２バ
ンク選択信号を共に活性化させ、前記レイテンシ信号が
非活性化されている間、前記１つのアドレスビット信号
に応じて前記バンク選択信号のうちの１つのバンク選択
信号を活性化させることを特徴とする請求項５に記載の
半導体メモリ装置。 - 【請求項７】 前記データ読出し回路は、前記第１及び
第２メモリバンクに各々対応する第１及び第２データ読
出し部で構成され、 前記各々のデータ読出し部は、 複数の第２アドレスビット信号を受け入れて、前記第１
及び第２アドレス遷移検出信号のうち対応する１つがパ
ルス状に遷移すると、前記読出しイネーブルクロック信
号に同期して前記複数の第２アドレスビット信号をカウ
ントアップする第２カウンタ回路と、 前記第２カウンタ回路の出力に応じて、対応するメモリ
バンクの行のうち少なくとも１つを選択する行選択部
と、 前記感知制御信号に応じて、対応するメモリバンクから
マルチレベルデータを感知する感知増幅器回路と、 前記感知増幅器回路の出力をラッチし、前記第１カウン
タ回路によってカウントアップされたアドレス信号のう
ち他のアドレスビット信号に従って外部に順次出力する
データレジスタと、 を含むことを特徴とする請求項６に記載の半導体メモリ
装置。
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