TW202248868A - 發射器電路及其操作方法 - Google Patents

Abstract

本發明提供一種接收並聯信號且回應於並聯信號而輸出串聯信號的發射器電路，所述發射器電路可包含：時脈產生器，產生具有不同各別相位的第一時脈信號；多工器，包含選擇電路，所述選擇電路分別經組態以回應於第一時脈信號中的至少兩者而將並聯信號中的至少兩者選擇性地提供至輸出節點；以及輸出驅動器，藉由放大輸出節點處的信號而產生串聯信號。

Description

發射器電路及其操作方法

本發明概念大體上是關於發射器電路，且更特定言之，是關於包含驅動輸出節點的兩個或大於兩個選擇電路的發射器電路。本發明概念亦是關於操作此類發射器電路的方法。 相關申請案的交叉參考

本申請案主張2021年5月26日申請的韓國專利申請案第10-2021-0067896號及2021年9月08日申請的韓國專利申請案第10-2021-0119857號的優先權，所述申請案的共同主題特此以全文引用的方式併入。

發射器電路可包含藉由依序輸出多個並聯信號而產生串聯信號的串聯器。串聯器可回應於多個時脈信號而依序輸出多個並聯信號，所述多個時脈信號各自具有不同各別相位。然而，串聯器的效能可能由於在多個時脈信號之間發生的偏斜而降低。

本發明概念的實施例提供一種能夠藉由驅動兩個或大於兩個選擇電路而增加串聯信號的回轉速率的發射器電路。本發明概念的其他實施例提供一種操作此類型的發射器電路的方法。

根據本發明概念的態樣，一種接收並聯信號且回應於並聯信號而輸出串聯信號的發射器電路可包含：時脈產生器，經組態以產生具有不同各別相位的第一時脈信號；多工器，包含選擇電路，所述選擇電路分別經組態以回應於第一時脈信號中的至少兩者而將並聯信號中的至少兩者選擇性地提供至輸出節點；以及輸出驅動器，經組態以藉由放大輸出節點處的信號而產生串聯信號。

根據本發明概念的態樣，一種接收並聯信號且相對於並聯信號輸出串聯信號的發射器電路可包含：時脈產生器，經組態以產生具有不同各別相位的第一時脈信號；選擇電路，經組態以接收指示串聯信號是否轉換的轉換信號及並聯信號中的至少一者，且回應於第一時脈信號、轉換信號以及並聯信號中的至少一者而驅動輸出節點；以及輸出驅動器，經組態以藉由放大輸出節點處的信號而產生串聯信號，其中選擇電路中的至少兩者回應於串聯信號是否轉換而同時驅動輸出節點。

根據本發明概念的態樣，一種操作發射器電路以自並聯信號產生串聯信號的方法可包含：回應於參考時脈信號而產生具有不同各別相位的第一時脈信號；藉由使用多個選擇電路當中的至少兩個選擇電路來同時驅動輸出節點而依序輸出並聯信號，其中至少兩個選擇電路中的每一者回應於第一時脈信號中的至少一者而進行操作且接收並聯信號中的至少兩者；以及藉由放大輸出節點處的信號而產生串聯信號。

貫穿書面描述及圖式，相同或類似元件、組件、特徵及/或方法步驟由相同附圖標號及/或標記指代。

圖（FIG.）1為示出根據本發明概念的實施例的發射器電路1的圖，且圖2為示出根據本發明概念的實施例的串聯操作的概念圖。

參考圖1，發射器電路1可接收第一、第二、第三以及第四（下文統稱為「第一至第四」）作為並聯信號D[1:4]且輸出串聯信號D_TX。第一並聯信號至第四並聯信號D[1:4]可經由不同通道發射（或施加）至多工器10，且串聯信號D_TX可經由單一通道在外部輸出（或提供）。儘管工作實例中示出四個（4）並聯信號，但所屬領域中具有通常知識者將認識到，可使用任何合理數目『N』個並聯信號，其中N為大於1的正整數。

如圖1中所繪示，除多工器10以外，發射器電路1可通常包含輸出驅動器15及時脈產生器20。此處，多工器10可理解為回應於第一時脈信號CK1至第四時脈信號CK4而輸出第一並聯信號至第四並聯信號D[1:4]。

因此，參考圖2，多工器10可回應於第一時脈信號CK1而輸出第一並聯信號D1，回應於第二時脈信號CK2而輸出第二並聯信號D2，回應於第三時脈信號CK3而輸出第三並聯信號D3，以及回應於第四時脈信號CK4而輸出第四並聯信號D4。亦即，多工器10可執行串聯操作以用於將第一並聯信號至第四並聯信號D[1:4]轉換為單一串聯信號D_TX。

多工器10可包含第一選擇電路11至第四選擇電路14。第一選擇電路11至第四選擇電路14中的每一者可接收並聯信號中的兩者或更多者，以及時脈信號中的兩者或更多者。作為回應，第一選擇電路11至第四選擇電路14中的每一者可回應於時脈信號的有效位準（例如，邏輯高位準（下文稱為「高」）或邏輯低位準（下文稱為「低」））或有效邊緣（例如，上升邊緣或下降邊緣）而輸出對應並聯信號。舉例而言，第一選擇電路11可回應於第一時脈信號CK1的有效邊緣而輸出第一並聯信號D1，且可回應於第二時脈信號CK2的有效邊緣而輸出第二並聯信號D2。第二選擇電路12可回應於第二時脈信號CK2的有效邊緣而輸出第二並聯信號D2，且回應於第三時脈信號CK3的有效邊緣而輸出第三並聯信號D3。第三選擇電路13可回應於第三時脈信號CK3的有效邊緣而輸出第三並聯信號D3，且回應於第四時脈信號CK4的有效邊緣而輸出第四並聯信號D4。第四選擇電路14可回應於第一時脈信號CK1的有效邊緣而輸出第一並聯信號D1，且回應於第四時脈信號CK4的有效邊緣而輸出第四並聯信號D4。儘管為便於描述，在工作實例中示出四個時脈信號，但所屬領域中具有通常知識者將認識到，可將任何合理數目『N』個時脈信號及/或『N』個並聯信號施加至多工器10以便回應於（或基於）N個時脈信號，藉由對N個並聯信號執行串聯操作而產生串聯信號D_TX。

值得注意的是，任一個並聯信號可回應於一或多個對應時脈信號而輸入至兩個或大於兩個選擇電路且可自兩個或大於兩個選擇電路輸出。

儘管為便於描述，圖1的多工器10示出為包含四個（4）選擇電路，但所屬領域中具有通常知識者將認識到，可使用任何合理數目個選擇電路。舉例而言，多工器10可包含N個選擇電路，其中N個選擇電路中的每一者可接收兩個或大於兩個並聯信號及兩個或大於兩個時脈信號，以便基於兩個或大於兩個時脈信號而選擇性地輸出兩個或大於兩個並聯信號。

時脈產生器20可用於產生在圖1及圖2的所示出實例中假設的第一時脈信號至第四時脈信號CK[1:4]。第一時脈信號至第四時脈信號CK[1:4]的占空比可與包含於多工器10中的選擇電路的數目成反比。舉例而言，在包含於多工器10中的選擇電路的數目為四（4）的情況下，第一時脈信號至第四時脈信號CK[1:4]的占空比可為約25%。替代地，假設包含於多工器10中的選擇電路的數目為五（5），由時脈產生器20提供的第一時脈信號至第五時脈信號CK[1:5]的占空比可為約20%。因此，術語「占空比」可表示在單一循環中主動信號的時段的比率。

進一步值得注意的是，第一時脈信號至第四時脈信號CK[1:4]可具有不同的相位。舉例而言，參考圖2，第一時脈信號CK1的相位可為約0°，第二時脈信號CK2的相位可為約90°，第三時脈信號CK3的相位可為約180°，以及第四時脈信號CK4的相位可為約270°。然而，所屬領域中具有通常知識者將認識到，時脈產生器20可產生具有任何合理的恆定相位差的任何合理的時脈信號。

參考圖1，輸出驅動器15可用於藉由放大自多工器10所接收的信號而產生串聯信號D_TX。因此，與前述工作假設一致，串聯信號D_TX可具有重複配置第一並聯信號至第四並聯信號D[1:4]的信號圖案。

因此，與圖1的發射器電路1的前述解釋一致，本發明概念的實施例可使用兩個或大於兩個選擇電路以回應於至少一個時脈信號而輸出相同並聯信號，其中發射至輸出驅動器15的信號的回轉速率可增加。亦即，可使用兩個或大於兩個選擇電路來共同地驅動具有輸出信號的輸出節點，所述輸出信號具有相對較高的高回轉速率。

圖3為示出在圖1及圖2的發射器電路1的上下文中的多驅動操作的概念圖。

參考圖1、圖2以及圖3，發射器電路1再次假設為包含第一選擇電路11至第四選擇電路14以及輸出驅動器15，其中第一選擇電路11至第四選擇電路14接收第一並聯信號至第四並聯信號D[1:4]且經組態以回應於第一時脈信號至第四時脈信號CK[1:4]而選擇性地輸出第一並聯信號至第四並聯信號D[1:4]。

第一選擇電路11至第四選擇電路14可根據所接收並聯信號的邏輯位準（例如，高或低）而驅動輸出節點Nout。亦即，當並聯信號處於邏輯高位準時，第一選擇電路11至第四選擇電路14可對輸出節點Nout進行預充電，且當並聯信號處於邏輯低位準時，第一選擇電路11至第四選擇電路14可對輸出節點Nout進行放電。

就此而言，第一選擇電路11至第四選擇電路14中的每一者可理解為包含驅動器及開關。舉例而言，第一選擇電路11可包含第一驅動器DR1及第一開關SW1。第二選擇電路12可包含第二驅動器DR2及第二開關SW2。第三選擇電路13可包含第三驅動器DR3及第三開關SW3。第四選擇電路14可包含第四驅動器DR4及第四開關SW4。第一驅動器DR1可輸出第一並聯信號D1或第二並聯信號D2，且第一開關SW1可由第一時脈信號CK1或第二時脈信號CK2控制。亦即，第一開關SW1可根據第一時脈信號CK1的有效位準而接通，且自第一驅動器DR1輸出的第一並聯信號D1可發射至輸出節點Nout。

第一選擇電路11至第四選擇電路14中的兩者或更多者可回應於一個時脈信號而輸出相同並聯信號。舉例而言，第一開關SW1及第四開關SW4可根據第一時脈信號CK1的有效位準而接通，且第一驅動器DR1及第四驅動器DR4可將第一並聯信號D1發射至輸出節點Nout。亦即，發射器電路1可藉由同時驅動兩個或大於兩個選擇電路而產生串聯信號D_TX。

當自輸出節點Nout查看選擇電路時，第一選擇電路11至第四選擇電路14中的每一者可理解為電容器。根據本發明概念的實施例，當兩個或大於兩個選擇電路同時驅動輸出節點Nout時，自輸出節點Nout朝向選擇電路查看的輸出電容的值可減小。當輸出電容的值減小時，串聯信號D_TX的回轉速率可增加。舉例而言，如圖3中所示出，當執行兩個或大於兩個選擇電路同時驅動輸出節點Nout的多驅動操作時，輸出節點Nout的回轉速率可增加。第一選擇電路11至第四選擇電路14中的一者驅動輸出節點Nout的操作可稱為單一驅動操作。

與單一驅動操作相比，串聯信號DTX的回轉速率可根據多驅動操作而增加。因此，發射器電路1的效能可增加。

圖4A及圖4B為示出根據本發明概念的實施例的時脈產生器20a及時脈產生器20b的各別方塊圖。

參考圖4A，時脈產生器20a可包含鎖相迴路（phase locked loop；PLL）21、多相位時脈產生器22a以及占空比控制電路23。時脈產生器20a可為圖1的時脈產生器20的實例。

PLL 21可產生參考時脈信號Ref_CK且將參考時脈信號Ref_CK發射至多相位時脈產生器22a。參考時脈信號Ref_CK的占空比可為約50%。

多相位時脈產生器22a可回應於參考時脈信號Ref_CK而產生具有不同相位的第一多相位時脈信號pCK1至第四多相位時脈信號pCK4。舉例而言，第一多相位時脈信號pCK1的相位可為約0°，第二多相位時脈信號pCK2的相位可為約90°，及第三多相位時脈信號pCK3的相位可為約180°，以及第四多相位時脈信號pCK4的相位可為約270°。多相位時脈產生器22a可包含延遲鎖定迴路（delay locked loop；DLL）。

占空比控制電路23可基於第一多相位時脈信號pCK1至第四多相位時脈信號pCK4而產生第一時脈信號CK1至第四時脈信號CK4及第一反相時脈信號nCK1至第四反相時脈信號nCK4。第一時脈信號CK1至第四時脈信號CK4的占空比及第一反相時脈信號nCK1至第四反相時脈信號nCK4的占空比可不同於第一多相位時脈信號pCK1至第四多相位時脈信號pCK4的占空比。舉例而言，第一時脈信號CK1至第四時脈信號CK4的占空比及第一反相時脈信號nCK1至第四反相時脈信號nCK4的占空比可為約25%。

第一反相時脈信號nCK1至第四反相時脈信號nCK4可分別為第一時脈信號CK1至第四時脈信號CK4的反相邏輯版本。

參考圖4B，時脈產生器20b可自記憶體控制器2接收參考時脈信號Ref_CK，且回應於參考時脈信號Ref_CK而產生第一時脈信號CK1至第四時脈信號CK4及第一反相時脈信號nCK1至第四反相時脈信號nCK4。時脈產生器20b可為圖1的時脈產生器20的實例。

在一些實施例中，時脈產生器20b可包含於半導體記憶體裝置（例如，圖13的1300）中，且記憶體控制器2可將參考時脈信號Ref_CK發射至半導體記憶體裝置1300。在一些實施例中，參考時脈信號Ref_CK可稱為寫入時脈（write clock；WCK）信號。半導體記憶體裝置1300可基於WCK信號而藉由執行串聯操作來產生串聯信號，且可將所產生串聯信號發射至記憶體控制器2。

圖5為示出根據本發明概念的實施例的占空比改變操作的波形圖，且圖6為根據本發明概念的實施例的占空比控制電路的電路圖。

參考圖5，第一多相位時脈信號pCK1至第四多相位時脈信號pCK4的占空比可為約50%。第一多相位時脈信號pCK1的相位可為約0°，第二多相位時脈信號pCK2的相位可為約90°，第三多相位時脈信號pCK3的相位可為約180°，以及第四多相位時脈信號pCK4的相位可為約270°。

參考圖4及圖6，占空比控制電路23可基於第一多相位時脈信號pCK1至第四多相位時脈信號pCK4而產生第一時脈信號CK1至第四時脈信號CK4。第一時脈信號CK1至第四時脈信號CK4的占空比可為約25%。儘管未在圖5中示出，但占空比控制電路23可產生第一反相時脈信號nCK1至第四反相時脈信號nCK4，且第一反相時脈信號nCK1至第四反相時脈信號可具有與第一時脈信號CK1至第四時脈信號CK4相對的相位。

參考圖6，占空比控制電路23可包含第一時脈產生電路231至第四時脈產生電路234。第一時脈產生電路231可產生第一時脈信號CK1及第一反相時脈信號nCK1，第二時脈產生電路232可產生第二時脈信號CK2及第二反相時脈信號nCK2，第三時脈產生電路233可產生第三時脈信號CK3及第三反相時脈信號nCK3，以及第四時脈產生電路234可產生第四時脈信號CK4及第四反相時脈信號nCK4。第一時脈產生電路231至第四時脈產生電路234中的每一者可接收第一多相位時脈信號pCK1至第四多相位時脈信號pCK4。

第一時脈產生電路231可藉由對第一多相位時脈信號pCK1及第四多相位時脈信號pCK4執行反及（NAND）操作及使NAND操作的結果反相而產生第一時脈信號CK1。亦即，因此，可藉由在第一多相位時脈信號pCK1與第四多相位時脈信號pCK4之間的及（AND）操作而獲得第一時脈信號CK1，其中第一多相位時脈信號pCK1與第四多相位時脈信號pCK4之間的相位差為約270°。第一時脈產生電路231可使第二多相位時脈信號pCK2及第三多相位時脈信號pCK3反相，且藉由對反相信號執行NAND操作而產生第一反相時脈信號nCK1。亦即，因此，可藉由對第二多相位時脈信號pCK2及第三多相位時脈信號pCK3執行或（OR）操作而獲得第一反相時脈信號nCK1，其中第二多相位時脈信號pCK2與第三多相位時脈信號pCK3之間的相位差為約90°。

第二時脈產生電路232至第四時脈產生電路234可以與第一時脈產生電路231相同的方式進行操作，且因此省略對第二時脈產生電路232至第四時脈產生電路234的詳細描述。

產生第一時脈信號CK1至第四時脈信號CK4及第一反相時脈信號nCK1至第四反相時脈信號nCK4的實例不僅限於前述，且具有經調整占空比的多個時脈信號及多個時脈信號的反相信號可以根據本發明概念的各種實施例的各種方式產生。

圖7為進一步示出根據本發明概念的實施例的串聯過程的時序圖。

參考圖7，在圖1中所示出的實施例的上下文中，第一時脈信號CK1至第四時脈信號CK4可在經限定單位間隔（unit interval；UI）期間維持較高。第一並聯信號至第四並聯信號D[1:4]可維持較高以使預設定UI與第一時脈信號CK1至第四時脈信號CK4的有效邊緣時序同步。舉例而言，第一並聯信號至第四並聯信號D[1:4]可在對應於UI的四倍的時間內維持相同邏輯位準（例如，高或低）。

多工器10可在時間t11處回應於第一時脈信號CK1的有效邊緣而將第一並聯信號D1輸出為串聯信號D_TX。由於第一並聯信號D1較高，因此串聯信號D_TX亦可較高。多工器10可在時間t12處回應於第二時脈信號CK2的有效邊緣而將第二並聯信號D2輸出為串聯信號D_TX。由於第二並聯信號D2較低，因此串聯信號D_TX可轉換至較低。如圖1中所示出，第一選擇電路11及第二選擇電路12可回應於第二時脈信號CK2而同時輸出第二並聯信號D2。因此，當串聯信號D_TX在時間t12處轉換時，其回轉速率可增加。類似地，串聯信號D_TX可在時間t13處、在時間t14處的第四個點、在時間t16處的第六個點以及在時間t18處的第八個點轉換，且兩個或大於兩個選擇電路同時驅動串聯信號D_TX。以此方式，對應回轉速率可增加。

亦即，兩個選擇電路回應於第一時脈信號CK1至第四時脈信號CK4中的每一者而輸出相同並聯信號，且因此，串聯信號D_TX的回轉速率可增加，且發射器電路1的效能可改良。然而，本發明概念的實施例不限於此特定途徑。舉例而言，三個或大於三個選擇電路可回應於第一時脈信號CK至第四時脈信號CK4中的每一者而輸出相同並聯信號以便改良發射器電路1的效能。

圖8A、圖8B以及圖8C為不同地示出根據本發明概念的實施例的選擇電路的結構的各別電路圖。此處，圖8A為示出處於邏輯閘極位準的選擇電路的電路圖，而圖8B及圖8C為示出處於電晶體位準的選擇電路的電路圖。

參考圖8A，多工器30可包含第一選擇電路31至第四選擇電路34。對第一選擇電路31的以下描述亦可應用於第二選擇電路32至第四選擇電路34。

第一選擇電路31可包含AND-OR反相器（AND-OR inverter；AOI22）電路311、OR-AND反相器（OR-AND inverter；OAI22）電路312、第一P型電晶體P1以及第一N型電晶體N1。

AOI22電路311可接收第一並聯信號D1及第二並聯信號D2以及第一時脈信號CK1及第二時脈信號CK2，且驅動第一P型電晶體P1的閘極端子。亦即，AOI22電路311可回應於第一時脈信號CK1的有效邊緣（例如，上升邊緣）而藉由使第一並聯信號D1反相至較高來接通第一P型電晶體P1。替代地，AOI22電路311可回應於第二時脈信號CK2的有效邊緣而藉由使第二並聯信號D2反相至較高來接通第一P型電晶體P1。當第一P型電晶體P1接通時，可產生較高串聯信號D_TX。亦即，第一選擇電路31可回應於第一時脈信號CK1及第二時脈信號CK2而藉由在較高處輸出第一並聯信號D1及第二並聯信號D2來產生串聯信號D_TX。

OAI22電路312可接收第一並聯信號D1及第二並聯信號D2以及第一反相時脈信號nCK1及第二反相時脈信號nCK2，且驅動第一N型電晶體N1的閘極端子。亦即，OAI22電路312可回應於第一反相時脈信號nCK1的有效邊緣（例如，下降邊緣）而藉由使第一並聯信號D1反相至較低來接通第一N型電晶體N1。當第一N型電晶體N1接通時，可產生較低串聯信號D_TX。亦即，第一選擇電路31可回應於第一反相時脈信號nCK1及第二反相時脈信號nCK2而藉由在較低處輸出第一並聯信號D1及第二並聯信號D2來產生串聯信號D_TX。

第二選擇電路32可回應於第二時脈信號CK2及第三時脈信號CK3而藉由在較高處輸出第二並聯信號D2及第三並聯信號D3，或回應於第二反相時脈信號nCK2及第三反相時脈信號nCK3而藉由在較低處輸出第二並聯信號D2及第三並聯信號D3來產生串聯信號D_TX。第三選擇電路33可回應於第三時脈信號CK3及第四時脈信號CK4而藉由在較高處輸出第三並聯信號D3及第四並聯信號D4，或回應於第三反相時脈信號nCK3及第四反相時脈信號nCK4而藉由在較低處輸出第三並聯信號D3及第四並聯信號D4來產生串聯信號D_TX。第四選擇電路34可回應於第一時脈信號CK1及第四時脈信號CK4而藉由在較高處輸出第一並聯信號D1及第四並聯信號D4，或回應於第一反相時脈信號nCK1及第四反相時脈信號nCK4而藉由在較低處輸出第一並聯信號D1及第四並聯信號D4來產生串聯信號D_TX。亦即，第一並聯信號D1至第四並聯信號D4可同時由至少兩個或大於兩個選擇電路選擇以組態串聯信號D_TX。

然而，本發明概念的實施例不限於此，且一個並聯信號同時由兩個或大於兩個選擇電路輸出的多工器結構可包含在本發明概念的某些實施例中。另外，根據本發明概念的實施例，一個選擇電路可回應於兩個或大於兩個時脈信號中的每一者而接收兩個或大於兩個並聯信號且輸出兩個或大於兩個並聯信號中的一者。

參考圖8B，多工器40可包含第一選擇電路41至第四選擇電路44。在圖8B中，對第一選擇電路41的描述可類似地應用於第二選擇電路42至第四選擇電路44。

第一選擇電路41可包含AOI22電路411及OAI22電路412。AOI22電路411可回應於第一時脈信號CK1及第二時脈信號CK2而驅動第一P型電晶體P1，使得較高的第一並聯信號D1及第二並聯信號D2輸出為串聯信號D_TX。OAI22電路412可回應於第一反相時脈信號nCK1及第二反相時脈信號nCK2而驅動第一N型電晶體N1，使得較低的第一並聯信號D1及第二並聯信號D2輸出為串聯信號D_TX。

AOI22電路411可包含第一上拉電路413及第一下拉電路414。第一上拉電路413可對連接至第一P型電晶體P1的閘極端子的節點進行預充電，且第一下拉電路414可對連接至第一P型電晶體P1的閘極端子的節點進行放電。

第一上拉電路413可包含第二P型電晶體P12至第五P型電晶體P15。第一並聯信號D1可輸入至第二P型電晶體P12的閘極端子，第二並聯信號D2可輸入至第三P型電晶體P13的閘極端子，第一時脈信號CK1可輸入至第四P型電晶體P14的閘極端子，以及第二時脈信號CK2可輸入至第五P型電晶體P15的閘極端子。第一下拉電路414可包含第二N型電晶體N12至第五N型電晶體N15。當第一時脈信號CK1較高且第一並聯信號D1較高時，第一P型電晶體P1可藉由第二N型電晶體N12至第五N型電晶體N15接通，且因此，串聯信號D_TX可較高。另外，當第二時脈信號CK2較高且第二並聯信號D2較高時，第一P型電晶體P1可接通，且因此，串聯信號D_TX可較高。亦即，AOI22電路411可驅動第一P型電晶體P1，使得較高的第一並聯信號D1及第二並聯信號D2在串聯信號D_TX中輸出。

OAI22電路412可包含第二上拉電路415及第二下拉電路416。第二上拉電路415可對連接至第一N型電晶體N1的閘極端子的節點進行預充電，且第二下拉電路416可對連接至第一N型電晶體N1的閘極端子的節點進行放電。

第二下拉電路416可包含第六N型電晶體N16至第九N型電晶體N19。第六N型電晶體N16至第九N型電晶體N19可連接至第一N型電晶體N1的閘極端子。第六N型電晶體N16至第九N型電晶體N19可由第一並聯信號D1、第二並聯信號D2、第一反相信號nCK1及第二反相信號nCK2控制。第六N型電晶體N16至第九N型電晶體N19可不對第一N型電晶體N1的閘極端子進行放電，同時第二上拉電路415對第一N型電晶體N1的閘極端子進行預充電。

第二上拉電路415可包含第六P型電晶體P16至第九P型電晶體P19。第一反相時脈信號nCK1可輸入至第六P型電晶體P16的閘極端子，第一並聯信號D1可輸入至第七P型電晶體P17的閘極端子，第二反相時脈信號nCK2可輸入至第八P型電晶體P18的閘極端子，以及第二並聯信號D2可輸入至第九P型電晶體P19的閘極端子。當第一反相時脈信號nCK1較低時，亦即，當第一時脈信號CK1較高且第一並聯信號D1較低時，第一N型電晶體N1可接通，且因此，串聯信號D_TX可較低。另外，當第二反相時脈信號nCK2較低時，亦即，當第二時脈信號CK2較高且第二並聯信號D2較低時，第一N型電晶體N1可接通，且因此，串聯信號D_TX可較低。亦即，OAI22電路412可驅動第一N型電晶體N1，使得較低的第一並聯信號D1及第二並聯信號D2在串聯信號D_TX中輸出。

儘管已假設第一選擇電路41回應於第一時脈信號CK1及第二時脈信號CK2而輸出第一並聯信號D1及第二並聯信號D2，但本發明概念的實施例不限於此。亦即，第一選擇電路41可回應於三個或大於三個時脈信號而選擇性地輸出三個或大於三個並聯信號。另外，由第一選擇電路41所接收的並聯信號不限於第一並聯信號D1及第二並聯信號D2。

參考圖8C，多工器50可包含第一選擇電路51至第四選擇電路54。在圖8C中，對第一選擇電路51的描述可應用於第二選擇電路52至第四選擇電路54。

第一選擇電路51可包含AOI22電路511及OAI22電路512。AOI22電路511可回應於第一時脈信號CK1及第二時脈信號CK2而驅動第一P型電晶體P1，使得較高的第一並聯信號D1及第二並聯信號D2輸出為串聯信號D_TX。OAI22電路512可回應於第一反相時脈信號nCK1及第二反相時脈信號nCK2而驅動第一N型電晶體N1，使得較低的第一並聯信號D1及第二並聯信號D2輸出為串聯信號D_TX。

AOI22電路511可包含第一驅動電路513及第二驅動電路514。第一驅動電路513可基於第一輸入信號D1而驅動連接至第一P型電晶體P1的閘極端子的節點，且第二驅動電路514可回應於第二輸入信號D2而驅動連接至第一P型電晶體P1的閘極端子的節點。

第一驅動電路513可包含第二P型電晶體P22至第四P型電晶體P24以及第二N型電晶體N22及第三N型電晶體N23。第一時脈信號CK1可輸入至第二P型電晶體P22的閘極端子，第二時脈信號CK2可輸入至第三P型電晶體P23的閘極端子，第一並聯信號D1可輸入至第四P型電晶體P24的閘極端子，第一時脈信號CK1可輸入至第二N型電晶體N22的閘極端子，以及第一並聯信號D1可輸入至第三N型電晶體N23的閘極端子。當第一時脈信號CK1較高且第一並聯信號D1較高時，第一P型電晶體P1可藉由第一驅動電路513接通，且因此，串聯信號D_TX可較高。

第二驅動電路514可包含第五P型電晶體P25至第七P型電晶體P27以及第四N型電晶體N24及第五N型電晶體N25。第二時脈信號CK2可輸入至第五P型電晶體P25的閘極端子，第一時脈信號CK1可輸入至第六P型電晶體P26的閘極端子，第二並聯信號D2可輸入至第七P型電晶體P27的閘極端子，第二時脈信號CK2可輸入至第四N型電晶體N24的閘極端子，以及第二並聯信號D2可輸入至第五N型電晶體N25的閘極端子。當第二時脈信號CK2較高且第二並聯信號D2較高時，第一P型電晶體P1可藉由第二驅動電路514接通，且因此，串聯信號D_TX可較高。

OAI22電路512可包含第三驅動電路515及第四驅動電路516。第三驅動電路515可回應於第一輸入信號D1而驅動連接至第一N型電晶體N1的閘極端子的節點，且第四驅動電路516可回應於第二輸入信號D2而驅動連接至第一N型電晶體N1的閘極端子的節點。

第三驅動電路515可包含第八P型電晶體P31及第九P型電晶體P32以及第六N型電晶體N26及第七N型電晶體N27。第一並聯信號D1可輸入至第八P型電晶體P31的閘極端子，第一反相時脈信號nCK1可輸入至第九P型電晶體P32的閘極端子，第一反相時脈信號nCK1可輸入至第六N型電晶體N26的閘極端子，以及第二反相時脈信號nCK2可輸入至第七N型電晶體N27的閘極端子。當第一反相時脈信號nCK1較低時，亦即，當第一時脈信號CK1較高且第一並聯信號D1較低時，第一N型電晶體N1可藉由第三驅動電路515接通，且因此，串聯信號D_TX可較低。

第四驅動電路516可包含第十P型電晶體P33及第十一P型電晶體P34以及第八N型電晶體N28及第九N型電晶體N29。第二並聯信號D2可輸入至第十P型電晶體P33的閘極端子，第二反相時脈信號nCK2可輸入至第十一P型電晶體P34的閘極端子，第二反相時脈信號nCK2可輸入至第八N型電晶體N28的閘極端子，以及第一反相時脈信號nCK1可輸入至第九N型電晶體N29的閘極端子。當第二反相時脈信號nCK2較低時，亦即，當第二反相信號CK2較高且第二並聯信號D2較低時，第一N型電晶體N1可藉由第四驅動電路516接通，且因此，串聯信號D_TX可較低。

圖9為示出根據本發明概念的實施例的發射器電路2的方塊圖，且圖10為示出發射器2的操作的時序圖。

參考圖9，發射器電路2可包含多工器60、轉換信號產生電路70以及輸出驅動器15。

多工器60可選擇性地輸出第一並聯信號D1至第四並聯信號D4，且輸出驅動器15放大多工器60的輸出以產生串聯信號D_TX。

多工器60可包含第一選擇電路61至第四選擇電路64。第一選擇電路61至第四選擇電路64可接收並聯信號D1至並聯信號D4以及第一轉換信號T1至第四轉換信號T4。舉例而言，第一選擇電路61可接收第一並聯信號D1及第二轉換信號T2，第二選擇電路62可接收第二並聯信號D2及第三轉換信號T3，第三選擇電路63可接收第三並聯信號D3及第四轉換信號T4，以及第四選擇電路64可接收第四並聯信號D4及第一轉換信號T1。

參考圖10，多工器60可基於第一時脈信號CK1至第四時脈信號CK4依序轉換至邏輯高位準H而輸出第一並聯信號D1至第四並聯信號D4，且因此，串聯信號D_TX可產生。

參考圖9及圖10，轉換信號產生電路70可產生指示串聯信號D_TX是否轉換的第一轉換信號T1至第四轉換信號T4。當串聯信號D_TX轉換時，第一轉換信號T1至第四轉換信號T4中的一者可處於邏輯高位準，且其他轉換信號可處於邏輯低位準。

轉換信號產生電路70可包含第一信號產生電路71至第四信號產生電路74。

第一信號產生電路71可回應於第一並聯信號D1及第四並聯信號D4而產生第一轉換信號T1。亦即，第一轉換信號T1可指示在串聯信號D_TX中彼此鄰近的第四並聯信號D4的部分與第一並聯信號D1的部分之間是否存在邏輯位準轉換（例如，較高至較低，或較低至較高）。舉例而言，在圖10中，在時間t25處，在串聯信號D_TX中彼此鄰近的第四並聯信號D4的部分與第一並聯信號D1的部分之間不存在邏輯位準轉換，且因此，第一轉換信號T1可較低。

第二信號產生電路72可基於第一並聯信號D1及第二並聯信號D2而產生第二轉換信號T2。亦即，第二轉換信號T2可指示在串聯信號D_TX中彼此鄰近的第一並聯信號D1的部分與第二並聯信號D2的部分之間是否存在邏輯位準轉換。舉例而言，在圖10中，在時間t22及時間t26處，在串聯信號D_TX中彼此鄰近的第一並聯信號D1的部分與第二並聯信號D2的部分之間存在邏輯位準轉換。因此，第二轉換信號T2可在預設定時間（例如UI）內維持較高。

第三信號產生電路73可回應於第二並聯信號D2及第三並聯信號D3而產生第三轉換信號T3。亦即，第三轉換信號T3可指示在串聯信號D_TX中彼此鄰近的第二並聯信號D2的部分與第三並聯信號D3的部分之間是否存在邏輯位準轉換。舉例而言，在圖10中，在時間t23處，在串聯信號D_TX中彼此鄰近的第二並聯信號D2的部分與第三並聯信號D3的部分之間存在邏輯位準轉換。因此，第三轉換信號T3可在預設定時間（例如UI）內維持較高。在時間t27處，在串聯信號D_TX中彼此鄰近的第二並聯信號D2的部分與第三並聯信號D3的部分之間不存在邏輯位準轉換。因此，第三轉換信號T3可較低。

第四信號產生電路74可回應於第三並聯信號D3及第四並聯信號D4而產生第四轉換信號T4。亦即，第四轉換信號T4可指示在串聯信號D_TX中彼此鄰近的第三並聯信號D3的部分與第四並聯信號D4的部分之間是否存在邏輯位準轉換。舉例而言，在圖10中，在時間t24及時間t28處，在串聯信號D_TX中彼此鄰近的第三並聯信號D3的部分與第四並聯信號D4的部分之間存在邏輯位準轉換。因此，第四轉換信號T4可在預設定時間（例如UI）內維持較高。

第一選擇電路61可回應於第一時脈信號CK1及第二時脈信號CK2的有效位準（例如，較高）或有效邊緣（例如，上升邊緣）而選擇第一並聯信號D1或第二轉換信號T2。亦即，第一選擇電路61可回應於第一時脈信號CK1的有效邊緣而輸出第一並聯信號D1。另外，第一選擇電路61可回應於第二轉換信號T2，進一步回應於第二時脈信號CK2的有效邊緣而驅動輸出節點Nout。第一選擇電路61可不在第二轉換信號T2的邏輯位準較低時驅動輸出節點，且在第二轉換信號T2的邏輯位準較高時驅動輸出節點Nout。舉例而言，當邏輯位準自第一並聯信號D1較高的部分轉換至第二並聯信號D2較低的部分時，第二轉換信號T2的邏輯位準較高。第一選擇電路61可回應於第二轉換信號T2，進一步回應於第二時脈信號CK2的有效邊緣而對輸出節點Nout進行放電。替代地，當邏輯位準自第一並聯信號D1較低的部分轉換至第二並聯信號D2較高的部分時，第二轉換信號T2的邏輯位準較高。第一選擇電路61可回應於第二時脈信號CK2的有效邊緣，基於第二轉換信號T2而對輸出節點Nout進行預充電。

亦即，當包含於串聯信號D_TX中的第一並聯信號D1的部分與第二並聯信號D2的部分之間存在邏輯位準轉換時，第一選擇電路61連同第二選擇電路62一起驅動（例如，預充電或放電）輸出節點Nout，串聯信號D_TX的回轉速率可增加。

第二選擇電路62可回應於第二時脈信號CK2及第三時脈信號CK3的有效位準（例如，較高）或有效邊緣（例如，上升邊緣）而選擇第二並聯信號D2或第三轉換信號T3。亦即，第二選擇電路62可回應於第二時脈信號CK2的有效邊緣而輸出第二並聯信號D2。另外，第二選擇電路62可回應於第三轉換信號T3，回應於第三時脈信號CK3的有效邊緣而驅動輸出節點Nout。第二選擇電路62可不在第三轉換信號T3的邏輯位準較低時驅動輸出節點Nout，且可在第三轉換信號T3的邏輯位準較高時驅動輸出節點Nout。舉例而言，當邏輯位準自第二並聯信號D2較高的部分轉換至第三並聯信號D3較低的部分時，第三轉換信號T3的邏輯位準較高。第二選擇電路62可回應於第三時脈信號CK3的有效邊緣，基於第三轉換信號T3而對輸出節點Nout進行放電。替代地，當邏輯位準自第二並聯信號D2較低的部分轉換至第三並聯信號D3較高的部分時，第三轉換信號T3的邏輯位準較高。第二選擇電路62可回應於第三時脈信號CK3的有效邊緣，基於第三轉換信號T3而對輸出節點Nout進行預充電。

亦即，當包含於串聯信號D_TX中的第二並聯信號D2的部分與第三並聯信號D3的部分之間存在邏輯位準轉換時，第二選擇電路62連同第三選擇電路63一起驅動輸出節點Nout，串聯信號D_TX的回轉速率可增加。

第三選擇電路63可回應於第三時脈信號CK3及第四時脈信號CK4的有效位準（例如，較高）或有效邊緣（例如，上升邊緣）而選擇第三並聯信號D3或第四轉換信號T4。亦即，第三選擇電路63可回應於第三時脈信號CK3的有效邊緣而輸出第三並聯信號D3。另外，第三選擇電路63可回應於第四轉換信號T4，進一步回應於第四時脈信號CK4的有效邊緣而驅動輸出節點Nout。第三選擇電路63可不在第四轉換信號T4的邏輯位準較低時驅動輸出節點Nout，且可在第四轉換信號T4的邏輯位準較高時驅動輸出節點Nout。舉例而言，當邏輯位準自第三並聯信號D3較高的部分轉換至第四並聯信號D4較低的部分時，第四轉換信號T4的邏輯位準較高。第三選擇電路63可回應於第四轉換信號T4，進一步回應於第四時脈信號CK4的有效邊緣而對輸出節點Nout進行放電。替代地，當邏輯位準自第三並聯信號D3較低的部分轉換至第四並聯信號D4較高的部分時，第四轉換信號T4的邏輯位準較高。第三選擇電路63可回應於第四轉換信號T4，進一步回應於第四時脈信號CK4的有效邊緣而對輸出節點Nout進行預充電。

亦即，當包含於串聯信號D_TX中的第三並聯信號D3的部分與第四並聯信號D4的部分之間存在邏輯位準轉換時，第三選擇電路63連同第四選擇電路64一起驅動輸出節點Nout，串聯信號D_TX的回轉速率可增加。

第四選擇電路64可回應於第四時脈信號CK4及第一時脈信號CK1的有效位準（例如，較高）或有效邊緣（例如，上升邊緣）而選擇第四並聯信號D4或第一轉換信號T1。亦即，第四選擇電路64可回應於第四時脈信號CK4的有效邊緣而輸出第四並聯信號D4。另外，第四選擇電路64可回應於第一轉換信號T1，進一步回應於第一時脈信號CK1的有效邊緣而驅動輸出節點Nout。第四選擇電路64可不在第一轉換信號T1的邏輯位準較低時驅動輸出節點Nout，且可在第一轉換信號T1的邏輯位準較高時驅動輸出節點Nout。舉例而言，當邏輯位準自第四並聯信號D4較高的部分轉換至第一並聯信號D1較低的部分時，第一轉換信號T1的邏輯位準較高。第四選擇電路64可回應於第一時脈信號CK1的有效邊緣，基於第一轉換信號T1而對輸出節點Nout進行放電。替代地，當邏輯位準自第四並聯信號D4較低的部分轉換至第一並聯信號D1較高的部分時，第一轉換信號T1的邏輯位準較高。第四選擇電路64可回應於第一時脈信號CK1的有效邊緣，基於第一轉換信號T1而對輸出節點Nout進行預充電。

亦即，當包含於串聯信號D_TX中的第四並聯信號D4的部分與第一並聯信號D1的部分之間存在邏輯位準轉換時，第四選擇電路64連同第一選擇電路61一起驅動輸出節點Nout，串聯信號D_TX的回轉速率可增加。

根據本發明概念的實施例，當串聯信號D_TX的邏輯位準轉換時，執行多個選擇電路驅動輸出節點的多驅動操作，串聯信號D_TX的回轉速率可增加。舉例而言，參考圖10，第一轉換信號T1至第四轉換信號T4中的一者可在時間t22處、在時間t23處、在時間t24處、在時間t26處以及在時間t28處具有有效邊緣，且發射器電路2可以多個選擇電路驅動輸出節點的多驅動模式進行操作。

另外，當串聯信號D_TX的邏輯位準並未轉換時，執行一個選擇電路驅動輸出節點的單一驅動操作，且因此，功率消耗減少。舉例而言，參考圖10，第一轉換信號T1至第四轉換信號T4在時間t21、時間t25以及時間t27處不具有有效邊緣，且因此，發射器電路2可以一個選擇電路驅動輸出節點的單一驅動模式進行操作。

圖11為示出根據本發明概念的實施例的操作發射器電路的方法的流程圖。

參考圖1、圖4A、圖4B以及圖6，時脈產生器20可回應於參考時脈信號而產生具有不同相位的多個時脈信號CK[1:4] （S1110）。參考時脈信號的占空比可為約50%，且多個時脈信號CK[1:4]的占空比可小於約50%。舉例而言，多個時脈信號CK[1:4]的占空比可為約25%。

多工器10可藉由同時使用回應於多個時脈信號CK[1:4]而進行操作的第一選擇電路11至第四選擇電路14中的兩者或更多者而驅動輸出節點（S1120）。亦即，如圖1及圖3中所示出，第一選擇電路11及第四選擇電路14可回應於第一時脈信號CK1而同時將第一並聯信號D1提供至輸出節點Nout。由於兩個或大於兩個選擇電路驅動輸出節點，因此串聯信號D_TX的回轉速率可增加，且發射器電路1的效能可增加。

輸出驅動器15可接著藉由放大輸出節點Nout的信號而產生串聯信號D_TX（S1130）。

圖12為進一步示出根據本發明概念的實施例的輸出節點的驅動（圖11的S1120）的流程圖。

參考圖9、圖10、圖11以及圖12，轉換信號產生電路70可回應於串聯信號D_TX是否轉換的判定而產生多個轉換信號T1至轉換信號T4（S1210）。此處，第一轉換信號T1可指示在串聯信號D_TX中與第四並聯信號D4的部分連續的第一並聯信號D1的部分之間是否存在邏輯位準轉換。第二轉換信號T2可指示在串聯信號D_TX中與第一並聯信號D1的部分連續的第二並聯信號D2的部分之間是否存在邏輯位準轉換。第三轉換信號T3可指示在串聯信號D_TX中與第二並聯信號D2的部分連續的第三並聯信號D3的部分之間是否存在邏輯位準轉換。第四轉換信號T4可指示在串聯信號D_TX中與第三並聯信號D3的部分連續的第四並聯信號D4的部分之間是否存在邏輯位準轉換。當串聯信號D_TX轉換（S1210 = YES）時，執行方法步驟S1230，否則當串聯信號D_TX並未轉換時，執行方法步驟S1220。

在方法步驟S1230中，發射器電路2可以第一選擇電路61至第四選擇電路64中的兩者或更多者驅動輸出節點Nout的多驅動模式進行操作。由於兩個或大於兩個選擇電路同時驅動輸出節點Nout，因此串聯信號D_TX的回轉速率可增加，且發射器電路2的效能可增加。然而，在方法步驟S1220中，發射器電路2可以第一選擇電路61至第四選擇電路64中的一者驅動輸出節點Nout的單一驅動模式進行操作。當串聯信號D_TX不存在轉換時，僅一個選擇電路操作，且因此，功率消耗可減少。

圖13為示出根據本發明概念的實施例的包含多工器的半導體記憶體裝置1300的方塊圖。

參考圖13，半導體記憶體裝置1300可包含控制邏輯1310、刷新位址產生器1315、位址緩衝器1320、記憶庫控制邏輯1330、列位址多工器1340、行位址鎖存器1350、列解碼器、記憶體單元陣列、感測放大器、輸入/輸出（input/output；I/O）閘控電路1390、資料I/O緩衝器1395、行解碼器，且可包含誤差檢查及校正（error checking correction；ECC）引擎1400。

記憶體單元陣列可包含第一記憶庫記憶體陣列1380a、第二記憶庫記憶體陣列1380b、第三記憶庫記憶體陣列1380c以及第四記憶庫記憶體陣列1380d。列解碼器可包含分別連接至第一記憶庫記憶體陣列1380a、第二記憶庫記憶體陣列1380b、第三記憶庫記憶體陣列1380c以及第四記憶庫記憶體陣列1380d的第一記憶庫列解碼器1360a、第二記憶庫列解碼器1360b、第三記憶庫列解碼器1360c以及第四記憶庫列解碼器1360d。行解碼器可包含分別連接至第一記憶庫記憶體陣列1380a、第二記憶庫記憶體陣列1380b、第三記憶庫記憶體陣列1380c以及第四記憶庫記憶體陣列1380d的第一記憶庫行解碼器1370a、第二記憶庫行解碼器1370b、第三記憶庫行解碼器1370c以及第四記憶庫行解碼器1370d。感測放大器可包含分別連接至第一記憶庫記憶體陣列1380a、第二記憶庫記憶體陣列1380b、第三記憶庫記憶體陣列1380c以及第四記憶庫記憶體陣列1380d的第一記憶庫感測放大器1385a、第二記憶庫感測放大器1385b、第三記憶庫感測放大器1385c以及第四記憶庫感測放大器1385d。第一記憶庫記憶體陣列1380a、第二記憶庫記憶體陣列1380b、第三記憶庫記憶體陣列1380c以及第四記憶庫記憶體陣列1380d，第一記憶庫列解碼器1360a、第二記憶庫列解碼器1360b、第三記憶庫列解碼器1360c以及第四記憶庫列解碼器1360d，第一記憶庫行解碼器1370a、第二記憶庫行解碼器1370b、第三記憶庫行解碼器1370c以及第四記憶庫行解碼器1370d，以及第一記憶庫感測放大器1385a、第二記憶庫感測放大器1385b、第三記憶庫感測放大器1385c以及第四記憶庫感測放大器1385d可分別組態第一記憶庫至第四記憶庫。儘管圖13示出包含四個記憶庫的半導體記憶體裝置1300的實例，但所屬領域中具有通常知識者將認識到，半導體記憶體裝置1300可包含任何合理數目個記憶庫。

另外，根據實例實施例，半導體記憶體裝置1300可包含動態隨機存取記憶體（dynamic random access memory；DRAM），諸如雙資料速率同步動態隨機存取記憶體（double data rate synchronous dynamic random access memory；DDR SDRAM）、低功率雙資料速率（low power double data rate；LPDDR）SDRAM、圖形雙資料速率（graphics double data rate；GDDR）SDRAM或蘭巴斯動態隨機存取記憶體（Rambus dynamic random access memory；RDRAM），或需要刷新操作的任何揮發性記憶體裝置。

控制邏輯1310可控制半導體記憶體裝置1300的操作。舉例而言，控制邏輯1310可產生用於半導體記憶體裝置1300的控制信號以執行寫入操作或讀取操作。控制邏輯1310可包含用於解碼自記憶體控制器所接收的命令CMD的命令解碼器（未繪示），及用於設置半導體記憶體裝置1300的操作模式的模式暫存器（未繪示）。舉例而言，命令解碼器可藉由解碼寫入啟用信號/WE、列位址選通信號/RAS、行位址選通信號/CAS、晶片選擇信號（/CS）等而產生對應於命令CMD的控制信號。

控制邏輯1310可進一步接收用於以同步方式驅動半導體記憶體裝置1300的時脈信號CLK及時脈啟用信號CKE。控制邏輯1310可控制刷新位址產生器1315以回應於刷新命令而執行自動刷新操作，或可控制刷新位址產生器1315以回應於自刷新登錄命令而執行自刷新操作。

刷新位址產生器1315可產生對應於對其執行刷新操作的記憶體單元列的刷新位址REF_ADDR。刷新位址產生器1315可以長於刷新週期的刷新速率產生刷新位址REF_ADDR，所述刷新週期由半導體記憶體裝置1300的標準定義。因此，半導體記憶體裝置1300的刷新電流及刷新功率可減小。

位址緩衝器1320可自記憶體控制器接收包含記憶庫位址BANK_ADDR、列位址ROW_ADDR以及行位址COL_ADDR的位址ADDR。另外，位址緩衝器1320可將所接收記憶庫位址BANK_ADDR提供至記憶庫控制邏輯1330，將所接收列位址ROW_ADDR提供至列位址多工器1340，且將所接收行位址COL_ADDR提供至行位址鎖存器1350。

記憶庫控制邏輯1330可回應於記憶庫位址BANK_ADDR而產生記憶庫控制信號。回應於記憶庫控制信號，可激活第一記憶庫列解碼器1360a、第二記憶庫列解碼器1360b、第三記憶庫列解碼器1360c以及第四記憶庫列解碼器1360d當中對應於記憶庫位址BANK_ADDR的記憶庫列解碼器，且可激活第一記憶庫行解碼器1370a、第二記憶庫行解碼器1370b、第三記憶庫行解碼器1370c以及第四記憶庫行解碼器1370d當中對應於記憶庫位址BANK_ADDR的記憶庫行解碼器。

記憶庫控制邏輯1330可回應於記憶庫位址BANK_ADDR而產生記憶庫組控制信號以用於判定記憶庫組。回應於記憶庫組控制信號，可激活第一記憶庫列解碼器1360a、第二記憶庫列解碼器1360b、第三記憶庫列解碼器1360c以及第四記憶庫列解碼器1360d當中對應於記憶庫位址BANK_ADDR的記憶庫組的列解碼器，且可激活第一記憶庫行解碼器1370a、第二記憶庫行解碼器1370b、第三記憶庫行解碼器1370c以及第四記憶庫行解碼器1370d當中對應於記憶庫位址BANK_ADDR的記憶庫組的行解碼器。

列位址多工器1340可自位址緩衝器1320接收列位址ROW_ADDR，且自刷新位址產生器1315接收刷新列位址REF_ADDR。列位址多工器1340可選擇性地輸出列位址ROW_ADDR或刷新列位址REF_ADDR。自列位址多工器1340輸出的列位址ROW_ADDR可施加至第一記憶庫列解碼器1360a、第二記憶庫列解碼器1360b、第三記憶庫列解碼器1360c以及第四記憶庫列解碼器1360d。

在第一記憶庫列解碼器1360a、第二記憶庫列解碼器1360b、第三記憶庫列解碼器1360c以及第四記憶庫列解碼器1360d當中藉由記憶庫控制邏輯1330激活的記憶庫列解碼器可解碼自列位址多工器1340輸出的列位址ROW_ADDR以激活對應於列位址ROW_ADDR的字元線。舉例而言，所激活記憶庫列解碼器可將字元線驅動電壓施加至對應於列位址ROW_ADDR的字元線。

行位址鎖存器1350可自位址緩衝器1320接收行位址COL_ADDR，且暫時地儲存所接收行位址COL_ADDR。行位址鎖存器1350可在突發模式中逐步地增加所接收行位址COL_ADDR。行位址鎖存器1350可將暫時儲存或逐步增加的行位址COL_ADDR施加至第一記憶庫行解碼器1370a、第二記憶庫行解碼器1370b、第三記憶庫行解碼器1370c以及第四記憶庫行解碼器1370d。

在第一記憶庫行解碼器1370a、第二記憶庫行解碼器1370b、第三記憶庫行解碼器1370c以及第四記憶庫行解碼器1370d當中藉由記憶庫控制邏輯1330激活的記憶庫行解碼器可經由I/O閘控電路1390而激活對應於記憶庫位址BANK_ADDR及行位址COL_ADDR的感測放大器。

I/O閘控電路1390可包含用於閘控輸入/輸出資料的電路，輸入資料罩幕邏輯，儲存自第一記憶庫記憶體陣列1380a、第二記憶庫記憶體陣列1380b、第三記憶庫記憶體陣列1380c以及第四記憶庫記憶體陣列1380d輸出的資料的讀取資料鎖存器，以及用於將資料寫入至第一記憶庫記憶體陣列1380a、第二記憶庫記憶體陣列1380b、第三記憶庫記憶體陣列1380c以及第四記憶庫記憶體陣列1380d的寫入驅動器。

自第一記憶庫記憶體陣列1380a、第二記憶庫記憶體陣列1380b、第三記憶庫記憶體陣列1380c以及第四記憶庫記憶體陣列1380d中的一者讀取的資料可藉由感測放大器感測且放大並儲存於讀取資料鎖存器中。儲存於讀取資料鎖存器中的資料DQ可經由資料I/O緩衝器1395而提供至記憶體控制器。寫入至第一記憶庫記憶體陣列1380a、第二記憶庫記憶體陣列1380b、第三記憶庫記憶體陣列1380c以及第四記憶庫記憶體陣列1380d中的一者的資料DQ可自記憶體控制器提供至資料I/O緩衝器1395。提供至資料I/O緩衝器1395的資料DQ可經由寫入驅動器而寫入至一個記憶庫記憶體陣列。

I/O閘控電路1390可包含多工器1391。多工器1391可為上文參考圖1所描述的多工器10、上文參考圖8A所描述的多工器30、上文參考圖8B所描述的多工器40、上文參考圖8C所描述的多工器50以及上文參考圖9所描述的多工器60中的一者。儘管未在圖13中示出，但I/O閘控電路1390亦可包含圖9的轉換信號產生電路70。多工器1391可將來自第一記憶庫記憶體陣列1380a、第二記憶庫記憶體陣列1380b、第三記憶庫記憶體陣列1380c以及第四記憶庫記憶體陣列1380d的並聯讀取轉換為與前述實施例一致的對應串聯信號。

儘管已參考本發明概念的實施例特定繪示及描述本發明概念，但將理解，可在不脫離以下申請專利範圍的精神及範疇的情況下對其形式及細節作出各種改變。

1:發射器電路 2:記憶體控制器/發射器電路 10、30、40、50、60、1391:多工器 11、31、41、51、61:第一選擇電路 12、32、42、52、62:第二選擇電路 13、33、43、53、63:第三選擇電路 14、34、44、54、64:第四選擇電路 15:輸出驅動器 20、20a、20b:時脈產生器 21:鎖相迴路 22a:多相位時脈產生器 23:占空比控制電路 70:轉換信號產生電路 71:第一信號產生電路 72:第二信號產生電路 73:第三信號產生電路 74:第四信號產生電路 231:第一時脈產生電路 232:第二時脈產生電路 233:第三時脈產生電路 234:第四時脈產生電路 311、411、511:AND-OR反相器電路 312、412、512:OR-AND反相器電路 413:第一上拉電路 414:第一下拉電路 415:第二上拉電路 416:第二下拉電路 513:第一驅動電路 514:第二驅動電路 515:第三驅動電路 516:第四驅動電路 1300:半導體記憶體裝置 1310:控制邏輯 1315:刷新位址產生器 1320:位址緩衝器 1330:記憶庫控制邏輯 1340:列位址多工器 1350:行位址鎖存器 1360a:第一記憶庫列解碼器 1360b:第二記憶庫列解碼器 1360c:第三記憶庫列解碼器 1360d:第四記憶庫列解碼器 1370a:第一記憶庫行解碼器 1370b:第二記憶庫行解碼器 1370c:第三記憶庫行解碼器 1370d:第四記憶庫行解碼器 1380a:第一記憶庫記憶體陣列 1380b:第二記憶庫記憶體陣列 1380c:第三記憶庫記憶體陣列 1380d:第四記憶庫記憶體陣列 1385a:第一記憶庫感測放大器 1385b:第二記憶庫感測放大器 1385c:第三記憶庫感測放大器 1385d:第四記憶庫感測放大器 1390:輸入/輸出閘控電路 1395:資料I/O緩衝器 1400:誤差檢查及校正引擎 ADDR:位址 BANK_ADDR:記憶庫位址 CAS:行位址選通信號 CK1:第一時脈信號 CK2:第二時脈信號 CK3:第三時脈信號 CK4:第四時脈信號 CKE:時脈啟用信號 CK[1:4]、CK[1:5]、CLK:時脈信號 COL_ADDR:行位址 CS:晶片選擇信號 D1:第一並聯信號/第一輸入信號 D2:第二並聯信號/第二輸入信號 D3:第三並聯信號 D4:第四並聯信號 DQ:資料 DR1:第一驅動器 DR2:第二驅動器 DR3:第三驅動器 DR4:第四驅動器 D[1:4]:並聯信號 D_TX:串聯信號 N1:第一N型電晶體 N12、N22:第二N型電晶體 N13、N23:第三N型電晶體 N14、N24:第四N型電晶體 N15、N25:第五N型電晶體 N16、N26:第六N型電晶體 N17、N27:第七N型電晶體 N18、N28:第八N型電晶體 N19、N29:第九N型電晶體 nCK1:第一反相時脈信號 nCK2:第二反相時脈信號 nCK3:第三反相時脈信號 nCK4:第四反相時脈信號 Nout:輸出節點 P1:第一P型電晶體 P12、P22:第二P型電晶體 P13、P23:第三P型電晶體 P14、P24:第四P型電晶體 P15、P25:第五P型電晶體 P16、P26:第六P型電晶體 P17、P27:第七P型電晶體 P18、P31:第八P型電晶體 P19、P32:第九P型電晶體 P33:第十P型電晶體 P34:第十一P型電晶體 pCK1:第一多相位時脈信號 pCK2:第二多相位時脈信號 pCK3:第三多相位時脈信號 pCK4:第四多相位時脈信號 RAS:列位址選通信號 Ref_CK:參考時脈信號 REF_ADDR:刷新位址/刷新列位址 ROW_ADDR:列位址 S1110、S1120、S1130、S1210、S1220、S1230:步驟 SW1:第一開關 SW2:第二開關 SW3:第三開關 SW4:第四開關 T1:第一轉換信號 T2:第二轉換信號 T3:第三轉換信號 T4:第四轉換信號 t11、t12、t13、t14、t16、t18、t21、t22、t23、t24、t25、t26、t27、t28:時間 WE:寫入啟用信號

在考慮以下詳細描述以及隨附圖式後，可更清楚地理解本發明概念的優勢及特徵以及製造及使用，在隨附圖式中： 圖1為示出根據本發明概念的實施例的發射器電路的方塊圖。 圖2為示出根據本發明概念的實施例的串聯操作的概念圖。 圖3為示出根據本發明概念的實施例的多驅動操作的概念圖。 圖4A及圖4B為示出根據本發明概念的實施例的時脈產生器的各別方塊圖。 圖5為示出根據本發明概念的實施例的占空比改變操作的波形圖。 圖6為示出根據本發明概念的實施例的占空比控制電路的電路圖。 圖7為示出根據本發明概念的實施例的串聯過程的時序圖。 圖8A、圖8B以及圖8C為示出根據本發明概念的實施例的選擇電路的各種結構的各別電路圖。 圖9為示出根據本發明概念的實施例的發射器電路的方塊圖。 圖10為示出根據本發明概念的實施例的發射器電路的操作的時序圖。 圖11為示出根據本發明概念的實施例的操作發射器電路的方法的流程圖。 圖12為進一步示出根據本發明概念的實施例的輸出模式的驅動的流程圖。 圖13為示出根據本發明概念的實施例的包含多工器的半導體記憶體裝置的方塊圖。

1:發射器電路

10:多工器

11:第一選擇電路

12:第二選擇電路

13:第三選擇電路

14:第四選擇電路

15:輸出驅動器

20:時脈產生器

CK1:第一時脈信號

CK2:第二時脈信號

CK3:第三時脈信號

CK4:第四時脈信號

D1:第一並聯信號

D2:第二並聯信號

D3:第三並聯信號

D4:第四並聯信號

CK[1：4]:時脈信號

D[1：4]:並聯信號

D_TX:串聯信號

Claims (20)

1. 一種發射器電路，接收並聯信號且回應於所述並聯信號而輸出串聯信號，所述發射器電路包括： 時脈產生器，經組態以產生具有不同各別相位的第一時脈信號； 多工器，包含選擇電路，所述選擇電路分別經組態以回應於所述第一時脈信號中的至少兩者而將所述並聯信號中的至少兩者選擇性地提供至輸出節點；以及 輸出驅動器，經組態以藉由放大所述輸出節點處的信號而產生所述串聯信號。
2. 如請求項1所述的發射器電路，其中所述選擇電路中的至少兩者回應於所述第一時脈信號中的預設定者而將所述並聯信號當中的第一並聯信號提供至所述輸出節點。
3. 如請求項2所述的發射器電路，其中除所述選擇電路中的所述至少兩者以外的選擇電路自所述輸出節點斷開連接，而所述選擇電路中的所述至少兩者將所述第一並聯信號提供至所述輸出節點。
4. 如請求項1所述的發射器電路，其中所述時脈產生器包括： 多相位時脈產生器，經組態以接收參考時脈信號，且藉由延遲所述參考時脈信號而產生具有不同各別相位的第二時脈信號；以及 占空比控制電路，經組態以藉由調整所述第二時脈信號的占空比而產生所述第一時脈信號。
5. 如請求項4所述的發射器電路，其中所述時脈產生器控制所述第一時脈信號的占空比以與所述選擇電路的數目成反比。
6. 如請求項1所述的發射器電路，其中所述選擇電路中的每一者包括： 第一P型電晶體，經組態以回應於所述並聯信號當中的第一並聯信號及第二並聯信號的第一邏輯位準而對所述輸出節點進行預充電；以及 第一N型電晶體，經組態以回應於所述第一並聯信號及所述第二並聯信號的第二邏輯位準而對所述輸出節點進行放電。
7. 如請求項6所述的發射器電路，其中所述選擇電路中的每一者更包括： 及-或反相器電路，經組態以接收所述第一並聯信號、所述第一時脈信號當中對應於所述第一並聯信號的第一目標時脈信號、所述第二並聯信號以及所述第一時脈信號當中對應於所述第二並聯信號的第二目標時脈信號，且驅動所述第一P型電晶體；以及 或-及反相器電路，經組態以接收所述第一並聯信號、藉由使所述第一目標時脈信號反相所獲得的第一反相目標時脈信號、所述第二並聯信號以及藉由使所述第二目標時脈信號反相所獲得的第二反相目標時脈信號，且驅動所述第一N型電晶體。
8. 如請求項7所述的發射器電路，其中所述及-或反相器電路包括： 第一部分電路，經組態以回應於所述第一邏輯位準的所述第一並聯信號，進一步回應於所述第一目標時脈信號而接通所述第一P型電晶體；以及 第二部分電路，經組態以回應於所述第一邏輯位準的所述第二並聯信號，進一步回應於所述第二目標時脈信號而接通所述第一P型電晶體。
9. 如請求項7所述的發射器電路，其中所述或-及反相器電路包括： 第三部分電路，經組態以回應於所述第二邏輯位準的所述第一並聯信號，進一步回應於所述第一反相目標時脈信號而接通所述第一N型電晶體；以及 第四部分電路，經組態以回應於所述第二邏輯位準的所述第二並聯信號，進一步回應於所述第二反相目標時脈信號而接通所述第一N型電晶體。
10. 一種發射器電路，接收並聯信號且相對於所述並聯信號輸出串聯信號，所述發射器電路包括： 時脈產生器，經組態以產生具有不同各別相位的第一時脈信號； 選擇電路，經組態以接收指示所述串聯信號是否轉換的轉換信號及所述並聯信號中的至少一者，且回應於所述第一時脈信號、所述轉換信號以及所述並聯信號中的所述至少一者而驅動輸出節點；以及 輸出驅動器，經組態以藉由放大所述輸出節點處的信號而產生所述串聯信號， 其中所述選擇電路中的至少兩者回應於所述串聯信號是否轉換而同時驅動所述輸出節點。
11. 如請求項10所述的發射器電路，更包括： 轉換信號產生器，經組態以在所述串聯信號轉換時產生具有有效邏輯位準的所述轉換信號，且將所述轉換信號提供至所述選擇電路。
12. 如請求項11所述的發射器電路，其中所述選擇電路中的至少一者回應於所述轉換信號而對所述輸出節點進行預充電或放電，而所述選擇電路中的除所述選擇電路中的所述至少一者以外的另一者回應於所述第一時脈信號中的至少一者而輸出所述並聯信號中的一者。
13. 如請求項12所述的發射器電路，其中所述選擇電路當中的第一選擇電路回應於所述並聯信號當中的第一並聯信號且進一步回應於所述第一時脈信號當中具有有效邏輯位準的第一時脈信號而驅動所述輸出節點，且 所述選擇電路當中的第二選擇電路回應於所述轉換信號而驅動所述輸出節點，同時所述第一時脈信號具有所述有效邏輯位準。
14. 如請求項10所述的發射器電路，其中當所述串聯信號轉換時，所述選擇電路中的所述至少兩者驅動所述輸出節點，且 當所述串聯信號並未轉換時，所述選擇電路中的一者驅動所述輸出節點。
15. 如請求項10所述的發射器電路，其中所述時脈產生器包括： 多相位時脈產生器，經組態以接收參考時脈信號，且藉由延遲所述參考時脈信號而產生具有不同各別相位的第二時脈信號；以及 占空比控制電路，經組態以藉由調整所述第二時脈信號的占空比而產生所述第一時脈信號。
16. 如請求項15所述的發射器電路，其中所述時脈產生器控制所述第一時脈信號的占空比以與所述選擇電路的數目成反比。
17. 一種操作發射器電路以自並聯信號產生串聯信號的方法，所述方法包括： 回應於參考時脈信號而產生具有不同各別相位的第一時脈信號； 藉由使用多個選擇電路當中的至少兩個選擇電路來同時驅動輸出節點而依序輸出所述並聯信號，其中所述至少兩個選擇電路中的每一者回應於所述第一時脈信號中的至少一者進行操作且接收所述並聯信號中的至少兩者；以及 藉由放大所述輸出節點處的信號而產生所述串聯信號。
18. 如請求項17所述的方法，其中所述第一時脈信號的產生包括： 產生分別具有與所述參考時脈信號相同的占空比及不同相位的第二時脈信號；以及 藉由控制所述第二時脈信號的占空比以與所述多個選擇電路的數目成反比而產生所述第一時脈信號。
19. 如請求項17所述的方法，其中所述並聯信號的依序輸出包括回應於所述串聯信號是否轉換而使用所述至少兩個選擇電路來同時驅動所述輸出節點。
20. 如請求項19所述的方法，更包括： 在所述串聯信號並未轉換時使用所述多個選擇電路中的一者來驅動所述輸出節點，另外在所述串聯信號轉換時使用所述至少兩個選擇電路來同時驅動所述輸出節點。

Images