KR20220160453A

KR20220160453A - 선택 회로, 선택 회로의 동작 방법 및 선택 회로를 포함하는 송신기 회로

Info

Publication number: KR20220160453A
Application number: KR1020210120542A
Authority: KR
Inventors: 박준용; 김주환; 변진도; 신은석; 조현윤; 최영돈; 최정환
Original assignee: 삼성전자주식회사
Priority date: 2021-05-27
Filing date: 2021-09-09
Publication date: 2022-12-06

Abstract

송신기 회로는, 기준 클럭 신호를 기초로 서로 상이한 위상을 갖는 복수의 클럭 신호들을 생성하도록 구성된 클럭 생성기 및 각각 상기 복수의 병렬 신호들 중 하나를 수신하고, 복수의 클럭 신호들에 응답하여, 수신된 병렬 신호를 기초로 출력 노드를 구동하도록 구성된 복수의 선택 회로들을 포함하고, 복수의 선택 회로들 각각은, 수신된 병렬 신호와 복수의 클럭 신호들 간의 논리 연산을 기초로 복수의 데이터 선택 신호들을 생성하도록 구성된 데이터 멀티 플렉서, 복수의 데이터 선택 신호들 간의 논리 연산을 기초로 제1 및 2 제어 신호를 생성하도록 구성된 제어 신호 생성부 및 제1 제어 신호를 기초로 출력 노드를 프리차지하거나 제2 제어 신호를 기초로 출력 노드를 디스차지하도록 구성된 출력 드라이버를 포함한다.

Description

선택 회로, 선택 회로의 동작 방법 및 선택 회로를 포함하는 송신기 회로{SELECTION CIRCUIT, OPERATING METHOD THEREOF AND TRANSMITTER CIRCUIT INCLDUING THE SAME}

본 개시의 기술적 사상은 송신기 회로에 관한 것으로서, 자세하게는 저전력 동작을 수행하는 선택 회로, 선택 회로의 동작 방법 및 선택 회로를 포함하는 송신기 회로에 관한 것이다.

송신기 회로는 복수의 병렬 신호들을 순차적으로 출력함으로써 직렬 신호를 생성하는 시리얼라이저를 포함할 수 있다. 시리얼라이저는 상이한 위상을 갖는 복수의 클럭 신호들을 기초로 복수의 병렬 신호들을 순차적으로 출력할 수 있다. 복수의 클럭 신호들이 토글함에 따라 다수의 트랜지스터들이 고속으로 스위칭될 수 있고, 스위칭되는 트랜지스터들이 개수가 증가할수록 송신기 회로가 소모하는 전력이 증가할 수 있다.

본 개시의 기술적 사상은 송신기 회로에 관한 것으로서, 일부만 토글되는 데이터 선택 신호들을 사용하여 저전력의 시리얼라이징 동작을 수행하는 선택 회로 및 선택 회로의 동작 방법 및 선택 회로를 포함하는 송신기 회로를 제공한다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 송신기 회로는, 기준 클럭 신호를 기초로 서로 상이한 위상을 갖는 복수의 클럭 신호들을 생성하도록 구성된 클럭 생성기 및 각각 상기 복수의 병렬 신호들 중 하나를 수신하고, 복수의 클럭 신호들에 응답하여, 수신된 병렬 신호를 기초로 출력 노드를 구동하도록 구성된 복수의 선택 회로들을 포함하고, 복수의 선택 회로들 각각은, 수신된 병렬 신호와 복수의 클럭 신호들 간의 논리 연산을 기초로 복수의 데이터 선택 신호들을 생성하도록 구성된 데이터 멀티 플렉서, 복수의 데이터 선택 신호들 간의 논리 연산을 기초로 제1 및 2 제어 신호를 생성하도록 구성된 제어 신호 생성부 및 제1 제어 신호를 기초로 출력 노드를 프리차지하거나 제2 제어 신호를 기초로 출력 노드를 디스차지하도록 구성된 출력 드라이버를 포함한다.

본 개시의 다른 측면에 따른 선택 회로는, 수신된 데이터 신호와 복수의 클럭 신호들 간의 논리 연산을 기초로 복수의 데이터 선택 신호들을 생성하도록 구성된 데이터 멀티 플렉서, 복수의 데이터 선택 신호들 간의 논리 연산을 기초로 제1 및 2 제어 신호를 생성하도록 구성된 제어 신호 생성부 및 제1 제어 신호를 기초로 출력 노드를 프리차지하거나 제2 제어 신호를 기초로 출력 노드를 디스차지함으로써 출력 노드를 구동하도록 구성된 출력 드라이버를 포함하고, 상기 데이터 신호의 논리 레벨이 유지되는 동안, 복수의 데이터 선택 신호들 중 일부는 논리 레벨이 천이되고, 복수의 데이터 선택 신호들 중 다른 일부는 출력 노드가 구동되는 동안 논리 레벨이 일정하게 유지된다.

본 개시의 다른 측면에 따른 선택 회로의 동작 방법은, 데이터 신호와 복수의 클럭 신호들 간의 논리 연산을 기초로 복수의 데이터 선택 신호들을 생성하는 단계, 복수의 데이터 신호들 간의 논리 연산을 기초로 제1 및 2 제어 신호를 생성하는 단계 및 제1 제어 신호를 기초로 출력 노드를 프리차지하거나 제2 제어 신호를 기초로 상기 출력 노드를 디스차지함으로써 출력 노드를 구동하는 단계를 포함하고, 복수의 데이터 선택 신호들을 생성하는 단계는, 데이터 신호의 논리 레벨이 유지되는 시구간 동안 복수의 데이터 선택 신호들 중 일부의 논리 레벨을 천이시키는 단계 및 데이터 신호의 논리 레벨이 유지되는 시구간 동안 복수의 데이터 선택 신호들 중 다른 일부의 논리 레벨을 일정하게 유지시키는 단계를 포함한다.

본 개시의 예시적 실시 예에 따라, 일부만 토글되는 데이터 선택 신호들을 사용하여 저전력의 시리얼라이징 동작을 수행하는 선택 회로 및 선택 회로의 동작 방법 및 선택 회로를 포함하는 송신기 회로이 제공될 수 있다.

도 1은 본 개시의 예시적 실시 예에 따른 송신기 회로를 설명하기 위한 도면이다.
도 2는 본 개시의 예시적 실시 예에 따른 시리얼라이징 동작을 설명하는 도면이다.
도 3a 및 3b는 본 개시의 예시적 실시 예에 따른 클럭 생성기를 설명하기 위한 도면이다.
도 4는 본 개시의 예시적 실시 예에 따른 송신기 회로의 구조를 설명하기 위한 도면이다.
도 5a 내지 5c는 본 개시의 예시적 실시 예에 따른 송신기 회로에 대한 타이밍도이다.
도 6은 본 개시의 예시적 실시 예에 따른 선택 회로의 동작 방법을 설명하는 흐름도이다.
도 7은 본 개시의 예시적 실시 예에 따른 송신기 회로의 구조를 설명하기 위한 도면이다.
도 8a 내지 8c는 본 개시의 예시적 실시 예에 따른 송신기 회로에 대한 타이밍도이다.
도 9는 본 개시의 예시적 실시 예에 따른 송신기 회로의 구조를 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 멀티 플렉서를 포함하는 반도체 메모리 장치를 설명하는 도면이다.

이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.

도 1은 본 개시의 예시적 실시 예에 따른 송신기 회로를 설명하기 위한 도면이다. 도 2는 본 개시의 예시적 실시 예에 따른 시리얼라이징 동작을 설명하는 도면이다.

도 1을 참조하면, 송신기 회로(1)는 제1 내지 4 병렬 신호들(D1 내지 D4)을 병렬로 수신하고, 직렬 신호(D_TX)를 출력할 수 있다. 제1 내지 4 병렬 신호들(D1 내지 D4) 각각은 상이한 채널을 통해 멀티 플렉서(100)에 전달될 수 있고, 직렬 신호(D_TX)는 하나의 채널을 통해 외부로 출력될 수 있다. 4개의 병렬 신호들이 수신되는 것으로 도시되었으나, 실시예는 이에 제한되지 않으며, N(N은 2 이상의 정수) 개의 병렬 신호들이 수신될 수 있다.

송신기 회로(1)는 멀티 플렉서(100), 클럭 생성기(200)를 포함할 수 있다.

멀티 플렉서(100)는 제1 내지 4 클럭 신호(CK1 내지 CK4)에 응답하여 제1 내지 4 병렬 신호(D1 내지 D4)를 순차적으로 출력할 수 있다. 구체적으로, 도 2를 참조하면, 멀티 플렉서(100)는 제1 클럭 신호(CK1)의 활성 엣지(예를 들어, 상승 엣지)에 응답하여 제1 병렬 신호(D1)를 출력할 수 있고, 제2 클럭 신호(CK2)의 활성 엣지에 응답하여 제2 병렬 신호(D2)를 출력할 수 있고, 제3 클럭 신호(CK3)의 활성 엣지에 응답하여 제3 병렬 신호(D3)를 출력할 수 있고, 제4 클럭 신호(CK4)의 활성 엣지에 응답하여 제4 병렬 신호(D4)를 출력할 수 있다. 즉, 멀티 플렉서(100)는 제1 내지 4 병렬 신호(D1 내지 D4)를 하나의 직렬 신호(D_TX)로 변환하는 시리얼라이징 동작을 수행할 수 있다. 실시예는 이에 제한되지 않으며, 멀티 플렉서(100)는 N개의 병렬 신호들을 하나의 직렬 신호(D_TX)로 변환할 수 있다.

멀티 플렉서(100)는 제1 내지 4 선택 회로들(10 내지 40)을 포함할 수 있다. 제1 내지 4 선택 회로들(10 내지 40) 각각은, 제1 내지 4 클럭 신호들(CK1 내지 CK4)을 수신할 수 있고, 대응하는 병렬 신호를 출력할 수 있다. 예를 들어, 제1 선택 회로(10)는 제1 클럭 신호(CK1)의 활성 엣지에 응답하여 제1 병렬 신호(D1)를 출력할 수 있다. 제2 선택 회로(20)는 제2 클럭 신호(CK2)의 활성 엣지에 응답하여 제2 병렬 신호(D2)를 출력할 수 있다. 제3 선택 회로(30)는 제3 클럭 신호(CK3)의 활성 엣지에 응답하여 제3 병렬 신호(D3)를 출력할 수 있다. 제4 선택 회로(40)는 제4 클럭 신호(CK4)의 활성 엣지에 응답하여 제4 병렬 신호(D4)를 출력할 수 있다.

설명의 편의를 위하여, 4개의 클럭 신호를 도시하였으나, 실시예는 이에 제한되지 않으며, 멀티 플렉서(100)는 N개의 클럭 신호들을 기초로 N개의 병렬 신호들에 대한 시리얼라이징 동작을 수행함으로써 직렬 신호(D_TX)를 생성할 수 있다.

구체적으로, 제1 선택 회로(10)는 제1 데이터 멀티 플렉서(11), 제1 제어 신호 생성기(12) 및 제1 출력 드라이버(13)를 포함할 수 있다.

제1 데이터 멀티 플렉서(11)는 제1 병렬 신호(D1)와 제1 내지 4 클럭 신호들(CK1 내지 CK4) 간의 논리 연산을 기초로 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4)을 생성할 수 있다. 제1 병렬 신호(D1)가 출력 노드(Nout)에 전달되는 동안, 제1 병렬 신호(D1)와 제1 내지 4 클럭 신호들(CK1 내지 CK4) 간의 논리 연산에 의해, 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4) 중 일부의 논리 레벨은 유지될 수 있고, 다른 일부의 논리 레벨은 천이될 수 있다. 즉, 시리얼라이징 동작 시 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4) 중 일부만 토글하므로 제1 선택 회로(10)가 소모하는 전력이 감소될 수 있다.

제1 제어 신호 생성기(12)는 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4) 간의 논리 연산을 기초로 제1 및 2 제어 신호들(P1, N1)을 생성할 수 있다. 제1 병렬 신호(D1)가 논리 하이 레벨을 갖는 경우, 제1 제어 신호 생성기(12)는 제1 제어 신호(P1)가 논리 로우 레벨을 갖도록 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4)을 기초로 논리 연산을 수행할 수 있다. 제1 병렬 신호(D1)가 논리 로우 레벨을 갖는 경우, 제1 제어 신호 생성기(12)는 제2 제어 신호(N1)가 논리 하이 레벨을 갖도록 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4)을 기초로 논리 연산을 수행할 수 있다.

제1 출력 드라이버(13)는 제1 제어 신호(P1) 및 제2 제어 신호(N1)를 기초로 출력 노드(Nout)를 구동할 수 있다. 예를 들어, 제1 출력 드라이버(13)는 제1 제어 신호(P1)가 논리 로우 레벨인 경우 출력 노드(Nout)를 프리차지할 수 있고, 제2 제어 신호(N1)가 논리 하이 레벨인 경우 출력 노드(Nout)를 디스차지할 수 있다.

제2 선택 회로(20)는 제2 데이터 멀티 플렉서(21), 제2 제어 신호 생성기(22) 및 제2 출력 드라이버(23)를 포함할 수 있다. 제2 데이터 멀티 플렉서(21)는 제1 내지 4 데이터 선택 신호들(D2_1 내지 D2_4)을 생성할 수 있다. 제2 제어 신호 생성기(22)는 제1 및 2 제어 신호(P2, N2)를 생성할 수 있다. 제3 선택 회로(30)는 제3 데이터 멀티 플렉서(31), 제3 제어 신호 생성기(32) 및 제3 출력 드라이버(33)를 포함할 수 있다. 제3 데이터 멀티 플렉서(31)는 제1 내지 4 데이터 선택 신호들(D3_1 내지 D3_4)을 생성할 수 있다. 제3 제어 신호 생성기(32)는 제1 및 2 제어 신호(P3, N3)를 생성할 수 있다. 제4 선택 회로(40)는 제4 데이터 멀티 플렉서(41), 제4 제어 신호 생성기(42) 및 제4 출력 드라이버(43)를 포함할 수 있다. 제4 데이터 멀티 플렉서(41)는 제1 내지 4 데이터 선택 신호들(D4_1 내지 D4_4)을 생성할 수 있다. 제4 제어 신호 생성기(42)는 제1 및 2 제어 신호(P4, N4)를 생성할 수 있다. 제1 선택 회로(10)에 대한 설명은 제2 내지 4 선택 회로(20 내지 40)에도 적용될 수 있다.

설명의 편의를 위하여, 4개의 선택 회로를 도시하였으나, 실시예는 이에 제한되지 않는다. 예를 들어, 멀티 플렉서(100)는 N개의 선택 회로를 포함할 수 있고, N개의 선택 회로 각각은, N개의 클럭 신호를 기초로 병렬 신호를 출력할 수 있다. 구체적으로, N개의 선택 회로 각각은, 데이터 멀티 플렉서, 제어 신호 생성 회로 및 출력 드라이버를 포함할 수 있다. 데이터 멀티 플렉서는 N개의 클럭 신호를 기초로 N개의 데이터 선택 신호들을 생성할 수 있다. 데이터 멀티 플렉서는 병렬 신호의 논리 레벨이 특정 논리 레벨로 유지되는 동안 N개의 데이터 선택 신호들 중 적어도 하나의 데이터 선택 신호의 논리 레벨을 일정하게 유지시킬 수 있다. 즉, 병렬 신호의 논리 레벨이 특정 논리 레벨로 유지되는 동안, N개의 데이터 선택 신호들 중 적어도 하나의 데이터 선택 신호의 논리 레벨은 토글하지 않을 수 있다. 제어 신호 생성부는 N개의 데이터 신호들을 기초로 출력 드라이버를 제어하는 제어 신호를 생성할 수 있다. 즉, 제어 신호 생성부를 구성하는 트랜지스터들 중 토글하지 않는 데이터 선택 신호를 수신하는 트랜지스터는 동작하지 않을 수 있다. 따라서, 선택 회로가 소모하는 전력이 감소할 수 있다. 데이터 선택 신호들의 논리 레벨은 도 5a. 5b. 5c. 8a, 8b 및 8c를 참조하여 상세히 후술될 수 있다.

클럭 생성기(200)는 제1 내지 4 클럭 신호들(CK1 내지 CK4)을 생성할 수 있다. 제1 내지 4 클럭 신호들(CK1 내지 CK4)의 듀티 비는 50%일 수 있다. 듀티 비는 한 사이클에서 활성 신호에 인가되는 시구간의 비율을 나타낼 수 있다. 제1 내지 4 클럭 신호들(CK[1:4])은 서로 상이한 위상을 가질 수 있다. 예를 들어, 도 2를 참조하면, 제1 클럭 신호(CK1)의 위상은 0이고, 제2 클럭 신호(CK2)의 위상은 90이고, 제3 클럭 신호(CK3)의 위상은 180이고, 제4 클럭 신호(CK4)의 위상은 270일 수 있다. 다만, 실시예는 이에 제한되지 않으며, 클럭 생성기(200)는 상호 일정한 위상 차이를 갖는 N개의 클럭 신호들을 생성할 수 있다.

본 개시의 예시적 실시 예에 따른 송신기 회로(1)에 따르면, 시리얼라이징 동작 수행 시, 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4) 중 일부는 토글되지 않고 논리 레벨을 유지하므로 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4)에 의해 소모되는 전력이 감소될 수 있다. 따라서, 송신기 회로(1)는 저전력으로 시리얼라이징 동작을 수행할 수 있다.

도 3a 및 도 3b는 본 개시의 예시적 실시 예에 따른 클럭 생성기를 설명하기 위한 도면이다.

도 3a를 참조하면, 클럭 생성기(200a)는 위상 고정 루프(Phase Locked Loop, PLL)(51) 및 다중-위상 클럭 생성기(52a)를 포함할 수 있다. 클럭 생성기(200a)는 도 1의 클럭 생성기(200)의 일 예시일 수 있다.

위상 고정 루프(51)는 기준 클럭 신호(Ref_CK)를 생성할 수 있고, 기준 클럭 신호(Ref_CK)를 다중-위상 클럭 생성기(52)에 전달할 수 있다. 위상 고정 루프(51)는 오실레이터를 포함할 수 있다. 기준 클럭 신호(Ref_CK)의 듀티 비는 50%일 수 있다.

다중-위상 클럭 생성기(52a)는 기준 클럭 신호(Ref_CK)를 기초로 서로 상이한 위상을 갖는 제1 내지 4 클럭 신호들(CK1 내지 CK4)을 생성할 수 있다. 예를 들어, 제1 클럭 신호(CK1)의 위상은 0일 수 있고, 제2 클럭 신호(CK2)의 위상은 90일 수 있고, 제3 클럭 신호(CK3)의 위상은 180일 수 있고, 제4 클럭 신호(CK4)의 위상은 270일 수 있다. 다중-위상 클럭 생성기(22a)는 지연 고정 루프(Delay Locked Loop, DLL)를 포함할 수 있다.

도 3b를 참조하면, 클럭 생성기(200b)는 메모리 컨트롤러(2)로부터 기준 클럭 신호(Ref_CK)를 수신하고, 기준 클럭 신호(Ref_CK)를 기초로 제1 내지 4 클럭 신호들(CK1 내지 CK4)을 생성할 수 있다. 클럭 생성기(200b)는 도 1의 클럭 생성기(200)의 일 예시일 수 있다.

일부 실시예들에서, 클럭 생성기(200b)는 반도체 메모리 장치(예를 들어, 도 10의 1300)에 포함될 수 있고, 메모리 컨트롤러(2)는 기준 클럭 신호(Ref_CK)를 반도체 메모리 장치(1300)에 전달할 수 있다. 일부 실시예들에서, 기준 클럭 신호(Ref_CK)는 쓰기 클럭(Write Clock, WCK) 신호로 지칭될 수 있다. 반도체 메모리 장치(1300)는 쓰기 클럭(WCK) 신호를 기초로 시리얼라이징 동작을 수행함으로써 직렬 신호를 생성하고, 생성된 직렬 신호를 메모리 컨트롤러(2)에 전달할 수 있다.

도 4는 본 개시의 예시적 실시 예에 따른 송신기 회로의 구조를 설명하기 위한 도면이다. 도 5a 내지 5c는 본 개시의 예시적 실시 예에 따른 송신기 회로에 대한 타이밍도이다.

도 4를 참조하면, 송신기 회로(1a)는 제1 내지 4 선택 회로들(10a 내지 40a)을 포함할 수 있다. 송신기 회로(1a)에 포함되는 선택 회로의 개수는 이에 제한되지 않는다. 도 4에 대한 설명에서, 제1 선택 회로(10a)에 대한 설명은 제2 내지 4 선택 회로(20a 내지 40a)에도 적용될 수 있다.

제1 선택 회로(10a)는 제1 데이터 멀티 플렉서(11a), 제1 제어 신호 생성기(12a) 및 제1 출력 드라이버(13)를 포함할 수 있다.

제1 데이터 멀티 플렉서(11a)는 제1 NAND 회로(111), 제2 NAND 회로(112), 제1 NOR 회로(113) 및 제2 NOR 회로(114)를 포함할 수 있다.

제1 NAND 회로(111)는 제1 클럭 신호(CK1) 및 제1 병렬 신호(D1)에 대한 NAND 연산을 수행함으로써 제1 데이터 선택 신호(D1_1)를 생성할 수 있다. 제2 NAND 회로(112)는 제4 클럭 신호(CK4) 및 제1 병렬 신호(D1)에 대한 NAND 연산을 수행함으로써 제2 데이터 선택 신호(D1_2)를 생성할 수 있다. 제1 NOR 회로(113)는 제3 클럭 신호(CK3) 및 제1 병렬 신호(D1)에 대한 NOR 연산을 수행함으로써 제3 데이터 선택 신호(D1_3)를 생성할 수 있다. 제2 NOR 회로(114)는 제2 클럭 신호(CK2) 및 제1 병렬 신호(D1)에 대한 NOR 연산을 수행함으로써 제4 데이터 선택 신호(D1_4)를 생성할 수 있다.

도 4 및 5a를 참조하면, 제1 클럭 신호(CK1)가 논리 로우 레벨을 갖는 경우 제1 데이터 선택 신호(D1_1)는 제1 NAND 회로(111)에 의해 논리 하이 레벨을 가질 수 있다. 제1 클럭 신호(CK1)가 논리 하이 레벨을 갖는 경우 제1 데이터 선택 신호(D1_1)는 제1 NAND 회로(111)에 의해 제1 병렬 신호(D1)의 반전된 값(D1N)을 가질 수 있다. 제4 클럭 신호(CK4)가 논리 로우 레벨을 갖는 경우 제2 데이터 선택 신호(D1_2)는 제2 NAND 회로(112)에 의해 논리 하이 레벨을 가질 수 있다. 제4 클럭 신호(CK4)가 논리 하이 레벨을 갖는 경우 제2 데이터 선택 신호(D1_2)는 제2 NAND 회로(112)에 의해 제1 병렬 신호(D1)의 반전된 값(D1N)을 가질 수 있다. 제3 클럭 신호(CK3)가 논리 하이 레벨을 갖는 경우 제3 데이터 선택 신호(D1_3)는 제1 NOR 회로(113)에 의해 논리 로우 레벨을 가질 수 있다. 제3 클럭 신호(CK3)가 논리 로우 레벨을 갖는 경우 제3 데이터 선택 신호(D1_3)는 제1 NOR 회로(113)에 의해 제1 병렬 신호(D1)의 반전된 값(D1N)을 가질 수 있다. 제2 클럭 신호(CK2)가 논리 하이 레벨을 갖는 경우 제4 데이터 선택 신호(D1_4)는 제2 NOR 회로(114)에 의해 논리 로우 레벨을 가질 수 있다. 제2 클럭 신호(CK2)가 논리 로우 레벨을 갖는 경우 제4 데이터 선택 신호(D1_4)는 제2 NOR 회로(114)에 의해 제1 병렬 신호(D1)의 반전된 값(D1N)을 가질 수 있다.

제1 제어 신호 생성기(12a)는 제1 내지 4 데이터 선택 회로들(D1_1 내지 D1_4)에 대한 논리 연산을 기초로 제1 및 2 제어 신호들(P1, N1)을 생성할 수 있다.

제1 제어 신호 생성기(12a)는 제3 NOR 회로(121), 제1 인버터(122), 제3 NAND 회로(123) 및 제2 인버터(124)를 포함할 수 있다.

제3 NOR 회로(121)는 제1 데이터 선택 신호(D1_1) 및 제2 데이터 선택 신호(D1_2)에 대한 NOR 연산을 수행할 수 있다. 제1 인버터(122)는 제3 NOR 회로(121)의 출력을 반전시킴으로써 제1 제어 신호(P1)를 생성할 수 있다. 도 5a를 참조하면, 제1 제어 신호(P1)는 기본적으로 논리 하이 레벨을 유지하며, 제1 클럭 신호(CK1)의 활성 엣지에 응답하여 제1 병렬 신호(D1)의 반전된 값(D1N)을 가질 수 있다.

제3 NAND 회로(123)는 제3 데이터 선택 신호(D1_3) 및 제4 데이터 선택 신호(D1_4)에 대한 NAND 연산을 수행할 수 있다. 제2 인버터(124)는 제3 NAND 회로(123)의 출력을 반전시킴으로써 제2 제어 신호(N1)를 생성할 수 있다. 도 5a를 참조하면, 제2 제어 신호(N1)는 기본적으로 논리 로우 레벨을 유지하며, 제1 클럭 신호(CK1)의 활성 엣지에 응답하여 제1 병렬 신호(D1)의 반전된 값(D1N)을 가질 수 있다.

제1 출력 드라이버(13)는 제1 및 2 트랜지스터(M1, M2)를 포함할 수 있다. 제1 트랜지스터(M1)는 P-타입 트랜지스터일 수 있고, 제2 트랜지스터(M2)는 N-타입 트랜지스터일 수 있다. 제1 트랜지스터(M1)의 게이트 단에는 제1 제어 신호(P1)가 입력될 수 있고, 소스 단에는 전원 전압 노드가 연결될 수 있고, 드레인 단에는 출력 노드(Nout)가 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 단에는 제2 제어 신호(N1)가 입력될 수 있고, 소스 단에는 접지 노드가 연결될 수 있고, 드레인 단에는 출력 노드(Nout)가 연결될 수 있다. 제1 트랜지스터(M1)가 턴-온되면 출력 노드(Nout)는 프리차지될 수 있고, 제2 트랜지스터(M2)가 턴-온되면 출력 노드(Nout)는 디스차지될 수 있다.

도 5a를 참조하면, 제1 제어 신호(P1)의 디폴트 논리 레벨은 논리 하이 레벨이고, 제1 병렬 신호(D1)가 논리 하이 레벨을 갖는 경우에는 제1 클럭 신호(CK1)에 응답하여 논리 로우 레벨을 가질 수 있다. 즉, 제1 출력 드라이버(13)는 제1 병렬 신호(D1)가 논리 로우 레벨을 가지면 출력 노드(Nout)를 프리차지함으로써 직렬 신호(D_TX)에 제1 병렬 신호(D1)를 포함시킬 수 있다. 또한, 제2 제어 신호(N1)의 디폴트 논리 레벨은 논리 로우 레벨이고, 제1 병렬 신호(D1)가 논리 로우 레벨을 갖는 경우에는 제1 클럭 신호(CK1)에 응답하여 논리 하이 레벨을 가질 수 있다. 즉, 제1 출력 드라이버(13)는 제1 병렬 신호(D1)가 논리 하이 레벨을 가지면 출력 노드(Nout)를 디스차지함으로써 직렬 신호(D_TX)에 제1 병렬 신호(D1)를 포함시킬 수 있다.

도 5b는 제1 병렬 신호(D1)가 논리 하이 레벨을 갖는 경우 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4), 제1 및 2 제어 신호들(P1, N1)의 논리 레벨을 설명하는 도면이다.

도 5b를 참조하면, 제1 병렬 신호(D1)의 논리 레벨이 논리 하이 레벨로 유지되는 동안, 제1 및 2 데이터 선택 신호들(D1_1 및 D1_2)의 논리 레벨은 천이될 수 있다. 반면, 제3 및 4 데이터 선택 신호들(D1_3 및 D1_4)의 논리 레벨은 논리 로우 레벨로 유지될 수 있다. 즉, 제3 및 4 데이터 선택 신호들(D1_3 및 D1_4)이 토글하지 않으므로, 제3 및 4 데이터 신호들(D1_3 및 D1_4)에 의해 소모되는 전력이 감소될 수 있다.

도 5c는 제1 병렬 신호(D1)가 논리 로우 레벨을 갖는 경우 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4), 제1 및 2 제어 신호들(P1, N1)의 논리 레벨을 설명하는 도면이다.

도 5c를 참조하면, 제1 병렬 신호(D1)의 논리 레벨이 논리 로우 레벨로 유지되는 동안, 제3 및 4 데이터 선택 신호들(D1_3 및 D1_4)의 논리 레벨은 천이될 수 있다. 반면, 제1 및 2 데이터 선택 신호들(D1_1 및 D1_2)의 논리 레벨은 논리 하이 레벨로 유지될 수 있다. 즉, 제1 및 2 데이터 선택 신호들(D1_1 및 D1_2)이 토글하지 않으므로, 제1 및 2 데이터 신호들(D1_1 및 D1_2)에 의해 소모되는 전력이 감소될 수 있다.

도 6은 본 개시의 예시적 실시 예에 따른 선택 회로의 동작 방법을 설명하는 흐름도이다. 선택 회로의 동작 방법은 복수의 단계들(S610 내지 S630)을 포함할 수 있다. 도 6은 도 4를 함께 참조하여 설명될 수 있다.

S610 단계에서, 제1 데이터 멀티 플렉서(11a)는 데이터 신호(예를 들어, 제1 병렬 신호(D1))와 복수의 클럭 신호들(예를 들어, 제1 내지 4 클럭 신호들(CK1 내지 CK4)) 간의 논리 연산을 기초로 복수의 데이터 선택 신호들(예를 들어, 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4))을 생성할 수 있다. 데이터 신호의 논리 레벨이 유지되는 동안 복수의 데이터 선택 신호들 중 일부의 논리 레벨은 일정하게 유지되고, 다른 일부의 논리 레벨은 천이되도록 데이터 신호와 복수의 클럭 신호들 간의 논리 연산이 수행될 수 있다.

S620 단계에서, 제어 신호 생성기(12a)는 복수의 데이터 선택 신호들 간의 논리 연산을 기초로 제1 및 2 제어 신호(P1, N1)를 생성할 수 있다. 데이터 신호가 논리 하이 레벨을 갖는 경우 제어 신호 생성기(12a)는 제1 제어 신호(P1)가 논리 로우 레벨을 갖도록 복수의 데이터 선택 신호들 간의 논리 연산을 수행할 수 있다. 데이터 신호가 논리 로우 레벨을 갖는 경우 제어 신호 생성기(12a)는 제2 제어 신호(N1)가 논리 하이 레벨을 갖도록 복수의 데이터 선택 신호들 간의 논리 연산을 수행할 수 있다.

S630 단계에서, 제1 출력 드라이버(13)는 제1 및 2 제어 신호(P1, N1)를 기초로 출력 노드(Nout)를 구동할 수 있다. 구체적으로, 제1 출력 드라이버(13)는 논리 로우 레벨을 갖는 제1 제어 신호(P1)를 기초로 출력 노드(Nout)를 프리차지할 수 있고, 논리 하이 레벨을 갖는 제2 제어 신호(N1)를 기초로 출력 노드(Nout)를 디스차지할 수 있다.

본 개시의 예시적 실시 예에 따른 선택 회로의 동작 방법에 따르면, 데이터 신호의 논리 레벨이 유지되는 동안 복수의 데이터 선택 신호들 중 일부가 토글되지 않으므로 선택 회로의 전력 소모량이 감소할 수 있다.

도 7은 본 개시의 예시적 실시 예에 따른 송신기 회로의 구조를 설명하기 위한 도면이다. 도 8a 내지 8c는 본 개시의 예시적 실시 예에 따른 송신기 회로에 대한 타이밍도이다.

도 7을 참조하면, 송신기 회로(1b)는 제1 내지 4 선택 회로들(10b 내지 40b)을 포함할 수 있다. 송신기 회로(1b)에 포함되는 선택 회로의 개수는 이에 제한되지 않는다. 도 7에 대한 설명에서, 제1 선택 회로(10b)에 대한 설명은 제2 내지 4 선택 회로(20b 내지 40b)에도 적용될 수 있다.

제1 선택 회로(10b)는 제1 데이터 멀티 플렉서(11a), 제1 제어 신호 생성기(12b) 및 제1 출력 드라이버(13)를 포함할 수 있다. 제1 제어 신호 생성기(12b)는 도 4의 제어 신호 생성기(12a)와 달리, 제1 및 2 인버터(122, 124)를 포함하지 않을 수 있다. 한편, 제3 NOR 회로(121)는 제1 데이터 선택 신호(D1_1) 및 제2 데이터 선택 신호(D1_2)에 대한 NOR 연산을 수행함으로써 제2 제어 신호(N1)를 생성할 수 있다. 또한, 제3 NAND 회로(123)는 제3 데이터 선택 신호(D1_3) 및 제4 데이터 선택 신호(D1_4)에 대한 NAND 연산을 수행함으로써 제1 제어 신호(P1)를 생성할 수 있다.

도 7 및 8a를 참조하면, 제1 제어 신호(P1)의 디폴트 논리 레벨은 논리 로우 레벨일 수 있다. 제1 제어 신호(P1)의 논리 레벨은, 제1 클럭 신호(CK1)의 활성 엣지에 응답하여 제1 병렬 신호(D1)의 반전된 값(D1N)과 동일해질 수 있다. 제2 제어 신호(N1)의 디폴트 논리 레벨은 논리 하이 레벨일 수 있다. 제2 제어 신호(N1)의 논리 레벨은, 제1 클럭 신호(CK1)의 활성 엣지에 응답하여 제1 병렬 신호(D1)의 반전된 값(D1N)과 동일해질 수 있다.

도 8b는 제1 병렬 신호(D1)가 논리 하이 레벨을 갖는 경우 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4), 제1 및 2 제어 신호들(P1, N1)의 논리 레벨을 설명하는 도면이다.

도 8b를 참조하면, 제1 병렬 신호(D1)의 논리 레벨이 논리 하이 레벨로 유지되는 동안, 제1 및 2 데이터 선택 신호들(D1_1 및 D1_2)의 논리 레벨은 천이될 수 있다. 반면, 제3 및 4 데이터 선택 신호들(D1_3 및 D1_4)의 논리 레벨은 논리 로우 레벨로 유지될 수 있다. 즉, 제3 및 4 데이터 선택 신호들(D1_3 및 D1_4)이 토글하지 않으므로, 제3 및 4 데이터 신호들(D1_3 및 D1_4)에 의해 소모되는 전력이 감소될 수 있다.

도 8c는 제1 병렬 신호(D1)가 논리 로우 레벨을 갖는 경우 제1 내지 4 데이터 선택 신호들(D1_1 내지 D1_4), 제1 및 2 제어 신호들(P1, N1)의 논리 레벨을 설명하는 도면이다.

도 8c를 참조하면, 제1 병렬 신호(D1)의 논리 레벨이 논리 로우 레벨로 유지되는 동안, 제3 및 4 데이터 선택 신호들(D1_3 및 D1_4)의 논리 레벨은 천이될 수 있다. 반면, 제1 및 2 데이터 선택 신호들(D1_1 및 D1_2)의 논리 레벨은 논리 하이 레벨로 유지될 수 있다. 즉, 제1 및 2 데이터 선택 신호들(D1_1 및 D1_2)이 토글하지 않으므로, 제1 및 2 데이터 신호들(D1_1 및 D1_2)에 의해 소모되는 전력이 감소될 수 있다.

도 9는 본 개시의 예시적 실시 예에 따른 송신기 회로의 구조를 설명하기 위한 도면이다.

도 9를 참조하면, 송신기 회로(1c)는 제1 내지 4 선택 회로들(10c 내지 40c)을 포함할 수 있다. 송신기 회로(1c)에 포함되는 선택 회로의 개수는 이에 제한되지 않는다. 도 9에 대한 설명에서, 제1 선택 회로(10c)에 대한 설명은 제2 내지 4 선택 회로(20c 내지 40c)에도 적용될 수 있다.

제1 선택 회로(10c)는 제1 데이터 멀티 플렉서(11a), 제1 제어 신호 생성기(12c) 및 제1 출력 드라이버(13)를 포함할 수 있다. 제1 제어 신호 생성기(12c)는 도 4의 제1 제어 신호 생성기(12a) 및 도 7의 제1 제어 신호 생성기(12b)와 달리, 제4 NAND 회로(125) 및 제4 NOR 회로(126)를 포함할 수 있다. 한편, 제3 NOR 회로(121)는 제1 데이터 선택 신호(D1_1) 및 제2 데이터 선택 신호(D1_2)에 대한 NOR 연산의 결과를 제4 NAND 회로(125)에 전달할 수 있다. 또한, 제3 NAND 회로(123)는 제3 데이터 선택 신호(D1_3) 및 제4 데이터 선택 신호(D1_4)에 대한 NAND 연산의 결과를 제4 NOR 회로(126)에 전달할 수 있다.

논리 로우 레벨을 갖는 제1 병렬 신호(D1)가 직렬 신호(D_TX)로서 출력되기 위해서 제2 트랜지스터(M2)에 의해 출력 노드(Nout)가 디스차지되어야 하므로, 제1 트랜지스터(M1)가 턴-온되면 출력 노드(Nout)의 신호 레벨이 불안정해질 수 있다. 본 개시의 예시적 실시 예에 따른 송신기 회로(1c)에 포함된 제4 NAND 회로(125)는 논리 로우 레벨을 갖는 제1 병렬 신호(D1)를 수신하면 논리 하이 레벨을 갖는 제1 제어 신호(P1)를 생성할 수 있다. 따라서, 제1 트랜지스터(M1)는 턴-오프되므로 출력 노드(Nout)가 프리차지될 가능성이 낮아지고 출력 노드(Nout)의 신호 안정성이 향상될 수 있다.

논리 하이 레벨을 갖는 제1 병렬 신호(D1)가 직렬 신호(D_TX)로서 출력되기 위해서 제1 트랜지스터(M1)에 의해 출력 노드(Nout)가 프리차지되어야 하므로, 제2 트랜지스터(M2)가 턴-온되면 출력 노드(Nout)의 신호 레벨이 불안정해질 수 있다. 본 개시의 예시적 실시 예에 따른 송신기 회로(1c)에 포함된 제4 NOR 회로(126)는 논리 하이 레벨을 갖는 제1 병렬 신호(D1)를 수신하면 논리 로우 레벨을 갖는 제2 제어 신호(N1)를 생성할 수 있다. 따라서, 제2 트랜지스터(M2)는 턴-오프되므로 출력 노드(Nout)가 디스차지될 가능성이 낮아지고 출력 노드(Nout)의 신호 안정성이 향상될 수 있다.

도 10은 본 발명의 실시예에 따른 멀티 플렉서를 포함하는 반도체 메모리 장치를 설명하는 도면이다.

도 10을 참조하면, 반도체 메모리 장치(1300)는 제어 로직(1310), 리프레쉬 어드레스 발생부(1315), 어드레스 버퍼(1320), 뱅크 제어 로직(1330), 로우 어드레스 멀티플렉서(1340), 칼럼 어드레스 래치(1350), 로우 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(1390), 데이터 입출력 버퍼(1395) 그리고 ECC 엔진(1400)을 포함할 수 있다.

메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(1380a, 1380b, 1380c, 1380d)을 포함할 수 있다. 로우 디코더는 제1 내지 제4 뱅크 어레이들(1380a, 1380b, 1380c, 1380d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(1360a, 1360b, 1360c, 1360d)을 포함할 수 있다. 칼럼 디코더는 제1 내지 제4 뱅크 어레이들(1380a, 1380b, 1380c, 1380d)에 각각 연결된 제1 내지 제4 뱅크 칼럼 디코더들(1370a, 1370b, 1370c, 1370d)을 포함할 수 있다. 센스 앰프부는 제1 내지 제4 뱅크 어레이들(1380a, 1380b, 1380c, 1380d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(1385a, 1385b, 1385c, 1385d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(1380a, 1380b, 1380c, 1380d), 제1 내지 제4 뱅크 로우 디코더들(1360a, 1360b, 1360c, 1360d), 제1 내지 제4 뱅크 칼럼 디코더들(1370a, 1370b, 1370c, 1370d) 및 제1 내지 제4 뱅크 센스 앰프들(1385a, 1385b, 1385c, 1385d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 13에는 4개의 뱅크들을 포함하는 반도체 메모리 장치(1300)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(1300)는 임의의 수의 뱅크들을 포함할 수 있다.

또한, 실시예에 따라, 반도체 메모리 장치(1300)는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR (Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리 (Dynamic Ramdom Access Memory: DRAM) 이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다.

제어 로직(1310)은 반도체 메모리 장치(1300)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(1310)은 반도체 메모리 장치(1300)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(1310)은 메모리 콘트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(미도시) 및 반도체 메모리 장치(1300)의 동작 모드를 설정하기 위한 모드 레지스터(미도시)를 포함할 수 있다. 예를 들어, 커맨드 디코더는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS)등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다.

제어 로직(1310)은 동기 방식으로 반도체 메모리 장치(1300)를 구동하기 위한 클럭(CLK) 및 클럭 인에이블 신호(CKE)를 더 수신할 수 있다. 제어 로직(1310)은 리프레쉬 커맨드에 응답하여 리프레쉬 어드레스 발생부(1315)가 오토 리프레쉬 동작을 수행하도록 제어하거나, 셀프 리프레쉬 진입 커맨드에 응답하여 리프레쉬 어드레스 발생부(1315)가 셀프 리프레쉬 동작을 수행하도록 제어할 수 있다.

리프레쉬 어드레스 발생부(1315)는 리프레쉬 동작이 수행될 메모리 셀 로우에 해당하는 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다. 리프레쉬 어드레스 발생부(1315)는 반도체 메모리 장치(1300)의 표준에서 정의된 리프레쉬 주기보다 긴 주기의 리프레쉬 레이트로 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다. 이에 따라, 반도체 메모리 장치(1300)의 리프레쉬 전류 및 리프레쉬 전력을 줄일 수 있다.

어드레스 버퍼(1320)는 메모리 콘트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 또한, 어드레스 버퍼(1320)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(1330)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(1340)로 제공하고, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(1350)에 제공할 수 있다.

뱅크 제어 로직(1330)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(1360a, 1360b, 1360c, 1360d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 칼럼 디코더들(1370a, 1370b, 1370c, 1370d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.

뱅크 제어 로직(1330)은 뱅크 그룹을 결정하는 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 그룹 제어 신호들을 생성할 수 있다. 뱅크 그룹 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(1360a, 1360b, 1360c, 1360d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 그룹의 로우 디코더들이 활성화되고, 제1 내지 제4 뱅크 칼럼 디코더들(1370a, 1370b, 1370c, 1370d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 그룹의 칼럼 디코더들이 활성화될 수 있다.

로우 어드레스 멀티플렉서(1340)는 어드레스 버퍼(1320)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 어드레스 발생부(1315)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(1340)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(1340)에서 출력되는 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(1360a, 1360b, 1360c, 1360d)에 각각 인가될 수 있다.

제1 내지 제4 뱅크 로우 디코더들(1360a, 1360b, 1360c, 1360d) 중 뱅크 제어 로직(1330)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(1340)에서 출력된 로우 어드레스를 디코딩하여, 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.

칼럼 어드레스 래치(1350)는 어드레스 버퍼(1320)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 칼럼 어드레스 래치(1350)는 버스트 모드에서 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(1350)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 칼럼 디코더들(1370a, 1370b, 1370c, 1370d)에 각각 인가할 수 있다.

제1 내지 제4 뱅크 칼럼 디코더들(1370a, 1370b, 1370c, 1370d) 중 뱅크 제어 로직(1330)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(1390)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.

입출력 게이팅 회로(1390)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(1380a, 1380b, 1380c, 1380d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 그리고 제1 내지 제4 뱅크 어레이들(1380a, 1380b, 1380c, 1380d)에 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다.

제1 내지 제4 뱅크 어레이들(980a, 980b, 980c, 980d) 중 하나의 뱅크 어레이에서 독출될 데이터는 센스 앰프에 의해 감지 증폭되고, 독출 데이터 래치들에 저장될 수 있다. 독출 데이터 래치에 저장된 데이터(DQ)는 데이터 입출력 버퍼(1395)를 통하여 메모리 콘트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(1380a, 1380b, 1380c, 1380d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 메모리 콘트롤러로부터 데이터 입출력 버퍼(1395)로 제공될 수 있다. 데이터 입출력 버퍼(1395)에 제공된 데이터(DQ)는 기입 드라이버를 통하여 하나의 뱅크 어레이에 기입될 수 있다.

입출력 게이팅 회로(1390)는 멀티 플렉서(1391)를 포함할 수 있다. 멀티 플렉서(1391)는 도 1을 참조하여 전술된 멀티 플렉서(100)일 수 있다. 멀티 플렉서(1391)는 도 1 내지 9를 참조하여 전술된 방법을 사용하여 제1 내지 4 뱅크 어레이들(1380a, 1380b, 1380c, 1380d)로부터 병렬로 독출된 데이터를 직렬 신호로 변경할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

복수의 병렬 신호들을 수신하고, 상기 복수의 병렬 신호들을 출력 노드에 출력함으로써 직렬 신호를 생성하는 송신기 회로에 있어서,
기준 클럭 신호를 기초로 서로 상이한 위상을 갖는 복수의 클럭 신호들을 생성하도록 구성된 클럭 생성기; 및
각각 상기 복수의 병렬 신호들 중 하나를 수신하고, 상기 복수의 클럭 신호들에 응답하여, 수신된 병렬 신호를 기초로 상기 출력 노드를 구동하도록 구성된 복수의 선택 회로들을 포함하고,
상기 복수의 선택 회로들 각각은,
수신된 병렬 신호와 상기 복수의 클럭 신호들 간의 논리 연산을 기초로 복수의 데이터 선택 신호들을 생성하도록 구성된 데이터 멀티 플렉서;
상기 복수의 데이터 선택 신호들 간의 논리 연산을 기초로 제1 및 2 제어 신호를 생성하도록 구성된 제어 신호 생성부; 및
상기 제1 제어 신호를 기초로 상기 출력 노드를 프리차지하거나 상기 제2 제어 신호를 기초로 상기 출력 노드를 디스차지하도록 구성된 출력 드라이버를 포함하는 송신기 회로.
제1항에 있어서,
상기 데이터 멀티 플렉서는,
상기 병렬 신호와 상기 복수의 클럭 신호들 중 제1 클럭 신호에 대한 NAND 연산을 수행하는 제1 NAND 회로;
상기 병렬 신호와 상기 복수의 클럭 신호들 중 제2 클럭 신호에 대한 NAND 연산을 수행하는 제2 NAND 회로;
상기 병렬 신호와 상기 복수의 클럭 신호들 중 제3 클럭 신호에 대한 NOR 연산을 수행하는 제1 NOR 회로; 및
상기 병렬 신호와 상기 복수의 클럭 신호들 중 제4 클럭 신호에 대한 NOR 연산을 수행하는 제2 NOR 회로를 포함하는 것을 특징으로 하는 송신기 회로.
제2항에 있어서,
상기 제2 클럭 신호는 상기 제1 클럭 신호와 90 위상 차이를 갖고,
상기 제3 클럭 신호는 상기 제1 클럭 신호와 180 위상 차이를 갖고,
상기 제4 클럭 신호는 상기 제1 클럭 신호와 270 위상 차이를 갖는 것을 특징으로 하는 송신기 회로.
제2항에 있어서,
상기 제어 신호 생성부는,
상기 제1 NAND 회로의 출력 및 상기 제2 NAND 회로의 출력에 대한 NOR 연산을 수행하는 제3 NOR 회로;
상기 제3 NOR 회로의 출력을 반전시킴으로써 상기 제1 제어 신호를 생성하는 제1 인버터;
상기 제1 NOR 회로의 출력 및 상기 제2 NOR 회로의 출력에 대한 NAND 연산을 수행하는 제3 NAND 회로; 및
상기 제3 NAND 회로의 출력을 반전시킴으로써 상기 제2 제어 신호를 생성하는 제2 인버터를 포함하는 것을 특징으로 하는 송신기 회로.
제2항에 있어서,
상기 제어 신호 생성부는,
상기 제1 NAND 회로의 출력 및 상기 제2 NAND 회로의 출력에 대한 NOR 연산을 수행하는 제4 NOR 회로;
상기 제1 NOR 회로의 출력 및 상기 제2 NOR 회로의 출력에 대한 NAND 연산을 수행하는 제4 NAND 회로;
상기 제4 NOR 회로의 출력 및 상기 병렬 신호에 대한 NAND 연산을 수행함으로써 상기 제1 제어 신호를 생성하는 제5 NAND 회로;
상기 제4 NAND 회로의 출력 및 상기 병렬 신호에 대한 NOR 연산을 수행함으로써 상기 제2 제어 신호를 생성하는 제5 NOR 회로를 포함하는 것을 특징으로 하는 송신기 회로.
제4항에 있어서,
상기 출력 드라이버는,
상기 제1 제어 신호가 게이트 단에 수신되고, 소스 단이 전원 전압 노드에 연결되고, 드레인 단이 상기 출력 노드에 연결되는 P-타입 트랜지스터; 및
상기 제2 제어 신호가 게이트 단에 수신되고, 소스 단이 접지 노드에 연결되고, 드레인 단이 상기 출력 노드에 연결되는 N-타입 트랜지스터를 포함하는 것을 특징으로 하는 송신기 회로.
제2항에 있어서,
상기 제어 신호 생성부는,
상기 제1 NAND 회로의 출력 및 상기 제2 NAND 회로의 출력에 대한 NOR 연산을 수행함으로써 상기 제2 제어 신호를 생성하는 제4 NOR 회로; 및
상기 제1 NOR 회로의 출력 및 상기 제2 NOR 회로의 출력에 대한 NAND 연산을 수행함으로써 상기 제1 제어 신호를 생성하는 제4 NAND 회로를 포함하는 것을 특징으로 하는 송신기 회로.
제1항에 있어서,
상기 복수의 데이터 선택 신호들 중 둘 이상은,
상기 병렬 신호의 논리 레벨이 유지되는 동안, 논리 레벨이 일정하게 유지되는 것을 특징으로 하는 송신기 회로.
제8항에 있어서,
상기 복수의 데이터 선택 신호들 중 다른 둘 이상은,
상기 병렬 신호의 논리 레벨이 유지되는 동안, 적어도 한 번 이상 논리 레벨이 천이되는 것을 특징으로 하는 송신기 회로.
수신된 데이터 신호와 복수의 클럭 신호들 간의 논리 연산을 기초로 복수의 데이터 선택 신호들을 생성하도록 구성된 데이터 멀티 플렉서;
상기 복수의 데이터 선택 신호들 간의 논리 연산을 기초로 제1 및 2 제어 신호를 생성하도록 구성된 제어 신호 생성부; 및
상기 제1 제어 신호를 기초로 출력 노드를 프리차지하거나 상기 제2 제어 신호를 기초로 상기 출력 노드를 디스차지함으로써 상기 출력 노드를 구동하도록 구성된 출력 드라이버를 포함하고,
상기 데이터 신호의 논리 레벨이 유지되는 동안, 상기 복수의 데이터 선택 신호들 중 일부는 논리 레벨이 천이되고, 상기 복수의 데이터 선택 신호들 중 다른 일부는 논리 레벨이 일정하게 유지되는 것을 특징으로 하는 선택 회로.
제10항에 있어서,
상기 데이터 멀티 플렉서는,
상기 데이터 신호와 상기 복수의 클럭 신호들 중 제1 클럭 신호에 대한 NAND 연산을 수행하는 제1 NAND 회로;
상기 데이터 신호와 상기 복수의 클럭 신호들 중 제2 클럭 신호에 대한 NAND 연산을 수행하는 제2 NAND 회로;
상기 데이터 신호와 상기 복수의 클럭 신호들 중 제3 클럭 신호에 대한 NOR 연산을 수행하는 제1 NOR 회로; 및
상기 데이터 신호와 상기 복수의 클럭 신호들 중 제4 클럭 신호에 대한 NOR 연산을 수행하는 제2 NOR 회로를 포함하는 것을 특징으로 하는 송신기 회로.
제11항에 있어서,
상기 제어 신호 생성부는,
상기 제1 NAND 회로의 출력 및 상기 제2 NAND 회로의 출력에 대한 NOR 연산을 수행하는 제3 NOR 회로;
상기 제1 NOR 회로의 출력 및 상기 제2 NOR 회로의 출력에 대한 NAND 연산을 수행하는 제3 NAND 회로;
상기 제3 NOR 회로의 출력 및 상기 데이터 신호에 대한 NAND 연산을 수행함으로써 상기 제1 제어 신호를 생성하는 제4 NAND 회로;
상기 제3 NAND 회로의 출력 및 상기 데이터 신호에 대한 NOR 연산을 수행함으로써 상기 제2 제어 신호를 생성하는 제4 NOR 회로를 포함하는 것을 특징으로 하는 송신기 회로.
제11항에 있어서,
상기 제어 신호 생성부는,
상기 제1 NAND 회로의 출력 및 상기 제2 NAND 회로의 출력에 대한 NOR 연산을 수행하는 제5 NOR 회로;
상기 제5 NOR 회로의 출력을 반전시킴으로써 상기 제1 제어 신호를 생성하는 제1 인버터;
상기 제1 NOR 회로의 출력 및 상기 제2 NOR 회로의 출력에 대한 NAND 연산을 수행하는 제5 NAND 회로; 및
상기 제5 NAND 회로의 출력을 반전시킴으로써 상기 제2 제어 신호를 생성하는 제2 인버터를 포함하는 것을 특징으로 하는 송신기 회로.
제13항에 있어서,
상기 출력 드라이버는,
상기 제1 제어 신호가 게이트 단에 수신되고, 소스 단이 전원 전압 노드에 연결되고, 드레인 단이 상기 출력 노드에 연결되는 P-타입 트랜지스터; 및
상기 제2 제어 신호가 게이트 단에 수신되고, 소스 단이 접지 노드에 연결되고, 드레인 단이 상기 출력 노드에 연결되는 N-타입 트랜지스터를 포함하는 것을 특징으로 하는 송신기 회로.
제11항에 있어서,
상기 제어 신호 생성부는,
상기 제1 NAND 회로의 출력 및 상기 제2 NAND 회로의 출력에 대한 NOR 연산을 수행함으로써 상기 제2 제어 신호를 생성하는 제4 NOR 회로; 및
상기 제1 NOR 회로의 출력 및 상기 제2 NOR 회로의 출력에 대한 NAND 연산을 수행함으로써 상기 제1 제어 신호를 생성하는 제4 NAND 회로를 포함하는 것을 특징으로 하는 송신기 회로.
수신된 데이터 신호를 출력 노드에 선택적으로 출력하는 선택 회로의 동작 방법에 있어서,
상기 데이터 신호와 복수의 클럭 신호들 간의 논리 연산을 기초로 복수의 데이터 선택 신호들을 생성하는 단계;
상기 복수의 데이터 신호들 간의 논리 연산을 기초로 제1 및 2 제어 신호를 생성하는 단계; 및
상기 제1 제어 신호를 기초로 상기 출력 노드를 프리차지하거나 상기 제2 제어 신호를 기초로 상기 출력 노드를 디스차지함으로써 상기 출력 노드를 구동하는 단계를 포함하고,
상기 복수의 데이터 선택 신호들을 생성하는 단계는,
상기 데이터 신호의 논리 레벨이 유지되는 시구간 동안 상기 복수의 데이터 선택 신호들 중 일부의 논리 레벨을 천이시키는 단계; 및
상기 데이터 신호의 논리 레벨이 유지되는 시구간 동안 상기 복수의 데이터 선택 신호들 중 다른 일부의 논리 레벨을 일정하게 유지시키는 단계를 포함하는 것을 특징으로 하는 선택 회로의 동작 방법.
제16항에 있어서,
상기 복수의 데이터 선택 신호들을 생성하는 단계는,
상기 데이터 신호와 상기 복수의 클럭 신호들 중 제1 클럭 신호에 대한 제1 NAND 연산을 수행하는 단계;
상기 데이터 신호와 상기 복수의 클럭 신호들 중 제2 클럭 신호에 대한 제2 NAND 연산을 수행하는 단계;
상기 데이터 신호와 상기 복수의 클럭 신호들 중 제3 클럭 신호에 대한 제1 NOR 연산을 수행하는 단계; 및
상기 데이터 신호와 상기 복수의 클럭 신호들 중 제4 클럭 신호에 대한 제2 NOR 연산을 수행하는 단계를 포함하는 것을 특징으로 하는 선택 회로의 동작 방법.
제17항에 있어서,
상기 제1 및 2 제어 신호를 생성하는 단계는,
상기 제1 NAND 연산의 결과 및 상기 제2 NAND 연산의 결과에 대한 제3 NOR 연산을 수행하는 단계;
상기 제1 NOR 연산의 결과 및 상기 제2 NOR 연산의 결과에 대한 제3 NAND 연산을 수행하는 단계;
상기 제3 NOR 연산의 결과 및 상기 데이터 신호에 대한 제4 NAND 연산을 수행함으로써 상기 제1 제어 신호를 생성하는 단계; 및
상기 제3 NAND 연산의 결과 및 상기 데이터 신호에 대한 제4 NOR 연산을 수행함으로써 상기 제2 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 선택 회로의 동작 방법.
제17항에 있어서,
상기 제1 및 2 제어 신호를 생성하는 단계는,
상기 제1 NAND 연산의 결과 및 상기 제2 NAND 연산의 결과에 대한 제5 NOR 연산을 수행하는 단계;
상기 제5 NOR 연산의 결과를 반전시킴으로써 상기 제1 제어 신호를 생성하는 단계;
상기 제1 NOR 연산의 결과 및 상기 제2 NOR 연산의 결과에 대한 제5 NAND 연산을 수행하는 단계; 및
상기 제5 NAND 연산의 결과를 반전시킴으로써 상기 제2 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 선택 회로의 동작 방법.
제17항에 있어서,
상기 제1 및 2 제어 신호를 생성하는 단계는,
상기 제1 NAND 연산의 결과 및 상기 제2 NAND 연산의 결과에 대한 제6 NOR 연산을 수행함으로써 상기 제2 제어 신호를 생성하는 단계; 및
상기 제1 NOR 연산의 결과 및 상기 제2 NOR 연산의 결과에 대한 제6 NAND 연산을 수행함으로써 상기 제2 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 선택 회로의 동작 방법.