TWI823404B - 發射器電路、選擇電路以及操作選擇電路的方法 - Google Patents

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TWI823404B TW111119485A TW111119485A TWI823404B TW I823404 B TWI823404 B TW I823404B TW 111119485 A TW111119485 A TW 111119485A TW 111119485 A TW111119485 A TW 111119485A TW I823404 B TWI823404 B TW I823404B
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申殷昔
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Abstract

本發明提供一種發射器電路，包含：時脈產生器，經組態以產生具有不同相位的多個時脈信號；以及多個選擇電路，經組態以接收多個並列資料信號且基於多個時脈信號及接收到的多個並列資料信號而在輸出節點上輸出串列資料信號。多個選擇電路中的每一者包含：資料多工器，經組態以基於接收到的多個並列資料信號中的一者及多個時脈信號而產生多個資料選擇信號；控制信號產生器，經組態以基於多個資料選擇信號而產生第一控制信號及第二控制信號；以及輸出驅動器，連接至輸出節點，且經組態以基於第一控制信號而對輸出節點進行預充電或基於第二控制信號而對輸出節點進行放電。

Description

發射器電路、選擇電路以及操作選擇電路的方法
本發明概念的技術想法是關於一種包含選擇電路的發射器電路，且更特定言之，是關於用於執行低功率操作的選擇電路及選擇電路的操作方法。
[相關申請的交叉引用]
本申請案是基於2021年5月27日在韓國智慧財產局申請的韓國專利申請案第10-2021-0068611號及2021年9月9日在韓國智慧財產局申請的韓國專利申請案第10-2021-0120542號且主張所述申請案的優先權，所述申請案的每一者的揭露內容以全文引用的方式併入本文中。
發射器電路可包含藉由依次輸出多個並列資料信號來產生串列資料信號的串列器。串列器可基於具有不同相位的多個時脈信號而依次輸出多個並列資料信號。當雙態觸發多個時脈信號時，包含於發射器電路中的多個電晶體可以高速切換，且當切換電晶體的數目增加時，可增加由發射器電路消耗的功率。
本發明概念的技術想法是關於一種發射器電路，且提供一種使用僅部分雙態觸發資料選擇信號來執行低功率串列化操作的選擇電路，一種操作選擇電路的方法以及包含選擇電路的發射器電路。
根據實例實施例，發射器電路可包含：時脈產生器，經組態以基於參考時脈信號而產生彼此具有不同相位的多個時脈信號；以及多個選擇電路，連接至輸出節點。多個選擇電路經組態以接收多個並列資料信號，且基於多個時脈信號及接收到的多個並列資料信號而在輸出節點上輸出串列資料信號。多個選擇電路中的每一者包含：資料多工器，經組態以基於接收到的多個並列資料信號中的一者與多個時脈信號之間的邏輯操作而產生多個資料選擇信號；控制信號產生器，經組態以基於多個資料選擇信號之間的邏輯操作而產生第一控制信號及第二控制信號；以及輸出驅動器，連接至輸出節點，且經組態以基於第一控制信號而對輸出節點進行預充電或基於第二控制信號而對輸出節點進行放電。
根據實例實施例，選擇電路可包含：資料多工器，經組態以基於接收到的資料信號與多個時脈信號之間的邏輯操作而產生多個資料選擇信號；控制信號產生器，經組態以基於多個資料選擇信號之間的邏輯操作而產生第一控制信號及第二控制信號；以及輸出驅動器，連接至輸出節點，且經組態以藉由基於第一控制信號而對輸出節點進行預充電或基於第二控制信號而對輸出節點進行放電來驅動輸出節點。當接收到的資料信號的邏輯位準維持在特定邏輯位準時，使多個資料選擇信號中的一些的邏輯位準轉變且 使其他資料選擇信號的邏輯位準維持恆定。
根據實例實施例，操作選擇電路的方法可包含：基於接收到的資料信號與多個時脈信號之間的邏輯操作而產生多個資料選擇信號；基於多個資料信號之間的邏輯操作而產生第一控制信號及第二控制信號；以及藉由基於第一控制信號而對輸出節點進行預充電或基於第二控制信號而對輸出節點進行放電來驅動輸出節點。當接收到的並列資料信號的邏輯位準維持在特定邏輯位準時，多個資料選擇信號的產生包含使多個資料選擇信號中的一些的邏輯位準轉變；以及使其他資料選擇信號的邏輯位準維持恆定。
1:發射器電路
2:記憶體控制器
10、10a、10b、10c:第一選擇電路
11、11a、11b:第一資料多工器
12、12a、12b、12c:第一控制信號產生器
13:第一輸出驅動器
20、20a、20b、20c:第二選擇電路
21:第二資料多工器
22:第二控制信號產生器
23:第二輸出驅動器
30、30a、30b、30c:第三選擇電路
31:第三資料多工器
32:第三控制信號產生器
33:第三輸出驅動器
40、40a、40b、40c:第四選擇電路
41:第四資料多工器
42:第四控制信號產生器
43:第四輸出驅動器
51:相位鎖定迴路
52a:多相時脈產生器
100、100a、100b、100c、1391:多工器
101:反相器
111:第一NAND電路
112:第二NAND電路
113:第一NOR電路
114:第二NOR電路
121:第三NOR電路
122:第一反相器
123:第三NAND電路
124:第二反相器
125:第四NAND電路
126:第四NOR電路
200、200a、200b:時脈產生器
1300:半導體記憶體裝置
1310:控制邏輯
1315:刷新位址產生器
1320:位址緩衝器
1330:組控制邏輯
1340:列位址多工器
1350:行位址鎖存器
1360a:第一組列解碼器
1360b:第二組列解碼器
1360c:第三組列解碼器
1360d:第四組列解碼器
1370a:第一組行解碼器
1370b:第二組行解碼器
1370c:第三組行解碼器
1370d:第四組行解碼器
1380a:第一組陣列
1380b:第二組陣列
1380c:第三組陣列
1380d:第四組陣列
1385a:第一組感測放大器
1385b:第二組感測放大器
1385c:第三組感測放大器
1385d:第四組感測放大器
1390:輸入/輸出閘控電路
1395:資料輸入/輸出緩衝器
1400:ECC引擎
ADDR:位址
BANK_ADDR:組位址
CK1:第一時脈信號
CK2:第二時脈信號
CK3:第三時脈信號
CK4:第四時脈信號
CKE:時脈啟用信號
CLK:時脈信號
CTL:控制信號
CTL1:第一控制信號
CTL2:第二控制信號
CMD:命令
COL_ADDR:行位址
D1:第一並列資料信號
D1_1、D2_1、D3_1、D4_1:第一資料選擇信號
D1_2、D2_2、D3_2、D4_2:第二資料選擇信號
D1_3、D2_3、D3_3、D4_3:第三資料選擇信號
D1_4、D2_4、D3_4、D4_4:第四資料選擇信號
D1N:第一反相值/第一反相資料信號
D2:第二並列資料信號
D2N:第二反相值/第二反相資料信號
D3:第三並列資料信號
D3N:第三反相值/第三反相資料信號
D4:第四並列資料信號
D4N:第四反相值/第四反相資料
DQ:資料
D_TX:串列資料信號
M1:第一電晶體
M2:第二電晶體
N1、N2、N3、N4:第二控制信號
Nout:輸出節點
P1、P2、P3、P4:第一控制信號
REF_ADDR:刷新位址
Ref_CK:參考時脈信號
ROW_ADDR:列位址
REF_ADDR:刷新列位址
S610、S620、S630:步驟
WCK:寫入時脈信號
/CAS:行位址選通信號
/CS:晶片選擇信號
/RAS:列位址選通信號
/WE:寫入啟用信號
結合隨附圖式進行的以下詳細描述將更清楚地理解本發明概念的實施例，其中：圖1為用於解釋根據本發明概念的實例實施例的發射器電路的圖式。
圖2為用於解釋根據本發明概念的實例實施例的串列化操作的圖式。
圖3A及圖3B為用於解釋根據本發明概念的實例實施例的時脈產生器的圖式。
圖4為用於解釋根據本發明概念的實例實施例的多工器的結構的圖式。
圖5A至圖5C為根據本發明概念的實例實施例的圖4的多工器的時序圖式。
圖6為示出根據本發明概念的實例實施例的操作選擇電路的 方法的流程圖。
圖7為用於解釋根據本發明概念的實例實施例的多工器的結構的圖式。
圖8A至圖8C為根據本發明概念的實例實施例的圖7的多工器的時序圖式。
圖9為用於解釋根據本發明概念的實例實施例的發射器電路的結構的圖式。
圖10為用於解釋根據本發明概念的實施例的包含多工器的半導體記憶體裝置的視圖。
在下文中，參考隨附圖式來描述本發明概念的各種實施例。
圖1為用於描述根據本發明概念的實例實施例的發射器電路的圖式。圖2為用於解釋根據本發明概念的實例實施例的串列化操作的圖式。
參考圖1，發射器電路1可並列地接收第一並列資料信號D1至第四並列資料信號D4，且輸出串列資料信號D_TX。第一並列資料信號D1至第四並列資料信號D4中的每一者可經由不同通道傳輸至多工器100，且串列資料信號D_TX可經由一個通道向外輸出。儘管繪示接收四個並列資料信號，但實施例不限於此，且可接收N個(N為大於或等於2的整數)並列資料信號.舉例而言，發射器電路1可自半導體記憶體裝置(例如圖10的1300)的記憶體單元陣列接收第一並列資料信號D1至第四並列資料信號D4。
發射器電路1可包含多工器100及時脈產生器200。
多工器100可回應於第一時脈信號CK1至第四時脈信號CK4而依序輸出第一並列資料信號D1至第四並列資料信號D4。詳言之，參考圖2，多工器100可回應於第一時脈信號CK1的有源邊緣(例如上升邊緣)而輸出第一並列資料信號D1，可回應於第二時脈信號CK2的有源邊緣而輸出第二並列資料信號D2，可回應於第三時脈信號CK3的有源邊緣而輸出第三並列資料信號D3，以及可回應於第四時脈信號CK4的有源邊緣而輸出第四並列資料信號D4。舉例而言，多工器100可執行用於將第一並列資料信號D1至第四並列資料信號D4轉換成一個串列資料信號D_TX的串列化操作。然而，實施例不限於此，且多工器100可將N個並列資料信號轉換成一個串列資料信號D_TX。
多工器100可包含第一選擇電路10、第二選擇電路20、第三選擇電路30以及第四選擇電路40。第一選擇電路10、第二選擇電路20、第三選擇電路30以及第四選擇電路40中的每一者可接收第一時脈信號CK1至第四時脈信號CK4且輸出對應並列資料信號。舉例而言，第一選擇電路10可回應於第一時脈信號CK1的有源邊緣而輸出第一並列資料信號D1。第二選擇電路20可回應於第二時脈信號CK2的有源邊緣而輸出第二並列資料信號D2。第三選擇電路30可回應於第三時脈信號CK3的有源邊緣而輸出第三並列資料信號D3。第四選擇電路40可回應於第四時脈信號CK4的有源邊緣而輸出第四並列資料信號D4。
為解釋方便起見，示出四個時脈信號，但實施例不限於此，且多工器100可藉由基於N個時脈信號而對N個並列資料信 號執行串列化操作來產生串列資料信號D_TX。
詳言之，第一選擇電路10可包含第一資料多工器11、第一控制信號產生器12以及第一輸出驅動器13。
第一資料多工器11可基於第一並列資料信號D1與第一時脈信號CK1至第四時脈信號CK4之間的邏輯操作而產生第一資料選擇信號D1_1至第四資料選擇信號D1_4。當第一並列資料信號D1維持在特定邏輯位準(例如，邏輯低位準或邏輯高位準)時，第一資料選擇信號D1_1至第四資料選擇信號D1_4中的一些的邏輯位準可經維持，且其他資料選擇信號的邏輯位準可藉由第一並列資料信號D1與第一時脈信號CK1至第四時脈信號CK4之間的邏輯操作而轉變。舉例而言，由於僅第一資料選擇信號D1_1至第四資料選擇信號D1_4中的一些在串列化操作期間雙態觸發，因此可減少由第一選擇電路10消耗的功率。
第一控制信號產生器12可基於第一資料選擇信號D1_1至第四資料選擇信號D1_4之間的邏輯操作而產生第一控制信號P1及第二控制信號N1。當第一並列資料信號D1具有邏輯高位準時，第一控制信號產生器12可基於第一資料選擇信號D1_1至第四資料選擇信號D1_4而執行邏輯操作，使得第一控制信號P1具有邏輯低位準。當第一並列資料信號D1具有邏輯低位準時，第一控制信號產生器12可基於第一資料選擇信號D1_1至第四資料選擇信號D1_4而執行邏輯操作，使得第二控制信號N1具有邏輯高位準。
第一輸出驅動器13可基於第一控制信號P1及第二控制信號N1而驅動輸出節點Nout。舉例而言，當第一控制信號P1處 於邏輯低位準時，第一輸出驅動器13可對輸出節點Nout進行預充電，且當第二控制信號N1具有邏輯高位準時，可對輸出節點Nout進行放電。
第二選擇電路20可包含第二資料多工器21、第二控制信號產生器22以及第二輸出驅動器23。第二資料多工器21可產生第一資料選擇信號D2_1至第四資料選擇信號D2_4。第二控制信號產生器22可產生第一控制信號P2及第二控制信號N2。第三選擇電路30可包含第三資料多工器31、第三控制信號產生器32以及第三輸出驅動器33。第三資料多工器31可產生第一資料選擇信號D3_1至第四資料選擇信號D3_4。第三控制信號產生器32可產生第一控制信號P3及第二控制信號N3。第四選擇電路40可包含第四資料多工器41、第四控制信號產生器42以及第四輸出驅動器43。第四資料多工器41可產生第一資料選擇信號D4_1至第四資料選擇信號D4_4。第四控制信號產生器42可產生第一控制信號P4及第二控制信號N4。第一選擇電路10的描述亦可應用於第二選擇電路20、第三選擇電路30以及第四選擇電路40。
為解釋方便起見，示出四個選擇電路，但實施例不限於此。舉例而言，多工器100可包含N個選擇電路，且N個選擇電路中的每一者可基於N個時脈信號而輸出並列資料信號。詳言之，N個選擇電路中的每一者可包含資料多工器、控制信號產生電路以及輸出驅動器。資料多工器可基於N個時脈信號而產生N個資料選擇信號。資料多工器可在並列資料信號的邏輯位準維持在特定邏輯位準(例如，邏輯低位準或邏輯高位準)時恆定地維持N個資料選擇信號當中的至少一個資料選擇信號的邏輯位準。舉例而 言，當並列資料信號的邏輯位準維持在特定邏輯位準(例如，邏輯低位準或邏輯高位準)時，N個資料選擇信號當中的至少一個資料選擇信號的邏輯位準可以不雙態觸發。控制信號產生器可基於N個資料信號而產生用於控制輸出驅動器的控制信號。舉例而言，構成控制信號產生器的電晶體當中的接收非雙態觸發資料選擇信號的電晶體可以不操作。因此，可減少由選擇電路消耗的功率。可在下文參考圖5A、圖5B、圖5C、圖8A、圖8B以及圖8C詳細地描述資料選擇信號的邏輯位準。
時脈產生器200可產生第一時脈信號CK1至第四時脈信號CK4。第一時脈信號CK1至第四時脈信號CK4的負載比可為50%。負載比可表示在一個循環中施加有源信號的時間週期的比率。第一時脈信號CK1至第四時脈信號CK4可具有不同相位。舉例而言，參考圖2，第一時脈信號CK1的相位為00，第二時脈信號CK2的相位為900，第三時脈信號CK3的相位為1800且第四時脈信號CK4的相位為2700。然而，實施例不限於此，且時脈產生器200可產生具有相互恆定的相位差的N個時脈信號。
如根據本發明概念的實例實施例的發射器電路1，當執行串列化操作時，第一資料選擇信號D1_1至第四資料選擇信號D1_4中的一些並未雙態觸發且維持邏輯位準，因此可減少由第一資料選擇信號D1_1至第四資料選擇信號D1_4消耗的功率。因此，發射器電路1可執行具有低功率的串列化操作。
圖3A及圖3B為用於解釋根據本發明概念的實例實施例的時脈產生器的圖式。
參考圖3A，時脈產生器200a可包含相位鎖定迴路(phase locked loop；PLL)51及多相時脈產生器52a。時脈產生器200a可為圖1的時脈產生器200的實例。
PLL 51可產生參考時脈信號Ref_CK且將參考時脈信號Ref_CK傳輸至多相時脈產生器52a。PLL 51可包含振盪器。參考時脈信號Ref_CK的負載比可為50%。
多相時脈產生器52a可基於參考時脈信號Ref_CK而產生彼此具有不同相位的第一時脈信號CK1至第四時脈信號CK4。舉例而言，第一時脈信號CK1的相位可為00，第二時脈信號CK2的相位可為900，第三時脈信號CK3的相位可為1800，且第四時脈信號CK4的相位可為2700。多相時脈產生器52a可包含延遲鎖定迴路(delay locked loop；DLL)。
參考圖3B，時脈產生器200b可自記憶體控制器2接收參考時脈信號Ref_CK，且可基於參考時脈信號Ref_CK而產生第一時脈信號CK1至第四時脈信號CK4。時脈產生器200b可為圖1的時脈產生器200的實例。
在一些實施例中，時脈產生器200b可包含於半導體記憶體裝置(例如，圖10的1300)中，且記憶體控制器2可將參考時脈信號Ref_CK傳輸至半導體記憶體裝置1300。在一些實施例中，參考時脈信號Ref_CK可稱為寫入時脈信號WCK。半導體記憶體裝置1300可藉由基於寫入時脈信號WCK而執行串列化操作來產生串列資料信號，且可將所產生的串列資料信號傳輸至記憶體控制器2。
圖4為用於解釋根據本發明概念的實例實施例的多工器的結構的圖式。圖5A至圖5C為根據本發明概念的實例實施例的 圖4的多工器的時序圖式。
參考圖4，多工器100a可包含第一選擇電路10a、第二選擇電路20a、第三選擇電路30a以及第四選擇電路40a。包含於多工器100a中的選擇電路的數目不限於此。在圖4的描述中，第一選擇電路10a的描述亦可應用於第二選擇電路20a、第三選擇電路30a以及第四選擇電路40a。
第一選擇電路10a可包含第一資料多工器11a、第一控制信號產生器12a以及第一輸出驅動器13。
第一資料多工器11a可包含第一NAND電路111、第二NAND電路112、第一NOR電路113以及第二NOR電路114。
在第一選擇電路10a中，第一NAND電路111及第二NAND電路112以及第一NOR電路113及第二NOR電路114可接收第一並列資料信號D1。此外，在第一選擇電路10a中，第一NAND電路111可藉由對第一時脈信號CK1及第一並列資料信號D1執行NAND操作來產生第一資料選擇信號D1_1。第二NAND電路112可藉由對第四時脈信號CK4及第一並列資料信號D1執行NAND操作來產生第二資料選擇信號D1_2。第一NOR電路113可藉由對第三時脈信號CK3及第一並列資料信號D1執行NOR操作來產生第三資料選擇信號D1_3。第二NOR電路114可藉由對第二時脈信號CK2及第一並列資料信號D1執行NOR操作來產生第四資料選擇信號D1_4。
在實例實施例中，第二選擇電路20a、第三選擇電路30a以及第四選擇電路40a可分別接收第二並列資料信號D2、第三並列資料信號D3以及第四並列資料信號D4。第二選擇電路20a、第 三選擇電路30a以及第四選擇電路40a中的每一者可包含與包含於第一選擇電路10a中的彼等電路相同的電路。在包含於第二選擇電路20a中的電路當中，對應於第一NAND電路111及第二NAND電路112以及第一NOR電路113及第二NOR電路114的電路可接收第二並列資料信號D2，而非第一並列資料信號D1。在包含於第三選擇電路30a中的電路當中，對應於第一NAND電路111及第二NAND電路112以及第一NOR電路113及第二NOR電路114的電路可接收第三並列資料信號D3，而非第一並列資料信號D1。在包含於第四選擇電路40a中的電路當中，對應於第一NAND電路111及第二NAND電路112以及第一NOR電路113及第二NOR電路114的電路可接收第四並列資料信號D4，而非第一並列資料信號D1。
參考圖4及圖5A，當第一時脈信號CK1具有邏輯低位準時，第一資料選擇信號D1_1可經由第一NAND電路111具有邏輯高位準。當第一時脈信號CK1具有邏輯高位準時，第一資料選擇信號D1_1可經由第一NAND電路111具有第一並列資料信號D1的反相值D1N。當第四時脈信號CK4具有邏輯低位準時，第二資料選擇信號D1_2可經由第二NAND電路112具有邏輯高位準。當第四時脈信號CK4具有邏輯高位準時，第二資料選擇信號D1_2可經由第二NAND電路112具有第一並列資料信號D1的反相值D1N。當第三時脈信號CK3具有邏輯高位準時，第三資料選擇信號D1_3可經由第一NOR電路113具有邏輯低位準。當第三時脈信號CK3具有邏輯低位準時，第三資料選擇信號D1_3可經由第一NOR電路113具有第一並列資料信號D1的反相值D1N。 當第二時脈信號CK2具有邏輯高位準時，第四資料選擇信號D1_4可經由第二NOR電路114具有邏輯低位準。當第二時脈信號CK2具有邏輯低位準時，第四資料選擇信號D1_4可經由第二NOR電路114具有第一並列資料信號D1的反相值D1N。
第一控制信號產生器12a可基於第一資料選擇信號D1_1至第四資料選擇信號D1_4的邏輯操作而產生第一控制信號P1及第二控制信號N1。
第一控制信號產生器12a可包含第三NOR電路121、第一反相器122、第三NAND電路123以及第二反相器124。
第三NOR電路121可對第一資料選擇信號D1_1及第二資料選擇信號D1_2執行NOR操作。第一反相器122可藉由使第三NOR電路121的輸出反相來產生第一控制信號P1。參考圖5A，第一控制信號P1可基本上維持邏輯高位準，且可回應於第一時脈信號CK1的有源邊緣而具有第一並列資料信號D1的反相值D1N。
第三NAND電路123可對第三資料選擇信號D1_3及第四資料選擇信號D1_4執行NAND操作。第二反相器124可藉由使第三NAND電路123的輸出反相來產生第二控制信號N1。參考圖5A，第二控制信號N1可基本上維持邏輯低位準，且可回應於第一時脈信號CK1的有源邊緣而具有第一並列資料信號D1的反相值D1N。
第一輸出驅動器13可包含第一電晶體M1及第二電晶體M2。第一電晶體M1可為P型電晶體，且第二電晶體M2可為N型電晶體。第一控制信號P1可輸入至第一電晶體M1的閘極端子，功率電壓節點可連接至其源極端子，且輸出節點Nout可連接至其 汲極端子。第二控制信號N1可輸入至第二電晶體M2的閘極端子，接地節點可連接至其源極端子，且輸出節點Nout可連接至其汲極端子。當接通第一電晶體M1時，可使輸出節點Nout預充電，且當接通第二電晶體M2時，可使輸出節點Nout放電。
參考圖5A，第一控制信號P1的預設邏輯位準為邏輯高位準，且當第一並列資料信號D1具有邏輯高位準時，第一控制信號P1可回應於第一時脈信號CK1而具有邏輯低位準。舉例而言，第一輸出驅動器13可藉由在第一並列資料信號D1具有邏輯高位準時對輸出節點Nout進行預充電而將第一並列資料信號D1包含於串列資料信號D_TX中。另外，第二控制信號N1的預設邏輯位準為邏輯低位準，且當第一並列資料信號D1具有邏輯低位準時，第二控制信號N1可回應於第一時脈信號CK1而具有邏輯高位準。舉例而言，第一輸出驅動器13可藉由在第一並列資料信號D1具有邏輯低位準時對輸出節點Nout進行放電而將第一並列資料信號D1包含於串列資料信號D_TX中。
圖5B為用於解釋在第一並列資料信號D1具有邏輯高位準時第一資料選擇信號D1_1至第四資料選擇信號D1_4以及第一控制信號P1及第二控制信號N1的邏輯位準的圖式。
參考圖5B，當第一並列資料信號D1的邏輯位準維持在邏輯高位準處時，第一資料選擇信號D1_1及第二資料選擇信號D1_2的邏輯位準可轉變。另一方面，第三資料選擇信號D1_3及第四資料選擇信號D1_4的邏輯位準可維持在邏輯低位準處。舉例而言，由於第三資料選擇信號D1_3及第四資料選擇信號D1_4並未雙態觸發，因此可減少由第三資料選擇信號D1_3及第四資料選 擇信號D1_4消耗的功率。
圖5C為用於解釋在第一並列資料信號D1具有邏輯低位準時第一資料選擇信號D1_1至第四資料選擇信號D1_4以及第一控制信號P1及第二控制信號N1的邏輯位準的視圖。
參考圖5C，當第一並列資料信號D1的邏輯位準維持在邏輯低位準處時，第三資料選擇信號D1_3及第四資料選擇信號D1_4的邏輯位準可轉變。另一方面，第一資料選擇信號D1_1及第二資料選擇信號D1_2的邏輯位準可維持在邏輯高位準處。舉例而言，由於第一資料選擇信號D1_1及第二資料選擇信號D1_2並未雙態觸發，因此可減少由第一資料選擇信號D1_1及第二資料選擇信號D1_2消耗的功率。因此，可減少由第一選擇電路10a消耗的功率。
圖6為示出根據本發明概念的實例實施例的操作選擇電路的方法的流程圖。操作選擇電路的方法可包含多個操作步驟。可參考圖4描述圖6。
在步驟S610中，第一資料多工器11a可基於並列資料信號(例如，第一並列資料信號D1)與多個時脈信號(例如，第一時脈信號CK1至第四時脈信號CK4)之間的邏輯操作而產生多個資料選擇信號(例如，第一資料選擇信號D1_1至第四資料選擇信號D1_4)。可執行並列資料信號與多個時脈信號之間的多個邏輯操作，使得當並列資料信號的邏輯位準恆定地維持在特定邏輯位準(例如，邏輯低位準或邏輯高位準)時，多個資料選擇信號中的一些的邏輯位準保持恆定且使其他資料選擇信號的邏輯位準轉變。
在步驟S620中，第一控制信號產生器12a可基於多個資料選擇信號之間的邏輯操作而產生第一控制信號P1及第二控制信號N1。當並列資料信號具有邏輯高位準時，第一控制信號產生器12a可執行多個資料選擇信號之間的邏輯操作，使得第一控制信號P1具有邏輯低位準。當資料信號具有邏輯低位準時，第一控制信號產生器12a可對多個資料選擇信號執行邏輯操作，使得第二控制信號N1具有邏輯高位準。
在步驟S630中，第一輸出驅動器13可基於第一控制信號P1及第二控制信號N1而驅動輸出節點Nout。詳言之，第一輸出驅動器13可基於具有邏輯低位準的第一控制信號P1而對輸出節點Nout進行預充電，且可基於具有邏輯高位準的第二控制信號N1而對輸出節點Nout進行放電。
根據根據本發明概念的實例實施例的操作選擇電路的方法，由於多個資料選擇信號中的一些並未雙態觸發同時維持並列資料信號的邏輯位準，因此可減少選擇電路的功率消耗。
圖7為用於解釋根據本發明概念的實例實施例的多工器的結構的圖式。圖8A至圖8C為根據本發明概念的實例實施例的圖7的多工器的時序圖式。
參考圖7，多工器100b可包含第一選擇電路10b、第二選擇電路20b、第三選擇電路30b以及第四選擇電路40b。然而，包含於多工器100b中的選擇電路的數目不限於此。在圖7的描述中，第一選擇電路10b的描述亦可應用於第二選擇電路20b、第三選擇電路30b以及第四選擇電路40b。
第一選擇電路10b可包含第一資料多工器11b、第一控制 信號產生器12b以及第一輸出驅動器13。不同於圖4的第一資料多工器11a，第一資料多工器11b可包含反相器101。不同於圖4的第一控制信號產生器12a，第一控制信號產生器12b可不包含第一反相器122及第二反相器124。
第一資料多工器11b可包含反相器101、第一NAND電路111、第二NAND電路112、第一NOR電路113以及第二NOR電路114。
反相器101可接收第一並列資料信號D1且產生第一並列資料信號D1的第一反相資料信號(或第一反相值)D1N。
在第一選擇電路10b中，第一NAND電路111可藉由對第一時脈信號CK1及第一反相資料信號D1N執行NAND操作來產生第一資料選擇信號D1_1。第二NAND電路112可藉由對第四時脈信號CK4及第一反相資料信號D1N執行NAND操作來產生第二資料選擇信號D1_2。第一NOR電路113可藉由對第三時脈信號CK3及第一反相資料信號D1N執行NOR操作來產生第三資料選擇信號D1_3。第二NOR電路114可藉由對第二時脈信號CK2及第一反相資料信號D1N執行NOR操作來產生第四資料選擇信號D1_4。
在實例實施例中，第二選擇電路20b、第三選擇電路30b以及第四選擇電路40b可分別接收第二並列資料信號D2、第三並列資料信號D3以及第四並列資料信號D4。第二選擇電路20b、第三選擇電路30b以及第四選擇電路40b中的每一者可包含與包含於第一選擇電路10b中的彼等電路相同的電路。在包含於第二選擇電路20b中的電路當中，對應於反相器101的電路可接收第 二並列資料信號D2而非第一並列資料信號D1。此外，對應於反相器101的電路可產生第二並列資料信號D2的第二反相資料信號(或第二反相值)D2N。在包含於第三選擇電路30b中的電路當中，對應於反相器101的電路可接收第三並列資料信號D3而非第一並列資料信號D1。此外，對應於反相器101的電路可產生第三並列資料信號D3的第三反相資料信號(或第三反相值)D3N。在包含於第四選擇電路40b中的電路當中，對應於反相器101的電路可接收第四並列資料信號D4而非第一並列資料信號D1。此外，對應於反相器101的電路可產生第四並列資料信號D4的第四反相資料信號(或第四反相值)D4N。
參考圖7及圖8A，當第一時脈信號CK1具有邏輯低位準時，第一資料選擇信號D1_1可經由第一NAND電路111具有邏輯高位準。當第一時脈信號CK1具有邏輯高位準時，第一資料選擇信號D1_1可經由第一NAND電路111具有第一並列資料信號D1的值。當第四時脈信號CK4具有邏輯低位準時，第二資料選擇信號D1_2可經由第二NAND電路112具有邏輯高位準。當第四時脈信號CK4具有邏輯高位準時，第二資料選擇信號D1_2可經由第二NAND電路112具有第一並列資料信號D1的值。當第三時脈信號CK3具有邏輯高位準時，第三資料選擇信號D1_3可經由第一NOR電路113具有邏輯低位準。當第三時脈信號CK3具有邏輯低位準時，第三資料選擇信號D1_3可經由第一NOR電路113具有第一並列資料信號D1的值。當第二時脈信號CK2具有邏輯高位準時，第四資料選擇信號D1_4可經由第二NOR電路114具有邏輯低位準。當第二時脈信號CK2具有邏輯低位準時， 第四資料選擇信號D1_4可經由第二NOR電路114具有第一並列資料信號D1的值。
第一控制信號產生器12b可基於第一資料選擇信號D1_1至第四資料選擇信號D1_4的邏輯操作而產生第一控制信號P1及第二控制信號N1。
第一控制信號產生器12b可包含第三NOR電路121及第三NAND電路123。
第三NOR電路121可藉由對第一資料選擇信號D1_1及第二資料選擇信號D1_2執行NOR操作來產生第二控制信號N1。參考圖8A，第二控制信號N1可基本上維持邏輯低位準，且可回應於第一時脈信號CK1的有源邊緣而具有第一並列資料信號D1的反相值D1N。
第三NAND電路123可藉由對第三資料選擇信號D1_3及第四資料選擇信號D1_4執行NAND操作來產生第一控制信號P1。參考圖8A，第一控制信號P1可基本上維持邏輯高位準，且可回應於第一時脈信號CK1的有源邊緣而具有第一並列資料信號D1的反相值D1N。
參考圖8A，第一控制信號P1的預設邏輯位準為邏輯高位準，且當第一並列資料信號D1具有邏輯高位準時，第一控制信號P1可回應於第一時脈信號CK1而具有邏輯低位準。舉例而言，第一輸出驅動器13可藉由在第一並列資料信號D1具有邏輯高位準時對輸出節點Nout進行預充電而將第一並列資料信號D1包含於串列資料信號D_TX中。另外，第二控制信號N1的預設邏輯位準可為邏輯低位準，且當第一並列資料信號D1具有邏輯低位準 時，第二控制信號N1可回應於第一時脈信號CK1而具有邏輯高位準。舉例而言，第一輸出驅動器13可藉由在第一並列資料信號D1具有邏輯低位準時對輸出節點Nout進行放電而將第一並列資料信號D1包含於串列資料信號D_TX中。
圖8B為用於解釋在第一並列資料信號D1具有邏輯高位準時第一資料選擇信號D1_1至第四資料選擇信號D1_4以及第一控制信號P1及第二控制信號N1的邏輯位準的圖式。
參考圖8B，當第一並列資料信號D1的邏輯位準維持在邏輯高位準處時，第一資料選擇信號D1_1及第二資料選擇信號D1_2的邏輯位準可維持在邏輯高位準處。另一方面，第三資料選擇信號D1_3及第四資料選擇信號D1_4的邏輯位準可轉變。舉例而言，由於第一資料選擇信號D1_1及第二資料選擇信號D1_2並未雙態觸發，因此可減少由第一資料選擇信號D1_1及第二資料選擇信號D1_2消耗的功率。
圖8C為用於解釋在第一並列資料信號D1具有邏輯低位準時第一資料選擇信號D1_1至第四資料選擇信號D1_4以及第一控制信號P1及第二控制信號N1的邏輯位準的視圖。
參考圖8C，當第一並列資料信號D1的邏輯位準維持在邏輯低位準處時，第三資料選擇信號D1_3及第四資料選擇信號D1_4的邏輯位準可維持在邏輯低位準處。另一方面，第一資料選擇信號D1_1及第二資料選擇信號D1_2的邏輯位準可轉變。舉例而言，由於第三資料選擇信號D1_3及第四資料選擇信號D1_4並未雙態觸發，因此可減少由第三資料選擇信號D1_3及第四資料選擇信號D1_4消耗的功率。
圖9為用於解釋根據本發明概念的實例實施例的發射器電路的結構的圖式。
參考圖9，多工器100c可包含第一選擇電路10c、第二選擇電路20c、第三選擇電路30c以及第四選擇電路40c。然而，包含於多工器100c中的選擇電路的數目不限於此。在圖9的描述中，第一選擇電路10c的描述亦可應用於第二選擇電路20c、第三選擇電路30c以及第四選擇電路40c。
第一選擇電路10c可包含第一資料多工器11a、第一控制信號產生器12c以及第一輸出驅動器13。不同於圖4的第一控制信號產生器12a及圖7的第一控制信號產生器12b，第一控制信號產生器12c可包含第四NAND電路125及第四NOR電路126。同時，第三NOR電路121可將第一資料選擇信號D1_1及第二資料選擇信號D1_2上的NOR操作的結果傳輸至第四NAND電路125。此外，第三NAND電路123可將第三資料選擇信號D1_3及第四資料選擇信號D1_4上的NAND操作的結果傳輸至第四NOR電路126。
為了具有邏輯低位準的第一並列資料信號D1作為串列資料信號D_TX輸出，輸出節點Nout必須由第二電晶體M2放電，以使得輸出節點Nout的信號位準可在接通第一電晶體M1時變得不穩定。當包含於根據本發明概念的實例實施例的多工器100c中的第四NAND電路125接收具有邏輯低位準的第一並列資料信號D1時，第四NAND電路125可產生具有邏輯高位準的第一控制信號P1。因此，由於斷開第一電晶體M1，因此可減小輸出節點Nout預充電的可能性且可改良輸出節點Nout的信號穩定性。
為了具有邏輯高位準的第一並列資料信號D1作為串列資料信號D_TX輸出，輸出節點Nout必須由第一電晶體M1預充電，以使得輸出節點Nout的信號位準可在接通第二電晶體M2時變得不穩定。當包含於根據本發明概念的實例實施例的多工器100c中的第四NOR電路126接收具有邏輯高位準的第一並列資料信號D1時，第四NOR電路126可產生具有邏輯低位準的第二控制信號N1。因此，由於斷開第二電晶體M2，因此可減小輸出節點Nout放電的可能性且可改良輸出節點Nout的信號穩定性。
圖10為用於解釋根據本發明概念的實施例的包含多工器的半導體記憶體裝置的視圖。
參考圖10，半導體記憶體裝置1300可包含控制邏輯1310、刷新位址產生器1315、位址緩衝器1320、組控制邏輯1330、列位址多工器1340、行位址鎖存器1350、列解碼器、記憶體單元陣列、感測放大器單元、行解碼器、輸入/輸出閘控電路1390、資料輸入/輸出緩衝器1395以及ECC引擎1400。
記憶體單元陣列可包含第一組陣列1380a、第二組陣列1380b、第三組陣列1380c以及第四組陣列1380d。列解碼器可包含分別連接至第一組陣列1380a、第二組陣列1380b、第三組陣列1380c以及第四組陣列1380d的第一組列解碼器1360a、第二組列解碼器1360b、第三組列解碼器1360c以及第四組列解碼器1360d。行解碼器可包含分別連接至第一組陣列1380a、第二組陣列1380b、第三組陣列1380c以及第四組陣列1380d的第一組行解碼器1370a、第二組行解碼器1370b、第三組行解碼器1370c以及第四組行解碼器1370d。感測放大器單元可包含分別連接至第一組陣列 1380a、第二組陣列1380b、第三組陣列1380c以及第四組陣列1380d的第一組感測放大器1385a、第二組感測放大器1385b、第三組感測放大器1385c以及第四組感測放大器1385d。第一組陣列1380a、第二組陣列1380b、第三組陣列1380c以及第四組陣列1380d、第一組列解碼器1360a、第二組列解碼器1360b、第三組列解碼器1360c以及第四組列解碼器1360d、第一組行解碼器1370a、第二組行解碼器1370b、第三組行解碼器1370c以及第四組行解碼器1370d，以及第一組感測放大器1385a、第二組感測放大器1385b、第三組感測放大器1385c以及第四組感測放大器1385d可分別構成第一組至第四組。圖10繪示包含四個組的半導體記憶體裝置1300的實例，但根據實施例，半導體記憶體裝置1300可包含任何數目個組。
另外，根據實施例，半導體記憶體裝置1300可為動態隨機存取記憶體(dynamic random access memory；DRAM)，諸如雙資料速率同步動態隨機存取記憶體(double data rate synchronous dynamic random access memory；DDR SDRAM)、低功率雙資料速率(low power double data rate；LPDDR)SDRAM、圖形雙資料速率(graphics double data rate；GDDR)SDRAM、蘭巴斯(rambus)動態隨機存取記憶體(rambus dynamic random access memory；RDRAM)，或可為需要刷新操作的任何揮發性記憶體裝置。
控制邏輯1310可控制半導體記憶體裝置1300的操作。舉例而言，控制邏輯1310可產生控制信號CTL，以使得半導體記憶體裝置1300執行寫入操作或讀取操作。控制邏輯1310可包含用於解碼自記憶體控制器接收到的命令CMD的命令解碼器(未繪 示)及用於設定半導體記憶體裝置1300的操作模式的模式暫存器(未繪示)。舉例而言，命令解碼器可藉由解碼寫入啟用信號/WE、列位址選通信號/RAS、行位址選通信號(/CAS)、晶片選擇信號(/CS)以及類似者來產生對應於命令CMD的控制信號。
控制邏輯1310可進一步接收用於以同步方式驅動半導體記憶體裝置1300的時脈信號CLK及時脈啟用信號CKE。控制邏輯1310可回應於刷新命令而控制刷新位址產生器1315以執行自動刷新操作，或可回應於自刷新進入命令而控制刷新位址產生器1315以執行自刷新操作。
刷新位址產生器1315可產生對應於對其執行刷新操作的記憶體單元列的刷新位址REF_ADDR。刷新位址產生器1315可以長於刷新週期的刷新速率產生刷新位址REF_ADDR，所述刷新週期以半導體記憶體裝置1300的標準界定。因此，可減小半導體記憶體裝置1300的刷新電流及刷新功率。
位址緩衝器1320可自記憶體控制器接收包含組位址BANK_ADDR、列位址ROW_ADDR以及行位址COL_ADDR的位址ADDR。此外，位址緩衝器1320可將接收到的組位址BANK_ADDR提供至組控制邏輯1330，將接收到的列位址ROW_ADDR提供至列位址多工器1340，且將接收到的行位址COL_ADDR提供至行位址鎖存器1350。
組控制邏輯1330可回應於組位址BANK_ADDR而產生組控制信號。回應於組控制信號，可激活對應於第一組列解碼器1360a、第二組列解碼器1360b、第三組列解碼器1360c以及第四組列解碼器1360d當中的組位址BANK_ADDR的組列解碼器，且 可激活對應於第一組行解碼器1370a、第二組行解碼器1370b、第三組行解碼器1370c以及第四組行解碼器1370d當中的組位址BANK_ADDR的組行解碼器。
組控制邏輯1330可回應於組位址BANK_ADDR判定組群而產生組群控制信號。回應於組群控制信號，可激活對應於第一組列解碼器1360a、第二組列解碼器1360b、第三組列解碼器1360c以及第四組列解碼器1360d當中的組位址BANK_ADDR的組群的列解碼器，且可激活對應於第一組行解碼器1370a、第二組行解碼器1370b、第三組行解碼器1370c以及第四組行解碼器1370d當中的組位址BANK_ADDR的組群的行解碼器。
列位址多工器1340可自位址緩衝器1320接收列位址ROW_ADDR且自刷新位址產生器1315接收刷新列位址REF_ADDR。列位址多工器1340可回應於自控制邏輯1310產生的第一控制信號CTL1而選擇性地輸出列位址ROW_ADDR或刷新列位址REF_ADDR。自列位址多工器1340輸出的列位址可應用於第一組列解碼器1360a、第二組列解碼器1360b、第三組列解碼器1360c以及第四組列解碼器1360d。
由組控制邏輯1330激活的第一組列解碼器1360a、第二組列解碼器1360b、第三組列解碼器1360c以及第四組列解碼器1360d當中的組列解碼器可解碼自列位址多工器1340輸出的列位址以激活對應於列位址的字元線。舉例而言，經激活組列解碼器可將字元線驅動電壓施加於對應於列位址的字元線。
行位址鎖存器1350可自位址緩衝器1320接收行位址COL_ADDR且暫時儲存接收到的行位址COL_ADDR。行位址鎖存 器1350可在突發模式下逐漸增加接收到的行位址COL_ADDR。行位址鎖存器1350可將暫時儲存或逐漸增加的行位址COL_ADDR分別施加於第一組行解碼器1370a、第二組行解碼器1370b、第三組行解碼器1370c以及第四組行解碼器1370d。
由第一組行解碼器1370a、第二組行解碼器1370b、第三組行解碼器1370c以及第四組行解碼器1370d當中的組控制邏輯1330激活的組行解碼器可經由輸入/輸出閘控電路1390而激活對應於組位址BANK_ADDR及行位址COL_ADDR的感測放大器。
輸入/輸出閘控電路1390可包含：輸入資料遮罩邏輯；讀取資料鎖存器，用於儲存自第一組陣列1380a、第二組陣列1380b、第三組陣列1380c以及第四組陣列1380d輸出的資料；以及寫入驅動器，用於將資料寫入至第一組陣列1380a、第二組陣列1380b、第三組陣列1380c以及第四組陣列1380d；以及電路，用於閘控輸入/輸出資料。
待自第一組陣列1380a、第二組陣列1380b、第三組陣列1380c以及第四組陣列1380d中的一者讀取的資料可由感測放大器來感測放大且儲存於讀取資料鎖存器中。可經由資料輸入/輸出緩衝器1395將儲存於讀取資料鎖存器中的資料DQ提供至記憶體控制器。可將待寫入於第一組陣列1380a、第二組陣列1380b、第三組陣列1380c以及第四組陣列1380d中的一者中的資料DQ自記憶體控制器提供至資料輸入/輸出緩衝器1395。提供至資料輸入/輸出緩衝器1395的資料DQ可經由寫入驅動器寫入至一個組陣列。
輸入/輸出閘控電路1390可包含多工器1391。多工器1391 可為上文分別參考圖1、圖4、圖7以及圖9所描述的多工器100、多工器100a、多工器100b以及多工器100c中的一者。多工器1391可使用上文參考圖1、圖2、圖3A、圖3B、圖4、圖5A至圖5C、圖6、圖7、圖8A至圖8C以及圖9所描述的方法將自第一組陣列1380a、第二組陣列1380b、第三組陣列1380c以及第四組陣列1380d並列讀取的資料轉化成串列資料信號。ECC引擎1400可回應於自控制邏輯1310產生的第二控制信號CTL2而控制。
雖然本發明概念已參考其實施例特定地繪示及描述，但應理解，可在不背離以下申請專利範圍的精神及範疇的情況下，可在其中作出形式及細節上的各種改變。
1:發射器電路
10:第一選擇電路
11:第一資料多工器
12:第一控制信號產生器
13:第一輸出驅動器
20:第二選擇電路
21:第二資料多工器
22:第二控制信號產生器
23:第二輸出驅動器
30:第三選擇電路
31:第三資料多工器
32:第三控制信號產生器
33:第三輸出驅動器
40:第四選擇電路
41:第四資料多工器
42:第四控制信號產生器
43:第四輸出驅動器
100:多工器
200:時脈產生器
CK1:第一時脈信號
CK2:第二時脈信號
CK3:第三時脈信號
CK4:第四時脈信號
D1:第一並列資料信號
D1_1、D2_1、D3_1、D4_1:第一資料選擇信號
D1_2、D2_2、D3_2、D4_2:第二資料選擇信號
D1_3、D2_3、D3_3、D4_3:第三資料選擇信號
D1_4、D2_4、D3_4、D4_4:第四資料選擇信號
D2:第二並列資料信號
D3:第三並列資料信號
D4:第四並列資料信號
D_TX:串列資料信號
N1、N2、N3、N4:第二控制信號
Nout:輸出節點
P1、P2、P3、P4:第一控制信號

Claims (20)

  1. 一種發射器電路，包括：時脈產生器，經組態以基於參考時脈信號而產生彼此具有不同相位的多個時脈信號；以及多個選擇電路，連接至輸出節點，且經組態以：接收多個並列資料信號，以及基於所述多個時脈信號及接收到的所述多個並列資料信號而在所述輸出節點上輸出串列資料信號，其中所述多個選擇電路中的每一者包括：資料多工器，經組態以基於接收到的所述多個並列資料信號中的一者與所述多個時脈信號之間的邏輯操作而產生多個資料選擇信號；控制信號產生器，經組態以基於所述多個資料選擇信號之間的邏輯操作而產生第一控制信號及第二控制信號；以及輸出驅動器，連接至所述輸出節點，且經組態以：基於所述第一控制信號而對所述輸出節點進行預充電，或基於所述第二控制信號而對所述輸出節點進行放電，其中所述多個並列資料信號分別對應於包括所述輸出驅動器的多個輸出驅動器，並且其中所述多個輸出驅動器共同連接至所述輸出節點。
  2. 如請求項1所述的發射器電路，其中所述資料多工器包括：第一NAND電路，經組態以對接收到的所述多個並列資料信號中的一者及所述多個時脈信號當中的第一時脈信號執行NAND 操作；第二NAND電路，經組態以對接收到的所述多個並列資料信號中的一者及所述多個時脈信號當中的第二時脈信號執行NAND操作；第一NOR電路，經組態以對接收到的所述多個並列資料信號中的一者及所述多個時脈信號當中的第三時脈信號執行NOR操作；以及第二NOR電路，經組態以對接收到的所述多個並列資料信號中的一者及所述多個時脈信號當中的第四時脈信號執行NOR操作。
  3. 如請求項2所述的發射器電路，其中所述第二時脈信號與所述第一時脈信號具有2700的相位差，其中所述第三時脈信號與所述第一時脈信號具有1800的相位差，且其中所述第四時脈信號與所述第一時脈信號具有900的相位差。
  4. 如請求項2所述的發射器電路，其中所述控制信號產生器包括：第三NOR電路，經組態以對所述第一NAND電路的輸出及所述第二NAND電路的輸出執行NOR操作；第一反相器，經組態以藉由使所述第三NOR電路的輸出反相來產生所述第一控制信號；第三NAND電路，經組態以對所述第一NOR電路的輸出及所述第二NOR電路的輸出執行NAND操作；以及 第二反相器，經組態以藉由使所述第三NAND電路的輸出反相來產生所述第二控制信號。
  5. 如請求項2所述的發射器電路，其中所述控制信號產生器包括：第三NOR電路，經組態以對所述第一NAND電路的輸出及所述第二NAND電路的輸出執行NOR操作；第三NAND電路，經組態以對所述第一NOR電路的輸出及所述第二NOR電路的輸出執行NAND操作；第四NAND電路，經組態以藉由對所述第三NOR電路的輸出及接收到的所述多個並列資料信號中的一者執行NAND操作來產生所述第一控制信號；以及第四NOR電路，經組態以藉由對所述第三NAND電路的輸出及接收到的所述多個並列資料信號中的一者執行NOR操作來產生所述第二控制信號。
  6. 如請求項4所述的發射器電路，其中所述輸出驅動器包括：P型電晶體，經組態以在所述P型電晶體的閘極端子處接收所述第一控制信號，且具有耦接至電源電壓節點的源極端子及耦接至所述輸出節點的汲極端子；以及N型電晶體，經組態以在所述N型電晶體的閘極端子處接收所述第二控制信號，且具有耦接至接地節點的源極端子及耦接至所述輸出節點的汲極端子。
  7. 如請求項1所述的發射器電路，其中所述資料多工器包括： 反相器，經組態以產生接收到的所述多個並列資料信號中的一者的反相資料信號；第一NAND電路，經組態以對所述反相資料信號及所述多個時脈信號當中的第一時脈信號執行NAND操作；第二NAND電路，經組態以對所述反相資料信號及所述多個時脈信號當中的第二時脈信號執行NAND操作；第一NOR電路，經組態以對所述反相資料信號及所述多個時脈信號當中的第三時脈信號執行NOR操作；以及第二NOR電路，經組態以對所述反相資料信號及所述多個時脈信號當中的第四時脈信號執行NOR操作。
  8. 如請求項7所述的發射器電路，其中所述控制信號產生器包括：第三NOR電路，經組態以藉由對所述第一NAND電路的輸出及所述第二NAND電路的輸出執行NOR操作來產生所述第二控制信號；以及第三NAND電路，經組態以藉由對所述第一NOR電路的輸出及所述第二NOR電路的輸出執行NAND操作來產生所述第一控制信號。
  9. 如請求項1所述的發射器電路，其中當接收到的所述多個並列資料信號中的一者的邏輯位準維持在特定邏輯位準時：所述多個資料選擇信號中的至少兩者維持恆定邏輯位準，且所述多個資料選擇信號中的另外兩者或大於兩者具有至少轉變一次的邏輯位準。
  10. 一種選擇電路，包括：資料多工器，經組態以接收資料信號並基於所述資料信號與多個時脈信號之間的第一邏輯操作而產生多個資料選擇信號；控制信號產生器，經組態以基於所述多個資料選擇信號之間的第二邏輯操作而產生第一控制信號及第二控制信號；以及輸出驅動器，連接至輸出節點，且經組態以藉由基於所述第一控制信號而對所述輸出節點進行預充電或基於所述第二控制信號而對所述輸出節點進行放電來驅動所述輸出節點，其中，無論所述資料信號的邏輯位準如何，當所述多個時脈信號轉變時，使基於所述第一邏輯操作所產生的所述多個資料選擇信號中的一些的邏輯位準轉變且使基於所述第一邏輯操作所產生的所述多個資料選擇信號中的其他資料選擇信號的邏輯位準維持恆定。
  11. 如請求項10所述的選擇電路，其中所述資料多工器包括：第一NAND電路，經組態以對所述資料信號及所述多個時脈信號當中的第一時脈信號執行NAND操作；第二NAND電路，經組態以對所述資料信號及所述多個時脈信號當中的第二時脈信號執行NAND操作；第一NOR電路，經組態以對所述資料信號及所述多個時脈信號當中的第三時脈信號執行NOR操作；以及第二NOR電路，經組態以對所述資料信號及所述多個時脈信號當中的第四時脈信號執行NOR操作。
  12. 如請求項11所述的選擇電路，其中所述控制信號產 生器包括：第三NOR電路，經組態以對所述第一NAND電路的輸出及所述第二NAND電路的輸出執行NOR操作；第三NAND電路，經組態以對所述第一NOR電路的輸出及所述第二NOR電路的輸出執行NAND操作；第四NAND電路，經組態以藉由對所述第三NOR電路的輸出及所述資料信號執行NAND操作來產生所述第一控制信號；以及第四NOR電路，經組態以藉由對所述第三NAND電路的輸出及所述資料信號執行NOR操作來產生所述第二控制信號。
  13. 如請求項11所述的選擇電路，其中所述控制信號產生器包括：第三NOR電路，經組態以對所述第一NAND電路的輸出及所述第二NAND電路的輸出執行NOR操作；第一反相器，經組態以藉由使所述第三NOR電路的輸出反相來產生所述第一控制信號；第三NAND電路，經組態以對所述第一NOR電路的輸出及所述第二NOR電路的輸出執行NAND操作；以及第二反相器，經組態以藉由使所述第三NAND電路的輸出反相來產生所述第二控制信號。
  14. 如請求項13所述的選擇電路，其中所述輸出驅動器包括：P型電晶體，經組態以在所述P型電晶體的閘極端子處接收所述第一控制信號，且具有耦接至電源電壓節點的源極端子及耦 接至所述輸出節點的汲極端子；以及N型電晶體，經組態以在所述N型電晶體的閘極端子處接收所述第二控制信號，且具有耦接至接地節點的源極端子及耦接至所述輸出節點的汲極端子。
  15. 如請求項10所述的選擇電路，其中所述資料多工器包括：反相器，經組態以接收所述資料信號且產生所述資料信號的反相資料信號；第一NAND電路，經組態以對所述反相資料信號及所述多個時脈信號當中的第一時脈信號執行NAND操作；第二NAND電路，經組態以對所述反相資料信號及所述多個時脈信號當中的第二時脈信號執行NAND操作；第一NOR電路，經組態以對所述反相資料信號及所述多個時脈信號當中的第三時脈信號執行NOR操作；以及第二NOR電路，經組態以對所述反相資料信號及所述多個時脈信號當中的第四時脈信號執行NOR操作，且其中所述控制信號產生器包括：第三NOR電路，經組態以藉由對所述第一NAND電路的輸出及所述第二NAND電路的輸出執行NOR操作來產生所述第二控制信號；以及第三NAND電路，經組態以藉由對所述第一NOR電路的輸出及所述第二NOR電路的輸出執行NAND操作來產生所述第一控制信號。
  16. 一種操作選擇電路的方法，所述選擇電路用於將接 收到的資料信號選擇性地輸出至輸出節點，所述方法包括：接收資料信號；基於所述資料信號與多個時脈信號之間的第一邏輯操作而產生多個資料選擇信號；基於所述多個資料選擇信號之間的第二邏輯操作而產生第一控制信號及第二控制信號；以及藉由基於所述第一控制信號而對所述輸出節點進行預充電或基於所述第二控制信號而對所述輸出節點進行放電來驅動所述輸出節點，其中，無論所述資料信號的邏輯位準如何，當所述多個時脈信號轉變時，所述多個資料選擇信號的所述產生包括：使基於所述第一邏輯操作所產生的所述多個資料選擇信號中的一些的邏輯位轉變；以及使基於所述第一邏輯操作所產生的所述多個資料選擇信號中的其他資料選擇信號的邏輯位準維持恆定。
  17. 如請求項16所述的方法，其中所述多個資料選擇信號的所述產生包括：對所述資料信號及所述多個時脈信號當中的第一時脈信號執行第一NAND操作；對所述資料信號及所述多個時脈信號當中的第二時脈信號執行第二NAND操作；對所述資料信號及所述多個時脈信號當中的第三時脈信號執行第一NOR操作；以及對所述資料信號及所述多個時脈信號當中的第四時脈信號執 行第二NOR操作。
  18. 如請求項17所述的方法，其中所述第一控制信號及所述第二控制信號的所述產生包括：對所述第一NAND操作的結果及所述第二NAND操作的結果執行第三NOR操作；對所述第一NOR操作的結果及所述第二NOR操作的結果執行第三NAND操作；藉由對所述第三NOR操作的結果及所述資料信號執行第四NAND操作來產生所述第一控制信號；以及藉由對所述第三NAND操作的結果及所述資料信號執行第四NOR操作來產生所述第二控制信號。
  19. 如請求項17所述的方法，其中所述第一控制信號及所述第二控制信號的所述產生包括：對所述第一NAND操作的結果及所述第二NAND操作的結果執行第三NOR操作；藉由使所述第三NOR操作的結果反相來產生所述第一控制信號；對所述第一NOR操作的結果及所述第二NOR操作的結果執行第三NAND操作；以及藉由使所述第三NAND操作的結果反相來產生所述第二控制信號。
  20. 如請求項16所述的方法，其中所述多個資料選擇信號的所述產生包括：藉由使所述資料信號反相來產生反相資料信號； 對所述反相資料信號及所述多個時脈信號當中的第一時脈信號執行第一NAND操作；對所述反相資料信號及所述多個時脈信號當中的第二時脈信號執行第二NAND操作；對所述反相資料信號及所述多個時脈信號當中的第三時脈信號執行第一NOR操作；以及對所述反相資料信號及所述多個時脈信號當中的第四時脈信號執行第二NOR操作，且其中所述第一控制信號及所述第二控制信號的所述產生包括：藉由對所述第一NAND操作的結果及所述第二NAND操作的結果執行第三NOR操作來產生所述第二控制信號；以及藉由對所述第一NOR操作的結果及所述第二NOR操作的結果執行第三NAND操作來產生所述第二控制信號。
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