JP2000077970A - 電子部品及びその製造方法 - Google Patents

電子部品及びその製造方法

Info

Publication number
JP2000077970A
JP2000077970A JP10248258A JP24825898A JP2000077970A JP 2000077970 A JP2000077970 A JP 2000077970A JP 10248258 A JP10248258 A JP 10248258A JP 24825898 A JP24825898 A JP 24825898A JP 2000077970 A JP2000077970 A JP 2000077970A
Authority
JP
Japan
Prior art keywords
substrate
acoustic wave
surface acoustic
electrode
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10248258A
Other languages
English (en)
Other versions
JP3303791B2 (ja
Inventor
Yoshitsugu Hori
良嗣 堀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP24825898A priority Critical patent/JP3303791B2/ja
Priority to US09/387,984 priority patent/US6498422B1/en
Priority to DE19941872A priority patent/DE19941872B4/de
Publication of JP2000077970A publication Critical patent/JP2000077970A/ja
Priority to US10/170,680 priority patent/US6643920B2/en
Application granted granted Critical
Publication of JP3303791B2 publication Critical patent/JP3303791B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/08—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of resonators or networks using surface acoustic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/125—Driving means, e.g. electrodes, coils
    • H03H9/145—Driving means, e.g. electrodes, coils for networks using surface acoustic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion

Landscapes

  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Abstract

(57)【要約】 【課題】 簡単な構造によって小形の封止型電子部品を
製作すると共に当該電子部品の電気的特性を良好にす
る。また、不良品を発生させないように歩留りよく電子
部品を製造する。 【解決手段】 弾性表面波素子５２の表面には、すだれ
状電極５５の入出力電極５６と素子側シールリング５７
を設ける。マウント基板５３の上面には、内側取り出し
電極５８と基板側シールリング６１を設け、内側取り出
し電極５８の上に突起電極６２を設け、基板側シールリ
ングの上にはんだ等の封止材６３を設ける。接合前に
は、突起電極６２の高さは封止材６３よりも高くなって
いる。しかして、弾性表面波素子５２を上下反転してマ
ウント基板５３の上におき、突起電極６２を入出力電極
５６に接触させる。ついで、突起電極６２を加熱加圧し
て入出力電極５６に接合させると同時に、封止材６３を
素子側シールリング５７に接合させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電子部品及びその製
造方法に関する。特に、本発明は、弾性表面波装置（Ｓ
ＡＷデバイス）や高周波デバイス、あるいはそれらを実
装するモジュールやサブモジュール等の電子部品とその
製造方法に関するものである。
【０００２】
【従来の技術】（第１の従来例）従来の弾性表面波装置
１の構造を図１に示す。この弾性表面波装置１にあって
は、窪みを形成されたキャビティ構造のセラミックパッ
ケージ２内に弾性表面波素子（チップ）３を納めてダイ
ボンドし、さらにワイヤ４によってセラミックパッケー
ジ２に設けた電極部５に弾性表面波素子３をワイヤボン
ディングした後、セラミックパッケージ２の天面を板状
のキャップ６で覆い、キャップ６の外周部をコバール
（ＫＯＶＡＲ）リング７を介してセラミックパッケージ
２の上面に溶接することにより、弾性表面波素子３を気
密封止している。
【０００３】このような弾性表面波装置１では、弾性表
面波素子３の電極材料として水分に弱いＡｌ等の電極材
料が用いられるので、弾性表面波素子３を気密封止する
ことにより、電極の腐食を防止している。また、弾性表
面波素子３とキャップ６との間に空間を形成することに
より、弾性表面波素子３の弾性振動を妨げないようにし
ている。
【０００４】しかしながら、このような弾性表面波装置
１では、窪みを有するキャビティ構造のセラミックパッ
ケージ２を必要とするので、コストが高くついていた。
また、弾性表面波素子３のサイズに対してセラミックパ
ッケージ２の容積分だけ実装面積や高さ（厚み）が増す
ことになり、弾性表面波装置１等の高密度実装化や、こ
の弾性表面波装置１が組み込まれる機器を小形化する障
害となっていた。さらに、セラミックパッケージ２を用
いているので、セラミックパッケージ２そのものの製造
工程やコバールリング７の製造工程に加え、セラミック
パッケージ２とコバールリング７の接合工程、弾性表面
波素子３のダイボンディング、コバールリング７とキャ
ップ６の溶接工程などが必要となり、製造工程が複雑で
高価なものとなっていた。
【０００５】（第２の従来例）従来の別な構造の弾性表
面波装置１１の構造を図２に示す。この弾性表面波装置
１１では、配線基板１２上に弾性表面波素子（ベアチッ
プ）１３をフェースダウンでフリップチップ実装し、弾
性表面波素子１３の表面に設けたバンプ１４を配線基板
１２上に設けた基板電極１５に接合している。弾性表面
波素子１３と配線基板１２の間の空間１６は、バンプ１
４と基板電極１５の腐食防止や熱応力差による接合部の
破壊を防ぐために、封止樹脂１８によって気密的に封止
されている。また、配線基板１２の上面に設けた樹脂流
れ防止膜１９によって硬化前における封止樹脂１８の樹
脂流れを防止している。
【０００６】しかしながら、このような弾性表面波装置
１１では、配線基板１２と弾性表面波素子１３の間に充
填される封止樹脂１８の比誘電率が３〜４程度あるた
め、その誘電特性により弾性表面波装置１１の通過損失
や反射特性等に少なからず影響が見られた。また、封止
樹脂１８を配線基板１２と弾性表面波素子１３の間に充
填するのに時間が掛かるため、製造工程を合理化する上
での障害となっていた。また、弾性表面波素子１３の表
面を樹脂封止してしまうと、その機械的な弾性振動が抑
制され、弾性表面波装置１１の特性が悪くなる問題があ
った。
【０００７】（第３の従来例）そこで、弾性表面波素子
の弾性振動を阻害したり、通過損失等を悪くする封止樹
脂を用いることなく、しかも小形化することができるも
のとして、キャビティ構造のセラミックパッケージとバ
ンプ接続を用いた弾性表面波装置２１が用いられてい
る。このような弾性表面波装置２１を図３に示す。この
弾性表面波装置２１にあっては、図１で説明したような
セラミックパッケージ２２内に弾性表面波素子２３をフ
ェースダウンで納め、弾性表面波素子２３の上面に設け
られたバンプ２７を電極部２４に接合し、セラミックパ
ッケージ２２の上にコバールリング２５を介してキャッ
プ２６の外周下面を接合している。
【０００８】このような構造の弾性表面波装置２１で
は、弾性表面波素子２３の表面を樹脂封止しないので、
弾性表面波素子２３の表面振動が阻害される恐れがな
く、また封止樹脂によって弾性表面波装置２１の通過特
性や反射特性等を悪くすることもない。さらに、セラミ
ックパッケージ２２を用いているものの、バンプ接合す
ることによってワイヤをボンディングするためのスペー
スを不要にしてセラミックパッケージ２２の小形化を図
っている。
【０００９】しかしながら、このような弾性表面波装置
２１では、バンプ接合によってセラミックパッケージ２
２と弾性表面波素子２３を一体化しているものの、セラ
ミックパッケージ２２を用いる点では第１の従来例と変
りなく、第１の従来例と比較して格段に弾性表面波装置
２１を小型化できるものではなかった。
【００１０】（第４の従来例）そこで、セラミックパッ
ケージを用いることなく、しかも封止樹脂によって弾性
表面波素子表面の弾性振動を阻害したりすることがな
く、従って小形化が可能で、かつ信頼性の高い弾性表面
波装置３１として、図４に示すような構造のものが提案
されている（特開平９−１６２６９０号公報）。この弾
性表面波装置３１にあっては、弾性表面波素子３２の表
面にすだれ状電極（図示せず）と入出力電極３３が設け
られており、入出力電極３３の上にバンプ３４が形成さ
れている。また、その周囲には素子側シールリング３５
を周設している。そして、この弾性表面波素子３２をフ
ェースダウンにしてマウント基板３６上に置き、マウン
ト基板３６に設けた取り出し電極３７にバンプ３４を接
続すると共に素子側シールリング３５をマウント基板３
６の基板側シールリング３８に接合している。弾性表面
波素子３２の表面とマウント基板３６との間の空間３９
は、素子側シールリング３５と基板側シールリング３８
の接合によって封止しており、さらに弾性表面波素子３
２の裏面側から封止樹脂４０を塗布して封止樹脂４０内
に弾性表面波素子３２を封入し、封止樹脂４０によって
弾性表面波素子３２とマウント基板３６との間の空間３
９を封止している。
【００１１】この弾性表面波装置３１では、弾性表面波
素子３２の全体に液状の封止樹脂４０を塗布し硬化させ
ることにより弾性表面波素子３２を封止している。この
ような封止樹脂４０としては、従来のモールド樹脂に揮
発性溶剤を加えたものが用いられており（上記公開公報
に開示されている実施例では、住友べークライト製のＣ
ＲＰシリーズが用いられている）、このような封止樹脂
４０は絶縁性である。ところが、弾性表面波装置は、一
般に、高周波になるほど電磁放射に対する対策が必要に
なり、この弾性表面波装置３１のように絶縁性の封止樹
脂で覆われていると、１００ＭＨｚ以上の高周波で用い
たときに電磁輻射の影響を受けて誤動作する恐れが強
い。
【００１２】また、この弾性表面波装置３１では、表面
が封止樹脂で覆われていて湾曲しているので、チップマ
ウンタで弾性表面波装置３１を自動挿入する際、チップ
マウンタによる吸引状態が安定でなく、実装不良が多発
する恐れがあった。
【００１３】また、このような弾性表面波装置３１で
は、素子側及び基板側シールリング３５、３８の材料と
してＡｕを用い、素子側シールリング３５と基板側シー
ルリング３８を仮圧着した後、両者をリフローさせて接
合一体化している。ところが、Ａｕからなる素子側シー
ルリング３５と基板側シールリング３８を仮圧着させる
ためには、およそ２５０〜４００℃で加熱する必要があ
る。このとき、弾性表面波素子３２に焦電性の強い材料
（ＬｉＴａＯ3やＬｉＮｂＯ3）を使っている場合には、
この加熱により弾性表面波素子３２に焦電破壊を生じる
恐れが高かった。そして、焦電破壊を生じると弾性表面
波素子３２としての特性に悪影響を与える問題があっ
た。
【００１４】さらに、弾性表面波素子３２とマウント基
板３６の間の気密性を確保するため、基板側シールリン
グ３８と素子側シールリング３５とを仮圧着させた後リ
フローさせているが、Ａｕの融点は約１０００℃である
ため、リフロー加熱する際には、基板側シールリング３
８及び素子側シールリング３５を約１０００℃以上に昇
温させなければならない。弾性表面波装置３１では、一
般に配線材料としてＡｌが使用されており、その融点は
約６６０℃であるため、リフロー加熱の熱でＡｌ配線が
溶けてしまう。こうしてＡｌ配線が切断すると、期待さ
れる電気特性が全く得られず、弾性表面波装置３１は不
良品となる。
【００１５】
【発明が解決しようとする課題】本発明は上述の技術的
問題点を解決するためになされたものであり、その目的
とするところは、簡単な構造によって小形の封止型電子
部品を製作すると共に当該電子部品の電気的特性を良好
にすることにある。また、不良品を発生させないように
歩留りよく電子部品を製造することができる電子部品の
製造方法を提供することにある。
【００１６】
【発明の開示】請求項１に記載した電子部品は、回路素
子の回路を形成された面と基板とを対向させ、回路素子
に形成された回路と基板の電極とを突起電極によって接
合し、回路素子の回路形成面と基板との間の空間の周囲
において回路素子と基板を封止材によって接合し、回路
素子、基板及び封止材によって回路素子の回路形成面と
基板の間の空間を気密的に封止したことを特徴としてい
る。
【００１７】この電子部品にあっては、回路素子と基板
をパッケージとして用い、突起電極によって回路素子と
基板との間に空間を形成し、回路素子、基板及び周囲の
封止材によって回路素子と基板の間の空間を封止してい
る。従って、セラミックパッケージが不要で、電子部品
を小形化し、低コスト化することができる。さらに、回
路素子の上を封止樹脂によって覆っていないので、表面
を平滑にすることができ、チップマウンタ等の自動実装
機で電子部品を実装する場合にも実装ミスが生じにく
い。
【００１８】また、請求項２に記載しているように、封
止材としてはんだ等のろう材や接着剤を用いれば、比較
的低温で回路素子と基板を接合させることができるの
で、回路素子が熱によって破損される恐れがなく、製造
時の不良品発生率を低減することができる。また、封止
材としてはんだ等のろう材や接着材を用いれば、回路素
子の上を封止樹脂で覆っていなくても、確実に回路素子
と基板の間の空間を気密的に封止することができる。
【００１９】さらに、請求項３に記載の実施態様は、請
求項１又は２に記載した電子部品において、前記回路素
子の寸法と前記基板の寸法とがほぼ同じであることを特
徴としている。
【００２０】このような構造の電子部品によれば、基板
サイズを最小にして電子部品を小形化することができ、
微小サイズの電子部品を形成することができる。
【００２１】さらに、請求項４に記載の実施態様は、請
求項１、２又は３に記載した電子部品において、前期突
起電極がＡｕを主成分としていることを特徴としてい
る。
【００２２】Ａｕを主成分とする突起電極を用いれば、
接合を容易に行なえると共に接合部の抵抗を小さくでき
る。
【００２３】請求項５に記載した電子部品の製造方法
は、回路素子に形成された回路と基板に設けられた電極
のうちいずれか一方に突起電極を設け、回路素子に形成
された回路の周囲を囲むようにして回路素子の回路を形
成された面と基板のうちいずれか一方に前記突起電極よ
りも低い封止材を周設し、回路素子の回路を形成された
面を基板に対向させて回路素子の回路と基板の電極を突
起電極を介して接触させることにより、基板の電極を介
して回路素子の回路を接地させ、突起電極に圧力を加え
て突起電極により回路素子の回路と基板の電極を接続す
ると共に封止材によって回路素子と基板の間の空間の周
囲を気密的に封止することを特徴としている。
【００２４】このようにして電子部品を製造すれば、突
起電極を介して回路素子の回路と基板の回路を接触させ
ることによって回路素子の回路を接地しているので、回
路素子と基板を接合させる際に回路素子に発生した焦電
荷を突起電極を介して基板側からグランドへ逃がすこと
ができ、回路素子の焦電破壊を防止することができる。
【００２５】また、突起電極と封止材を同時に溶着させ
て回路素子と基板を接合しているので、電子部品の製造
工程を簡略化でき、製造効率を向上させることができ
る。
【００２６】請求項６に記載の実施態様にあっては、請
求項５に記載した電子部品の製造方法において、複数個
分のサイズを有する基板に複数個の回路素子を接合一体
化させた後、複数個の回路素子を実装された基板を１個
ずつの電子部品に分離することを特徴としている。
【００２７】この実施態様にあっては、複数個の電子部
品を一度に製造することができるので、電子部品の製造
効率を向上させることができる。
【００２８】
【発明の実施の形態】（第１の実施形態）図５（ａ）
（ｂ）は本発明の一実施形態による弾性表面波装置５１
の構造を示す断面図である。５２は弾性表面波素子であ
って、マウント基板５３上にフェースダウンで実装され
ている。弾性表面波素子５２は、水晶やＬｉＴａＯ3、
ＬｉＮｂＯ3等からなる圧電基板５４の表面にＡｌ等か
らなる２組のすだれ状電極（ＩＤＴ電極）５５が形成さ
れ、各すだれ状電極５５には入出力電極５６が設けられ
ている。また、圧電基板５４の表面の外周縁には、全周
にわたって素子側シールリング５７が設けられている。
【００２９】マウント基板５３は、弾性表面波素子５２
とほぼ等しい縦横寸法を有している。マウント基板５３
の上面及び下面には、互いに対向するようにして内側取
り出し電極５８と外部電極５９が設けられており、両電
極５８、５９はマウント基板５３を表裏に貫通するよう
に設けられたスルーホール６０によって導通させられて
いる。さらに、マウント基板５３の上面外周部には、基
板側シールリング６１が全周にわたって設けられてい
る。
【００３０】しかして、弾性表面波素子５２は、フェー
スダウンでマウント基板５３上に置かれ、入出力電極５
６をＡｕバンプのようなＡｕを主成分とする突起電極６
２によりマウント基板５３の内側取り出し電極５８に接
合されている。また、素子側シールリング５７と基板側
シールリング６１とは、封止材６３によって接合されて
おり、素子側シールリング５７と基板側シールリング６
１を封止材６３で接合することにより弾性表面波素子５
２の内面（すだれ状電極５５が設けられている面）とマ
ウント基板５３との間の空間６４を気密的に封止してい
る。ここで、封止材６３としては、ＳｎまたはＰｂ等を
主成分とするろう材が用いられており、例えばＳｎ系は
んだ、Ｐｂ系はんだ、各種Ｐｂフリーのはんだ等を使用
することができる。
【００３１】このような構造の弾性表面波装置５１によ
れば、第１の従来例や第３の従来例のようにセラミック
パッケージを用いておらず、弾性表面波素子５２とマウ
ント基板５３自体によって封止構造を形成しているの
で、弾性表面波装置５１の小形化、低背化を図ることが
できる。また、高価なセラミックパッケージを用いない
ので、コストも安価にすることができる。また、弾性表
面波素子５２とマウント基板５３を接続するのに突起電
極６２を用いているので、突起電極６２の高さによって
弾性表面波素子５２とマウント基板５３の間に弾性表面
波素子５２の弾性振動を抑制しないように空間６４を確
保することができる。さらに、ボンディング用のワイヤ
を用いないので、ワイヤを配線するための空間が必要な
く、一層弾性表面波装置５１を小形化することができ
る。
【００３２】また、本発明の弾性表面波装置５１にあっ
ては、弾性表面波素子５２とマウント基板５３と封止材
６３のみによってすだれ状電極５５の納められている空
間６４を封止しているので、第２の従来例や第４の従来
例のように封止樹脂が必要なく、弾性表面波装置５１の
特性を劣化させることがない。さらに、封止樹脂を用い
ていないから、弾性表面波装置５１の上面を平滑にする
ことができ、チップマウンタ等による部品実装も容易に
行なうことができる。
【００３３】さらに、この弾性表面波装置５１では、表
面を封止樹脂によって覆われておらず、表面が平坦にな
っているので、チップマウンタ等によって容易に吸着す
ることができ、確実に部品実装を行なえる。
【００３４】次に、上記弾性表面波装置５１の製造方法
を図６及び図７により説明する。図６（ａ）に示すよう
に、圧着ステージ６５は接地してグランド電位に保持さ
れており、圧着ステージ６５上には、弾性表面波素子５
２の複数枚分の寸法（面積）を有するマウント基板５３
（集合基板）が載置され、所定位置に位置決めされてい
る。このマウント基板５３には複数本のスルーホール６
０が表裏に貫通し、スルーホール６０の上端はマウント
基板５３の上面に形成された内側取り出し電極５８に導
通し、スルーホール６０の下端はマウント基板５３の下
面に形成された外部電極５９に導通しており、各内側取
り出し電極５８と各外部電極５９がスルーホール６０を
介して１対１に導通している。各内側取り出し電極５８
の上面には、Ａｕからなる突起電極６２がワイヤーボン
ディング技術（Ａｕワイヤーの融着させる方法）によっ
て設けられている。また、マウント基板５３の上面の、
弾性表面波装置５１の１個に相当する領域の外縁全周に
は、はんだ濡れ性の良好な金属材料からなる基板側シー
ルリング６１が設けられている。はんだ濡れ性の良好な
金属材料としては、Ｎｉ層の上にＡｕ層を積層した２層
構造のものなどを用いることができる。この基板側シー
ルリング６１の上面全周には、はんだ等のろう材からな
る封止材６３が盛られている。この封止材６３は、例え
ば印刷法によって基板側シールリング６１上にろう材ぺ
一ストを供給し、ろう材ペーストのみの状態でリフロー
ソルダリングした後で洗浄し、フラックス残渣を取り除
いて形成される。接合前のマウント基板５３では、各突
起電極６２の高さを封止材６３の高さに比べて高くして
いる。
【００３５】一方、圧着ステージ６５の上方に位置する
熱圧着ツール６６の下面には、表面にすだれ状電極５５
や入出力電極５６等を形成された複数枚の弾性表面波素
子５２が、表面を下にして位置決め状態で吸着されてい
る。
【００３６】こうして圧着ステージ６５上に位置決めさ
れたマウント基板５３と、熱圧着ツール６６の下面に保
持された弾性表面波素子５２とは、互いに対向するよう
に配置され、位置合わせした後、図６（ｂ）のように互
いに重ね合わされる。このとき、突起電極６２の高さが
封止材６３の高さよりも高くなっているので、熱圧着ツ
ール６６を下降させると、まず図６（ｂ）のように突起
電極６２が弾性表面波素子５２の入出力電極５６に当た
る。この状態で熱圧着ツール６６を２５０℃〜４００℃
に加熱し、さらに圧力を加えて熱圧着ツール６６を下降
させると、熱圧着ツール６６の熱及び圧力で、突起電極
６２が押し潰され、それによって図６（ｃ）に示すよう
にマウント基板５３の封止材６３が弾性表面波素子５２
の素子側シールリング５７に接触する。このとき、熱圧
着ツール６６によって、はんだ等のろう材からなる封止
材６３が融ける程度の熱と圧力を弾性表面波素子５２と
マウント基板５３に加え、溶融した封止材６３の表面の
酸化膜をその圧力で破り、各弾性表面波素子５２の素子
側シールリング５７と接合させる。同時に、マウント基
板５３の突起電極６２と弾性表面波素子５２の入出力電
極５６も、熱圧着ツール６６の熱によって拡散接合され
る。このように封止材６３の接合と突起電極６２の接合
を同時に行なうことができるので、工程数を短縮して簡
略化することができる。
【００３７】第４の従来例では、基板側シールリングと
素子側シールリングを約１０００℃でリフローさせる必
要があったが、本発明の場合には、はんだ等からなる封
止材６３を用いているので、２５０℃〜４００℃の加熱
で弾性表面波素子５２とマウント基板５３を接合させて
空間６４を封止することができ、断線等による不良品の
発生を防止することができる。
【００３８】上記のように、接合前において、突起電極
６２の高さを封止材６３の高さよりも高くしているの
で、弾性表面波素子５２とマウント基板５３とを接合す
る際、封止材６３で弾性表面波素子５２とマウント基板
５３とを接合する前に、確実に突起電極６２を押し潰し
て弾性表面波素子５２の入出力電極５６に接合させるこ
とができる。
【００３９】ところで、弾性表面波素子５２は、前記の
ように焦電性を有しているので、温度変化があると表面
に電荷（焦電荷）が蓄積する。これが原因となり、すだ
れ状電極５５間で放電を生じ、すだれ状電極５５が局所
的に溶解し、特性不良の原因となることがある。この現
象は焦電破壊と呼ばれ、焦電破壊が生じ易い材料として
は、ＬｉＴａＯ3やＬｉＮｂＯ3などが知られている。焦
電破壊は、弾性表面波素子５２から電荷が迅速に逃げる
ようにしてやれば、防ぐことができる。この弾性表面波
装置５１では、突起電極６２の高さを封止材６３よりも
高く形成しておき、弾性表面波素子５２とマウント基板
５３を一体化する時にまず突起電極６２が入出力電極５
６と当接し、突起電極６２を介して弾性表面波素子５２
の電荷がマウント基板５３へ逃げる。金属製の圧着ステ
ージ６５はグランドに接地されており、圧着ステージ６
５上に載置されたマウント基板５３は、外部電極５９が
圧着ステージ６５に電気的に接触しているので、マウン
ト基板５３の突起電極６２も内側取り出し電極５８、ス
ルーホール６０、外部電極５９及び圧着ステージ６５を
介して接地状態にある。このため、マウント基板５３に
逃げた電荷は、圧着ステージ６５を通ってグランドへ逃
がされる。そして、突起電極６２が弾性表面波素子５２
に当接してから接合のために温度を上げると、弾性表面
波素子５２に生じた電荷は、突起電極６２、マウント基
板５３及び圧着ステージ６５を介してグランドへ逃げる
ので、焦電性の高い圧電基板材料を用いている場合で
も、焦電破壊を生じさせることなく、弾性表面波素子５
２とマウント基板５３とを接合させることができる。
【００４０】なお、図６（ａ）（ｂ）では、マウント基
板５３に突起電極６２を設けているが、弾性表面波素子
５２に突起電極６２を設けてあっても差し支えない。た
だし、弾性表面波素子５２に突起電極６２を設けると、
ワイヤーバンピングなどの手法を用いる場合には、突起
電極形成時にウエハを加熱することになるので、焦電破
壊を生じる恐れがある。このため、マウント基板５３に
突起電極６２を設ける方が歩留まりよく、弾性表面波装
置５１を製造できる。
【００４１】こうして弾性表面波素子５２とマウント基
板５３とを接合し終えると、図７（ｄ）に示すように、
熱圧着ツール６６を圧着ステージ６５上から退避させ、
接合された弾性表面波装置５１を冷却させ、また冷却時
に発生する帯電電荷を圧着ステージ６５からグランドへ
逃がす。弾性表面波装置５１が冷却したら、図７（ｅ）
に示すように、ダイシングによってマウント基板５３
（集合基板）を１個１個の弾性表面波装置５１に切り離
し、図５に示したような弾性表面波装置５１を同時に複
数個製造する。弾性表面波装置５１は１個ずつ製造して
もよいが、この実施形態のように複数の弾性表面波装置
５１を同時に製造して分割することにより、効率よく弾
性表面波装置５１を製造することができる。
【００４２】（第２の実施形態）図８（ａ）（ｂ）
（ｃ）は本発明の別な実施形態による弾性表面波装置７
１の構造及びその製造方法を説明する図である。この実
施形態にあっては、プリント配線基板やセラミック基板
等からなるマウント基板５３は弾性表面波素子５２より
も大きな面積を有しており、マウント基板５３の上面の
素子実装領域には基板側シールリング６１と内側取り出
し電極５８が設けられており、基板側シールリング６１
上にははんだ等のろう材からなる封止材６３が盛られて
おり、図８には示されていないが圧着ステージと電気的
に導通するように設けられた外部電極５９に内側取り出
し電極５８が導通している。また、マウント基板５３の
素子実装領域以外の領域には、配線パターン７２が形成
されており、その上には所要の表面実装部品７３がはん
だ付け等により実装されている。
【００４３】一方、弾性表面波素子５２の表面には、す
だれ状電極５５の入出力電極５６と素子側シールリング
５７が形成されており、入出力電極５６には突起電極６
２が設けられている。この実施形態でも、突起電極６２
の高さは、封止材６３の高さよりも高くなっている。
【００４４】図８（ａ）に示すように、第１の実施形態
の場合と同様にして、接地された圧着ステージ６５の上
に上記マウント基板５３を載置し、弾性表面波素子５２
をフェースダウンにして熱圧着ツール６６の下面に吸着
させる。ついで、図８（ｂ）に示すように、弾性表面波
素子５２をマウント基板５３の上に実装し、突起電極６
２をマウント基板５３の内側取り出し電極５８に接触さ
せる。この状態では、突起電極６２は圧着ステージ６５
等を介して接地されており、弾性表面波素子５２で生じ
た電荷はグランドへ逃がされる。このとき、封止材６３
は素子側シールリング５７から離間している。
【００４５】こうして突起電極６２を内側取り出し電極
５８に接触させ、熱圧着ツール６６と圧着ステージ６５
で弾性表面波素子５２とマウント基板５３を圧着させな
がら加熱し、図８（ｃ）のように、突起電極６２を内側
取り出し電極５８に接合させ、さらに封止材６３を溶融
させてを素子側シールリング５７に溶接させる。
【００４６】この実施形態でも、セラミックパッケージ
等のケースが必要ないので、弾性表面波装置の小形化や
低背化を図れ、コストも安価にすることができる。しか
も、はんだ等の封止材で弾性表面波素子とマウント基板
の間の空間の周囲を封止することにより、弾性表面波素
子５２の気密性を確保することもできる。さらに、マウ
ント基板５３上に他の部品も実装することができるの
で、部品の実装密度を高くすることができ、各種回路の
集積度を高めることができる。
【００４７】（第３の実施形態）図９は本発明のさらに
別な実施形態による弾性表面波装置７６の構造を示す断
面図である。この弾性表面波装置７６にあっては、マウ
ント基板５３の外面を覆うように導電性被膜７７を形成
し、弾性表面波素子５２及び封止材６３の外面を覆うよ
うに導電性被膜７８を形成し、両導電性被膜７７、７８
を互いに導通させてある。この導電性被膜７７、７８
は、グランド用の外部電極５９と導通しているが、それ
以外の外部電極５９からは絶縁している。
【００４８】この実施形態によれば、絶縁性のマウント
基板５３を用いた場合でも、弾性表面波装置７６に電磁
放射ノイズ対策（シールド）を施すことができる。な
お、導電性皮膜７７、７８は、導電性粒子を分散した樹
脂シート、金属シートの成形品、導電性粒子を分散配合
した樹脂成形品などで形成することができる。
【００４９】（第４の実施形態）図１０は本発明のさら
に別な実施形態による弾性表面波装置８１の構造を示す
断面図である。この弾性表面波装置８１も電磁シールド
効果を有するものであるが、素子側の導電性被膜７８は
弾性表面波素子５２の裏面にのみ設けられており、素子
側の導電性被膜７８は弾性表面波素子５２に設けられた
スルーホール８２及び封止材６３を介してマウント基板
５３の導電性被膜７７に導通させられている。
【００５０】よって、この実施形態でも、絶縁性のマウ
ント基板５３を用いた弾性表面波装置に電磁放射ノイズ
対策（シールド）を施すことができる。
【００５１】なお、上記各実施形態においては、突起電
極をＡｕで、封止材をはんだ等のろう材で形成した場合
を説明したが、突起電極及び封止材を同一の硬化条件を
持つ導電性接着剤で形成してもよい。また、突起電極や
封止材の接合方法としては、加熱に限らず、超音波や圧
力、振動等によって接合してもよい。
【図面の簡単な説明】
【図１】従来の弾性表面波装置の構造を示す断面図であ
る。
【図２】従来の別な弾性表面波装置の構造を示す断面図
である。
【図３】従来のさらに別な弾性表面波装置の構造を示す
断面図である。
【図４】従来のさらに別な弾性表面波装置の構造を示す
断面図である。
【図５】（ａ）は本発明の一実施形態による弾性表面波
装置の断面図、（ｂ）は（ａ）のＸ−Ｘ線断面図であ
る。
【図６】（ａ）（ｂ）は同上の弾性表面波装置の製造方
法を説明する断面図である。
【図７】（ｃ）（ｄ）（ｅ）は図６の続図である。
【図８】（ａ）（ｂ）（ｃ）は本発明の別な実施形態に
よる弾性表面波装置の製造方法を説明する断面図であ
る。
【図９】本発明のさらに別な実施形態による弾性表面波
装置を示す断面図である。
【図１０】本発明のさらに別な実施形態による弾性表面
波装置を示す断面図である。
【符号の説明】
５２ 弾性表面波素子 ５３ マウント基板 ５６ 入出力電極 ５７ 素子側シールリング ５８ 内側取り出し電極 ６１ 基板側シールリング ６２ 突起電極 ６３ 封止材 ６４ 空間 ６５ 圧着ステージ ６６ 熱圧着ツール ７７、７８ 導電性被膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 回路素子の回路を形成された面と基板と
    を対向させ、回路素子に形成された回路と基板の電極と
    を突起電極によって接合し、回路素子の回路形成面と基
    板との間の空間の周囲において回路素子と基板を封止材
    によって接合し、回路素子、基板及び封止材によって回
    路素子の回路形成面と基板の間の空間を気密的に封止し
    たことを特徴とする電子部品。
  2. 【請求項２】 前記封止材は、はんだ等のろう材又は接
    着剤であることを特徴とする、請求項１に記載の電子部
    品。
  3. 【請求項３】 前記回路素子の寸法と前記基板の寸法と
    がほぼ同じであることを特徴とする、請求項１又は２に
    記載の電子部品。
  4. 【請求項４】 前記突起電極がＡｕを主成分とすること
    を特徴とする、請求項１〜３に記載の電子部品。
  5. 【請求項５】 回路素子に形成された回路と基板に設け
    られた電極のうちいずれか一方に突起電極を設け、回路
    素子に形成された回路の周囲を囲むようにして回路素子
    の回路を形成された面と基板のうちいずれか一方に前記
    突起電極よりも低い封止材を周設し、回路素子の回路を
    形成された面を基板に対向させて回路素子の回路と基板
    の電極を突起電極を介して接触させることにより、基板
    の電極を介して回路素子の回路を接地させ、突起電極に
    圧力を加えて突起電極により回路素子の回路と基板の電
    極を接続すると共に封止材によって回路素子と基板の間
    の空間の周囲を気密的に封止することを特徴とする電子
    部品の製造方法。
  6. 【請求項６】 複数個分のサイズを有する基板に複数個
    の回路素子を接合一体化させた後、複数個の回路素子を
    実装された基板を１個ずつの電子部品に分離することを
    特徴とする、請求項４に記載の電子部品の製造方法。
JP24825898A 1998-09-02 1998-09-02 電子部品の製造方法 Expired - Fee Related JP3303791B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP24825898A JP3303791B2 (ja) 1998-09-02 1998-09-02 電子部品の製造方法
US09/387,984 US6498422B1 (en) 1998-09-02 1999-09-01 Electronic component such as an saw device and method for producing the same
DE19941872A DE19941872B4 (de) 1998-09-02 1999-09-02 Elektronikkomponente, wie z.B. ein Akustikoberflächenwellenbauelement, und Verfahren zum Herstellen derselben
US10/170,680 US6643920B2 (en) 1998-09-02 2002-06-14 Electronic component such as a saw device and method for producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24825898A JP3303791B2 (ja) 1998-09-02 1998-09-02 電子部品の製造方法

Publications (2)

Publication Number Publication Date
JP2000077970A true JP2000077970A (ja) 2000-03-14
JP3303791B2 JP3303791B2 (ja) 2002-07-22

Family

ID=17175486

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24825898A Expired - Fee Related JP3303791B2 (ja) 1998-09-02 1998-09-02 電子部品の製造方法

Country Status (3)

Country Link
US (2) US6498422B1 (ja)
JP (1) JP3303791B2 (ja)
DE (1) DE19941872B4 (ja)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1351285A2 (en) * 2002-04-01 2003-10-08 Hewlett-Packard Company Electrical device comprising two substrates bonded together and method of making same
EP1427032A2 (en) * 2002-12-06 2004-06-09 Murata Manufacturing Co., Ltd. Method of producing a piezoelectric part and piezoelectric part
JP2006014095A (ja) * 2004-06-28 2006-01-12 Kyocera Corp 通信装置
SG120946A1 (en) * 2002-08-13 2006-04-26 Fujitsu Media Devices Ltd Acoustic wave device and method of producing the same
JP2006197554A (ja) * 2004-12-17 2006-07-27 Seiko Epson Corp 弾性表面波デバイス及びその製造方法、ｉｃカード、携帯用電子機器
US7259032B2 (en) 2002-11-26 2007-08-21 Murata Manufacturing Co., Ltd. Hermetically sealing a package to include a barrier metal
US7291904B2 (en) 2004-04-28 2007-11-06 Fujitsu Media Devices Limited Downsized package for electric wave device
JP2008035276A (ja) * 2006-07-28 2008-02-14 Kyocera Corp 圧電発振器の製造方法
JP2008035277A (ja) * 2006-07-28 2008-02-14 Kyocera Corp 圧電発振器
CN100373771C (zh) * 2002-07-31 2008-03-05 京瓷株式会社 弹性表面波装置及其制造方法
US7517734B2 (en) 2003-10-01 2009-04-14 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing a wafer level package with a cap structure for hermetically sealing a micro device
JP2009088908A (ja) * 2007-09-28 2009-04-23 Murata Mfg Co Ltd 弾性波装置
JP2009544201A (ja) * 2006-07-20 2009-12-10 エプコス アクチエンゲゼルシャフト 電気モジュール
JP2011223324A (ja) * 2010-04-09 2011-11-04 Yamaha Corp 収音装置およびコンデンサマイクロホン
JP2014157998A (ja) * 2013-02-18 2014-08-28 Murata Mfg Co Ltd 電子部品の実装方法
JPWO2016114358A1 (ja) * 2015-01-16 2017-08-17 株式会社村田製作所 基板、基板の製造方法及び弾性波装置

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3435639B2 (ja) * 2000-04-13 2003-08-11 株式会社村田製作所 弾性表面波装置の製造方法及び弾性表面波装置
JP3386043B2 (ja) * 2000-08-09 2003-03-10 株式会社村田製作所 弾性表面波デバイス
JP4049239B2 (ja) * 2000-08-30 2008-02-20 Ｔｄｋ株式会社 表面弾性波素子を含む高周波モジュール部品の製造方法
JP3974346B2 (ja) * 2001-03-30 2007-09-12 富士通メディアデバイス株式会社 弾性表面波装置
US6930364B2 (en) * 2001-09-13 2005-08-16 Silicon Light Machines Corporation Microelectronic mechanical system and methods
US6621379B1 (en) * 2001-11-29 2003-09-16 Clarisay, Incorporated Hermetic package for surface acoustic wave device and method of manufacturing the same
US6887769B2 (en) * 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6661085B2 (en) * 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6975016B2 (en) * 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
DE10392377T5 (de) * 2002-03-12 2005-05-12 FAIRCHILD SEMICONDUCTOR CORP. (n.d.Ges.d. Staates Delaware) Auf Waferniveau beschichtete stiftartige Kontakthöcker aus Kupfer
US6784600B2 (en) * 2002-05-01 2004-08-31 Koninklijke Philips Electronics N.V. Ultrasonic membrane transducer for an ultrasonic diagnostic probe
JP4179038B2 (ja) * 2002-06-03 2008-11-12 株式会社村田製作所 表面弾性波装置
JP2004047561A (ja) * 2002-07-09 2004-02-12 Olympus Corp 光導電スイッチモジュールおよびその製造方法
US6877209B1 (en) 2002-08-28 2005-04-12 Silicon Light Machines, Inc. Method for sealing an active area of a surface acoustic wave device on a wafer
US6846423B1 (en) 2002-08-28 2005-01-25 Silicon Light Machines Corporation Wafer-level seal for non-silicon-based devices
SG111972A1 (en) * 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
JP3905041B2 (ja) * 2003-01-07 2007-04-18 株式会社日立製作所 電子デバイスおよびその製造方法
US6956291B1 (en) * 2003-01-16 2005-10-18 National Semiconductor Corporation Apparatus and method for forming solder seals for semiconductor flip chip packages
JP2004304622A (ja) * 2003-03-31 2004-10-28 Fujitsu Media Device Kk 弾性表面波デバイス及びその製造方法
US6822537B1 (en) * 2003-05-14 2004-11-23 Murata Manufacturing Co., Ltd. Surface acoustic wave branching filter
JP4057520B2 (ja) * 2003-12-24 2008-03-05 Ｔｄｋ株式会社 電子部品
US7750420B2 (en) * 2004-03-26 2010-07-06 Cypress Semiconductor Corporation Integrated circuit having one or more conductive devices formed over a SAW and/or MEMS device
JP2005332872A (ja) * 2004-05-18 2005-12-02 Alps Electric Co Ltd 配線基板への電子部品の取付構造
US7248133B2 (en) * 2004-06-28 2007-07-24 Kyocera Corporation Method for manufacturing surface acoustic wave device
US7307005B2 (en) * 2004-06-30 2007-12-11 Intel Corporation Wafer bonding with highly compliant plate having filler material enclosed hollow core
US7087538B2 (en) * 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
JP4095049B2 (ja) * 2004-08-30 2008-06-04 シャープ株式会社 電極気密封止を用いた高信頼性半導体装置
JP4057017B2 (ja) * 2005-01-31 2008-03-05 富士通株式会社 電子装置及びその製造方法
US7362038B1 (en) * 2005-04-18 2008-04-22 Amkor Technology, Inc. Surface acoustic wave (SAW) device package and method for packaging a SAW device
JP4744213B2 (ja) * 2005-07-11 2011-08-10 日本電波工業株式会社 電子部品の製造方法
US7780275B2 (en) * 2005-07-13 2010-08-24 Fujifilm Corporation Image forming apparatus and droplet ejection control method
US8278142B2 (en) * 2008-05-22 2012-10-02 Texas Instruments Incorporated Combined metallic bonding and molding for electronic assemblies including void-reduced underfill
US8618670B2 (en) * 2008-08-15 2013-12-31 Qualcomm Incorporated Corrosion control of stacked integrated circuits
JP5425005B2 (ja) * 2009-08-19 2014-02-26 日本電波工業株式会社 圧電部品及びその製造方法
JP5848079B2 (ja) * 2011-09-26 2016-01-27 太陽誘電株式会社 弾性波デバイス及びその製造方法
JP5984912B2 (ja) * 2012-03-23 2016-09-06 オリンパス株式会社 積層型半導体の製造方法
US9634641B2 (en) * 2013-11-06 2017-04-25 Taiyo Yuden Co., Ltd. Electronic module having an interconnection substrate with a buried electronic device therein
US20170240418A1 (en) * 2016-02-18 2017-08-24 Knowles Electronics, Llc Low-cost miniature mems vibration sensor
US11855608B2 (en) * 2020-04-06 2023-12-26 Rf360 Singapore Pte. Ltd. Systems and methods for packaging an acoustic device in an integrated circuit (IC)
WO2022241623A1 (zh) * 2021-05-17 2022-11-24 华为技术有限公司 芯片封装结构及芯片封装方法、电子设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6189657A (ja) * 1984-10-08 1986-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPS6437132U (ja) * 1987-08-31 1989-03-06
JP2710986B2 (ja) * 1989-05-23 1998-02-10 新光電気工業株式会社 電子装置
JP2858844B2 (ja) * 1990-02-07 1999-02-17 株式会社日立製作所 半導体集積回路装置
JPH0432251A (ja) * 1990-05-29 1992-02-04 Hitachi Ltd 半導体パッケージ及びその製造方法
JP3150351B2 (ja) * 1991-02-15 2001-03-26 株式会社東芝 電子装置及びその製造方法
US5448014A (en) 1993-01-27 1995-09-05 Trw Inc. Mass simultaneous sealing and electrical connection of electronic devices
US5459368A (en) * 1993-08-06 1995-10-17 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device mounted module
JPH08316778A (ja) 1995-05-23 1996-11-29 Mitsumi Electric Co Ltd 表面弾性波デバイスの実装構造
JPH0945692A (ja) * 1995-07-27 1997-02-14 Sharp Corp 縦型構造トランジスタ及びその製造方法、並びに半導体装置
FR2740935B1 (fr) * 1995-11-03 1997-12-05 Schlumberger Ind Sa Procede de fabrication d'un ensemble de modules electroniques pour cartes a memoire electronique
JPH09162690A (ja) 1995-12-07 1997-06-20 Rohm Co Ltd 弾性表面波素子を有する装置およびその製造方法
JPH09237803A (ja) * 1996-02-29 1997-09-09 Oki Electric Ind Co Ltd 半導体チップの実装構造および実装方法
JPH10163797A (ja) 1996-11-29 1998-06-19 Kyocera Corp 弾性表面波装置
JP3225906B2 (ja) 1997-11-14 2001-11-05 日本電気株式会社 表面弾性波素子の実装構造および実装方法

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1351285A2 (en) * 2002-04-01 2003-10-08 Hewlett-Packard Company Electrical device comprising two substrates bonded together and method of making same
EP1351285A3 (en) * 2002-04-01 2006-12-27 Hewlett-Packard Company Electrical device comprising two substrates bonded together and method of making same
CN100373771C (zh) * 2002-07-31 2008-03-05 京瓷株式会社 弹性表面波装置及其制造方法
SG120946A1 (en) * 2002-08-13 2006-04-26 Fujitsu Media Devices Ltd Acoustic wave device and method of producing the same
US7259032B2 (en) 2002-11-26 2007-08-21 Murata Manufacturing Co., Ltd. Hermetically sealing a package to include a barrier metal
EP1427032A2 (en) * 2002-12-06 2004-06-09 Murata Manufacturing Co., Ltd. Method of producing a piezoelectric part and piezoelectric part
EP1427032A3 (en) * 2002-12-06 2006-01-11 Murata Manufacturing Co., Ltd. Method of producing a piezoelectric part and piezoelectric part
US7261792B2 (en) 2002-12-06 2007-08-28 Murata Manufacturing Co., Ltd. Method of producing piezoelectric component and piezoelectric component
US7517734B2 (en) 2003-10-01 2009-04-14 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing a wafer level package with a cap structure for hermetically sealing a micro device
US7291904B2 (en) 2004-04-28 2007-11-06 Fujitsu Media Devices Limited Downsized package for electric wave device
JP4646557B2 (ja) * 2004-06-28 2011-03-09 京セラ株式会社 通信装置
JP2006014095A (ja) * 2004-06-28 2006-01-12 Kyocera Corp 通信装置
JP2006197554A (ja) * 2004-12-17 2006-07-27 Seiko Epson Corp 弾性表面波デバイス及びその製造方法、ｉｃカード、携帯用電子機器
JP2009544201A (ja) * 2006-07-20 2009-12-10 エプコス アクチエンゲゼルシャフト 電気モジュール
JP2008035277A (ja) * 2006-07-28 2008-02-14 Kyocera Corp 圧電発振器
JP2008035276A (ja) * 2006-07-28 2008-02-14 Kyocera Corp 圧電発振器の製造方法
JP2009088908A (ja) * 2007-09-28 2009-04-23 Murata Mfg Co Ltd 弾性波装置
JP2011223324A (ja) * 2010-04-09 2011-11-04 Yamaha Corp 収音装置およびコンデンサマイクロホン
JP2014157998A (ja) * 2013-02-18 2014-08-28 Murata Mfg Co Ltd 電子部品の実装方法
JPWO2016114358A1 (ja) * 2015-01-16 2017-08-17 株式会社村田製作所 基板、基板の製造方法及び弾性波装置
US10797218B2 (en) 2015-01-16 2020-10-06 Murata Manufacturing Co., Ltd. Substrate, method for manufacturing substrate, and elastic wave device

Also Published As

Publication number Publication date
US6643920B2 (en) 2003-11-11
DE19941872B4 (de) 2007-08-23
US6498422B1 (en) 2002-12-24
JP3303791B2 (ja) 2002-07-22
DE19941872A1 (de) 2000-03-30
US20030000067A1 (en) 2003-01-02

Similar Documents

Publication Publication Date Title
JP3303791B2 (ja) 電子部品の製造方法
US7816794B2 (en) Electronic device and method of fabricating the same
US7211934B2 (en) Electronic device and method of manufacturing the same
US7486160B2 (en) Electronic component and manufacturing method thereof
US7820468B2 (en) Stack type surface acoustic wave package, and method for manufacturing the same
KR100516816B1 (ko) 반도체장치의 제조 방법
US20020072214A1 (en) Semiconductor device and method of fabrication thereof, circuit board, and electronic equipment
US6437439B1 (en) Electronic component
JP2001053178A (ja) 電子回路装置が封止され回路基板に実装される電子部品及びその製造方法
CN115987241B (zh) 滤波器封装结构、制备方法及电子产品
JP3339450B2 (ja) 表面波装置の製造方法
JP2001110845A (ja) フリップチップの実装構造
JP2003152131A (ja) 中空封着パッケージおよびその製造方法
JP2002343827A (ja) 電子部品およびその製造方法
JP2019192825A (ja) 電子部品収納用パッケージ、電子装置、および電子モジュール
JP2004129193A (ja) 弾性表面波装置
JP3546506B2 (ja) 電子部品およびその製造方法
JP2000156386A (ja) 半導体装置の接続構造および接続方法ならびにそれを用いた半導体装置パッケージ
JP2002198453A (ja) 電子部品収納用パッケージ及び電子部品装置
JP2004047897A (ja) 電子部品および電子部品の製造方法
JP2011097247A (ja) 高周波モジュールおよびその製造方法
JP2011222663A (ja) セラミックパッケージ及びその製造方法並びにセラミックモジュール
JP2010212379A (ja) 電子部品モジュール及びその製造方法
JP2001156193A (ja) 電子部品装置
JP2000124251A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090510

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090510

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100510

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100510

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110510

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120510

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120510

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130510

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130510

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140510

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees