FR2774809A1 - Structure de couches barriere comportant deux couches et procede de fabrication - Google Patents
Structure de couches barriere comportant deux couches et procede de fabrication Download PDFInfo
- Publication number
- FR2774809A1 FR2774809A1 FR9812017A FR9812017A FR2774809A1 FR 2774809 A1 FR2774809 A1 FR 2774809A1 FR 9812017 A FR9812017 A FR 9812017A FR 9812017 A FR9812017 A FR 9812017A FR 2774809 A1 FR2774809 A1 FR 2774809A1
- Authority
- FR
- France
- Prior art keywords
- layer
- barrier layer
- forming
- opening
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
Un procédé de formation d'une structure de couches barrière sur un substrat semiconducteur (30) sur lequel se trouve une couche conductrice (31), comprend la formation d'une couche diélectrique (32) sur la couche conductrice et le substrat puis la formation d'une ouverture (33) dans la couche diélectrique, pour mettre à nu la couche conductrice; la formation d'une première couche barrière (34), contenant du silicium, sur les côtés de l'ouverture et sur la région environnante; et la formation d'une seconde couche barrière (35) sur la première couche barrière.
Description
STRUCTURE DE COUCHES BARRIERE COMPORTANT
DEUX COUCHES ET PROCEDE DE FABRICATION
La présente invention concerne une couche barrière et un pro-
cédé de fabrication de celle-ci. La présente invention concerne plus par-
ticulièrement une couche barrière et un procédé de fabrication de celleci qui permettent de renforcer l'adhérence dans un passage avec des parois
latérales consistant en un diélectrique à faible k.
De façon générale, lorsque le niveau d'intégration de circuits
intégrés augmente, le nombre d'interconnexions en métal qui sont néces-
saires pour interconnecter des dispositifs augmente de façon correspon-
dante. Ceci est particulièrement vrai dans la fabrication de circuits à très haut niveau d'intégration (ou VLSI) à un niveau largement au- dessous du
micromètre. Une propriété importante et hautement souhaitable d'inter-
connexions métalliques consiste en une bonne conductivité électrique,
même lorsque l'aire de contact est très petite. A l'heure actuelle, le maté-
riau le plus courant pour former des interconnexions métalliques est l'aluminium. Cependant, le cuivre a une résistance inférieure et un point de fusion plus élevé. Par conséquent, au fur et à mesure que le niveau d'intégration continue à augmenter, le cuivre a le potentiel de remplacer I'aluminium à titre de matériau pour former des interconnexions dans la
génération à venir, malgré les nombreux problèmes prévisibles qui exis-
tent encore.
La figure 1 est une coupe montrant une structure de couche barrière classique. Comme représenté sur la figure 1, la structure de
couche barrière est formée en fournissant tout d'abord un substrat semi-
conducteur 10, avec une couche conductrice 11, telle qu'une structure de
ligne métallique, qui a déjà été formée sur le substrat 10. On forme en-
suite une couche diélectrique 12 sur la couche conductrice 11 et le subs-
trat 10. On peut former la couche diélectrique 12 en utilisant un matériau diélectrique à faible k. Ensuite, on forme un passage 14 dans la couche dielectrique 12, après quoi on dépose dans le passage 14 un matériau
fortement conducteur, tel que du tungstène, du cuivre ou de l'aluminium.
En général, on forme également une couche barrière entre le passage 14 et la couche conductrice et entre le passage 14 et la couche diélectrique 12. On forme la couche barrière 13 dans le but d'augmenter l'adhérence du matériau conducteur sur les côtés du passage 14, ainsi que dans le
but d'empêcher la diffusion du matériau conducteur dans la couche di-
électrique. A l'heure actuelle, les matériaux de couche barrière les plus couramment utilisés comprennent le titane-nitrure de titane (Ti/TiN), le
nitrure de tungstène (WN), le tantale (Ta) et le nitrure de tantale (TaN).
La figure 2 est une coupe montrant une structure de couche barrière classique formée par un processus d'incrustation, ou processus "damascène". Comme représenté sur la figure 2, on forme la structure de couche barrière en fournissant tout d'abord un substrat semiconducteur
sur lequel est formée une couche conductrice 21. La couche conduc-
trice peut être par exemple une première structure de ligne métallique.
On forme ensuite une couche diélectrique 22 sur la couche conductrice 21 et le substrat 20. On peut former la couche diélectrique 22 en utilisant un matériau diélectrique à faible k. Ensuite, on forme séquentiellement une seconde ouverture 24 et une première ouverture 23 dans la couche
diélectrique 22. Ensuite, on forme une couche barrière 25 sur la pre-
mière ouverture 23 et la seconde ouverture 24. De façon générale, les matériaux de couche barrière les plus couramment utilisés comprennent
le titane/nitrure de titane (Ti/TiN), le nitrure de tungstène (WN), le tan-
tale (Ta) et le nitrure de tantale (TaN). On utilise une couche barrière 13 dans le but d'augmenter la force d'adhérence d'un matériau conducteur déposé ultérieurement, ainsi que dans le but d'empêcher la diffusion du matériau conducteur vers la couche diélectrique. A l'étape suivante, on dépose une couche conductrice 26 dans les ouvertures 23 et 24 et sur la
couche diélectrique 22. On peut former la couche conductrice 26 en utili-
sant un matériau qui a une bonne conductivité électrique, par exemple le
tungstène, le cuivre ou l'aluminium. Enfin, on aplanit la couche conduc-
trice 26 en utilisant une opération de polissage chimio-mécanique pour
achever le processus de fabrication d'incrustation. L'avantage de l'utili-
sation d'un processus d'incrustation comprend sa capacité à former à la
fois un passage et une seconde structure métallique dans la même opé-
ration de traitement. Par exemple, une structure de passage est formée dans la première ouverture 23, et une seconde structure de ligne métalli-
que est formée dans la seconde ouverture 24.
Les procédés de fabrication d'une couche barrière mentionnés ci-dessus ont effectivement des défauts. Premièrement, si le matériau qui est utilisé pour remplir le passage est du cuivre (tendance future), du fait que l'inter-diffusion entre le cuivre et le matériau dielectrique est très
forte, une barrière formée en utilisant un matériau et un procédé classi-
ques ne peut pas empêcher la diffusion. On utilise souvent un matériau diélectrique organique à faible k à titre de couche diélectrique, mais le matériau diélectrique organique à faible k a une mauvaise adhérence avec un matériau de couche barrière classique. Ceci vient du fait qu'un matériau diélectrique à faible k a une capacité d'absorption d'humidité
élevée; ceci est particulièrement vrai pour un matériau diélectrique orga-
nique à faible k. Par conséquent, une couche d'humidité sera retenue sur la couche de surface du matériau dielectrique. Par conséquent, la couche diélectrique ne peut procurer qu'une mauvaise adhérence avec la couche
barrière et la couche conductrice déposées par la suite.
Compte tenu de ce qui précède, il existe un besoin portant sur
un procédé de fabrication d'une couche barrière.
La présente invention est donc destinée à procurer une couche
barrière et un procédé de fabrication de la couche barrière, qui augmen-
tent l'adhérence entre une couche diélectrique à faible k et une couche
barrière, ainsi qu'à renforcer la capacité d'une couche barrière à empê-
cher la diffusion d'un matériau conducteur. De plus, la couche barrière est capable de protéger la surface de la couche diélectrique à faible k et
de minimiser l'effet de formation d'une surface absorbant l'humidité.
Pour atteindre ces avantages, ainsi que d'autres, et conformé-
ment au but de l'invention, telle qu'elle est mise en oeuvre et décrite ici
de façon générale, I'invention procure une structure de couches barrière.
La structure de couches barrière comprend un substrat semiconducteur avec une couche conductrice formée sur lui et une couche diélectrique formée sur la couche conductrice et sur le substrat semiconducteur. La couche diélectrique a une ouverture qui met à nu la couche conductrice, et elle peut consister par exemple en une couche diélectrique organique à faible k. Il existe également une première couche barrière déposée dans l'ouverture dans la couche diélectrique et dans ses régions périphériques; cette première couche barrière peut être une couche contenant du silicium ou une couche de silicium dopé (Si dopé). Une seconde couche barrière est formée au-dessus de la première couche barrière et elle peut
être une couche de titane/nitrure de titane (TilTiN), une couche de ni-
trure de tungstène (WN), une couche de tantale (Ta) ou une couche de
nitrure de tantale (TaN).
Pour atteindre ces avantages, ainsi que d'autres, et conformé-
ment au but de l'invention, telle qu'elle est mise en oeuvre et décrite ici de façon générale, I'invention procure un procédé de fabrication d'une couche barrière. Premièrement, on fournit un substrat semiconducteur sur
lequel est formée une couche conductrice. Ensuite, on dépose une cou-
che diélectrique, telle qu'une couche diélectrique organique à faible k, sur la couche conductrice et sur le substrat semiconducteur. Ensuite, on
forme une ouverture dans la couche diélectrique pour mettre à nu la cou-
che conductrice. Ensuite, on dépose une première couche barrière dans l'ouverture et dans la région environnante. La première couche barrière peut être une couche contenant du silicium ou une couche de silicium
dopé (Si dopé), formée par un procédé de dépôt chimique en phase va-
peur renforcé par plasma (ou PECVD), un procédé de dépôt chimique en phase vapeur à basse pression (ou LPCVD), et un procédé d'évaporation
par faisceau d'électrons ou un procéde de pulvérisation cathodique. En-
fin, on forme une seconde couche barrière sur la première couche bar-
rière. La seconde couche barrière peut être une couche de titane/nitrure de titane (Ti/TiN), une couche de nitrure de tungstène (WN), une couche
de tantale (Ta) ou une couche de nitrure de tantale (TaN).
D'autres caractéristiques et avantages de l'invention seront
mieux compris a la lecture de la description qui va suivre de modes de
réalisation, donnés à titre d'exemples non limitatifs. La suite de la des-
cription se réfère aux dessins annexés, dans lesquels: La figure 1 est une coupe schématique montrant une structure de couche barrière classique; La figure 2 est une coupe montrant une structure de couche barrière classique formée par un processus d'incrustation; Les figures 3A à 3D sont des coupes montrant la progression d'étapes de fabrication pour la formation d'une couche barrière sur la surface d'un passage, conformément à un premier mode de réalisation de l'invention; et Les figures 4A à 4D sont des coupes montrant la progression
d'étapes de fabrication pour la formation d'une couche barrière en utili-
sant un processus d'incrustation, conformément à un second mode de
réalisation préféré de l'invention.
Dans ce qui suit, on utilise toujours les mêmes références dans
les dessins et la description pour désigner les éléments identiques ou
analogues, chaque fois que c'est possible.
Les figures 3A à 3D sont des coupes montrant la progression d'étapes de fabrication pour la formation d'une couche barrière sur la surface d'un passage, conformément à un premier mode de réalisation
préféré de l'invention.
Premièrement, sur la figure 3A, on fournit un substrat semicon-
ducteur 30 sur lequel est formée une couche conductrice 31. La couche
conductrice 31 peut être par exemple la région de source/drain d'un tran-
sistor ou une partie d'une structure de ligne métallique. Ensuite, on forme une couche diélectrique 32 sur la couche conductrice 31 et le substrat semiconducteur 30. La couche diélectrique 32 peut être par exemple une couche diélectrique organique à faible k ou une couche d'oxyde. Ensuite,
on définit un motif dans la couche diélectrique 32 pour former une ou-
verture 33 mettant à nu la couche conductrice 31.
Ensuite, comme représenté sur la figure 3B, on nettoie le subs-
trat semiconducteur 30 à nu et la couche diélectrique 32 à nu, en utilisant un procédé de nettoyage à sec ou par voie humide. Ensuite, on effectue un traitement par plasma pour nettoyer le substrat'semiconducteur à nu et la couche diélectrique à nu 32. On peut accomplir le traitement par plasma en utilisant un plasma contenant de l'argon (Ar), de l'hydrogène (H2) ou de l'argon/hydrogène. Ensuite, on forme une première couche barrière mince 34 sur l'ouverture 33 et les régions environnantes. La
première couche barrière 34, ayant de préférence une épaisseur infé-
rieure à 30 nm, est une couche de silicium dopé (Si dopé) ou une couche
dopée au silicium. On peut former la première couche barrière 34 en utili-
sant un procédé de dépôt chimique en phase vapeur renforcé par plasma (ou PECVD), un procédé de dépôt chimique en phase vapeur à basse
pression (ou LPCVD), et un procédé d'évaporation par faisceau d'élec-
trons ou un procédé de pulvérisation cathodique. La première couche
barrière 34 est capable d'augmenter son adhérence sur une couche di-
électrique organique à faible k, et de diminuer l'absorption d'humidité de
la couche diélectrique organique.
Ensuite, comme représenté sur la figure 3C, on forme une se-
conde couche barrière 35 sur la première couche barrière 34. La seconde
couche barrière 35 peut être par exemple une couche composite de ti-
tane/nitrure de titane (Ti/TiN), une couche de nitrure de tungstène (WN), une couche de tantale (Ta) ou une couche de nitrure de tantale (TaN), et
elle est formée en utilisant un procédé de dépôt chimique en phase va-
peur.
Enfin, comme représenté sur la figure 3D, on dépose un maté-
riau conducteur, tel que du tungstène, du cuivre ou de l'aluminium, sur la couche diélectrique 32 et de façon à remplir l'ouverture 33. Ensuite, on polit la couche conductrice pour mettre à nu la couche diélectrique 32, en utilisant un procédé de polissage chimio-mécanique. Une structure de
passage 36 est ainsi formée.
Les figures 4A à 4D sont des coupes montrant la progression
d'étapes de fabrication pour la formation d'une couche barrière en utili-
sant un processus d'incrustation conforme à un second mode de réalisa-
tion préféré de l'invention.
Premièrement, sur la figure 4A, on fournit un substrat semicon-
ducteur 40 sur lequel est formée une couche conductrice 41. La couche
conductrice 41 peut être par exemple la région de source/drain d'un tran-
sistor, ou une partie d'une structure de ligne métallique. Ensuite, on forme une couche diélectrique 42 sur la couche conductrice 41 et le substrat semiconducteur 40. La couche diélectrique 42 peut être par exemple une couche diélectrique organique à faible k ou une couche d'oxyde. Ensuite, on définit un motif dans la couche diélectrique 42 pour former une première ouverture 44, la profondeur de la première ouverture 44 étant inférieure à l'épaisseur de la couche diélectrique 42. Après ceci,
on poursuit l'attaque de la couche diélectrique 42 pour former une se-
conde ouverture 43 qui met à nu la couche conductrice 41 au-dessous de la première ouverture 44, la seconde ouverture 43 ayant une largeur infé-
rieure à celle de la première ouverture 44.
Ensuite, comme représenté sur la figure 4B, on nettoie le subs-
trat semiconducteur 40 à nu et la couche diélectrique 42 à nu, en utilisant un procédé de nettoyage à sec ou par voie humide. Ensuite, on effectue
en outre un traitement par plasma pour nettoyer le substrat semiconduc-
teur 40 à nu et la couche diélectrique 42 à nu. On peut effectuer le trai-
tement par plasma en utilisant un plasma contenant de l'argon (Ar), de
l'hydrogène (H2) ou de l'argon/hydrogène. Ensuite, on forme une pre-
mière couche barrière mince 45 sur la première ouverture 44, la seconde ouverture 43 et les régions environnantes. La première couche barrière
, ayant de préférence une épaisseur inférieure à 30 nm, est une cou-
che de silicium dopé (Si dopé) ou une couche dopée au silicium. On peut former la première couche barrière 34 en utilisant un procédé de dépôt chimique en phase vapeur renforcé par plasma (PECVD), un procédé de
dépôt chimique en phase vapeur à basse pression (LPCVD), et un procé-
dé d'évaporation par faisceau d'électrons ou un procédé de pulvérisation cathodique. La première couche barrière 45 est capable d'augmenter son
adhérence sur une couche diélectrique organique à faible k, et de dimi-
nuer l'absorption d'humidité de la couche diélectrique organique.
Ensuite, comme représenté sur la figure 4C, on forme une se-
conde couche barrière 46 sur la première couche barrière 45. La seconde
couche barrière 46 peut être par exemple une couche composite de ti-
tane/nitrure de titane (Ti/TiN), une couche de nitrure de tungstène (WN), une couche de tantale (Ta) ou une couche de nitrure de tantale (TaN),
formées en utilisant un procédé de dépôt chimique en phase vapeur.
Enfin, comme représenté sur la figure 4D, on dépose un maté-
riau conducteur tel que du tungstène, du cuivre ou de l'aluminium, sur la couche diélectrique 42 et de façon qu'il remplisse la première ouverture 44 et le seconde ouverture 43. Ensuite, on polit la couche conductrice pour mettre à nu la couche diélectrique 42, en utilisant un procédé de polissage chimio-mécanique. Une structure de passage formée par un processus d'incrustation est ainsi réalisée. L'avantage de l'utilisation d'un
processus d'incrustation comprend sa capacité a former à la fois un pas-
sage et une seconde structure de ligne métallique dans la même opéra-
tion de traitement. Par exemple, une structure de passage est formée dans la seconde ouverture 43, tandis qu'une seconde structure de ligne
métallique est formée dans la première ouverture 44.
En résumé, le procédé de formation d'une couche barrière com-
prend les caractéristiques suivantes: (1) La première couche barrière 34, par exemple une couche de silicium dopé (Si dopé), est capable d'augmenter son adhérence sur la
couche diélectrique organique à faible k 32.
(2) La première couche barrière 34 est capable de protéger la
surface de la couche diélectrique organique à faible k 32. Par consé-
quent, I'effet de présence d'humidité dans la couche diélectrique 32 sera minimisé. (3) La première couche barrière 34 de l'invention est capable de
réduire les contraintes entre la couche diélectrique 32 et la couche mé-
tallique 36 déposée ultérieurement.
(4) La première couche barrière 34, conjointement à la seconde couche barrière 35, augmente la capacité à empêcher la diffusion de la
couche métallique 36 déposée par la suite.
Il va de soi que de nombreuses modifications peuvent être ap-
portées au dispositif et au procédé décrits et représentés, sans sortir du
cadre de l'invention.
Claims (27)
1. Structure de couches barrière, caractérisée en ce qu'elle comprend: un substrat semiconducteur (30) sur lequel est formée une
couche conductrice (31); une couche dielectrique (32) sur la couche con-
ductrice (31) et le substrat semiconducteur (30), la couche dielectrique ayant une ouverture (33) pour mettre à nu la couche conductrice (31); une première couche barrière (34) contenant du silicium, sur les côtés de l'ouverture et la région environnante; et une seconde couche barrière
(35) sur la première couche barrière (34).
2. Structure selon la revendication 1, caractérisée en ce que la
couche conductrice (31) comprend la région de source/drain d'un tran-
sistor.
3. Structure selon la revendication 1, caractérisée en ce que la
couche conductrice (31) comprend une structure de ligne métallique.
4. Structure selon la revendication 1, caractérisée en ce que la couche diélectrique (32) comprend une couche diélectrique organique à
faible k.
5. Structure selon la revendication 1, caractérisée en ce que la première couche barrière (34) comprend une couche de silicium dopé (Si
dopé).
6. Structure selon la revendication 1, caractérisée en ce que la
première couche barrière (34) a une épaisseur inférieure à 30 nm.
7. Structure selon l'une quelconque des revendications 1, 2 ou
3, caractérisée en ce que la seconde couche barrière (35) comprend soit une couche composite de titane/nitrure de titane (Ti/TiN), soit une couche de nitrure de tungstène (WN), soit une couche de tantale (Ta), soit une
couche de nitrure de tantale (TaN).
8. Procédé de formation d'une couche barrière, caractérisé en
ce qu'il comprend les étapes suivantes: on fournit un substrat semicon-
ducteur (30) sur lequel est formée une couche conductrice (31); on forme une couche dielectrique (32) sur la couche conductrice (31) et le substrat
semiconducteur (30), et on forme ensuite une ouverture (33) dans la cou-
che diélectrique (32), pour mettre à nu la couche conductrice (31); on forme une première couche barrière (34) contenant du silicium, sur les côtés de l'ouverture (33) et sur la région environnante; et on forme une
seconde couche barrière (35) sur la première couche barrière (34).
9. Procédé selon la revendication 8, caractérisé en ce que la
couche conductrice (31) comprend la région de source/drain d'un tran-
sistor.
10. Procédé selon la revendication 8, caractérisé en ce que la
couche conductrice (31) comprend une structure de ligne métallique.
11. Procédé selon la revendication 8, caractérisé en ce que
l'étape de formation de la seconde couche barrière (35) comprend le dé-
pôt de titane (Ti) et ensuite de nitrure de titane (TiN), pour former une
couche composite de titane/nitrure de titane (Ti/TiN).
12. Procédé selon la revendication 8, caractérisé en ce que
l'étape de formation de la seconde couche barrière (35) comprend le dé-
pôt de nitrure de tungstène (WN).
13. Procédé selon la revendication 8, caractérisé en ce que
I'étape de formation de la seconde couche barrière (35) comprend le dé-
pôt de tantale (Ta).
14. Procédé selon la revendication 8, caractérisé en ce que
l'étape de formation de la seconde couche barrière (35) comprend le dé-
pôt de nitrure de tantale (TaN).
15. Procédé selon la revendication 8, caractérisé en ce qu'après l'étape de formation de la seconde couche barrière (35) sur la
première couche barrière (34), on dépose en outre un matériau conduc-
teur dans l'ouverture (33), après quoi on effectue une opération de polis-
sage chimio-mécanique.
16. Procédé selon la revendication 15, caractérisé en le maté-
riau qui est utilisé pour former la couche conductrice (31) est sélectionné
dans un groupe qui comprend le tungstène, le cuivre et l'aluminium.
17. Procédé de formation d'une couche barrière qui peut être appliqué à un processus d'incrustation, caractérisé en ce qu'il comprend
les étapes suivantes: on fournit un substrat semiconducteur (40) sur le-
quel est formée une couche conductrice (41); on forme une couche di-
électrique (42) sur la couche conductrice (41) et le substrat semiconduc-
teur (40), et on forme ensuite une première ouverture (44) dans la cou-
che diélectrique (42), la profondeur de la première ouverture (44) étant
inférieure a l'épaisseur de la couche diélectrique (42); on forme une se-
conde ouverture (43) qui met a nu la couche conductrice (41), en conti-
nuant à effectuer une opération d'attaque dirigée vers le bas, à partir de
la première ouverture (44), la largeur de la seconde ouverture étant infé-
rieure à celle de la première ouverture; on forme une première couche barrière (45) contenant du silicium, sur les côtés de la première ouverture (44) et de la seconde ouverture (43), et sur la région environnante; et on forme une seconde couche barrière (46) sur la première couche barrière (45).
18. Procédé selon l'une des revendications 8 ou 17, caractérisé
en ce que l'étape de formation de la couche diélectrique (42) comprend
le dépôt d'un diélectrique organique à faible k.
19. Procédé selon l'une des revendications 8 ou 17, caractérisé
en ce que l'étape de formation de la première couche barrière (45) com-
prend le dépôt de silicium dopé (Si dopé).
20. Procédé selon l'une des revendications 8 ou 17, caractérisé
en ce que la première couche barrière (45) a une épaisseur inférieure à nm.
21. Procédé selon l'une des revendications 8 ou 17, caractérisé
en ce que l'étape de formation de la première couche barrière (45) com-
prend un procédé de dépôt chimique en phase vapeur renforcé par plas-
ma (ou PECVD).
22. Procédé selon l'une des revendications 8 ou 17, caractérisé
en ce que l'étape de formation de la première couche barrière (45) com-
prend un procédé de dépôt chimique en phase vapeur à basse pression
(ou LPCVD).
23. Procédé selon l'une des revendications 8 ou 17, caractérisé
en ce que l'étape de formation de la première couche barrière (45) com-
prend un procédé d'évaporation par faisceau d'électrons.
24. Procédé selon l'une des revendications 8 ou 17, caractérisé
en ce que l'étape de formation de la première couche barrière (45) com-
prend un procédé de pulvérisation cathodique.
25. Procédé selon la revendication 17, caractérisé en ce que le matériau formant la seconde couche barrière (46) est sélectionné dans un groupe qui comprend le titane/nitrure de titane (Ti/TiN), le nitrure de
tungstène (WN), le tantale (Ta) et le nitrure de tantale (TaN).
26. Procédé selon la revendication 17, caractérisé en ce qu'il comprend, après l'étape de formation de la seconde couche barrière (46) sur la première couche barrière (45), le dépôt d'un matériau conducteur dans la première ouverture (44) et la seconde ouverture (43), suivi par une opération de polissage chimio-mecanique.
27. Procédé selon la revendication 26, caractérisé en ce que le matériau qui est utilisé pour la formation de la couche conductrice (41) est sélectionné dans un second groupe qui comprend le tungstène, le
cuivre et l'aluminium.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW087101691A TW365698B (en) | 1998-02-09 | 1998-02-09 | Structure of barrier layer and the manufacturing method thereof |
| GB9819997A GB2341484B (en) | 1998-02-09 | 1998-09-14 | Barrier layer and fabricating method of the same |
| NL1010203A NL1010203C2 (nl) | 1998-02-09 | 1998-09-28 | Sperlaag en fabricagewerkwijze hiervoor. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2774809A1 true FR2774809A1 (fr) | 1999-08-13 |
| FR2774809B1 FR2774809B1 (fr) | 2002-07-12 |
Family
ID=27269479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9812017A Expired - Fee Related FR2774809B1 (fr) | 1998-02-09 | 1998-09-25 | Structure de couches barriere comportant deux couches et procede de fabrication |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6025264A (fr) |
| JP (1) | JP3184159B2 (fr) |
| DE (1) | DE19844451A1 (fr) |
| FR (1) | FR2774809B1 (fr) |
| GB (1) | GB2341484B (fr) |
| NL (1) | NL1010203C2 (fr) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW374948B (en) * | 1998-07-28 | 1999-11-21 | United Microelectronics Corp | Method of prevention of poisoning trenches in dual damascene process structures and dielectric layer windows |
| US6265779B1 (en) * | 1998-08-11 | 2001-07-24 | International Business Machines Corporation | Method and material for integration of fuorine-containing low-k dielectrics |
| US6559050B1 (en) | 1998-09-29 | 2003-05-06 | Texas Instruments Incorporated | Process for high thermal stable contact formation in manufacturing sub-quarter-micron CMOS devices |
| JP4095731B2 (ja) * | 1998-11-09 | 2008-06-04 | 株式会社ルネサステクノロジ | 半導体装置の製造方法及び半導体装置 |
| TW400619B (en) * | 1999-03-05 | 2000-08-01 | United Microelectronics Corp | The manufacture method of dual damascene structure |
| US6410457B1 (en) * | 1999-09-01 | 2002-06-25 | Applied Materials, Inc. | Method for improving barrier layer adhesion to HDP-FSG thin films |
| KR20010053894A (ko) * | 1999-12-02 | 2001-07-02 | 박종섭 | 반도체소자의 배리어층 형성방법 |
| KR100749970B1 (ko) * | 2000-03-20 | 2007-08-16 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 디바이스 및 그 제조 방법 |
| US6444136B1 (en) * | 2000-04-25 | 2002-09-03 | Newport Fab, Llc | Fabrication of improved low-k dielectric structures |
| US6297158B1 (en) | 2000-05-31 | 2001-10-02 | Taiwan Semiconductor Manufacturing Company | Stress management of barrier metal for resolving CU line corrosion |
| US6528432B1 (en) * | 2000-12-05 | 2003-03-04 | Advanced Micro Devices, Inc. | H2-or H2/N2-plasma treatment to prevent organic ILD degradation |
| US6689684B1 (en) * | 2001-02-15 | 2004-02-10 | Advanced Micro Devices, Inc. | Cu damascene interconnections using barrier/capping layer |
| US7087997B2 (en) | 2001-03-12 | 2006-08-08 | International Business Machines Corporation | Copper to aluminum interlayer interconnect using stud and via liner |
| US6879046B2 (en) * | 2001-06-28 | 2005-04-12 | Agere Systems Inc. | Split barrier layer including nitrogen-containing portion and oxygen-containing portion |
| DE10134900B4 (de) * | 2001-07-18 | 2007-03-15 | Infineon Technologies Ag | Haltevorrichtung mit Diffusionssperrschicht für Halbleitereinrichtungen |
| KR100458768B1 (ko) * | 2002-12-09 | 2004-12-03 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| US7262133B2 (en) * | 2003-01-07 | 2007-08-28 | Applied Materials, Inc. | Enhancement of copper line reliability using thin ALD tan film to cap the copper line |
| CN1317745C (zh) * | 2003-06-13 | 2007-05-23 | 联华电子股份有限公司 | 形成阻障层的方法与结构 |
| KR100699859B1 (ko) * | 2005-08-11 | 2007-03-27 | 삼성전자주식회사 | 반도체 설비의 캘리브레이션용 기준 웨이퍼 |
| KR100652317B1 (ko) * | 2005-08-11 | 2006-11-29 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 패드 제조 방법 |
| DE102005052001B4 (de) * | 2005-10-31 | 2015-04-30 | Advanced Micro Devices, Inc. | Halbleiterbauelement mit einem Kontaktpfropfen auf Kupferbasis und ein Verfahren zur Herstellung desselben |
| DE102007046851B4 (de) | 2007-09-29 | 2019-01-10 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Halbleiterstruktur mit einem elektrisch leitfähigen Strukturelement und Verfahren zum Ausbilden einer Halbleiterstruktur |
| JP2012114233A (ja) * | 2010-11-24 | 2012-06-14 | Ulvac Japan Ltd | 半導体装置の製造方法 |
| DE102010063294B4 (de) * | 2010-12-16 | 2019-07-11 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Herstellung von Metallisierungssystemen von Halbleiterbauelementen, die eine Kupfer/Silizium-Verbindung als ein Barrierenmaterial aufweisen |
| US9466524B2 (en) * | 2012-01-31 | 2016-10-11 | Applied Materials, Inc. | Method of depositing metals using high frequency plasma |
| CN108063117B (zh) * | 2016-11-09 | 2020-12-01 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
| CN110024132A (zh) * | 2016-11-20 | 2019-07-16 | 应用材料公司 | 选择性沉积无腐蚀金属触点的方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992020099A1 (fr) * | 1991-05-02 | 1992-11-12 | Mitel Corporation | Stabilisation de l'interface entre l'aluminium et le nitrure de titane |
| US5466971A (en) * | 1992-07-08 | 1995-11-14 | Seiko Epson Corporation | Semiconductor device having a multilayer interconnection layer |
| EP0799903A2 (fr) * | 1996-04-05 | 1997-10-08 | Applied Materials, Inc. | Méthodes de pulvérisation d'un métal sur un substrat et dispositif de traitement de semiconducteurs |
| WO1998019330A1 (fr) * | 1996-10-29 | 1998-05-07 | Micron Technology, Inc. | Region dopee d'arret de diffusion du silicium |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4987562A (en) * | 1987-08-28 | 1991-01-22 | Fujitsu Limited | Semiconductor layer structure having an aluminum-silicon alloy layer |
| JP2548957B2 (ja) * | 1987-11-05 | 1996-10-30 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| JPH0430516A (ja) * | 1990-05-28 | 1992-02-03 | Canon Inc | 半導体装置及びその製造方法 |
| DE69127347T2 (de) * | 1990-11-29 | 1998-02-05 | At & T Corp | Verfahren zur Herstellung eines Kontakts für integrierte Schaltungen |
| US5739579A (en) * | 1992-06-29 | 1998-04-14 | Intel Corporation | Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections |
| KR0138305B1 (ko) * | 1994-11-30 | 1998-06-01 | 김광호 | 반도체소자 배선형성방법 |
| US5744376A (en) * | 1996-04-08 | 1998-04-28 | Chartered Semiconductor Manufacturing Pte, Ltd | Method of manufacturing copper interconnect with top barrier layer |
| US5814557A (en) * | 1996-05-20 | 1998-09-29 | Motorola, Inc. | Method of forming an interconnect structure |
| KR100250744B1 (ko) * | 1996-06-21 | 2000-05-01 | 김영환 | 반도체 소자의 폴리사이드층 형성 방법 |
| US5989623A (en) * | 1997-08-19 | 1999-11-23 | Applied Materials, Inc. | Dual damascene metallization |
-
1998
- 1998-03-31 US US09/052,608 patent/US6025264A/en not_active Expired - Lifetime
- 1998-09-14 GB GB9819997A patent/GB2341484B/en not_active Expired - Fee Related
- 1998-09-24 JP JP27038298A patent/JP3184159B2/ja not_active Expired - Fee Related
- 1998-09-25 FR FR9812017A patent/FR2774809B1/fr not_active Expired - Fee Related
- 1998-09-28 DE DE19844451A patent/DE19844451A1/de not_active Ceased
- 1998-09-28 NL NL1010203A patent/NL1010203C2/nl active Search and Examination
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992020099A1 (fr) * | 1991-05-02 | 1992-11-12 | Mitel Corporation | Stabilisation de l'interface entre l'aluminium et le nitrure de titane |
| US5466971A (en) * | 1992-07-08 | 1995-11-14 | Seiko Epson Corporation | Semiconductor device having a multilayer interconnection layer |
| EP0799903A2 (fr) * | 1996-04-05 | 1997-10-08 | Applied Materials, Inc. | Méthodes de pulvérisation d'un métal sur un substrat et dispositif de traitement de semiconducteurs |
| WO1998019330A1 (fr) * | 1996-10-29 | 1998-05-07 | Micron Technology, Inc. | Region dopee d'arret de diffusion du silicium |
Non-Patent Citations (2)
| Title |
|---|
| "COPPER MULTILEVEL INTERCONNECTIONS", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 33, no. 11, 1 April 1991 (1991-04-01), pages 299/300, XP000110405 * |
| PRICE D T ET AL: "Damascene copper interconnects with polymer ILDs", THIN SOLID FILMS, vol. 308-309, no. 1-4, 31 October 1997 (1997-10-31), pages 523-528, XP004110329 * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2341484B (en) | 2000-12-06 |
| US6025264A (en) | 2000-02-15 |
| GB2341484A (en) | 2000-03-15 |
| JPH11260917A (ja) | 1999-09-24 |
| NL1010203C2 (nl) | 2000-03-30 |
| JP3184159B2 (ja) | 2001-07-09 |
| GB9819997D0 (en) | 1998-11-04 |
| DE19844451A1 (de) | 1999-08-26 |
| FR2774809B1 (fr) | 2002-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2774809A1 (fr) | Structure de couches barriere comportant deux couches et procede de fabrication | |
| EP0351001B1 (fr) | Procédé pour fabriquer un dispositif semi-conducteur ayant au moins un niveau de prise de contact à travers des ouvertures de contact de petites dimensions | |
| EP0002165B1 (fr) | Procédé de fabrication d'une structure de conducteurs et application aux transistors à effet de champ | |
| FR2901406A1 (fr) | Processus d'amelioration de la formation d'un couvercle de ligne en cuivre | |
| US6624516B2 (en) | Structure for connecting interconnect lines with interposed layer including metal layers and metallic compound layer | |
| FR2860920A1 (fr) | Procede de realisation de connexions conductrices de circuits integres, et circuit integre mettant en oeuvre des telles connexions | |
| WO2011114989A1 (fr) | Procédé de formation d'un film mince | |
| US7867897B2 (en) | Low leakage metal-containing cap process using oxidation | |
| TWI232523B (en) | Damascene process and structure thereof | |
| KR20010021437A (ko) | 금속배선 구조, 반도체 장치 및 반도체 장치의 제조방법 | |
| EP1480266A2 (fr) | Procédé de réalisation d'un circuit électronique intégré comprenant des composants superposés et circuit électronique intégré ainsi obtenu | |
| KR100331906B1 (ko) | 반도체 장치의 제조 방법 | |
| FR2803438A1 (fr) | Procede de realisation d'une structure d'interconnexions comprenant une isolation electrique incluant des cavites d'air ou de vide | |
| FR2575332A1 (fr) | Dispositif semi-conducteur ayant une couche metallisee de plusieurs epaisseurs et procede pour sa fabrication | |
| JP2005347510A (ja) | 半導体装置及びその製造方法 | |
| FR2774811A1 (fr) | Procede de formation de lignes conductrices sur des circuits integres | |
| JP3816091B1 (ja) | 半導体装置及びその製造方法 | |
| TW529065B (en) | Semiconductor device and method for manufacturing the same | |
| FR2763424A1 (fr) | Processus de damasquinage double | |
| US6674171B2 (en) | Semiconductor device with a low resistance wiring | |
| JP2000208517A (ja) | 半導体装置の製造方法 | |
| FR2789803A1 (fr) | Procede de realisation d'une connexion metallique verticale dans un circuit integre | |
| JP2819869B2 (ja) | 半導体装置の製造方法 | |
| JP2008277531A (ja) | 半導体装置の製造方法および半導体装置 | |
| WO2015147620A1 (fr) | Procédé de métallisation en cuivre destiné à la fabrication d'un circuit intégré en utilisant la technologie wafer level packaging 3d |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20150529 |