FR2575332A1 - Dispositif semi-conducteur ayant une couche metallisee de plusieurs epaisseurs et procede pour sa fabrication - Google Patents
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Abstract
CE DISPOSITIF SEMI-CONDUCTEUR A UNE MINCE COUCHE METALLIQUE STRUCTUREE SUR UNE PORTION DU CIRCUIT AYANT UNE STRUCTURE METALLIQUE COMPLEXE ET UNE COUCHE METALLIQUE STRUCTUREE EPAISSE SUR UNE PORTION DE PUISSANCE AYANT UNE STRUCTURE METALLIQUE RELATIVEMENT SIMPLE. SELON UNE REALISATION, ON DEPOSE TROIS COUCHES DE METAL 8, 10, 12 SUR LE DISPOSITIF SEMICONDUCTEUR ET ON EFFECTUE ENSUITE DEUX STADES DE GRAVURE POUR OBTENIR LES DEUX STRUCTURES DE METALLISATION; UNE DEUXIEME REALISATION, QUI CONVIENT POUR UNE METALLISATION PLUS EPAISSE, COMPORTE UN PREMIER DEPOT D'UNE COUCHE METALLIQUE, SUIVI PAR UN STADE DE GRAVURE, ET ENSUITE UN AUTRE DEPOT DES DEUX COUCHES METALLIQUES SUIVI PAR UN STADE DE GRAVURE CORRESPONDANT.
Description
Dispositif semiconducteur ayant une couche métallisée
de plusieurs épaisseurs et procédé pour sa fabrication.
La présente invention concerne de façon générale des dispo-
sitifs semiconducteurs ayant différentes épaisseurs de métallisation sur différentes portions de la surface du dispositif; elle concerne plus particulièrement des circuits intégrés semiconducteurs ayant une mince couche métallique structurée sur une portion d'un circuit ayant une structure métallique complexe et une couche métallique structurée épaisse sur une portion du circuit ayant une' structure
métallique relativement simple.
Dans le passé, on fabriquait généralement les dispositifs semiconducteurs et les circuits intégrés avec une structure d'interconnexion métallique d'une seule épaisseur pour
relier électriquement tous les composants dans le substrat.
Toutefois, de nombreux circuits intégrés combinent un circuit de commande et des dispositifs de puissance sur le même substrat. Comme les dimensions des composants ont diminué et que les demandes de transport de courant sur les dispositifs de puissance ont considérablement augmenté avec les progrès de la technique, il est devenu extrêmement souhaitable d'utiliser au moins deux épaisseurs de métal dans de tels circuits. Une couche relativement mince de métal est déposée sur la portion complexe du circuit, par exemple le circuit de commande. Cette couche métallique relativement mince facilite la structuration en lignes relativement fines nécessaire pour maintenir une densité élevée dans la portion de basse puissance du circuit intégré. Une couche métallique sensiblement plus épaisse est déposée et structurée sur la sortie de
puissance ou la portion de courant élevé du circuit intégré.
Ici, il est moins nécessaire que les lignes soient très fines, mais il est nécessaire de minimiser les pertes de tension intérieures, qui gaspillent du courant et perturbent
sa distribution à l'intérieur du dispositif de puissance.
Dans le passé, une telle métallisation à deux épaisseurs était réalisée par une séquences de stades de dépôt et de stades de structuration. Tout d'abord, une mince couche
métallique est déposée et structurée pour former les intercon-
connexions sur tout le circuit. Ensuite, une couche isolante, de façon caractéristique une couche d'oxyde déposée par vapeur chimique, est déposée sur la première couche métallique et est structurée pour exposer les portions de la structure métallique de la première couche qui nécessitent d'être en contact avec la couche plus épaisse. Ensuite, la couche métallique plus épaisse est déposée et structurée pour
ne la laisser subsister que dans les régions désirées.
Ainsi, on utilisait un total de trois stades de dépôt
et de trois stades de structuration pour obtenir une métalli-
sation à deux épaisseurs. Un tel procédé est coûteux et en plus il soulève d'autres problèmes, par exemple la résistance mécanique des portions métalliques épaisses
sur l'oxyde déposé....
Il existe donc un besoin pour une meilleure structure et un meilleur procédé afin de procurer au moins deux
épaisseurs de métallisation différentes dans deux ou plu-
sieurs portions différentes d'un dispositif semiconducteur ou d'un circuit intégré, sans entraîner le coût relativement
élevé ou les mauvaises caractéristiques des systèmes connus.
257?332
C'est le but de la présente invention de procurer des couches métalliques structurées d'au moins deux épaisseurs différentes sur le même substrat semiconducteur, à un co t relativement faible et sans problèmes d'adhérence
notables.
C'est un but de la présente invention de procurer des couches métalliques structurées d'au moins deux épaisseurs différentes sur la même puce semiconductrice sans utiliser un dépôt isolant dans la structure et dans le procédé
pour former les couches métalliques structurées.
C'est un autre but de la présente invention de réduire le nombre d'opérations nécessaires pour procurer des couches métalliques structurées d'au moins deux épaisseurs différentes
sur un seul substrat semiconducteur.
C'est un autre but de la présente invention de réduire le nombre de stades de dépôt de métal nécessaires pour obtenir les couches métalliques structurées d'au moins deux épaisseurs différentes dans un seul circuit intégré semiconducteur. C'est enfin un autre but de cette invention de procurer
une structure et un procédé pour obtenir des couches métalli-
ques structurées d'au moins deux épaisseurs différentes sur un seul substrat semiconducteur en utilisant seulement
un seul stade de dépôt du métal.
Les buts de l'invention sont atteints par une structure de métallisation d'un dispositif semiconducteur, caractérisée en ce qu'elle comporte trois couches de métal, une première structure de métallisation comportant toutes les trois couches et une deuxième structure de métallisation ne
comportant qu'une seule des trois couches de métal.
Selon cette invention, on procure une métallisation à trois couches avec au moins la couche médiane de ces trois couches ayant une composition différente des deux autres pour empêcher l'attaque de la couche inférieure lorsque
la couche supérieure est structurée par gravure chimique.
Selon une réalisation préférée de cette invention, trois couches métalliques sont produites en une seule séquence de dépôt, et un premier masque est utilisé pour structurer les portions métalliques épaisses par gravure à travers les deux couches métalliques supérieures. Un deuxième masque est ensuite utilisé pour procurer de minces portions métalliques par structuration de la couche métallique inférieure. Selon une autre réalisation préférée de cette invention, il est procuré une structure comportant trois couches métalliques par dépôt et gravure d'une première couche
métallique pour former une première structure de métallisa-
tion comportant une couche relativement mince. Deux couches métalliques additionnelles sont ensuite déposées sur la première couche et masquées et gravées pour former une
deuxième structure métallique comportant une couche métalli-
que relativement épaisse. La couche métallique intermédiaire empêche l'attaque chimique de la couche inférieure lors
de la structuration de la couche supérieure.
L'invention sera mieux comprise à la lecture de la descrip-
tion détaillée, donnée ci-après à titre d'exemple seulement, de plusieurs réalisations préférées, en liaison avec le dessin joint, sur lequel: - les figures 1 à 3 sont des vues en coupe transversale d'un circuit intégré métallisé selon une première séquence d'opérations préférée; et - les figures 4 à 6 sont des vues en coupe transversale d'un circuit intégré métallisé selon une deuxième séquence d'opérations préférée On se reporte maintenant à la figure 1, qui est une vue latérale en coupe d'un substrat semiconducteur 1. Dans cette figure, le substrat semiconducteur comporte un circuit intégré comprenant des régions de caisson isolées du type N- 2 et 4 séparées par une région du type P+ 3. On a employé divers stades d'introduction de dopants bien connus dans la technique pour introduire des régions dopées additionnelles dans la surface supérieure du substrat 1 dans les caissons isolés 2 et 4. Dans cet exemple, le caisson 4 contient divers circuits de commande (circuits meneurs) MOS à bas niveau, tandis que le caisson 2 contient un dispositif semiconducteur MOS de puissance. Une telle division entre un circuit de bas niveau, qui nécessite de façon souhaitable une structure métallique dense, et un circuit de puissance, qui exige une plus forte capacité de transport de courant dans le métal, est courante dans les circuits intégrés actuels. Une structure métallique à géométrie très fine est nécessaire pour économiser de l'espace dans la portion de bas niveau du circuit, tandis que le métal sur la ou les portions de puissance du circuit intégré doit être
relativement épais afin de transporter les courants néces-
saires. Ainsi, la métallisation du dispositif semiconducteur est de façon souhaitable plus épaisse sur la portion de puissance du circuit intégré que sur la portion de bas niveau, o une couche de métallisation plus mince facilite
la structuration de géométrie plus fine.
La figure 1 montre le dispositif semiconducteur après le premier des trois stades dans un procédé pour produire une métallisation à plusieurs épaisseurs selon la présente invention. Une première couche 8 de métal déposé est de façon souhaitable un film contenant de l'aluminium qui est en contact avec les divers dispositifs constituant le circuit intégré considéré. L'épaisseur de cette couche est de préférence comprise entre 0, 5 et 1,0 micromètre,
et la couche d'aluminium 8 peut contenir de petites quan-
tités d'autres éléments, tels que du silicium et du cuivre, afin de réduire les réactions avec les dispositifs du
substrat semiconducteur et afin de retarder l'électro-
migration. Ensuite, une couche 10 de titane métal ayant une épaisseur comprise entre 0,1 et 0,2 micromètre est déposée sur la première couche contenant de l'aluminium 8. Enfin, un film contenant de l'aluminium relativement
épais 12 est déposé sur les deux premières couches métalli-
ques. Dans cet exemple, le film d'aluminium 12 a environ 3 micromètres d'épaisseur, mais il peut être plus épais ou plus mince en fonction des spécifications de transport de courant. La couche métallique 12 contenant de l'aluminium peut également contenir de petits pourcentages d'autres éléments, tels que du cuivre et du silicium, pour les raisons mentionnées ci-dessus. La couche d'oxyde 6 se
trouve sous la couche métallique 8.
On se reporte maintenant à la figure 2: on y voit le
circuit intégré après un stade de gravure défini par photo-
lithographie, qui enlève toute la couche contenant de l'aluminium 12 sur les portions de bas niveau du circuit 4 et des portions sélectionnées sur la portion de puissance du circuit 2, laissant les régions métalliques à structure épaisse 12a. En sélectionnant une gravure qui n'attaque que lentement la couche contenant l'aluminium 12 afin d'exposer la couche contenant l'aluminium 8 pour le stade
de structuration nécessaire pour former la structure métalli-
que à géométrie fine, le film de titane 10 non recouvert par des régions métalliques d'aluminium 12A est éliminé
par un réactif qui n'attaque pas de façon notable l'alumi-
nium. On se reporte maintenant à la figure 3; on a utilisé un stade de gravure défini par photo-lithographie pour graver la couche contenant l'aluminium 8 selon la structure de géométrie relativement fine 14 sur le circuit à bas niveau 4. Ainsi, le dispositif semiconducteur constitué par le circuit intégré terminé comporte trois couches
métalliques structurées pour former une structure de métalli-
sation relativement épaisse sur la portion de puissance du circuit et une seule couche métallique comportant une structure à géométrie relativement fine dans la couche métallisée relativement mince sur la portion de basse puissance du circuit intégré. On doit noter que, bien qu'on ait utilisé de l'aluminium ou des alliages d'aluminium et du titane dans l'exemple précédent, on peut employer toute combinaison de couches métalliques qui présentent les différences de résistance de l'exemple précité à
des agents d'attaque appropriés.
La structure et le procédé représentés sur les figures i à 3 sont très simples, car toutes les trois couches métalliques peuvent être déposées en une seule séquence
de dépôt de métal et seuls deux stades d'attaque de structura-
tion sont nécessaires. La principale limitation de cette réalisation est que des décrochements relativement importants peuvent exister après gravure de la couche supérieure 12 de métallisation. Ensuite, lorsque le photorésist est appliqué pour former la structure dans la couche inférieure 8 de la métallisation, des ruptures peuvent apparaître au niveau des décrochements relativement importants, et une attaque non désirée de la structure métallique sur le dispositif de puissance peut avoir lieu. Ainsi, dans le cas o la couche supérieure de métallisation 12 est très épaisse,on préfère une autre réalisation de la présente invention, à savoir celle représentée sur les figures
4 à 6.
En se reportant maintenant à la figure 4, on voit qu'une première couche relativement mince 16 d'aluminium ou d'alliage d'aluminium a été déposée sur la pastille toute entière et structurée et gravée pour former les structures de métallisation à la fois sur la portion de puissance et sur la portion à bas niveau du circuit intégré. Après ce stade de structuration, une mince couche de titane 18 et une couche relativement épaisse 20 d'aluminium ou d'alliage d'aluminium sont déposées comme on le voit sur la figure 5. La couche supérieure 20 a été structurée pour l'enlever complètement sur la portion à bas niveau 4 du circuit intégré et pour former la structure conductrice désirée sur le dispositif de puissance 2. Comme dans la première réalisation préférée, la couche de titane empêche
l'agent chimique d'attaque d'attaquer la structure sous-
jacente dans la couche 16. Le titane est ensuite enlevé par un agent chimique d'attaque qui n'attaque que lentement l'aluminium afin d'obtenir la structure terminée de la figure 6. La deuxième réalisation préférée a ainsi segmenté la séquence de métallisation de la première réalisation préférée. Bien que l'invention ait été particulièrement représentée
et décrite en se reportant à certaines réalisations préfé-
rées, il est bien entendu que l'on peut y apporter divers changements dans la forme et dans les détails sans s'écarter
de l'esprit et de la portée de l'invention.
Claims (10)
1. Structure de métallisation d'un dispositif semiconducteur, caractérisée en ce qu'elle comporte trois couches de métal (8, 10, 12; 16, 18! 20), une première structure de métalli- sation comprenant les trois couches (8, 10, 12;16, 18, ) et une deuxième structure de métallisation ne comprenant
qu'une seule (8! 16) de ces trois couches métalliques.
2. Structure de métallisation selon la revendication 1, caractérisée en ce que les trois couches de métal comprennent deux couches contenant de l'aluminium (8, 12;16, 20) séparées
par une troisième couche (10; 18) contenant du titane.
3; Structure de métallisation selon la revendication 2, caractérisée en ce que l'une (12, 20) des deux couches contenant de l'aluminium est sensiblement plus épaisse
que l'autre (8; 16) des deux couches contenant de l'aluminium.
4. Structure de métallisation selon la revendication l,carac-
térisée en ce que la deuxième structure de métallisation comporte une géométrie plus fine que la première structure
de métallisation.
5. Structure de métallisation selon la revendication 1, caractérisée en ce que la deuxième structure de métallisation se raccorde à un circuit à bas niveau et que la première
structure de métallisation se raccorde à au moins un dispo-
sitif de puissance.
6. Dispositif semiconducteur avec une structure de métalli-
sation d'interconnexion, caractérisée en ce que cette structure de métallisation d'interconnexion comporte trois couches métalliques superposées (8, 10, 12; 16, 18, 20), au moins la couche médiane (10; 18) ayant une composition
différente des deux autres (8, 12; 16, 20).
7. Procédé pour procurer au moins deux épaisseurs de miétalli-
sation structurée sur un seul dispositif semiconducteur, caractérisé en ce qu'on dépose trois couches de métallisation sur le dispositif, qu'on grave seulement l'une de ces couches pour former une première structure métallique et qu'on grave toutes les trois couches pour former une
deuxième structure métallique.
8. Procédé selon la revendication 7, caractérisé en ce que le dépôt des trois couches de métallisation consiste à déposer deux couches contenant de l'aluminium séparées
par une couche contenant du titane.
9. Procédé selon la revendication 7, caractérisé en ce que,dans l'ordre, on dépose les trois couches de métal, on attaque deux de ces couches pour former la deuxième structure métallique et qu'on attaque la troisième couche
métallique pour former la première structure métallique.
10. Procédé selon la revendication 7, caractérisé en ce que, dans l'ordre, on dépose l'une des trois couches de métal, on attaque cette couche pour former la première structure métallique et on dépose les deux autres des
trois couches de métal.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8424139A IT1213261B (it) | 1984-12-20 | 1984-12-20 | Dispositivo a semiconduttore con metallizzazione a piu' spessori eprocedimento per la sua fabbricazione. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2575332A1 true FR2575332A1 (fr) | 1986-06-27 |
| FR2575332B1 FR2575332B1 (fr) | 1996-05-24 |
Family
ID=11212175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8518793A Expired - Lifetime FR2575332B1 (fr) | 1984-12-20 | 1985-12-18 | Dispositif semi-conducteur ayant une couche metallisee de plusieurs epaisseurs et procede pour sa fabrication |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4718977A (fr) |
| JP (1) | JPS61152042A (fr) |
| DE (1) | DE3544539C2 (fr) |
| FR (1) | FR2575332B1 (fr) |
| GB (1) | GB2168846B (fr) |
| IT (1) | IT1213261B (fr) |
| NL (1) | NL193808C (fr) |
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