NL8503486A - Halfgeleiderinrichting voorzien van een metallisering via een veelheid van laagdikten, en een werkwijze ter vervaardiging ervan. - Google Patents
Halfgeleiderinrichting voorzien van een metallisering via een veelheid van laagdikten, en een werkwijze ter vervaardiging ervan. Download PDFInfo
- Publication number
- NL8503486A NL8503486A NL8503486A NL8503486A NL8503486A NL 8503486 A NL8503486 A NL 8503486A NL 8503486 A NL8503486 A NL 8503486A NL 8503486 A NL8503486 A NL 8503486A NL 8503486 A NL8503486 A NL 8503486A
- Authority
- NL
- Netherlands
- Prior art keywords
- metal
- metallization
- layers
- layer
- pattern
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
» Ξ 3099-30 Ned.M/LdB „ ,
1 Ρ & C
Korte aanduiding: Halfgeleiderinrichting voorzien van een metallisering via een veelheid van laagdikten, en een werkwijze ter vervaardiging ervan.
5 De uitvinding heeft in het algemeen betrekking op een halfgeleiderinrichting met verschillende metalliseringslaagdikten op verschillende gedeelten van het oppervlak van de inrichting, en meer in het bijzonder op halfgeleider geïntegreerde schakelingen, die een dun, in de vorm van een patroon uitgevoerd metaal over een deel van een circuit bezitten, 10 dat een complex metaalpatroon heeft, en een dik, in de vorm van een patroon uitgevoerd metaal over een deel van het circuit bezitten, dat een relatief eenvoudig metaalpatroon heeft.
In het verleden zijn halfgeleiderinrichtingen en geïntegreerde schakelingen in het algemeen gemaakt met een uit een enkelvoudige 15 laagdikte bestaand . metalen tussenverbindingspatroon om alle componenten in het substraat electrisch te koppelen. Vele geïntegreerde schakelingen combineren echter de stuurschakeling en de vermogensinrichtingen op het zelfde substraat. Aangezien de afmetingen van de componenten gekrompen zijn en de stroom voerende behoefte bij de vermogensinrichtingen geësca-20 leerd zijn met grote sprongen vooruit in de stand der techniek, is het uiterst wenselijk geworden gebruik te maken van tenminste twee laagdikten van metaal in dergelijke schakelingen. Een relatief dunne laag metaal wordt gedeponeerd over het complexe gedeelte van het circuit, zoals de stuurschakeling. Het relatief dunne metaal vergemakkelijkt het patroon 25 vormen in de relatief fijne lijntjes vereist om een hoge dichtheid te handhaven in het lage vermogensgedeelte van de geïntegreerde schakeling. Een in hoofdzaak dikker metaal wordt gedeponeerd en in de vorm van een patroon uitgevoerd over de vermogensuitgang als het hoge stroom voerende gedeelte van de geïntegreerde schakeling. Daar is minder behoefte 30 aan zeer fijne lijnen, maar een behoorlijke vraag naar het verminderen van de inwendige spanningsdalingen, die vermogen verspillen en de stroom-distributie binnen de vermogensinrichting verstoren.
In het verleden is een dergelijk metalliseringsschema voor een tweeledige dikte geïmplenteerd door een opeenvolging van deponerings-35 handelingen en patroonvormende stappen. In de eerste plaats wordt een dunne laag metaal gedeponeerd en van een patroon voorzien ter vorming van de onderlinge verbindingen over het geheel van de schakeling.
Vervolgens wordt een isolatielaag, in een typerend geval een chemisch als damp gedeponeerd oxyde, neergeslagen over de eerste metaallaag en 40 van een patroon voorzien teneinde die gedeelten van de eerste metaal- 'i', *-JB x JC9 7 ** -¾ A* ' : 'Λ Λ ( - 2 - patroonlaag bloot te stellen, die in kontakt gebracht moeten worden met de dikkere laag. Vervolgens wordt de dikkere metaallaag gedeponeerd en van een patroon voorzien, waarbij dit enkel achterblijft in de gewenste gebiedjes. Aldus wordt gebruik gemaakt van een totaal van drie 5 deponeringsstappen en drie patroon vormende stappen ter verkrijging van een metalliseringsschema met tweeledige dikte. Een dergelijk schema is duur, en leidt daarenboven tot andere problemen, zoals de mechanische sterkte van de uit dik metaal bestaande gedeelten ten opzichte van het gedeponeerde oxyde.
10 Aldus heeft er behoefte bestaan aan een betere structuur en werkwijze geschikt voor het verkrijgen van tenminste twee verschillende metalliseringslaagdikten in twee of meer verschillende gedeelten van een halfgeleiderinrichting of geïntegreerde schakeling zonder de relatief hoge kosten of het slechte gedrag van bekende systemen met zich mee 15 te brengen.
De onderhavige uitvinding stelt zich tot taak het verschaffen van met een patroon uitgeruste metalen lagen van tenminste twee verschillende dikten op het zelfde halfgeleidersubstraat met relatief lage kosten en zonder aanzienlijke aanhechtingproblemen.
20 Binnen deze taak stelt de uitvinding zich ten doel het verschaffen van met een patroon uitgeruste metaallagen met tenminste twee verschillende dikten op het zelfde halfgeleiderplaatje zonder het gebruik van een gedeponeerde isolator in de structuur; en werkwijze voor het vormen van de met een patroon uitgeruste metaallaag.
25 Een ander oogmerk van de uitvinding is het verminderen van het aantal bewerkingsstappen vereist voor het verschaffen van de met een patroon uitgeruste metaallagen van tenminste twee verschillende dikten op een enkelvoudig halfgeleidersubstraat.
Een verder oogmerk van de uitvinding is het verminderen van 30 het aantal metaal deponeringsstappen vereist voor het verschaffen van met een patroon uitgeruste metaallagen van tenminste twee verschillende dikten in een enkelvoudige halfgeleider geïntegreerde schakeling.
Nog weer een ander oogmerk van de uitvinding is het verschaffen van een structuur en werkwijze voor het leveren van met een patroon 35 uitgeruste metaallagen van tenminste twee verschillende dikten op een enkelvoudig halfgeleidersubstraat door het gebruik van slechts een enkelvoudige metaaldeponeringsstap.
Deze taak en oogmerk van de uitvinding worden volvoerd met een metalleringspatroon voor een halfgeleiderinrichting, gekenmerkt 40 door drie lagen metaal, een eerste metalliseringspatroon bevattende alle a £ Λ T i Φ & ij 0 ‘0 υ *"$ ^ - 3 - drie de lagen en een tweede metalliseringspatroon dat slechts één van de drie metaallagen bevat.
Volgens de uitvinding gaat men uit van een drie lagen metallisering, waarbij tenminste de middelste laag een andere samen-5 stelling heeft dan de andere twee om etsing te voorkomen van de bodemlaag, wanneer de bovenlaag voorzien wordt van een patroon door chemisch etsen.
In overeenstemming met een voorkeursuitvoeringsvorm van de uitvinding, worden drie metalen lagen opgebracht in een enkele depo-10 neringsvolgorde, en wordt een eerste masker gebruikt om de dikke metaal-gedeelten van een patroon te voorzien door te etsen door de bovenste twee metaal-lagen. Het tweede masker wordt vervolgens gebruikt om dunne metaalgedeelten te verschaffen door de onderste metaallaag van een patroon te voorzien.
15 Volgens een andere voorkeursuitvoeringsvorm van de uitvinding wordt een structuur bevattende driemetaallagen verkregen door deponering en etsen van een eerste metaallaag onder vorming van een eerste metalli-seringspatroon, bevattende een relatief dunne laag.
Twee aanvullende metaallagen worden dan gedeponeerd op de 20 eerste laag en gemaskeerd en geëtst onder vorming van een tweede metaal-patroon bevattende een relatief dikke metaallaag. De tussengelegen metaallaag voorkomt chemische aantasting van de onderste laag terwijl het patroon gevormd wordt in de bovenste laag.
De uitvinding zal hieronder aan de hand van enige in de figuren 25 der bijgaande tekeningen weergegeven uitvoeringsvoorbeelden nader worden toegelicht.
Figuren 1-3 tonen doorsneden van een gemetalliseerde geïntegreerde schakeling volgens een eerste voorkeurswerkwijze van de onderhavige uitvinding; en 30 Figuren 4-6 bevatten doorsneden van een gemetalliseerde geïntegreerde schakeling volgens een tweede voorkeurswerkwijze van deze uitvinding.
Onder verwijzing thans naar fig. 1 wordt daarin weergegeven een doorsnede van een halfgeleidersubstraat 1. In deze illustratie bevat 35 het halfgeleidersubstraat een geïntegreerde schakeling bevattende geïsoleerde N- type kuipgebiedjes 2 en 4, gescheiden door een P+ type gebiedje 3 . Diverse doteermiddel introductiestappen, algemeen bekend in de techniek, zijn toegepast voor het invoeren van aanvullende gedoteerde gebieden in het bovenoppervlak van het substraat 1 in 40 geïsoleerde kuipen 2 en 4. In dit voorbeeld bevat het kuipgebiedje 4 ***« -*« · *· f ΐ* j - 34- diver se laagniveau MOS (metaaloxyde halfgeleider) aandrijfschakeling, terwijl het kuipgebiedje 2 een vermogens MOS halfgeleider inrichting bevat. Een dergelijke verdeling tussen laagniveauschakeling, die op gewenste wijze een dicht metalliseringspatroon met zich mee brengt, en een vermogensschakeling, die meer stroom voerende capaciteit in het metaal vereist, is een gemeenplaats in hedendaagse geïntegreerde schakelingen. Een zeer fijn geometrie metaalpatroon is vereist om ruimte te besparen in het laagniveaugedeelte van de schakeling, terwijl het metaal over het vermogensgedeelte of gedeelten van de geïntegreerde schakeling relatief dik moet zijn teneinde de vereiste stromen te voeren. Aldus is de metallisering van de halfgeleiderinrichting op gewenste wijze dikker over het vermogensgedeelte van de geïntegreerde schakeling dan over het laagniveaugedeelte, waar een dunnere metalliseringslaag het patroon-vormen van de fijnere geometrieën vergemakkelijkt.
Fig. 1 toont de halfgeleiderinrichting na de eerste van de drie bewerkingsstappen in een werkwijze voor het produceren van een metallisering met veel laagdikten in overeenstemming met de onderhavige uitvinding. De eerste laag 8 van gedeponeerde metallisering is op gewenste wijze een aluminium bevattende film, die kon takt maakt met de verschillend inrichtingen bevattende de als voorbeeld genomen geïntegreerde schakeling. De dikte van deze laag ligt bij voorkeur in het bereik van 0,5 - 1,0 yitm, en de aluminium laag 8 kan kleine hoeveelheden omvatten van andere elementen, zoals silicium en koper, ter vermindering van reacties met de halfgeleidersubstraatinrichtingen en om electro-migratie te vertragen. Vervolgens wordt een laag 10 van titaanmetaal met een dikte in het bereik van 0,1 - 0,2 ƒ m gedeponeerd over de eerste aluminium bevattende laag 8. Tenslotte wordt een relatief dikke aluminium bevattende film 12 gedeponeerd over de eerste twee metaallagen. In dit voorbeeld heeft de aluminium film 12 een dikte van ca. 3 JJ, m, maar zou dikker kunnen zijn of dunner, afhankelijk van de stroom voerende vereisten. Opnieuw geldt dat de aluminium bevattende metaallaag 12 ook kleine percentages kan bevatten van andere elementen, zoals koper of silicium, om de hierboven genoemde redenen. De oxydelaag 6 bevindt zich onder de metaallaag 8.
Onder verwijzing thans naar fig. 2 wordt daarin de geïntegreerde schakeling getoond na een fotolithografisch bepaalde etsingsstap, die de gehele aluminium bevattende laag 12 verwijderde over de laagniveau-gedeelten van de schakeling 4, en geselecteerde gedeelten over het vermogensgedeelte van de schakeling 2, waarbij de dikke van een patroon voorziene metaalgebiedjes 12a overblijven. Door een etsing te selecteren, ^ -* A =* ί J *-Λ 1 O JS\ t;/ -J zj j1 Q ij - 4 - die de aluminium bevattende laag 12 slechts langzaam aantast, teneinde de aluminium bevattende laag 8 toegankelijk te maken voor de patroon vormende stap, noodzakelijk om het fijne geometrie metalli-seringspatroon te vormen, wordt de niet door aluminium me taalgebied j es 5 12a bedekte titaanfilm 10 weggeetst door een reactiemiddel, dat niet in belangrijke mate aluminium aantast.
Onder verwijzing thans naar fig. 3 is een fotolithografisch helpende etsingsstap gebruikt om de aluminium bevattende laag 8 te etsen tot het relatief fijne geometriepatroon 14 over de laagniveau-10 schakeling 4. Aldus bevat de kant en klare geïntegreerde schakeling- halfgeleiderinrichting drie metaallagen, waarop een patroon is aangebracht ter vorming van een relatief dik metalliseringspatroon over het vermogensgedeelte van het circuit, en een enkelvoudige metalen laag, bevattende een relatief fijn geometriepatroon.in de relatief dunne 15 metallisering over het laagniveaugedeelte van de geïntegreerde schakeling. Merk op dat ofschoon aluminium of aluminiumlegeringen en titaan gebruikt zijn in het hier voorafgaande voorbeeld, elke combinatie van metaallagen die verschillende weerstand hebben tegen geschikte etsmiddelen, kan worden toegepast.
20 De structuur en het proces weergegeven in fig. 1 - 3 is zeer eenvoudig, aangezien alle drie metaallagen kunnen worden gedeponeerd in een enkele metaal deponeringsvolgorde, en slechts twee patroonvormende etsingsstappen vereist zijn. De hoofdbeperking van deze uitvoeringsvorm van de uitvinding is dat vrij grote stappen aanwezig kunnen zijn nadat 25 de toplaag 12 van de metallisering geëtst is. Vervolgens wanneer de fotoresistlaag is opgebracht ter vorming van het patroon in de bodemlaag 8 van de metallisering, kunnen breuken optreden bij de betrekkelijk grote stappen en kan een ongewenste aantasting van het metaalpatroon, aangebracht over de vermogensinrichting plaatsvinden. Dus in het geval, 30 waarin de bovenlaag van de metallisering 12 heel dik is, kan een andere voorkeursuitvoeringsvorm van de uitvinding, zoals geïllustreerd in figuren 4-6, meer van toepassing zijn.
Onder verwijzing thans naar fig. 4 is een eerste relatief dunne laag 16 van aluminium of een aluminiumlegering gedeponeerd over 35 het gehele plaatje ('wafer'), van een patroon voorzien en geëtst ter vorming van de metalliseringspatronen over zowel het vermogensgedeelte als het laagniveaugedeelte van de geïntegreerde schakeling. Na deze patroon vormende stap worden een dunne laag titaan 18 en een relatief dikke laag 20 van aluminium of een aluminiumlegering gedeponeerd, zoals 40 weergegeven door fig. 5. De bovenlaag 20 is voorzien van een patroon, v' "3 i'. i ï'1 ** ·'·> ·> 'J ~ -j • 9 - 5 - waardoor deze volledig verwijderd wordt over het laagniveaugedeelte 4 van de geïntegreerde schakeling onder vorming van het gewenste geleider-patroon over de vermogensinrichting 2. Ook hier, zoals in de eerste voorkeursuitvoeringsvorm, voorkomt de titaanlaag 18 dat het etsmiddel het onderlig-5 gende patroon in de laag 16 aantast. Het titaan wordt dan afgepeld in een etsmiddel, dat alleen langzaam het aluminium aantast om te resulteren in de eindstructuur van fig. 6. De tweede voorkeursuitvoeringsvorm heeft dus de metalliseringsvolgorde van de eerste voorkeursuitvoeringsvorm opgesplitst.
Ofschoon de uitvinding in het bijzonder weergegeven en beschre-10 ven is aan de hand van de voorkeursuitvoeringsvorm ervan, zal het duidelijk zijn voor een deskundige op dit vakgebied, dat de hiervoor genoemde en andere wijzigingen in vorm en bijzonderheden daarin kunnen worden gemaakt zonder buiten de omvang van de uitvinding te geraken.
15 20 25 30 35 40
OPA" λ a ’λ 'y y “j O
Claims (10)
1. Metalliseringspatroon voor een halfgeleiderinrichting, gekenmerkt door drie lage- metaal (8, 10, -12; 15, 18, 20), een eerste metalliseringspatroon bevattende alle drie de lagen (8, 10, 12; 16, 18, 20), en een tweede metalliseringspatroon dat slechts één (8; 16) van de drie 5 metaallagen bevat.
2. Metallisering voor halfgeleiderinrichting volgens conclusie 1, met het kenmerk, dat de drie lagen metaal twee aluminium houdende lagen (8, 12; 16, 20) bevatten, gescheiden door een derde laag (10; 18), die uit titaan bestaat,
3. Metallisering voor halfgeleiderinrichting volgens conclusie 2, met het kenmerk, dat één (12, 20) der beide aluminium houdende lagen in hoofdzaak dikker is dan de andere (8? 16) van de beide aluminium houdende lagen.
4. Metallisering voor een halfgeleiderinrichting volgens 15 conclusie 1, met het kenmerk, dat het tweede metalliseringspatroon een fijnere geometrie bevat dan het eerste metalliseringspatroon.
5. Metallisering voor een halfgeleiderinrichting volgens conclusie 1, met het kenmerk, dat het tweede metalliseringspatroon de laagniveauschakeling verbindt en het eerste metaalpatroon met tenminste 20 één vermogensinrichting verbindt.
6. Van een patroon voorziene^ onderling verbindende metallisering voor een halfgeleiderinrichting, met het kenmerk, dat de van een patroon voorziene onderling verbindende metallisering drie gesuperponeerde metaallagen (8, 10, 12; 16, 18, 20) bevat, waarbij tenminste de 25 middelste laag (10; 18) een andere samenstelling heeft dan de andere twee (8, 12; 16, 20).
7. Werkwijze voor het opbrengen van tenminste twee laagdikten van met een patroon uitgeruste metallisering op een enkele halfgeleiderinrichting, met het kenmerk, dat drie lagen metallisering gedeponeerd 30 worden op de inrichting, slechts één dezer lagen geëtst wordt onder vorming van een eerste metaalpatroon, en alle drie de lagen geëtst worden ter vorming van een tweede metaalpatroon.
8. Werkwijze volgens conclusie 7, met het kenmerk, dat de stap, waarbij drie lagen metallisering gedeponeerd worden, bestaat uit het de- 35 poneren van twee aluminium houdende lagen gescheiden door een titaan houdende laag.
9. Werkwijze volgens conclusie 7, met het kenmerk, dat voor a s* n ' . * - V W v ii Ύ ·; -* V ' - 7 - ψ Λ het deponeren van drie lagen metaal, men twee van deze lagen etst in het tweede metaalpatroon, en de derde metaallaag etst in het eerste metaalpatroon.
10. Metaal volgens conclusie 7, met het kenmerk, dat het in 5 deze volgorde heeft ondergaan de stap van het deponeren van een der drie lagen metaal, het etsen van het metaal in het eerste metaalpatroon, en het deponeren van de andere twee deze drie lagen van metaal. 10 8503433
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT2413984 | 1984-12-20 | ||
IT8424139A IT1213261B (it) | 1984-12-20 | 1984-12-20 | Dispositivo a semiconduttore con metallizzazione a piu' spessori eprocedimento per la sua fabbricazione. |
Publications (3)
Publication Number | Publication Date |
---|---|
NL8503486A true NL8503486A (nl) | 1986-07-16 |
NL193808B NL193808B (nl) | 2000-07-03 |
NL193808C NL193808C (nl) | 2000-11-06 |
Family
ID=11212175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
NL8503486A NL193808C (nl) | 1984-12-20 | 1985-12-18 | Metalliseringspatroon voor een halfgeleiderinrichting, en werkwijze voor het vervaardigen daarvan. |
Country Status (7)
Country | Link |
---|---|
US (1) | US4718977A (nl) |
JP (1) | JPS61152042A (nl) |
DE (1) | DE3544539C2 (nl) |
FR (1) | FR2575332B1 (nl) |
GB (1) | GB2168846B (nl) |
IT (1) | IT1213261B (nl) |
NL (1) | NL193808C (nl) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4924287A (en) * | 1985-01-20 | 1990-05-08 | Avner Pdahtzur | Personalizable CMOS gate array device and technique |
IL82113A (en) * | 1987-04-05 | 1992-08-18 | Zvi Orbach | Fabrication of customized integrated circuits |
GB2206540B (en) * | 1987-06-30 | 1991-03-27 | British Aerospace | Aperture forming method |
JPH0290651A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体集積回路 |
FR2713397B1 (fr) * | 1993-12-03 | 1996-02-16 | Sgs Thomson Microelectronics | Procédé de formation de couches métalliques minces et épaisses. |
DE19521006C2 (de) | 1994-06-08 | 2000-02-17 | Hyundai Electronics Ind | Halbleiterbauelement und Verfahren zu seiner Herstellung |
TW318261B (nl) * | 1995-09-21 | 1997-10-21 | Handotai Energy Kenkyusho Kk | |
JP4179483B2 (ja) | 1996-02-13 | 2008-11-12 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
FR2780202A1 (fr) * | 1998-06-23 | 1999-12-24 | St Microelectronics Sa | Circuit integre a niveau de metallisation d'epaisseur variable |
TW453139B (en) * | 1998-07-13 | 2001-09-01 | Siemens Ag | Method to produce circuit-plates with coarse conductive patterns and at least one region with fine conductive patterns |
DE19912441A1 (de) * | 1999-03-19 | 2000-09-21 | Elfo Ag Sachseln Sachseln | Multi-Chip-Modul |
US6077766A (en) * | 1999-06-25 | 2000-06-20 | International Business Machines Corporation | Variable thickness pads on a substrate surface |
DE102004003538B3 (de) * | 2004-01-23 | 2005-09-08 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einer Logik- und Leistungs-Metallisierung ohne Intermetall-Dielektrikum und Verfahren zu ihrer Herstellung |
DE102004009296B4 (de) * | 2004-02-26 | 2011-01-27 | Siemens Ag | Verfahren zum Herstellen einer Anordnung eines elektrischen Bauelements |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL6706868A (nl) * | 1967-05-18 | 1968-11-19 | ||
US3700510A (en) * | 1970-03-09 | 1972-10-24 | Hughes Aircraft Co | Masking techniques for use in fabricating microelectronic components |
US4000842A (en) * | 1975-06-02 | 1977-01-04 | National Semiconductor Corporation | Copper-to-gold thermal compression gang bonding of interconnect leads to semiconductive devices |
US4017890A (en) * | 1975-10-24 | 1977-04-12 | International Business Machines Corporation | Intermetallic compound layer in thin films for improved electromigration resistance |
JPS52149990A (en) * | 1976-06-09 | 1977-12-13 | Hitachi Ltd | Production of multilayer wirings |
JPS5365088A (en) * | 1976-11-22 | 1978-06-10 | Nec Corp | Semiconductor device |
JPS53121490A (en) * | 1977-03-31 | 1978-10-23 | Toshiba Corp | Semiconductor device |
US4233337A (en) * | 1978-05-01 | 1980-11-11 | International Business Machines Corporation | Method for forming semiconductor contacts |
JPS5640260A (en) * | 1979-09-11 | 1981-04-16 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
EP0060253A1 (en) * | 1980-09-15 | 1982-09-22 | Mostek Corporation | Integrated circuit power distribution network |
JPS58137231A (ja) * | 1982-02-09 | 1983-08-15 | Nec Corp | 集積回路装置 |
WO1983003713A1 (en) * | 1982-04-12 | 1983-10-27 | Motorola Inc | OHMIC CONTACT FOR N-TYPE GaAs |
JPS58204558A (ja) * | 1982-05-25 | 1983-11-29 | Nec Corp | 配線方法 |
DE3232837A1 (de) * | 1982-09-03 | 1984-03-08 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen einer 2-ebenen-metallisierung fuer halbleiterbauelemente, insbesondere fuer leistungshalbleiterbauelemente wie thyristoren |
JPS59198734A (ja) * | 1983-04-25 | 1984-11-10 | Mitsubishi Electric Corp | 多層配線構造 |
GB8316476D0 (en) * | 1983-06-16 | 1983-07-20 | Plessey Co Plc | Producing layered structure |
-
1984
- 1984-12-20 IT IT8424139A patent/IT1213261B/it active
-
1985
- 1985-09-06 US US06/773,319 patent/US4718977A/en not_active Expired - Lifetime
- 1985-12-17 DE DE3544539A patent/DE3544539C2/de not_active Expired - Fee Related
- 1985-12-18 JP JP60286815A patent/JPS61152042A/ja active Pending
- 1985-12-18 GB GB08531175A patent/GB2168846B/en not_active Expired
- 1985-12-18 FR FR8518793A patent/FR2575332B1/fr not_active Expired - Lifetime
- 1985-12-18 NL NL8503486A patent/NL193808C/nl not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
NL193808C (nl) | 2000-11-06 |
FR2575332A1 (fr) | 1986-06-27 |
NL193808B (nl) | 2000-07-03 |
GB8531175D0 (en) | 1986-01-29 |
IT8424139A0 (it) | 1984-12-20 |
FR2575332B1 (fr) | 1996-05-24 |
GB2168846B (en) | 1988-11-30 |
GB2168846A (en) | 1986-06-25 |
US4718977A (en) | 1988-01-12 |
DE3544539A1 (de) | 1986-07-03 |
DE3544539C2 (de) | 1996-02-08 |
IT1213261B (it) | 1989-12-14 |
JPS61152042A (ja) | 1986-07-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6037248A (en) | Method of fabricating integrated circuit wiring with low RC time delay | |
NL8503486A (nl) | Halfgeleiderinrichting voorzien van een metallisering via een veelheid van laagdikten, en een werkwijze ter vervaardiging ervan. | |
US3900944A (en) | Method of contacting and connecting semiconductor devices in integrated circuits | |
US4652336A (en) | Method of producing copper platforms for integrated circuits | |
US6297160B1 (en) | Application of pure aluminum to prevent pad corrosion | |
EP0273629A2 (en) | Transition metal clad interconnect for integrated circuits | |
US6025275A (en) | Method of forming improved thick plated copper interconnect and associated auxiliary metal interconnect | |
US5641994A (en) | Multilayered A1-alloy structure for metal conductors | |
US6048445A (en) | Method of forming a metal line utilizing electroplating | |
JPH10209375A (ja) | 半導体素子の薄膜キャパシタ製造方法 | |
JPH11330231A (ja) | 金属被覆構造 | |
JP2003526904A (ja) | コンデンサ構造を有する半導体装置及びその製造方法 | |
US4495026A (en) | Method for manufacturing metallized semiconductor components | |
US6753254B2 (en) | Method for forming a metallization layer | |
US4717449A (en) | Dielectric barrier material | |
US6903917B2 (en) | Substrate-embedded capacitor, production method thereof, and circuit board | |
WO1988001102A1 (en) | Semiconductor devices having improved metallization | |
US4713682A (en) | Dielectric barrier material | |
JPS61242039A (ja) | 半導体装置 | |
US20050020059A1 (en) | Method for forming aluminum-containing interconnect | |
JPH0695516B2 (ja) | 半導体装置 | |
KR970052524A (ko) | 전기를 도전시키는 구조 및 그 제조 방법 | |
JP2002124567A (ja) | 半導体集積回路の配線構造及び配線形成方法 | |
JPH05152299A (ja) | 配線構造体 | |
JPH0587137B2 (nl) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
BA | A request for search or an international-type search has been filed | ||
BB | A search report has been drawn up | ||
BC | A request for examination has been filed | ||
V1 | Lapsed because of non-payment of the annual fee |
Effective date: 20050701 |