KR20010053894A - 반도체소자의 배리어층 형성방법 - Google Patents

반도체소자의 배리어층 형성방법 Download PDF

Info

Publication number
KR20010053894A
KR20010053894A KR1019990054448A KR19990054448A KR20010053894A KR 20010053894 A KR20010053894 A KR 20010053894A KR 1019990054448 A KR1019990054448 A KR 1019990054448A KR 19990054448 A KR19990054448 A KR 19990054448A KR 20010053894 A KR20010053894 A KR 20010053894A
Authority
KR
South Korea
Prior art keywords
barrier layer
semiconductor device
pressure
plasma
forming
Prior art date
Application number
KR1019990054448A
Other languages
English (en)
Inventor
남대현
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990054448A priority Critical patent/KR20010053894A/ko
Publication of KR20010053894A publication Critical patent/KR20010053894A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 배리어층 형성방법에 관한 것으로, 종래에는 20[mT] 이상의 높은 압력에서 이온 금속 플라즈마를 통해 Ti 배리어층을 형성함에 따라 높은 스텝-커버리지 특성을 구현할 수는 있지만, Ti 배리어층의 증착속도가 느리고, Ti 배리어층의 두께가 웨이퍼 상에서 불균일하게 형성되어 높은 스트레스를 받는 문제점이 있었다. 따라서, 본 발명은 RF 플라즈마를 이용하여 Ti원자를 이온화시키고, 반도체기판에 바이어스를 걸어줌으로써, 이온화된 Ti+를 전기적으로 끌어당겨 높은 스텝-커버리지 특성을 유지하면서 증착하는 이온 금속 플라즈마 방식의 반도체소자 배리어층 형성방법에 있어서, 그 공정압력을 2∼5[mT]의 저압으로 설정하는 것을 특징으로 하는 반도체소자의 배리어층 형성방법을 제공하여 종래에 비해 약간의 스텝-커버리지 특성저하를 감수하면, Ti 배리어층의 증착속도가 빠르고, Ti 배리어층의 두께가 웨이퍼 상에서 균일하게 형성되며, 낮은 압축 스트레스로 인해 배리어층의 증착특성을 향상시킬 수 있는 효과가 있다.

Description

반도체소자의 배리어층 형성방법{METHOD FOR FORMING BARRIER LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 배리어층 형성방법에 관한 것으로, 특히 이온 금속 플라즈마(ion metal plasma : IMP) 방식을 적용한 티타늄 배리어층의 증착특성을 향상시키기에 적당하도록 한 반도체소자의 배리어층 형성방법에 관한 것이다.
일반적으로, 반도체 제작과정에서 적층되는 반도체기판과 금속 또는 금속과 금속 사이는 절연막을 통해 선택적으로 콘택홀(contact hole)을 형성하고, 그 콘택홀에 금속물질을 채움으로써, 콘택을 형성하여 전기적으로 접속시키며, 이와같은 콘택홀에 채워지는 금속물질로는 텅스텐이 주로 적용된다.
상기와 같이 콘택홀 매립물질로 텅스텐을 적용하기 위해서는 확산방지막 및 접착막으로 Ti/TiN 배리어층의 형성이 선행되어야 하는데, 확산방지를 위해서는 Ti/TiN 배리어층이 충분한 두께로 콘택홀 내에 증착되어야 함에 따라 높은 스텝-커버리지(step-coverage) 특성이 요구되나, 종래 물리적 기상 증착법(physical vapor deposition : PVD)은 낮은 스텝-커버리지 특성으로 인해 종횡비가 큰 콘택홀의 배리어층을 증착시키는데 한계를 갖게 된다.
따라서, 종래의 물리적 기상 증착법에 RF 플라즈마를 이용하여 Ti원자를 이온화시키고, 반도체기판에 바이어스를 걸어줌으로써, Ti+를 전기적으로 끌어당겨 높은 스텝-커버리지 특성을 유지하면서 증착하는 이온 금속 플라즈마 방식이 제안되었다. 이와같은 종래 이온 금속 플라즈마 방식을 이용한 반도체소자의 배리어층 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1은 일반적인 이온 금소 플라즈마 방식 챔버를 보인 예시도로서, 이에 도시한 바와같이 챔버(1) 내의 DC 마그네트론(magnetron) 플라즈마(2)에 의해 타겟(3)에서 Ti 원자가 스퍼터링(sputtering)되고, 고밀도 RF 플라즈마(4)를 통과하며 Ti+로 이온화된다.
그리고, 도2에 도시한 바와같이 절연막(12)을 통해 선택적으로 콘택홀이 형성된 반도체기판(11)에 바이어스를 인가하여 상기한 바와같이 이온화된 Ti+의 직진성을 향상시킴으로써, 스텝-커버리지를 증가시켜 배리어층을 증착한다.
이때, 상기 스텝-커버리지의 증가는 Ti 원자의 이온화되는 양에 비례하는데, 챔버(1)의 압력이 높을수록 고밀도 RF 플라즈마가 형성되며, 이에 의해 Ti 원자의 이온화되는 양이 많아진다.
따라서, 챔버(1)의 압력은 통상 20[mT] 이상으로 설정되는데, 이와같이 형성된 Ti 배리어층은 약 2.5 정도의 종횡비를 갖는 콘택홀 구조에서 약 50%에 달하는 높은 스텝-커버리지 특성을 갖게 된다.
한편, 도3은 상기한 바와같은 종래 기술을 적용한 공정결과를 보인 단면도로서, 이에 도시한 바와같이 20[mT] 이상의 챔버 압력에서 이온 금속 플라즈마 방식을 통해 웨이퍼(21) 상에 Ti막(22)을 형성한 것으로, 웨이퍼(21)의 중앙영역이 가장자리에 비해 Ti막(22)이 두껍게 증착되는 것을 알 수 있다.
따라서, 비트라인과 반도체기판을 접속시키는 높은 종횡비를 갖는 콘택홀에 적용될 경우에는 Ti막(22)을 형성한 다음 후속 열처리에 의해 Ti-실리사이드를 형성하게 되는데, Ti-실리사이드의 두께가 웨이퍼(21) 상에서 균일하지 못하여 높은 스트레스(stress)를 받게 됨에 따라 열처리에 의해 Ti막(22) 깨지는 현상이 발생할 수 있다.
상기한 바와같은 종래 반도체소자의 배리어층 형성방법은 20[mT] 이상의 높은 압력에서 이온 금속 플라즈마를 통해 Ti 배리어층을 형성함에 따라 높은 스텝-커버리지 특성을 구현할 수는 있지만, Ti 배리어층의 증착속도가 느리고, Ti 배리어층의 두께가 웨이퍼 상에서 불균일하게 형성되어 높은 스트레스를 받는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 이온 금속 플라즈마를 적용한 Ti 배리어층의 형성시에 공정압력을 낮추어 증착특성을 향상시킬 수 있는 반도체소자의 배리어층 형성방법을 제공하는데 있다.
도1은 일반적인 이온 금속 플라즈마 방식 챔버를 보인 예시도.
도2는 도1에 있어서, 배리어층의 증착과정을 보인 예시도.
도3은 종래 기술을 적용한 공정결과를 보인 단면도.
도4는 본 발명의 기술을 적용한 공정결과를 보인 단면도.
***도면의 주요부분에 대한 부호의 설명***
31:웨이퍼 32:Ti막
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 배리어층 형성방법은 RF 플라즈마를 이용하여 Ti원자를 이온화시키고, 반도체기판에 바이어스를 걸어줌으로써, 이온화된 Ti+를 전기적으로 끌어당겨 높은 스텝-커버리지 특성을유지하면서 증착하는 이온 금속 플라즈마 방식의 반도체소자 배리어층 형성방법에 있어서, 그 공정압력을 2∼5[mT]의 저압으로 설정하는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 배리어층 형성방법을 좀더 상세히 설명하면 다음과 같다.
먼저, 본 발명에 의한 Ti막의 증착방법은 종래와 동일하며, 단지 본 발명에서는 종래 20[mT]의 공정압력을 2∼5[mT]로 설정한 것이다.
따라서, 종래 20[mT]의 공정압력에서 400Å 정도의 두께로 형성된 Ti막의 면저항에 대한 균일도는 1[sigma] 기준으로 약 5% 정도이며, 3[sigma] 기준으로는 약 8% 정도이고, 로우(low) 9[dyne/cm2]승 대의 높은 압축 스트레스를 갖지만, 본 발명에 의한 2∼5[mT]의 공정압력에서 400Å 정도의 두께로 형성된 Ti막의 면저항에 대한 균일도는 1[sigma] 기준으로 약 2% 정도이며, 3[sigma] 기준으로는 약 4% 정도로 우수한 균일도를 나타내고, 로우(low) 8[dyne/cm2]승 대의 낮은 압축 스트레스를 갖게 된다.
또한, 본 발명의 경우에 공정압력이 낮기 때문에 약간의 스텝-커버리지 특성저하(약 2.5 정도의 종횡비를 갖는 콘택홀 구조에서 약 42%)를 감수하면, 증착속도가 매우 빠른 장점도 갖게 된다.
한편, 도4는 본 발명을 적용한 공정결과를 보인 단면도로서, 이에 도시한 바와같이 2∼5[mT] 정도의 챔버 압력에서 이온 금속 플라즈마 방식을 통해 웨이퍼(31) 상에 Ti막(32)을 형성한 것으로, 웨이퍼(31)의 중앙영역과 가장자리에Ti막(32)이 균일하게 증착되는 것을 알 수 있다.
따라서, 비트라인과 반도체기판을 접속시키는 높은 종횡비를 갖는 콘택홀에 적용될 경우에는 Ti막(32)을 형성한 다음 후속 열처리에 의해 Ti-실리사이드를 형성하게 되는데, Ti-실리사이드의 두께가 웨이퍼(31) 상에서 균일하게 형성되어 낮은 스트레스(stress)를 받게 됨에 따라 열처리에 의해 Ti막(32) 깨지는 현상을 방지할 수 있다.
상기한 바와같은 본 발명에 의한 반도체소자의 배리어층 형성방법은 종래에 비해 약간의 스텝-커버리지 특성저하를 감수하면, Ti 배리어층의 증착속도가 빠르고, Ti 배리어층의 두께가 웨이퍼 상에서 균일하게 형성되며, 낮은 압축 스트레스로 인해 배리어층의 증착특성을 향상시킬 수 있는 효과가 있다.

Claims (1)

  1. RF 플라즈마를 이용하여 Ti원자를 이온화시키고, 반도체기판에 바이어스를 걸어줌으로써, 이온화된 Ti+를 전기적으로 끌어당겨 높은 스텝-커버리지 특성을 유지하면서 증착하는 이온 금속 플라즈마 방식의 반도체소자 배리어층 형성방법에 있어서, 그 공정압력을 2∼5[mT]의 저압으로 설정하는 것을 특징으로 하는 반도체소자의 배리어층 형성방법.
KR1019990054448A 1999-12-02 1999-12-02 반도체소자의 배리어층 형성방법 KR20010053894A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990054448A KR20010053894A (ko) 1999-12-02 1999-12-02 반도체소자의 배리어층 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990054448A KR20010053894A (ko) 1999-12-02 1999-12-02 반도체소자의 배리어층 형성방법

Publications (1)

Publication Number Publication Date
KR20010053894A true KR20010053894A (ko) 2001-07-02

Family

ID=19623178

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990054448A KR20010053894A (ko) 1999-12-02 1999-12-02 반도체소자의 배리어층 형성방법

Country Status (1)

Country Link
KR (1) KR20010053894A (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864676A (ja) * 1994-08-17 1996-03-08 Sumitomo Metal Ind Ltd 半導体装置の製造方法
JPH08288273A (ja) * 1995-04-19 1996-11-01 Nippon Steel Corp ＴｉＮバリア膜の製造方法およびその装置
JPH09190985A (ja) * 1995-11-10 1997-07-22 Matsushita Electric Ind Co Ltd 埋め込み配線形成方法
JPH10223570A (ja) * 1997-02-12 1998-08-21 Nec Corp 半導体装置の製造方法
JPH11260917A (ja) * 1998-02-09 1999-09-24 United Microelectronics Corp バリヤ層及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864676A (ja) * 1994-08-17 1996-03-08 Sumitomo Metal Ind Ltd 半導体装置の製造方法
JPH08288273A (ja) * 1995-04-19 1996-11-01 Nippon Steel Corp ＴｉＮバリア膜の製造方法およびその装置
JPH09190985A (ja) * 1995-11-10 1997-07-22 Matsushita Electric Ind Co Ltd 埋め込み配線形成方法
JPH10223570A (ja) * 1997-02-12 1998-08-21 Nec Corp 半導体装置の製造方法
JPH11260917A (ja) * 1998-02-09 1999-09-24 United Microelectronics Corp バリヤ層及びその製造方法

Similar Documents

Publication Publication Date Title
US6348238B1 (en) Thin film fabrication method and thin film fabrication apparatus
US6475356B1 (en) Method and apparatus for improving sidewall coverage during sputtering in a chamber having an inductively coupled plasma
US5801098A (en) Method of decreasing resistivity in an electrically conductive layer
KR950013591B1 (ko) 연속 박막 형성방법
US6045666A (en) Aluminum hole filling method using ionized metal adhesion layer
JP4344019B2 (ja) イオン化スパッタ方法
KR19990006363A (ko) 스퍼터링장치 및 스퍼터링방법
US20040211661A1 (en) Method for plasma deposition of a substrate barrier layer
KR100501460B1 (ko) 이온화된금속으로부터증착된접착층을사용한반도체구조물내의홀충전방법
US5725740A (en) Adhesion layer for tungsten deposition
US6451179B1 (en) Method and apparatus for enhancing sidewall coverage during sputtering in a chamber having an inductively coupled plasma
US6534394B1 (en) Process to create robust contacts and interconnects
KR0179797B1 (ko) 바이어스 전압이 인가된 Cu 박막 형성방법
KR20010051740A (ko) 시드층의 개선된 스텝 커버리지를 얻기 위한 압력 변조 방법
US4891112A (en) Sputtering method for reducing hillocking in aluminum layers formed on substrates
KR100189218B1 (ko) Ito 투명도전막의 제작방법
KR20010053894A (ko) 반도체소자의 배리어층 형성방법
US20120121818A1 (en) Coating surface processing method and coating surface processing apparatus
JP2002294441A (ja) バイアススパッタリング装置
JP3727693B2 (ja) ＴｉＮ膜製造方法
WO2002009149A2 (en) Post deposition sputtering
US5672255A (en) Sputtering device
US20050006232A1 (en) [ionized physical vapor deposition process and apparatus thereof]
KR20000074692A (ko) 고밀도 플라즈마 산화막 사용한 반도체 소자의 층간절연막 형성방법
KR19990065298A (ko) 이온화된 메탈을 이용한 스퍼터링 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application