KR20010021437A - 금속배선 구조, 반도체 장치 및 반도체 장치의 제조방법 - Google Patents

금속배선 구조, 반도체 장치 및 반도체 장치의 제조방법 Download PDF

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Abstract

본 발명은 동 배선층과 배리어층 또는 배리어층과 층간절연막의 밀착성을 높일 수 있는 금속배선 구조, 반도체 장치, 금속배선의 형성방법과 반도체 장치의 제조방법, 반도체 장치의 구조 및 그 제조방법을 제공하는 것을 과제로 한다.
반도체 기판(10) 상의 절연막(22, 26)에 형성된 개구부를 매입하도록 하여 금속배선(42)이 형성되고, 금속배선(42)이 반도체 기판(10) 상의 반도체 소자와 전기적으로 접속되어 있는 반도체 장치에 있어서, 금속배선(42)은 개구부(30, 32)의 내벽면을 덮도록 형성된 배리어층(34)과, 배리어층(34) 상을 덮도록 형성된 지르코늄을 함유한 밀착층(36)과, 배리어층(34) 및 밀착층(36)을 개재하여 개구부에 매입된 동을 주성분으로 하는 배선재(38, 40)를 갖는다.

Description

금속배선 구조, 반도체 장치 및 반도체 장치의 제조방법{METAL INTERCONNECTION, SEMICONDUCTOR DEVICE, METHOD FOR FORMING METAL INTERCONNECTION AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 등에 적용되는 배선에 관한 것으로, 특히, Cu(동(銅))을 사용하여 비저항을 저감시킨 금속배선 구조, 반도체 장치, 금속배선의 형성방법 및 반도체 장치의 제조방법에 적용하기에 적합한 것이다.
최근, 반도체 집적회로의 고집적화에 따라, 반도체 기판 상에 형성된 소자 및 이들 소자 사이를 상호 접속하기 위한 배선의 미세화가 진전되고 있다. 따라서, 배선에 요구되는 특성이나 신뢰성은 한층 더 엄격해지고 있고, 비저항이 보다 낮으며, 일렉트로마이그레이션(electromigration) 내성 및 스트레스 마이그레이션 내성 등의 신뢰성이 높은 배선 재료가 요구되고 있다.
이러한 배경에 있어서, 종래로부터 배선 재료로서 널리 사용되고 있던 Al(알루미늄) 대신에, 비저항이 보다 낮고 일렉트로마이그레이션 특성에도 우수한 Cu(동)이 배선 재료로서 주목되고 있으며, 실용화가 추진되고 있다. 이러한 동 배선을 반도체 기판 상에 형성할 경우, 다마신(damascene)법이라고 불리는 제조 프로세스에 의해 절연막 중에 동 배선을 매입하도록 형성하고 있다.
도 24를 참조하면서, 다마신법에 의한 동 배선의 형성방법에 대해서 설명한다. 도 24는 반도체 기판의 상층에 형성된 층간절연막(101)에 다마신법에 의해 동 배선을 형성하는 방법을 공정 순서로 나타낸 개략단면도이다.
먼저, 도 24a에 나타낸 바와 같이, 포토리소그래피 및 이에 연속되는 건식 에칭에 의해, 반도체 기판 상에 형성된 층간절연막(101)에 배선 홈(102)을 형성한다.
다음으로, 도 24b에 나타낸 바와 같이, CVD법 등에 의해 층간절연막(101) 상 및 배선 홈(102)의 내벽면을 덮도록 고융점 금속막(103)을 형성한다. 고융점 금속막(103)은 배선 재료로서의 Cu가 실리콘 산화막 등으로 이루어진 층간절연막(101)과 반응하여 확산되는 것을 방지하고, 디바이스 특성의 열화(劣化)를 억제하기 위한 배리어막이다. 그후, CVD법 등에 의해 고융점 금속막(103) 상을 덮도록, 도금에 의한 성막을 효율적으로 행하기 위해, 시드층으로서의 Cu막(104)을 형성한다.
다음으로, 도 24c에 나타낸 바와 같이, 스퍼터링법에 의해 배선 홈(102)을 매입하도록 Cu막(105)을 형성한다. 이것에 의해, 배선 홈(102)이 Cu막(105)에 의해 매입되는 동시에, 배선 홈(102) 상 이외의 영역에도 Cu막(105)이 두껍게 형성된다.
다음으로, 도 24d에 나타낸 바와 같이, CMP(Chemical Mechanical Polishing:화학적 기계적 연마)법에 의해, 배선 홈(102) 상 이외의 영역에 형성된 Cu막(104, 105) 및 고융점 금속막(103)을 연마하여 제거한다. 이것에 의해, 배선 홈(102)에 고융점 금속막(103) 및 Cu막(104, 105)이 매입되어 이루어진 배선막이 완성된다.
이와 같이, Cu를 배선재로서 사용할 경우, Cu는 증기압이 높은 할로겐화물을 형성하지 않기 때문에, 패터닝 시에 건식 에칭 기술을 사용할 수 없고, CMP법에 의한 연마 공정을 포함한 다마신법에 의한 배선 형성이 요구되고 있었다.
그러나, 층간절연막(101) 상의 Cu막(104, 105)을 제거할 때에 행하는 CMP법은 기계적인 연마 방법이기 때문에, 연마 중에 Cu막(104, 105)이 배선 홈(102)으로부터 박리되어 버리는 경우가 있었다.
특히, 고융점 금속막(103)은 배리어막으로서 기능시키기 위해 Cu막(104, 105)과 반응성이 낮은 TaN(질화탄탈) 등의 재료를 사용하고 있고, Cu의 층간절연막(101) 중으로의 확산을 방지할 수 있는 반면, Cu막(104)과의 밀착 강도를 충분히 확보할 수 없었다. 따라서, CMP법에 의해 기계적 연마를 행할 경우, Cu막(104, 105)에 부가되는 힘에 의해 Cu막(104, 105)과 고융점 금속막(103)과의 계면(界面)에 응력이 가해져, Cu막(104, 105)이 고융점 금속막(103)으로부터 박리되어 버리는 경우가 있었다. 또한, 고융점 금속막(103)과 Cu막(104)과의 밀착성이 불충분할 경우, 스트레스 마이그레이션에 대한 내성을 충분히 확보할 수 없었다.
또한, Cu막(104, 105)에 대전류를 흐르게 한 경우, 배선막의 내부보다도 Cu막(104)과 고융점 금속막(103)과의 계면 근방에 있어서 원자의 이동이 발생하기 쉬워지나, 고융점 금속막(103)과 Cu막(104)과의 밀착성이 낮기 때문에, 계면 근방에 있어서의 일렉트로마이그레이션 내성을 향상시키는 것에도 한계가 있었다.
이와 같이, Cu를 사용한 배선재는 비저항을 감소시킬 수 있고, 일렉트로마이그레이션 내성을 향상시킨다는 우수한 이점(利點)이 있음에도 불구하고, 배리어층의 형성이 불가결하고, Cu와 반응성이 낮은 배리어층과의 계면 근방에 있어서 충분한 밀착성을 확보할 수 없으며, CMP법에 의한 기계적 연마를 행한 경우에 Cu막(104, 105)이 박리되게 되는 경우가 있었다. 또한, 고융점 금속막(103)과의 밀착성을 높일 수 없기 때문에, 일렉트로마이그레이션 내성 및 스트레스 마이그레이션 내성을 한층 더 향상시키는 것에도 한계가 발생되고 있었다.
본 발명의 목적은 배선막의 재료로서 Cu를 사용한 경우, 제조 프로세스에 있어서 동 배선이 박리되게 되는 것을 억제하는 동시에, 일렉트로마이그레이션 내성 및 스트레스 마이그레이션 내성을 향상시켜 신뢰성을 향상시킨 금속배선 구조, 반도체 장치, 금속배선의 형성방법 및 반도체 장치의 제조방법을 제공함에 있다.
동 배선과 배리어층 사이의 밀착성을 높이기 위해서는, 동 배선 및 배리어층의 양쪽에 대하여 밀착성이 우수한 재료로 이루어진 밀착층을 각 층 사이에 삽입하는 것을 생각할 수 있다. 이와 동일하게, 배리어층과 층간절연막 사이의 밀착성을 높이기 위해서는, 배리어층과 층간절연막의 양쪽에 대하여 밀착성이 우수한 재료로 이루어진 밀착층을 각 층 사이에 삽입하는 것을 생각할 수 있다.
여기서, 동 배선과 배리어층 사이에 설치하는 밀착층에 대해서 생각하면, 밀착층에 요구되는 특성은 동 배선 및 배리어층의 양쪽에 대하여 밀착성이 우수한 것뿐만 아니라, 동 배선 중에 밀착층을 구성하는 원소가 확산되어 동 배선의 장점인 낮은 비저항의 증대를 초래하지 않는 것도 중요하다.
이러한 관점으로부터 본원 발명자들이 예의 검토를 행한 결과, Zr(지르코늄)이 동 배선 및 일반적으로 사용되고 있는 배리어층에 대하여 양호한 밀착성을 갖는 동시에, 동 배선의 비저항을 증가시키는 작용이 작은 재료이기 때문에, 밀착층으로서 가장 적합하다는 것이 비로소 명확해졌다.
이하, Zr이 밀착층의 재료로서 가장 적합한 이유에 대해서 설명한다.
동 배선과 밀착층 및 밀착층과 배리어층 사이의 밀착성을 향상시키기 위해서는, 밀착층을 구성하는 재료가 동 배선 및 배리어층 중에 확산되어, 양 층 사이의 계면 상태를 융합시킬 필요가 있다.
한편, 밀착층을 구성하는 모든 구성 원소가 동 배선 중 또는 배리어층 중에 확산된 것에서는, 실질적으로 배리어층 상에 동 배선층을 설치한 경우와 동일하여, 밀착성의 향상을 도모할 수는 없다.
또한, 일반적으로, Cu 중에 다른 원소가 고용(固溶)될 경우는 비저항을 증가시킨다. 따라서, 밀착층을 구성하는 원소가 다량으로 Cu 중에 확산될 경우, 비저항이 낮다는 동 배선의 장점을 충분히 살릴 수 없게 된다.
따라서, 밀착층을 구성하는 재료를 선택함에 있어서는, 상기의 점을 충분히 고려할 필요가 있다.
Cu 중에 도입된 경우에 비저항을 증가시키는 작용이 작은 원소로서는 Zr(지르코늄), Cd(카드뮴), Zn(아연), Ag(은), Pb(납), Sn(주석), Al(알루미늄) 등의 원소가 있다. 또한, 이것들 재료는 열기(列記)한 순서대로 비저항을 증대시키는 작용이 작다.
한편, 밀착층으로서 기능시키기 위해서는, 상술한 바와 같이, 열처리 등을 행하여 계면을 융합시킨 후에 있어서도 밀착층이 동 배선과 배리어층 사이에 잔존하고 있어, 양쪽의 밀착성을 유지시킬 필요가 있다. 따라서, 밀착층을 구성하는 재료로서는, Cu 중으로의 고용도(固溶度)가 낮고, 모든 구성 원소가 동 배선 중에 확산되지 않는 동시에, Cu의 비저항의 증가를 충분히 낮게 억제할 수 있는 재료인 것이 바람직하다.
Cu 중으로의 고용도가 낮은 원소로서는, 예를 들어, Ag(은), B(붕소), Ba(바륨), Bi(비스무트), Ca(칼슘), Cd(카드뮴), Ce(세륨), Dy(디스프로슘), Er(에르븀), Eu(유로퓸), Gd(가돌리늄), Hf(하프늄), In(인듐), La(란탄), Mo(몰리브덴), Nb(니오븀), Nd(네오디뮴), Pb(납), Pr(프라세오디뮴), Se(셀렌), Sm(사마륨), Sr(스트론튬), Te(텔루르), Th(토륨), Tl(탈륨), V(바나듐), Y(이트륨), Yb(이테르븀), Zr(지르코늄) 등이 있다.
Cu 중에 도입된 경우에 비저항을 증가시키는 작용이 작은 상기 원소에 대한 고용도를 열기하면, Zr은 0.15 wt%, Cd은 0.5 wt%, Zn은 39 wt%, Ag은 0.8 wt%, Pb은 0.09 wt%, Ni은 100 wt%(전률(全率) 고용), Sn은 11∼15 wt%, Al은 9 wt%이다.
따라서, 상기의 재료로부터 가장 적합한 재료를 선택할 경우, 밀착층으로서는 Cu 중에 있어서의 고용도가 낮고, Cu의 비저항을 증대시키는 작용이 작은 Zr막을 적용시키는 것이 바람직하다. 또한, Zr을 함유한 막, 예를 들어, ZrN(질화지르코늄)막을 적용시켜도 동일한 효과를 기대할 수 있다. 질화물을 이용함으로써 배리어막으로서의 기능을 부여할 수 있다.
Zr을 밀착층으로서 사용한 경우, 배리어층과 밀착층과의 계면에서는, 열처리 과정에 있어서 구성 원소가 서로 확산되어, 양 층 사이의 밀착성이 향상된다. 또한, Zr은 실리콘 산화막 등의 층간절연막 재료에 대해서도 밀착성이 우수하고, 층간절연막과 배리어층 사이에 설치하는 것에 의해서도 밀착층으로서 기능한다.
밀착층으로서 적용시키기 위해서는, 막 구조나 그 후의 열처리 공정에 따라 변화하기 때문에 일률적으로 획정할 수는 없지만, 대표적인 막 구조 및 프로세스를 고려하면, Cu 중에 있어서의 고용도는 20 wt% 이하인 것이 바람직하다. 그리고, Cu의 낮은 저항값을 활용하면서 배선층에 적용시키기 위해서는, Cu 중에 도입된 불순물에 의한 비저항의 증가는 19.8% 이하로 억제할 필요가 있다.
이러한 관점으로부터 고려하면, 본원 발명자들은 상세한 검토를 행하고 있지 않지만, Cu 중에 있어서의 고용도가 낮고, Cu의 비저항을 증대시키는 작용이 작은 다른 재료, 예를 들어, Cd, Ag, Pb 등도 밀착층으로서 채용할 수 있는 가능성이 있다.
밀착층과 동 배선과의 계면을 융합시켜 밀착성을 높이기 위한 처리로서는, 예를 들어, Zr로 이루어진 밀착층을 비정질 상태로 퇴적시킨 후, 시드층을 스퍼터링법 등과 같이 성막 성분이 큰 에너지를 갖는 성막 방법에 의해 퇴적시키는 방법을 적용시킬 수 있다. 이러한 성막 방법에 의해 시드층을 형성할 경우, 시드층을 구성하는 Cu의 일부가 밀착층으로 들어가, 시드층과 밀착층과의 밀착력이 향상된다.
또한, 시드층을 형성한 후, 밀착층을 구성하는 Zr의 일부를 시드층 방향으로 확산시키도록 할 수도 있다. 예를 들어, 시드층을 형성한 후에 200℃ 정도의 저온 열처리 또는 500℃에서 몇 초 정도의 단시간 열처리를 행함으로써, 밀착층을 구성하는 Zr의 일부가 시드층 내에 확산되어, 밀착층과 시드층과의 밀착성이 향상된다.
또한, 밀착층을 구성하는 Zr의 일부가 시드층 중에 고용 한계에 도달할 때까지 열처리를 행하도록 할 수도 있다. 예를 들어, 300℃에서 30분의 열처리를 적용시킬 수 있다. Zr은 Cu막 중에 있어서의 고용도가 낮기 때문에, 고용 한계에 도달할 때까지 열처리를 행하여도 Cu의 비저항을 증가시키는 작용은 작다. 또한, 고용 한계의 Zr이 고용되어 있을 경우, 그 이상의 Zr이 Cu 방향으로 확산되지는 않기 때문에, 후(後)공정인 열처리나 프로세스의 차이에 의한 동 배선의 비저항의 변화를 작게 할 수 있다는 효과도 있다. 또한, 이 경우에는, 열처리 후에 있어서도 시드층과 배리어층과의 계면에 Zr막이 잔존하도록 시드층과 밀착층의 막 두께를 제어하는 것이 필요하다.
TaN으로 이루어진 배리어층 상에, Zr막으로 이루어진 밀착층과 Cu막으로 이루어진 시드층을 스퍼터링법에 의해 퇴적시켰을 때의 밀착도의 변화와 막 저항의 변화를 표 1 및 도 1에 나타낸다. 또한, 밀착층 및 시드층의 막 두께는, 이들의 전체적인 막 두께를 200㎚으로 일정하게 하고, Zr막과 Cu막의 막 두께 비율을 변화시켰다.
시드층의 막 두깨 밀착층의 막 두께 Zr/Cu 비율 임계 응력(kgf)
Cu막 200㎚ 밀착층 없음 0 10.0
Cu막 198㎚ Zr막 2㎚ 1/99 12.5
Cu막 195㎚ Zr막 5㎚ 1/39 12.5
Cu막 190㎚ Zr막 10㎚ 1/19 15.0
표 1에 나타낸 바와 같이, Zr:Cu의 막 두께 비율을 1:99 또는 그 이상으로 했을 때, Zr막으로 이루어진 밀착층을 형성하지 않는 경우와 비교하여, 밀착력의 지표로 되는 임계(臨界) 응력이 증가되고 있음을 알 수 있다.
또한, Zr:Cu의 막 두께 비율이 1:99일 때, Cu 중의 Zr 농도는 거의 고용 한계인 0.15 wt%이기 때문에, 도 1에 나타낸 바와 같이, Zr의 막 두께 비율이 증가되어도 동 배선의 비저항의 변화는 작음을 알 수 있다.
도 1에는, 비교예로서, 전체적인 막 두께가 300㎚인 Sn막과 Cu막을 형성한 경우, 전체적인 막 두께가 300㎚인 Pd막과 Cu막을 형성한 경우에 대해서도 동일한 결과를 나타내고 있으나, 이것들 재료에서는 Sn 또는 Pd의 막 두께 비율의 증대와 함께 비저항이 커지고 있고, Zr과 같이 Cu의 비저항 증대를 억제하는 효과가 낮음을 알 수 있다. 또한, Sn막과 Cu막과의 관계에 대해서는 C.-K. Hu et al., Thin Solid Films, 262(1995) 84, C.-K. Hu et al., J. Electrochem. Soc., 143(1996) 1001 및 Y.S. Gong et al., Appl. Surf. Soc., 92(1996) 355에 기재된 데이터를 인용했다. 또한, Pd막과 Cu막과의 관계에 대해서는 C.W. Park et al., Thin Solid Films, 226(1993) 238에 기재된 데이터를 인용했다.
또한, 도시하지 않지만, Zr:Cu의 막 두께 비율이 1:99인 시료(試料)의 단면 구조를 투과형 전자현미경에 의해 관찰한 결과, 시드층과 배리어층과의 계면에는 Cu막 중에 고용될 수 없었던 Zr이 잔류되어 있는 동시에, 잔류된 Zr과 TaN이 서로 확산되어 높은 밀착력을 갖는 계면이 형성되어 있음을 알 수 있었다.
또한, 시드층과 배리어층 사이에 Cu-Zr 합금으로 이루어진 섬형 구조를 설치함으로써, 밀착성을 한층 더 높일 수 있다. 즉, Cu-Zr 합금으로 이루어진 섬형 구조를 설치함으로써, 미시적으로 보면 Cu-Zr 합금으로 이루어진 섬형 구조의 요철(凹凸) 형상이 배리어층과 밀착층 사이에서 기계적으로 맞물리고, 배리어층과 밀착층의 계면에 응력이 가해진 경우일지라도, 동 배선이 박리되게 되는 것이 억제되게 된다. 또한, 밀착층으로서 Cu 및 배리어막으로서 일반적으로 사용되는 고융점 금속 재료와 밀착성이 높은 Zr을 함유한 막을 사용함으로써, 동 배선 또는 배리어층과 밀착층과의 계면에 있어서 구성 원소를 서로 확산시킬 수 있고, Cu막과 배리어층과의 밀착성을 높이는 것이 가능해진다. 따라서, Cu-Zr 합금막으로 이루어진 섬형 구조의 요철 형상에 의한 기계적 맞물림과, 접착막에 의한 밀착성을 병용(倂用)함으로써 상승적으로 동 배선과 배리어층과의 접합을 강고하게 행하는 것이 가능해진다.
즉, 상기 목적은, 동을 주성분으로 하는 배선재가 배리어층을 개재하여 절연막에 매입되어 이루어진 금속배선 구조로서, 상기 배선재와 상기 배리어층이 지르코늄을 함유한 밀착층을 개재하여 접합되어 있는 것을 특징으로 하는 금속배선 구조에 의해 달성된다.
또한, 상기 목적은, 동을 주성분으로 하는 배선재가 배리어층을 개재하여 절연막에 매입되어 이루어진 금속배선 구조로서, 상기 절연막과 상기 배리어층이 지르코늄을 함유한 밀착층을 개재하여 접합되어 있는 것을 특징으로 하는 금속배선 구조에 의해서도 달성된다.
또한, 상기 목적은, 동을 주성분으로 하는 배선재가 배리어층을 개재하여 절연막에 매입되어 이루어진 금속배선 구조로서, 상기 배선재와 상기 배리어층이 동 중에 있어서의 고용도가 20% 이하이고, 동 중에 고용되었을 때의 비저항의 증가가 19.8% 이하인 금속 재료를 함유한 밀착층을 개재하여 접합되어 있는 것을 특징으로 하는 금속배선 구조에 의해서도 달성된다.
또한, 상기 목적은, 반도체 기판 상의 절연막에 형성된 개구부를 매입하도록 하여 금속배선이 형성되고, 상기 금속배선이 상기 반도체 기판 상의 반도체 소자와 전기적으로 접속되어 있는 반도체 장치로서, 상기 금속배선은 상기 개구부의 내벽면을 덮도록 형성된 배리어층과, 상기 배리어층 상을 덮도록 형성된 지르코늄을 함유한 밀착층과, 상기 배리어층 및 상기 밀착층을 개재하여 상기 개구부에 매입된 동을 주성분으로 하는 배선재를 갖는 것을 특징으로 하는 반도체 장치에 의해서도 달성된다.
또한, 상기 목적은, 반도체 기판 상의 절연막에 형성된 개구부를 매입하도록 하여 금속배선이 형성되고, 상기 금속배선이 상기 반도체 기판 상의 반도체 소자와 전기적으로 접속되어 있는 반도체 장치로서, 상기 금속배선은 상기 개구부의 내벽면을 덮도록 형성된 지르코늄을 함유한 밀착층과, 상기 밀착층을 덮도록 형성된 배리어층과, 상기 밀착층 및 상기 배리어층을 개재하여 상기 개구부에 매입된 동을 주성분으로 하는 배선재를 갖는 것을 특징으로 하는 반도체 장치에 의해서도 달성된다.
또한, 상기 목적은, 동을 주성분으로 하는 금속배선의 형성방법으로서, 하지절연막 상에 배리어층을 형성하는 공정과, 상기 배리어층 상에 지르코늄을 함유한 밀착층을 형성하는 공정과, 상기 밀착층 상에 동을 주성분으로 하는 배선재를 형성하는 공정을 갖는 것을 특징으로 하는 금속배선의 형성방법에 의해서도 달성된다.
또한, 상기 목적은, 동을 주성분으로 하는 금속배선의 형성방법으로서, 하지절연막 상에 지르코늄을 함유한 밀착층을 형성하는 공정과, 상기 밀착층 상에 배리어층을 형성하는 공정과, 상기 배리어층 상에 동을 주성분으로 하는 배선재를 형성하는 공정을 갖는 것을 특징으로 하는 금속배선의 형성방법에 의해서도 달성된다.
또한, 상기 목적은, 반도체 기판 상의 반도체 소자와 접속되는 금속배선을 상기 반도체 기판 상의 절연막 중에 형성하는 방법으로서, 상기 반도체 기판 상에 상기 절연막을 형성하는 공정과, 상기 절연막을 선택적으로 제거하여 개구부를 형성하는 공정과, 상기 개구부의 내벽을 덮도록 배리어층을 형성하는 공정과, 상기 배리어층 상에 지르코늄을 함유한 제 1 밀착층을 형성하는 공정과, 상기 개구부 상을 포함한 상기 절연막 상에 동을 주성분으로 하는 배선재를 형성하고, 상기 개구부를 매입하는 공정과, 상기 절연막이 노출될 때까지, 상기 배선재, 상기 제 1 밀착층 및 상기 배리어층을 연마하여 제거하고, 상기 개구부에 매입된 상기 배선재, 상기 제 1 밀착층 및 상기 배리어층으로 이루어진 상기 금속배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법에 의해서도 달성된다.
또한, 상기 목적은, 반도체 기판 상의 반도체 소자와 접속되는 금속배선을 상기 반도체 기판 상의 절연막 중에 형성하는 방법으로서, 상기 반도체 기판 상에 상기 절연막을 형성하는 공정과, 상기 절연막을 선택적으로 제거하여 개구부를 형성하는 공정과, 상기 개구부의 내벽을 덮도록 지르코늄을 함유한 제 1 밀착층을 형성하는 공정과, 상기 제 1 밀착층 상에 배리어층을 형성하는 공정과, 상기 개구부 상을 포함한 상기 절연막 상에 동을 주성분으로 하는 배선재를 형성하고, 상기 개구부를 매입하는 공정과, 상기 절연막이 노출될 때까지, 상기 배선재, 상기 배리어층 및 상기 제 1 밀착층을 연마하여 제거하고, 상기 개구부에 매입된 상기 배선재, 상기 배리어층 및 상기 제 1 밀착층으로 이루어진 상기 금속배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법에 의해서도 달성된다.
도 1은 Cu막과 Zr막, Cu막과 Sn막, 및 Cu막과 Pd막에 대해서 막 두께 비율을 변화시켰을 때의 비저항의 변화를 나타내는 그래프.
도 2는 본 발명의 제 1 및 제 2 실시형태에 따른 반도체 장치의 구조를 나타내는 개략단면도.
도 3은 본 발명의 제 1 및 제 2 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 1 공정단면도.
도 4는 본 발명의 제 1 및 제 2 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 2 공정단면도.
도 5는 본 발명의 제 1 및 제 2 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 3 공정단면도.
도 6은 본 발명의 제 1 및 제 2 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 4 공정단면도.
도 7은 본 발명의 제 1 및 제 2 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 5 공정단면도.
도 8은 본 발명의 제 1 및 제 2 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 6 공정단면도.
도 9는 본 발명의 제 1 및 제 2 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 7 공정단면도.
도 10은 본 발명의 제 3 실시형태에 따른 반도체 장치의 구조를 나타내는 개략단면도.
도 11은 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 1 공정단면도.
도 12는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 2 공정단면도.
도 13은 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 3 공정단면도.
도 14는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 4 공정단면도.
도 15는 본 발명의 제 4 실시형태에 따른 반도체 장치의 구조를 나타내는 개략단면도.
도 16은 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 1 공정단면도.
도 17은 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 2 공정단면도.
도 18은 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조방법을 나타내는 제 3 공정단면도.
도 19는 본 발명의 제 5 실시형태에 따른 반도체 장치의 구조를 나타내는 개략단면도.
도 20은 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조방법을 나타내는 공정단면도.
도 21은 본 발명의 제 6 실시형태에 따른 반도체 장치의 구조를 나타내는 개략단면도.
도 22는 본 발명의 제 6 실시형태에 따른 반도체 장치의 제조방법을 나타내는 공정단면도.
도 23은 본 발명의 실시형태의 변형예에 따른 반도체 장치 및 그 제조방법을 나타내는 개략단면도.
도 24는 종래의 반도체 장치의 제조방법을 나타내는 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 12 : 소자 분리막
14 : 소스/드레인 확산층 16 : 게이트 절연막
18 : 게이트 전극 20 : 측벽 절연막
22, 26, 46, 50, 101 : 층간절연막 24, 48 : 스토퍼막
28, 52 : 레지스트막 30, 54, 102 : 배선 홈
32, 56 : 비어 홀 34, 58 : 배리어(barrier)층
36, 60, 70, 72, 80: 밀착층
38, 62, 104 : 시드(seed)층으로서의 Cu막
40, 64, 105 : Cu막 42, 66 : 배선층
44, 68 : 배선보호막 74 : 전극 플러그
76 : 섬형 Cu막 76', 78' : Cu-Zr 합금막
70, 72, 80 : 밀착층 103 : 고융점(高融點) 금속막
[제 1 실시형태]
본 발명의 제 1 실시형태에 따른 반도체 장치 및 그의 제조방법에 대해서 도 2 내지 도 9를 이용하여 설명한다.
도 2는 본 실시형태에 따른 반도체 장치의 구조를 나타낸 개략단면도이고, 도3 내지 도 9는 본 실시형태에 따른 반도체 장치의 제조방법을 나타낸 공정단면도이다.
먼저, 본 실시형태에 따른 반도체 장치의 구조에 대해서 도 2를 이용하여 설명한다.
소자 분리막(12)에 의해 획정된 실리콘 기판(10)의 소자 영역에는 소스/드레인 확산층(14) 및 게이트 전극(18)을 갖는 MOS 트랜지스터가 형성되어 있다.
MOS 트랜지스터가 형성된 실리콘 기판(10) 상에는 층간절연막(22)과, 스토퍼막(24)과, 층간절연막(26)이 차례로 형성되어 있다. 층간절연막(22) 및 스토퍼막(24)에는 소스/드레인 확산층(14) 및 게이트 전극(18)에 이르는 비어 홀(32)이 형성되어 있고, 층간절연막(26)의 비어 홀(32)을 포함한 영역에는 배선 홈(30)이 형성되어 있다. 비어 홀(32) 및 배선 홈(30) 내에는 TaN막으로 이루어진 배리어층(34)과, Zr막으로 이루어진 밀착층(36)과, 시드층으로서의 Cu막(38)과, Cu막(40)으로 이루어진 배선층(42)이 매입되어 있다.
배선층(42)이 매입된 층간절연막(26) 상에는 배선보호막(44)과, 층간절연막(46)과, 스토퍼막(48)과, 층간절연막(50)이 차례로 형성되어 있다. 배선보호막(44) 및 층간절연막(46)에는 배선층(42)에 이르는 비어 홀(56)이 형성되어 있고, 층간절연막(50)의 비어 홀(56)을 포함한 영역에는 배선 홈(54)이 형성되어 있다. 비어 홀(56) 및 배선 홈(54) 내에는 TaN막으로 이루어진 배리어층(58)과, Zr막으로 이루어진 밀착층(60)과, 시드층으로서의 Cu막(62)과, Cu막(64)으로 이루어진 배선층(66)이 매입되어 있다.
배선층(66)이 매입된 층간절연막(50) 상에는 배선보호막(68)이 형성되어 있다.
이와 같이 하여, 본 실시형태에 따른 반도체 장치가 구성되어 있다.
본 실시형태에 따른 반도체 장치는, 배리어층(34)과 시드층으로서의 Cu막(38) 사이에 Zr막으로 이루어진 밀착층(36)이, 배리어층(58)과 시드층으로서의 Cu막(62) 사이에 Zr막으로 이루어진 밀착층(60)이 각각 형성되어 있는 것에 특징이 있다. 이와 같이 하여 Zr막으로 이루어진 밀착층(36, 60)을 설치함으로써, 배리어층(34, 58)과 밀착층(36, 60) 사이의 밀착성 및 밀착층(36, 60)과 시드층으로서의 Cu막(38, 62) 사이의 밀착성을 향상시킬 수 있다. 따라서, 종래의 반도체 장치와 비교하여, 배리어층과 시드층 사이의 밀착성을 향상시킬 수 있다.
다음으로, 본 실시형태에 따른 반도체 장치의 제조방법에 대해서 도 3 내지 도 9를 이용하여 설명한다.
먼저, 예를 들어, 통상의 LOCOS법에 의해 실리콘 기판(10)을 국소적으로 산화하고, 소자 영역을 획정시키는 소자 분리막(12)을 형성한다.
이어서, 통상의 MOS 트랜지스터의 제조 프로세스와 동일하게 하여, 소자 분리막(12)에 의해 획정된 소자 영역에 소스/드레인 확산층(14), 게이트 절연막(16), 게이트 전극(18), 측벽 절연막(20)을 갖는 MOS 트랜지스터를 형성한다(도 3a).
이어서, 전면(全面)에, 예를 들어, CVD법에 의해 막 두께 500∼700㎚ 정도의 실리콘 산화막을 퇴적시킨 후, 그의 표면을, 예를 들어, CMP법에 의해 연마하여 평탄화하고, 표면이 평탄화된 실리콘 산화막으로 이루어진 층간절연막(22)을 형성한다(도 3b).
이어서, 전면에, 예를 들어, CVD법에 의해 막 두께 수십 ㎚ 정도의 실리콘 질화막을 퇴적시킨다. 이와 같이 하여, 실리콘 질화막으로 이루어진 스토퍼막(24)을 형성한다(도 3c).
이어서, 통상의 리소그래피 기술 및 에칭 기술을 사용하여, 상층에 형성하는 배선층과 실리콘 기판 상에 형성된 소자를 접속하는 비어 홀을 형성하는 영역의 스토퍼막(24)을 제거한다(도 3d). 또한, 도면에 있어서는, 소스/드레인 확산층(14) 상에 개구되는 비어 홀과, 오른쪽의 게이트 전극(18) 상에 개구되는 비어 홀을 형성하는 경우를 예로 나타낸다.
이어서, 전면에, 예를 들어, CVD법에 의해 막 두께 400㎚ 정도의 실리콘 산화막을 퇴적시키고, 실리콘 산화막으로 이루어진 층간절연막(26)을 형성한다(도 4a).
이어서, 통상의 리소그래피 기술을 사용하여, 형성하고자 하는 배선층에 상당하는 개구 패턴을 갖는 레지스트막(28)을 형성한다(도 4b).
이어서, 레지스트막(28) 및 스토퍼막(24)을 마스크로 하여 층간절연막(22, 26)을 이방성(異方性) 에칭하고, 층간절연막(26)에 형성된 배선 홈(30)과, 배선 홈(30) 내의 층간절연막(22)에 형성된 소스/드레인 확산층(14) 및 게이트 전극(18)에 이르는 비어 홀(32)을 형성한다(도 4c).
이어서, 전면에, 예를 들어, 반응성 스퍼터링법을 사용하여 막 두께 20∼40㎚의 TaN막을 퇴적시킨다. 이와 같이 하여, TaN막으로 이루어진 배리어층(34)을 형성한다. 또한, 배리어층(34)은 층간절연막(22, 26) 중에 배선층 중의 동이 확산되는 것을 방지하기 위한 층이다. 또한, TaN막은 CVD법 등에 의해 형성할 수도 있다.
이어서, 전면에, 예를 들어, 스퍼터링법, CVD법, 도금법에 의해 막 두께 5∼50㎚ 정도의 Zr막을 비정질 상태로 퇴적시킨다. 이와 같이 하여, Zr막으로 이루어진 밀착층(36)을 형성한다.
이어서, 전면에, 예를 들어, 스퍼터링법이나 CVD법 등에 의해 막 두께 50∼200㎚ 정도의 Cu막을 퇴적시킨다. 이와 같이 하여, 시드층으로서의 Cu막(38)을 형성한다(도 5a). 또한, 시드층으로서의 Cu막(38)은, Cu막을 도금법에 의해 퇴적시킬 때에 기판의 도전성을 높이기 위한 하지막으로서 퇴적시키는 것이다.
이때, 시드층으로서의 Cu막(38)을 형성하는 성막 방법에 스퍼터링법 등과 같이 성막 성분이 큰 에너지를 갖고 형성되는 방법을 적용시킴으로써, 시드층으로서의 Cu막(38)을 구성하는 Cu의 일부가 Zr으로 이루어진 밀착층(36) 내에 들어가기 때문에, 후공정에서 열처리를 행하지 않더라도 밀착층(36)과 시드층으로서의 Cu막(38) 사이의 밀착력을 향상시킬 수 있다.
이어서, 전면에, 예를 들어, 도금법에 의해 막 두께 1000㎚ 정도의 Cu막(40)을 퇴적시키고, 배선 홈(30) 및 비어 홀(32) 내를 Cu막(40)에 의해 완전하게 매입한다(도 5b).
여기서, Cu막(40)으로서는 순동(純銅) 이외에 동 합금을 사용할 수 있고, Cu-Sn(동-주석) 합금, Cu-Mg(동-마그네슘) 합금, Cu-Al(동-알루미늄) 합금 등의 각종 합금을 사용할 수 있다. Cu-Sn 합금을 사용한 경우에는 일렉트로마이그레이션 내성을 한층 더 향상시키는 것이 가능하고, Cu-Mg 합금을 사용한 경우에는 Cu막(40)의 표면의 산화를 억제할 수 있다. 또한, 본 실시형태에서는 Cu막(40)을 도금법에 의해 형성하고 있으나, 예를 들어, 스퍼터링법 등의 다른 방법에 의해, 시드층으로서의 Cu막(76)을 형성하지 않고 배선 홈(30) 및 비어 홀(32)을 매입하도록 할 수도 있다.
이어서, 예를 들어, CMP법에 의해 층간절연막(26)이 노출될 때까지, Cu막(40), 시드층으로서의 Cu막(38), 밀착층(36), 배리어층(34)을 평탄하게 연마하고, 배선 홈(30) 내 및 비어 홀(32) 내에만 Cu막(40), 시드층으로서의 Cu막(38), 밀착층(36), 배리어층(34)을 잔존시킨다.
이와 같이 하여, Cu막(40), 시드층으로서의 Cu막(38), 밀착층(36), 배리어층(34)으로 이루어지고, 비어 홀(32)을 통하여 소스/드레인 확산층(14), 게이트 전극(18)에 접속되며, 배선 홈(30)에 매입된 배선층(42)을 형성한다(도 5c).
이어서, 배선층(42)이 매입된 층간절연막(26) 상에, 예를 들어, CVD법에 의해 막 두께 50∼70㎚의 실리콘 질화막으로 이루어진 배선보호막(44)을 형성한다(도 6a).
이어서, 배선보호막(44) 상에, 예를 들어, CVD법에 의해 막 두께 500∼700㎚ 정도의 실리콘 산화막을 퇴적시키고, 실리콘 산화막으로 이루어진 층간절연막(46)을 형성한다.
이어서, 전면에, 예를 들어, CVD법에 의해 막 두께 수십 ㎚ 정도의 실리콘 질화막을 퇴적시킨다. 이와 같이 하여, 실리콘 질화막으로 이루어진 스토퍼막(48)을 형성한다.
이어서, 통상의 리소그래피 기술 및 에칭 기술을 사용하여, 상층에 형성하는 배선층과 배선층(42)을 접속하는 비어 홀을 형성하는 영역의 스토퍼막(48)을 제거한다.
이어서, 전면에, 예를 들어, CVD법에 의해 막 두께 400㎚ 정도의 실리콘 산화막을 퇴적시키고, 실리콘 산화막으로 이루어진 층간절연막(50)을 형성한다(도 6b).
이어서, 통상의 리소그래피 기술을 사용하여, 형성하고자 하는 배선층에 상당하는 개구 패턴을 갖는 레지스트막(52)을 형성한다(도 7a).
이어서, 레지스트막(52) 및 스토퍼막(48)을 마스크로 하여 층간절연막(46, 50) 및 배선보호막(44)을 이방성 에칭하고, 층간절연막(50)에 형성된 배선 홈(54)과, 배선 홈(54) 내의 층간절연막(46) 및 배선보호막(44)에 형성된 배선층(42)에 이르는 비어 홀(56)을 형성한다(도 7b).
이어서, 전면에, 예를 들어, 반응성 스퍼터링법을 사용하여 막 두께 25∼30㎚의 TaN막을 퇴적시킨다. 이와 같이 하여, TaN막으로 이루어진 배리어층(58)을 형성한다.
이어서, 전면에, 예를 들어, 스퍼터링법에 의해 막 두께 5∼50㎚ 정도의 Zr막을 비정질 상태로 퇴적시킨다. 이와 같이 하여, Zr막으로 이루어진 밀착층(60)을 형성한다.
이어서, 전면에, 예를 들어, 스퍼터링법에 의해 막 두께 50∼200㎚ 정도의 Cu막을 퇴적시킨다. 이와 같이 하여, Cu막으로 이루어진 시드층으로서의 Cu막(62)을 형성한다(도 8a). 시드층으로서의 Cu막(38)을 형성하는 경우와 동일하게, 시드층으로서의 Cu막(62)을 형성하는 성막 방법에 스퍼터링법 등의 성막 성분이 큰 에너지를 갖고 형성되는 방법을 적용시킴으로써, 시드층으로서의 Cu막(62)을 구성하는 Cu의 일부가 Zr로 이루어진 밀착층(60) 내에 들어가기 때문에, 후공정에서 열처리를 행하지 않더라도 밀착층(60)과 시드층으로서의 Cu막(62) 사이의 밀착력을 향상시킬 수 있다.
이어서, 전면에, 예를 들어, 도금법에 의해 막 두께 1000㎚ 정도의 Cu막(64)을 퇴적시키고, 배선 홈(54) 및 비어 홀(56) 내를 Cu막(64)에 의해 완전하게 매입한다(도 8b).
이어서, 예를 들어, CMP법에 의해 층간절연막(50)이 노출될 때까지, Cu막(64), 시드층으로서의 Cu막(62), 밀착층(60), 배리어층(58)을 평탄하게 연마하고, 배선 홈(54) 내 및 비어 홀(56) 내에만 Cu막(64), 시드층으로서의 Cu막(62), 밀착층(60), 배리어층(58)을 잔존시킨다.
이와 같이 하여, Cu막(64), 시드층으로서의 Cu막(62), 밀착층(60), 배리어층(58)으로 이루어지고, 비어 홀(56)을 통하여 배선층(42)에 접속되며, 배선 홈(54)에 매입된 배선층(66)을 형성한다(도 9a).
이어서, 배선층(64)이 매입된 층간절연막(50) 상에, 예를 들어, CVD법에 의해 막 두께 50∼70㎚의 실리콘 질화막으로 이루어진 배선보호막(68)을 형성한다.
이어서, 필요에 따라 제 3 층 이후의 배선층(도시 생략)을 형성한다.
이와 같이, 본 실시형태에 따르면, 시드층과 배리어층 사이에 Zr막으로 이루어진 밀착층을 형성하기 때문에, 시드층과 배리어층 사이의 밀착성을 높일 수 있다. 이것에 의해, CMP에 의한 Cu막의 연마 과정에 있어서 Cu막이 박리되는 것을 억제할 수 있고, 반도체 장치의 제조 수율이나 신뢰성을 향상시킬 수 있다.
[제 2 실시형태]
본 발명의 제 2 실시형태에 따른 반도체 장치의 제조방법에 대해서 도 2 내지 도 9를 이용하여 설명한다. 또한, 제 1 실시형태에 따른 반도체 장치의 구조 및 제조방법과 동일한 구성요소에 대해서는 동일한 부호를 첨부하여, 설명을 생략하거나 간략하게 한다.
도 2는 본 실시형태에 따른 반도체 장치의 구조를 나타낸 개략단면도이고, 도 3 내지 도 9는 본 실시형태에 따른 반도체 장치의 제조방법을 나타낸 공정단면도이다.
본 실시형태에 따른 반도체 장치 및 그의 제조방법은 배리어층, 밀착층, Cu막의 형성방법이 상이한 것 이외는 제 1 실시형태에 따른 반도체 장치 및 그의 제조방법과 동일하다.
이하, 본 실시형태에 따른 반도체 장치의 제조방법에 대해서 도 3 내지 도 9를 이용하여 설명한다.
먼저, 예를 들어, 도 3a 내지 도 4c에 나타낸 제 1 실시형태에 따른 반도체 장치의 제조방법과 동일하게 하여, MOS 트랜지스터가 형성된 실리콘 기판(10) 상에 비어 홀(32)이 형성된 층간절연막(26) 및 스토퍼막(24)과, 배선 홈(30)이 형성된 층간절연막(28)을 형성한다.
이어서, 전면에, 예를 들어, 반응성 스퍼터링법을 사용하여 막 두께 25∼30㎚의 TaN막을 퇴적시킨다. 이와 같이 하여, TaN막으로 이루어진 배리어층(34)을 형성한다. 또한, TaN막은 CVD법 등에 의해 형성할 수도 있다.
이어서, 전면에, 예를 들어, 스퍼터링법에 의해 막 두께 5∼50㎚ 정도의 Zr막을 비정질 상태로 퇴적시킨다. 이와 같이 하여, Zr막으로 이루어진 밀착층(36)을 형성한다. 또한, Zr막은 CVD법이나 도금법 등에 의해 형성할 수도 있다.
이어서, 전면에, 예를 들어, CVD법에 의해 막 두께 50∼200㎚ 정도의 Cu막을 퇴적시킨다. 이와 같이 하여, 시드층으로서의 Cu막(38)을 형성한다(도 5a).
이어서, 200℃ 정도의 저온 열처리 또는 500℃에서 몇 초 정도의 단시간 열처리를 행하여, 밀착층(36)을 구성하는 Zr의 일부를 시드층으로서의 Cu막(38)에 확산시킨다. 이것에 의해, 밀착층(36)과 시드층으로서의 Cu막(38)과의 밀착력이 향상된다. 또한, 이 열처리 과정에 있어서, 밀착층(36)과 배리어층(34) 사이에 있어서도 서로 확산이 발생하고, 밀착층(36)과 배리어층(34) 사이의 밀착력도 향상된다.
또한, 본 열처리 공정에 있어서, 300℃에서 30분 정도의 열처리를 행하여, 밀착층(36)을 구성하는 Zr의 일부를 시드층으로서의 Cu막(38)에 고용 한계까지 확산시킬 수도 있다. 이와 같이 한 경우에 있어서도, 밀착층(36)과 시드층으로서의 Cu막(38) 사이의 밀착력을 향상시킬 수 있다. 이 경우, 열처리 후에 있어서도 시드층으로서의 Cu막(38)과 배리어층(34) 사이에 Zr막으로 이루어진 밀착층(36)이 잔존하도록, 밀착층(36) 및 시드층으로서의 Cu막(38)의 막 두께를 제어한다.
이어서, 예를 들어, 제 1 실시형태에 따른 반도체 장치의 제조방법과 동일하게, 도금법에 의해 Cu막(40)을 퇴적시킨 후에 CMP법에 의해 폴리쉬 백(polish-back)하여, Cu막(40), 시드층으로서의 Cu막(38), 밀착층(36), 배리어층(34)으로 이루어지고, 비어 홀(32)을 통하여 소스/드레인 확산층(14), 게이트 전극(18)에 접속되며, 배선 홈(30)에 매입된 배선층(42)을 형성한다(도 5b 및 도 5c).
이후, 예를 들어, 도 6a 내지 도 9b에 나타낸 제 1 실시형태에 따른 반도체 장치의 제조방법과 동일하게 하여, 제 2 층째 이후의 배선층을 형성한다.
이와 같이, 본 실시형태에 따르면, 시드층과 배리어층 사이에 Zr막으로 이루어진 밀착층을 형성하고, 시드층 형성 후에 열처리를 행하기 때문에, 시드층과 배리어층 사이의 밀착성을 높일 수 있다. 이것에 의해, CMP에 의한 Cu막의 연마 과정에 있어서 Cu막이 박리되는 것을 억제할 수 있고, 반도체 장치의 제조 수율이나 신뢰성을 향상시킬 수 있다.
또한, 본 실시형태에서는, 제 1 층째의 Cu 배선층 형성 과정에 적용시키는 예를 설명했으나, 제 2 층째 이후의 배선층에 본 실시형태에 따른 반도체 장치의 제조방법을 적용시킬 수도 있다.
[제 3 실시형태]
본 발명의 제 3 실시형태에 따른 반도체 장치 및 그의 제조방법에 대해서 도 10 내지 도 14를 이용하여 설명한다. 또한, 도 2 내지 도 9에 나타낸 제 1 및 제 2 실시형태에 따른 반도체 장치의 구조 및 제조방법과 동일한 구성요소에 대해서는 동일한 부호를 첨부하여, 설명을 생략하거나 간략하게 한다.
도 10은 본 실시형태에 따른 반도체 장치의 구조를 나타낸 개략단면도이고, 도 11 내지 도 14는 본 실시형태에 따른 반도체 장치의 제조방법을 나타낸 공정단면도이다.
본 실시형태에서는, 층간절연막과 배리어층 사이의 밀착성을 향상시키는 반도체 장치 및 그의 제조방법에 대해서 설명한다.
먼저, 본 실시형태에 따른 반도체 장치의 구조에 대해서 도 10을 이용하여 설명한다.
소자 분리막(12)에 의해 획정된 실리콘 기판(10)의 소자 영역에는 소스/드레인 확산층(14) 및 게이트 전극(18)을 갖는 MOS 트랜지스터가 형성되어 있다.
MOS 트랜지스터가 형성된 실리콘 기판(10) 상에는 층간절연막(22)과, 스토퍼막(24)과, 층간절연막(26)이 차례로 형성되어 있다. 층간절연막(22) 및 스토퍼막(24)에는 소스/드레인 확산층(14) 및 게이트 전극(18)에 이르는 비어 홀(32)이 형성되어 있고, 층간절연막(26)에는 비어 홀(32)을 포함한 영역에 배선 홈(30)이 형성된 층간절연막(26)이 형성되어 있다. 비어 홀(32) 및 배선 홈(30) 내에는 Zr막으로 이루어진 밀착층(70)과, TaN막으로 이루어진 배리어층(34)과, 시드층으로서의 Cu막(38)과, Cu막(40)으로 이루어진 배선층(42)이 매입되어 있다.
배선층(42)이 매입된 층간절연막(26) 상에는 배선보호막(44)과, 층간절연막(46)과, 스토퍼막(48)과, 층간절연막(50)이 차례로 형성되어 있다. 배선보호막(44) 및 층간절연막(46)에는 배선층(42)에 이르는 비어 홀(56)이 형성되어 있고, 층간절연막(50)의 비어 홀(56)을 포함한 영역에는 배선 홈(54)이 형성되어 있다. 비어 홀(56) 및 배선 홈(54) 내에는 Zr막으로 이루어진 밀착층(72)과, TaN막으로 이루어진 배리어층(58)과, 시드층으로서의 Cu막(62)과, Cu막(64)으로 이루어진 배선층(66)이 매입되어 있다.
배선층(66)이 매입된 층간절연막(50) 상에는 배선보호막(68)이 형성되어 있다.
이와 같이 하여, 본 실시형태에 따른 반도체 장치가 구성되어 있다.
본 실시형태에 따른 반도체 장치는, 층간절연막(22, 26)과 배리어층(34) 사이에 Zr막으로 이루어진 밀착층(70)이, 층간절연막(46, 50)과 배리어층(58) 사이에 Zr막으로 이루어진 밀착층(70)이 각각 형성되어 있는 것에 특징이 있다. 이와 같이 하여 Zr막으로 이루어진 밀착층(70, 72)을 설치함으로써, 층간절연막(22, 26, 46, 50)과 밀착층(70, 72) 사이의 밀착성 및 밀착층(70, 72)과 배리어층(34, 58) 사이의 밀착성을 향상시킬 수 있다. 따라서, 종래의 반도체 장치와 비교하여, 층간절연막과 배리어층 사이의 밀착성을 향상시킬 수 있다.
다음으로, 본 실시형태에 따른 반도체 장치의 제조방법에 대해서 도 11 내지 도 14를 이용하여 설명한다.
먼저, 예를 들어, 도 3a 내지 도 4c에 나타낸 제 1 실시형태에 따른 반도체 장치의 제조방법과 동일하게 하여, MOS 트랜지스터가 형성된 실리콘 기판(10) 상에 비어 홀(32)이 형성된 층간절연막(26) 및 스토퍼막(24)과, 배선 홈(30)이 형성된 층간절연막(28)을 형성한다(도 11a).
이어서, 전면에, 예를 들어, 스퍼터링법에 의해 막 두께 5∼50㎚ 정도의 Zr막을 퇴적시킨다. 이와 같이 하여, Zr막으로 이루어진 밀착층(70)을 형성한다(도 11b).
이어서, 전면에, 예를 들어, 반응성 스퍼터링법을 사용하여 막 두께 25∼30㎚의 TaN막을 퇴적시킨다. 이와 같이 하여, TaN막으로 이루어진 배리어층(34)을 형성한다.
이어서, 전면에, 예를 들어, 스퍼터링법에 의해 막 두께 50∼200㎚ 정도의 Cu막을 퇴적시킨다. 이와 같이 하여, 시드층으로서의 Cu막(38)을 형성한다(도 11c).
이어서, 전면에, 예를 들어, 도금법에 의해 막 두께 1000㎚ 정도의 Cu막(40)을 퇴적시키고, 배선 홈(30) 및 비어 홀(32) 내를 Cu막(40)에 의해 완전하게 매입한다(도 12a).
이어서, 예를 들어, CMP법에 의해 층간절연막(26)이 노출될 때까지, Cu막(40), 시드층으로서의 Cu막(38), 배리어층(34), 밀착층(70)을 평탄하게 연마하고, 배선 홈(30) 내 및 비어 홀(32) 내에만 Cu막(40), 시드층으로서의 Cu막(38), 배리어층(34), 밀착층(70)을 잔존시킨다.
이와 같이 하여, Cu막(40), 시드층으로서의 Cu막(38), 배리어층(34), 밀착층(70)으로 이루어지고, 비어 홀(32)을 통하여 소스/드레인 확산층(14) 및 게이트 전극(18)에 접속되며, 배선 홈(30)에 매입된 배선층(42)을 형성한다(도 12b).
이어서, 배선층(42)이 매입된 층간절연막(26) 상에, 예를 들어, CVD법에 의해 막 두께 50∼70㎚의 실리콘 질화막으로 이루어진 배선보호막(44)을 형성한다(도 6a).
이어서, 예를 들어, 도 6b 내지 도 7b에 나타낸 제 1 실시형태에 따른 반도체 장치의 제조방법과 동일하게 하여, 배선보호막(44) 상에 비어 홀(56)이 형성된 층간절연막(46) 및 스토퍼막(48)과, 배선 홈(54)이 형성된 층간절연막(50)을 형성한다(도 13a).
이어서, 전면에, 예를 들어, 스퍼터링법에 의해 막 두께 5∼50㎚ 정도의 Zr막을 퇴적시킨다. 이와 같이 하여, Zr막으로 이루어진 밀착층(72)을 형성한다.
이어서, 전면에, 예를 들어, 반응성 스퍼터링법을 사용하여 막 두께 25∼30㎚의 TaN막을 퇴적시킨다. 이와 같이 하여, TaN막으로 이루어진 배리어층(58)을 형성한다.
이어서, 전면에, 예를 들어, 스퍼터링법에 의해 막 두께 50∼200㎚ 정도의 Cu막을 퇴적시킨다. 이와 같이 하여, 시드층으로서의 Cu막(62)을 형성한다(도 13b).
이어서, 전면에, 예를 들어, 도금법에 의해 막 두께 1000㎚ 정도의 Cu막(64)을 퇴적시키고, 배선 홈(54) 및 비어 홀(56) 내를 Cu막(64)에 의해 완전하게 매입한다.
이어서, 예를 들어, CMP법에 의해 층간절연막(50)이 노출될 때까지, Cu막(64), 시드층으로서의 Cu막(62), 배리어층(58), 밀착층(72)을 평탄하게 연마하고, 배선 홈(54) 내 및 비어 홀(56) 내에만 Cu막(64), 시드층으로서의 Cu막(62), 배리어층(58), 밀착층(72)을 잔존시킨다.
이와 같이 하여, Cu막(64), 시드층으로서의 Cu막(62), 배리어층(58), 밀착층(72)으로 이루어지고, 비어 홀(56)을 통하여 배선층(42)에 접속되며, 배선 홈(54)에 매입된 배선층(66)을 형성한다(도 14a).
이어서, 배선층(64)이 매입된 층간절연막(50) 상에, 예를 들어, CVD법에 의해 막 두께 50∼70㎚의 실리콘 질화막으로 이루어진 배선보호막(68)을 형성한다.
이어서, 필요에 따라 제 3 층 이후의 배선층(도시 생략)을 형성한다.
이와 같이, 본 실시형태에 따르면, 층간절연막과 배리어층 사이에 Zr막으로 이루어진 밀착층을 형성하기 때문에, 층간절연막과 배리어층 사이의 밀착성을 높일 수 있다. 이것에 의해, CMP에 의한 Cu막의 연마 과정에 있어서 Cu막이 박리되는 것을 억제할 수 있고, 반도체 장치의 제조 수율이나 신뢰성을 향상시킬 수 있다.
[제 4 실시형태]
본 발명의 제 4 실시형태에 따른 반도체 장치 및 그의 제조방법에 대해서 도 15 내지 도 18을 이용하여 설명한다. 또한, 도 2 내지 도 14에 나타낸 제 1 내지 제 3 실시형태에 따른 반도체 장치의 구조 및 제조방법과 동일한 구성요소에 대해서는 동일한 부호를 첨부하여, 설명을 생략하거나 간략하게 한다.
도 15는 본 실시형태에 따른 반도체 장치의 구조를 나타낸 개략단면도이고, 도 16 내지 도 18은 본 실시형태에 따른 반도체 장치의 제조방법을 나타낸 공정단면도이다.
상기 제 1 내지 제 3 실시형태에서는, 비어 홀과 배선 홈을 동일한 공정으로 개구하여 이것들 홈 내에 배선층을 매입하는 이른바 듀얼(dual) 다마신 프로세스에 의해 배선층을 형성하는 방법에 대해서 설명했으나, 비어 홀 내에 전극 플러그가 매입된 층간절연막을 형성한 후에, 동 배선이 매입된 층간절연막을 형성하는 이른바 싱글(single) 다마신 프로세스에 있어서도 본 발명을 적용시킬 수 있다. 본 실시형태에서는, 싱글 다마신 구조를 갖는 반도체 장치 및 그의 제조방법에 대해서 설명한다.
먼저, 본 실시형태에 따른 반도체 장치의 구조에 대해서 도 15를 이용하여 설명한다.
본 실시형태에 따른 반도체 장치는, 도 15에 나타낸 바와 같이, 배선층(42)이 배리어층(34), 밀착층(36), 시드층으로서의 Cu막(38) 및 Cu막(40)에 의해 구성되고, 배선층(66)이 배리어층(58), 밀착층(60), 시드층으로서의 Cu막(62) 및 Cu막(64)에 의해 구성되어 있는 점은 제 1 실시형태에 따른 반도체 장치와 동일하다. 본 실시형태에 따른 반도체 장치는, 배선층(42)이 비어 홀(32) 내에 매입된 전극 플러그(74)를 통하여 하지 구조에 접속되어 있는 점에 특징이 있다.
다음으로, 본 실시형태에 따른 반도체 장치의 제조방법에 대해서 설명한다.
먼저, 예를 들어, 도 3a 및 도 3b에 나타낸 제 1 실시형태에 따른 반도체 장치의 제조방법과 동일하게 하여, MOS 트랜지스터와 MOS 트랜지스터 상을 덮는 층간절연막(22)을 형성한다(도 16a).
이어서, 통상의 리소그래피 기술 및 에칭 기술에 의해, 층간절연막(22)에 소스/드레인 확산층(14) 또는 게이트 전극(18)에 이르는 비어 홀(32)을 형성한다(도 16b).
이어서, CVD법에 의해, 예를 들어, 막 두께 80㎚의 TiN막과, 예를 들어, 막 두께 350㎚의 W(텅스텐)막을 퇴적시키고, 층간절연막(22)의 표면이 노출될 때까지, W막, TiN막, Ti막을 CMP법에 의해 평탄하게 연마하여, 비어 홀(32)에 매입되며, 소스/드레인 확산층(14) 또는 게이트 전극(18)에 전기적으로 접속된 전극 플러그(74)를 형성한다(도 16c).
이어서, 전면에, 예를 들어, CVD법에 의해 막 두께 400㎚ 정도의 실리콘 산화막을 퇴적시키고, 실리콘 산화막으로 이루어진 층간절연막(26)을 형성한다.
이어서, 통상의 리소그래피 기술 및 에칭 기술을 사용하여, 층간절연막(26)에 배선 홈(30)을 형성한다(도 16d).
이어서, 예를 들어, 도 4a에 나타낸 제 1 실시형태에 따른 반도체 장치의 제조방법과 동일하게 하여, 예를 들어, 막 두께 25∼30㎚의 TaN막으로 이루어진 배리어층(34)과, 예를 들어, 막 두께 5∼50㎚ 정도의 비정질 Zr막으로 이루어진 밀착층(36)과, 예를 들어, 막 두께 50∼200㎚ 정도의 시드층으로서의 Cu막(38)을 형성한다(도 17a).
이어서, 전면에, 예를 들어, 도금법에 의해 막 두께 1000㎚ 정도의 Cu막(40)을 퇴적시키고, 배선 홈(30) 내를 Cu막(40)에 의해 완전하게 매입한다(도 17b).
이어서, 예를 들어, CMP법에 의해 층간절연막(26)이 노출될 때까지, Cu막(40), 시드층으로서의 Cu막(38), 밀착층(36), 배리어층을 평탄하게 연마하고, 배선 홈(30) 내 및 비어 홀(32) 내에만 Cu막(40), 시드층으로서의 Cu막(38), 밀착층(36), 배리어층(34)을 잔존시킨다. 이와 같이 하여, Cu막(40), 시드층으로서의 Cu막(38), 밀착층(36), 배리어층(34)으로 이루어지고, 전극 플러그(74)를 통하여 소스/드레인 확산층(14) 또는 게이트 전극(18)에 접속되며, 배선 홈(30)에 매입된 배선층(42)을 형성한다(도 18a).
이어서, 예를 들어, 도 6a 내지 도 9b에 나타낸 제 1 실시형태에 따른 반도체 장치의 제조방법과 동일하게 하여, Cu막(64), 시드층으로서의 Cu막(62), 밀착층(60), 배리어층(58)으로 이루어지고, 비어 홀(56)을 통하여 배선층(42)에 접속되며, 배선 홈(54)에 매입된 배선층(66) 및 배선보호막(68) 등을 형성한다(도 18b).
이와 같이, 본 실시형태에 따르면, 싱글 다마신 구조의 배선층을 갖는 반도체 장치에 있어서, 시드층과 배리어층 사이에 Zr막으로 이루어진 밀착층을 형성하기 때문에, 시드층과 배리어층 사이의 밀착성을 높일 수 있다. 이것에 의해, CMP에 의한 Cu막의 연마 과정에 있어서 Cu막이 박리되는 것을 억제할 수 있고, 반도체 장치의 제조수율이나 신뢰성을 향상시킬 수 있다.
또한, 상기 실시형태에서는, 제 1 층째의 배선층에 싱글 다마신 구조를 적용시킨 경우를 나타냈으나, 제 2 층째 이후의 배선층에 동일한 싱글 다마신 구조를 적용시킬 수도 있다. 또한, 제 2 층째 이후의 배선층에만 싱글 다마신 구조를 적용시킬 수도 있다.
또한, 본 실시형태에서는, 제 1 실시형태에 따른 반도체 장치 및 그의 제조방법에 싱글 다마신 구조를 적용시킨 경우를 나타냈으나, 제 2 실시형태 및 제 3 실시형태에 따른 반도체 장치 및 그의 제조방법에 있어서도 동일하게 적용시킬 수 있다.
[제 5 실시형태]
본 발명의 제 5 실시형태에 따른 반도체 장치 및 그의 제조방법에 대해서 도 19 및 도 20을 이용하여 설명한다. 또한, 도 2 내지 도 18에 나타낸 제 1 내지 제 4 실시형태에 따른 반도체 장치의 구조 및 제조방법과 동일한 구성요소에 대해서는 동일한 부호를 첨부하여, 설명을 생략하거나 간략하게 한다.
도 19는 본 실시형태에 따른 반도체 장치의 구조를 나타낸 개략단면도이고, 도 20은 본 실시형태에 따른 반도체 장치의 제조방법을 나타낸 공정단면도이다. 또한, 도 19 및 도 20은, 제 1 실시형태에 따른 반도체 장치에 있어서의 배선층(42)이 형성된 영역에 상당하는 영역의 확대단면도를 나타낸 것이다.
먼저, 본 실시형태에 따른 반도체 장치의 구조에 대해서 도 19를 이용하여 설명한다.
본 실시형태에 따른 반도체 장치는, 도 19에 나타낸 바와 같이, 배리어층(34)과 밀착층(36) 사이에 섬형 구조의 Cu-Zr(동-지르코늄) 합금막(76')이 형성되어 있고, 이것들 배리어층(34), Cu-Zr 합금막(76'), 밀착층(36), Cu막(38, 40)에 의해 배선층(42)이 구성되어 있는 것에 특징이 있다. 이와 동일하게, 배리어층(58)과 밀착층(60) 사이에 섬형 구조의 Cu-Zr 합금막(78')이 형성되어 있고, 배리어층(58), Cu-Zr 합금막(78'), 밀착층(60), Cu막(62, 64)에 의해 배선층(66)이 구성되어 있는 것에 특징이 있다. 그 밖의 구성 부분에 관해서는, 도 19에 나타낸 제 1 실시형태에 따른 반도체 장치와 동일하다.
다음으로, 도 19를 참조하면서, 본 실시형태에 따른 배선층(42, 66)의 구성을 상세하게 설명한다.
도 19에 나타낸 바와 같이, 섬형 구조의 Cu-Zr 합금막(76')은 Zr막으로 이루어진 밀착층(36)과 배리어층(34)과의 계면을 따라 산재(散在)하여 형성되어 있다. 밀착층(36) 상에는 시드층으로서의 Cu막(38), 배선 홈(30) 및 비어 홀(32)을 매입하는 Cu막(40)이 형성되어 있다.
Cu-Zr 합금막(76')은 20㎚ 정도 이하의 매우 얇은 막 두께로 형성되어 있기 때문에, 완전한 적층막으로서는 형성되어 있지 않고, 도 19에 나타낸 바와 같은 섬형(입상(粒狀)) 구조의 막이 서로 떨어진 상태에서 형성되어 있다. 이와 같이, Cu-Zr 합금막(76')을 섬형 구조로서 형성하고, 배리어층(34) 상에 산재시킴으로써, 밀착층(36)은 Cu-Zr 합금막(76')이 형성되어 있는 영역에서는 Cu-Zr 합금막(76')과 밀착하며, Cu-Zr 합금막(76')이 형성되어 있지 않은 영역에서는 하층의 배리어층(34)과 밀착하게 된다. 따라서, 배리어층(34)과 밀착층(36) 사이에서 Cu-Zr 합금막(76')의 섬형 구조가 기계적으로 맞물린 구조가 형성되게 된다.
그리고, 섬형 구조의 Cu-Zr 합금막(76')에는 후술의 제조 프로세스에 의해 밀착층(36) 중의 Zr이 확산되어 있다. 따라서, 섬형 구조의 Cu-Zr 합금막(76')과 밀착층(36)의 계면에 있어서는 조성(組成)이 연속적으로 변화하는 구조로 되고, 명료한 계면이 존재하지 않는 상태로 되기 때문에, 밀착층(36)과 Cu-Zr 합금막(76')의 밀착성을 높이는 것이 가능해진다. 또한, 밀착층(36)과 배리어층(34)과의 계면에 있어서도 구성 원소가 서로 확산되어 있고, Cu-Zr 합금막(76')과 배리어층(34)과의 계면에 있어서도 구성 원소가 서로 확산되어 있기 때문에, 이것들 막의 계면에 있어서도 높은 밀착성이 확보되어 있다. 게다가, Cu-Zr 합금막(76')은 미소(微少)한 요철(凹凸)형상으로 형성되어 있고, 밀착층(36)과 배리어층(34)과의 계면에서 기계적으로 맞물려 있기 때문에, 양자의 접합을 강고하게 행하는 것이 가능해진다.
이와 같이, 밀착층(36)과 Cu-Zr 합금막(76')에 의해 Cu막(38)과 배리어층(34)의 접착을 강고하게 행함으로써, CMP법 등에 의해 Cu막(38, 40)에 기계적 응력이 부가되는 프로세스를 행한 경우에도, 배리어층(34)으로부터 Cu막(38, 40)이 박리되게 되는 것을 억제할 수 있으며, 스트레스 마이그레이션 내성을 높이는 것이 가능해진다. 게다가, Cu막(38)과 배리어층(34)의 밀착성을 높임으로써, 배선층(42)에 대전류를 흐르게 한 경우의 Cu막(38)과 배리어층(34)과의 계면 근방에 있어서의 원자의 이동을 최소한으로 억제할 수 있고, 일렉트로마이그레이션 내성을 향상시키는 효과도 얻어진다.
다음으로, 본 실시형태에 따른 반도체 장치의 제조방법에 대해서 도 20을 이용하여 설명한다.
먼저, 예를 들어, 도 3a 내지 도 4c에 나타낸 제 1 실시형태에 따른 반도체 장치의 제조방법과 동일하게 하여, 실리콘 기판(10) 상에 비어 홀(32)이 형성된 층간절연막(22)과, 배선 홈(30)이 형성된 층간절연막(26)을 형성한다.
이어서, 예를 들어, 도 5a에 나타낸 제 1 실시형태에 따른 반도체 장치의 제조방법과 동일하게 하여, 예를 들어, 막 두께 20∼40㎚ 정도의 TaN막으로 이루어진 배리어층(34)을 형성한다.
이어서, 배리어층(34) 상을 덮도록 실리콘 기판(10) 상의 전면에 섬형 Cu막(76)을 형성한다(도 20a). 구체적으로 설명하면, 실리콘 기판(10)을 100℃∼250℃ 정도로 가열한 상태에서, 스퍼터링법에 의해 증착량을 제어하여 성막을 행하고, Cu막(76)을 30㎚ 정도의 막 두께로 형성한다. 이것에 의해, Cu막은 균일한 막으로서 형성되지 않고, 평면적으로 보면 직경 20㎚ 정도의 다수의 원형과 같은 섬형 구조로서 형성된다.
여기서, Cu막(76)의 막 두께를 30㎚ 이상으로 할 경우, 인접하는 섬형 구조가 연결되어 Cu막(76)이 균일한 막으로서 형성되고, 섬형 구조를 형성할 수 없기 때문에, Cu막(76)의 막 두께는 30㎚ 이하로 형성할 필요가 있다. 또한, 막 두께 30㎚ 이하로 형성한 경우의 각 섬형 구조의 간격은 2㎚∼20㎚ 정도로 된다. Cu막(76)을 형성할 때의 기판 온도를 변경시킴으로써, 섬형 구조의 Cu막(76)의 막 두께 및 직경을 변화시킬 수 있고, 기판 온도를 낮게 할 경우는 막 두께 및 직경은 작아진다. 실리콘 기판(10)의 가열은 기판 아래쪽으로부터 히터를 사용하여 가열하나, 위쪽으로부터 램프 등의 광원을 사용하여 가열하도록 할 수도 있다. 또한, Cu막(76)은 CVD법 및 도금법에 의해 형성하는 것도 가능하다.
이어서, 실리콘 기판(10) 상의 전면에 막 두께 5㎚∼50㎚ 정도의 지르코늄막을 퇴적시킨다. Zr막의 형성은 스퍼터링법, CVD법, 도금법 등을 이용하여 행한다. 이것에 의해, Zr막으로 이루어진 밀착층(36)이 형성된다(도 20b).
이어서, 스퍼터링법 및 CVD법 등에 의해 시드층으로서의 Cu막(38)을 50㎚∼200㎚ 정도의 막 두께로 형성한다(도 20c). 시드층으로서의 Cu막(38)은, Cu막을 도금법에 의해 퇴적시킬 때, 기판의 도전성을 높이기 위해 하지막으로서 퇴적시키는 막이다.
이어서, 시드층으로서의 Cu막(38)을 형성한 후, 열처리를 행한다. 열처리로서는, 예를 들어, 200℃ 정도의 저온, 또는, 예를 들어, 500℃ 정도의 온도에서 몇초의 단시간 열처리를 행한다. 이것에 의해, 밀착층(36) 중의 Zr이 미세결정 구조를 갖는 섬형 구조의 Cu막(76) 중이나 시드층으로서의 Cu막(38) 중에 확산되고, Cu막(76)은 Cu-Zr 합금막(76')으로 된다(도 20d).
이때, 미세결정 구조의 Cu막(76)은 체적이 작기 때문에, 저온 또는 단시간의 열처리에 의해 Zr이 확산되고, Cu-Zr 합금막(76')과 배리어층(34)과의 밀착성이 향상된다. 또한, Zr은 배리어층(34) 중에도 확산되기 때문에, 밀착층(36)과 배리어층(34)의 계면 근방, 또는 Cu-Zr 합금막(76')과 배리어층(34)과의 계면 근방에 있어서의 배리어층(34) 중에도 Zr이 확산되어 밀착성을 높일 수 있다. 그리고, 배리어층(34)과 밀착층(36) 사이에 요철형상을 갖는 Cu-Zr 합금막(76')이 형성되기 때문에, 배리어층(34)과 밀착층(36)의 계면을 기계적으로 맞물린 구조로 할 수 있고, 기계적 응력에 대하여 강화된 구조로 할 수 있다. 또한, Zr으로 이루어진 밀착층(36)을 형성하는 것만으로도, 밀착층(36)과 Cu-Zr 합금막(76') 또는 배리어층(34)과의 밀착성을 높이는 것은 가능하나, 상술한 열처리를 행함으로써 확실하게 Zr을 섬형 구조의 Cu막(76) 중 및 배리어층(34) 중에 확산시킬 수 있으며, 밀착성을 한층 더 향상시킬 수 있게 된다. 또한, 열처리 온도나 열처리 시간은 Zr을 섬형 Cu막(76) 및 Cu막(38) 중에 확산시킨다는 목적이 달성된다면, 상술한 온도 및 시간에 한정되지는 않는다.
이후, 예를 들어, 도 5b 내지 도 9b에 나타낸 반도체 장치의 제조방법 및 도 20에 나타낸 배선층(42)의 형성방법과 동일하게 하여, 배선층(66) 등을 형성한다.
이와 같이, 본 실시형태에 따르면, 배선 홈(30) 및 비어 홀(32)의 내벽면을 덮도록 배리어층(34) 및 밀착층(36)을 형성하고, Cu막(38, 40)으로 배선 홈(30) 및 비어 홀(32)을 매입하도록 한 배선층(42)의 구성에 있어서, 배리어층(34)과 밀착층(36)의 계면에 섬형 구조의 Cu-Zr 합금막(76')을 형성했기 때문에, Cu-Zr 합금막(76')의 요철형상이 배리어층(34)과 밀착층(36)의 계면에서 기계적으로 맞물리게 되고, 배리어층(34)과 밀착층(36)의 접합을 강고하게 행하는 것이 가능해진다. 또한, 밀착층(36)으로서, 배리어층(34) 및 Cu막(38)과의 밀착성이 높은 Zr막 등의 재료를 사용함으로써 Cu막(38)과 배리어층(34)의 밀착성을 높일 수 있다.
따라서, 본 실시형태에 따르면, 제조 프로세스 중에 Cu막(38, 40)에 힘이 부가되어 Cu막(38)과 배리어층(34) 사이에 응력이 가해진 경우에도, Cu막(38, 40)이 배리어층(34)으로부터 박리되는 것을 억제할 수 있으며, Cu막(38)과 배리어층(34)과의 밀착성의 향상에 의해 스트레스 마이그레이션 내성을 향상시키는 것도 가능해진다. 또한, 배리어층(34)과 Cu막(38)의 밀착성을 높임으로써, Cu막(38)과 배리어층(34)의 계면에 있어서의 Cu막(38) 중의 원자 이동이 억제되게 되고, 일렉트로마이그레이션 내성을 향상시키는 효과도 얻어진다.
또한, 상기 실시형태에서는, Cu-Zr 합금으로 이루어진 섬형 구조체를 제 1 실시형태에 따른 반도체 장치의 배리어층과 밀착층 사이에 설치한 경우를 나타냈으나, 제 2 내지 제 4 실시형태에 있어서도 동일하게 적용시킬 수 있다.
[제 6 실시형태]
다음으로, 본 발명의 제 6 실시형태에 따른 반도체 장치 및 그의 제조방법에 대해서 도 21 및 도 22를 이용하여 설명한다. 또한, 도 2 내지 도 20에 나타낸 제 1 내지 제 5 실시형태에 따른 반도체 장치의 구조 및 제조방법과 동일한 구성요소에 대해서는 동일한 부호를 첨부하여, 설명을 생략하거나 간략하게 한다.
도 21은 본 실시형태에 따른 반도체 장치의 구조를 나타낸 개략단면도이고, 도 22는 본 실시형태에 따른 반도체 장치의 제조방법을 나타낸 공정단면도이다. 또한, 도 21 및 도 22는 제 1 실시형태에 따른 반도체 장치에 있어서의 배선층(42)이 형성된 영역에 상당하는 영역의 확대단면도를 나타낸 것이다.
본 실시형태에 따른 반도체 장치는 제 5 실시형태에서 설명한 섬형 구조의 Cu-Zr 합금막(76')의 상층 및 하층에 밀착층으로서의 Zr막을 형성하고, 2층의 밀착층에 의해 섬형 구조의 Cu-Zr 합금막(76')을 포함하도록 하고 있는 점에서 제 5 실시형태와 상이하다. 그 밖의 구성에 대해서는 도 19에 나타낸 제 5 실시형태에 따른 반도체 장치의 구성과 동일하다.
도 21에 나타낸 바와 같이, 제 6 실시형태에 있어서는, 배리어층(34) 상에 Zr으로 이루어진 밀착층(80)이 형성되어 있고, Cu-Zr 합금막(76')은 밀착층(80)과 밀착층(36)에 의해 포함되어 있다. 이것에 의해, 밀착층(36)과 밀착층(80) 사이에서 Cu-Zr 합금막(76')이 기계적으로 맞물린 구조가 형성되게 된다. Cu-Zr 합금막(76')의 막 두께, 직경 및 인접하는 섬형 구조끼리의 간격에 대해서는 제 5 실시형태와 동일하다.
그리고, 섬형 구조의 Cu-Zr 합금막(76')에는 후술의 제조 프로세스에 의해 밀착층(36, 80) 중의 Zr이 확산되어 있다. 따라서, 밀착층(36, 80)과 Cu-Zr 합금막(76')의 계면에 있어서는 조성이 연속적으로 변화하고 있어, 명료한 계면이 존재하지 않는 상태로 된다. 따라서, 밀착층(36, 80)과 Cu-Zr 합금막(76')의 밀착성이 높아지게 된다. 이와 동일하게, 밀착층(36)과 Cu막(38)과의 계면에 있어서도 밀착층(36) 중의 Zr이 Cu막(38) 중에 확산되어 있기 때문에, 밀착성이 높아지고 있다. 또한, 밀착층(80)과 배리어층(34)과의 계면에 있어서도 구성 원소가 서로 확산되어 있기 때문에, 여기서도 높은 밀착성이 확보되고 있다.
그리고, Cu-Zr 합금막(76')의 미소한 요철이 밀착층(36)과 밀착층(80) 사이에서 기계적으로 맞물려 있기 때문에, 양자의 접합을 강고하게 행하는 것이 가능해진다. 따라서, CMP법 등에 의해 Cu막(38, 40)에 기계적 응력이 부가되는 프로세스를 행한 경우에도, 배리어층(34)으로부터 Cu막(38, 40)이 박리되는 것을 억제할 수 있으며, 스트레스 마이그레이션 내성을 높이는 것이 가능해진다. 게다가, Cu막(38)과 배리어층(34)의 밀착성을 높임으로써, Cu막(38)과 배리어층(34)과의 계면 근방에 있어서의 원자의 이동을 최소한으로 억제할 수 있고, 일렉트로마이그레이션 내성을 향상시키는 효과도 얻어진다.
다음으로, 도 22를 참조하면서, 밀착층(80), Cu-Zr 합금막(76'), 밀착층(36), 시드층으로서의 Cu막(38), Cu막(40)을 형성하는 방법에 대해서 상세하게 설명한다.
먼저, 배리어층(34) 상을 덮도록 막 두께 5㎚∼50㎚ 정도의 Zr막을 비정질 상태로 퇴적시켜, Zr막으로 이루어진 밀착층(80)을 형성한다.
이어서, 밀착층(80) 상에 섬형 Cu막(76)을 형성한다(도 22a). 이때, 제 5 실시형태와 동일하게 실리콘 기판(10)을 100℃∼250℃ 정도로 가열한 상태에서, 스퍼터링법에 의해 증착량을 제어하여 성막을 행하고, 막 두께 30㎚ 정도의 Cu막(76)을 형성한다. 이것에 의해, Cu막은 균일한 막으로서 형성되지 않고, 평면형상으로서 직경 20㎚ 정도의 원형의 섬형 구조로서 형성된다. 제 6 실시형태에서는, 밀착층(80)의 막 두께에 따라 섬형 구조의 크기를 제어할 수 있다. 그리고, 제 5 실시형태와 동일하게, 실리콘 기판(10)에 대한 가열 온도를 변경시킴으로써, 섬형 Cu막(76)의 막 두께 및 직경을 변화시킬 수 있다. 또한, Cu막(76)은 CVD법 및 도금법에 의해 형성할 수도 있다.
이어서, 다시 실리콘 기판(10) 상의 전면에 막 두께 5㎚∼50㎚ 정도의 Zr막을 퇴적시킨다. 이것에 의해, Zr막으로 이루어진 밀착층(80)이 형성된다(도 22b).
이어서, 스퍼터링법 및 CVD법 등에 의해 시드층으로서의 Cu막(38)을 50㎚∼200㎚ 정도의 막 두께로 형성한다(도 22c).
이어서, Cu막(38)을 형성한 후, 열처리를 행한다. 열처리로서는, 예를 들어, 200℃ 정도의 저온, 또는, 예를 들어, 500℃ 정도의 온도에서 몇 초 정도의 단시간 열처리를 행한다. 이것에 의해, 밀착층(36) 및 밀착층(80)의 Zr이 미세결정 구조를 갖는 섬형 Cu막(76) 중이나 시드층으로서의 Cu막(38) 중에 확산되고, Cu막(76)은 Cu-Zr 합금막(76')으로 된다(도 22d). 또한, Zr은 배리어층(34) 중에도 확산되기 때문에, 밀착층(36)과 배리어층(34)의 계면 근방에 있어서도 원소가 서로 확산되어, 밀착성을 높일 수 있다. 그리고, Cu-Zr 합금막(76')의 섬형 구조는 요철형상을 갖기 때문에, 밀착층(36) 및 밀착층(80)과 기계적으로 맞물리고, 기계적 응력에 대한 강화된 구조를 구성할 수 있다. 그후, 시드층으로서의 Cu막(38)을 이용하여 도금법에 의해 Cu막(40)을 형성하여, 도 21에 나타낸 배선층(42)을 완성시킨다.
이와 같이, 본 실시형태에 따르면, 배리어층(34) 상에 밀착층(80)을 형성하고, 밀착층(80)과 밀착층(36)의 계면에 섬형 구조의 Cu-Zr 합금막(76')을 형성했기 때문에, Cu-Zr 합금막(76')의 요철형상이 밀착층(80)과 밀착층(36)의 계면에서 기계적으로 맞물리게 되고, 밀착층(80)과 밀착층(36)의 접합을 강고하게 행하는 것이 가능해진다.
또한, 밀착층(36, 80)으로서, 배리어층(34) 및 Cu막과의 밀착성이 높은 지르코늄 등의 재료를 사용했기 때문에, 먼저 형성한 밀착층(80)은 배리어층(34)과의 밀착성을 높이게 되고, Cu막(38)과 배리어층(34)과의 밀착성을 한층 더 향상시키는 것이 가능해진다.
따라서, 본 실시형태에 따르면, 제 5 실시형태와 동일하게 제조 프로세스 중에 Cu막(38, 40)에 힘이 부가되어 Cu막(38)과 배리어층(34) 사이에 응력이 가해진 경우일지라도, Cu막(38, 40)이 배리어층(34)으로부터 박리되는 것을 억제할 수 있으며, Cu막(38)과 배리어층(34)의 밀착성을 높임으로써, 스트레스 마이그레이션 내성을 향상시키는 것도 가능해진다. 또한, 배리어층(34)과 Cu막(38)의 밀착성을 높임으로써, Cu막(38)과 밀착층(36)과의 계면에 있어서의 Cu막(38) 중의 원자 이동이 억제되게 되고, 일렉트로마이그레이션 내성을 향상시키는 효과도 얻어진다.
또한, 상기 실시형태에서는, Cu-Zr 합금으로 이루어진 섬형 구조체를 제 1 실시형태에 따른 반도체 장치의 배리어층과 밀착층 사이에 설치한 경우를 나타냈으나, 제 2 내지 제 4 실시형태에 있어서도 동일하게 적용시킬 수 있다.
[변형 실시형태]
본 발명은 상기 실시형태에 한정되는 것이 아니라, 다양한 변형이 가능하다.
예를 들어, 상기 제 1 내지 제 5 실시형태에서는, 밀착층으로서 Zr막을 적용시킨 경우를 나타냈으나, Cu막 중의 고용도가 낮고, Cu의 저항값을 증대시키는 효과가 작은 재료일 경우, 본 발명의 상기 효과를 나타낼 수 있다. 따라서, Zr 대신에 Cd, Ag, Pb 또는 이것들의 합금 등을 적용시킬 수도 있다. 이 경우, 제 5 및 제 6 실시형태에서는, 섬형 구조체로서 이들 금속과 Cu과의 합금을 적용시킬 수 있다.
또한, 상기 제 1 내지 제 3 실시형태에서는, 배리어층으로서 TaN을 적용시킨 경우를 예로 들어 설명했으나, 다른 재료를 적용시킬 수도 있다. Zr막에 대하여 양호한 밀착성이 얻어지는 다른 배리어 재료로서, 예를 들어, Ta, Ti, W, Nb 또는 이것들의 질화물, WSi 등의 고융점 금속 실리사이드, TiW 등을 적용시킬 수 있다.
또한, 상기 제 1, 제 2 및 제 4 실시형태에서는 배리어층과 시드층 사이에 밀착층을 설치한 반도체 장치 및 그의 제조방법을, 제 3 실시형태에서는 층간절연막과 배리어층 사이에 밀착층을 설치한 반도체 장치 및 그의 제조방법을 나타냈으나, 예를 들어, 도 23에 나타낸 바와 같이, 층간절연막과 배리어층 사이 및 배리어층과 시드층 사이에 각각 밀착층을 설치할 수도 있다. 즉, 배선층(42)으로서, Cu막(40)/시드층으로서의 Cu막(38)/밀착층(36)/배리어층(34)/밀착층(70)으로 이루어진 구조를, 배선층(66)으로서, Cu막(64)/시드층으로서의 Cu막(62)/밀착층(60)/배리어층(58)/밀착층(72)으로 이루어진 구조를 적용시킬 수 있다.
또한, 상기 제 1 내지 제 4 실시형태에서는, 실리콘 기판(10)에 접속되는 제 1 층째의 금속배선층과, 제 1 층째의 금속배선층에 접속되는 제 2 층째의 금속배선층에 본 발명을 적용시키는 경우를 설명했으나, 상층의 금속배선층에 있어서도 본 발명을 적용시킬 수 있다. 또한, 상이한 레벨의 배선층의 구조를 동일하게 할 필요는 없고, 예를 들어, 제 1 층째의 배선층에 제 1 실시형태를, 제 2 층째의 배선층에 제 3 실시형태를 적용시키도록 할 수도 있다.
상술한 것으로부터 명확히 알 수 있듯이, 본 발명의 특징을 정리하면 다음과 같다.
(부기 1) 동을 주성분으로 하는 배선재가 배리어층을 개재하여 절연막에 매입되어 이루어진 금속배선 구조로서, 상기 배선재와 상기 배리어층이 지르코늄을 함유한 밀착층을 개재하여 접합되어 있는 것을 특징으로 하는 금속배선 구조.
(부기 2) 동을 주성분으로 하는 배선재가 배리어층을 개재하여 절연막에 매입되어 이루어진 금속배선 구조로서, 상기 절연막과 상기 배리어층이 지르코늄을 함유한 밀착층을 개재하여 접합되어 있는 것을 특징으로 하는 금속배선 구조.
(부기 3) 부기 1 또는 2에 기재된 금속배선 구조에 있어서, 상기 밀착층과 상기 배리어층 사이에 동-지르코늄 합금으로 이루어진 섬형 구조체가 산재되어 있는 것을 특징으로 하는 금속배선 구조.
(부기 4) 동을 주성분으로 하는 배선재가 배리어층을 개재하여 절연막에 매입되어 이루어진 금속배선 구조로서, 상기 배선재와 상기 배리어층이 지르코늄을 함유한 밀착층을 개재하여 접합되고, 상기 배리어층 상에 상기 밀착층으로 향하여 돌출되도록 형성된 동-지르코늄 합금으로 이루어진 미세한 섬형 구조체가 상기 밀착층 중에 매입되어 상기 밀착층과 맞물려 있는 것을 특징으로 하는 금속배선 구조.
(부기 5) 동을 주성분으로 하는 배선재가 배리어층을 개재하여 절연막에 매입되어 이루어진 금속배선 구조로서, 상기 배선재와 상기 배리어층이 동 중에 있어서의 고용도가 20% 이하이고, 동 중에 고용되었을 때의 비저항의 증가가 19.8% 이하인 금속 재료를 함유한 밀착층을 개재하여 접합되어 있는 것을 특징으로 하는 금속배선 구조.
(부기 6) 반도체 기판 상의 절연막에 형성된 개구부를 매입하도록 하여 금속배선이 형성되고, 상기 금속배선이 상기 반도체 기판 상의 반도체 소자와 전기적으로 접속되어 있는 반도체 장치로서, 상기 금속배선은 상기 개구부의 내벽면을 덮도록 형성된 배리어층과, 상기 배리어층 상을 덮도록 형성된 지르코늄을 함유한 밀착층과, 상기 배리어층 및 상기 밀착층을 개재하여 상기 개구부에 매입된 동을 주성분으로 하는 배선재를 갖는 것을 특징으로 하는 반도체 장치.
(부기 7) 반도체 기판 상의 절연막에 형성된 개구부를 매입하도록 하여 금속배선이 형성되고, 상기 금속배선이 상기 반도체 기판 상의 반도체 소자와 전기적으로 접속되어 있는 반도체 장치로서, 상기 금속배선은 상기 개구부의 내벽면을 덮도록 형성된 지르코늄을 함유한 밀착층과, 상기 밀착층을 덮도록 형성된 배리어층과, 상기 밀착층 및 상기 배리어층을 개재하여 상기 개구부에 매입된 동을 주성분으로 하는 배선재를 갖는 것을 특징으로 하는 반도체 장치.
(부기 8) 부기 6 또는 7에 기재된 반도체 장치에 있어서, 상기 배리어층과 상기 밀착층 사이에 동-지르코늄 합금으로 이루어진 섬형 구조체가 산재되어 있는 것을 특징으로 하는 반도체 장치.
(부기 9) 부기 6 또는 7에 기재된 반도체 장치에 있어서, 상기 밀착층은 산재하여 설치된 동-지르코늄 합금으로 이루어진 섬형 구조체를 포함하고 있는 것을 특징으로 하는 반도체 장치.
(부기 10) 부기 8 또는 9에 기재된 반도체 장치에 있어서, 상기 섬형 구조체의 막 두께는 30㎚ 이하인 것을 특징으로 하는 반도체 장치.
(부기 11) 부기 8 내지 10 중의 어느 하나에 기재된 반도체 장치에 있어서, 상기 섬형 구조체의 직경은 20㎚ 이하인 것을 특징으로 하는 반도체 장치.
(부기 12) 부기 8 내지 11 중의 어느 하나에 기재된 반도체 장치에 있어서, 인접하는 상기 섬형 구조체의 간격은 2㎚ 이상 20㎚ 이하인 것을 특징으로 하는 반도체 장치.
(부기 13) 부기 6 내지 12 중의 어느 하나에 기재된 반도체 장치에 있어서, 상기 개구부는 배선 홈과 상기 배선 홈 내에 개공(開孔)된 비어 홀을 포함하는 것을 특징으로 하는 반도체 장치.
(부기 14) 동을 주성분으로 하는 금속배선의 형성방법으로서, 하지절연막 상에 배리어층을 형성하는 공정과, 상기 배리어층 상에 지르코늄을 함유한 밀착층을 형성하는 공정과, 상기 밀착층 상에 동을 주성분으로 하는 배선재를 형성하는 공정을 갖는 것을 특징으로 하는 금속배선의 형성방법.
(부기 15) 동을 주성분으로 하는 금속배선의 형성방법으로서, 하지절연막 상에 지르코늄을 함유한 밀착층을 형성하는 공정과, 상기 밀착층 상에 배리어층을 형성하는 공정과, 상기 배리어층 상에 동을 주성분으로 하는 배선재를 형성하는 공정을 갖는 것을 특징으로 하는 금속배선의 형성방법.
(부기 16) 부기 14 또는 15에 기재된 금속배선의 형성방법에 있어서, 상기 배리어층을 형성하는 공정 후에, 상기 배리어층 상에 동을 주성분으로 하는 미세한 섬형 구조체를 산재시켜 형성하는 공정을 더 갖는 것을 특징으로 하는 금속배선의 형성방법.
(부기 17) 반도체 기판 상의 반도체 소자와 접속되는 금속배선을 상기 반도체 기판 상의 절연막 중에 형성하는 방법으로서, 상기 반도체 기판 상에 상기 절연막을 형성하는 공정과, 상기 절연막을 선택적으로 제거하여 개구부를 형성하는 공정과, 상기 개구부의 내벽을 덮도록 배리어층을 형성하는 공정과, 상기 배리어층 상에 지르코늄을 함유한 제 1 밀착층을 형성하는 공정과, 상기 개구부 상을 포함한 상기 절연막 상에 동을 주성분으로 하는 배선재를 형성하고, 상기 개구부를 매입하는 공정과, 상기 절연막이 노출될 때까지, 상기 배선재, 상기 제 1 밀착층 및 상기 배리어층을 연마하여 제거하고, 상기 개구부에 매입된 상기 배선재, 상기 제 1 밀착층 및 상기 배리어층으로 이루어진 상기 금속배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
(부기 18) 부기 17에 기재된 반도체 장치의 제조방법에 있어서, 상기 배리어층을 형성하는 공정 후에, 상기 배리어층 상에 동을 주성분으로 하는 미세한 섬형 구조체를 산재시켜 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
(부기 19) 부기 17 또는 18에 기재된 반도체 장치의 제조방법에 있어서, 상기 배선층을 형성하는 공정은, 상기 밀착층을 덮도록 동으로 이루어진 시드층을 형성하는 공정과, 상기 반도체 기판에 열처리를 행하여, 상기 밀착층 중의 지르코늄을 상기 시드층 및/또는 상기 섬형 구조체 중에 확산시키는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
(부기 20) 반도체 기판 상의 반도체 소자와 접속되는 금속배선을 상기 반도체 기판 상의 절연막 중에 형성하는 방법으로서, 상기 반도체 기판 상에 상기 절연막을 형성하는 공정과, 상기 절연막을 선택적으로 제거하여 개구부를 형성하는 공정과, 상기 개구부의 내벽을 덮도록 지르코늄을 함유한 제 1 밀착층을 형성하는 공정과, 상기 제 1 밀착층 상에 배리어층을 형성하는 공정과, 상기 개구부 상을 포함한 상기 절연막 상에 동을 주성분으로 하는 배선재를 형성하고, 상기 개구부를 매입하는 공정과, 상기 절연막이 노출될 때까지, 상기 배선재, 상기 배리어층 및 상기 제 1 밀착층으로 이루어진 상기 금속배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
(부기 21) 부기 20에 기재된 반도체 장치의 제조방법에 있어서, 상기 배리어층을 형성하는 공정 후에, 상기 배리어층 상에 동을 주성분으로 하는 미세한 섬형 구조체를 산재시켜 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
(부기 22) 부기 20에 기재된 반도체 장치의 제조방법에 있어서, 상기 섬형 구조체를 형성하는 공정 전에, 상기 배리어층 상에 지르코늄을 함유한 제 2 밀착층을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
(부기 23) 부기 18 또는 21에 기재된 반도체 장치의 제조방법에 있어서, 상기 섬형 구조체를 형성하는 공정에서는, 상기 섬형 구조체를 30㎚ 이하의 막 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
(부기 24) 부기 18 또는 21에 기재된 반도체 장치의 제조방법에 있어서, 상기 섬형 구조체를 형성하는 공정에서는, 상기 섬형 구조체를 20㎚ 이하의 직경으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
(부기 25) 부기 18 또는 21에 기재된 반도체 장치의 제조방법에 있어서, 상기 섬형 구조체를 형성하는 공정에서는, 인접하는 상기 섬형 구조체의 간격이 2㎚ 이상 20㎚ 이하로 되도록 상기 섬형 구조체를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
이상과 같이, 본 발명에 따르면, 동을 주성분으로 하는 매입 배선층을 갖는 반도체 장치 및 그의 제조방법에 있어서, 시드층과 배리어층 사이에 Zr막으로 이루어진 밀착층을 형성하기 때문에, 시드층과 배리어층 사이의 밀착성을 높일 수 있다. 또한, 시드층과 배리어층 사이에 Cu-Zr 합금으로 이루어진 섬형 구조체를 형성함으로써, 밀착성을 한층 더 높일 수 있다. 이것에 의해, 동 배선이 제조 프로세스에 있어서 박리되는 것을 억제할 수 있으며, 동 배선의 일렉트로마이그레이션 내성 및 스트레스 마이그레이션 내성을 한층 더 향상시킬 수 있게 된다. 따라서, 제조 수율을 향상시키는 동시에, 신뢰성을 향상시킨 금속배선 구조, 반도체 장치, 금속배선의 형성방법 및 반도체 장치의 제조방법을 제공하는 것이 가능해진다.

Claims (10)

  1. 동(銅)을 주성분으로 하는 배선재(配線材)가 배리어(barrier)층을 개재하여 절연막에 매입되어 이루어진 금속배선 구조로서,
    상기 배선재와 상기 배리어층이 지르코늄을 함유한 밀착층을 개재하여 접합되어 있는 것을 특징으로 하는 금속배선 구조.
  2. 동을 주성분으로 하는 배선재가 배리어층을 개재하여 절연막에 매입되어 이루어진 금속배선 구조로서,
    상기 절연막과 상기 배리어층이 지르코늄을 함유한 밀착층을 개재하여 접합되어 있는 것을 특징으로 하는 금속배선 구조.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 밀착층과 상기 배리어층 사이에 동-지르코늄 합금으로 이루어진 섬형 구조체가 산재(散在)되어 있는 것을 특징으로 하는 금속배선 구조.
  4. 동을 주성분으로 하는 배선재가 배리어층을 개재하여 절연막에 매입되어 이루어진 금속배선 구조로서,
    상기 배선재와 상기 배리어층이 동 중에 있어서의 고용도(固溶度)가 20% 이하이고, 동 중에 고용되었을 때의 비저항의 증가가 19.8% 이하인 금속 재료를 함유한 밀착층을 개재하여 접합되어 있는 것을 특징으로 하는 금속배선 구조.
  5. 반도체 기판 상의 절연막에 형성된 개구부를 매입하도록 하여 금속배선이 형성되고, 상기 금속배선이 상기 반도체 기판 상의 반도체 소자와 전기적으로 접속되어 있는 반도체 장치로서,
    상기 금속배선은 상기 개구부의 내벽면을 덮도록 형성된 배리어층과, 상기 배리어층 상을 덮도록 형성된 지르코늄을 함유한 밀착층과, 상기 배리어층 및 상기 밀착층을 개재하여 상기 개구부에 매입된 동을 주성분으로 하는 배선재를 갖는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판 상의 절연막에 형성된 개구부를 매입하도록 하여 금속배선이 형성되고, 상기 금속배선이 상기 반도체 기판 상의 반도체 소자와 전기적으로 접속되어 있는 반도체 장치로서,
    상기 금속배선은 상기 개구부의 내벽면을 덮도록 형성된 지르코늄을 함유한 밀착층과, 상기 밀착층을 덮도록 형성된 배리어층과, 상기 밀착층 및 상기 배리어층을 개재하여 상기 개구부에 매입된 동을 주성분으로 하는 배선재를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 배리어층과 상기 밀착층 사이에 동-지르코늄 합금으로 이루어진 섬형 구조체가 산재되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 5 항 또는 제 6 항에 있어서, 상기 밀착층은 산재하여 설치된 동-지르코늄 합금으로 이루어진 섬형 구조체를 포함하고 있는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판 상의 반도체 소자와 접속되는 금속배선을 상기 반도체 기판 상의 절연막 중에 형성하는 방법으로서,
    상기 반도체 기판 상에 상기 절연막을 형성하는 공정과,
    상기 절연막을 선택적으로 제거하여 개구부를 형성하는 공정과,
    상기 개구부의 내벽을 덮도록 배리어층을 형성하는 공정과,
    상기 배리어층 상에 지르코늄을 함유한 제 1 밀착층을 형성하는 공정과,
    상기 개구부 위를 포함한 상기 절연막 상에 동을 주성분으로 하는 배선재를 형성하고, 상기 개구부를 매입하는 공정과,
    상기 절연막이 노출될 때까지, 상기 배선재, 상기 제 1 밀착층 및 상기 배리어층을 연마하여 제거하고, 상기 개구부에 매입된 상기 배선재, 상기 제 1 밀착층 및 상기 배리어층으로 이루어진 상기 금속배선을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 반도체 기판 상의 반도체 소자와 접속되는 금속배선을 상기 반도체 기판 상의 절연막 중에 형성하는 방법으로서,
    상기 반도체 기판 상에 상기 절연막을 형성하는 공정과,
    상기 절연막을 선택적으로 제거하여 개구부를 형성하는 공정과,
    상기 개구부의 내벽을 덮도록 지르코늄을 함유한 제 1 밀착층을 형성하는 공정과,
    상기 제 1 밀착층 상에 배리어층을 형성하는 공정과,
    상기 개구부 위를 포함한 상기 절연막 상에 동을 주성분으로 하는 배선재를 형성하고, 상기 개구부를 매입하는 공정과,
    상기 절연막이 노출될 때까지, 상기 배선재, 상기 배리어층 및 상기 제 1 밀착층을 연마하여 제거하고, 상기 개구부에 매입된 상기 배선재, 상기 배리어층 및 상기 제 1 밀착층으로 이루어진 상기 금속배선을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426293B1 (en) * 2001-06-01 2002-07-30 Advanced Micro Devices, Inc. Minimizing resistance and electromigration of interconnect by adjusting anneal temperature and amount of seed layer dopant
DE10127934A1 (de) * 2001-06-08 2002-12-19 Infineon Technologies Ag Leiterbahnanordnung und Verfahren zum Herstellen einer gekapselten Leiterbahnkopplung
US20030010645A1 (en) * 2001-06-14 2003-01-16 Mattson Technology, Inc. Barrier enhancement process for copper interconnects
US6740392B1 (en) * 2003-04-15 2004-05-25 Micron Technology, Inc. Surface barriers for copper and silver interconnects produced by a damascene process
JP2006019708A (ja) * 2004-06-04 2006-01-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP4523535B2 (ja) * 2005-08-30 2010-08-11 富士通株式会社 半導体装置の製造方法
KR100645221B1 (ko) * 2005-12-28 2006-11-10 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
JP2007242880A (ja) * 2006-03-08 2007-09-20 Tdk Corp 成膜方法
JP4740004B2 (ja) * 2006-03-20 2011-08-03 株式会社神戸製鋼所 半導体装置におけるＣｕ合金配線の製造方法
JP5162851B2 (ja) * 2006-07-14 2013-03-13 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7473634B2 (en) * 2006-09-28 2009-01-06 Tokyo Electron Limited Method for integrated substrate processing in copper metallization
JP4896850B2 (ja) * 2006-11-28 2012-03-14 株式会社神戸製鋼所 半導体装置のＣｕ配線およびその製造方法
JP5194549B2 (ja) * 2007-04-27 2013-05-08 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4725626B2 (ja) * 2008-10-02 2011-07-13 株式会社デンソー 電子装置の製造方法
JP5604788B2 (ja) * 2009-01-28 2014-10-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5616605B2 (ja) * 2009-10-16 2014-10-29 株式会社アルバック 銅薄膜の形成方法
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
JP5569561B2 (ja) * 2012-06-18 2014-08-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US9711454B2 (en) * 2015-08-29 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Through via structure for step coverage improvement
JP6350754B1 (ja) * 2017-01-20 2018-07-04 凸版印刷株式会社 表示装置及び表示装置基板
US10049980B1 (en) * 2017-02-10 2018-08-14 International Business Machines Corporation Low resistance seed enhancement spacers for voidless interconnect structures
DE102018102448B4 (de) * 2017-11-30 2023-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung und Struktur leitfähiger Merkmale

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4751349A (en) * 1986-10-16 1988-06-14 International Business Machines Corporation Zirconium as an adhesion material in a multi-layer metallic structure
JP2701730B2 (ja) * 1994-02-24 1998-01-21 日本電気株式会社 半導体装置およびその製造方法
JP2728025B2 (ja) 1995-04-13 1998-03-18 日本電気株式会社 半導体装置の製造方法
US5714418A (en) * 1995-11-08 1998-02-03 Intel Corporation Diffusion barrier for electrical interconnects in an integrated circuit
US5677244A (en) * 1996-05-20 1997-10-14 Motorola, Inc. Method of alloying an interconnect structure with copper
KR100234694B1 (ko) * 1996-10-29 1999-12-15 김영환 비지에이 패키지의 제조방법
US5858873A (en) * 1997-03-12 1999-01-12 Lucent Technologies Inc. Integrated circuit having amorphous silicide layer in contacts and vias and method of manufacture thereof
IL120514A (en) * 1997-03-25 2000-08-31 P C B Ltd Electronic interconnect structure and method for manufacturing it
JP3228181B2 (ja) * 1997-05-12 2001-11-12 ヤマハ株式会社 平坦配線形成法
US6249055B1 (en) * 1998-02-03 2001-06-19 Advanced Micro Devices, Inc. Self-encapsulated copper metallization
US5939788A (en) * 1998-03-11 1999-08-17 Micron Technology, Inc. Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
US6022808A (en) * 1998-03-16 2000-02-08 Advanced Micro Devices, Inc. Copper interconnect methodology for enhanced electromigration resistance
US6284656B1 (en) * 1998-08-04 2001-09-04 Micron Technology, Inc. Copper metallurgy in integrated circuits

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Publication number Publication date
KR100613154B1 (ko) 2006-08-17
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