TW536743B - Metal interconnection, semiconductor device, method for forming metal interconnection and method for fabricating semiconductor device - Google Patents

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Description

536743 B7 五、發明說明（ 發明背景 經濟部智慧財產局員工消費合作社印製 本發明係有關於一種用於半導體裝置等中之互連層， 更特別地是有關於一種可適用於金屬互連之互連層，以及 有關於半導體裝置、形成金屬互連之方法以及製造該使用 Cu(銅）以降低電阻係數之半導體裝置的方法。 當、半導體積體電路已日漸趨於高度整合時，形成於該 半導體基材上之元件以及連接該等元件之互連層已漸漸縮 小化。因此，該互連層所需之特性與可信度係變得更嚴謹。 其需要具有低電阻係數、低電移動電阻及低應力移動電阻 等之更高可信度之互連材料。 於此技藝之背景中，於電阻係數及電移動電阻方面皆 優於A1 (紹）之Cu係被視為一用於取代A〗之互連材料且已 漸漸被使用，其中A1係為傳統上廣泛使用以作為一互連之 材料。於該半導體基材上形成此銅互連層時，係使用一般 所稱之金屬鑲嵌法（damascene)以將銅互連層包埋於絕緣 薄膜中。 參考第24A-24D圖，其係解釋藉由金屬鎮嵌法製造一 銅互連層之方法。第24A-24D係為圖式截面圖，其係顯示 一藉由金屬鑲嵌法，依其形成步驟之順序於一内層絕緣薄 膜101上製造一銅互連居之方法。 首先，如第24 A圖所示，於一形成於半導體基材（未 顯示）上之内層絕緣薄膜1 〇 1上形成一互連槽溝1 ,其係 藉由微影及微影後之乾式蝕刻來進行。 請 先 閱 讀 背 δ 之 注 意 事 項
頁 I 訂 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -4- 536743 A7 ______ _________ B7 五、發明說明（2) 而後，如第24B圖所示，形成一難熔金屬薄膜103， 其覆蓋該内層絕緣薄膜101以及該互連槽溝102之内壁。該 難熔金屬薄膜103係為一障蔽薄膜，其可防止該作為互連 材料之Cu與氧化矽薄膜等之内層絕緣薄膜i 〇丨起反應且可 防止Cu擴散，以降低元件特性的破壞。而後，藉由CVD 或其他方法形成一作為種子層之Cu薄膜104，其覆蓋該難 熔金屬，Cii薄膜103，以有效形成該欲藉由電鍍而形成之Cu •薄膜105。 而後，如第24C圖所示，藉由濺鐘方法形成一 Cu薄膜 105以填充邊互連槽溝1 〇2。因此，該Cu薄膜10 5係充滿該 互連槽溝102，且該Cu薄膜105亦於互連槽溝102外之其他 區域形成一厚膜。 而後’如第24D圖所示，於非互連槽溝1〇2處之區域 内之Cu薄膜104、105以及該難熔金屬薄膜103係藉由cMP 法（化學機械拋光法）回拋光之。因此，係完成該包埋於互 _ 連槽溝102中之難熔金屬薄膜103、Cu薄膜104、105的互 連層。 於使用Cu作為一互連材料過程中，因為以不會產生 高蒸氣壓之鹵化物，故於圖案化過程中不可使用乾式蝕刻 法。該互連層必須精由金屬镶嵌法來形成，該方法包括藉 由CMP方法之拋光步驟。 然而，該進行用於移除内層絕緣薄膜1〇1上之Cu薄膜 104、105的CMP方法係為一機械拋光法，而該Cu薄膜1〇4、 105常會因機械應力而自互連槽溝1〇2中剝落。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閱讀背面之注意事項再填寫本頁) 訂： -·線· 經濟部智慧財產局員工消費合作社印製 536743 A7 - B7 經濟部智慧財產局員工消費合作社 五、發明說明（3) 特別是該難溶金屬薄膜1 03係由TaN(氮化组）或其他物 質所形成’其與Cu薄W 1 04、1 〇5具有低的反應能力，因 此，該難熔金屬薄膜103可作為一障蔽薄膜。該難熔金屬 薄膜103可防止Cu擴散進入該内層絕緣薄膜，然而，卻無 法確保其對Cu薄膜104之足夠的黏附性。因此，當以CMP 法進行機械拋光時，係會藉由施予一力量至屬Cu薄膜 104、1J)5上，而施予一應力至該Cu薄膜104、105及難熔 金屬薄膜103間之界面上，且通常使該Cu薄膜1〇4、ι〇5自 難熔金屬薄膜103上剝落下來。當難熔金屬薄膜1〇3與（：11 薄膜104間之黏附性不足時，則無法完全確保該應力移動 之阻力。 當於Cu薄膜104、105中，有一較大電流通過時，原 子之移動係傾向發生於靠近該難熔金屬薄膜103與Cu薄膜 104間之界面上，而非發生於互連薄膜的内部。然而，因 為難熔金屬薄膜103與Cu薄膜、104間之較差的黏附性，故 靠近該界面之電移動電阻的改良係有一限度。 雖然使用Cu作為互連材料之良好優點可降低電阻且 可改良電移動電阻，但其仍須形成該障蔽薄膜，且無法確 定靠近Cu薄膜及該與Cu具有低反應性之障蔽薄膜間之界 面處有足夠的黏附性。 因此，當以CMP法進行機械拋光時，該Cu薄臈104、 105通常會剝落。該難炼金屬薄膜103之黏附性無法增加， 而因此電移動電阻及應力移動阻力的進一步改良係有 度0
用中國國家標準（CNS)A4規格（210 X 297公釐Y (請先閱讀背面之注意事項
本頁) Η^τ· •線· 536743 A7 B7 五、發明說明（4) 本發明之概要說明
經濟部智慧財產局員工消費合作社印製 本發明之一目標係在提供一金屬互連層、一半導體元 件、一形成金屬互連層之方法以及一用於製造一半導體元 件的方法’當該互連薄膜係由以所製成時，該製造方法 可防止Cu互連層的剝落，且可改良電移動電阻及應力移 動電阻，’藉此可獲得較佳的可信度。 為了改良銅互連層與障蔽層間之黏附性，其考慮於互 連層與障蔽層間設置一黏附層，其為一與該互連層及障蔽 層二者皆具有良好黏附性之材料。同樣地，為了改良障蔽 層與内層絕緣薄膜間之黏附性，其考慮於障蔽層與内層絕 緣薄膜間設置一黏附層，其為一與該障蔽層與内層絕緣薄 膜一者皆具有良好黏附性之材料。 於此，將考量該設置於銅互連層與障蔽層間之黏附 層。該黏附層所需之重要特性不僅在於其對銅互連層及障 蔽層之良好的黏附性，同時亦包含該等形成黏附層之元素 無法擴散進入該銅互連層以藉此增加該銅互連層之低電 阻，此低電阻即為銅互連層的優點。 就此觀點而言，本案之發明人係已進行重大的研究， 且首次發現Zr (锆）係為一種適用於作為黏附層之材料，其 對銅互連層及-般所使用之障蔽層具有良好的黏附性，且 僅少篁地提南該銅互連層之電阻係數。 Zr適用於作為黏附層之材料的原因解釋如下。 為了改良銅互連層及黏附層間與黏附層及障蔽層間之
--------------裝—— f請先閱讀背面之注意事項再填寫本頁) ta· --線.
W6743 五、發明說明（5) 黏2性，其必須使該形成黏附層之材料擴散至該銅互連層 及障蔽層内’以藉此使該二層間之界面狀態可共容。 另方面，假若該所有形成黏附層之組成元素皆擴散 至該銅互連層或障蔽層中時，其實質上與該銅互連層設置 於障蔽層上之情形無異，而未改良該黏附性。 一般而言，當其他元素係以固態形式溶於銅時，其電 阻係氣會增加。因此，當該黏附層之元素係多數擴散至銅 中時，係無法完全利用該銅互連層之低電阻係數的優點。 因此，當選擇一材料以形成該黏附層時，必須充分地 考慮上述之要點。 該被引入Cu中而不會大量增加Cu之電阻係參的元素 為 Zr (錯）、Cd (録）、Zn (鋅）、Ag (銀）、pb (勤）、Sn (錫）、 A1 (鋁）等等。上述所列之材料不會明顯增加電阻係數。 經濟部智慧財產局員工消費合作社印製 另一方面，因為該黏附層之功能，故即使在界面藉由 一熱處理或其他方式使之如上所述可互容後，仍必須使黏 附層存在於銅互連層與障蔽層之間，以維持二者間之黏附 性。因此，一形成該黏附層之材料較佳係為於Cu中具有 低的固體溶解限度之一材料，且其等之組成元素皆不會擴 散至Cu互連層内，且其可保持銅所增加之電阻在低的狀 態。 其在Cu中具有低的固體溶解限度之元素為如Ag、b (硼）、Ba (鋇）、Bi (级）、Ca (妈）、Cd、Ce (飾）、Dy (鋼）、
Er (鎮）、Eu (销）、Gd (此）、Hf (給）、In (銦）、La ()、 Mo (钥）、Nb (銳）、Nd (敛）、Pb、Pr (镨）、Se (砸）、sm (髟）、 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 536743
經濟部智慧財產局員工消費合作社印製 A7 _ B7__ 五、發明說明（6)
Sr (鏍）、Te (碲）、Th (钍）、T1 (鉈）、V (釩）、Y (釔）、Yb (鏡）、 Zr等等。 當將上述之元素引入Cu中時，該上述對Cu之電阻增 加影響較小之元素的固體溶解限度係如下：Zr為〇. 1 5 wt% ; Cd為 0.5 wt% ; Zn為 3 9 wt% ; Ag為 0.8 wt% ; Pb為 〇·〇9 wt% ; Ni為一全體wt%; Sn為 11-15 wt% ;而 A1 為 9wt%。 因〜此，當一最適之材料係由上述之材料中選出時，較 ® 佳係選擇該具有低溶解限度且對Cu之電阻係數增加較無 影響之Zr薄膜作為該黏附層。該含有Zr，如ZrN (氮化鍅) 薄膜之薄膜的使用將產生相同的效果。該氮化膜之黏附層 可具有一障蔽層之功能。 於該黏附層由Zr所形成之例子中，在障蔽層及黏附層 間之界面中，障蔽層與黏附層之組成元素係藉由熱處理而 擴散至彼此間，藉此可改良二者間之黏附性。心對内層絕 緣薄膜之氧化矽薄膜等具有良好的黏附性。該Zr所形成之 φ 黏附層可於内層絕緣薄膜及障蔽層間發揮功能。 就典型薄膜構造及製程方面的考慮而言，雖然條件係 取決於薄膜構造及而後之熱處理等而變化，而不可以一般 的方式界定之，故形成該黏附層之材料於Cu中之固體溶 解限度較佳係低於20 wt%。為了利用Cu的低電阻值同時 將Cu施用至該互連層中，一因雜質被引入Cu中而造成的Cu 電阻係數的增加必須降低至低於19.8%。 就此觀點而言，雖然本案之發明人並非研究的相當仔 細’但其他於Cu中具有低的固體溶解限度且不影響Cu電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝— (請先閱讀背面之注意事項再填寫本頁) 536743 A7
五、發明說明（7) 阻係數增加的材料’諸如Cd、Ag、Pb等等是可作為黏附層的。 經濟部智慧財產局員工消費合作社印製
於製造該位於黏附層及銅互連層間之適於增加黏附性 之界面的製程中，該Zr的黏附層係以非晶系狀態沈積之， 而該種子層係藉由一薄膜形成技術，eg濺鍍或其他方 法，來沈積，其中薄膜成分具有高的能量。當該種子層係 藉由此^種形成技術而形成時，形成該種子層之部分的Cu 會侵入該黏附層中，藉此可改良種子層與黏附層間之黏附 性。 在該種子層形成後，形成該黏附層之部分的Zr可能會 朝該種子層處擴散。例如，一約20(TC之低溫熱處理或一 約500°C之數秒的快速熱處理係使黏附層之部分的Zr擴散 以藉此改良黏附層與種子層間之黏附性。 或者，其可能進行一熱處理直到黏附層之部分的Zl^，j 達種子層之固體溶解限度。例如，可使用3〇〇°c之30分鐘 的熱處理。於Cu薄膜中Zr具有低的固體溶解限度，且甚 至當該熱處理進行至該固體溶解限度時，Cu之電阻係數 增加的影響係很少。當Zr係固態溶解至該固體溶解限度 時，多數之Zr並不會朝該Cu處擴散，藉此使該銅互連層 電阻係數改變的影響會因而後之熱處理及不同的製程而變 少。於此例子中，其必須控制種子層及黏附層的薄膜厚度， 以使得在熱處理之後，Zr薄膜仍存在於種子層及障蔽層間 之界面處。 當該Zr薄膜之黏附層與該Cu薄膜之種子層沈積於TaN 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10- (請先閱讀背面之注意事項Η 裝—— ▼寫纟頁) 線· 536743 經1 濟 部 智 慧 財 產 局 五、發明說明（8) 之障蔽層上時，黏附性改變及薄膜電阻改變的發生係顯示 於第1表及第1圖中。黏附層及種子層的薄膜厚度總和為200 nm (其是固定的），而Zr薄膜與Cu薄膜間之薄膜厚度比係 被改變。 A7 B7 第1表 種子層的厚度 黏附層的厚度 Zr/Cu的比例 臨界應力[kgf] Cu薄膜 200 nm 無 0 10.0 Cu薄膜 198 nm Zr薄膜 2 nm 1/99 12.5 Cu薄膜 195 nm Zr薄膜 5 nm 1/39 12.5 Cu薄膜 190 nm Zr薄膜 10 nm 1/19 15.0 如第1表所示，當Zr : Cu之薄膜厚度比為1 : 99或更 同時’其發現作為該黏附性指標的臨界應力（critical stress) 係比该不形成Zr之黏附層的例子時更為增加。 當Zr : Cu之薄膜厚度比為1 : 99時，銅中之Zr濃度係 為0.15 wt%，其實質上為固體溶解限度。如第！圖中所示， 其發現Zr薄膜厚度的比例增加，但銅互連層之電阻係數的 改變係為小。 於第1圖中，一 Sn薄膜與Cu薄膜形成為總薄膜厚度為 300 nm之對照組，與一Pd薄膜與Cu薄膜形成為總薄膜厚 度為300 nm之對照組係顯示相同的結果。當Sn&pd的薄 膜厚度增加時，Cu的電阻係數亦增加。已發現Sn及Pd對 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------I I l· I--訂--— — — (請先閱讀背面之注意事項再填寫本頁) -11- 536743 A7
五、發明說明（9) 經濟部智慧財產局員工消費合作社印製 降低Cu電阻係數增加比Zr對降低Cu電阻係數增加的影響 更低。就Sn薄膜與Cu薄膜間之關係而言，係使用該於c._ K. Hu等人之薄固體薄膜（Thin Solid Films)，262 (1995) 84、C. -Κ· Hu 等人之J· Electrochem· Soc·，143 (1996) 1001 以及 Y.S· Gong 等人之 Appl. Surf· Soc·，92 (1996) 355 中所 描述的資料。就Pd薄膜與Cu薄膜間之關係而言，係使用 該於C.，W. Park等人之薄固體薄膜（Thin Solid Films)，226 (1993) 238中所描述的資料。 一具有Zr : Cu之薄膜厚度比為1 : 99之樣品的截面構 造係可藉由穿透式電子顯微鏡而觀之（雖然並未將其顯示 出來）。已發現該無法固態溶解於Cu中之Zr係存在於種子 層及障蔽層間之界面處，且該殘留之Zr及TaN係彼此擴散 而形成該高黏附性之界面。 一 Cu-Zr合金之島狀構造（於本說明書中亦稱為Cu-Zr 合金島）係設置於種子層與障蔽層間，藉此可獲得改良之 黏附性。因為該Cu-Zr合金之島狀構造，使得該由此島狀 構造所形成之微少的粗糙表面係使該障蔽層與黏附層二者 彼此機械性地嚙合，藉此，甚至於當一應力施加至障蔽層 與黏附層間之界面上時，仍可防止銅互連層的剝落。該黏 附層係由含有Zr之材料所形成，其對Cu及該一般使用作 為障蔽薄膜之難熔金屬材料的黏附性高，藉此該位於黏附 層與銅互連層或障蔽層之界面間的組成元素係擴散進入彼 此之中，且可改良Cu薄膜與障蔽層間之黏附性。因此， 該藉由Cu-Zr合金薄膜之島狀構造所形成之粗糙表面所造 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -12- (請先閱讀背面之注意事項 I · · I I 本頁) -線·
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上述之目的係藉由—包埋於-絕緣薄膜中之金屬互i| S達成其L 3 ·—形成於絕緣薄膜上之障蔽層；一开j 成於障蔽層上之含有錯之黏附層；以及-形成於黏附層上 之含有〜銅作為主要成分的互連材料。 、上述之目的亦可藉由_包埋於該絕緣薄膜中之金屬互 連層所達成，其包含：_形成於絕緣薄膜上之含有錯之點 附層形成於黏附層上之障蔽層；以及—形成於障蔽層 上之含有銅作為主要成分的互連材料。 上述之目的亦可藉由一包埋於該絕緣薄膜中之金屬互 連層所達成，其包含：_形成於絕緣薄膜上之障蔽層；一 幵:成於障蔽層上之含有一金屬材料之黏附層，金屬材料於 銅中之具有一不超過20 wt%之固體溶解限度且當溶於銅 中時’其具有-不超過19·8 %之電阻係數的增加；以及一 形成於黏附層上之含有銅作為主要成分的互連材料。 上述之目的亦可藉由一半導體裝置而達成，該半導體 裝置包含··一具有一半導體基材以及一形成於該半導體基 材上之半導體元件之基底基材；一形成於該基底基材上之 絕緣薄膜，該絕緣薄膜具有一開口；以及一包埋於該開口 中之所形成的金屬互連層，該互連層包括；一形成於該開 口側壁及底部之障蔽層；一形成於障蔽層上之含有錯之黏 附層；以及一形成於黏附層上之含有銅作為主要成分的互 •13- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ，743 A7
連材料。 上2之目的亦可藉由一半導體裝置而達成，該半導體 裝置包含：一具有一半導體基材以及一形成於該半導體基 材上之基底基材；-形成於該基底基材上之絕緣薄膜，該 絕緣薄膜具有一開口；以及一包埋於該開口中之所形成的 屬互連層該金屬互連層包括··一形成於該開口側壁及 底部之〜含有鍅之黏附層；一形成於該黏附層上之障蔽層； 以及一形成於該障蔽層上之含有銅作為主要成分的互連材 料。 上it之目的亦可藉由一用以形成一包埋於一絕緣薄膜 中之金屬互連層之方法而達成，其包含下列步驟：於一絕 緣薄膜上形成一障蔽層；於該障蔽層上形成一含有鍅之黏 附層，以及於該黏附層上形成一含有銅作為主要成分的互 連材料。 (請先閱讀背面之注意事項 本頁) 裝 經濟部智慧財產局員工消費合作社印製 上述之目的亦可藉由一用以形成一包埋於一絕緣薄膜 中之金屬互連層之方法而達成，其包含下列步驟：於一絕 緣薄膜上形成一含有鍅之黏附層；於該黏附層上之形成一 障蔽層；以及於該障蔽層上形成一含有銅作為主要成分的 互連材料。 上述之目的亦可藉由一用以製造一半導體裝置之方法 而達成’其包含下列步驟：於該基底基材上形成一絕緣薄 膜，該基底基材具有一半導體基材以及一形成於該半導體 基材上之半導體元件；選擇性地移除該絕緣薄膜以於該絕 緣薄膜處形成一開口；於該絕緣薄膜及開口所形成之區域 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -14· W6743 昏濟部智慧財產局員工消費合作社印製 A7 五、發明說明（i2) 上形成一障蔽層；於該障蔽層上形成一含有锆之第一黏附 層；於該第一黏附層上形成一含有銅作為主要成分的互連 材料以填充該開口 ·’以及藉由拋光方式移除該互連材料、 第一黏附層與該障蔽層直到該絕緣薄膜暴露而形成該包埋 於開口中之互連材料的金屬互連層、第一黏附層與該障蔽 層。 • 上、述之目的亦可藉由一用以製造一半導體裝置之方法 而達成，其包含下列步驟··於該基底基材上形成一絕緣薄 膜，該基底基材具有一半導體基材以及一形成於該半導體 基材上之半導體元件；選擇性地移除該絕緣薄膜以於該絕 緣薄膜處形成一開口；於該絕緣薄膜及開口形成之區域上 形成一含有鍅之黏附層；於該黏附層上形成一障蔽層；於 該障蔽層上形成-纟有銅作為主要成分的互連材料以填充 該開口；以及藉由拋光方式移除該互連材料、障蔽層與黏 附層直到該絕緣薄膜暴露而形成該包埋於開口中之互連材 ^ 料、障蔽層與黏附層之金屬互連層。 圖式之簡要說明 第1圖係為一當Cu薄膜對Zr薄膜、Cu薄膜對^薄膜以 及Cu薄膜對Pd薄膜之薄膜厚度比時所得之電阻係數改變 的圖型。 第2圖係為如本發明第―具體實施例與第二具體㈣ 例之半導體裝置的圖解。 第 3A-3D、4A-4C、5A_5C、6A_6B、7A 7B、8a 8b 本紙張尺度適用中_家標準（0NS)A4規格（210 X 297公爱)----^- ----I ^---I l· I I I — — — — — — — (請先閱讀背面之注意事項再填寫本頁) 536743
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及9A-9B圖係為製造如本發明第_具體實施例與第二且脚 實施例之半導體裝置之方法步驟中的半導體裝置圖解载： 圖，其係用以解釋該方法。 第10圖係為本發明之第三具體實施例之半導體裝 圖解截面圖。 、的 第 11A-11C、12A_12C、13A_13Bmi4B圖係為製 造如本，發明第三具體實施例之半導體裝置之方法步驟中的 半導體裝置圖解截面圖，其係用以解釋該方法。 、 第15圖係為本發明之第四具體實施例之半導體裝置的 圖解截面圖。 ' 第16A_16D、17A-17B及18A-18B圖係為製造如本發 明第四具體實施例之半導體裝置之方法步驟中的半導體裝 置圖解截面圖，其係用以解釋該方法。 第19圖係為本發明之第五具體實施例之半導體裝置的 圖解截面圖。 第2OA-20D圖係為製造如本發明第五具體實施例之半 導體裝置之方法步驟中的半導體裝置圖解截面圖，其係用 以解釋該方法。 第21圖係為本發明之第六具體實施例之半導體裝置的 圖解截面圖。 第22A-22D圖係為製造如本發明第六具體實施例之半 導體裝置之方法步驟中的半導體裝置圖解截面圖，其係用 以解釋該方法。 第23圖係為依本發明之具體實施例而改良之半導體裝 (請先閱讀背面之注意事項本頁) ••裝 • ·1 n ϋ*
-.1 1 n I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 五、 M-濟部智慧財產局員工消費合作社印製 發明說明（14) 置的圖解截面@，其可解釋該半導體裝置及其之製造方 法。 第24A-24D圖係為製造傳統半導體裝置之方法之步驟 中的半導體裝置的截面圖，其係用以解釋該方法。 本發明之詳細說明 [第一具體實施例] 本發明之第一具體實施例之半導體裝置及其製造方法
將參照第 2、3A-3D、4A-4C、5A-5C ' 6A-6B、7A-7B、8A-8B 及9A-9B圖來作解釋。 第2圖係為本具體實施例之半導體裝置的圖解截面 圖’其顯示該半導體裝置之構造。第3A_3D、4A-4C、5A_ 5C、6A-6B、7A-7B、8A-8B及9A-9B圖係為製造本具體實 施例之半導體裝置之方法步驟中的半導體裝置圖解截面 圖，其係用以解釋該方法。 首先該具體實施例之半導鱧裝置的構造係參照第2圖 而解釋之。 一包含源極/汲極擴散層14以及一閘極18之MOS電晶 體係形成於一矽基材10之裝置區域内，該區域係由一裝置 絕緣薄膜12所界定之。 於該其上形成有MOS電晶體之矽基材10上形成一内 層絕緣薄膜22、阻絕膜24以及一另一内層絕緣薄膜26。該 可到達源極/汲極擴散層14以及閘極18之介層洞32係形成 於内層絕緣薄膜22及阻絕膜24中。互連槽溝30在某些區域 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I — — — — — — · I I I l· I I I ^ « — — — — — I — (請先閱讀背面之注意事項再填寫本頁) -17- 536743
五、發明說明（is) 内形成於内層絕緣薄臈26内，該等區域係指含有形成介層 同2之區域者。一互連層42係包埋於介層洞32與互連槽溝 3〇中，該互連層42係由TaN薄膜之障蔽層34、Zr薄膜之黏 寸曰36 作為種子層之Cu薄膜38以及一 Cu薄膜40所構 成。 於具有互連層42包埋於其間之内層絕緣薄膜％上形成 一互連J呆護薄膜44、一内層絕緣薄膜46、一阻絕膜48以及 另一内層絕緣薄膜50。可到達該互連層42之介層洞兄係形 成於互連保護膜44、内層絕緣薄膜46、及一阻絕膜判内。 互連槽溝54在某些區域内形成於内層絕緣薄膜5〇内，該等 區域係指含有形成介層洞56之區域者。一互連層66係包埋 於介層洞56與互連槽溝54中，該互連層66係由TaN薄膜之 障蔽層58、Zr薄膜之黏附層60、一作為種子層之。薄膜62 以及一Cu薄膜64所構成。 一互連保護薄膜68係形成於該具有互連層66係包埋於 其間之内層絕緣薄膜50上。 本具體實施例之半導體裝置係具有此種構造。 本具體實施例之半導體裝置的特徵係在於該&薄膜之 黏附層36係形成於障蔽層34及該作為種子層之cu薄膜38 之間’且該黏附層60係形成於障蔽層58及該作為種子層之 Cu薄膜62之間。因為該等Zr薄膜之黏附層36、60如此的 排列，故可改良障蔽層34、58與黏附層36、60間之黏附性 以及黏附層36、60與作為種子層之Cu薄膜3 8、62間之黏 附性。因此，本具體實施例之半導體裝置係比傳統之裝置 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項Η 裝 ，寫本頁) i線- 經濟部智慧財產局員工消費合作社印製 536743 A7
五、發明說明（16) t濟部智慧財產局員工消費合作社印製 具有改良之黏附性。 接下來，用於製造本具體實施例之半導體裝置的方法
係參照第 3A-3D、4A-4C、5A-5C、6A-6B、7A-7B、8A-8B 及9A-9B圖而解釋之。 首先，係藉由如常用之LOCOS方法來局部氧化一石夕 基材10以形成該界定出一裝置區域之裝置分離薄膜12。 而並，以常用之M0S電晶體製造製程之同一方法製 造一包括源極/汲極擴散層14、一閘極絕緣薄膜丨6、閘極 18、以及一側壁絕緣薄膜2〇iM〇s電晶體（第从圖）。 接下來，一約500 - 700 nm厚度之氧化矽薄膜係藉由 CVD之方法沈積於該整個表面上，且而後藉由如cmP方法 拋光該欲被平坦化之表面。該具有平坦化表面之氧化矽的 内層絕緣薄膜22係因而被形成（第3B圖）。 而後，一約10 nm厚度之氮化矽薄膜係藉由如cvd 之方法沈積於該整個表面上。該氮化矽薄膜之阻絕膜24係 因而被形成（第3C圖）。 而後，於該用於互連該欲形成之互連層之介層洞上方 與該形成於石夕基材1〇上之欲形成元件之區域處的阻絕薄膜 24係藉由一般之微影技術及蝕刻法來移除（第3D圖）。第3 圖係例示說明該介層洞開口於源極/汲極擴散層14及右側 之閘極18上，如第3D圖所示。 接下來，一約400 nm厚度之氧化矽薄膜係藉由如cVD 之方法沈積於整個表面上，以形成該氧化矽薄膜之内層絕 緣薄膜26(第4A圖）。 本紙張尺度適用中國國家標準（CNS)A4規格⑽χ 297公爱） -19- 裝----------訂-------1 ·線 (請先閱讀背面之注意事項再填寫本頁) 536743
五、發明說明（I7) 而後，一具有一相對於該欲形成之互連層之開口圖案 的光阻薄膜2 8係藉由一般之微影來形成（第4B圖）。 裝· I I (請先閱讀背面之注意事項寫本頁) 接下來，係以光阻薄膜28與阻絕膜24作為一罩幕，非 等向蝕刻該内層絕緣薄膜22、26以於該内層絕緣薄膜％中 形成互連溝槽30及於内層絕緣薄膜22中形成介層洞32，其 可到達該源極/沒極擴散薄膜14及閘極1 §處（第4C圖）。 接〜下來，一 20-40 nrn厚度之TaN薄膜係藉由如反應 性錢鍍法沈積於整個表面上。一TaN薄膜之障蔽層34係因 而被形成。該障蔽層34係用於防止於互連層中之Cu擴散 進入該内層絕緣薄膜22、26中。該TaN薄膜亦可藉由cvD 方法來沈積之。
而後，一約5-50 nm厚度之Zr薄膜係藉由如濺鍍、CVD 法或電鍍法而以非晶系狀態沈積於整個表面上。該Zr薄膜 之黏附層36係因而被形成。 •線· 經濟部智慧財產局員工消費合作社印製 接下來，一約50 - 200 nm厚度之Cu薄膜係藉由如濺 鑛法、CVD法專等而沈積於整個表面上。該作為種子層之 Cu薄膜38係因而被形成（第5A圖）。沈積該作為種子層之cu 薄膜38以作為基礎薄膜，以於Cu薄膜藉由電鍍法而沈積 時，用來增進該基材的導電性。 該作為種子層之Cu薄膜38係藉由諸如濺鍍或其他方 法之技術來形成（其中薄膜之組成分係藉由高能而產生）， 以使得該用於作為種子層之Cu薄膜3 8之部分的Cu可被引 入至該Zr之黏附層36中，其可允許甚至於不進行而後之熱 處理時仍可改良該黏附層36與作為種子層之Cu薄膜38間 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 536743 五、發明說明（18) 之黏附性。 接下來，一約1000 nm厚度之Cu薄膜4〇係藉由如電 鍍之方法而沈積於整個表面而以Cu薄膜40完全填充該互 連槽溝30及介層洞32(第5B圖）。 於此，該Cu薄膜40可由純銅或一銅合金而製成。各 種Cu合金，諸如Cu_Sn (銅錫）合金、Cu_Mg (銅鎂）合金、 φ Cu-Al，(銅鋁）合金等等皆可使用。（：11_以合金的使用可進 一步改良該電移動電阻。該Cu_Mg合金的使用可降低 膜40之表面的氧化作用。於本具體實施例中，該€11薄膜4〇 係藉由電鍍法來形成，但亦可藉由其他的技術，諸如濺鍍 法或其他的方法來形成以填充互連溝槽3〇及介層洞32而不 形成該作為種子層之Cu薄膜3 8。 而後，該Cu薄膜40、作為種子層之Cu薄膜38、該黏 附層36以及該障蔽層34係藉由如CMP法來拋光而平坦化 之’直到暴露出該内層絕緣薄膜26，以使得該Cu薄膜40、 _ 作為種子層之Cu薄膜38、該黏附層36以及該障蔽層34僅 殘留於互連構槽30及介層洞32中。 M*濟部智慧財產局員工消費合作社印製 而後，該由Cu薄膜40、作為種子層之Cu薄膜38、黏 附層36以及障蔽層34所製成之互連層42係透過該介層洞32 而互連至該滅極/汲極擴散層14及閘極1 8，且該互連層係 包埋於該所形成互連溝槽30中（第5C圖）。 接下來，該50-70 nm厚度之氮化矽薄膜的互連保護 膜44係藉由如CVD之方法而形成於内層絕緣薄膜26上，其 具有一包埋於其間之互連層42 (第6A圖）。 •21· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 536743
而後，一約500 - 700 nm厚度之氧化矽薄膜係藉由如 CVD法而沈積於互連保護膜44上以形成該氧化矽薄膜之内 五、發明說明（19) 裝--- (請先閱讀背面之注意事項寫本頁) 層絕緣薄膜46。 而後，一 10 nm厚度之氮化矽薄膜係藉由如^^^^之 方法而沈積於整個表面上。因此，係形成該氮化矽薄膜之 阻絕膜48。 而並，於該用於互連該欲形成之互連層之介層洞上方 與該互連層42上方之區域處的阻絕膜48係藉由一般之微影 技術及蝕刻法來移除。 而後’一約400 nm厚度之氧化矽薄膜係藉由如cvd 之方法而沈積於整個表面上以形成該氧化矽薄膜之内層絕 緣薄膜50(第6B圖）。 接下來，該具有相對於欲形成之互連層之開口圖案的 光阻薄膜52係藉由一般之微影技術來形成（第7A圖）。 •線· 經濟部智慧財產局員工消費合作社印製 接下來，以光阻薄膜52及阻絕膜48作為一罩幕，非等 向性蝕刻該等内層絕緣薄膜46、50與該互連保護薄膜44以 於内層絕緣薄膜50中形成互連溝槽54、於内層絕緣薄膜46 中形成介層洞56、於互連保護薄膜44中形成介層洞56、以 及形成該形成於互連溝槽54中之内層絕緣薄膜46，該介層 洞係可到達該内層絕緣薄膜42(第7B圖）。 而後，一25 30 nm厚度之TaN薄膜係藉由如反應性 濺鍍之方法而沈積於整個表面上。該TaN薄膜之障蔽層58 係因而形成。 而後，一約5 - 50 nm厚度之Zr薄膜係藉由如濺鍍之 -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7
五、發明說明（20) 您濟部智慧財產局員工消費合作社印製 536743 方法以非晶系之狀態沈積於整個表面上。該Zr薄膜之黏附 層60係因而被形成。 接下來，一約50 - 200 nm厚度之Cu薄膜係藉由（如濺 鑛之方法而沈積於個表面上。該作為以薄膜之種子層的€11 薄膜係因而被形成（第8 A圖）。於形成該作為種子層之Cu 薄膜3 8時，該作為種子層之Cu薄膜62係藉由一薄膜形成 技術（諸如濺鍍法）而形成，其係以高能量產生薄膜組成 分，因此，該用於作為種子層之Cu薄膜62之部分的Cu可 被引入至該Zr之黏附層60中。因此，甚至於在不進行而後 之熱處理時，仍可改良該黏附層60與作為種子層之Cu薄 膜62間之黏附性。 而後，一約1000 nm厚度之Cu薄膜64係藉由如電鍍 之方法而沈積於整個表面上，以完全將該Cu薄膜64包埋 於互連溝槽54及介層洞56中（第8B圖）。 接下來，該Cu薄膜64、作為種子層之Cu薄膜62、該 黏附層60以及該障蔽層58係藉由如CMP法來拋光而平坦化 之，直到暴露出該内層絕緣薄膜50，以使得該Cu薄膜64、 作為種子層之Cu薄膜62、該黏附層60以及該障蔽層58僅 殘留於互連構槽30及介層洞中。 因此，該由Cu薄膜64、作為種子層之Cu薄膜62、黏 附層60以及障蔽層5 8所形成之互連層66係透過該介層洞56 而連接至該互連層42，且該互連層係包埋於該所形成互連 溝槽54中（第9A圖）。 而後，一約50-70 nm厚度之氮化石夕薄膜的互連保護 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） · 23 _ -------------^ · I---：----I--I I I I (請先閱讀背面之注意事項再填寫本頁) 536743 A7
五、發明說明（21) 薄膜68係藉由如CVD法而形成於内層絕緣薄膜％上，該内 層絕緣薄膜50具有一包埋於其間之互連層66。 而後，如果需要的話，可形成該第三及最上層之互連 層（沒有顯示）。 如上所述，如本具體實施例，該Zr薄膜之黏附層係形 成於種子層與障蔽層之間，藉此可改良種子層與障蔽層之 間的黏〜附性。因此，可防止於藉由CMp方法拋光該Cu薄 膜之步驟中之Cu薄膜的剝落，且該半導體裝置可具有更 高的產率及改良的可信度。 裝i I (請先閱讀背面之注意事項寫本頁) 經濟部智慧財產局員工消費合作社印製 [第二具體實施例] 該用於製造本發明之第二具體實施例之半導體裝置的 方法將參照第 2、3A-3D、4A-4C、5A-5C、6A4B、7A-7B、 8A-8B及9A-9B圖來作解釋。本具體實施例中與第一具體 實施例中相同之元件係以相同之參考數字表示之而不重覆 之以簡化其說明。 第2圖係為本具體實施例之半導體裝置的圖解截面 圖，其顯示該半導體裝置之構造。第3^3〇、4八_4(：、5冬 5C、6A-6B、7A-7B、8A-8B及9A-9B圖係為製造本具體實 施例之半導體裝置之方法步驟中的半導體裝置圖解截面 圖，其係用以解釋該方法。 除了形成該障蔽層、黏附層及C u薄膜之方法不同外， 本具體實施例之半導體裝置及製造該半導體裝置之方法係 與第一具體實施例者相同。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •24- 訂 線 經· 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 536743 A7 -----------B7___ 五、發明說明（22) 該用於製造本發明之第二具體實施例之半導體裝置的 方法將參照第 2、3A-3D、4A-4C、5A-5C、6A-6B、7A-7B、 8A-8B及9A-9B圖來作解釋。 首先’如第3A至4C圖所示之與製造如第一具體實施 例之半導體裝置之方法相同的方法下，一具有介層洞32形 成於其間之内層絕緣薄膜26、一阻絕膜24、以及一具有互 連溝槽，30形成於其間之内層絕緣薄膜28係形成於一具有一 _ MOS電晶體形成於其上之矽基材1〇上。 而後，一 25 - 30 nm厚度之TaN薄膜係藉由如反應性 賤鍍法沈積於整個表面上。一 TaN薄膜之障蔽層34係因而 被形成。該TaN薄膜亦可藉由CVD方法而形成之。 接下來，一約5-50 nm厚度之Zr薄膜係藉由如濺鍍法 而以非晶系狀態沈積於整個表面上。該Zr薄膜之黏附層3 6 係因而被形成。該Zr薄膜亦可藉由CVD法或電鍍法而形成 之。
• 接下來，一約50 - 200 nm厚度之Cu薄膜係藉由如CVD 法而形成於整個表面上。該作為種子層之Cu薄膜38係因 而被形成（第5A圖）。 接下來，進行一約200°C之低溫熱處理或500°C之數秒 的快速熱處理以使該形成黏附層36之部分的Zr擴散至Cu 薄膜38中。因此，可改良黏附層36與該作為種子層之Cu 薄膜38間的黏附性。該熱處理會造成黏附層36與障蔽層34 間之相互的擴散，且改良黏附層36與障蔽層34間之黏附 性。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- -------------裝-----r---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 536743 A7 B7 五、發明說明（23) 於熱處理的步驟中，藉由約30分鐘之300。〇的熱處理， 該形成黏附層36之部分的Zr可擴散至該作為種子層之Cu 薄膜38中，直至種子層達一固體溶解限度。於此情況中， 亦可改良黏附層36與作為種子層之Cu薄膜38間之黏附 性。於此例子中，該黏附層3 6之薄膜厚度與作為種子層之 Cu薄膜38的薄膜厚度係受控制，以使得在熱處理之後， 黏附層〜36仍存在於黏附層36及該作為種子層之Cu薄膜38 之間。 接下來，於與製造如第一具體實施例之半導體裝置之 方法相同的方法下，該由Cu薄膜40、作為種子層之cu薄 膜38、黏附層36及障蔽層34所構成之互連層42係透過介層 洞32而互連至該源極/汲極擴散層14及閘極18，且包埋於 所形成之互連溝槽30中（第5B-5C圖）。 而後，如第6A至9B圖所示之與製造如第一具體實施 例之半導體裝置之方法相同的方法下，形成該第二及最上 層之互連層。 經濟部智慧財產局員工消費合作社印製 如上所述，如本具體實施例，該Zr薄膜之黏附層係形 成於種子層與障蔽層之間，且該熱處理係於種子層形成後 進行，藉此可改良種子層與障蔽層之間的黏附性。因此， 可防止於藉由CMP方法拋光該Cu薄膜之步驟中之Cu薄膜 的剝落’且該半導體裝置可具有更高的產率及更高的可信 度。 於本具體實施例中，該用於製造半導體裝置之方法係 應用至形成該第一層之Cu互連層42的步驟中，但也可應 -26- -----：---J------裝--- (請先閱讀背面之注意事項寫本頁) --線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 536743 A7 B7 纪濟部智慧財產局員工消費合作社印製 五、發明說明（24) 用至形成該第二層或最上層之CU互連層的步驟中 [第三具體實施例] 本發明之第三具體實施例之半導體裝置及其製造方法 將參照第 10、11A-11C、12A-12C、13A-13B 及 14A-14B 圖 來作解釋。本具體實施例中與第一及第二具體實施例中之 半導體！置及其製法相同之元件係以相同之參考數字表示 之而不重覆或簡化其說明。 第10圖係為本具體實施例之半導體裝置的圖解截面 圖，其顯示該半導體裝置之構造。第11A-11C、12A-12C、 13A-13B及14A-14B圖係為製造本具體實施例之半導體裝 置之方法步驟中的半導體裝置圖解截面圖，其係用以解釋 該方法。 本具體實施例之半導體裝置具有在内層絕緣薄膜及障 蔽層間之改良的黏附性。以下將解釋說明該半導體裝置及 其製造方法。 首先，本具體實施例之半導體裝置的結構將參照第10 圖來解釋之。 一包含源極/汲極擴散層14以及一閘極18之MOS電晶 體係形成於一矽基材10之裝置區域内，該區域係由一裝置 分離薄膜12所界定之。 於該其上形成有MOS電晶體之矽基材10上形成一内 層絕緣薄膜22、阻絕膜24以及一另一内層絕緣薄膜26。該 可到達源極/汲極擴散層14以及閘極18之介層洞32係形成 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -27- -------------裝 ----..----訂-----！ ·線 (請先閱讀背面之注意事項再填寫本頁) 。冲743 A7
--------Μ-----裝___ (請先閱讀背面之注意事項寫本頁) 於内層絕緣薄膜22及阻絕膜24中。互連溝槽3〇係形成於内 層絕緣薄膜26之區域内，該區域包含形成介層洞32之區 域。一由TaN薄膜之障蔽層34、Zr薄膜之黏附層％、一作 為種子層之Cu薄膜3 8以及一 Cu薄膜40所構成之互連層42 係包埋於介層洞3 2與互連槽溝3 〇中。 於具有互連層42包埋於其間之内層絕緣薄膜26上形成 一互連J呆護膜44、一内層絕緣薄膜46、一阻絕膜48以及另 一内層絕緣薄膜50。可到達該互連層42之介層洞56係形成 於互連保護膜44、内層絕緣薄膜46内。互連溝槽54係形成 於内層絕緣薄膜50之區域内，該區域包含形成介層洞56之 區域。一由TaN薄膜之障蔽層58、Zr薄膜之黏附層60、一 作為種子層之Cu薄膜62以及一 Cu薄膜64所構成之互連層 6 6係包埋於介層洞5 6與互連槽溝5 4。 一互連保護膜68係形成於該内層絕緣薄膜5〇上。 線- 本具體實施例之半導體裝置係具有此種構造。 經濟部智慧財產局員工消費合作社印製 本具體實施例之半導體裝置的特徵係在於該ΖΓ薄膜之 黏附層70係形成於内層絕緣薄膜22、26與障蔽層34之間， 且該Zr薄膜之黏附層72形成於内層絕緣薄膜46、50與障蔽 層58之間。因為該等Zr薄膜之黏附層7〇、72如此的設置， 故可改良内層絕緣薄膜22、26、46、50與黏附層70、72之 間之黏附性以及黏附層70、72與障蔽層34、58間之黏附性。 因此’與傳統之半導體裝置相比較，本具體實施例之半導 體裝置於内層絕緣薄膜與障蔽層間具有改良之黏附性。 接下來，用於製造本具體實施例之半導體裝置的方法 -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 536743 A7
經濟部智慧財產局員工消費合作社印製 係參照第 11A-11C、12A-12C、13A-13B及 14A-14B來解釋 之。 首先’與製造如第3A至4C圖所示之第一具體實施例 之半導體裝置之方法相同的方法下，一具有介層洞32形成 於其間之内層絕緣薄膜26及一阻絕膜24、以及一具有互連 溝槽30形成於其間之内層絕緣薄膜28係形成於一具有一 MOS電、晶體形成於其上之矽基材1〇上（第丨丨a圖）。 接下來，一約5 - 50 nm厚度之Zr薄膜係藉由濺鍍法 沈積於整個表面上。該Zr薄膜之黏附層70係因而被形成。 (第11B圖）。 而後，一25 30 nm厚度之TaN薄膜係藉由如反應性 錢錢法沈積於整個表面上。一 TaN薄膜之障蔽層34係因而 被形成。 接下來，一約50 - 200 nm厚度之Cu薄膜係藉由如滅 鑛法而沈積於整個表面上。該作為種子層之Cu薄膜38係 因而被形成（第11C圖）。 而後，一約1000 nm厚度之Cu薄膜40係藉由如電鑛 之方法而沈積於整個表面而以Cu薄膜40完全填充該互連 槽溝30及介層洞32(第12A圖）。 接下來，該Cu薄膜40、作為種子層之Cu薄膜38、該 障蔽層34以及該黏附層70係藉由如CMP法來拋光而平坦化 之，直到暴露出該内層絕緣薄膜26，以使得該Cu薄膜40、 作為種子層之Cu薄膜38、該障蔽層34以及該黏附層70僅 殘留於互連構槽30及介層洞32中。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -29- -----------1--裝-----r I--訂-----— I!線 f請先閱讀背面之注意事項再填寫本頁) 536743 A7 B7 i、發明說明（27) -----!---^------^--- (請先閱讀背面之注意事項寫本頁) 而後，該由Cix薄膜40、作為種子層之Cu薄膜38、該 障蔽層34以及該黏附層70所構成之互連層42係透過該介層 洞32而連接至該源極/汲極擴散層14及閘極18，且該互連 層係包埋於該所形成互連溝槽30中（第12B圖）。 而後，該50-70 nm厚度之氮化矽薄膜的互連保護薄 膜44係藉由如CVD之方法而形成於内層絕緣薄膜26上，該 内層絕^緣薄膜26具有'一包埋於其間之互連層42 (第12C 圖）。 而後，與製造如第一具體實施例之半導體裝置之方法 相同的方法下，形成該具有介層洞56形成於其内之内層絕 緣薄膜46與阻絕膜48，以及該具有互連溝槽54形成於其間 之内層絕緣薄膜50(第13A圖）。 接下來，一約5-50 nm厚度之Zr薄膜係藉由如濺鍍法 而沈積於整個表面上。該Zr薄膜之黏附層72係因而被形 成。 .線- 而後，一25 _ 30 nm厚度之TaN薄膜係藉由如反應性 滅鑛法沈積於整個表面上。該TaN薄膜之障蔽層58係因而 被形成。 經濟部智慧財產局員工消費合作社印製 而後，一約50 _ 200 nm厚度之Cii薄膜係藉由如濺鍍 法而沈積於整個表面上。該作為種子層之Cu薄膜62係因 而被形成。 接下來，一約1000 nm厚度之Cu薄膜4〇係藉由如電 鍍之方法而沈積於整個表面上，以完全利用該Cu薄膜64 來填充該互連溝槽54及介層洞56(第13B圖）。 -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ⑻濟部智慧財產局員工消費合作社印製 536743 A7 _________ B7 五、發明說明（28) 而後，該Cu薄膜64、作為種子層之Cu薄膜62、該障 蔽層58以及該黏附層72係藉由如CMP法來拋光而平坦化 之，僅存留於互連構槽54及介層洞56中。 因此，該由Cu薄膜64、作為種子層之Cu薄膜62、障 蔽層58以及該黏附層72所製成之互連層66係透過該介層洞 56而連接至該互連層42，且該互連層係包埋於該所形成之 互連溝_槽54中（第14A圖）。 w 而後，一約50-70 nm厚度之氮化矽薄膜的互連保護 薄膜68係藉由如CVD法而形成於内層絕緣薄膜5〇上，該内 層絕緣薄膜50具有一包埋於其間之互連層66(第14B圖）。 而後’如果需要的話，可形成該該第三及最上層之互 連層（沒有顯不）。 如上所述，如本具體實施例，該ΖΓ薄膜之黏附層係形 成於内層絕緣薄膜及障蔽層之間，藉此可改良内層絕緣薄 膜及障蔽層間之黏附性。因此，可防止於藉由CMp方法拋 _ 光該Cu薄膜之步驟中之Cu薄膜的剝落，且該半導體裝置 可具有更高的產率及更高的可信度。 [第四具體實施例] 本發明之第四具體實施例之半導體裝置及其製造方法 將參照第15、16A-16D、17A-17B及18A-18B圖來作解釋。 本具體實施例中與顯示於第2-14圖中之第一至第三具體實 施例半導體裝置相同之元件係以相同之參考數字表示之而 不重覆或簡化其說明® 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -31- -------------^-----：----^------I I 1^ (請先閱讀背面之注意事項再填寫本頁) 536743 五、發明說明（29) 經濟部智慧財產局員工消費合作社印製 第15圖係為本具體實施例之半導體裝i的圖解，其顯 丁-亥半導體裝置之構造。第16Α·16Ε)、17α·ι7β及ΜΑ•削 圖係為製造本具體實施例之半導體裝置之方法步驟中的半 導體裝置圖解截面圖，其係用以解釋該方法。 於上述之第一至第三具體實施例中，該用於形成互連 層之方法係為一般所稱之雙金屬鑲嵌法，其中該介層洞及 該互連講槽係於一且相同之步驟中形成，且該互連層係包 埋於溝槽與洞中。然而，本發明亦可應用於一般所稱之單 一金屬鑲嵌方法中，其中該具有銅互連層包埋於其間之内 層、、、邑緣薄膜係於形成該具有電極插塞包埋於介層洞内之内 層絕緣薄膜後形成。本具體實施例之半導體裝置具有一單 一金屬鑲嵌構造，且將解釋該半導體裝置及用於製造該半 導體裝置之方法。 首先’本具體實施例之半導體裝置的構造將參照第15 圖來作解釋。 如第15圖所示，本具體實施例之半導體裝置係與第一 具體實施例之半導體裝置相同，其中該互連層42係由障蔽 層34、黏附層36、作為種子層之Cu薄膜38以及Cu薄膜40 所形成’且一互連層66係由障蔽層58、黏附層6〇、作為種 子層之Cu薄膜62以及Cu薄膜64所形成。本具體實施例之 半導體裝置的特徵在於該互連層42係藉由包埋於洞32中 電極插塞74而連接至一基底構造。 接下來’將解釋本具體實施例之半導體裝置的製造 法。 之 方 -------------裝— 請先閱讀背面之注意事項寫本頁) ·. --線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •32- 536743 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（3〇) 首先’依如製造第一具體實施例之半導體裝置之方法 相同的方式，形成一 MOS電晶體以及一覆蓋該MOS電晶 體之内層絕緣薄膜22 (第16A圖）。 而後，該到達源極/汲極擴散層14及閘極18之介層洞32 係藉由一般之微影及蝕刻法而形成於内層絕緣薄膜22中 (第16B圖）。
• 接〜下來，一約80 nm厚之TiN薄膜及一 350 nm厚之W (鑄）薄膜係藉由CVD方法而沈積，而後，係藉由CMP方法 拋光而平坦化之，直到内層絕緣薄膜22之表面暴露出來。 因此，係形成該包埋於介層洞32中且電氣連接至源極/汲 極擴散層14或閘極18之電極插塞74 (第16C圖）。
接下來，一約400 nm厚之氧化矽薄膜係藉由如cVD 之方法而沈積於整個表面上以形成該氧化矽薄膜之内層絕 緣薄膜26。 而後，該互連溝槽30係藉由一般之微影及蝕刻法而形 馨成於内層絕緣薄膜26中（第16D圖）。 接下來，依如第4A圖所示之製造第一具體實施例之 半導體裝置之方法相同的方式，形成該25-3〇 nm厚度之 TaN薄膜之障蔽層34、該5-5G nm厚度之非晶系薄膜之 黏附層36、以及50-200 nm厚度之作為種子層之以薄膜38 (第17A圖）。 接下來，該約1000 nm厚度之Cu薄膜係藉由如電鍍 之方法而沈積於整個表面上以利用c u薄膜4 〇完全地填充 該互連溝槽30 (第17B圖）。 ----------^------I I (請先閱讀背面之注意事項再填寫本頁)
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五、發明說明（3〇 裝i I (請先閱讀背面之注意事項本頁) 接下來，藉由CMP法拋光且平坦化該Cu薄膜4〇、該 作為種子層之Cu薄膜38、該黏附層36以及該障蔽層34， 直到暴露出該内層絕緣薄膜26，而僅存留於互連構槽3〇 中。因此，該由Cu薄膜40、該作為種子層之Cu薄膜38、 該黏附層36以及該障蔽層34所形成之互連層42係透過電極 插塞74而連接至源極/汲極擴散層14或閘極18，且包埋於 所形成、之互連溝槽30中（第18A圖）。 接下來，依如第6A至9B圖所示之製造第一具體實施 例之半導體裝置之方法相同的方式，將該由以薄膜64、 該作為種子層之Cu薄膜62、該黏附層60以及該障蔽層58 所形成之互連層66係透過介層洞56而連接至互連層42，且
包埋於互連溝槽54中，且形成該互連保護薄膜68(第18B 圖）〇 如上所述’如本具體實施例，該具有單一金屬鑲嵌構 造之半導體裝置係包括該形成於種子層及障蔽層間之2^薄 膜的黏附層，藉此可改良該種子層及障蔽層間之黏附性。 因此，可防止於藉由CMP方法拋光該Cu薄膜之步驟中之Cu 經濟部智慧財產局員工消費合作社印製 薄膜的剝落，且該半導體裝置可具有更高的產率及更高的 可信度。 於本具體實施例中，該單一金屬鑲嵌構造係應用至第 一互連層’但該單一金屬鑲嵌構造亦可應用至第二及最上 層之互連層上。該單一金屬鑲嵌構造可僅應用至第二及最 上層之互連層上。 於本具體實施例中，該單一金屬鑲嵌構造係可應用至 -34- 本紙張尺錢財關家標準（CNS)^i7210 X 297公釐） 536743 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（32) 第一具體實施例之半導體裝置及其製造之方法上，但亦可 應用至第二及第三具體實施例之半導體裝置及其製造之方 法上。 [第五具體實施例] 本發明之第五具體實施例之半導體裝置及其製造方法 將參照漯19及2OA-20D圖來作解釋。本具體實施例中與第 一至第四具體實施例半導體裝置相同之元件係以相同之參 考數字表示之而不重覆或簡化其說明。 第19圖係為本具體實施例之半導體裝置的圖解，其顯 示該半導體裝置之構造。第20 A-20D圖係為製造該半導體 裝置之方法步驟中的半導體裝置的截面圖，其係用以解釋 該方法。第19及20A-20D圖係為相對於該第一具體實施例 之半導體裝置之互連層42形成之區域處之位置的放大截面 圖。 首先’將參照第19圖來解釋如本具體實施例之半導體 裝置的構造。 如第19圖所示，本具體實施例之半導體裝置的特徵係 在於，Cu-Zr(銅-錯）合金薄膜之島狀構造76，（於本說明書 中亦稱為Cu-Zr合金島）係形成於一障蔽層34與一黏附層36 間，且該障蔽層34、Cu-Zr合金薄膜76,、黏附層36及銅薄 膜38及40係形成該互連層42，且使用相同之方法，Cu-Zr 合金薄膜之島狀構造7 8 ’係相同地形成於一障蔽層5 8與一 黏附層60間，且該障蔽層58、Cu-Zr合金薄膜78，、黏附層 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -35- ^----------^---------^ (請先閱讀背面之注意事項再填寫本頁) 536743 A7 經濟部智慧財產局員工消費合作社印製 ------2Ζ_____五、發明說明（33) 60及銅4膜62及64係形成該互連層66。本具體實施例之半 導體裝置係與顯示於第2圖中之第一具體實施例之半導體 裝置的其他部分相同。 接下來，參考第19圖以詳細說明該互連層42及60之構 成。 如第19圖所示，該Cu_Zr合金薄膜％，係沿汾薄膜黏附 層36與J章蔽層34間之界面彼此分隔而形成。於該黏附層％ 上，形成該作為種子層之銅薄膜38、該用於填充該互連槽 溝30之銅薄膜4〇、以及該介層洞32。 該Cu-Zr合金薄膜76,係由一具有低於2〇 11111厚度之非 常薄的薄膜所形成，且不形成作為一保護層薄膜。因此， 如第19圖所示，該島狀（顆粒狀）構造係彼此分隔而形成。 該Cu-Zr合金薄膜76,係以此種島狀構造而形成且於該障蔽 層34上彼此分隔而形成，藉此該黏附層係連貼至下方之形 成該Cu-Zr合金薄膜76’之區域的Cu-Zr合金薄膜76,以及其 下方不形成Cu-Zr合金薄膜76,之區域處的障蔽層34。因 此，該障蔽層34與黏附層36係藉由Cu-Zr合金薄膜76,之島 狀構造而彼此機械地哺合。 該黏附層36之Zr會於加工期間擴散至該島狀構造之 Cu-Zr合金薄膜76’中，其將詳細說明於後。因此，於島狀 構造之Cu-Zr合金薄膜76’與黏附層36間界面處之組成會有 連績性的變化，而形成不明確的界面。因此，可改良黏附 層36與Cu-Zr合金薄膜76’間之黏附性。同樣地，於黏附層 36與障蔽層34間之界面處，該構成元素亦會相互地擴散， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -36 - (請先閱讀背面之注意事項
本頁) .線· M-濟部智慧財產局員工消費合作社印製 536743 A7 B7 五、發明說明（34) 藉此可確定Cu-Zr合金薄膜76’與障蔽層34間之界面處的高 度黏附性。再者，該Cu-Zr合金薄膜76’係形成於微粗之表 面上，且機械地唾合該黏附層36與障蔽層34間之界面，藉 此，該黏附層36與障蔽層34可有力地彼此附著在一起。 如上所述，該銅薄膜38與該障蔽層34則可藉由黏附層 36與Cu-Zr合金薄膜76’而有力地彼此附著在一起，藉此甚 至於當〜於藉由CMP或其他方法而施一機械應力至該銅薄膜 胃 3 8及40之方法被使用時，亦可避免銅薄膜38及40自該障蔽 層34剝落下來。當一大的電流被施用至互連層時，該銅薄 膜3 8與障蔽層34間之改良的黏附性可減低靠近銅薄膜38與 障蔽層34間之界面處的原子移動。此可提供改良之電移動 電阻之功效。 而後，將以第20A-20D圖解釋製造本具體實施例之半 導體裝置的方法。 首先，依如顯示於第3 A至4C圖之製造第一具體實施 • 例之半導體裝置之方法相同的方式，於一矽基材10上形成 具有介層洞32形成於其間之内層絕緣薄膜22以及該具有互 連溝槽30形成於其間之内層絕緣薄膜26。 接下來，依如顯示於第5A圖之製造第一具體實施例 之半導體裝置之方法相同的方式，形成一 20-40 nm厚度之 TaN薄膜的障蔽層34。 接下來，於該矽基材10的整個表面上形成島狀銅薄膜 76(於說明書中亦稱為銅島或以Cu作為主要成分之島），而 覆蓋該障蔽層34(第20A圖）。詳言之，該銅薄膜76係藉由 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -37- ------— — — — — — — — · 11--11 I 訂-—---— II (請先閱讀背面之注意事項再填寫本頁) 536743 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（35) 濺鍍之方法而以一約3〇 nm厚度 万式而形成，該濺鍍方 > 具有―蒸氣沈積控制量且該⑦基材H)係需加熱至 100C-250X：。因此，該銅薄膜％並非均一地形成以平 面觀之係以多數之約2〇咖直徑之弧形島狀構造之方式形 成。 於此，當該銅薄膜76以一 30 nm或更大之薄膜厚度方 式形成，的話，臨近之島狀構造會變得連續而成為—均一的 薄膜，而無法形成該島狀構造。該銅薄膜76必需以低於3〇 nm之厚度方式來形成。該以低於30 nm之厚度方式形成之 銅薄膜76在該島狀構造間係具有2_2〇 nm的空間。當該銅 薄膜76形成之時，改變基材溫度以改變一薄膜厚度以及該 銅薄膜76之島狀構造的直徑。當基材溫度降低時，一薄膜 厚度以及直徑會變小。該矽基材1〇可使用一加熱器由下向 上加熱，但亦可使用一光源，諸如燈等等，由上往下加熱。 該銅薄膜76可藉由CVD或電鍍之方法而形成。 而後，一約5-50 nm厚度之Zr薄膜係沈積於矽基材10 的整個表面上。該Zr薄膜係以濺鍍、CVD方法、電鑛或其 他方法來形成。因此，可形成該Zr薄膜之黏附層36(第2〇b 圖）。 接下來，藉由賤鑛、CVD方法、或其他方法形成該約 50-200 nm厚度之作為種子層的銅薄膜38(第20C圖）。當該 銅薄膜藉由電鍍方法而沈積時，該作為種子層之銅薄膜38 係沈積作為一基底薄膜，以用於增強該基材的導電性。 而後，於作為種子層之Cu薄膜38形成之後，進行加 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •38- (請先閱讀背面之注意事項
本頁) ·. 線·
536743 五、發明說明（36〕 …處理。該加熱處理係於如2〇〇t低溫下進行或於5〇〇t：2 溫度下藉由快速熱處理進行數秒鐘。該黏附層％内之以係 因而擴散進入微結晶構造之島狀構造的Cu薄膜76以及該 作為種子層之Cu薄膜38中，且該Cu薄膜76係變成(：11_心合 金薄膜76,（第20D圖）。 固為該微結晶構造之Cu薄膜76具有一小的體積，故ζΓ 係藉由、低溫熱處理或快速熱處理而擴散之，藉此，可改良 Cu-Zr合金薄膜76’與障蔽層34間之黏附性。於障蔽層34内 之Zr亦會擴散，故亦可增進靠近該黏附層36與障蔽層34間 之界面的障蔽層34與靠近該Cu-Zr合金薄膜76,與障蔽層34 間之界面的障蔽層34的黏附性。再者，該具有粗糙表面之 島狀Cu-Zr合金薄膜76’係形成於障蔽層34與黏附層36之 間’且於障蔽層34與黏附層36二者之界面處，使二者彼此 間互相嚙合。此構造可加強對抗機械應力。其有可能僅形 成Zr之黏附層36以藉此增進黏附層36與Cu薄膜76或障蔽 層34間之黏附層性。然而，上述之加熱處理可確定Zr擴散 進入島狀構造之銅薄膜76與障蔽層34中，藉此可進一步改 良其黏附性。熱處理之溫度及時間長短並不限於上述所述 之溫度之時間，只是可達到Zr擴散進入該島狀Cu薄膜76 與Cu薄膜38中之目的即可。 而後，依如第5B至9B圖所示之製造該半導體裝置之 方法以及如第20A-20D所示之形成該互連層42方法相同的 方式來形成互連層66。 如上所述，依據本具體實施例，該互連層42之構造係 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — II — — — — — — -111 l· 111 ^ ·1111111 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -39· 536743 A7
五、發明說明（37) 經濟部智慧財產局員工消費合作社印製 藉由形成障蔽層34及黏附層36而形成，其覆蓋該互連溝槽 30的内壁以及該介層洞32，且於互連溝槽30内填充Cii薄 膜38及40，且該障蔽層34包括島狀構造之Cu-Zr合金薄膜 76’ ’該Cu-Zr合金薄膜76’係形成於障蔽層34與黏附層36 之界面處，藉此該島狀構造之Cu-Zr合金薄膜76,的粗糙表 面係可於界面處機械喷合該障蔽層34與黏附層36，其可使 障蔽層〜34與黏附層36間之黏附性增強。該黏附層36係由諸 如Zr薄膜等之材料所形成，其對障蔽層34&Cu薄膜38具 有高度黏附性，藉此可改良Cu薄膜38與障蔽層34間之黏 附性。 因此，如本具體實施例，甚至於當於製造過程中，施 加一力至該Cu薄膜38、40以及施予一應力至該Cu薄膜38 與障蔽層34間時，亦可避免銅薄膜38及40自該障蔽層34剝 落下來，且銅薄膜38與該障蔽層34間之改良的黏附性係可 改良應力移動電阻。該障蔽層34與銅薄膜38間之改良的黏 附性會降低銅薄膜38與該障蔽層34間之界面處之銅薄膜38 原子的移動，藉此可改良該電移動電阻。 於本具體實施例中，該Cu-Zr合金之島狀構造係設置 於如第一具體實施例之半導體裝置的障蔽層與黏附層之 間，但亦可設置於第二至第四具體實施例中。 [第六具體實施例] 本發明之第六具體實施例之半導體裝置及其製造方法 將參照第21及22A-22D圖來作解釋。本具體實施例中與第 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 40 (請先閱讀背面之注意事項
r本頁) 536743 A7
經濟部智慧財產局員工消費合作社印製 五、發明說明（38) 一至第五具體實施例半導體裝置相同之元件係以相同之參 考數字表示之而不重覆或簡化其說明。 第21圖係為本具體實施例之半導體裝置的圖示戴面 圖，其顯示該半導體裝置之構造。第22 A-22D圖係為製造 該半導體裝置之方法步驟中的半導體裝置的截面圖，其係 用以解釋該方法。第21及22 A-22D圖係為相對於顯示於第 2圖之第一具體實施例之半導體裝置之互連層42形成之區 域處之位置的放大截面圖。 本具體實施例之半導體裝置係不同於第五具體實施例 所形成之半導體裝置，該作為黏附層之ΖΓ薄膜係形成於第 實施例中所述之島狀Cu-Zi:合金薄膜76,之上及之下，以利 用該二黏附層包圍該島狀Cu-Zr合金薄膜76,，而其他方面 係與第19圖所示之第五具體實施例相同。 如第21圖所示，於第六具體實施例中，一 ζΓ之黏附層 80係形成於一障蔽層34之上，且該Cu-Zr合金薄膜76,係被 黏附層80及黏附層36所包圍。該Cu-Zr合金薄膜76,係因而 使該黏附層36與黏附層80彼此機械性嚙合。島狀構造之 Cu-Zr合金薄膜76’之薄膜厚度與直徑以及臨近之島狀構造 間之空間係與第五具體實施例中所述相同。 該黏附層36、80中之Zr係於製造過程中擴散進入島狀 構造之Cu-Zr合金薄膜76,中，其於後有詳細說明。因於黏 附層36、80與Cu-Zr合金薄膜76,間之界面處之組成分的連 續性變化故不存在一明破的界面。因此，可改良黏附層3 6、 80與Cu-Zr合金薄膜76’間之黏附性。同樣地，於黏附層36 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -41- -------------^----------^---------^ (請先閱讀背面之注意事項再填寫本頁) 536743 A7 一 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（39) 與Cu薄膜3 8間之界面處，該黏附層3 6之Zr亦會擴散至Cu 薄膜38中，故可改良二者間之黏附性。同樣地，於黏附層 8〇與障蔽層34間之界面處，該組成元素會彼此擴散，藉此 亦可確定此處之改良的黏附性。 該島狀Cu-Zr合金薄膜76,之微粗糙表面可使黏附層36 與黏附層80二者彼此機械性嚙合，藉此可強化二者間之黏 附性。J1此，甚至於當於藉由CMP或其他方法而施一機械 應力至該Cu薄膜38及40時，亦可避免銅薄膜38及40自該 障敝層34剝洛下來。其可改良應力移動電阻。再者，可改 良Cu薄膜38與障蔽層34間之黏附性，藉此可降低靠近Cu 薄膜38與障蔽層34界面處之原子的移動，且可改良電移動 電阻。 而後’參照第22 A-22D圖，將詳細說明形成該黏附層 80、Cu-Zr合金薄膜76’、黏附層36、作為種子層之Cu薄膜 38、以及Cu薄膜40的方法。 首先，一約5-50 nm厚度之Zr薄膜係以非晶系狀態而 沈積，其覆蓋該障蔽層34以形成Zr薄膜之黏附層80。 接下來，該島狀Cu薄膜76係形成於該黏附層80之上（第 22A圖）。在形成該Cu薄膜76時，該Cu薄膜76係以一約30nm 厚度而形成，其於矽基材1〇加熱至100-250°C且藉由蒸氣 沈積量受控制之濺鍍方法來形成。因此，該以薄膜並非 以一均勻之薄膜方式形成，而是以一約2〇 nm直徑之弧形 島狀構造（以平面觀之）之形式而形成。於本具體實施例 中’ 一島狀構造之尺寸可依據該黏附層80之薄膜厚度來控 (請先閱讀背面之注意事項
本頁) -線_ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -42- 536743
五、發明說明（40) M-濟部智慧財產局員工消費合作社印製 制。相似於第五具體實施例，變化該用於加熱該矽基材10 之溫度以改變該島狀Cu薄膜76之薄膜厚度及直徑。該Cu 薄膜76亦可藉由CVD方法或電鍍之方法來形成。 接下來’於矽基材10之整個表面上再沈積一約5_5〇 nm 厚度之Zr薄膜。故，形成該Zr薄膜之黏附層36(第22B圖）。 接下來’藉由濺鍍、CVD或其他方法形成一約50-200 nm厚度之作為種子層的Cu薄膜38(第22C圖）。 而後，於Cu薄膜38形成之後，進行加熱處理。該加 熱處理係於如200°C低溫下進行或於500°C之溫度下藉由快 速熱處理進行數秒鐘。該黏附層36及黏附層80之Zr係因而 擴散進入微結晶構造之島狀構造的Cu薄膜76以及該作為 種子層之Cu薄膜38中，且該Cu薄膜76係變成Cu-Zr合金薄 膜76’（第22D圖）。該Zr亦擴散至該障蔽層34中，而使得該 組成元素彼此擴散至靠近黏附層36及障蔽層34間之界面 處。故可改良黏附層36與障蔽層34間之黏附性。該島狀 Cu-Zr合金薄膜76’係具有粗糙之表面，藉此，該島狀Cu-Zr 合金薄膜76’係機械地嚙合該障蔽層34及黏附層36二者彼 此。此構造可加強對抗機械應力。 而後，藉由電鍍形成Cu薄膜40且該Cu薄膜38係作為 種子層，故完成該顯示於第21圖中之互連層42。 如上所述，如本具體實施例，該黏附層80係形成於障 蔽層34之上，而該島狀Cu-Zr合金薄膜76,係形成於黏附層 80與黏附層36間之界面處，藉此，該島狀Cu-Zr合金薄膜76, 之粗糙表面係使黏附層80與黏附層36二者彼此機械式地嚙 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -43- -------------裝-----：----訂-------_ ·線 (請先閱讀背面之注意事項再填寫本頁) 536743 A7 B7 五、發明說明（41) 合，藉此可強化黏附層80與黏附層36間之黏附性。 該黏附層3 6、8 0係由諸如錯之材料所形成，其對障蔽 層34及Cu薄膜具有高度的黏附性，藉此，該首先形成之 黏附層80對障蔽層34具有高度黏附性，而可進一步增進Cu 薄膜與障蔽層34間之黏附性。 因此，本具體實施例係如第五具體實施例中者，其在 甚至於〜當於製造過程中，施加一力至該Cu薄膜3 8、40以 及施予一應力至該Cu薄膜38與障蔽層34間時，亦可避免 銅薄膜38及40自該障蔽層34剝落下來，且銅薄膜38與該障 蔽層34間之較大的黏附性係可改良應力移動電阻。該障蔽 層34與銅薄膜38間之改良的黏附性會降低銅薄膜38與該黏 附層36間之界面處之銅薄膜38元素的移動，藉此可改良該 電移動電阻。 於本具體實施例中，該島狀之Cu-Zr合金係設置於如 第一具體實施例之半導體裝置的障蔽層與黏附層之間，但 該島狀之Cu-Zr合金亦可適用至第二至第四具鱧實施例 中。 經濟部智慧財產局員工消費合作社印製 [改良] 本發明並不限於上述之具體實施例，而包含其他各種 改良。 例如，於第一至第六具體實施例中，該黏附層係由Zr 薄膜所形成。然而，只要一材料其於Cu薄膜中具有低固 體溶解限度且不明顯增加Cu的電阻值，該材料即可產生 •44- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 536743 五
經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 — -----—-________ 、發明說明（42) 本發明上述之優異的功效。因此，除了 Zr以外，Cd、Ag、
Pb、或其等之合金皆可被使用。於第五及第六之此等具 體實施例之例子中，該島狀構造係由此等材料之合金之一 及銅所形成。 於第一至第二具體實施例申，該障蔽層係由TaN材料 所形成，但其他非TaN之材料亦可被使用。此等可對心薄 膜提供〜良好之黏附性的障蔽材料為諸如Ta、Ti、W、Nb或 其專之氮化物、難溶金屬石夕化物，諸如Wsi、TiW等等。 於第一、第二及第四具體實施例中，係解釋該包括位 於障蔽層及種子層間之黏附層的半導體裝置以及用於製造 該半導體裝置之方法。於第三具體實施例中，係解釋該包 括位於内層絕緣薄膜與障蔽層間之黏附層的半導體裝置以 及用於製造該半導體裝置之方法。然而，如第23圖所說明 者’可分別於内層絕緣薄膜與障蔽層間及於障蔽層及種子 層間設置黏附層。此即，該互連層42可由Cu薄膜40/作為 種子層38之Cu薄膜38/黏附層36/障蔽層34/黏附層70所形 成’且該互連層66係由Cu薄膜64/作為種子層38之Cu薄膜 62/黏附層60/障蔽層58/黏附層72所形成。 於第一至第四具體實施例中，本發明可應用至該第一 金屬互連層以及該連接至第一金屬互連層之第二金屬互連 層的例子中。本發明亦可應用於上層金屬互連層中。該不 同層之互連層不需具有相同的構造。例如，該第一具體實 施例可應用至第一互連層上，而該第三具體實施例可應用 至第二互連層上。 --- -45-
536743 A7 ------------ B7_____^ 五、發明說明（43) 如上所述，依據本發明，於該包括以銅作為一主要成 分之一包埋互連層之半導體裝置以及製造該半導體裝置之 方法中，該Zr薄膜之黏附層係形成於種子層與障蔽層之 $，藉此可改良種子層與障蔽層間之黏附性。該形成於種 子層與障蔽層間之Cu-Zr合金的島狀構造係可進一步改良 該黏附性。因此，可避免於製造過程中之銅互連層的剝落。 且可進_一步改良該銅互連層的電移動電阻及應力移動電 阻。因此，該金屬互連層與該半導體裝置以及該用於形成 該金屬互連層之方法與用於製造該半導體裝置之方法係具 有較高的產率與較高的可信度。 元件標號對照表 10…矽基材 12…裝置分離薄膜 14…源極/>及極擴散層 16…閘極絕緣薄膜 18…閘極 20…側壁絕緣薄膜 22、26、46、50、101.··内層絕緣薄膜 24、48、52…阻絕膜 28.··光阻薄膜 30、54、102···互連槽溝32、56···介層洞 34、58…障蔽層 36、60、70、72、80···黏附層 38、62、104···作為種子層之Cu薄膜 40、64、105…Cu薄膜 42、66···互連層 44、68…互連保邊薄膜 74···電極插塞 76···島狀銅薄膜 76、78…Cu-Zr(銅·錯）合金薄膜之島狀構造 103…難炼金屬薄膜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----— -----裝 i (請先閱讀背面之注杳？事項本頁) .- --線· 經濟部智慧財產局員工消費合作社印製 -46-

Claims (1)

  1. 536743 申請專利範圍 第89117375號專利申請案申請專利範圍修正本91 06 28 r 一種包埋於一絕緣薄膜中之金屬互連層，其包含： 一含有銅作為主要成分之互連材料； 3 一形成於該絕緣薄膜與該互連材料間之障蔽層； -形成於該障蔽層與該互連材料間之含有錯的黏 附層，该黏附層係用以改良該障蔽層與該. 之黏附性。 刊竹间 一種包埋於-絕緣薄膜中之金屬互連層，其包含： 一含有銅作為主要成分之互連材料； -形成於該絕緣薄膜與該互連材料間之障蔽層； 一形成於該絕緣薄膜與該障蔽層間之含有錯^ ==黏附層係用以改良該絕緣薄膜與該岐 :申請專利範圍第1項之金屬互連層，其進—步 2. 3. 包 4. 5. 入八形成於該黏附層與該障蔽層間之彼此分隔的銅 合金島。 如申請專利，爾3項之金屬互連層，其中該銅⑸ 金島係形成於障蔽層上’朝該黏附層凸出且包埋於襄 附層中與黏附層機械嚙合。 — 一種包埋於一絕緣薄膜中之金屬互連層，其包含： 一含有銅作為主要成分的互連材料； 一形成於該絕緣薄膜與該互連材料間之障蔽層，· .-含有-金屬材料之黏附層’該金屬材料於：中 Μ 本紙張尺度適用中國國家標準（CNS) μ規格（21〇χ297公爱）
    -訂| (請先閲讀背面之注意事項再填寫本頁) 47 536743 Φ 、申請專利範園 =有—不超過20 wt%之㈣溶解限度^溶於銅中 時，其具有-不超過19·8 %之電阻係數的增加；且該 黏附層係用以改良該障蔽層與該互連材料間之黏附性。 如申請專利範圍第5項之金屬互連層，其中該金屬材 料係包含至少一選自於由“，與凡所構成 之組群中之材料。 ‘…一 一種半導體裝置，其包含·· 一具有半導體基材以及形成於該半導體基材上之 半導體元件之基底基材； 一形成於該基底基材上之絕緣薄膜，該絕緣薄膜 具有一開口；以及 一包埋於該開口中之所形成的金屬互連層，該互 連層包括： δ有銅作為主要成分之互連材料； 一形成於該絕緣薄膜與該互連材料間之障蔽 層； 早敝 一形成於該障蔽層與該互連材料間之含有錯 的黏气層一;〜該黏附層係用以改良該障蔽層與該互 連材料間之黏附性。 一種半導體裝置，其包含： 一具有半導體基材以及形成於該半導體基材上之 半導體元件之基底基材； 一形成於該基底基材土之絕緣薄膜，該絕緣薄膜 具有一開口；以及 6. 頁 -訂 8. 本紙張尺度適用中國國家標準（CNS) M規格（21〇><297公釐） 48 536743 A8B8C8D8 申請專利範圍 一包埋於該開口令之所形成的金屬互連層，該互 連層包括： 9 ^ 一含有銅作為主要成分之互連材料，· 一形成於該絕緣薄膜與該互連材料間之障蔽 層； 一形成於該絕緣薄膜章蔽層間之含有錯 的黏附層’·該黏附層係用以？文良該絕緣薄膜與該 障蔽層間之黏附性。 如申請專範圍第7項之半導體裝置，其進_步包含： 形成於該障蔽層與該黏附層間之彼此分隔之鋼鍅 合金島。 10·如申請專範圍第7項之半導體裝置，其進一步包含： 形成於該黏附層中彼此分隔之銅鍅合金島。 如申請專範圍第9項之半導體裝置，其中該銅錯合金 島具有一不超過30nm的厚度。 如申請專範圍第9項之半導體裝置 島具有一不超過20nm的厚度。 Π·如申請專範-圍U項之半導體裝置 島係以不低於2麵且不超過2〇_之空間彼此分隔 14·如申清專乾圍第7項之半導體裝置，其中該開口包1 一互連溝槽及一於互連溝槽中之介層洞。 15· —種用於形成一包埋於一絕緣薄膜中之金屬互連層g 方法，其包含下列步驟： 9. 11. 12 其中遠銅錯合金 其中該銅錯合金 於一絕緣薄膜上形成一障蔽層； 536743 A8 B8 C8 D8
    、申請專利範圍 材料 於該障蔽層上直接形成一含有鍅之黏附層；以及 於该黏附層上形成一含有銅作為主要成分的互連 16. 17. 種用於形成一包埋於一絕緣薄膜中之金屬互連層的 方法，其包含下列步驟·· 於一絕緣薄膜上形成一含看⑧之黏附層； 於該黏附層上直接形成一障蔽層；以及 於該障蔽層上形成一含有銅作為主要成分的互連 材料。 ^申請專利範圍第15項之用於形成_包埋於—絕緣 薄膜中之金屬互連層的方法，其進一步包含： 於形成該障蔽層後，於該障蔽層上形成彼此分隔 (請先閲讀背面之注意事項再填窝本頁) 、之以銅作為主要成分之島的步驟 1δ. 一種用於製造一半導體裝置的方法，其包含下列 驟： 步 於該基底基材上形成-絕緣薄_，該基底基材具 有一半導體基材以及一形成於該半導體基材上 體元件；一〜. 選擇性地移除該絕緣薄膜以於該絕緣薄膜處 -開口； 於違、纟巴緣薄膜及開口所形成之區域上形成 層； 障蔽 於該障蔽層上直接形成一含有鍅之第_黏附層； .於該第-黏附層上形成一含有銅作為主要成：的 本紙張尺度適用中國國家標準（CNS) Α4規格（21〇χ297公爱） •、一-Τ— -線丨 50 ^36743 A8 B8 C8 —w————___"I D8 六、申請專利範圍 ~~ — ~^ "~- 互連材料以填充該開口;以及 …藉由拋光方式移除該互連材料、第一黏附層與該 障蔽層直到暴露出該絕緣薄膜，而形成該包埋於開口 中之互連材料的金屬互連層、第一黏附層與該障蔽 層。 19.如申請專利範圍帛18$之用造一半導體裝置的 方法，其進一步包含： 於形成該障蔽層後，於該障蔽層上形成彼此分隔 之以銅作為主要成分之島的步驟。 20·如申請專利範圍第19項之用於製造一半導體裝置的 方法’其進一步包含：於形成該島之前，於該障蔽層 上形成一含有銼之第二黏附層的步驟。 21 ·如申請專利範圍第1 8項之用於製造一半導體裝置的 方法，其進一步包含下列步驟： 於該黏附層上形成一以銅作為主要成分之種子 層； 使該半導體基材面臨一熱處理，以使該黏附層中 之鍅擴散至緣種、子層中。 * A. 22.如申請專利範圍第19項之用於製造一半導體裝置的 方法’其進一步包含下列步驟： 於該黏附層上形成一以銅作為主要成分之種子 層； 使該半導體基材面臨一熱處理，以使該黏附層中 之錯擴散至該種子層中。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填窝本頁) •、可I 536743 A8 B8 C8 D8 、申請專利範圍 23. —種用於製造一半導體裝置的方法，其包含下列步 驟· 於該基底基材上形成-絕緣薄膜，該基底基材具 有-半導體基材以及-形成於該半導體基材上之半導 體元件； 選擇性地移除該絕緣薄膜以“絕緣薄膜處形成 一開口； 於該絕緣薄膜及開口形成之區域上形成—含有錯 之黏附層； 於該黏附層上直接形成一障蔽層； 於該障蔽層上形成-含有銅作為主要成分的互連 材料以填充該開口；以及 藉由拋光方式移除該互連材料、該障蔽層與該黏 附層直到暴露出該絕緣薄膜，而形成該包埋於開口中 之互連材料的金屬互連層、該障蔽層與該黏附層。 如申請專利範圍第19項之用於製造一半導體裝置的 方法，其中於形成島之步驟中，該島係以一不超過 3 Onm厚度之，方式而形成。 25·如申明專利範圍第19項之用於製造一半導體裝置的 方法，其中於形成島之步驟中，該島係以一不超過 2 On m厚度之方式而形成。 26·如申請專利範圍第19項之用於製造一半導體裝置的 方法，其中於形成島之步驟中，該係以不低於2打㈤ 且不超過20 nm之空間彼此分隔。 24 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) |裝丨 、句_ :線丨 52
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426293B1 (en) * 2001-06-01 2002-07-30 Advanced Micro Devices, Inc. Minimizing resistance and electromigration of interconnect by adjusting anneal temperature and amount of seed layer dopant
DE10127934A1 (de) * 2001-06-08 2002-12-19 Infineon Technologies Ag Leiterbahnanordnung und Verfahren zum Herstellen einer gekapselten Leiterbahnkopplung
CN1516895A (zh) * 2001-06-14 2004-07-28 马特森技术公司 用于铜互连的阻挡层增强工艺
US6740392B1 (en) * 2003-04-15 2004-05-25 Micron Technology, Inc. Surface barriers for copper and silver interconnects produced by a damascene process
JP2006019708A (ja) * 2004-06-04 2006-01-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP4523535B2 (ja) * 2005-08-30 2010-08-11 富士通株式会社 半導体装置の製造方法
KR100645221B1 (ko) * 2005-12-28 2006-11-10 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
JP2007242880A (ja) * 2006-03-08 2007-09-20 Tdk Corp 成膜方法
JP4740004B2 (ja) * 2006-03-20 2011-08-03 株式会社神戸製鋼所 半導体装置におけるＣｕ合金配線の製造方法
JP5162851B2 (ja) * 2006-07-14 2013-03-13 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7473634B2 (en) * 2006-09-28 2009-01-06 Tokyo Electron Limited Method for integrated substrate processing in copper metallization
JP4896850B2 (ja) * 2006-11-28 2012-03-14 株式会社神戸製鋼所 半導体装置のＣｕ配線およびその製造方法
JP5194549B2 (ja) * 2007-04-27 2013-05-08 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4725626B2 (ja) * 2008-10-02 2011-07-13 株式会社デンソー 電子装置の製造方法
JP5604788B2 (ja) * 2009-01-28 2014-10-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5616605B2 (ja) * 2009-10-16 2014-10-29 株式会社アルバック 銅薄膜の形成方法
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
JP5569561B2 (ja) * 2012-06-18 2014-08-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US9711454B2 (en) * 2015-08-29 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Through via structure for step coverage improvement
WO2018134957A1 (ja) * 2017-01-20 2018-07-26 凸版印刷株式会社 表示装置及び表示装置基板
US10049980B1 (en) * 2017-02-10 2018-08-14 International Business Machines Corporation Low resistance seed enhancement spacers for voidless interconnect structures
DE102018102448B4 (de) * 2017-11-30 2023-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung und Struktur leitfähiger Merkmale

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4751349A (en) * 1986-10-16 1988-06-14 International Business Machines Corporation Zirconium as an adhesion material in a multi-layer metallic structure
JP2701730B2 (ja) * 1994-02-24 1998-01-21 日本電気株式会社 半導体装置およびその製造方法
JP2728025B2 (ja) 1995-04-13 1998-03-18 日本電気株式会社 半導体装置の製造方法
US5714418A (en) * 1995-11-08 1998-02-03 Intel Corporation Diffusion barrier for electrical interconnects in an integrated circuit
US5677244A (en) * 1996-05-20 1997-10-14 Motorola, Inc. Method of alloying an interconnect structure with copper
KR100234694B1 (ko) * 1996-10-29 1999-12-15 김영환 비지에이 패키지의 제조방법
US5858873A (en) * 1997-03-12 1999-01-12 Lucent Technologies Inc. Integrated circuit having amorphous silicide layer in contacts and vias and method of manufacture thereof
IL120514A (en) * 1997-03-25 2000-08-31 P C B Ltd Electronic interconnect structure and method for manufacturing it
JP3228181B2 (ja) * 1997-05-12 2001-11-12 ヤマハ株式会社 平坦配線形成法
US6249055B1 (en) * 1998-02-03 2001-06-19 Advanced Micro Devices, Inc. Self-encapsulated copper metallization
US5939788A (en) * 1998-03-11 1999-08-17 Micron Technology, Inc. Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
US6022808A (en) * 1998-03-16 2000-02-08 Advanced Micro Devices, Inc. Copper interconnect methodology for enhanced electromigration resistance
US6284656B1 (en) * 1998-08-04 2001-09-04 Micron Technology, Inc. Copper metallurgy in integrated circuits

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