ES2264186T3 - Aparato y metodo de recepcion. - Google Patents
Aparato y metodo de recepcion.Info
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Abstract
LA INVENCION SE REFIERE A UNA TECNICA PARA RECIBIR UNA SEÑAL OFDM QUE ESTA DISPUESTA PARA REPRODUCIR DE FORMA PRECISA UNA SEÑAL DE RELOJ. LOS DATOS DEL CANAL I Y LOS DATOS DEL CANAL Q SE DEMODULAN DE FORMA DIFERENCIAL MEDIANTE UN CIRCUITO DEMODULADOR DIFERENCIAL (503) Y SE SUMINISTRAN A UNA ROM (512). LA ROM (512) LEE UNA CANTIDAD DE CAMBIO DE FASE INTERSIMBOLICA, CORRESPONDIENTE A LOS DATOS DEMODULADOS DE FORMA DIFERENCIAL, SUMINISTRANDO LOS MISMOS A UN CIRCUITO DE PUERTA (514) QUE EXTRAE SOLO UN COMPONENTE CORRESPONDIENTE A CADA UNA DE LAS SEÑALES PILOTO DE LOS DATOS DE ENTRADA, SUMINISTRANDO EL COMPONENTE EXTRAIDO A UN CIRCUITO INVERSOR DE SIGNO (521) Y A UN SELECTOR (522). EL SELECTOR (522) SELECCIONA LA SALIDA DEL CIRCUITO DE PUERTA (514) SI LA SEÑAL PILOTO ES UN VALOR DE FRECUENCIA POSITIVA, O SELECCIONA LA SALIDA DEL CIRCUITO INVERSOR DE SIGNO (521) SI LA SEÑAL PILOTO ES UN VALOR DE FRECUENCIA NEGATIVA, SUMINISTRANDO EL VALOR OBTENIDO A UN CIRCUITO DE SUMAS ACUMULATIVAS (515). EL CIRCUITO DE SUMAS ACUMULATIVAS (515) REALIZA UNA SUMA ACUMULATIVA DE LA SALIDA DE LOS VALORES DEL SELECTOR (522) A TRAVES DE UN PERIODO DE SIMBOLO, LLEVANDO EL RESULTADO DE LA SUMA A UN CIRCUITO DE PROMEDIO (516). EL CIRCUITO DE PROMEDIO (516) PROMEDIA LA SALIDA DEL CIRCUITO DE SUMA ACUMULATIVA (515) Y CONTROLA LA FRECUENCIA DE OSCILACION DE UNA SEÑAL DE RELOJ, DE ACUERDO CON EL VALOR OBTENIDO POR EL CIRCUITO DE PROMEDIO (516).
Description
Aparato y método de recepción.
La presente invención se refiere a aparatos de
recepción y métodos de recepción y, más particularmente, a aparatos
de recepción y métodos de recepción basados en una técnica de
OFDM.
Los métodos de modulación conocidos como de
Multiplexión por División de Frecuencia Ortogonal (OFDM) han sido
propuestos recientemente para la transmisión de una señal digital.
En un método OFDM, se proporciona un cierto número de subportadoras
ortogonales entre sí en una banda de transmisión, se asignan
unidades de datos respectivamente a las amplitudes y fases de las
subportadoras, y se realiza una modulación digital mediante
Manipulación por Desplazamiento de Fase (PSK) o Modulación en
Amplitud en Cuadratura (QAM). Este método usa una banda reducida
para una subportadora puesto que la banda de transmisión se divide
con respecto a un cierto número de subportadoras, de modo que la
velocidad de modulación se reduce. Este método, no obstante,
consigue la misma velocidad de transmisión total que otros métodos
de modulación convencionales porque el número de portadoras es
grande.
En este método de OFDM la velocidad de los
símbolos se reduce puesto que un cierto número de subportadoras se
transmiten paralelas entre sí, de modo que un periodo de
multitrayectoria relativo a la longitud de un símbolo con respecto
al tiempo puede ser reducido. Por tanto, un método OFDM puede ser
considerado como un método que garantiza una alta resistencia a la
interferencia multitrayectoria.
Debido a la característica descrita
anteriormente, los métodos OFDM han atraído la atención
particularmente con respecto a la transmisión de señales de onda de
tierra digitales susceptibles a la influencia de la interferencia
multitrayectoria. Por ejemplo, la Radiodifusión Terrestre de Vídeos
Digitales (DVB-T) es bien conocida como tal
transmisión de señales digitales mediante ondas de tierra.
Con los recientes progresos de la tecnología de
semiconductores, ha sido posible lograr una transformación de
Fourier discreta (denominada aquí en adelante FFT (Transformación
Rápida de Fourier)) y una transformación de Fourier inversa discreta
(denominada aquí en adelante IFFT (Transformación Rápida de Fourier
Inversa)) mediante el hardware. Si se usan estas transformaciones,
la modulación y desmodulación de acuerdo con un método OFDM se
pueden realizar fácilmente. Esto ha contribuido también a
incrementar la atención hacia los métodos de OFDM.
La figura 10 es un diagrama de bloques que
muestra la configuración de un ejemplo de un receptor de OFDM. Una
antena 101 de recepción captura una señal de RF. Un circuito 102 de
multiplicación calcula el producto de la señal de RF y una señal que
es la salida de un sintonizador 103 y que tiene una frecuencia
predeterminada. Un filtro 104 de paso de banda extrae la deseada
señal de FI de la salida del circuito 102 de multiplicación. Un
circuito 105 de conversión A/D (analógica en digital) convierte la
señal de IF extraída por el filtro 104 de paso de banda en una señal
digital.
Un desmultiplexor 106 separa y extrae una señal
de canal I y una señal de canal Q de la señal de IF digitalizada.
Los filtros 107 y 108 de paso bajo convierten respectivamente la
señal de canal I y la señal de canal Q en señales de banda de base
eliminando los componentes de alta frecuencia innecesarios
contenidos en la señal de canal I y la señal de canal Q.
Un circuito 109 de multiplicación compleja
elimina un error de frecuencia portadora en las señales de banda de
base mediante una señal de una frecuencia predeterminada
suministrada desde un circuito 110 de oscilación de control
numérico, y después de ello suministra las señales de banda de base
a un circuito 112 de transformación rápida de Fourier, que
descompone de frecuencia las señales de tiempo de OFDM para
configurar los datos recibidos de los canales I y Q.
Un circuito 113 de cálculo del valor de la
correlación calcula un desplazamiento medio de los intervalos de
seguridad calculando el producto de la señal de tiempo de OFDM
convertida en la banda de base y la señal de OFDM retardada por el
periodo de símbolo eficaz para obtener un valor de la correlación de
las dos señales, y hace que el circuito 112 de transformación rápida
de Fourier inicie el cálculo cuando el valor de la correlación es
maxi-
mizado.
mizado.
Un circuito 114 de cálculo de error de la
frecuencia portadora calcula un error de la frecuencia portadora
detectando una desviación de potencia de la frecuencia y proporciona
el resultado del cálculo a un circuito 111 de adición. El circuito
111 de adición calcula la suma de las salidas del circuito 114 de
cálculo de error de la frecuencia portadora y el circuito 113 de
cálculo del valor de la correlación y proporciona el resultado del
cálculo al circuito 110 de oscilación de control numérico.
Un circuito 115 de reproducción de la frecuencia
de reloj configura una señal de control haciendo referencia a los
datos del canal I y los datos del canal Q para controlar la
frecuencia de oscilación del circuito 116 de oscilación de reloj. El
circuito 116 de oscilación de reloj configura y proporciona una
señal de reloj de acuerdo con la señal de control suministrada desde
el circuito 115 de reproducción de la frecuencia de reloj.
El funcionamiento del ejemplo anteriormente
descrito del aparato convencional se describirá seguidamente.
El circuito 102 de multiplicación calcula el
producto de una señal de RF capturada por la antena 101 de recepción
y la señal suministrada desde el sintonizador 103 y que tiene una
frecuencia predeterminada. El filtro 104 de paso de banda extrae la
señal de IF de la salida de señal del circuito 102 de
multiplicación.
El circuito 105 de conversión A/D convierte una
salida de señal de IF del filtro 104 de paso de banda en una señal
digital en sincronización con la salida de la señal de reloj del
circuito 116 de oscilación de reloj, y suministra la señal digital
al desmultiplexor 106. El desmultiplexor 106 separa y extrae una
señal de canal I y una señal de canal Q de la señal digitalizada y
suministra estas señales a los filtros 107 y 108 de paso bajo. Los
filtros 107 y 108 de paso bajo convierten, respectivamente, la señal
de canal I y la señal de canal Q en señales de banda de base
eliminando los componentes de alta frecuencia acompañantes
contenidos en la señal de canal I y la señal de canal Q.
El circuito 109 de multiplicación compleja
elimina un error de frecuencia portadora en las señales de banda de
base mediante un señal de una frecuencia predeterminada suministrada
desde un circuito 110 de oscilación de control de señales, y después
de ello suministra señales de banda de base al circuito 112 de
transformación rápida de Fourier. El circuito 112 de transformación
rápida de Fourier descompone la frecuencia de la señal de tiempo de
OFDM para configurar los datos recibidos de las canales I y Q.
El circuito 113 de cálculo de valor de la
correlación calcula un valor que representa la correlación entre la
señal de tiempo de OFDM convertida en la banda de base y la señal de
OFDM retardada por el periodo de símbolo eficaz y hace que el
circuito 112 de transformación rápida de Fourier inicie el cálculo
cuando el valor de la correlación es maximizado. Consecuentemente,
el circuito 112 de transformación rápida de Fourier puede extraer
seguramente datos contenidos en las señales de canal I y de canal Q
enviados desde al lado de transmisión.
Hay diversos requisitos de sincronización para
desmodular correctamente la señal de OFDM en el lado de recepción.
Por ejemplo, es necesario sincronizar la frecuencia de oscilación en
el circuito 110 de oscilación de control numérico con la frecuencia
correspondiente en el lado de transmisión para convertir la señal de
OFDM en la banda de IF en la señal de OFDM en la banda de base.
También es necesario sincronizar la señal de reloj, que es una
referencia para todos los procedimientos, con la del lado de
transmisión.
Un método de reproducción de la señal de reloj
ya propuesto, que se usa como un método para la sincronización
posterior de la señal de reloj con la del lado de transmisión se
describirá a continuación.
Según el método que se describe más adelante, en
el lado de transmisión, un número predeterminado de señales
particulares prescritas en amplitud y fase (denominadas en adelante
señales piloto distintas a las de información que han de ser
transmitidas) se insertan y transmiten con respecto a cada uno de
los símbolos. En el lado de recepción, las señales piloto insertadas
en el lado de transmisión son extraídas de la señal de OFDM
procesada por el cálculo de FFT, y las señales piloto extraídas son
procesadas mediante el cálculo de Costas o el que se describe más
adelante para reproducir la señal de reloj.
La figura 11 muestra la configuración de un
circuito de reproducción de reloj convencional para la reproducción
de una señal horaria usando el cálculo de Costas en el caso en que
las señales piloto estén moduladas por QPSK (manipulación de
desplazamiento de fase en cuadratura). Los circuitos
208-1 y 208-2 puerta que se muestran
en la figura 11 son alimentados con datos de canal I y de canal Q
procesados mediante el cálculo de FFT, se extraen solamente las
señales piloto de los datos de canal I y Q y se envían las señales
piloto. Los circuitos 203-1 y 203-2
de cuadratura respectivamente conforman las señales extraídas por
los circuitos 208-1 y 208-2 puerta y
emiten señales conformadas. Un circuito 205 de multiplicación
calcula el producto de las señales piloto extraídas por los
circuitos 208-1 y 208-2 puerta y
proporciona el producto.
Un circuito 206 de sustracción sustrae la salida
del circuito 203-2 de conformación de la salida del
circuito 203-1 de conformación y proporciona el
resultado de la sustracción. Un circuito 207 de multiplicación
calcula el producto de la salida del circuito 205 de multiplicación
y la salida del circuito 206 de sustracción y proporciona el
producto. Un LPF (Filtro de Paso Bajo) 209 elimina componentes de
alta frecuencia innecesarios de la salida del circuito 207 de
multiplicación y proporciona el resultado del procedimiento.
El funcionamiento del circuito convencional
descrito anteriormente se describe a continuación.
Los datos de canal I y los datos de canal Q
desmodulados que son descompuestos de frecuencia por el circuito 112
de transformación rápida de Fourier mostrado en la figura 10 son
introducidos respectivamente en los circuitos 208-1
y 208-2 puerta en el orden de la más baja a la más
alta de sus frecuencias más bajas. Los circuitos
208-1 y 208-2 puerta extraen
respectivamente cualquier señal piloto de los datos de canal I y los
datos de canal Q y suministran las señales piloto extraídas a los
circuitos conformadores 203-1 y
203-2 y al circuito 205 de multiplicación.
El circuito 205 de multiplicación calcula el
producto de las señales piloto extraídas por los circuitos
208-1 y 208-2 puerta y proporciona
el producto al circuito de multiplicación 207. Los circuitos
conformadores 203-1 y 203-2
respectivamente conforman las señales piloto extraídas por los
circuitos 208-1 y 208-2 puerta y
proporcionan las señales piloto conformadas al circuito 206 de
sustracción.
El circuito 206 de sustracción sustrae la salida
del circuito 203-2 de conformación de la salida del
circuito 203-1 de conformación y proporciona el
resultado de la sustracción al circuito 207 de multiplicación. El
circuito 207 de multiplicación calcula el producto de la salida del
circuito 205 de multiplicación y la salida del circuito 206 de
sustracción y proporciona el producto. El LPF 209 elimina
componentes de alta frecuencia innecesarios de la salida del
circuito 207 de multiplicación y proporciona el resultado del
procedimiento.
La secuencia descrita anteriormente de
operaciones es denominada cálculo de Costas, mediante el cual puede
ser detectado un error de fase en la señal de reloj. El circuito 116
de oscilación de reloj se controla haciendo referencia a un error de
fase en la señal de reloj detectado de la manera descrita
anteriormente, configurando de ese modo la señal de reloj con
precisión.
En el caso en el que se detecta un error de fase
usando el cálculo de Costas como se ha descrito anteriormente y se
reproduce una señal de reloj según el resultado del cálculo de
Costas, el error de fase detectado contiene, además de un error de
fase un error de frecuencia de reloj que lo acompaña, un error de
fase de portadora que de reproducción, un error de fase de ventana
FFT, un error de fase debido al ruido Gaussiano, y un error de fase
debido a una distorsión del canal de transmisión multitrayectoria
inevitable en la transmisión de ondas de tierra. Es difícil, por lo
tanto, controlar el circuito de oscilación de reloj extrayendo
solamente un error de fase que acompaña solamente un error de reloj
de reproducción.
La figura 12A muestra un ejemplo de un espectro
de una señal OFDM, y la figura 12B muestra un espectro de la señal
OFDM cuando la señal está experimentando interferencia
multitrayectoria. En estos diagramas, las líneas gruesas representan
señales piloto insertadas en el lado de transmisión. Si, como se
muestra en la figura 12B, una señal transmitida experimenta una
interferencia multitrayectoria selectiva de frecuencia, la relación
de señal a ruido de las señales piloto se reduce con relación a la
de las otras subportadoras. En ese tipo de situación, la relación de
señal a ruido de la señal de error de fase de la señal de reloj
configurada a partir de las señales piloto mediante el método
anteriormente descrito también se reduce. Por tanto, si la señal
transmitida experimenta interferencia multitrayectoria, es difícil
reproducir exactamente la señal de reloj.
En vista de las circunstancias anteriormente
descritas, un objeto de al menos una realización de la presente
invención es proporcionar un circuito de reproducción de reloj para
un aparato que recibe OFDM capaz de reproducir exactamente una señal
de reloj incluso si contiene una señal de OFDM recibida, así como un
error de fase que acompaña a un error de frecuencia de reloj, un
error de fase de portadora de reproducción, un error de fase de
ventana de FFT, un error de fase debido al ruido Gaussiano y/o un
error de fase debido a una distorsión de canal de transmisión
multitrayectoria.
La Publicación Nº WO 95/19671 de Solicitud de
Patente Internacional (PCT) describe una técnica para recibir una
señal OFDM en la que una señal de IF entrante se hace pasar a través
de un convertidor descendente que la convierte en componentes
I(t) y Q(t) en cuadratura de banda de base. Esos
componentes son enviados a convertidores A/D para que sean
muestreados para configurar componentes digitalizados I(kT) y
Q(kt) que se hacen pasar a un procesador de FFT que
convierte la señal de tiempo en el dominio de frecuencias para
producir dos símbolos k1 y k2 de sincronización conocidos, que
corresponden a dos subportadoras de frecuencias escogidas
simétricamente alrededor de cero. Los símbolos k1 y k2 son dirigidos
a un desmultiplexor para que sean desmultiplexados. Unos medios de
computación calculan las señales F1 y F2 de error de los símbolos k1
y k2 desmultiplexados. Concretamente, se calcula un error de fase
absoluto para cada una de las subportadoras, los errores de
sincronización y los errores de fase se configuran a partir de los
errores de fase absolutos, la señal F1 de error se configura a
partir de la desviación de una señal de reloj de muestreo usada para
la operación de muestreo y un error de sincronización para controlar
el reloj de muestreo, y la señal F2 de error se configura a partir
de la desviación de una señal de reloj de IF usada para la operación
de conversión descendente y un error de fase para controlar el reloj
de IF.
La Patente de EE.UU. Nº
US-A-5 313 169 (que corresponde a WO
92/10043 en lengua francesa) describe también una técnica de
recepción de señales de OFDM, estando la técnica de acuerdo con las
partes de precaracterización de las reivindicaciones 1 y 3 de la
misma. En este caso también, una señal entrante (que tiene dos
portadoras o líneas maestras k1 y k2 con una diferencia de
frecuencia fija entre ellas) se convierte en una banda de base,
digitalizada (muestreada) y se hace pasar a un convertidor de FFT.
Las señales K1 y K2 de salida del convertidor de FFT se hacen pasar
a un circuito que incluye medios de retardo (almacenamiento) y que
calcula señales para controlar las señales de reloj usadas en la
conversión descendente y las operaciones de muestreo.
Según un primer aspecto de la presente
invención, se proporciona un aparato para recibir una señal de OFDM,
siendo el aparato como se establece en la reivindicación 1 de la
misma.
Según un segundo aspecto de la presente
invención, se proporciona un método de recepción de una señal de
OFDM, siendo el método como se establece en la reivindicación 3 de
la misma.
En el aparato de recepción según el primer
aspecto de la presente invención, los medios de conversión realizan
la transformación de Fourier discreta de una señal de OFDM; los
medios de almacenamiento almacenan una componente de frecuencia de
una subportadora obtenida mediante los medios de conversión; los
medios de cálculo calculan una cantidad de cambio de fase entre la
componente de frecuencia almacenada en los medios de almacenamiento
en al menos un símbolo antes y una componente de frecuencia
nuevamente obtenida por los medios de conversión; los medios de
extracción extraen una componente correspondiente a una serie de
señales piloto de la cantidad de cambio de fase calculada por los
medios de cálculo; y los medios de control controlan la frecuencia
de una señal de reloj según la cantidad de cambio de fase extraída
por los medios de extracción y correspondiente a la serie de señales
piloto. Por ejemplo, un circuito de conversión de FFT
correspondiente a los medios de conversión realiza la transformación
de Fourier discreta de una señal de OFDM; una memoria
correspondiente a los medios de almacenamiento almacena una
componente de la frecuencia subportadora obtenida de este modo; los
medios de cálculo desmodulan de modo diferencial la componente de
frecuencia almacenada en memoria un símbolo antes y una componente
de frecuencia es nuevamente emitida desde el circuito de conversión
de FFT para calcular una cantidad de cambio de fase; los medios de
extracción extraen una componente correspondiente a una serie de
señales piloto de la cantidad de cambio de fase calculada por los
medios de cálculo; y los medios de control controlan la frecuencia
de una señal de reloj según la cantidad de cambio de fase de la
serie de señales piloto extraídas por los medios de extracción.
En el método de recepción según el segundo
aspecto de la presente invención, se realiza la transformación de
Fourier discreta de una señal de OFDM en la operación de conversión;
una componente de frecuencia de una subportadora obtenida en la
operación de conversión es almacenada en la operación de
almacenamiento; una cantidad de cambio de fase entre la componente
de frecuencia almacenada en la operación de almacenamiento al menos
un símbolo antes y una componente de frecuencia nuevamente obtenida
en la operación de conversión se calcula en la operación de
cálculo; una componente correspondiente a una serie de señales
piloto se extrae en la operación de extracción de la cantidad de
cambio de fase calculada en la operación de cálculo; y la frecuencia
de una señal de reloj es controlada en la operación de control según
la cantidad de cambio de fase extraída en la operación de extracción
y que corresponde a la serie de señales piloto. Por ejemplo, en la
operación de conversión, un circuito FFT realiza la transformación
de Fourier de una señal de OFDM; en la operación de almacenamiento,
una memoria almacena una componente de frecuencia subportadora
obtenida de ese modo; en la operación de cálculo, la componente de
frecuencia almacenada en la operación de almacenamiento en al menos
un símbolo antes y una componente de frecuencia nuevamente producida
del circuito de conversión de FFT es desmodulada de modo diferencial
para obtener una cantidad de cambio de fase; en la operación de
extracción, una componente correspondiente a una serie de señales
piloto es extraída de la cantidad de cambio de fase calculada en la
operación de cálculo; y, en la operación de control, la frecuencia
de una señal de control es controlada según la cantidad de cambio de
fase de la serie de señales piloto extraída en la operación de
extracción.
La invención se describirá ahora a modo de
ejemplo con referencia a los dibujos que se acompañan, a través de
los cuales se hace referencia a las partes similares con referencias
similares, y en las cuales:
la figura 1 es un diagrama de bloques que
muestra la configuración una primera realización de la presente
invención;
la figura 2 es un diagrama en el que se muestran
señales piloto antes y después de la desmodulación diferencial sobre
un plano de fase;
la figura 3 es un diagrama que muestra la
relación entre un error de fase debido a un error de frecuencia de
reloj y frecuencias de subportadoras;
la figura 4 es un diagrama que muestra una
región de error de frecuencia de reloj residual;
la figura 5 es un diagrama en el que la región
de error de frecuencia de reloj residual se muestra sobre un plano
de fase;
la figura 6 es un diagrama que muestra una señal
de tiempo de OFDM y un valor de la correlación;
la figura 7 es un diagrama que muestra la
relación entre la fase de un máximo del valor de la correlación y un
error de frecuencia de reloj;
la figura 8 es un diagrama de bloques que
muestra la configuración de una segunda realización de la presente
invención;
la figura 9 es un diagrama de bloques que
muestra la configuración de un circuito de detección de errores de
fase mostrado en la figura 8;
la figura 10 es un diagrama de bloques que
muestra la configuración de un receptor de OFDM;
la figura 11 es un diagrama de bloques que
muestra la configuración de un aparato de reproducción del reloj
convencional que usa el cálculo de Costas; y
las figuras 12A y 12B son diagramas que muestran
un espectro de recibido de OFDM influenciado por la interferencia de
multitrayectoria.
La figura 1 muestra una realización de la
presente invención. Esta realización se refiere al circuito 115 de
reproducción de la frecuencia de reloj mostrado en la figura 10.
Haciendo referencia a la figura 1, un circuito
503 de desmodulación diferencial está compuesto de memorias (RAMs)
506 y 507 de acceso aleatorio, un circuito 510 de inversión de
signo, y un circuito 511 de multiplicación compleja, y está
dispuesto para desmodular de modo diferencial la entrada de datos de
canal Q y de canal Y. Cada una de las RAMs 506 y 507 está dispuesta
para almacenar cada una de las unidades de entrada de datos de canal
I o datos de canal Q que corresponden a símbolos de acuerdo con una
señal c de control de un circuito 520 de control, y para
proporcionar cada unidad de datos con un retardo correspondiente a
un periodo de símbolo. El circuito 510 de inversión de signo está
dispuesto para invertir el signo de los datos de salida de la RAM
507 y para proporcionar los datos de signo invertido.
El circuito 511 de multiplicación compleja está
dispuesto para realizar el cálculo complejo representado por una
expresión que se muestra más adelante, en la que I y Q representan
respectivamente datos de canal I y canal Q no retardados, y I^{-1}
y Q^{-1} representan respectivamente datos de canal I y canal Q
retardados, y para proporcionar el resultado del cálculo separando
en este un componente real 523 y un componente imaginario 524. El
símbolo j representa el número imaginario puro.
...(1)(I + jQ)(I^{-1} -
jQ^{-1})
Una ROM (memoria solamente de lectura) 512 tiene
datos de arco tangente (función de tangente inversa) almacenados en
la misma y está dispuesta para proporcionar los datos 513 de
cantidad de cambio de fase correspondientes a datos de canal Q y
canal I de entrada.
Un circuito 514 puerta está dispuesto para
seleccionar, de acuerdo con una señal de control de un circuito 520
de control, solamente una componente correspondiente a cada una de
las señales piloto prescritas en el lado de transmisión de los datos
513 de cantidad de cambio de fase proporcionados desde la ROM 512, y
para suministrar la componente seleccionada a un circuito 521 de
inversión de signo y a un selector 522. El circuito 521 de inversión
de signo se dispone para invertir el signo de los datos de cantidad
de cambio de fase de entrada y para proporcionar los datos de signo
invertido al selector 522.
El selector 522 está controlado por el circuito
520 de control, y está dispuesto para seleccionar una cantidad de
cambio de fase introducida directamente desde el circuito 514 puerta
si la señal piloto de entrada es un valor de la frecuencia positivo
o una entrada de cantidad de cambio de fase del circuito 521 de
inversión de signo si la señal piloto de entrada es un valor
negativo de la frecuencia, y para suministrar la cantidad de cambio
de fase seleccionada a un circuito 515 de adición acumulativo.
El circuito 515 de adición acumulativo está
dispuesto a realizar la adición acumulativa de las cantidades de
error de fase de las señales piloto proporcionadas desde el selector
522 después de haber sido inicializado por una señal b de control
suministrada desde el circuito 520 de control inmediatamente antes
de la introducción de cada
símbolo.
símbolo.
Un circuito 516 de promediar está dispuesto para
promediar, a lo largo de varios símbolos, la cantidad de errores de
fase acumulados producidos con respecto a los símbolos para eliminar
el ruido Gaussiano contenido en la cantidad de errores de fase, y
para calcular después una cantidad 517 de error de fase para
controlar un circuito 114 de oscilación de reloj.
Un circuito 518 de comparación está dispuesto
para detectar la terminación de la determinación (bloqueo) de la
frecuencia de una señal de reloj y para enviar la información
correspondiente al circuito 520 de control. Es decir, el circuito
518 de comparación compara el valor 519 correspondiente al caso en
el que los datos modulados diferenciales entre símbolos son cero y
el valor actual de la cantidad 517 de error de fase, y proporciona
una señal de control predeterminada al circuito 520 de control si
este determina que estos valores son iguales entre sí.
El funcionamiento de esta realización se
describirá seguidamente, y el principio del funcionamiento se
describirá primero brevemente.
Por ejemplo, si el procedimiento de reproducción
de una señal de OFDM se realiza en el lado de receptor usando una
señal de reloj no sincronizada con la del lado de transmisión, las
señales piloto desmoduladas por el procedimiento de FFT contienen un
error de fase debido al fallo de la sincronización de la señal de
reloj así como un error de fase de ventana de FFT, un error de fase
de portadora de reproducción, un error de fase debido al ruido
Gaussiano, y un error de fase debido a una distorsión de canal tal
como una interferencia de transmisión multitrayectoria o similar,
que están contenidos ordinariamente.
Los errores de fase distintos a los debidos al
ruido Gaussiano y al fallo de la sincronización de la señal de reloj
son constantes e independientes de los símbolos. Por lo tanto, tales
errores de fase (errores de fase constantes independientes de los
símbolos) pueden ser eliminados realizando la desmodulación
diferencial entre los símbolos de una señal en un cierto momento de
referencia y de una señal observada actualmente. Esto puede ser
expresado por las ecuaciones siguientes:
\newpage
- \theta_{nk} = \theta_{k} + \Phi + nk\delta + k(1 + \delta)\tau +\Psi_{k} + \varepsilon_{n}
- ...(2)
- \theta_{(n+1)k} = \theta_{k} + \Phi + (n + 1)k\delta + k(1 + \delta)\tau +\Psi_{k} + \varepsilon_{n+1}
- ...(3)
- \theta_{(n+ 1)k} - \theta_{nk} = k\delta + \varepsilon_{n+1} + \varepsilon_{n}
- ...(4)
La ecuación (2) representa los datos de fase de
la frecuencia de subportadora de orden k del símbolo enésimo.
\theta_{k} representa una fase prescrita en el lado de
transmisión; \delta, un error de reloj; \Phi, un error de fase
de la portadora de reproducción; \tau, un error de fase de ventana
de FFT; \Psi_{k}, un error de fase debido a una distorsión del
canal de transmisión tal como una interferencia multitrayectoria a
la frecuencia de subportadora de orden k; y \varepsilon_{n}, un
error de fase del símbolo de orden n debido al ruido Gaussiano. La
ecuación (3) representa datos de fase de la frecuencia subportadora
de orden k del símbolo de orden (n+1). La ecuación (4) es el
resultado de sustraer la ecuación (2) de la ecuación (3), y
representa la cantidad de cambio de fase en la frecuencia
subportadora de orden k entre el símbolo de orden (n+1) y el símbolo
de orden n de la frecuencia subportadora de orden k.
La figura 2 ilustra la relación descrita
anteriormente. En (2) de la figura 2, cada una de
ca_{n-1}, cb_{n-1}, ca_{n} y
cb_{n} designa una señal piloto de una frecuencia a o b en el
símbolo de orden (n-1) o n mostrado sobre un plano
de fase, y cada una de \thetaca_{n-1},
\thetacb_{n-1}, \thetaca_{n} y
\thetacb_{n} designa la cantidad de fase de la señal.
Naturalmente, las frecuencias de las señales piloto contenidas en
los símbolos de orden (n-1) y orden n son iguales
entre sí. No obstante, puede producirse un desplazamiento entre sus
puntos sobre el plano de fase debido a diversos errores tales como
los descritos anteriormente, mostrados en (A) de la figura 2. Si la
desmodulación diferencial se realiza entre los símbolos de orden
n-1 y n, los errores que son constantes
independientes de los símbolos (un error de fase de ventana, un
error de fase portadora de reproducción, un error de fase debido a
una distorsión de canal tal como una interferencia de transmisión
multitrayectoria, o similares, etc.) pueden ser eliminados.
Es decir, como se muestra en (B) de la figura 2,
el resultado de la desmodulación diferencial entre los símbolos de
orden n-1 y n es tal que las dos señales piloto se
mueven en la proximidad del eje I. En (2) de la figura 2, dca_{n}
y dcb_{n} representan datos de las señales piloto de frecuencias a
y b sobre el plano de fase después de la modulación diferencial
entre los símbolos, y d\thetaca_{n} y d\thetacb_{n}
representan las cantidades de fase de las señales, que corresponden
a las cantidades de fase debidas a un error de frecuencia y un
error debido al ruido Gaussiano.
Por tanto, es posible, eliminar los errores
debidos a factores distintos a un error de frecuencia de reloj y un
ruido Gaussiano realizando la desmodulación diferencial entre los
símbolos. La eliminación de errores debidos al ruido Gaussiano se
describirá seguidamente.
Puesto que los errores debidos al ruido
Gaussiano se producen de modo aleatorio, estos pueden ser eliminados
mediante un efecto de filtración (suavizado) basado en la adición
acumulativa de errores de fase obtenidos a partir de una pluralidad
de señales piloto. Como un resultado, puede ser obtenida una
cantidad de error de fase proporcional a un error de frecuencia de
reloj. Una señal de reloj puede ser configurada para que controle
exactamente el circuito 116 de oscilación de reloj usando la
cantidad de error de fase así obtenida.
El control descrito anteriormente se realiza de
una manera digital (usando valores numéricos discretos). Por lo
tanto, si la cantidad de cambio de fase entre dos símbolos
adyacentes llega a ser menor que la resolución, es imposible
continuar el control. En esta realización de la presente invención,
si la cantidad de cambio de fase entre dos símbolos adyacentes llega
a ser menor que la resolución, la señal en el momento
correspondiente después del procedimiento FFT es almacenada en una
memoria, y la desmodulación diferencial se realiza entre los datos
almacenados y los nuevos datos para detectar un error de fase de
reloj con un espaciamiento de tiempo mayor que el periodo de los
símbolos. Es decir, puesto que tal error (error de cuantificación)
se acumula al transcurrir el tiempo. Puede ser detectado
incrementando el periodo de tiempo entre los objetos de que se
comparan.
El funcionamiento de la realización mostrada en
la figura 1 se describirá mejor.
Los datos 501 de canal I y los datos 502 de
canal Q descompuestos con respecto a las frecuencias subportadoras
mediante el circuito 112 de transformación rápida de Fourier son
aplicados en el circuito 503 de desmodulación diferencial.
En una etapa inicial de la reproducción de
reloj, el circuito 503 de desmodulación diferencial suministra
sucesivamente los datos de canal I y los datos de canal Q a las RAMs
506 y 507 y al circuito 511 de cálculo complejo en el orden de las
más bajas a las más altas de las frecuencias de los datos.
Las RAMs 506 y 507 almacenan respectivamente los
datos de canal I y los datos de canal Q con respecto a los símbolos
mediante la señal c del circuito 520 de control y generan los datos
con un retardo correspondiente a un periodo de símbolo. El circuito
510 de inversión de signo invierte el signo de los datos de canal Q
generados desde la RAM 507 y proporciona los datos de signo
invertido. Los datos de canal I, los datos de canal I retardados un
símbolo, los datos de canal Q, y los datos de canal Q invertidos de
signo y retardados un símbolo experimentan una multiplicación
compleja mostrada mediante la ecuación (1) con el objeto de que
desde la más baja a la más alta de sus frecuencias sean
proporcionadas como datos 523 de canal I y datos 524 de canal Q.
Esta secuencia de operaciones es el procedimiento de desmodulación
diferencial entre símbolos.
Como se ha descrito anteriormente, un error de
ventana de FFT, un error de fase de portadora de reproducción, etc.,
contenidos en la señal, son eliminados mediante esta secuencia de
operaciones (desmodulación diferencial).
Los datos 523 y 524 desmodulados de modo
diferencial son suministrados secuencialmente a la ROM 512, y las
cantidades 513 de cambio de fase entre símbolos que corresponden a
los valores de estos datos son leídas y suministradas al circuito
514 puerta.
El circuito 514 puerta selecciona y genera,
según el control mediante el circuito 520 de control, solamente una
componente correspondiente a cada una de las señales piloto, de los
datos 513 de cantidad de cambio de fase entre símbolos,
proporcionados desde la ROM 512.
El circuito 521 de inversión de signo invierte
el signo de la señal piloto extraída por el circuito 514 puerta y
suministra la señal con el signo invertido al selector 522. El
selector 522 es controlado por el circuito 520 de control y
selecciona la cantidad e cambio de fase introducida directamente
desde el circuito 514 puerta si la señal piloto de entrada es un
valor positivo de la frecuencia o la entrada de la cantidad de
cambio de fase del circuito 521 de inversión de signo si la señal
piloto de entrada es un valor negativo de la frecuencia, y
suministra la cantidad de cambio de fase seleccionada al circuito
515 de adición acumulativa. Los sentidos de giro de los cambios de
fase de un error de frecuencia de reloj, tales como los mostrados en
la figura 3, dependientes de que los valores de frecuencia sean
mayores o menores, pueden ser uniformados mediante esta
operación.
El circuito 515 de adición acumulativa es
inicializado por la señal b de control suministrada desde el
circuito 520 de control inmediatamente antes de que un nuevo símbolo
sea introducido. Luego, el circuito 515 de adición acumulativa
realiza la adición acumulativa de las cantidades de error de fase de
las señales piloto generadas desde el selector 522. El circuito 516
de ajuste promedia, durante varios símbolos, la cantidad de errores
de fase acumulados generados con respecto a los símbolos para
eliminar los componentes de ruido Gaussiano contenidos en la
cantidad de errores de fase, como se ha descrito anteriormente, y
produce una cantidad 517 de error de fase para controlar el
circuito 116 de oscilación del reloj. La cantidad 517 de error de
fase generada desde el circuito 516 de ajuste se suministra al
circuito 116 de oscilación del reloj para controlar la frecuencia de
oscilación del mismo. Mediante esta secuencia de operaciones, se
reproduce una frecuencia de reloj correcta.
Cuando el procedimiento de determinación de la
frecuencia de reloj realizado como se ha descrito anteriormente
finaliza, la cantidad 517 de error de fase obtenida mediante la
desmodulación diferencial entre símbolos llega a ser menor que la
resolución y entra en una región de error de frecuencia de reloj
residual mostrada en la figura 4. Es decir, puesto que un error en
la frecuencia de reloj es generado como un valor discreto, existe
una posibilidad de que la frecuencia de reloj no sea cero incluso
cuando el error de fase acumulado de la desmodulación diferencial
entre símbolos sea cero. En tal caso, es imposible el control exacto
continuo de la señal de reloj.
En la figura 5, la región de error de frecuencia
de reloj residual mostrada en la figura 4 se indica sobre el plano
de fase. En la figura 5, la ordenada representa la señal Q, mientras
que la abscisa representa la señal I, y las líneas de trazos
corresponden a operaciones de cuantificación. Si una señal piloto
representada por la marca redonda blanca en la figura 5 se introduce
para que sea identificada con respecto a las líneas de trazos, se
identifica como dato en la posición indicada por la marca redonda
negra en la figura 5. En tal caso, el error de fase debido al error
de frecuencia de reloj se ignora, de modo que no se ejecuta el
control con respecto al error.
En esta realización, no obstante, si el circuito
518 de comparación detecta convergencia de la salida del circuito
516 de promediar, este proporciona una señal de control al circuito
520 de control para fijar los valores en las RAMs 506 y 507.
Es decir el circuito 518 de comparación compara
la cantidad 571 de error de fase con el dato 519 que corresponde al
caso en que el dato desmodulado diferencial entre símbolos es cero,
y envía la señal de control al circuito 520 de control si este
determina que estos datos son iguales entre sí. Al recibir esta
señal de control, el circuito 520 de control suministra la señal c
de control a las RAMs 506 y 507 para hacer que estas RAMs almacenen
las señales desmoduladas emitidas desde el circuito 112 de
transformación rápida de Fourier. Después de lo cual, el circuito
503 de desmodulación diferencial realiza la desmodulación
diferencial basada en las señales almacenadas en las RAMs 506 y
507, de modo que el tiempo de detección de la señal de error de fase
es más largo que el tiempo del intervalo simbólico, permitiendo de
ese modo un control adecuado que detecte un error de frecuencia de
reloj menor que el error de frecuencia de reloj residual.
En la realización anteriormente descrita, una
señal de reloj puede ser reproducida exactamente incluso si una
señal de OFDM contiene un error de fase de portadora de
reproducción, un error de fase de ventana de FFT, un error de fase
debido al ruido Gaussiano y un error de fase debido a una distorsión
de canal de transmisión multitrayectoria así como un error de fase
debido a un error de frecuencia de reloj.
En general, cada uno de los símbolos de una
señal de tiempo de OFDM tiene un periodo de símbolo eficaz y un
periodo de protección para una copia de una porción del símbolo en
el periodo de símbolo eficaz, como se muestra en (A) de la figura 6.
Por lo tanto si un valor de la correlación de una señal de tiempo de
OFDM retardada por el periodo de símbolo eficaz (véase (B) en la
figura 6) y la señal de tiempo de OFDM original se calcula durante
un periodo de protección extenso, esta tiene un valor máximo en los
límites del símbolo (véase (C) de la figura 6).
En el caso en que la señal de reloj en el lado
de recepción no está sincronizada con la del lado de transmisión, la
fase con la cual el valor de la correlación es maximizado cambia con
el tiempo, como se muestra en la figura 7. Es decir, como se muestra
en (A) de la figura 7, el tiempo en el que el valor de la
correlación es máximo es constante cuando la señal de reloj en el
lado de transmisión y la señal de reloj en el lado de recepción
están sincronizadas correctamente. No obstante, si la frecuencia de
la señal de reloj que se reproduce es, por ejemplo, mayor que la de
la señal de reloj que se transmite, el valor de la correlación
maximizada se retarda gradualmente. Por otra parte, si la
frecuencia de la señal de reloj que se reproduce es menor que la de
la señal de reloj que se transmite, el valor de correlación
maximizada avanza gradualmente. Si el circuito 116 de oscilación de
reloj se controla observando ese cambio de fase, la reproducción
sincronizada de la fase de reloj puede ser efectuada.
La figura 8 muestra una segunda realización de
la presente invención basada en este principio.
La figura 8 es un diagrama de bloques que
muestra la configuración de un circuito según un método de
reproducción del reloj que usa un valor de la correlación de una
señal de tiempo de OFDM. En la figura 8, para facilitar la
explicación, una sección de reproducción del reloj se ilustra
principalmente sin una sección correspondiente en la sección de
reproducción de portadora mostrada en la figura 10.
Componentes de canal I y componentes de canal Q
de una señal de tiempo de OFDM convertidas en una banda de base son
introducidas respectivamente en un circuito 704 de transformación
rápida de Fourier y en un circuito 703 de cálculo de valores de
correlación. El circuito 703 de cálculo de valores de correlación
está dispuesto para calcular un valor de correlación que usa la
periodicidad de la señal de tiempo de OFDM. El circuito 704 de
transformación rápida de Fourier está dispuesto para obtener y
proporcionar datos 705 de canal I y datos 706 de canal Q realizando
la transformación de Fourier de las componentes de canal Q y de
canal I de entrada, y a suministrar también datos 705 de canal I y
datos 706 de canal Q a un circuito 707 de detección de errores de
fase. El circuito 707 de detección de errores de fase está dispuesto
para detectar un error de fase usando señales piloto, como se
describe detalladamente más adelante.
Un circuito 708 de detección del valor máximo
está dispuesto para detectar un máximo del valor de correlación
proporcionado desde el circuito 703 de cálculo del valor de
correlación en sincronización con un contador 709 de símbolos. El
contador 709 de símbolos está dispuesto para contar el tiempo de
símbolo y para suministrar el valor del recuento al circuito 708 de
detección de valor máximo. Una RAM 710 almacena el valor de recuento
de símbolos en la que el circuito de detección del valor máximo
detecta el valor máximo como una fase de referencia si se
proporciona una señal de control desde el circuito 707 de detección
de errores de fase, es decir, la cantidad de cambio de fase es
menor que la resolución.
Un circuito 711 de comparación de fase está
dispuesto para detectar una cantidad de error de fase comparando la
fase de referencia almacenada en la RAM 710 y el valor de recuento
que es suministrado desde el contador 709 de símbolos con respecto a
cada símbolo y en el que se detecta el valor máximo. Un LPF (Filtro
de Paso Bajo) 712 elimina componentes del ruido de la salida de
cantidad de error de fase proporcionada desde el circuito 711 de
comparación de fase y después de ello suministra la cantidad de
error de fase a un circuito 713 de adición. El circuito 713 de
adición calcula la suma de la cantidad de error de fase
proporcionada desde el LPF 712 y la cantidad de error de fase
proporcionada desde el circuito 707 de detección de errores de fase,
y proporciona la suma calculada a un circuito 714 de conversión
D/A. El circuito 714 de conversión D/A está dispuesto para convertir
cantidades de error de fase proporcionadas desde el circuito 713 de
adición en una señal analógica correspondiente, y suministra esta
señal a un circuito 116 de oscilación de reloj. El circuito 116 de
oscilación de reloj está dispuesto para hacer oscilar una señal de
reloj de una frecuencia predeterminada de acuerdo con la señal
proporcionada desde el circuito 714 de conversión D/A.
La configuración de un ejemplo del circuito 707
de detección del error de fase mostrado en la figura 8 se describirá
a continuación detalladamente con referencia a la figura 9. El
circuito 707 de detección del error de fase se configura eliminando
la sección de almacenamiento de fase de la disposición de la
realización mostrada en la figura 1. En la figura 9, las secciones
correspondientes a las de la figura 1 están indicadas por los
números de referencia correspondientes. La descripción de las
secciones correspondientes no se repetirá.
En esta realización, la salida del circuito 518
de comparación es aplicada a una RAM 710. En otros aspectos, la
configuración de esta realización es la misma que la mostrada en la
figura 1.
El funcionamiento de esta realización se
describirá seguidamente con referencia a las figuras 8 y 9.
En una etapa inicial de la operación de
reproducción de reloj, la desmodulación diferencial entre símbolos
de las señales procesadas mediante el procedimiento de FFT se
realiza para obtener un error de fase de cada subportadora, como se
describe anteriormente con respecto a la primera realización. De la
señal de error de fase así obtenida, se extraen las señales piloto.
Un error de frecuencia de reloj se detecta mediante la adición
acumulativa de las señales piloto extraídas, y una señal de reloj se
reproduce haciendo referencia al error de frecuencia detectado.
Cuando la reproducción de la señal de reloj
realizada por el circuito 707 de detección de error de fase ha
terminado, el valor del error llega a ser menor que la resolución y
cae dentro de la región de errores de frecuencia de reloj residuales
mostrada en la figura 4. En este momento, el circuito 518 de
comparación compara la cantidad 517 de error de fase con los datos
519 que corresponden al caso en el que datos modulados diferenciales
entre símbolos son cero, y envía una señal de control a la RAM 710
si estos datos son iguales entre sí. Al recibir la señal de control,
la RAM 710 recibe, del contador 709 de símbolos, la fase de símbolo
correspondiente al valor máximo detectado por el circuito 708 de
detección de valor máximo en el momento correspondiente, y almacena
la fase de símbolo recibida como una fase de referencia.
Después de lo cual, el circuito 711 de
comparación de fase compara la fase de referencia almacenada en la
RAM 710 y la fase de la detección de valor máximo suministrada desde
el contador 709 de símbolos correspondiente a cada símbolo para
detectar una cantidad de error de fase. El LPF 712 elimina
componentes de ruido de la salida de cantidad de error de fase
proporcionada desde el circuito 711 de comparación de fase y
proporciona la cantidad de error de fase al circuito 713 de adición.
El circuito 713 de adición calcula la suma de la proporcionada desde
el circuito 707 de detección del error de fase y del LPF 712 y
suministra la suma calculada al circuito 714 convertidor de
D/A.
El circuito 714 convertidor de D/A convierte la
señal proporcionada (señal digital) desde el circuito 713 de adición
en una señal analógica correspondiente y proporciona esta señal al
circuito 116 de oscilación de reloj. El circuito 116 de oscilación
de reloj oscila a la frecuencia según la salida del convertidor 714
D/A para producir la señal de reloj.
En la realización descrita anteriormente, la
frecuencia de la señal de reloj está determinada por el control de
alta velocidad del circuito 707 de detección de error de fase en una
etapa inicial de la operación de reproducción del reloj y, cuando el
error de frecuencia del reloj llega a ser menor que la resolución de
detección del circuito 707 de detección de error de fase, el valor
de correlación de la señal de tiempo de OFDM se usa para realizar el
control de frecuencia exacto.
En el aparato de recepción según el primer
aspecto de la presente invención y en el método de recepción según
el segundo aspecto de la presente invención, una señal de OFDM se
procesa mediante la transformación de Fourier discreta; una
componente de la frecuencia subportadora obtenida de ese modo se
almacena; una cantidad de cambio de fase entre una componente de
frecuencia almacenada al menos un símbolo antes y una componente de
frecuencia nuevamente obtenida se calcula; una componente
correspondiente a una serie de señales piloto es extraída de la
cantidad de cambio de fase calculada; y la frecuencia de una señal
de reloj es controlada según la cantidad de cambio de fase extraída
correspondiente a la serie de señales piloto. Por lo tanto, es
posible configurar exactamente la señal de reloj incluso si la señal
de OFDM recibida contiene, además de un error de fase que acompaña
un error de frecuencia de reloj, un error de fase de portadora de
reproducción, un error de fase de ventana de FFT, un error de fase
debido a ruido Gaussiano, y un error de fase debido a la distorsión
del canal de transmisión multitrayectoria.
Claims (4)
1. Un aparato para recibir una señal de OFDM,
que comprende:
medios (112) de conversión para realizar una
transformación de Fourier discreta de la señal de OFDM 'para obtener
datos de salida descompuestos con respecto a las frecuencias
subportadoras;
medios (511, 512) de cálculo;
medios (515, 516) de control para controlar la
frecuencia de una señal de reloj; y
medios (506, 507) de almacenamiento para
almacenar dichos datos obtenidos por dichos medios (112) de
conversión;
caracterizado porque:
dichos medios (511, 512) de cálculo son
adecuados para calcular una cantidad de cambio de fase entre datos
los almacenados en dichos medios (506, 507) de almacenamiento al
menos un símbolo antes y datos nuevamente obtenidos mediante dichos
medios (112) de conversión;
se proporcionan medios (514) de extracción para
extraer una cantidad de cambio de fase correspondiente a una serie
de señales piloto de la cantidad de cambio de fase calculada
mediante dichos medios de cálculo;
siendo dichos medios (515, 516) de control
adecuados para controlar la frecuencia de la señal de reloj según la
cantidad de cambio de fase extraída mediante dichos medios (514) de
extracción y que corresponde a la serie de señales piloto;
se proporcionan medios (518) de detección para
detectar la disminución de la cantidad de cambio de fase extraída
por dichos medios (514) de extracción y que corresponde a la serie
de señales piloto inferiores a un valor predeterminado; y
se proporcionan medios (520) de inhibición para
inhibir el cambio de los datos almacenados en dichos medios (506,
507) de almacenamiento si se detecta la disminución de la cantidad
de cambio de fase por debajo del valor predeterminado mediante
dichos medios (518) de detección.
2. Un aparato según la reivindicación 1, en el
que dichos medios (515, 516) de control comprenden medios (515) de
adición acumulativa para realizar, durante un periodo
predeterminado, la adición acumulativa de cantidades de cambio de
fase extraídas mediante dicho medios (514) de extracción y que
corresponden a la serie de señales piloto, siendo operativos dichos
medios de control para controlar la frecuencia de la señal de reloj
según un valor obtenido por dichos medios de adición
acumulativa.
3. Un método de recepción de una señal de OFDM,
que comprende:
una operación (112) de conversión de ejecución
de una transformación de Fourier discreta de la señal de OFDM para
obtener datos de salida descompuestos con respecto a las frecuencias
subportadoras;
una operación (511, 512) de cálculo;
una operación (515, 516) de control para
controlar la frecuencia de una señal de reloj; y
una operación (506, 507) de almacenamiento de
dichos datos obtenidos en dicha operación (112) de conversión;
caracterizado por:
la operación (511, 512) de cálculo que comprende
calcular una cantidad de cambio de fase entre datos almacenados en
dicha operación de almacenamiento al menos un símbolo antes y datos
nuevamente obtenidos en dicha operación de conversión;
una operación (514) de extracción que extrae una
cantidad de cambio de fase que corresponde a una serie de señales
piloto de la cantidad de cambio de fase calculada en dicha operación
de cálculo;
comprendiendo dicha operación de control
controlar la frecuencia de la señal de reloj según la cantidad de
cambio de fase extraída en dicha operación (514) de extracción de
señales y que corresponde a la serie de señales piloto;
una operación (518) de detección de la
disminución de la cantidad de cambio de fase extraída en dicha
operación (514) de extracción y que corresponde a la serie de
señales piloto inferiores a un valor predeterminado; y
una operación (520) de inhibición que inhibe el
cambio de los datos almacenados en dicha operación (506, 507) de
almacenamiento si se detecta que la disminución de la cantidad de
cambio de fase está por debajo del valor predeterminado.
4. Un método según la reivindicación 1, que
comprende realizar, durante un periodo predeterminado, la adición
acumulativa de las cantidades de cambio de fase extraídas en dicha
operación (514) de extracción y que corresponden a la serie de
señales piloto, comprendiendo dicha operación de control controlar
la frecuencia de la señal de reloj según un valor obtenido mediante
dicha adición acumulativa.
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