JP3451839B2 - バースト・データの高速復調方法およびその装置 - Google Patents
バースト・データの高速復調方法およびその装置Info
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- JP3451839B2 JP3451839B2 JP16097796A JP16097796A JP3451839B2 JP 3451839 B2 JP3451839 B2 JP 3451839B2 JP 16097796 A JP16097796 A JP 16097796A JP 16097796 A JP16097796 A JP 16097796A JP 3451839 B2 JP3451839 B2 JP 3451839B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/006—Demodulation of angle-, frequency- or phase- modulated oscillations by sampling the oscillations and further processing the samples, e.g. by computing techniques
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
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- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、π／４シフトＱ
ＰＳＫ（quadrature phase shift keying)、ＧＭＳＫ(g
aussian filtered minimum shift keying)、１６ＱＡＭ
(quadrature amitude modulation) 等のディジタル変調
方式によって高速のデータ列が変調された変調バースト
信号をバースト単位で各復調部で処理を行うようにした
バースト・データの高速復調方法およびその装置に関す
る。
ＰＳＫ（quadrature phase shift keying)、ＧＭＳＫ(g
aussian filtered minimum shift keying)、１６ＱＡＭ
(quadrature amitude modulation) 等のディジタル変調
方式によって高速のデータ列が変調された変調バースト
信号をバースト単位で各復調部で処理を行うようにした
バースト・データの高速復調方法およびその装置に関す
る。
【０００２】
【従来の技術】図５は、従来のバースト・データの復調
方法に適用される従来のバースト・データの復調処理回
路の構成を示すブロック図である。この図５において、
入力信号２４が、復調部２２から出力されるバースト・
データ・ラッチ・タイミング信号２８により入力部２１
に取り込まれるようにしている。
方法に適用される従来のバースト・データの復調処理回
路の構成を示すブロック図である。この図５において、
入力信号２４が、復調部２２から出力されるバースト・
データ・ラッチ・タイミング信号２８により入力部２１
に取り込まれるようにしている。
【０００３】入力部２１に取り込まれた入力信号２４
は、入力部２１から、変調信号２５を出力して、復調部
２２に入力されるようになている。
は、入力部２１から、変調信号２５を出力して、復調部
２２に入力されるようになている。
【０００４】復調部２２では、この変調信号２５を復調
して復調信号２６を出力部２３に出力するようにしてい
る・また、復調部２２では、復調信号に同期した復調デ
ータ・ラッチ信号２９と前記バースト・データ・ラッチ
・タイミング信号２８も出力するようにしている。
して復調信号２６を出力部２３に出力するようにしてい
る・また、復調部２２では、復調信号に同期した復調デ
ータ・ラッチ信号２９と前記バースト・データ・ラッチ
・タイミング信号２８も出力するようにしている。
【０００５】このうち、前記復調信号２６は出力部２３
に入力され、復調データ・ラッチ信号２９のタイミング
で出力信号２７として出力部２３から出力される。
に入力され、復調データ・ラッチ信号２９のタイミング
で出力信号２７として出力部２３から出力される。
【０００６】次に、個々の動作原理について説明する。
入力部２１の構成は図６のブロック図で示すように構成
されており、図６に示すように、入力部２１は、Ａ／Ｄ
（アナログ／ディジタル）変換回路３１とラッチ回路３
２とを縦続接続して構成されている。
入力部２１の構成は図６のブロック図で示すように構成
されており、図６に示すように、入力部２１は、Ａ／Ｄ
（アナログ／ディジタル）変換回路３１とラッチ回路３
２とを縦続接続して構成されている。
【０００７】中間周波数帯である入力信号２４は、Ａ／
Ｄ変換回路３１に入力され、ディジタル信号３３に変換
される。ディジタル信号３３はラッチ回路３２におい
て、図５で示した復調部２２から出力されるバースト・
データ・ラッチ・タイミング信号２８に同期してラッチ
され、変調信号２５を出力する。
Ｄ変換回路３１に入力され、ディジタル信号３３に変換
される。ディジタル信号３３はラッチ回路３２におい
て、図５で示した復調部２２から出力されるバースト・
データ・ラッチ・タイミング信号２８に同期してラッチ
され、変調信号２５を出力する。
【０００８】次に、復調部２２について説明する。復調
部２２の構成は図７に示されている。図７に示すよう
に、復調部２２はＤＳＰ（digital signal processor)
４１で構成されている。変調信号２５はＤＳＰ４１上で
実行される復調プログラムに復調され、復調信号２６を
出力する。
部２２の構成は図７に示されている。図７に示すよう
に、復調部２２はＤＳＰ（digital signal processor)
４１で構成されている。変調信号２５はＤＳＰ４１上で
実行される復調プログラムに復調され、復調信号２６を
出力する。
【０００９】また、ＤＳＰ４１はバースト波入力タイミ
ングを検出し、バースト・データ・ラッチ・タイミング
信号２８、復調データ・ラッチ信号２９を生成して出力
する。
ングを検出し、バースト・データ・ラッチ・タイミング
信号２８、復調データ・ラッチ信号２９を生成して出力
する。
【００１０】ＤＳＰ４１上で実行される復調プログラム
を図８のフローチャートにて示している。変調信号２５
が復調部２２のＤＳＰ４１に入力されると、図８の処理
８１において、サンプリングを行い、データを取り込
む。続いて、処理８２において、準同期検波を行う。
を図８のフローチャートにて示している。変調信号２５
が復調部２２のＤＳＰ４１に入力されると、図８の処理
８１において、サンプリングを行い、データを取り込
む。続いて、処理８２において、準同期検波を行う。
【００１１】続いて、処理８３において、サンプリング
・タイミングを検出する。さらに、処理８４において、
位相データに変換し、処理８５で復調データに変換し、
最後に処理８６において、復調データを出力する。
・タイミングを検出する。さらに、処理８４において、
位相データに変換し、処理８５で復調データに変換し、
最後に処理８６において、復調データを出力する。
【００１２】また、処理８３のサンプリング・タイミン
グ検出時において、バースト・データ・ラッチ・タイミ
ング信号２８を生成し、処理８６の復調データ出力時に
復調データ・ラッチ信号２９を出力する。
グ検出時において、バースト・データ・ラッチ・タイミ
ング信号２８を生成し、処理８６の復調データ出力時に
復調データ・ラッチ信号２９を出力する。
【００１３】次に、出力部２３の構成を図９により説明
する。図９に示すように、出力部２３は、シフトレジス
タ５１により構成されている。
する。図９に示すように、出力部２３は、シフトレジス
タ５１により構成されている。
【００１４】このシフトレジスタ５１に復調部２２のＤ
ＳＰ４１からパラレルのデータである復調信号２６が入
力され、この復調信号がシフトレジスタ５１でラッチさ
れ、復調データ・ラッチ信号２９により、シリアルな出
力信号２７に変換され、出力される。
ＳＰ４１からパラレルのデータである復調信号２６が入
力され、この復調信号がシフトレジスタ５１でラッチさ
れ、復調データ・ラッチ信号２９により、シリアルな出
力信号２７に変換され、出力される。
【００１５】
【発明が解決しようとする課題】ＰＨＳ(personal hand
y phone system) における復調処理を例に、図５に示し
た従来の復調処理回路の構成による復調処理のタイミン
グ・チャートを図１０に示す。
y phone system) における復調処理を例に、図５に示し
た従来の復調処理回路の構成による復調処理のタイミン
グ・チャートを図１０に示す。
【００１６】ここで、ＰＨＳのバースト間隔は５ｍｓ、
１バーストは６２５ｕｓであり、伝送速度が３８４ｋｂ
ｐｓ、１スロットのビット数２２０ビットである。
１バーストは６２５ｕｓであり、伝送速度が３８４ｋｂ
ｐｓ、１スロットのビット数２２０ビットである。
【００１７】入力信号２４はバースト波である。このバ
ースト波部分を入力部２１では、バースト・データ・ラ
ッチ・タイミング信号２８が「Ｈ」となるタイミングで
取り込み、復調部２２において復調処理を行う。このと
きの復調処理にかかる時間はＤＳＰによる処理で例えば
ＤＳＰ５６００２を使って、図１０に示すように、約８
ｍｓかかる。
ースト波部分を入力部２１では、バースト・データ・ラ
ッチ・タイミング信号２８が「Ｈ」となるタイミングで
取り込み、復調部２２において復調処理を行う。このと
きの復調処理にかかる時間はＤＳＰによる処理で例えば
ＤＳＰ５６００２を使って、図１０に示すように、約８
ｍｓかかる。
【００１８】したがって、処理時間がバースト間隔を越
えてしまい、すぐ次のバースト信号を取り込むことがで
きず、全データの復調ができない。
えてしまい、すぐ次のバースト信号を取り込むことがで
きず、全データの復調ができない。
【００１９】ここで、処理時間を５ｍｓ以内に抑える手
法は、ＤＳＰを高速なものに置き換えるアルゴリズムを
見直し、高速化する方法があるが、ビット・レートが高
速になる、バースト間隔が狭くなる場合等さらなるスピ
ードが要求される場合には、対応することが難しいとい
う課題がある。
法は、ＤＳＰを高速なものに置き換えるアルゴリズムを
見直し、高速化する方法があるが、ビット・レートが高
速になる、バースト間隔が狭くなる場合等さらなるスピ
ードが要求される場合には、対応することが難しいとい
う課題がある。
【００２０】
【課題を解決するための手段】この目的を達成するた
め、第１の発明は、ディジタル変調された入力信号１６
を取り込み、制御部１５からのサンプリング・クロック
１Ｇによりサンプリングされた変調信号１７を出力する
入力部２１と、それぞれ前記制御部１５からの第１の制
御信号１Ｂあるいは第２の制御信号１Ｃの制御により変
調信号を取り込み、第１の復調信号１８あるいは第２の
復調信号１９をそれぞれ出力する第１の復調部２２なら
びに第２の復調部１３と、前記第１の復調信号１８ある
いは第２の復調信号１９を入力して、第３の制御信号１
Ｄの制御により出力信号１Ａを出力する出力部１４とを
備え、前記制御部1５は、基準クロックを発生する基準
クロック発生部と、前記基準クロックを分周してサンプ
リング・クロック１ＧとＤＳＰクロック１Ｈとカウンタ
・クロックを発生する分周回路９２と、前記カウンタ・
クロックをカウントして分周してアドレス情報を出力す
るカウンタ回路９３と、前記アドレス情報を入力してあ
らかじめ書き込まれている信号パターンを読み出して制
御信号を出力するＲＯＭ９４と、前記ＲＯＭ９４の出力
をラッチして前記第１、第２、第３の制御信号１Ｂ〜１
Ｄとラッチ信号１Ｅを出力するラッチ９５と、前記復調
部２２からバースト・タイミング・クロック１Ｆと前記
ＲＯＭ９４からＲＯＭリセット信号９７を入力して前記
カウンタ回路９３をリセットするカウンタ・リセット信
号９８を出力するリセット回路９６と、を備える。
め、第１の発明は、ディジタル変調された入力信号１６
を取り込み、制御部１５からのサンプリング・クロック
１Ｇによりサンプリングされた変調信号１７を出力する
入力部２１と、それぞれ前記制御部１５からの第１の制
御信号１Ｂあるいは第２の制御信号１Ｃの制御により変
調信号を取り込み、第１の復調信号１８あるいは第２の
復調信号１９をそれぞれ出力する第１の復調部２２なら
びに第２の復調部１３と、前記第１の復調信号１８ある
いは第２の復調信号１９を入力して、第３の制御信号１
Ｄの制御により出力信号１Ａを出力する出力部１４とを
備え、前記制御部1５は、基準クロックを発生する基準
クロック発生部と、前記基準クロックを分周してサンプ
リング・クロック１ＧとＤＳＰクロック１Ｈとカウンタ
・クロックを発生する分周回路９２と、前記カウンタ・
クロックをカウントして分周してアドレス情報を出力す
るカウンタ回路９３と、前記アドレス情報を入力してあ
らかじめ書き込まれている信号パターンを読み出して制
御信号を出力するＲＯＭ９４と、前記ＲＯＭ９４の出力
をラッチして前記第１、第２、第３の制御信号１Ｂ〜１
Ｄとラッチ信号１Ｅを出力するラッチ９５と、前記復調
部２２からバースト・タイミング・クロック１Ｆと前記
ＲＯＭ９４からＲＯＭリセット信号９７を入力して前記
カウンタ回路９３をリセットするカウンタ・リセット信
号９８を出力するリセット回路９６と、を備える。
【００２１】また、第２の発明は、ディジタル変調され
た入力信号１６を取り込み、制御部１５からのサンプリ
ング・クロック１Ｇによりサンプリングされた変調信号
１７を出力する入力部２１と、それぞれ前記制御部１５
からの第１の制御信号１Ｂあるいは第２の制御信号１Ｃ
の制御により変調信号を取り込み、第１の復調信号１８
あるいは第２の復調信号１９をそれぞれ出力する第１の
復調部２２ならびに第２の復調部１３と、前記第１の復
調信号１８あるいは第２の復調信号１９を入力して、第
３の制御信号１Ｄの制御により出力信号１Ａを出力する
出力部１４とを備え、前記制御部１５は、基準クロック
を発生する基準クロック発生部９１と、前記基準クロッ
クを分周してサンプリング・クロック１ＧとＤＳＰクロ
ック１Ｈとカウンタ・クロックを発生する分周回路９２
と、前記カウンタ・クロックをカウントして分周してア
ドレス情報を出力するカウンタ回路９３と、前記アドレ
ス情報を入力してあらかじめ書き込まれている信号パタ
ーンを読み出して制御信号を出力するＲＯＭ９４と、前
記ＲＯＭ９４の出力をラッチして前記第１、第２、第３
の制御信号１Ｂ〜１Ｄとラッチ信号１Ｅを出力するラッ
チ９５と、前記復調部２２からバースト・タイミング・
クロック１Ｆと前記ＲＯＭ９４からＲＯＭリセット信号
９７を入力して前記カウンタ回路９３をリセットするカ
ウンタ・リセット信号９８を出力するリセット回路９６
とを備え、前記出力部１４は、前記第３の制御信号１Ｄ
により前記第１の復調部２２と前記第２の復調部１３か
ら出力される第１の復調信号１８と第２の復調部１３か
ら出力される第２の復調信号１９とを多重化するマルチ
プレクサ１０１と、前記ラッチ信号１Ｅにより前記マル
チプレクサ１０１の出力をラッチして前記出力信号１Ａ
を出力するシフト・レジスタ１０２と、を備える。
た入力信号１６を取り込み、制御部１５からのサンプリ
ング・クロック１Ｇによりサンプリングされた変調信号
１７を出力する入力部２１と、それぞれ前記制御部１５
からの第１の制御信号１Ｂあるいは第２の制御信号１Ｃ
の制御により変調信号を取り込み、第１の復調信号１８
あるいは第２の復調信号１９をそれぞれ出力する第１の
復調部２２ならびに第２の復調部１３と、前記第１の復
調信号１８あるいは第２の復調信号１９を入力して、第
３の制御信号１Ｄの制御により出力信号１Ａを出力する
出力部１４とを備え、前記制御部１５は、基準クロック
を発生する基準クロック発生部９１と、前記基準クロッ
クを分周してサンプリング・クロック１ＧとＤＳＰクロ
ック１Ｈとカウンタ・クロックを発生する分周回路９２
と、前記カウンタ・クロックをカウントして分周してア
ドレス情報を出力するカウンタ回路９３と、前記アドレ
ス情報を入力してあらかじめ書き込まれている信号パタ
ーンを読み出して制御信号を出力するＲＯＭ９４と、前
記ＲＯＭ９４の出力をラッチして前記第１、第２、第３
の制御信号１Ｂ〜１Ｄとラッチ信号１Ｅを出力するラッ
チ９５と、前記復調部２２からバースト・タイミング・
クロック１Ｆと前記ＲＯＭ９４からＲＯＭリセット信号
９７を入力して前記カウンタ回路９３をリセットするカ
ウンタ・リセット信号９８を出力するリセット回路９６
とを備え、前記出力部１４は、前記第３の制御信号１Ｄ
により前記第１の復調部２２と前記第２の復調部１３か
ら出力される第１の復調信号１８と第２の復調部１３か
ら出力される第２の復調信号１９とを多重化するマルチ
プレクサ１０１と、前記ラッチ信号１Ｅにより前記マル
チプレクサ１０１の出力をラッチして前記出力信号１Ａ
を出力するシフト・レジスタ１０２と、を備える。
【００２２】
【発明の実施の形態】この発明のバースト・データの高
速復調方法によれば、ディジタル変調された入力信号１
６を入力部２１に取り込み、入力部２１において、制御
部１５からのサンプリング・クロックによりサンプリン
グしてラッチされる。
速復調方法によれば、ディジタル変調された入力信号１
６を入力部２１に取り込み、入力部２１において、制御
部１５からのサンプリング・クロックによりサンプリン
グしてラッチされる。
【００２３】この変調信号１７を制御部１５から出力さ
れる第１の制御信号１Ｂ，第２の制御信号１Ｃのタイミ
ングに応じて、制御部１５の制御によりバースト単位で
１バースト・データをそれぞれ第１の復調部２２または
第２の復調部１３のいずれか一方に取り込んで、復調す
ることにより、それぞれ、第１の復調信号１８、第２の
復調信号１９を生成する。
れる第１の制御信号１Ｂ，第２の制御信号１Ｃのタイミ
ングに応じて、制御部１５の制御によりバースト単位で
１バースト・データをそれぞれ第１の復調部２２または
第２の復調部１３のいずれか一方に取り込んで、復調す
ることにより、それぞれ、第１の復調信号１８、第２の
復調信号１９を生成する。
【００２４】制御部１５から出力される第３の制御信号
１Ｄによりこれらの第１の復調信号１８、第２の復調信
号１９を出力部１４に取り込み、制御部１５の制御によ
り、出力部１４において、取り込んだ第１の復調信号１
８または第２の復調信号１９をラッチし、かつ出力信号
１Ａを出力する。
１Ｄによりこれらの第１の復調信号１８、第２の復調信
号１９を出力部１４に取り込み、制御部１５の制御によ
り、出力部１４において、取り込んだ第１の復調信号１
８または第２の復調信号１９をラッチし、かつ出力信号
１Ａを出力する。
【００２５】また、この発明のバースト・データの高速
復調装置によれば、ディジタル変調された入力信号１６
を入力部２１に取り込み、制御部１５からのサンプリン
グ・クロック１Ｇにより入力部２１でサンプリングし、
変調信号を入力部２１でラッチする。
復調装置によれば、ディジタル変調された入力信号１６
を入力部２１に取り込み、制御部１５からのサンプリン
グ・クロック１Ｇにより入力部２１でサンプリングし、
変調信号を入力部２１でラッチする。
【００２６】この変調信号１７を制御部１５のバースト
・タイミング制御により、１バースト単位で制御部１５
からの第１の制御信号１Ｂ，第２の制御信号１Ｃにより
それぞれ、第１の復調部２２または第２の復調部１３に
取り込む。
・タイミング制御により、１バースト単位で制御部１５
からの第１の制御信号１Ｂ，第２の制御信号１Ｃにより
それぞれ、第１の復調部２２または第２の復調部１３に
取り込む。
【００２７】第１の復調部２２または第２の復調部１３
で復調された第１の復調信号１８または第２の復調信号
１９を制御部１５から出力される第３の制御信号１Ｄに
より出力部１４に取り込むとともに、制御部１５の制御
により出力部１４でラッチし、かつ出力部１４から出力
信号１４を出力する。
で復調された第１の復調信号１８または第２の復調信号
１９を制御部１５から出力される第３の制御信号１Ｄに
より出力部１４に取り込むとともに、制御部１５の制御
により出力部１４でラッチし、かつ出力部１４から出力
信号１４を出力する。
【００２８】次に、この発明のバースト・データの高速
復調方法およびその装置の一実施の形態について図面に
基づき説明する。
復調方法およびその装置の一実施の形態について図面に
基づき説明する。
【００２９】図１は、この発明のバースト・データの高
速復調装置の一実施の形態の全体の構成を示すブロック
図である。図１に示す入力部２１と第１の復調部として
の復調部２２は、前記図５で示した従来例における入力
部２１と復調部２２（ＤＳＰの構成要素による）と同じ
であるが、この実施の形態においては、新たに第２の復
調部としての復調部１３と制御部１５が付加されてい
る。
速復調装置の一実施の形態の全体の構成を示すブロック
図である。図１に示す入力部２１と第１の復調部として
の復調部２２は、前記図５で示した従来例における入力
部２１と復調部２２（ＤＳＰの構成要素による）と同じ
であるが、この実施の形態においては、新たに第２の復
調部としての復調部１３と制御部１５が付加されてい
る。
【００３０】入力部２１の構成は、図６で示した従来例
の場合と同じ構成であるが、この図６におけるＡ／Ｄ変
換回路３１およびラッチ回路３２に入力されているバー
スト・データ・ラッチ・タイミング信号２８に代えて、
この実施の形態においては、サンプリング・クロック１
Ｇとして制御部１５から入力部２１に送出するようにし
ている。
の場合と同じ構成であるが、この図６におけるＡ／Ｄ変
換回路３１およびラッチ回路３２に入力されているバー
スト・データ・ラッチ・タイミング信号２８に代えて、
この実施の形態においては、サンプリング・クロック１
Ｇとして制御部１５から入力部２１に送出するようにし
ている。
【００３１】制御部１５では、復調部２２から出力され
るバースト・タイミング・クロック１Ｆにより、バース
ト・タイミングを検出し、制御信号１Ｂ，１Ｃ，１Ｄ、
ラッチ信号１Ｅ、サンプリング・クロック１Ｇを出力す
るようにしている。
るバースト・タイミング・クロック１Ｆにより、バース
ト・タイミングを検出し、制御信号１Ｂ，１Ｃ，１Ｄ、
ラッチ信号１Ｅ、サンプリング・クロック１Ｇを出力す
るようにしている。
【００３２】入力信号１６は、入力部２１において、こ
のサンプリング・クロック１ＧによりＡ／Ｄ変換回路で
サンプリンされるようになっており、サンプリングされ
た入力信号は入力部２１において、ラッチ回路でラッチ
され、変調信号１７として復調部２２または復調部１３
に送られるようにしている。
のサンプリング・クロック１ＧによりＡ／Ｄ変換回路で
サンプリンされるようになっており、サンプリングされ
た入力信号は入力部２１において、ラッチ回路でラッチ
され、変調信号１７として復調部２２または復調部１３
に送られるようにしている。
【００３３】復調部２２、復調部１３はそれぞれ制御部
１５からの制御信号１Ｂ、１Ｃのタイミングに応じて変
調信号１７を取り込む。このとき、取り込まれる復調信
号１７は制御信号１Ｂ、１Ｃによって決まるどちらか一
方の復調部２２または復調部１３に入力される。
１５からの制御信号１Ｂ、１Ｃのタイミングに応じて変
調信号１７を取り込む。このとき、取り込まれる復調信
号１７は制御信号１Ｂ、１Ｃによって決まるどちらか一
方の復調部２２または復調部１３に入力される。
【００３４】取り込まれた変調信号１７は、復調部２２
では復調信号１８を、復調部１３では復調信号１９を出
力する。
では復調信号１８を、復調部１３では復調信号１９を出
力する。
【００３５】出力部１４では、制御部１５からの制御信
号１Ｄにより復調信号１８あるいは復調信号１９を取り
込み、かつラッチ信号１Ｅによりラッチし、このラッチ
した復調信号は出力信号１Ａとして出力するようにして
いる。
号１Ｄにより復調信号１８あるいは復調信号１９を取り
込み、かつラッチ信号１Ｅによりラッチし、このラッチ
した復調信号は出力信号１Ａとして出力するようにして
いる。
【００３６】上記復調部の必要数は次の（１）式に表さ
れるように、ＤＳＰ１つ当たりの処理時間およびバース
ト間隔により決定される。
れるように、ＤＳＰ１つ当たりの処理時間およびバース
ト間隔により決定される。
【００３７】
復調部の数＝（ＤＳＰ１個の処理時間）／（バースト間隔）・・・（１）
ＰＨＳを例にとれば、ＤＳＰ１つ当たりの処理時間は８
ｍｓであり、バースト間隔が５ｍｓであるので、２つの
復調部があればよいことになる。
ｍｓであり、バースト間隔が５ｍｓであるので、２つの
復調部があればよいことになる。
【００３８】復調部２２の構成は、図４と同様である
が、この実施の形態では、制御信号としてバースト・タ
イミング・クロック１Ｆのみを生成し、制御部へ供給す
る。また、復調信号１８は図７で得られる復調信号２６
と同様である。
が、この実施の形態では、制御信号としてバースト・タ
イミング・クロック１Ｆのみを生成し、制御部へ供給す
る。また、復調信号１８は図７で得られる復調信号２６
と同様である。
【００３９】次に、前記の制御部１５の構成について図
３を参照して説明する。制御部１５内の基準クロック発
生部９１で発生した基準クロックは、分周回路９２に入
力され、そこで分周されて、サンプリング・クロック１
Ｇ、ＤＳＰクロック１Ｈを発生するとともに、カウンタ
・クロックを発生する。
３を参照して説明する。制御部１５内の基準クロック発
生部９１で発生した基準クロックは、分周回路９２に入
力され、そこで分周されて、サンプリング・クロック１
Ｇ、ＤＳＰクロック１Ｈを発生するとともに、カウンタ
・クロックを発生する。
【００４０】サンプリング・クロック１Ｇは上述のよう
に、入力部２１に送出され、入力部２１内のＡ／Ｄ変換
回路３１のサンプリング・クロックであり、このサンプ
リング・クロックの決定は、波形の再現性より通常、中
間周波数の２〜３倍以上のクロック周波数が必要であ
る。
に、入力部２１に送出され、入力部２１内のＡ／Ｄ変換
回路３１のサンプリング・クロックであり、このサンプ
リング・クロックの決定は、波形の再現性より通常、中
間周波数の２〜３倍以上のクロック周波数が必要であ
る。
【００４１】この実施の形態では、正弦波の再現性、処
理速度の関係より、中間周波数２．ＭＨｚの４倍となる
１０ＭＨｚとしている。
理速度の関係より、中間周波数２．ＭＨｚの４倍となる
１０ＭＨｚとしている。
【００４２】また、ＤＳＰクロック１Ｈは復調部２２、
復調部１３のＤＳＰの動作クロックであり、例えば、基
準クロックが８０ＭＨｚ、ＤＳＰの動作クロックが４０
ＭＨｚであれば、ＤＳＰクロックは分周回路９２で１／
２分周することで得られる。
復調部１３のＤＳＰの動作クロックであり、例えば、基
準クロックが８０ＭＨｚ、ＤＳＰの動作クロックが４０
ＭＨｚであれば、ＤＳＰクロックは分周回路９２で１／
２分周することで得られる。
【００４３】さらに、図３において、カウンタ・クロッ
クがカウンタ回路９３に入力されることにより、分周さ
れて、ＲＯＭ９４のアドレスに入力されるようになって
いる。
クがカウンタ回路９３に入力されることにより、分周さ
れて、ＲＯＭ９４のアドレスに入力されるようになって
いる。
【００４４】ＲＯＭ９４は、クロック・ジェネレータ
（以下、ＣＬＫという）の役割を果たすため、内部にあ
らかじめ信号パターンが書き込まれており、カウンタ回
路９３の出力値をアドレス情報としてアドレス０から順
にあるアドレスまで繰り返し入力することで、制御信号
を出力するようにしている。
（以下、ＣＬＫという）の役割を果たすため、内部にあ
らかじめ信号パターンが書き込まれており、カウンタ回
路９３の出力値をアドレス情報としてアドレス０から順
にあるアドレスまで繰り返し入力することで、制御信号
を出力するようにしている。
【００４５】この実施の形態では、カウンタ・クロック
伝送速度３８４ＫＨｚ／Ｓより十分速い７６８ＫＨｚ／
Ｓとしている。
伝送速度３８４ＫＨｚ／Ｓより十分速い７６８ＫＨｚ／
Ｓとしている。
【００４６】カウンタ回路９３のカウント周期は、１つ
の復調部がＤＳＰにバースト波を取り込んでから次のバ
ースト波を取り込むまでの周期が必要であり、この実施
の形態では、復調部を２個設けているので、１つ間隔で
バーストを取り込むようにしているため、カウンタ回路
９３のカウント周期は１０ｍｓあればよい。
の復調部がＤＳＰにバースト波を取り込んでから次のバ
ースト波を取り込むまでの周期が必要であり、この実施
の形態では、復調部を２個設けているので、１つ間隔で
バーストを取り込むようにしているため、カウンタ回路
９３のカウント周期は１０ｍｓあればよい。
【００４７】また、前記ＲＯＭ９４の出力は、ラッチ９
５に送出するようになっている。ラッチ９５は、ＲＯＭ
９４から出力される値をラッチして、制御信号１Ｂ，１
Ｃ，１Ｄ、ラッチ信号１Ｅを出力する。
５に送出するようになっている。ラッチ９５は、ＲＯＭ
９４から出力される値をラッチして、制御信号１Ｂ，１
Ｃ，１Ｄ、ラッチ信号１Ｅを出力する。
【００４８】制御信号１Ｂ，１Ｃはそれぞれ図１におけ
る復調部２２、１３に送出され、制御信号１Ｄは図１に
おける出力部１４内の後述するマルチプレクサに送出さ
れ、さらにラッチ信号１Ｅも出力部１４内のシフト・レ
ジスタ（これも後述する）に送出される。
る復調部２２、１３に送出され、制御信号１Ｄは図１に
おける出力部１４内の後述するマルチプレクサに送出さ
れ、さらにラッチ信号１Ｅも出力部１４内のシフト・レ
ジスタ（これも後述する）に送出される。
【００４９】制御部１５におけるリセット回路９６は、
復調部２２からのバースト・タイミング・クロック１Ｆ
とＲＯＭ９４からのＲＯＭリセット信号９７を入力し
て、カウンタ・リセット信号９８をカウンタ回路９３に
出力するようになっている。
復調部２２からのバースト・タイミング・クロック１Ｆ
とＲＯＭ９４からのＲＯＭリセット信号９７を入力し
て、カウンタ・リセット信号９８をカウンタ回路９３に
出力するようになっている。
【００５０】このカウンタ・リセット信号９８により、
カウンタ回路９３のカウントの周期を制御するようにな
っている。
カウンタ回路９３のカウントの周期を制御するようにな
っている。
【００５１】次に、前記出力部１４の構成について、図
４により説明する。図４に示すように、出力部１４はマ
ルチプレクサ１０１とシフトレジスタ１０２とを縦続接
続して構成されている。
４により説明する。図４に示すように、出力部１４はマ
ルチプレクサ１０１とシフトレジスタ１０２とを縦続接
続して構成されている。
【００５２】マルチプレクサ１０１には、図１における
復調部２２からの復調信号１８あるいは、復調部１３か
らの復調信号１９が制御部１５からの制御信号１Ｄの制
御により入力され、そこで多重化されるようになってい
る。
復調部２２からの復調信号１８あるいは、復調部１３か
らの復調信号１９が制御部１５からの制御信号１Ｄの制
御により入力され、そこで多重化されるようになってい
る。
【００５３】マルチプレクサ１０１に入力された復調信
号１８または１９は、制御部１５からのラッチ信号１Ｅ
によりシフト・レジスタ１０２にラッチされ、さらに、
このシフト・レジスタ１０２から出力信号１Ａとして、
出力されるようになっている。
号１８または１９は、制御部１５からのラッチ信号１Ｅ
によりシフト・レジスタ１０２にラッチされ、さらに、
このシフト・レジスタ１０２から出力信号１Ａとして、
出力されるようになっている。
【００５４】この場合、復調信号は、ＤＳＰの高速化を
図るために、シリアル・データとしてシフトレジスタ１
０２に入力され、シフトレジスタ１０２において、この
シリアル・データをパラレル・データに変換して、出力
信号１Ａを出力するようになっている。
図るために、シリアル・データとしてシフトレジスタ１
０２に入力され、シフトレジスタ１０２において、この
シリアル・データをパラレル・データに変換して、出力
信号１Ａを出力するようになっている。
【００５５】次に、この実施の形態の動作について図２
のタイミング・チャートを参照して説明する。ここで
は、図１０で説明したＰＨＳを例にして説明する。
のタイミング・チャートを参照して説明する。ここで
は、図１０で説明したＰＨＳを例にして説明する。
【００５６】ディジタル変調された図２（ａ）に示す入
力信号１６は、入力部２１内のＡ／Ｄ変換回路に入力さ
れる。
力信号１６は、入力部２１内のＡ／Ｄ変換回路に入力さ
れる。
【００５７】また、制御部１５においては、図３に示す
基準クロック発生部９１からの基準クロックを分周回路
９２で分周して得られてサンプリング・クロック１Ｇと
ＤＳＰクロック１Ｈのうち、サンプリング・クロック１
Ｇを入力部２１内のＡ／Ｄ変換回路に送出し、このサン
プリング・クロック１ＧによりＡ／Ｄ変換回路におい
て、入力信号をサンプリングし、入力部２１内のラッチ
回路にラッチする。
基準クロック発生部９１からの基準クロックを分周回路
９２で分周して得られてサンプリング・クロック１Ｇと
ＤＳＰクロック１Ｈのうち、サンプリング・クロック１
Ｇを入力部２１内のＡ／Ｄ変換回路に送出し、このサン
プリング・クロック１ＧによりＡ／Ｄ変換回路におい
て、入力信号をサンプリングし、入力部２１内のラッチ
回路にラッチする。
【００５８】さらに、制御部１５では、分周回路９２か
ら出力されるカウンタ・クロックがカウンタ回路９３で
カウント・アップされ、カウンタ回路９３で分周され、
ＲＯＭ９４のアドレスにアドレス情報として入力され
る。
ら出力されるカウンタ・クロックがカウンタ回路９３で
カウント・アップされ、カウンタ回路９３で分周され、
ＲＯＭ９４のアドレスにアドレス情報として入力され
る。
【００５９】ＲＯＭ９４にこのアドレス情報が入力され
ることにより、あらかじめＲＯＭ９４に記憶されている
信号パターンがアドレス「０」から順次読み出され、所
定のアドレスの信号パターンが読み出されるまでカウン
タ回路９３からアドレス情報を繰り返し入力することに
より、ＲＯＭ９４から出力がラッチ９５に送出され、こ
のラッチ９５でＲＯＭ９４の出力をラッチする。
ることにより、あらかじめＲＯＭ９４に記憶されている
信号パターンがアドレス「０」から順次読み出され、所
定のアドレスの信号パターンが読み出されるまでカウン
タ回路９３からアドレス情報を繰り返し入力することに
より、ＲＯＭ９４から出力がラッチ９５に送出され、こ
のラッチ９５でＲＯＭ９４の出力をラッチする。
【００６０】ラッチ９５は、このＲＯＭ９４の出力をラ
ッチして、図２（ｂ）に示す制御信号１Ｂ、図２（ｄ）
に示す制御信号１Ｃ、図２（ｆ）に示す制御信号１Ｄお
よび図２（ｈ）に示すラッチ信号１Ｅを出力する。
ッチして、図２（ｂ）に示す制御信号１Ｂ、図２（ｄ）
に示す制御信号１Ｃ、図２（ｆ）に示す制御信号１Ｄお
よび図２（ｈ）に示すラッチ信号１Ｅを出力する。
【００６１】上述のように、入力部２１内のＡ／Ｄ変換
回路に入力される入力信号１６は、図２（ａ）に示すよ
うに、バースト間隔５ｍｓのバースト波であり、バース
トの長さは０．６２５ｍｓである。
回路に入力される入力信号１６は、図２（ａ）に示すよ
うに、バースト間隔５ｍｓのバースト波であり、バース
トの長さは０．６２５ｍｓである。
【００６２】この入力信号１６は、入力部２１内のラッ
チ回路にラッチされ、さらに、制御部１５から出力され
る制御信号１Ｂ，１Ｃのうち、いま図２（ｂ）に示す制
御信号１Ｂによりバースト「１」を復調部２２に取り込
んで、制御部１５からのＤＳＰクロック１Ｈを復調部２
２内のＤＳＰに送出し、このＤＳＰを動作させることに
より、復調部２２内で図２（ｃ）に示すように、復調処
理を行い、復調データ、すなわち、復調信号１８を出力
部１４に出力する。次に復調部２２は図１０と同様に図
２（ａ）に示すバースト「３」を取り込み、復調処理を
行う。
チ回路にラッチされ、さらに、制御部１５から出力され
る制御信号１Ｂ，１Ｃのうち、いま図２（ｂ）に示す制
御信号１Ｂによりバースト「１」を復調部２２に取り込
んで、制御部１５からのＤＳＰクロック１Ｈを復調部２
２内のＤＳＰに送出し、このＤＳＰを動作させることに
より、復調部２２内で図２（ｃ）に示すように、復調処
理を行い、復調データ、すなわち、復調信号１８を出力
部１４に出力する。次に復調部２２は図１０と同様に図
２（ａ）に示すバースト「３」を取り込み、復調処理を
行う。
【００６３】ここで、取り込むことのできなかった図２
（ａ）に示すバースト「２」は復調部１３において処理
が行われる。処理の内容は復調部２２と同様であり、制
御部１５から出力される図２（ｄ）に示す制御信号１Ｃ
により変調信号１７、すなわち、バースト「２」を取り
込んで、図２（ｅ）に示すように、復調処理を行い、復
調データ、すなわち、復調信号１９を出力する。
（ａ）に示すバースト「２」は復調部１３において処理
が行われる。処理の内容は復調部２２と同様であり、制
御部１５から出力される図２（ｄ）に示す制御信号１Ｃ
により変調信号１７、すなわち、バースト「２」を取り
込んで、図２（ｅ）に示すように、復調処理を行い、復
調データ、すなわち、復調信号１９を出力する。
【００６４】このように、バースト「１」またはバース
ト「２」の取り込みを行って、復調処理を行うのは、バ
ーストの取り込むタイミングのみが違うだけである。
ト「２」の取り込みを行って、復調処理を行うのは、バ
ーストの取り込むタイミングのみが違うだけである。
【００６５】したがって、復調部１３はバースト２を処
理した次はバースト４の処理を行う形となる。
理した次はバースト４の処理を行う形となる。
【００６６】ここで、復調されたデータ、すなわち、復
調信号１８または１９は制御部１５から出力される図２
（ｆ）に示す制御信号１Ｄが出力部１４内のマルチプレ
ク１０１に入力され、この制御信号１Ｄが「Ｈ」のとき
は復調部２２から出力される復調信号１８を制御部１５
から出力される図２（ｇ）に示すラッチ信号１Ｅでシフ
ト・レジスタ１０２にラッチし、図２（ｈ）に示すよう
に、出力信号１Ａを出力する。
調信号１８または１９は制御部１５から出力される図２
（ｆ）に示す制御信号１Ｄが出力部１４内のマルチプレ
ク１０１に入力され、この制御信号１Ｄが「Ｈ」のとき
は復調部２２から出力される復調信号１８を制御部１５
から出力される図２（ｇ）に示すラッチ信号１Ｅでシフ
ト・レジスタ１０２にラッチし、図２（ｈ）に示すよう
に、出力信号１Ａを出力する。
【００６７】また、図２（ｆ）に示す制御信号１Ｄが
「Ｌ」のときは復調部１３から出力される復調信号１９
を制御信号１Ｄにより出力部１４内のマルチプレクサ１
０１に取り込み、ラッチ信号１Ｅでシフト・レジスタ１
０２にラッチし、図２（ｈ）に示すように、出力部１４
から出力信号１Ａを出力する。
「Ｌ」のときは復調部１３から出力される復調信号１９
を制御信号１Ｄにより出力部１４内のマルチプレクサ１
０１に取り込み、ラッチ信号１Ｅでシフト・レジスタ１
０２にラッチし、図２（ｈ）に示すように、出力部１４
から出力信号１Ａを出力する。
【００６８】したがって、出力部１４より出力される最
終データである出力信号１Ａは、入力信号１６のバース
トを全て復調することが可能となった。
終データである出力信号１Ａは、入力信号１６のバース
トを全て復調することが可能となった。
【００６９】
【発明の効果】以上のように、この発明のバースト・デ
ータの高速復調方法によれば、入力部に取り込んだ変調
信号を制御部からのサンプリング・クロックによりサン
プリングして変調信号を取り出し、この変調信号を制御
部からの第１の制御信号、第２の制御信号によりそれぞ
れ第１の復調部または第２の復調部に取り込んで、復調
処理を行い、制御部からの第３の制御信号により第１ま
たは第２の復調部から第１または第２の復調信号を取り
出して、出力部から出力するようにしたので、出力部か
ら取り出される復調データのバーストの欠損がなくな
り、バースト・データの復調処理の高速化が可能とな
る。
ータの高速復調方法によれば、入力部に取り込んだ変調
信号を制御部からのサンプリング・クロックによりサン
プリングして変調信号を取り出し、この変調信号を制御
部からの第１の制御信号、第２の制御信号によりそれぞ
れ第１の復調部または第２の復調部に取り込んで、復調
処理を行い、制御部からの第３の制御信号により第１ま
たは第２の復調部から第１または第２の復調信号を取り
出して、出力部から出力するようにしたので、出力部か
ら取り出される復調データのバーストの欠損がなくな
り、バースト・データの復調処理の高速化が可能とな
る。
【００７０】加えて、変調方式、伝送速度に拘束される
ことなく、同じハードウェア構成で復調処理が可能であ
り、かつ復調部の構成要素が増えても、新たなソフトウ
ェアの設計をする必要がなく、しかも論理的に速度処理
はＤＳＰの制約を受けない効果を奏する。
ことなく、同じハードウェア構成で復調処理が可能であ
り、かつ復調部の構成要素が増えても、新たなソフトウ
ェアの設計をする必要がなく、しかも論理的に速度処理
はＤＳＰの制約を受けない効果を奏する。
【００７１】また、この発明のバースト・データの高速
復調装置によれば、ディジタル変調された入力信号を入
力部に取り込んで、制御部からのサンプリング・クロッ
クによりサンプリングした変調信号をバースト単位で制
御部からの第１または第２の制御信号により、第１また
は第２の復調部に取り込んで、復調処理を行い、制御部
からの第３の制御信号によりこの第１または第２の復調
部から復調信号を出力するようにしたので、変調方式、
伝送速度に拘束されることなく、同じハードウェア構成
で復調処理の高速化が可能であり、復調部の構成要素が
増えても、新たなソフトウェアの設計が不要であり、か
つ復調部の構成要素の制約を受けないという効果を奏す
る。
復調装置によれば、ディジタル変調された入力信号を入
力部に取り込んで、制御部からのサンプリング・クロッ
クによりサンプリングした変調信号をバースト単位で制
御部からの第１または第２の制御信号により、第１また
は第２の復調部に取り込んで、復調処理を行い、制御部
からの第３の制御信号によりこの第１または第２の復調
部から復調信号を出力するようにしたので、変調方式、
伝送速度に拘束されることなく、同じハードウェア構成
で復調処理の高速化が可能であり、復調部の構成要素が
増えても、新たなソフトウェアの設計が不要であり、か
つ復調部の構成要素の制約を受けないという効果を奏す
る。
【図１】この発明のバースト・データの高速復調装置の
一実施の形態の構成を示すブロック図である。
一実施の形態の構成を示すブロック図である。
【図２】図１のバースト・データの高速復調装置の動作
を説明するためのタイミング・チャートである。
を説明するためのタイミング・チャートである。
【図３】図１のバースト・データの高速復調装置におけ
る制御部の内部構成を示すブロック図である。
る制御部の内部構成を示すブロック図である。
【図４】図１のバースト・データの高速復調装置におけ
る出力部の内部構成を示すブロック図である。
る出力部の内部構成を示すブロック図である。
【図５】従来のバースト・データの復調処理回路の構成
を示すブロック図である。
を示すブロック図である。
【図６】図５のバースト・データの復調処理回路におけ
る入力部の内部構成を示すブロック図である。
る入力部の内部構成を示すブロック図である。
【図７】図５のバースト・データの復調処理回路におけ
る復調部の入力部の内部構成を示すブロック図である。
る復調部の入力部の内部構成を示すブロック図である。
【図８】従来のバースト・データの復調処理方法に適用
された復調プログラムの実行処理手順を示すフローチャ
ートである。
された復調プログラムの実行処理手順を示すフローチャ
ートである。
【図９】図５のバースト・データの復調処理回路におけ
る出力部の内部構成を示すブロック図である。
る出力部の内部構成を示すブロック図である。
【図１０】従来のバースト・データの復調処理方法を説
明するためのタイミング・テャートである。
明するためのタイミング・テャートである。
１Ａ 出力信号
１〜１Ｄ 制御信号
１Ｅ ラッチ信号
１Ｆ バースト・タイミング・クロック
１Ｇ サンプリング・クロック
１３ 復調部
１４ 出力部
１５ 制御部
１６ 入力信号
１７ 変調信号
１８ 復調信号
１９ 復調信号
２１ 入力部
２２ 復調部
５１ シフトレジスタ
９１ 基準クロック発生部
９２ 分周回路
９３ カウンタ回路
９４ ＲＯＭ
９５ ラッチ
９６ リセット回路
１０１ マルチプレクサ
１０２ シフト・レジスタ
Claims (2)
- 【請求項１】 ディジタル変調された入力信号(16)を取
り込み、制御部(15)からのサンプリング・クロック(1G)
によりサンプリングされた変調信号(17)を出力する入力
部(21)と、それぞれ前記制御部(15)からの第１の制御信
号(1B)あるいは第２の制御信号(1C)の制御により変調信
号を取り込み、第１の復調信号(18)あるいは第２の復調
信号(19)をそれぞれ出力する第１の復調部(22)ならびに
第２の復調部(13)と、前記第１の復調信号(18)あるいは
第２の復調信号(19)を入力して、第３の制御信号(1D)の
制御により出力信号(1A)を出力する出力部(14)とを備
え、 前記制御部（15) は、基準クロックを発生する基準クロ
ック発生部(91)と、前記基準クロックを分周してサンプ
リング・クロック(1G)とＤＳＰクロック１Ｈとカウンタ
・クロックを発生する分周回路(92)と、前記カウンタ・
クロックをカウントして分周してアドレス情報を出力す
るカウンタ回路(93)と、前記アドレス情報を入力してあ
らかじめ書き込まれている信号パターンを読み出して制
御信号を出力するＲＯＭ(94)と、前記ＲＯＭ(94)の出力
をラッチして前記第１、第２、第３の制御信号(1B)〜(1
D)とラッチ信号(1E)を出力するラッチ(95)と、前記復調
部(22)からバースト・タイミング・クロック(1F)と前記
ＲＯＭ(94)からＲＯＭリセット信号(97)を入力して前記
カウンタ回路(93)をリセットするカウンタ・リセット信
号(98)を出力するリセット回路(96)と、を備えてなるこ
とを特徴とするバースト・データの高速復調装置。 - 【請求項２】 ディジタル変調された入力信号(16)を取
り込み、制御部(15)からのサンプリング・クロック(1G)
によりサンプリングされた変調信号(17)を出力する入力
部(21)と、それぞれ前記制御部(15)からの第１の制御信
号(1B)あるいは第２の制御信号(1C)の制御により変調信
号を取り込み、第１の復調信号(18)あるいは第２の復調
信号(19)をそれぞれ出力する第１の復調部(22)ならびに
第２の復調部(13)と、前記第１の復調信号(18)あるいは
第２の復調信号(19)を入力して、第３の制御信号(1D)の
制御により出力信号(1A)を出力する出力部(14)とを備
え、 前記制御部（15) は、基準クロックを発生する基準クロ
ック発生部(91)と、前記基準クロックを分周してサンプ
リング・クロック(1G)とＤＳＰクロック１Ｈとカウンタ
・クロックを発生する分周回路(92)と、前記カウンタ・
クロックをカウントして分周してアドレス情報を出力す
るカウンタ回路(93)と、前記アドレス情報を入力してあ
らかじめ書き込まれている信号パターンを読み出して制
御信号を出力するＲＯＭ(94)と、前記ＲＯＭ(94)の出力
をラッチして前記第１、第２、第３の制御信号(1B)〜(1
D)とラッチ信号(1E)を出力するラッチ(95)と、前記復調
部(22)からバースト・タイミング・クロック(1F)と前記
ＲＯＭ(94)からＲＯＭリセット信号(97)を入力して前記
カウンタ回路(93)をリセットするカウンタ・リセット信
号(98)を出力するリセット回路(96)とを備え、 前記出力部(14)は、前記第３の制御信号(1D)により前記
第１の復調部(22)と前記第２の復調部(13)から出力され
る第１の復調信号(18)と第２の復調部(13)から出力され
る第２の復調信号(19)とを多重化するマルチプレクサ(1
01) と、前記ラッチ信号(1E)により前記マルチプレクサ
(101) の出力をラッチして前記出力信号(1A)を出力する
シフト・レジスタ(102) と、を備えてなることを特徴と
するバースト・データの高速処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16097796A JP3451839B2 (ja) | 1996-05-31 | 1996-05-31 | バースト・データの高速復調方法およびその装置 |
| US08/856,208 US5805018A (en) | 1996-05-31 | 1997-05-14 | High-speed demodulating method of burst data and apparatus for same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16097796A JP3451839B2 (ja) | 1996-05-31 | 1996-05-31 | バースト・データの高速復調方法およびその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321817A JPH09321817A (ja) | 1997-12-12 |
| JP3451839B2 true JP3451839B2 (ja) | 2003-09-29 |
Family
ID=15726236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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