ES2237599T3 - Procedimiento para realizar operaciones de escritura y lectura en una memoria matricial pasiva y aparato para la realizacion del procedimiento. - Google Patents
Procedimiento para realizar operaciones de escritura y lectura en una memoria matricial pasiva y aparato para la realizacion del procedimiento.Info
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Abstract
Un procedimiento para efectuar operaciones de escritura y lectura en un conjunto de celdas de memoria de direccionamiento matricial que comprenden un material eléctricamente polarizable que presenta remanencia de polarización, en particular un material electreto o ferroeléctrico, en el cual un valor lógico almacenado en una celda de memoria está representado por un estado real de polarización de la celda de memoria y se determina detectando un flujo de carga hacia o desde dicha celda de memoria en respuesta a la aplicación de unas tensiones sobre las líneas de palabras y las líneas de bits para direccionar las celdas de memoria del conjunto, en el cual la detección del flujo de carga en particular se basa en detectar un componente de flujo de carga provocado por un cambio de polarización en dicho material polarizable, y en el cual se efectúan operaciones de escritura y lectura bajo el control de un dispositivo de circuito de control, caracterizado por registrar una respuesta de carga dinámica de una o más celdas de memoria durante una operación de lectura, limitar el grado de polarización en el material polarizable durante cada operación de lectura a un valor que depende de la respuesta de carga dinámica registrada según defina el dispositivo de circuito de control, estando dicho valor comprendido entre más de cero y un límite superior más bajo que la magnitud de saturación de la polarización y consistente con unos criterios predeterminados para la detección fiable del estado lógico de un elemento de memoria, y controlar las operaciones de escritura y lectura según una información real de la respuesta de carga instantánea.
Description
Procedimientos para realizar operaciones de
escritura y lectura en una memoria matricial pasiva y aparato para
la realización del procedimiento.
La presente invención se refiere a un
procedimiento para efectuar operaciones de escritura y lectura en un
conjunto de celdas de memoria de direccionamiento matricial que
comprenden un material eléctricamente polarizable que presenta
remanencia de polarización, en particular un material electreto o
ferroeléctrico, en el cual un valor lógico almacenado en una celda
de memoria está representado por un estado real de polarización de
la celda de memoria y se determina detectando un flujo de carga
hacia o desde dicha celda de memoria en respuesta a la aplicación de
unas tensiones sobre las líneas de palabras y las líneas de bits
para direccionar los elementos de memoria del conjunto, en el cual
la detección del flujo de carga en particular se basa en detectar un
componente de flujo de carga provocado por un cambio de polarización
en dicho material polarizable, y en el cual se efectúan operaciones
de escritura y lectura bajo el control de un dispositivo de circuito
de control. La presente invención se refiere también a un aparato
para realizar el procedimiento, cuyo aparato incluye al menos un
conjunto de elementos de memoria de direccionamiento matricial que
comprenden un material eléctricamente polarizable que presenta
remanencia de polarización, en particular un material
ferroeléctrico, en el cual un valor lógico almacenado en un elemento
de memoria está representado por el estado de polarización de unos
elementos de memoria individuales e independientemente
seleccionables y se determina detectando un flujo de carga hacia o
desde dichos elementos de memoria en respuesta a la aplicación de
unas tensiones sobre las líneas de palabras y de bits para
direccionar los elementos de memoria de un conjunto, basándose la
detección del flujo de carga en particular en un componente de flujo
de carga provocado por un cambio de polarización en dicho material
polarizable.
Los dispositivos de memoria basados en delgadas
láminas ferroeléctricas están alcanzando actualmente un nivel de
madurez que permite su utilización en dispositivos prácticos.
Existen dos tipos principales de arquitecturas de dispositivos, que
implican el direccionamiento matricial activo o pasivo de los datos
almacenados.
En las arquitecturas activas de direccionamiento
matricial, cada bit es almacenado en un elemento de memoria
consistente en una estructura de condensador ferroeléctrico con un
correspondiente microcircuito dedicado. El material ferroeléctrico
se polariza típicamente en uno de dos estados estables, el cual
representa un bit de información. El dispositivo de memoria
comprende un gran número de tales elementos, dispuestos en una
matriz de conductores. Típicamente, los materiales ferroeléctricos
utilizados en tales dispositivos son cerámicas inorgánicas, por
ejemplo perovsquitas.
En las arquitecturas pasivas de direccionamiento
matricial, que son las de principal relevancia en la presente
invención, la fina lámina de material ferroeléctrico está emparedada
entre dos conjuntos de electrodos ortogonales, de manera que en cada
zona solapada entre los electrodos que se cruzan se forma una
estructura de tipo condensador. Un bit es almacenado como un estado
de polarización en la estructura de condensador, la cual constituye
un elemento de memoria elemental. No existe ninguna circuitería
activa relacionada con cada elemento, y de ahí el término de
direccionamiento matricial pasivo. Esta arquitectura está basada
genéricamente en elementos ferroeléctricos con unas propiedades
particulares de histéresis, y hasta el momento sólo unos pocos
elementos ferroeléctricos de base orgánica han sido identificados
como potencialmente útiles en la práctica. Típicamente la
información es leída destructivamente, es decir mediante la
aplicación de un campo eléctrico que produce una alineación de
polarización de los elementos de memoria en la dirección del campo
de lectura.
En muchas aplicaciones, es deseable efectuar
operaciones de lectura/escritura en un determinado elemento de
memoria un gran número de veces, en cuyo caso el material
polarizable tiene que sufrir repetidas inversiones de polarización
que acaban fatigándolo. La fatiga se manifiesta de diferentes modos,
predominantemente con un aumento del campo coercitivo, una menor
polarización remanente y una conmutación más lenta, todo lo cual es
muy indeseable en los dispositivos de memoria. Otro fenómeno que
complica el proceso de lectura es la impresión. Cuando un elemento
permanece mucho tiempo en el mismo estado de polarización (es decir,
estado lógico), puede desarrollar una tendencia a quedar
"congelado" en ese estado, de modo que es preciso elevar la
tensión de excitación y/o aplicarla durante un tiempo mayor para
desenclavarlo y conmutarlo a la otra dirección de polarización.
Los protocolos de lectura de la técnica anterior
que utilizan pulsos de lectura de longitud fija deben tener en
cuenta la gran dispersión en las velocidades de conmutación de los
elementos y en la respuesta de polarización que se produce a causa
de la fatiga y/o de la impresión. Así pues los pulsos deben tener
una tensión elevada y una larga duración para asegurar que puede
manejarse el peor de los casos. Esto es indeseable por varias
razones. Una tensión elevada implica una circuitería de excitación
de mayor coste y mayor ocupación de espacio, mayor consumo de
energía y aumento de los cruces. Los pulsos más largos implican
menor velocidad de acceso y transferencia de datos. Finalmente, el
empleo de pulsos largos a una tensión elevada, incluso en elementos
que estén intactos o sólo moderadamente fatigados, contribuirá por
sí solo a acelerar la fatiga.
Como ejemplos concretos de procedimientos
relevantes de la técnica anterior para la lectura de datos en
dispositivos de memoria ferroeléctricos, puede hacerse referencia a
la solicitud de Patente EP Nº 0 767 464 A2 (Tamura y otros) que,
para minimizar la perturbación del estado lógico de un elemento de
memoria ferroeléctrico, aplica un protocolo de tensión de pulso que
evita grandes variaciones de tensión a través del elemento de
memoria, y el protocolo de tensión de lectura es además estático con
respecto a los aspectos tanto temporales de amplitud de los impulsos
de tensión que deben aplicarse. También puede hacerse referencia a
la Patente Estadounidense Nº 5 487 0129 (Kuroda), que describe el
uso de un procedimiento de refresco después de haber sido ejecutado
un cierto número de operaciones de lectura/escritura sobre un
elemento de memoria, consistiendo dicho procedimiento de refresco en
aplicar una tensión de polarización V_{p} superior a la tensión de
escritura V_{0}. Esto asegura la eliminación de la reducción de la
polarización del ferroeléctrico producida por la fatiga y se
restablece en el elemento de memoria un valor de polarización más
elevado. Sin embargo, tal procedimiento de refresco será aplicable
como mucho en casos especiales, por ejemplo en el caso en que la
fatiga sea debida a la acumulación de carga y al embotamiento del
dominio debido a trampas de carga poco profundas, pero serían de
poca ayuda en casos más complicados en los que existieran trampas de
carga profundas, migración de vacantes o variaciones químicas
irreversibles en los electrodos. Deberá notarse además que ambas
publicaciones mencionadas se refieren únicamente a dispositivos
activos de memoria de direccionamiento matricial, mientras que sería
deseable que los protocolos de escritura/lectura fueran también
aplicables a dispositivos pasivos de memoria de direccionamiento
matricial.
Es un objetivo principal de la presente invención
proporcionar nuevos procedimientos para leer y escribir datos en
dispositivos de memoria basados en un material eléctricamente
polarizable, en particular materiales ferroeléctricos, en los cuales
la polarización pueda ser comprobada y controlada mediante
procedimientos que sean menos propensos a crear fatiga, que soporten
mayores velocidades de datos y sean menos exigentes para la
circuitería de excitación que las alternativas actuales.
El anterior objetivo, así como otras ventajas y
características se alcanzan con un procedimiento que, según la
invención, está caracterizado por registrar una respuesta de carga
dinámica de uno o más elementos de memoria durante una operación de
lectura, limitar el grado de polarización en el material polarizable
durante cada operación de lectura a un valor que depende de la
respuesta de carga dinámica registrada según defina el dispositivo
de circuito de control, estando dicho valor comprendido entre más de
cero y un límite superior más bajo que la magnitud de saturación de
la polarización y consistente con unos criterios predeterminados
para la detección fiable del estado lógico de un elemento de
memoria, y controlar las operaciones de escritura y lectura según
una información real de la respuesta de carga instantánea.
En una realización ventajosa del procedimiento
según la invención, el valor lógico almacenado de un elemento de
memoria es determinado por una aplicación de uno o más pulsos de
tensión, cuyas características son controladas por el dispositivo de
circuito de control.
A este respecto es preferible establecer para la
memoria una historia de direccionamientos en términos de los
registros de exposiciones de los elementos de memoria a factores
inductores de fatiga e impresión, y/o adquirir la información sobre
la respuesta de carga dinámica a partir de uno o más elementos de
referencia o pares de elementos de referencia y/o de uno o más
elementos de memoria o pares de elementos de memoria de la matriz, y
establecer los criterios predeterminados de detección y/o la
información adquirida sobre la respuesta de carga dinámica como una
base para los criterios de control con objeto de ajustar las
características del pulso o los pulsos de tensión, y la historia de
direccionamientos puede incluir entonces un número acumulado de
operaciones de escritura y/o lectura y/o el tiempo de impresión en
elementos de memoria específicos o en grupos de elementos de memoria
específicos, o la información sobre la respuesta de carga dinámica
puede incluir información sobre el comportamiento de la respuesta de
carga de los elementos de memoria registrado previamente. También es
entonces preferible que la información sobre la respuesta de carga
dinámica se adquiera a partir de al menos un par de elementos de
referencia de la matriz, representando un elemento de cada par una
lógica 0 y el otro una lógica 1.
Es preferible en el procedimiento según la
invención que el dispositivo de circuito de control efectúe un
análisis continuo o periódico de la influencia del ruido aleatorio y
sistemático sobre la respuesta de carga dinámica registrada de
dichos elementos de referencia o de elementos de memoria
direccionados, empleando los resultados de dicho análisis como datos
de entrada a un algoritmo para controlar un protocolo de
lectura/escritura. Adicionalmente, también es preferible que dicho
análisis de la contribución del ruido se base en una dispersión
estadística de las respuestas de carga dinámica registradas de unos
elementos de memoria en estados lógicos conocidos, de unos elementos
de memoria únicos que hayan sido direccionados un número de veces,
y/o de un juego de elementos de memoria similares pero físicamente
diferentes.
En una realización del procedimiento según la
invención en el cual los criterios de control están basados en una
información sobre la respuesta de carga dinámica, es ventajoso que
dicho pulso o uno al menos de dichos pulsos de tensión sea un pulso
de tensión en escalón de longitud variable, estando controlada dicha
longitud por dicho dispositivo de circuito de control, y/o que
dicho dispositivo de circuito de control registre
unos valores de plató de \sigma_{SATURATION} y de
\sigma_{BACKGROUND} de las respuestas de carga en elementos que
representan una lógica "0" y una lógica "1",
respectivamente, en varios momentos de tiempo durante la vida útil
del dispositivo de memoria, y/o que dicho dispositivo de circuito de
control genere un valor de umbral para la decisión sobre los estados
lógicos de dichos elementos de memoria de dicha matriz, de magnitud
\sigma_{TH} = (\sigma_{SATURATION} + \sigma_{BACKGROUND})/2; y
en otra realización que el dispositivo de circuito de control emplee
una información sobre respuestas dinámicas de carga adquirida
mediante el registro de la respuesta dinámica de carga de un grupo
de elementos de memoria seleccionados en unas posiciones del
conjunto de memoria elegidas aleatoria-
mente.
mente.
El anterior objetivo así como otras ventajas y
características se alcanzan también con un aparato que, según la
invención, está caracterizado por incluir una circuitería para
registrar una respuesta de carga dinámica de uno o más elementos de
memoria durante una operación de lectura y ajustar dicha aplicación
de tensiones para limitar a un valor definido el grado de cambio de
polarización en dicho material poralizable durante cada operación de
lectura, estando comprendido dicho valor entre más de cero y un
límite superior más bajo que la magnitud de saturación de la
polarización, y un circuito para controlar las operaciones de
escritura y lectura en los elementos de memoria, según una respuesta
de carga instantánea real detectada en una operación de lectura.
En una realización ventajosa del aparato según la
invención el conjunto de memoria comprende elementos de referencia
con estados lógicos conocidos, y entonces es preferible que los
elementos de referencia estén localizados por parejas, representando
uno de ellos una lógica "0" y el otro una lógica "1", o
que los elementos de referencia estén distribuidos sobre la
totalidad del conjunto.
En ambos casos, es preferible según la invención
que unos elementos seleccionados entre dichos elementos de
referencia sean asignados para tracear el desarrollo de la fatiga y
de la impresión en grupos específicos de elementos de memoria de
dicho conjunto, mediante su exposición al mismo patrón de historia
de polarización y de sucesos de conmutación, y entonces los grupos
de elementos de memoria pueden ser localizados en una o más líneas
de palabras o de bits del conjunto.
A continuación se explicará la invención
detalladamente, con referencia a las figuras de los dibujos
adjuntos, en los cuales:
la Figura 1a muestra una curva general de
histéresis de polarización para un material ferroeléctrico,
la Figura 1b muestra esquemáticamente unos
elementos de memoria conectados a unas líneas de palabras y de bits
en una configuración matricial pasiva,
las Figuras 2a y 2b muestran la evolución
escalonada del tiempo de respuesta a una resolución temporal baja y
alta, respectivamente, de la polarización en elementos de prueba
conteniendo materiales ferroeléctrico en estado intacto y fatigado,
y
la Figura 3 es un ejemplo esquemático de un
circuito para la lectura de datos en elementos de memoria según la
presente invención.
Para facilitar una mejor comprensión de la
presente invención, se da a continuación una breve descripción de
los antecedentes generales y de los principios físicos generales
afectados por la puesta en práctica de la invención, antes de dar
ejemplos específicos de realizaciones de la misma.
La Figura 1a muestra una curva general de
polarización que define la respuesta de polarización de un elemento
de memoria ferroeléctrico, es decir, su estado lógico "0" ó
"1", y proporciona los antecedentes de la siguiente
descripción.
Con referencia a la Figura 1a, se supone que el
elemento de memoria que debe ser leído se encuentra inicialmente en
estado vacío, sin un campo eléctrico aplicado, y que el material
ferroeléctrico del elemento está en un estado de polarización
caracterizado por una posición +P_{R} o -P_{R} sobre el eje de
polarización, dependiendo del estado lógico asignado al elemento.
Según la técnica anterior, una operación de lectura para comprobar
en cual de estos estados se encuentra el elemento implica la
aplicación de un pulso de lectura sobre el elemento con una tensión
+V_{SWITCH}. Esta última tensión supera a la tensión V_{C},
correspondiente al campo coercitivo en el material de la memoria,
por un margen suficiente para excitar el material de la memoria a un
régimen de saturación, es decir, a una región de la curva de
histéresis cerrada y casi lineal. Si el elemento se encontraba
previamente en el estado +P_{R}, sólo fluye una pequeña carga
hacia o desde el elemento, dejando el elemento en el estado +P_{R}
en el que estaba antes. En la Figura 1a, este pequeño flujo de carga
está indicado por la cantidad P^. Sin embargo, si el elemento se
encontraba inicialmente en el estado -P_{R}, la polarización
sufrirá una inversión, con la correspondiente transferencia de una
carga significativa entre el elemento y los electrodos. En la Figura
1a, este flujo de carga está indicado por la cantidad P*. Así pues,
monitorizando la magnitud de carga transferida, se determina el
estado lógico del elemento. Puesto que este procedimiento destruye
el contenido de la memoria del elemento, debe imponerse un ciclo de
impulsos independientes sobre el mismo elemento u otro elemento
seleccionado del dispositivo de memoria, mediante el cual el estado
lógico de ese elemento se ponga al valor original (previo a la
lectura) del elemento que fue leído.
Aunque la presente invención tiene una
aplicabilidad genérica sobre todos los materiales eléctricamente
polarizables que presenten histéresis o remanencia, la siguiente
descripción, para que sea explícita y simple, se referirá a los
materiales ferroeléctricos empleados en las arquitecturas pasivas de
direccionamiento matricial.
Según la presente invención, el flujo de
corriente hacia un elemento de memoria determinado está controlado
de tal modo que el cambio de polarización durante una operación de
lectura es inferior a la magnitud de polarización de saturación,
pero suficiente para poder decidir sobre el estado lógico del
elemento. Típicamente, se aplica un escalón de tensión sobre el
elemento de memoria en cuestión, y se monitoriza la respuesta de
polarización del elemento mediante el transporte de corriente a ese
elemento. La tensión se desconecta en cualquiera de los siguientes
casos:
(a) Ha transcurrido un cierto tiempo de
acumulación de carga, o
(b) Se ha detectado una cierta acumulación de
carga.
Esto se producirá típicamente en un momento de
tiempo en el cual sólo se ha conmutado una fracción de la
polarización conmutable. De este modo, se consiguen varias
ventajas:
- El material ferroeléctrico sólo sufre una
inversión de polarización parcial, lo cual conduce a una menor
fatiga.
- Puesto que cada evento de lectura sólo es
parcialmente destructivo, un determinado elemento puede soportar
varias lecturas antes de que sea necesaria la restauración de
datos.
- Puede tomarse una rápida decisión con respecto
al estado lógico, aumentando la velocidad del proceso de
lectura.
- La restauración de la pérdida de polarización
debida a operaciones de lectura ("contestaciones") requiere
mucha menos transferencia de carga por bit leído, independientemente
de que la restauración se haga después de cada lectura o después de
varias lecturas.
Un elemento crucial del esquema escrito es la
correcta elección del tiempo de acumulación de carga en modo
lectura. Para un elemento determinado, este tiempo aumentará
típicamente según vaya fatigándose el elemento, y se hace necesario
ajustar en consecuencia el protocolo de los pulsos de lectura. Puede
utilizarse un modo predictivo, o bien un modo de monitorización,
para definir el tiempo de acumulación.
En el primero, el tiempo de acumulación es
ajustado según un programa que predice el grado de fatiga a partir
de datos registrados sobre el uso del dispositivo. Este debe incluir
márgenes de error para tener en cuenta todos los parámetros
importantes que afectan a la aparición de la fatiga, por ejemplo la
historia de las temperaturas, así como las tolerancias de
fabricación entre uno y otro elemento, y entre uno y otro
dispositivo.
En el último, la evolución de la respuesta del
elemento (velocidad de conmutación) es monitorizada durante toda la
vida del dispositivo, y se utilizan los resultados para ajustar el
protocolo de los pulsos, en particular el tiempo de acumulación de
carga. En una realización preferida de la presente invención se
incluye un esquema de autodiagnóstico en el cual se monitoriza
continuamente la condición y la evolución en el tiempo de los
elementos de memoria y se comparan con unos elementos de referencia
sometidos a unas condiciones ambientales y funcionales que se
aproximan mucho a las de los propios elementos de memoria.
En la anterior descripción de los antecedentes
generales de la invención, se asumió tácitamente que la
transferencia de carga es casi completa dentro de cada operación de
lectura o de escritura, y se ignoró el aspecto dinámico del proceso
de lectura/escritura. Dependiendo del ferroeléctrico implicado, la
velocidad de la inversión de polarización puede variar dentro de
unos amplios límites, siendo la velocidad de conmutación de los
ferroeléctricos inorgánicos varios órdenes de magnitud más rápida
que la de los tipos orgánicos o poliméricos. La técnica anterior se
ha centrado en gran medida en los ferroeléctricos inorgánicos, dando
énfasis principalmente al tiempo de conmutación total, mientras que
los detalles del transitorio de conmutación han recibido poca o
ninguna atención en relación con su posible explotación en las
operaciones de lectura/escritura. Con la llegada de los dispositivos
de memoria que incorporan ferroeléctricos orgánicos y poliméricos,
que conmutan típicamente mucho más despacio que sus compañeros
inorgánicos, el comportamiento dinámico se convierte en un factor
importante que afecta a la velocidad total del dispositivo. Al mismo
tiempo, la conmutación más lenta ofrece oportunidades para nuevos
esquemas de lectura/escritura, ya que las escalas de tiempo son más
largas y es más fácil intervenir durante la fase del
transitorio.
En las Figuras 2a y 2b se muestran las respuestas
dinámicas de unos elementos de memoria que contienen un
ferroeléctrico polimérico. Los elementos son sometidos a un escalón
de tensión V_{S} = 20V, y se registró la evolución en el tiempo de
la densidad \sigma de carga acumulativa, es decir la carga
transferida por unidad de área de interfaz entre el ferroeléctrico y
los electrodos después de la iniciación del pulso en escalón. Se
muestran dos juegos de curvas. En el primer juego, que abarca las
tres curvas superiores de cada figura, el elemento es conmutado
entre un estado lógico "1" y un estado lógico "0",
sufriendo una inversión de polarización con gran trasferencia de
carga. En el segundo juego, que abarca las tres curvas inferiores
estrechamente agrupadas de cada figura, el elemento ya se encontraba
en un estado lógico "0" antes de la aplicación del escalón de
tensión, y sólo se observó una pequeña respuesta de carga de
desplazamiento dieléctrico. Cada juego de curvas incluían elementos
que estaban en estado intacto, es decir sin fatiga, o que habían
sido sometidos a fatiga mediante 10^{6} ó 10^{7} operaciones de
lectura/refresco implicando una inversión de polarización completa
en cada operación.
Como puede apreciarse, existe un brusco aumento
inicial de corriente seguido por una caída asintótica de la
corriente hacia cero, es decir la densidad de carga \sigma aumenta
rápidamente desde cero y alcanza un plató. El transitorio es mucho
más rápido en el caso sin conmutación (es decir de estado lógico
"0" \rightarrow "0") que en el caso con conmutación (es
decir estado lógico "1" \rightarrow "0"), y los valores
asintóticos de la densidad de carga \sigma son inferiores en el
primer caso (\sigma_{BACKGROUND}) que en el último
(\sigma_{SATURATION}). La fatiga se manifiesta por un valor
inferior de plató (\sigma_{SATURATION}) (es decir, menor P_{R})
y un transitorio más lento, y es claramente más prominente en el
caso con conmutación. El tiempo para alcanzar el 50% de la
polarización máxima en un elemento nuevo es \sim1 \mus, pero
puede llegar a 100 \mus en un elemento fatigado.
Según la presente invención, la lectura de datos
se efectúa aplicando un pulso de tensión, típicamente un escalón de
tensión, y detectando si la densidad de carga \sigma supera o no
un cierto umbral definido en cierto momento de tiempo después de
haber sido iniciado el pulso. Este umbral no será alcanzado, incluso
tras un largo periodo de tiempo, si el elemento está inicialmente en
un estado lógico "0", pero será superado si el elemento está
inicialmente en un estado lógico "1". En este último caso, la
tensión del pulso de lectura sobre el elemento de memoria es
retirada tan pronto es alcanzado este nivel.
Esto puede ilustrarse mediante el ejemplo
siguiente. Supóngase que el dispositivo en cuestión contiene unos
elementos de memoria individuales con las características
representadas en las Figuras 2a y 2b. Como puede apreciarse, en un
elemento en estado "0", la carga transferida acumulada aumenta
rápidamente (en menos de 0,5 \mus) hasta aproximadamente
\sigma_{BACKGROUND} = 2 \muC/cm^{2}, y a partir de entonces
permanece virtualmente sin cambios. Para un elemento en estado
"1", sin embargo, la carga transferida acumulada continúa
aumentando rápidamente después de este punto, alcanzando
aproximadamente \sigma_{SATURATION} = 8,5 \muC/cm^{2} después
de aproximadamente 8 \mus en el caso de un elemento nuevo. En un
elemento fatigado, el aumento es menos rápido y el valor final más
bajo, pero la diferencia con un elemento en estado "0" es
clara.
Como criterio de discriminación, puede
establecerse que un elemento estará definido como estado "1" si
\sigma, en algún momento \tau_{TH} después de la iniciación del
pulso de lectura, sobrepasa un cierto umbral, por ejemplo
\sigma_{TH} = 7 \muC/cm^{2}. Este umbral deberá elegirse bien
por encima del valor máximo que alcancen los elementos inicialmente
en estado "0", en este caso \sigma_{BACKGROUND} = 2
\muC/cm^{2}. En la Figura 2b se observa que el tiempo de
acumulación de carga \tau_{TH} para alcanzar \sigma_{TH} desde
un estado "1" será aproximadamente 4 \mus para el elemento
intacto, 8 \mus para el elemento fatigado 10^{6} veces y
80-100 \mus para el elemento fatigado con 10^{7}
operaciones. Según la técnica anterior, basada en una conmutación
completa y un tiempo fijo de acumulación de carga, este último
debería definirse lo suficientemente largo para permitir la
finalización del transitorio de conmutación en el peor caso, es
decir con elementos fatigados. Así pues, el pulso de lectura tendría
que elegirse en el margen comprendido entre 50 y 100 \mus en lugar
de 1 \mus. Sin embargo, según la presente invención, el pulso de
lectura se interrumpe cuando la densidad de carga acumulada alcanza
el valor de umbral \sigma_{TH}, y se asigna al elemento el estado
lógico "1". Si no se alcanza este umbral dentro de un cierto
margen de tiempo definido \tau >> \tau_{TH}, el elemento
en cuestión está en un estado lógico "0".
El esquema anterior implica que el pulso de
lectura es alargado automáticamente a medida que la respuesta del
elemento se hace más lenta debido a la fatiga, manteniéndose siempre
lo más corto posible y consistente con el criterio de umbral
definido. Esto tiene las siguientes ventajas:
- En primer lugar, existe una ganancia de
velocidad de lectura respecto el esquema de conmutación total de la
técnica anterior.
- En segundo lugar, si vuelven a escribirse datos
en el mismo elemento, se produce una menor inversión de
polarización, y las operaciones de reescritura pueden acortarse
proporcionalmente al caso de la operación de lectura. Los efectos de
impresión (es decir la tendencia del material ferroélectrico del
elemento a bloquearse en un estado lógico en el cual permaneció
durante algún tiempo) pueden acortar aún más el tiempo de
reescritura, dependiendo de los materiales y de las condiciones de
operación.
- En tercer lugar, puesto que se minimiza la
conmutación de polarización y la exposición al campo eléctrico, la
fatiga aumentará genéricamente mucho más despacio que en el esquema
de conmutación total. Las pruebas en ferroeléctricos poliméricos
adecuados para el dispositivo demostraron que la lectura dinámica
según la presente invención aumentaba la resistencia a la fatiga (es
decir, el número de operaciones de lectura y reescritura con un
nivel de confianza aceptable) en varios órdenes de magnitud con
respecto a los protocolos de conmutación de la técnica anterior que
emplean inversión de polarización total.
- En cuarto lugar, cuando \sigma_{SATURATION}
>> \sigma_{BACKGROUND} son posibles múltiples operaciones de
lectura entre cada operación de reescritura.
A continuación se describirá con mayor detalle
una realización preferida, concretamente una determinación con
autodiagnóstico de la respuesta de un elemento de memoria. Según se
describió anteriormente, el tiempo de acumulación de carga debe
alargarse a medida que se fatiga el elemento. Idealmente, cada
elemento del dispositivo de memoria debería leerse con una longitud
del pulso de lectura ajustada óptimamente para ese elemento. Esto es
difícil, ya que las características de respuesta variarán de uno a
otro elemento debido a las tolerancias de fabricación y a la
historia de fatiga e impresión. Esta última en particular puede
conducir a que aparezcan a lo largo del tiempo grandes variaciones
entre uno y otro elemento, ya que la fatiga y la impresión no sólo
están referidas al número de operaciones de lectura/escritura
experimentadas por los elementos individuales, sino también al
efecto combinado de la tensión (amplitud/polaridad/duración) y de
otros factores tales como las temperaturas sufridas por el elemento
durante su
\hbox{vida útil.}
En consecuencia, una aproximación predictiva al
ajuste de los pulsos de lectura será generalmente relativamente
basta, permitiendo una dispersión de las propiedades del elemento
que aumenta con el tiempo y el uso. Alternativamente, pueden
destinarse unos recursos apreciables del dispositivo que se dediquen
a tracear la fatiga acumulada en los elementos. Esta tarea puede
estar simplificada por protocolos que distribuyan el desgaste entre
el número total de elementos de memoria del dispositivo, de tal modo
que los elementos con una historia de fatiga comparable puedan ser
identificados en grupos o bloques.
En la mayoría de los casos será preferible una
aproximación de monitorización o autodiagnóstico. El principio
básico puede ser ejemplarizado como sigue, con referencia a la
Figura 3. De cada fila o grupo de elementos de memoria se usan dos
elementos de referencia, uno polarizado en estado "1" y el otro
en estado "0". Estos dos elementos son sometidos a influencias
que produzcan fatiga, en particular conmutaciones de polarización,
que sean representativas de las sufridas por la fila o grupo de
elementos de memoria al que están asignados. Específicamente se
mencionarán dos modos de operaciones de lectura que emplean los
elementos de referencia:
i) durante la vida útil del dispositivo de
memoria, los elementos de referencia se utilizan para tracear el
desarrollo de \sigma_{SATURATION} y \sigma_{BACKGROUND}, a
partir de los cuales se define el valor de umbral \sigma_{TH}, se
almacena y se actualiza. Además, se establece el correspondiente
tiempo \tau_{TH} de acumulación de carga para que los elementos en
el estado lleguen a \sigma_{TH}. Durante la operación de lectura
se comparan las señales procedentes de los elementos de memoria con
el nivel de umbral \sigma_{TH} en el tiempo \tau_{TH}, y se
determina el estado lógico del elemento. En una clase de
realizaciones bajo este esquema, se utiliza como nivel de umbral el
valor medio, es decir:
\sigma_{TH} =
(\sigma_{SATURATION} \ y \
\sigma_{BACKGROUND})/2
Puesto que este modo implica excitar los
elementos de referencia hasta la saturación, típicamente serán
muestreados periódicamente, ya sea en una operación de muestreo
independiente o en una operación de lectura que implique un pulso de
lectura extendido.
ii) Durante cada operación de lectura, ambos
elementos de referencia "0" y "1" son sometidos a un pulso
de lectura, y se monitorizan las respectivas densidades de carga
\sigma_{0}(\tau) y \sigma_{1}(\tau)
transferidas a cada uno en función del tiempo \tau transcurrido
desde la iniciación del pulso de lectura según puede apreciarse en
la Figura 2, la diferencia
(\sigma_{0}(\tau)-\sigma_{1}(\tau))
entre ambos aumenta con el tiempo, empezando en cero y alcanzando
al final un valor (\sigma_{SATURATION}- \sigma_{BACKGROUND}). En
algún momento \tau_{TH} esta diferencia alcanza un cierto nivel en
el cual puede ser fácilmente detectada en presencia de ruido y de
variabilidad entre uno y otro elemento, en cuyo momento se
interrumpe el pulso de lectura y se leen los amplificadores sensores
de la fila o del conjunto de elementos de memoria asociados a estos
elementos de referencia. En este punto los valores
\sigma_{0}(\tau_{TH}) y \sigma_{1}(\tau_{TH})
registrados están disponibles como parámetros de entrada para el
proceso de determinación del estado lógico.
En los dos casos anteriores i) y ii), la longitud
\tau_{TH} del pulso de lectura aumenta automáticamente a medida
que se fatigan los elementos, manteniéndose a la vez lo más corta
posible según ciertos criterios de detección y de discriminación
predefinidos. Estos últimos pueden elegirse para cumplir diferentes
niveles de confianza según el uso previsto para el dispositivo.
Los casos i) y ii) proporcionan diferentes
ventajas e inconvenientes que pueden establecerse como sigue.
Caso
i)
Ventaja: se obtiene una información directa sobre
el desarrollo de los parámetros \sigma_{SATURATION} y
\sigma_{BACKGROUND}.
Inconveniente: se requiere un ciclo de pulsos
independiente.
Caso
ii)
Ventaja: puede ponerse en práctica sin un ciclo
independiente de pulsos (pero los elementos de referencia deben
estar en los estados lógicos correctos al iniciarse la operación de
lectura e impone una fatiga pulsante representativa sobre los
elementos de referencia.
Inconveniente: requiere una circuitería para
generar parámetros de umbral/discriminación en tiempo real. Usado
como "disparo único", es decir cuando los datos del conjunto o
fila de elementos en cuestión son leídos una única vez o entre
intervalos largos, los parámetros de discriminación deducidos en
este modo reflejarán la totalidad del ruido del suceso de muestreo
único capturado.
La puesta en práctica física de la circuitería de
lectura que emplea elementos de referencia puede efectuarse de
muchas maneras obvias para una persona experta. En la Figura 3 está
representado un aparato que comprende un conjunto de elementos de
memoria de direccionamiento matricial y es capaz de efectuar
operaciones de escritura y lectura según el procedimiento de la
invención. Deberá entenderse que, aunque el aparato de la Figura 3
corresponde a un conjunto de direccionamiento matricial pasivo, no
está limitado al mismo, sino que el conjunto de elementos de memoria
de direccionamiento matricial podría igualmente estar basado en
direccionamiento matricial activo, es decir provisto de elementos de
memoria que incluyan un transistor de conmutación. El esquema básico
representado en la Figura 3 puede utilizarse con ambos tipos de
modos de operación i) e ii) descritos anteriormente. En este caso,
los elementos de referencia están situados en dos líneas de
direccionamiento vertical dedicadas ("líneas de bits"), una con
elementos "0" y la otra con elementos "1". En una
operación de lectura, una línea horizontal ("línea de
palabras") es sometida cada vez a un pulso de lectura, y la carga
que fluye hacia los elementos en los puntos de cruce entre la línea
horizontal direccionada y las líneas verticales cruzadas es
monitorizada por la circuitería representada debajo de la matriz. De
este modo, los elementos de memoria de cada línea horizontal dada
llevan asociado un par de elementos de referencia en la misma
línea.
Naturalmente, pueden añadirse más líneas de bits
con elementos de referencia a intervalos en toda la matriz de
memoria. En ciertos casos puede ser ventajoso emplear líneas de bits
únicas "1" ó "0" en lugar de parejas, o los elementos de
referencia pueden ocupar menos de la longitud total de una línea de
bits, incluso hasta un sólo elemento. Este último será el caso
cuando los elementos de referencia estén situados en líneas de
palabras en lugar de en líneas de bits, lo cual es una variante de
la presente invención.
El diagrama representado en la Figura 3 indica el
cableado entre las líneas de bits de referencia y los detectores de
señal de referencia. No obstante, mediante multiplexión y ruteo de
señales, las líneas de bits de referencia pueden estar definidas en
cualquier posición de la matriz. Así pues, en muchos casos será
ventajoso establecer elementos de referencia en regiones de la
matriz de memoria que hayan estado sometidas a fatiga e impresión
durante el uso regular del dispositivo de memoria, con la
posibilidad de desplazarlos de una a otra posición de la matriz
durante la vida útil del dispositivo de memoria. De este modo,
siempre se dispondrá de datos realistas para el proceso de decisión
de la lectura.
Para mayor simplicidad, en la Figura 3 no se
representa la circuitería para escribir datos en los elementos de la
matriz. La reescritura para preservar los datos leídos
destructivamente puede hacerse inmediatamente después de la
operación de lectura, con un pulso de aproximadamente la misma
longitud que se determine en la operación de lectura, o puede
posponerse hasta que el nivel de polarización del elemento haya
alcanzado un valor menor como consecuencia de múltiples lecturas. En
este último caso se requerirá un pulso de reescritura más largo.
Evidentemente, para obtener datos de referencia
fiables, el número de elementos de referencia en el dispositivo de
memoria deberá ser suficientemente grande para que permita una
estrecha mimetría del patrón de utilización de los elementos de
memoria reales en cuestión, con una dispersión estadística pequeña.
Sin embargo, una gran adjudicación de estados reales y de
circuitería dedicada para los elementos de referencia competirá con
las otras funciones de memoria y de procesamiento del dispositivo, y
en la práctica un número limitado de elementos de referencia estarán
asociados a un número mucho mayor de elementos de memoria, que
pueden tener una gran proximidad física con los elementos de
referencia (por ejemplo en un grupo), o pueden estar enlazados con
un juego de elementos de memoria que experimente mutuamente el mismo
tipo de exposición a lectura y escritura. Este último puede ser, por
ejemplo, un sector determinado del dispositivo de memoria que
comprenda elementos no necesariamente en mutua proximidad física, o
una fila de elementos de una matriz de direccionamiento en la cual
se lea de una vez toda la fila.
Claims (18)
1. Un procedimiento para efectuar operaciones de
escritura y lectura en un conjunto de celdas de memoria de
direccionamiento matricial que comprenden un material eléctricamente
polarizable que presenta remanencia de polarización, en particular
un material electreto o ferroeléctrico, en el cual un valor lógico
almacenado en una celda de memoria está representado por un estado
real de polarización de la celda de memoria y se determina
detectando un flujo de carga hacia o desde dicha celda de memoria en
respuesta a la aplicación de unas tensiones sobre las líneas de
palabras y las líneas de bits para direccionar las celdas de memoria
del conjunto, en el cual la detección del flujo de carga en
particular se basa en detectar un componente de flujo de carga
provocado por un cambio de polarización en dicho material
polarizable, y en el cual se efectúan operaciones de escritura y
lectura bajo el control de un dispositivo de circuito de
control,
caracterizado por registrar una respuesta
de carga dinámica de una o más celdas de memoria durante una
operación de lectura, limitar el grado de polarización en el
material polarizable durante cada operación de lectura a un valor
que depende de la respuesta de carga dinámica registrada según
defina el dispositivo de circuito de control, estando dicho valor
comprendido entre más de cero y un límite superior más bajo que la
magnitud de saturación de la polarización y consistente con unos
criterios predeterminados para la detección fiable del estado lógico
de un elemento de memoria, y controlar las operaciones de escritura
y lectura según una información real de la respuesta de carga
instantánea.
2. Un procedimiento según la reivindicación
1,
caracterizado porque el valor lógico
almacenado de un elemento de memoria es determinado por una
aplicación de uno o más pulsos de tensión, cuyas características son
controladas por el dispositivo de circuito de control.
3. Un procedimiento según la reivindicación
2,
caracterizado por establecer para la
memoria una historia de direccionamientos en términos de los
registros de exposiciones de los elementos de memoria a factores
inductores de fatiga e impresión, y/o adquirir la información sobre
la respuesta de carga dinámica a partir de uno o más elementos de
referencia o pares de elementos de referencia y/o de uno o más
elementos de memoria o pares de elementos de memoria de la matriz, y
establecer los criterios predeterminados de detección y/o la
información adquirida sobre la respuesta de carga dinámica como una
base para los criterios de control con objeto de ajustar las
características del pulso o los pulsos de tensión.
4. Un procedimiento según la reivindicación
3,
caracterizado por incluir en la historia
de direccionamientos un número acumulado de operaciones de escritura
y/o lectura y/o el tiempo de impresión en elementos de memoria
específicos o en grupos de elementos de memoria específicos.
5. Un procedimiento según la reivindicación
3,
caracterizado por incluir en la
información sobre la respuesta de carga dinámica una información
sobre el comportamiento de la respuesta de carga de los elementos de
memoria registrado previamente.
6. Un procedimiento según la reivindicación
3,
caracterizado por adquirir la información
sobre la respuesta de carga dinámica registrando la respuesta de
carga dinámica de al menos un par de elementos de referencia de la
matriz, representando un elemento de cada par una lógica 0 y el otro
una lógica 1.
7. Un procedimiento según las reivindicaciones 5
ó 6,
caracterizado porque el dispositivo de
circuito de control efectúa un análisis continuo o periódico de la
influencia del ruido aleatorio y sistemático sobre la respuesta de
carga dinámica registrada de dichos elementos de referencia o de
elementos de memoria direccionados, y emplea los resultados de dicho
análisis como datos de entrada a un algoritmo para controlar un
protocolo de lectura/escritura.
8. Un procedimiento según la reivindicación
7,
caracterizado por basar dicho análisis de
la contribución del ruido en una dispersión estadística de las
respuestas de carga dinámica registradas de unos elementos de
memoria en estados lógicos conocidos, de unos elementos de memoria
únicos que hayan sido direccionados un número de veces, y/o de un
juego de elementos de memoria similares pero físicamente
diferentes.
9. Un procedimiento según la reivindicación 3, en
el cual los criterios de control están basados en una información
sobre la respuesta de carga dinámica,
caracterizado porque dicho pulso o uno al
menos de dichos pulsos de tensión es un pulso de tensión en escalón
de longitud variable, estando controlada dicha longitud por dicho
dispositivo de circuito de control.
10. Un procedimiento según la reivindicación 3,
en el cual los criterios de control están basados en una información
sobre la respuesta de carga dinámica,
caracterizado porque dicho dispositivo de
circuito de control registra unos valores de plató de
\sigma_{SATURATION} y de \sigma_{BACKGROUND} de las respuestas
de carga en elementos que representan una lógica "0" y una
lógica "1", respectivamente, en varios momentos de tiempo
durante la vida útil del dispositivo de memoria.
11. Un procedimiento según la reivindicación 3,
en el cual los criterios de control están basados en una información
sobre la respuesta de carga dinámica,
caracterizado porque dicho dispositivo de
circuito de control genera un valor de umbral para la decisión sobre
los estados lógicos de dichos elementos de memoria de dicha matriz,
de magnitud \sigma_{TH} = (\sigma_{SATURATION} +
\sigma_{BACKGROUND})/2.
12. Un procedimiento según la reivindicación
3,
caracterizado porque el dispositivo de
circuito de control emplea una información sobre respuestas
dinámicas de carga adquirida mediante el registro de la respuesta
dinámica de carga de un grupo de elementos de memoria seleccionados
en unas posiciones del conjunto de memoria elegidas
aleatoriamente.
13. Un aparato para efectuar operaciones de
escritura y lectura, cuyo aparato incluye al menos un conjunto de
elementos de memoria de direccionamiento matricial que comprenden un
material eléctricamente polarizable que presenta remanencia de
polarización, en particular un material ferroeléctrico, en el cual
un valor lógico almacenado en un elemento de memoria está
representado por el estado de polarización de los elementos de
memoria individuales y seleccionables por separado y se determina
detectando un flujo de carga hacia o desde dichos elementos de
memoria en respuesta a una aplicación de tensiones sobre las líneas
de palabras y de bits para direccionar los elementos de memoria de
un conjunto, estando basada dicha detección de flujo de carga en
particular en un componente de flujo de carga provocado por un
cambio de polarización en dicho material polarizable, y cuyo aparato
está caracterizado por incluir una circuitería para registrar
una respuesta de carga dinámica de uno o más elementos de memoria
durante una operación de lectura y ajustar dicha aplicación de
tensiones para limitar a un valor definido el grado de cambio de
polarización en dicho material poralizable durante cada operación de
lectura, estando comprendido dicho valor entre más de cero y un
límite superior más bajo que la magnitud de saturación de la
polarización, y un circuito para controlar las operaciones de
escritura y lectura en los elementos de memoria, según una respuesta
de carga instantánea real detectada en una operación de lectura.
14. Un aparato según la reivindicación 13,
caracterizado porque dicho conjunto de
memoria comprende elementos de referencia con estados lógicos
conocidos.
15. Un aparato según la reivindicación 14,
caracterizado porque dichos elementos de
referencia están localizados por parejas, representando uno de ellos
una lógica "0" y el otro una lógica "1".
16. Un aparato según la reivindicación 14,
caracterizado porque dichos elementos de
referencia están distribuidos sobre la totalidad de dicho
conjunto.
17. Un aparato según la reivindicación 15 ó la
reivindicación 16,
caracterizado porque unos elementos
seleccionados entre dichos elementos de referencia son asignados
para tracear el desarrollo de la fatiga y de la impresión en grupos
específicos de elementos de memoria de dicho conjunto, mediante su
exposición a un patrón de historia de polarización y de sucesos de
conmutación similar al de estos últimos.
18. Un aparato según la reivindicación 17,
caracterizado porque dichos grupos de
elementos de memoria están localizados en una o más líneas de
palabras o de bits de dicho conjunto.
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| CN1440554A (zh) | 2003-09-03 |
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