EP2532024A1 - Verfahren zur behandlung eines temporär gebondeten produktwafers - Google Patents

Verfahren zur behandlung eines temporär gebondeten produktwafers

Info

Publication number
EP2532024A1
EP2532024A1 EP10787688A EP10787688A EP2532024A1 EP 2532024 A1 EP2532024 A1 EP 2532024A1 EP 10787688 A EP10787688 A EP 10787688A EP 10787688 A EP10787688 A EP 10787688A EP 2532024 A1 EP2532024 A1 EP 2532024A1
Authority
EP
European Patent Office
Prior art keywords
wafer
product wafer
residual stress
flat side
thinning
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
EP10787688A
Other languages
English (en)
French (fr)
Inventor
Jürgen Burggraf
Harald Wiesbauer
Markus Wimplinger
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EV Group E Thallner GmbH
Original Assignee
EV Group E Thallner GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EV Group E Thallner GmbH filed Critical EV Group E Thallner GmbH
Publication of EP2532024A1 publication Critical patent/EP2532024A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer

Definitions

  • the invention relates to a method according to claim 1 and a
  • Apparatus according to claim 13 or 14 for treating a temporarily bonded product wafer Apparatus according to claim 13 or 14 for treating a temporarily bonded product wafer.
  • Novel, three-dimensional integrated circuits require reliable methods of handling thin wafers in order to be able to successfully transport the thin wafers through the necessary manufacturing processes on the back of the wafer.
  • the method of temporary bonding has become established for this purpose.
  • the product wafer is mounted with a completely or partially finished first main surface by means of a suitable method, in particular by means of adhesive technology on a carrier wafer.
  • this first main surface points in the direction of the carrier wafer.
  • the product wafer is then thinned using known grinding techniques. After this thinning process Further manufacturing steps are carried out on the back side of the thin wafer.
  • processes in which high thermal stresses were generated in the wafer, such as abrupt heating and / or cooling have led to problems.
  • the wafer has dents (English, dimples) get that have made further processing impossible. These dents are at the same time also places where the adhesive used to fix the thin wafer flows and thus the adhesive thickness is uneven.
  • the wafer is known to thin on backgrind tapes (BG tape), so no stable carrier substrates.
  • BG tape backgrind tapes
  • the wafer is usually thinned by grinding only. There is no further processing on the wafer back more. At least in this case, complex structures such as wiring lines or the like are no longer manufactured.
  • it is common to thin the wafers by a series of coarse and fine grinding processes. However, these grinding processes usually leave damage to the
  • the second relevant area is the range of thin wafers mounted on rigid carrier substrates. In this area, the wafers are also using coarse and fine grinding on the
  • target thickness thinned typically, target thicknesses of less than 100 ⁇ are desired.
  • wafers are preferably thinned to 75 ⁇ or 50 ⁇ . In the future, it is expected that the wafers will be thinned even more to 30, 20 or even ⁇ ⁇ .
  • the detailed process sequence when thinly wafers were usually determined by the required surface finish.
  • the re-thinning process has ended with the use of the fine grinding process using the Polygrind grinding wheel. To this day, no consciously chosen processes have been used to improve the surface quality for further processing, especially in thermal applications. Partly because the rigid support was considered as a sufficient means to adequately support and hold the thin wafer during the subsequent process.
  • the invention relates to a method of avoiding the above-mentioned dents when wafers are thinned and thus to ensure the quality of the temporarily bonded wafers during the process flow. If the surface defects were not avoided, the further processing would lead to the technical problems described above.
  • Dellenbi ldung arise when, as the thickness of the wafer, they also have on the front of an increasing topography, which are to be embedded in the, located between the carrier and product wafer adhesive.
  • This topography is for wafer with low topography less than ⁇ ⁇ , typically less than 20 ⁇ , which in this case has adhesive thicknesses of 10 to 30 ⁇ result. It should be noted here that usually the adhesive thickness is selected to be about ⁇ ⁇ stronger than the height of the topography.
  • topographical heights of> 30 ⁇ often with> 50 ⁇ but typically with> 70 ⁇ and in many cases with> 100 ⁇ expected.
  • the higher adhesive thickness in conjunction with the very thin wafers means that even slight stress in the wafer is sufficient to cause dents. This is a phenomenon that mainly occurs for thermoplastic adhesives which lose viscosity at elevated temperature. This represents requirements that are not found in the case of the usual (prior art) backgrind on BG tape.
  • the higher adhesive thickness allows for easier flow of the adhesive, which is associated with the very low inherent stiffness of the product wafer
  • the above-mentioned invention makes it possible to extend the temperature range in which the wafers can be processed. Especially at PECVD
  • Ultrathin wafers with this kind of stacked structures are usually processed above 50 ° C, in particular above 75 ° C and in particular above 100 ° C, whereby said invention is indispensable to prevent dents.
  • the invention is therefore based on the idea to set the voltage of the thin wafer after grinding targeted.
  • the thin wafer is mounted by means of known methods on a support.
  • This carrier wafer can basically consist of any Matertal with corresponding mechanical properties. However, silicon, glass and certain ceramic materials are preferably used. A main focus here is that the carrier wafers have a thermal
  • thermoplastic or at least predominantly thermoplastic adhesive As an example of such adhesives, the HT 10.10 material from Brewer Science Inc., Rolla,
  • Thinning process thinned This thin process takes place from a
  • Damaged crystal structure either completely or partially controlled to remove. It is further pointed out that the crystal structure can be defective not only on the surface but also up to a few micrometers below the surface, therefore the defects over a large depth, in particular lower than 0.5 ⁇ m, 1 ⁇ m, 3 ⁇ m 5 ⁇ m and even to ⁇ ⁇ , are present. By means of reducing the defects
  • Residual stress is removed a layer thickness S whose value can be determined depending on the product wafer thickness D of the product wafer after thinning or grinding of the product wafer.
  • the ratio of the layer thickness S to the product wafer thickness D lies between 1 to 300 and 1 to 10, in particular between 1 to 15 and 1 to 20, preferably between 1 to 100 and 1 to 30. It is therefore not sufficient, only a few
  • the wafer In the partial removal, it is possible to specifically set the stress of the wafer, and thus any residual stresses of the wafer, for example due to the active side layer could be available to compensate. As a result, the wafer no longer warps during subsequent processes with high thermal stress.
  • Suitable processes for removing this damaged layer are:
  • the invention consists in a process flow, characterized in that
  • CMP Cleaning and mechanical chemical polishing
  • Structure wafer is prevented in the underlying adhesive layer, especially at higher temperatures.
  • Structure wafer is extremely increased.
  • the controlling factor 0.5 ⁇ , ⁇ ⁇ , 3 ⁇ , 5 ⁇ and ⁇ ⁇ ⁇
  • the voltages are adjusted so that a future occurring stress, caused by layers that are later applied to the wafer, already in the adjustment of stress with
  • the voltage is adjusted so that the wafer preferably during the thermal process for
  • Carrier wafer bulges out, and thus counteract delamination.
  • silicone-like adhesives which crosslink either thermally or by UV light exposure, are used.
  • the process can be used for all thermosetting adhesives.
  • the method proves to be particularly advantageous in combination with thermoplastic adhesives whose viscosity increases with increasing
  • Waferstapel is introduced mainly via heat conduction.
  • the temperature of the Chucks used moves in the range of 1 00 to 400 ° C, but especially in the range of 150 to 300 ° C and preferably in the range of 1 80 to 250 ° C, where the heat transfer by heat radiation is not so important role plays. Therefore, the wafer stack in this case is heated particularly abruptly within a short time, starting on contact of the wafer stack with the chuck. Since the wafer is never in full contact with the chuck, the heat transfer is preferably at those points where contact prevails.
  • FIG. 2 shows a surface of a temporarily bonded product wafer after a treatment according to the present invention (C-SAM uptake).
  • FIG. 1 shows that the product wafer according to FIG. 1 has distinct dents
  • FIG. 2 shows that a wafer treated according to the invention has a substantially more homogeneous surface structure. Accordingly, the wafer according to FIG. 2 has less

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Behandlung eines temporär auf einem Trägerwafer gebondeten Produktwafers mit folgenden Schritten: - Schleifen und/oder Rückdünnen des Produktwafers an einer vom Trägerwafer abgewandten Flachseite auf eine Produktwaferdicke D von < 150μm, insbesondere < 100μm, vorzugsweise < 75μm, noch bevorzugter < 50μm, besonders bevorzugt < 30μm, - nach dem Schleifen und/oder Rückdünnen Oberflächenbehandlung der Flachseite mit Mitteln zum Reduzieren einer,insbesondere strukturellen, Eigenspannung des Produktwafers.

Description

Verfahren zur Behandlung eines temporär gebondeten Produktwafers
B e s c h r e i b u n g
Die Erfindung betrifft ein Verfahren gemäß Anspruch 1 und eine
Vorrichtung gemäß Anspruch 13 oder 14 zur Behandlung eines temporär gebondeten Produktwafers.
Neuartige, dreidimensional integrierte Schaltkreise benötigen verlässliche Verfahren zur Handhabung dOnner Wafer, um die dünnen Wafer durch die notwendigen Fertigungsprozesse auf der Wafer Rückseite erfolgreich transportieren zu können. In den vergangenen Jahren hat sich hierzu die Methode des Temporär-Bondens etabliert. Dabei wird der Produktwafer mit einer ganz oder teilweise fertig gestellten ersten Hauptfläche mittels eines geeigneten Verfahrens, insbesondere mittels Klebetechnologie auf einen Träger Wafer montiert. Dabei zeigt diese erste Hauptfläche in die Richtung des Trägerwafers. Der Produktwafer wird anschließend mittels bekannter Schleiftechniken gedünnt. Nach diesem Dünnungsprozess werden auf der Rückseite des dünnen Wafers weitere Fertigungsschritte durchgeführt. Dabei haben in der Vergangenheit Prozesse, bei denen im Wafer hohe thermische Spannungen erzeugt wurden, wie zum Beispiel abruptes Heizen- und/oder Kühlen, zu Problemen geführt. - Vielfach hat der Wafer dabei Dellen (engl, dimples) bekommen, die eine weitere Verarbeitung unmöglich gemacht haben. Diese Dellen sind gleichzeitig auch Stellen, an denen der zum Fixieren des dünnen Wafers verwendete Kleber verfließt und damit die Kleberdicke ungleichmäßig ist.
Bekannt ist das Wafer Dünnen auf Backgrind Tapes (BG Tape), also keine stabilen Trägersubstrate. Hier wird der Wafer zumeist mittels Schleifverfahren nur gedünnt. Es erfolgt keine weitere Bearbeitung auf der Wafer Rückseite mehr. Zumindest werden in diesem Fall keine komplexen Strukturen wie Verdrahtungsleitungen oder dergleichen mehr gefertigt. In diesem Bereich ist es üblich, die Wafer zu dünnen mittels einer Aufeinanderfolge von Grob- und Feinschleifprozessen. Diese Schleifprozesse lassen in der Regel jedoch Beschädigung der
Kristallstruktur auf der geschliffenen Wafer Oberfläche zurück. Diese Beschädigungen führen zu Spannungen. Daher wurde in diesem Bereich in den letzten Jahren an Möglichkeiten geforscht, um diesen beschädigten Layer zu eliminieren. Das Resultat sind sogenannte„Stress Relief
Prozesse". Um diese Prozesse jedoch umgehen zu können haben
Hersteller von Schleifanlagen und Schleifwerkzeugen wie z.B. die Fa. Disco in Japan auch an Schleifrädern gearbeitet, die die Notwendigkeit des Stress Reliefs eliminieren. Ein sehr populäres Produkt in diesem Bereich ist z.B. das sogenannte Polygrind Schleifrad, das es ermöglicht, die Wafer unmittelbar nach dem Dünnen zu zersägen und in die
endgültige Chipverpackung einzubringen, (in der Industrie unter dem Begriff„Packaging" bekannt). Der zweite relevante Bereich ist der Bereich von Dünnen Wafer, die auf starren Trägersubstraten montiert sind. In diesem Bereich werden die Wafer ebenfalls mittels Grob- und Feinschleifverfahren auf die
gewünschte Zieldicke gedünnt. Typischerweise werden Zieldicken von weniger als 100 μπι angestrebt. In letzter Zeit werden Wafer jedoch vorzugsweise auf 75 μιπ oder 50 μηι gedünnt. In Zukunft wird erwartet, dass die Wafer noch stärker auf 30, 20 oder gar Ι Ομηι gedünnt werden. In diesem Bereich wurde die detaillierte Prozessabfolge beim dünnen des Wafers üblicherweise durch die notwendige Oberflächengüte bestimmt. Vielfach hat der Rückdünnprozess mit der Verwendung des Feinschliff Prozesses unter Verwendung des Polygrind Schleifrades geendet. Es wurden als in diesem Bereich bis heute keine bewusst gewählten Prozesse angewendet, um die Oberflächenqualität für die weitere Bearbeitung, insbesondere bei thermischen Anwendungen, zu verbessern. Dies auch unter anderem deshalb, weil der starre Träger als ausreichendes Mittel angesehen wurde, um den dünnen Wafer während der darauffolgenden Prozess ausreichend zu stützen und flach zu halten.
Es ist daher die Aufgabe der vorliegenden Erfindung, eine Vorrichtung und ein Verfahren anzugeben, mit dem die weitere Handhabung bei immer dünneren, temporär fixierten Produktwafern erleichtert bzw. erst ermöglicht wird, insbesondere bei sich anschließenden thermischen Prozessen.
Diese Aufgabe wird mit den Merkmalen der Ansprüche 1 , 13 und 14 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den
Unteransprüchen angegeben. In den Rahmen der Erfindung fallen auch sämtliche Kombinationen aus zumindest zwei von in der Beschreibung, den Ansprüchen und/oder den Figuren angegebenen Merkmalen. Bei angegebenen Wertebereichen sollen auch innerhalb der genannten
Grenzen liegende Werte als Grenzwerte offenbart und in beliebiger Kombination beanspruchbar sein.
Die Erfindung betrifft eine Methode, die oben genannten Dellen beim Dünnen von Wafern zu vermeiden und somit die Qualität der temporär gebondeten Wafer während des Prozessflusses zu gewährleisten. Würde man die Oberflächendefekte nicht vermeiden, käme es bei der weiteren Prozessierung zu den oben beschriebenen technischen Problemen. Indem die Oberflächenbehandlung nach dem Schleifen und/oder Rückdünnen gezielt erfolgt, um die Eigenspannung des Produktwafers zu reduzieren, kann damit auf die weitere Bearbeitung des Produktwafers positiv
Einfluss genommen werden. Denn die strukturelle Eigenspannung, die zumindest teilweise durch die oben beschriebenen Dellen verursacht wird, sorgt bei zu hoher Eigenspannung, insbesondere bei immer dünneren Wafern wegen deren geringerer Eigensteifigkeit, für die aufgeführten technischen Probleme bei der Weiterverarbeitung.
Das Phänomen der Dellen stellt erst in jüngerer Vergangenheit ein gravierendes Problem dar. Der Hauptgrund dafür dürfte in dem Umstand liegen, dass erst jetzt sehr geringe Zieldicken (siehe die Ausführungen oben) für die Dünnwafer angestrebt werden. Wenn die Wafer dünner werden, nimmt die Eigensteifigkeit der dünnen Wafer ab, wodurch dem Stress (Eigenspannung), der nach den Erkenntnissen der Anmelderin aufgrund der Kristalldefekte entsteht, nur mehr mit einem wenig stabilen Wafer entgegengewirkt wird. Vielmehr sind Wafer in diesem
Dickenbereich sehr biegsam und flexibel. Es wird darauf hingewiesen, dass erst in jüngster Zeit diese Art der Trägertechnologie zur Prozessierung von ultradünnen Wafern verwendet wird um, vor allem gestapelte Dies oder sogenannte„3 D Packages" herzustellen.
Besonders ungünstige Verhältnisse im Zusammenhang mit der
Dellenbi ldung ergeben sich, wenn bei abnehmender Dicke der Wafer, diese auch auf der Vorderseite eine zunehmende Topographie aufweisen, die in den, zwischen Träger und Produktwafer befindlichen Kleber eingebettet werden sollen. Diese Topographie beträgt für Wafer mit geringer Topographie weniger als Ι Ομιη, typischerweise weniger als 20μιη, was in diesem Fall Kleberdicken von 10 bis 30μπι zur Folge hat. Man beachte hierbei, dass üblicherweise die Kleberdicke in etwa um Ι Ομιη stärker gewählt wird, als die Höhe der Topographie. Für Wafer mit hoher Topographie ist mit Topographiehöhen von >30μιη, vielfach mit >50μπι typischerweise aber mit >70μιη und in vielen Fällen mit > 100μπι zu rechnen.
Die höhere Kleberdicke in Verbindung mit den sehr dünnen Wafern hat zur Folge, dass schon leichter Stress im Wafer ausreicht, um Dellen zu verursachen. Dies ist ein Phänomen, das vor allem für thermoplastische Kleber auftritt, welche bei erhöhter Temperatur an Viskosität verlieren. Dies repräsentiert Anforderungen, die im Falle des üblichen (Stand der Technik) Backgrindens auf BG Tape nicht vorzufinden sind. Die höhere Kleberdicke ermöglicht ein leichteres Fließen des Klebers, was verbunden mit der sehr geringen Eigensteifigkeit des Produktwafers die
Dellenbildung begünstigt. Der Vorteil der neuen Erfindung besteht darin, dass man
Oberflächendefekte beim Rückdünnen von temporär gebondeten Wafern vollkommen vermeiden kann, was eine entscheidende
Qualitätsverbesserung des Endproduktes zur Folge. Des Weiteren ist damit eine Performanceverbesserung des Produktionsprozesses
verbunden, da die Dellen auch bei höheren Temperaturen, denen die Wafer im Produktionsprozess meistens noch unterliegen, nicht mehr auftreten.
Da die Dellenbildung auch temperaturabhängig ist (da mit steigender Temperatur die Viskosität thermoplastischer Kleber sinkt), kann durch die genannte Erfindung der Temperaturbereich in dem die Wafer prozessiert werden können erweitert werden. Vor allem bei PECVD
Prozessen, in denen höhere Temperaturen verwendet werden und durch die Plasmaeinwirkung zusätzliche thermische Energie in den Wafer eingebracht wird, muss die Dellenbildung vollkommen unterbunden werden. Es konnte bereits nachgewiesen werden, dass genannte Erfindung die Dellenbi ldung tatsächlich unterbindet. Ultradünne Wafer mit dieser Art von gestapelten Strukturen werden meist über 50°C, im speziellen über 75°C und im Besonderen über 100°C prozessiert, womit genannte Erfindung unverzichtbar wird um Dellenbildung zu vermeiden.
Der Erfindung liegt also der Gedanke zugrunde, die Spannung des dünnen Wafers nach dem Schleifen gezielt einzustellen. Dabei wird der dünne Wafer mittels bekannter Verfahren auf einen Träger montiert. Dieser Trägerwafer kann grundsätzlich aus jedem Matertal mit entsprechenden mechanischen Eigenschaften bestehen. Bevorzugt finden jedoch Silizium, Glas und bestimmte Keramikmaterialien Einsatz. Ein Hauptaugenmerk liegt hier darauf, dass die Trägerwafer einen thermischen
Ausdehnungskoeffizienten haben, der dem des Produkt Wafers (z.B. Silizium) sowohl punktuell als auch hinsichtlich Verlauf des Koeffizienten über den Temperaturbereich angepasst / möglichst identisch ist. Als bevorzugte Ausführungsvariante sei hier erwähnt, dass der Produktwafer mit der bereits prozessierten Seite auf den Trägerwafer unter Verwendung eines thermoplastischen oder zumindest überwiegend thermoplastischen Klebers aufgeklebt wird. Als Beispiel für derartige Kleber sei das HT 10.10 Material von Brewer Science Inc., Rolla,
Missouri, U.S.A. genannt. Anschließend wird der Wafer mittels
Schleifverfahren gedünnt. Dieser Dünnprozess erfolgt aus einem
Zusammenspiel aus Grob- und Feinschleifprozessen. Der entscheidende Teil der Erfindung ist es nun, den Wafer einem geeigneten weiteren Prozess zu unterziehen, der es ermöglicht, die Schicht mit der
beschädigten Kristallstruktur entweder ganz oder kontrolliert teilweise zu entfernen. Im Weiteren wird darauf hingewiesen, dass die Kristallstruktur nicht nur an der Oberfläche, sondern auch bis zu einigen Mikrometer unterhalb der Oberfläche, defekt sein kann, daher die Defekte über eine große Tiefe, insbesondere tiefer als 0.5 μπι, 1 πι,3 μΓη 5 μπι und sogar bis Ι Ομπι, vorhanden sind. Durch die Mittel zur Reduzierung der
Eigenspannung wird eine Schichtdicke S abgetragen, deren Wert abhängig von der Produktwaferdicke D des Produktwafers nach dem Rückdünnen bzw. Schleifen des Produktwafers festlegbar ist. Das Verhältnis der Schichtdicke S zu der Produktwaferdicke D liegt dabei zwischen 1 zu 300 und 1 zu 1 0, insbesondere zwischen 1 zu 1 50 und 1 zu 20, vorzugsweise zwischen 1 zu 1 00 und 1 zu 30. Es reicht daher nicht, nur einige
Atomlagen abzutragen um die oberflächennahen Defekte zu entfernen.
Bei der teilweisen Entfernung ist es möglich, gezielt den Stress des Wafers einzustellen, und so etwaige Eigenspannungen des Wafers, der zum Beispiel aufgrund der auf der aktiven Seite befindlichen Layer vorhanden sein könnte, zu kompensieren. Damit verwölbt sich der Wafer während nachfolgender Prozesse mit einem hohen thermischen Stress nicht mehr.
Geeignete Prozesse zur Entfernung dieses beschädigten Layers sind:
Polierprozesse. - z.B. Der„Dry Polish Prozess" von Disco
Nassätzprozesse, die mittels geeigneter Chemikalien durchgeführt werden.
Trockenätzprozesse
Eine Kombination der zuvor genannten Prozesse
Die Erfindung besteht in einem Prozessfluss, dadurch gekennzeichnet, dass
• ein Trägerwafer zu einem Strukturwafer über ein Adhäsionsmaterial temporär gebondet wird
• eine Nachbehandlung des Strukturwafers nach dem Rückdünnen erfolgt
• die Nachbehandlung des Strukturwafers eine Kombination aus
Reinigung und mechanisch chemischem Polieren (CMP) ist, dadurch gekennzeichnet, dass beim CMP die durch den Sprödbruch erzeugte Oberflächenrauigkeit, die Risse sowie die eingebauten Eigenspannungen, reduziert bzw. vollständig abgebaut werden
• durch die somit erreichte glattere Oberfläche weniger
Strukturdefekte vorhanden sind, die bei höheren Temperaturen schließlich als Ausgangspunkt für die oben genannten
Oberflächendefekte (engl.: dimples) dienen.
durch das CMP die Eigenspannungen im Strukturwafer dramatisch geringer sind als in Strukturwafern die durch Grinden gedünnt wurden • durch die geringeren Eigenspannungen ein lokales elastisches Knicken und / oder plastisches Verformen des sehr dünnen
Strukturwafers in die darunterliegende Adhäsionsschicht, vor allem bei höheren Temperaturen, verhindert wird.
• Ohne diese Oberflächendefekte (dimples) die Qualität des
Strukturwafers extrem erhöht wird.
der kontrollierende Faktor 0.5μ, Ι μηι, 3 μηι, 5 μπι und Ι Ομιη
Gemäß einer weiteren Ausführungsform des erfindungsgemäßen
Verfahrens werden die Spannungen derart eingestellt, dass ein zukünftig auftretender Stress, verursacht durch Schichten, die später auf den Wafer aufgebracht werden, bereits bei der Einstellung des Stresses mit
berücksichtigt wird.
Gemäß einer weiteren Ausprägung wird die Spannung so eingestellt, dass sich der Wafer bevorzugt während des thermischen Prozesses zum
Trägerwafer hin wölbt, und damit einem Delaminieren entgegen gewirkt wird.
Dieses Verfahren ist damit für die Verwendung mit al len bekannten Klebersystemen vorteilhaft. Vortei lhaft kann das Verfahren mit
silikonähnlichen Klebern, die entweder thermisch oder durch UV-Licht- Belichtung vernetzen, eingesetzt werden. M it gleichem Vorteil kann das Verfahren für alle thermisch aushärtenden Kleber eingesetzt werden. Als besonders vorteilhaft erweist sich das Verfahren jedoch in Kombination mit thermoplastischen Klebern, deren Viskosität bei steigender
Temperatur sinkt. Diese Kleber neigten in der Vergangenheit dazu, insbesondere bei Abscheidesystemen, bei denen der Prozess im Vakuum durchgeführt wurde, zu Problemen zu führen. Dies ist dadurch bedingt, da das Aufheizen des dünnen, auf dem Träger montierten Wafers in solchen Systemen besonders ungleichmäßig geschieht, da die Wärme im
Waferstapel überwiegend über Wärmeleitung eingebracht wird. Die Temperatur der dabei verwendeten Chucks bewegt sich im Bereich von 1 00 bis 400°C, insbesondere aber im Bereich von 150 bis 300°C und bevorzugt im Bereich von 1 80 bis 250°C, wo der Wärmetransport durch Wärmestrahlung noch keine so bedeutende Rolle spielt. Daher wird der Waferstapel in diesem Fal l besonders abrupt innerhalb kurzer Zeit, startend beim Kontakt des Waferstapels mit dem Chuck, aufgeheizt. Da der Wafer niemals vollflächig mit dem Chuck in Kontakt ist, erfolgt der Wärmetransfer bevorzugt an jenen Stellen, wo Kontakt herrscht.
Weitere Vorteile, Merkmale und Einzelheiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele sowie anhand der Zeichnungen; diese zeigen in:
Fig. 1 : eine Oberfläche eines temporär gebondeten Produktwafers nach einem Schleifprozess gemäß dem Stand der Technik (C-SAM-Aufnahme),
Fig. 2: eine Oberfläche eines temporär gebondeten Produktwafers nach einer Behandlung gemäß der vorliegenden Erfindung (C-SAM-Aufnahme).
Die Figuren zeigen, dass der Produktwafer gemäß Figur 1 deutliche Dellen aufweist und Figur 2 ist zu entnehmen, dass ein erfindungsgemäß behandelter Wafer eine wesentlich homogenere Oberflächenstruktur aufweist. Entsprechend hat der Wafer gemäß Figur 2 weniger
Eigenspannungen.

Claims

Verfahren zur Behandlung eines temporär gebondeten Produktwafers P aten ta n s p rü c h e
1. Verfahren zur Behandlung eines temporär auf einem Trägerwafer gebondeten Produktwafers mit folgenden Schritten:
Schleifen und/oder Rückdünnen des Produktwafers an einer vom Trägerwafer abgewandten Flachseite auf eine Produktwaferdicke D von < 150μπι, insbesondere < ΙΟΟμπι, vorzugsweise < 75μιη, noch bevorzugter < 50μπι, besonders bevorzugt < 30μηι,
- Nach dem Schleifen und/oder Rückdünnen
Oberflächenbehandlung der Flachseite mit Mitteln zum
Reduzieren einer, insbesondere strukturellen, Eigenspannung des Produktwafers.
2. Verfahren nach Anspruch 1 ,
dadurch gekennzeichnet,
dass die Oberflächenbehandlung in einem eigenen, vom
Rückdünnen, insbesondere räumlich, getrennten, Prozess erfolgt.
3. Verfahren nach einem der Ansprüche 1 oder 2,
dadurch gekennzeichnet,
dass die Mittel zum Reduzieren der Eigenspannung gekennzeichnet sind durch mindestens eines der nachfolgend aufgeführten
Merkmale:
- Trockenpolieren der Flachseite
- Nassätzen der Flachseite
- Trockenätzen der Flachseite.
4. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass die Eigenspannung des Produktwafers durch die Mittel zum Reduzieren der Eigenspannung einstellbar ist.
5. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass der Trägerwafer, insbesondere bei einer bestimmten und/oder über einen Temperaturbereich der Temperatur des Trägerwafers, einen mit dem Ausdehnungskoeffizienten des Produktwafers im Wesentl ichen identischen Ausdehnungskoeffizienten aufweist.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
dass der Produktwafer mit seiner der Flachseite
gegenüberliegenden Kontaktseite unter Verwendung eines
zumindest teilweise, insbesondere überwiegend, thermoplastischen Klebers mit dem Trägerwafer temporär verbunden ist.
7. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass die Mittel zur Reduzierung der Eigenspannung derart
ausgebildet sind, dass sie eine definierte Schichtdicke S einer, insbesondere durch das Schleifen und/oder Rückdünnen
beschädigten, Kristallstruktur der Flachseite zumindest teilweise entfernen.
8. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass die Eigenspannung des Produktwafers durch die Mittel zur Reduzierung der Eigenspannung so eingestellt wird, dass sich der Produktwafer während eines sich anschließenden thermischen Prozesses zum Trägerwafer hin wölbt.
9. Verfahren nach Anspruch 6,
dadurch gekennzeichnet,
dass der Produktwafer der Kontaktseite, insbesondere in den Kleber eingebettete, Topographien aufweist.
1 0. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
dass nach der Oberflächenbehandlung ein thermischer
Verfahrensschritt, insbesondere bei Temperaturen von >50°C, vorzugsweise >75°C, bevorzugt > 100°C, folgt
1 1 . Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass der thermische Verfahrensschritt ein, insbesondere
chemischer, Gasphasenabscheideverfahrensschritt ist.
1 2. Verfahren nach Anspruch 7,
dadurch gekennzeichnet,
dass die Schichtdicke S< Ι Ομπι, insbesondere <5μιη, vorzugsweise <3 μηι, noch bevorzugter < 1 μηι, besonders bevorzugt <0,5μηι beträgt.
1 3. Vorrichtung zur Behandlung eines temporär auf einem Trägerwafer gebondeten Produktwafers mit folgenden Merkmalen:
Mitteln zum Schleifen und/oder Rückdünnen des Produktwafers, Mitteln zum Reduzieren einer, insbesondere strukturellen, Eigenspannung des Produktwafers
14. Vorrichtung zur Ausführung eines Verfahrens nach einem der
Ansprüche 1 bis 1 1 ,
EP10787688A 2010-02-05 2010-11-23 Verfahren zur behandlung eines temporär gebondeten produktwafers Ceased EP2532024A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102010007127A DE102010007127A1 (de) 2010-02-05 2010-02-05 Verfahren zur Behandlung eines temporär gebondeten Produktwafers
PCT/EP2010/007098 WO2011095189A1 (de) 2010-02-05 2010-11-23 Verfahren zur behandlung eines temporär gebondeten produktwafers

Publications (1)

Publication Number Publication Date
EP2532024A1 true EP2532024A1 (de) 2012-12-12

Family

ID=44169003

Family Applications (1)

Application Number Title Priority Date Filing Date
EP10787688A Ceased EP2532024A1 (de) 2010-02-05 2010-11-23 Verfahren zur behandlung eines temporär gebondeten produktwafers

Country Status (9)

Country Link
US (1) US9362154B2 (de)
EP (1) EP2532024A1 (de)
JP (1) JP2013519218A (de)
KR (1) KR101822669B1 (de)
CN (1) CN102725838B (de)
DE (1) DE102010007127A1 (de)
SG (1) SG182703A1 (de)
TW (1) TWI525677B (de)
WO (1) WO2011095189A1 (de)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050085008A1 (en) * 2003-10-21 2005-04-21 Derderian James M. Process for strengthening semiconductor substrates following thinning
US20050173064A1 (en) * 2003-12-01 2005-08-11 Tokyo Ohka Kogyo Co., Ltd. Substrate supporting plate and stripping method for supporting plate
US20060008650A1 (en) * 2003-11-19 2006-01-12 Mark Wesselmann Protecting thin semiconductor wafers during back-grinding in high-volume production
US20060121690A1 (en) * 2002-12-20 2006-06-08 Pogge H B Three-dimensional device fabrication method
US20070077685A1 (en) * 2003-11-27 2007-04-05 Kazuki Noda Production method of semiconductor chip
US20080200011A1 (en) * 2006-10-06 2008-08-21 Pillalamarri Sunil K High-temperature, spin-on, bonding compositions for temporary wafer bonding using sliding approach

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1064920A (ja) 1996-08-19 1998-03-06 Dainippon Screen Mfg Co Ltd 基板加熱装置
JP3768069B2 (ja) * 2000-05-16 2006-04-19 信越半導体株式会社 半導体ウエーハの薄型化方法
DE10121556A1 (de) * 2001-05-03 2002-11-14 Infineon Technologies Ag Verfahren zum Rückseitenschleifen von Wafern
KR100735719B1 (ko) * 2002-03-28 2007-07-06 미쓰이 가가쿠 가부시키가이샤 반도체웨이퍼 표면보호용 점착필름 및 상기 점착필름을사용하는 반도체웨이퍼의 보호방법
JP2004079889A (ja) * 2002-08-21 2004-03-11 Disco Abrasive Syst Ltd 半導体ウェーハの製造方法
DE10256247A1 (de) * 2002-11-29 2004-06-09 Andreas Jakob Schichtverbund aus einer Trennschicht und einer Schutzschicht zum Schutze und zum Handling eines Wafers beim Dünnen, bei der Rückseitenbeschichtung und beim Vereinzeln
JP2004186522A (ja) * 2002-12-05 2004-07-02 Renesas Technology Corp 半導体装置の製造方法
JP4232605B2 (ja) 2003-10-30 2009-03-04 住友電気工業株式会社 窒化物半導体基板の製造方法と窒化物半導体基板
WO2006008824A1 (ja) * 2004-07-16 2006-01-26 Renesas Technology Corp. 半導体集積回路装置の製造方法
JPWO2006090650A1 (ja) * 2005-02-23 2008-07-24 Jsr株式会社 ウェハ加工方法
JP4544143B2 (ja) * 2005-06-17 2010-09-15 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、回路基板及び電子機器
JP4897312B2 (ja) * 2006-03-06 2012-03-14 信越ポリマー株式会社 固定キャリア
JP4698517B2 (ja) * 2006-04-18 2011-06-08 日東電工株式会社 保護テープ剥離方法およびこれを用いた装置
US7608526B2 (en) * 2006-07-24 2009-10-27 Asm America, Inc. Strained layers within semiconductor buffer structures
JP5027460B2 (ja) * 2006-07-28 2012-09-19 東京応化工業株式会社 ウエハの接着方法、薄板化方法、及び剥離方法
JP5250968B2 (ja) 2006-11-30 2013-07-31 株式会社Ｓｕｍｃｏ エピタキシャルシリコンウェーハ及びその製造方法並びにエピタキシャル成長用シリコンウェーハ。
JP2009302163A (ja) 2008-06-11 2009-12-24 Sumco Corp シリコンウェーハ及びそれを用いたエピタキシャルシリコンウェーハ及び貼り合わせｓｏｉウェーハ並びにそれらの製造方法。
WO2010036602A1 (en) * 2008-09-26 2010-04-01 S.O.I.Tec Silicon On Insulator Technologies Method of forming a composite laser substrate
US8456073B2 (en) * 2009-05-29 2013-06-04 Massachusetts Institute Of Technology Field emission devices including nanotubes or other nanoscale articles

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060121690A1 (en) * 2002-12-20 2006-06-08 Pogge H B Three-dimensional device fabrication method
US20050085008A1 (en) * 2003-10-21 2005-04-21 Derderian James M. Process for strengthening semiconductor substrates following thinning
US20060008650A1 (en) * 2003-11-19 2006-01-12 Mark Wesselmann Protecting thin semiconductor wafers during back-grinding in high-volume production
US20070077685A1 (en) * 2003-11-27 2007-04-05 Kazuki Noda Production method of semiconductor chip
US20050173064A1 (en) * 2003-12-01 2005-08-11 Tokyo Ohka Kogyo Co., Ltd. Substrate supporting plate and stripping method for supporting plate
US20080200011A1 (en) * 2006-10-06 2008-08-21 Pillalamarri Sunil K High-temperature, spin-on, bonding compositions for temporary wafer bonding using sliding approach

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ANONYMOUS: "Thermal expansion - Wikipedia, the free encyclopedia", 25 August 2015 (2015-08-25), XP055209459, Retrieved from the Internet <URL:https://en.wikipedia.org/wiki/Thermal_expansion> [retrieved on 20150825] *
See also references of WO2011095189A1 *

Also Published As

Publication number Publication date
SG182703A1 (en) 2012-08-30
US9362154B2 (en) 2016-06-07
KR20120120198A (ko) 2012-11-01
WO2011095189A1 (de) 2011-08-11
CN102725838A (zh) 2012-10-10
TW201145373A (en) 2011-12-16
TWI525677B (zh) 2016-03-11
KR101822669B1 (ko) 2018-03-08
US20120292288A1 (en) 2012-11-22
CN102725838B (zh) 2016-03-02
JP2013519218A (ja) 2013-05-23
DE102010007127A1 (de) 2011-08-11

Similar Documents

Publication Publication Date Title
EP2382656B1 (de) Trennverfahren für ein schichtsystem umfassend einen wafer
DE102015002542B4 (de) Waferteilungsverfahren
DE102016224214B4 (de) Bearbeitungsverfahren für einen Wafer
DE102011002546B4 (de) Verfahren zum Herstellen einer mehrschichtigen Struktur mit Trimmen nach dem Schleifen
DE10312662B4 (de) Halbleitereinrichtungsherstellungsanordnung und Halbleitereinrichtungsherstellungsverfahren zum Bilden von Halbleiterchips durch Teilen von Halbleiterwafern
EP1568071B1 (de) Wafer mit trennschicht und trägerschicht und dessen herstellungsverfahren
DE102011084525B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102007049811B4 (de) Läuferscheibe, Verfahren zur Beschichtung einer Läuferscheibe sowie Verfahren zur gleichzeitigen beidseitigen Material abtragenden Bearbeitung von Halbleiterscheiben
DE112011102435B4 (de) Verfahren und Vorrichtung zum Zusammenbonden von zwei Wafern durch Molekularadhäsion
JP5545667B2 (ja) ダイシング・ダイボンディングフィルム及びダイシング方法
EP1384255B1 (de) Verfahren zum rückseitenschleifen von wafern
DE102012223093B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102009030294A1 (de) Verfahren zur Politur der Kante einer Halbleiterscheibe
DE102016222005B4 (de) Verfahren der Fertigung einer Halbleitervorrichtung
DE102016224033B4 (de) Bearbeitungsverfahren für einen Wafer
DE112010004989T5 (de) Halbleiterwafer und Verfahren zur Herstellung desselben
DE112014005614T5 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102019101142B4 (de) Verfahren zum Herstellen einer mehrschichtigen monokristallinen Siliziumfolie
DE112017007552T5 (de) Schutzabdeckung für eine Verwendung bei einer Bearbeitung eines Wafers, Handhabungssystem für einen Wafer und eine Kombination aus einem Wafer und einer Schutzabdeckung
DE102004018250A1 (de) Wafer-Stabilisierungsvorrichtung und Verfahren zu dessen Herstellung
DE102005011107A1 (de) Verfahren und Vorrichtung zum Bearbeiten von Wafern auf Montageträgern
WO2013185803A1 (de) Vorrichtung und verfahren zum ausrichten von substraten
WO2012097830A1 (de) Verfahren zum ablösen eines produktsubstrats von einem trägersubstrat
WO2011095189A1 (de) Verfahren zur behandlung eines temporär gebondeten produktwafers
DE102017100053A1 (de) Rahmenmontage nach Folienexpansion

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20120613

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR

DAX Request for extension of the european patent (deleted)
17Q First examination report despatched

Effective date: 20150213

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: EXAMINATION IS IN PROGRESS

APBK Appeal reference recorded

Free format text: ORIGINAL CODE: EPIDOSNREFNE

APBN Date of receipt of notice of appeal recorded

Free format text: ORIGINAL CODE: EPIDOSNNOA2E

APBR Date of receipt of statement of grounds of appeal recorded

Free format text: ORIGINAL CODE: EPIDOSNNOA3E

APAF Appeal reference modified

Free format text: ORIGINAL CODE: EPIDOSCREFNE

APBT Appeal procedure closed

Free format text: ORIGINAL CODE: EPIDOSNNOA9E

REG Reference to a national code

Ref country code: DE

Ref legal event code: R003

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION HAS BEEN REFUSED

18R Application refused

Effective date: 20210423