DE102016222005B4 - Verfahren der Fertigung einer Halbleitervorrichtung - Google Patents

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Abstract

Verfahren der Fertigung einer Halbleitervorrichtung (50), das die Schritte aufweist:
Vorbereiten eines Halbleiter-Wafers (10), der eine erste Wafer-Oberfläche (S1), eine zweite Wafer-Oberfläche (S2) gegenüber der ersten Wafer-Oberfläche (S1) und ein äußeres Wafer-Umfangsende (10E) aufweist;
Ausbilden einer Erhebungs-Vertiefungs-Form (UD) auf der ersten Wafer-Oberfläche (S1) des Halbleiter-Wafers (10);
Ausbilden durch einen Beschichtungsprozess eines Harzteils (60), welches ein äußeres Harzumfangsende (60E) entfernt von dem äußeren Wafer-Umfangsende (10E) aufweist und das äußere Wafer-Umfangsende (10E) exponiert, auf der ersten Wafer-Oberfläche (S1) des Halbleiter-Wafers (10) nach dem Ausbilden der Erhebungs-Vertiefungs-Form (UD);
Ausbilden einer vertieften Form (SC), welche ein äußeres Umfangsende (EC) des vertieften Abschnitts aufweist, welches 0,5 mm oder mehr innerhalb von dem äußeren Harzumfangsende (60E) angeordnet ist, auf der zweiten Wafer-Oberfläche (S2) des Halbleiter-Wafers (10) durch ein partielles Entfernen des Halbleiter-Wafers (10);
Ausführen einer Bearbeitung auf der zweiten Wafer-Oberfläche (S2) des Halbleiter-Wafers (10) nach dem Ausbilden der vertieften Form (SC); und
Entfernen des Harzteils (60) nach dem Ausführen der Bearbeitung.

Description

  • Hintergrund der Erfindung
  • Technisches Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren der Fertigung einer Halbleitervorrichtung und genauer auf ein Verfahren der Fertigung einer vertikalen Leistungshalbleitervorrichtung.
  • Beschreibung des Stands der Technik
  • DE 10 2012 214 817 A1 offenbart ein Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend einen Waferschleifschritt mittels eines rotierenden Schleifsteins, in dem in einem Wafer ein verdünnter Abschnitt ausgebildet wird, während gleichzeitig eine Steigung ausgebildet wird, die den verdünnten Abschnitt umgibt, wobei der Schleifstein während der Ausbildung der Steigung in der Weise positioniert wird, dass es zwischen der Steigung und der ihr zugewandten Seite des Schleifsteins stets einen Zwischenraum gibt, wobei der verdünnte Abschnitt dünner als ein Umfangsabschnitt des Wafers ist und wobei die Steigung entlang einer Innenumfangsseite des Umfangsabschnitts verläuft und sie definiert und gegen eine Hauptoberfläche des Wafers einen Winkel von wenigstens 75°, aber kleiner als 90° bildet. Ferner enthält das Verfahren zum Herstellen einer Halbleitervorrichtung einen Schritt des Ausbildens einer Halbleitervorrichtung in dem verdünnten Abschnitt.
  • US 2007 / 0 264 912 A1 offenbart ein Verfahren zum Verarbeiten eines Wafers mit einem Vorrichtungsbereich, in dem mehrere Vorrichtungen ausgebildet sind, und einem peripheren Überschussbereich, der den Vorrichtungsbereich auf der Vorderfläche umgibt, umfassend einen ringförmigen Rillenbildungsschritt zum Bilden einer ringförmigen Rille mit einer vorbestimmten Tiefe und einer vorbestimmten Breite an der Grenze zwischen dem Vorrichtungsbereich und dem peripheren Überschussbereich in der Rückseite des Wafers durch Positionieren einer Schneidklinge an der Grenze; und einen Verstärkungsformungsschritt zum Schleifen eines Bereichs, der dem Vorrichtungsbereich auf der Rückseite des Wafers entspricht, in dem die Ringnut ausgebildet wurde, um die Dicke des Vorrichtungsbereichs auf eine vorbestimmte Dicke zu reduzieren und einen Bereich zu ermöglichen, der dem Umfang entspricht.
  • DE 10 2011 084 525 A1 offenbart ein Verfahren zur Herstellung einer Halbleitervorrichtung umfasst die Schritte des Aufbringens eines Harzelements auf eine vordere Oberfläche eines Halbleiterwafers mit einer unebenen Struktur auf der vorderen Oberfläche desselben, und des Ebnens einer Oberfläche des Harzelements durch Erhitzen des Harzelements und in dem Verfahren wird das Harzelement auch auf einer Seitenoberfläche des Halbleiterwafers ausgebildet. Das Verfahren umfasst ferner die Schritte (c) des Ausführens eines Verdünnungsprozesses für den Halbleiterwafer auf einer hinteren Oberfläche desselben nach dem Schritt (b) und (d) des Entfernens des Harzelements vom Halbleiterwafer nach dem Schritt (c)des Verdünnungsprozesses.
  • US 2003 / 0 082 915 A1 offenbart ein Verfahren, bei welchem zum Ausdünnen eines Halbleiterwafers ein Schutzband, das kleiner als der Halbleiterwafer ist, auf eine Vorderseite des Halbleiterwafers aufgebracht und eine Rückseite des Halbleiterwafers geätzt wird.
  • In der Fertigung einer Halbleitervorrichtung ist in letzter Zeit die Wichtigkeit einer Verarbeitung zum Reduzieren der Dicke eines Halbleiter-Wafers (im Folgenden als „Verdünnungsprozess“ bezeichnet) gestiegen. Auf dem Gebiet einer LSI ist der Verdünnungsprozess für eine hohe Verdichtung eines Gehäuses durch dreidimensionale Gehäusetechnologie oder dergleichen nützlich, und die Wafer-Dicke bei der Beendigung des Prozesses ist manchmal auf z.B. etwa 25µm reduziert. Weiter ist auf dem Gebiet einer vertikalen Leistungshalbleitervorrichtung der Verdünnungsprozess nützlich für ein Verbessern der Energieversorgungsleistungsfähigkeit, typischerweise solche wie ON-Zustandseigenschaften, da ein Strompfad in einer Halbleitervorrichtung durch Verdünnen eines Wafers verkürzt werden kann. Um Kosten zu reduzieren und Eigenschaften zu verbessern, wird in letzter Zeit manchmal ein ultra-dünner Wafer-Prozess ausgeführt, der einen auf eine Dicke von etwa 50µm verdünnten Wafer verwendet, welcher durch ein FZ-(Floating-Zone-) Verfahren ausgebildet wird.
  • Unter den typischen vertikalen Leistungshalbleitervorrichtungen sind zum Beispiel ein Diodenelement und ein Halbleiterschaltelement. Das Halbleiterschaltelement ist typischerweise ein IGBT (Bipolartransistor mit isoliertem Gate) oder ein MOSFET (Metalloxidhalbleiter-Feldeffekttransistor). Diese Elemente werden verbreitet in Inverterschaltungen wie industriellen Motoren, Automobilmotoren und dergleichen, Energieversorgungsvorrichtungen für Massenspeicher-Server, unterbrechungsfreie Energieversorgungen und dergleichen eingesetzt.
  • Als der Verdünnungsprozess wird allgemein mechanisches Polieren auf einer Wafer-Rückseitenoberfläche durch Rückenschliff oder Polieren und Nass- oder Trockenätzen zum Entfernen von durch das mechanische Polieren verursachter Prozessverformung ausgeführt. Danach wird auf der Rückseitenoberfläche des Wafers eine Diffusionsschicht durch lonenimplantierung oder eine Wärmebehandlung gebildet. Dann wird weiter eine Elektrode durch Aufdampfen oder Sputtern auf der Rückseitenoberfläche ausgebildet. Danach wird ein Zerteilen des Wafers ausgeführt. Insbesondere wird nach dem Montieren des Wafers auf einer Zerteilungsunterlage eine Mehrzahl von Chips von dem Wafer unter Verwendung einer Zerteilungsklinge oder dergleichen ausgesägt.
  • Um ein Brechen des Halbleiterwafers während des Verdünnungsprozesses und danach zu verhindern, kann ein Schutzband auf einer oberen Wafer-Oberfläche vorgesehen sein. Das Schutzband erhöht nicht nur die Stärke des Wafers, welcher durch den Verdünnungsprozess verdünnt wird, sondern reduziert auch den Effekt einer Oberflächenniveaudifferenz auf der oberen Wafer-Oberfläche. Die Oberflächenniveaudifferenz wird auf einer oberen Oberfläche des Halbleiterwafers gemäß einem Vorrichtungsaufbau (ein Trench-Gate, eine Elektrode und dergleichen) in dem Prozess des Fertigens der Halbleitervorrichtung ausgebildet. Als das Schutzband ist zum Beispiel ein bekanntes solches hauptsächlich aus Polyäthylen Terephthalat (PET) gebildet. In der jüngsten Vorrichtung der dünnen Art ist jedoch das Verhältnis einer Oberflächenniveaudifferenz zu einer Gesamtdicke einer Vorrichtung größer geworden, und als ein Ergebnis ist es schwierig geworden, die Oberflächenniveaudistanz durch das Schutzband zu absorbieren. Wenn ein Absorbieren der Niveaudifferenz unzureichend ist, neigt der Halbleiter-Wafer dazu zu brechen, und insbesondere tendiert ein Brechen des Wafers während eines Schleifens aufzutreten.
  • Dann wird gemäß der offengelegten, japanischen Patentanmeldung JP 2005 - 317 570 A ein Oberflächenschutzband für einen Rückenschliff, welches an dem Wafer befestigt ist, durch Erhitzen deformiert. Die Unebenheit (Erhebungen und Vertiefungen) einer Polyimid-Schutzschicht auf der Wafer-Oberfläche wird reduziert.
  • Weiter wird gemäß der offengelegten, japanischen Patentanmeldung JP 2006 - 196 710 A auf eine Oberfläche eines Halbleiter-Wafers, der Erhebungen und Vertiefungen aufweist, ein Band befestigt, welches eine haftende Schicht mit einer größeren Dicke als die Niveaudifferenz der Erhebungen und Vertiefungen aufweist und eine Basismaterialschicht aufweist. Die haftende Schicht weist eine Haftmittelschicht, die aus einem Haftmittel gebildet ist, und eine Erweichungsmaterialschicht, die aus einem Harzmaterial gebildet ist, dessen Viskosität durch Erhitzen reduziert wird und welche weicher ist als ein Komponentenmaterial der vorstehenden Basismaterialschicht. Durch Erhitzen des Bands wird die Viskosität der Erweichungsmaterialschicht reduziert. Da die Erweichungsmaterialschicht dadurch deformiert wird, wird eine Oberfläche der Basismaterialschicht fast abgeflacht. Danach wird durch Schleifen der rückseitigen Oberfläche des Halbleiter-Wafers, während das Band befestigt ist, der Wafer dünner gemacht. Gemäß der Beschreibung der offengelegten, japanischen Patentanmeldung JP 2006 - 196 710 A wird die Niveaudifferenz der Erhebungen und Vertiefungen auf der Bandoberfläche mit der Deformation der Erweichungsmaterialschicht etwa 10% von derjenigen auf der Wafer-Oberfläche. Mit anderen Worten wird mit dem Band die Niveaudifferenz der Erhebungen und Vertiefungen auf der Wafer-Oberfläche reduziert.
  • Der Halbleiter-Wafer neigt dazu, nachdem er dem Verdünnungsprozess ausgesetzt worden ist, eine Wölbung aufzuweisen. Diese Wölbung kann durch das Schutzband nur zu einem kleinen Teil korrigiert werden. Dies gilt, weil das Schutzband nur eine relativ geringe Festigkeit aufweist, da das Schutzband für eine einfache Handhabung in einem gewissen Maß leicht zu deformieren sein muss. Ein Wafer, der eine starke Wölbung aufweist, ist schwierig zu transportieren und neigt dazu, bei einer Handhabung zerbrochen oder abgestoßen zu werden. Deshalb ist die Technik, die das Schutzband verwendet, wirksam für eine Absorption der Oberflächenniveaudifferenz, aber nicht sehr wirksam für eine Reduzierung der Wölbung. Aus diesem Grund ist es im Stand der Technik, der das Schutzband verwendet, manchmal unmöglich, die Schwierigkeit der Handhabung eines Wafers nach dem Verdünnungsprozess hinreichend zu lösen.
  • Als ein Verfahren zum Sicherstellen der Festigkeit eines Halbleiter-Wafers nach dem Verdünnungsprozess, um seine Wölbung zu reduzieren, ist ein mögliches Verfahren, nur einen Teil des Halbleiterwafers zu verdünnen, nicht die Gesamtheit desselben. Gemäß der offengelegten, japanischen Patentanmeldung JP 2007 - 19 379 A wird zum Beispiel eine Vertiefung durch Schleifen eines Bereichs, der zu einem Vorrichtungsbereich korrespondiert, auf einer rückseitigen Oberfläche eines Wafers ausgebildet, und ein ringförmiger Verstärkungsabschnitt wird auf der äußeren Umfangsseite der Vertiefung ausgebildet. Wenn der ringförmige Verstärkungsabschnitt nicht entfernt wird, wird die äußere Umfangsseite des Vorrichtungsbereichs durch den ringförmigen Verstärkungsabschnitt verstärkt. Aus diesem Grund wird eine Handhabung des Wafers nach einem Schleifen der rückseitigen Oberfläche, wie Transportieren des Wafers, zusätzliches Bearbeiten des Wafers oder dergleichen, einfacher.
  • Die Technik des Vorsehens eines Harzteils wie eines Schutzbands auf einer oberen Oberfläche eines Halbleiter-Wafers ist wirksam zum Verhindern eines Brechens des Wafers durch Absorbieren von Oberflächenniveaudifferenzen auf der oberen Oberfläche. Wie vorstehend erwähnt, ist diese Technik jedoch nicht sehr effektiv zum Reduzieren einer Wölbung des Wafers. Andererseits ist die Technik, die einen Verstärkungsabschnitt verwendet, der durch dick Belassen eines äußeren Umfangsabschnitts des Wafers ausgebildet ist, wirksam zum Ermöglichen der Handhabung des Wafers, da die Wölbung des Wafers durch Sicherstellen der Festigkeit des Wafers reduziert wird. Diese Technik weist jedoch keine Wirkung des Absorbierens der Oberflächenniveaudifferenzen auf. Deshalb neigt nur mit dieser Technik das Brechen des Wafers aufgrund der Oberflächenniveaudifferenz dazu aufzutreten.
  • Zusammenfassung der Erfindung
  • Dann zog der gegenwärtige Erfinder in Betracht, die vorstehenden zwei Arten von Techniken zu verbinden, um dadurch die Handhabung eines Halbleiter-Wafers während des Verdünnungsprozesses und nach der Bearbeitung zu ermöglichen. Als ein Ergebnis der ernsthaften Betrachtung ist herausgefunden worden, dass diese Techniken nicht unabhängig voneinander wirken sondern Wirkungen aufeinander haben. Insbesondere fand der gegenwärtige Erfinder heraus, dass es manchmal unmöglich ist, das Brechen des Halbleiter-Wafers während des Verdünnungsprozesses durch einfaches Kombinieren dieser Techniken zu verhindern, und es notwendig ist, um das Brechen wirksam zu verhindern, eine relative Position des Harzteils und des Verstärkungsabschnitts zu bewirken, welche vorstehend beschrieben sind, um eine spezielle Bedingung zu erfüllen.
  • Die vorliegende Erfindung ist auf der Grundlage der vorstehenden Erkenntnisse entwickelt worden, und es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren der Fertigung einer Halbleitervorrichtung zur Verfügung zu stellen, welche ein Brechen eines Halbleiter-Wafers während des Verdünnungsprozesses verhindern und außerdem eine Handhabung des Halbleiter-Wafers nach dem Verdünnungsprozess ermöglichen kann.
  • Die Lösung dieser Aufgabe erfolgt durch die Merkmale des unabhängigen Anspruchs. Die Unteransprüche haben vorteilhafte Ausgestaltungen der Erfindung zum Inhalt. Gemäß der vorliegenden Erfindung wird durch ein partielles Entfernen des Halbleiter-Wafers die vertiefte Form auf der zweiten Wafer-Oberfläche des Halbleiter-Wafers ausgebildet. In dem Halbleiter-Wafer weist der Abschnitt weiter außen als die vertiefte Form eine Funktion als ein Verstärkungsabschnitt des Halbleiter-Wafers auf. Da die Festigkeit des Halbleiter-Wafers dadurch sichergestellt wird, wird die Wölbung des Wafers reduziert. Deshalb wird es möglich, die Handhabung des Halbleiter-Wafers nach dem Verdünnungsprozess zu ermöglichen. In diesem Fall wird die vertiefte Form so ausgebildet, dass sie das äußere Umfangsende des vertieften Abschnitts 0,5mm oder mehr innerhalb von dem äußeren Harzumfangsende positioniert aufweist. Es ist dadurch möglich, ein Brechen des Halbleiter-Wafers während des Verdünnungsprozesses zu verhindern. Somit ist es gemäß der vorliegenden Erfindung möglich, ein Brechen des Halbleiter-Wafers während des Verdünnungsprozesses zu verhindern und außerdem eine Handhabung des Halbleiter-Wafers nach dem Verdünnungsprozess zu ermöglichen.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher, wenn sie im Zusammenhang mit den begleitenden Zeichnungen gesehen wird.
  • Kurze Beschreibung der Zeichnungen
    • 1 ist ein Teil-Querschnitt, der schematisch einen Aufbau einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
    • 2 ist ein Flussdiagramm, das schematisch einen Ablauf eines Verfahrens der Fertigung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
    • 3A bis 3D sind Querschnitte, die schematisch Prozessschritte in dem Verfahren der Fertigung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigen;
    • 4A bis 4C sind Teil-Querschnitte, die schematisch einen Prozess eines Ausbildens eines Harzteils in dem Verfahren der Fertigung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigen;
    • 5 ist ein Teil-Querschnitt, der schematisch einen Halbleiter-Wafer zeigt, auf welchem eine Erhebungs-Vertiefungs-Form in dem Verfahren der Fertigung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung ausgebildet ist;
    • 6 ist ein Teil-Querschnitt, der schematisch den Halbleiterwafer zeigt, auf welchem eine Diffusionsschicht in dem Verfahren der Fertigung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung gebildet ist;
    • 7A ist ein Graph, der eine beispielhafte Dickeverteilung des Halbleiter-Wafers nach einem Verdünnungsprozess in dem Verfahren der Fertigung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt, und 7B ist ein Graph, der eine beispielhafte Dickeverteilung des Halbleiter-Wafers nach dem Verdünnungsprozess in einem Fertigungsverfahren eines vergleichenden Beispiels zeigt;
    • 8A ist ein Teil-Querschnitt, der schematisch eine Definition einer relativen Position des Harzteils und eines ringförmigen Verstärkungsabschnitts nach dem Verdünnungsprozess zeigt, und 8B ist ein Graph, der ein beispielhaftes Verhältnis zwischen dieser relativen Position und einer Wafer-Bruchrate zeigt;
    • 9A ist ein Teil-Querschnitt, der schematisch eine Definition eines Abstands zwischen dem Harzteil und einem äußeren Wafer-Umfangsende nach dem Verdünnungsprozess zeigt, und 9B ist ein Graph, der ein beispielhaftes Verhältnis zwischen diesem Abstand und der Anzahl von Fremdsubstanzen auf einer rückseitigen Wafer-Oberfläche nach einer Ausbildung der Diffusionsschicht zeigt;
    • 10 ist ein Flussdiagramm, das schematisch einen Ablauf eines Verfahrens der Fertigung einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt; und
    • 11 ist ein Flussdiagramm, das schematisch einen Ablauf eines Verfahrens der Fertigung einer Halbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • Beschreibung der bevorzugten Ausführungsformen
  • Nachfolgend werden mit Bezug auf die Figuren die bevorzugten Ausführungsformen der vorliegenden Erfindung erläutert. In den nachfolgenden Figuren sind die gleichen oder korrespondierenden Bestandselemente durch die gleichen Bezugszeichen repräsentiert.
  • <Die erste bevorzugte Ausführungsform>
  • (Aufbau der Vorrichtung)
  • Mit Bezug auf 1 ist eine Halbleitervorrichtung 50 der vorliegenden bevorzugten Ausführungsform eine vertikale Leistungshalbleitervorrichtung und insbesondere ein IGBT des Trench-Gate-Typs. Die Halbleitervorrichtung 50 weist einen Halbleiter-Wafer 10, eine Gate-Isolierungsschicht 21, eine Gate-Elektrode 22, eine Zwischenlagen-Isolierungsschicht 23, eine Emitter-Elektrode 31 (eine erste Elektrodenschicht) und eine Kollektor-Elektrode 32 (eine zweite Elektrodenschicht) auf. Der Halbleiter-Wafer 10 weist eine obere Wafer-Oberfläche S1 (eine erste Wafer-Oberfläche) und eine rückseitige Wafer-Oberfläche S2 (eine zweite Wafer-Oberfläche gegenüber der ersten Wafer-Oberfläche) auf. Auf der oberen Wafer-Oberfläche S1 ist eine Erhebungs-Vertiefungs-Form (unebene Form) aufgrund der Existenz eines Grabens TR, der Zwischenlagen-Isolierungsschicht 23, der Emitter-Elektrode 31 einer Elektroden-Kontaktstelle (nicht gezeigt) und dergleichen ausgebildet.
  • Der Halbleiter-Wafer 10 weist n-Typ-Driftschicht 1, eine n-Typ-Schicht 2, eine p-Typ-Basisschicht 3, eine n-Typ-Emitterschicht 4, eine n-Typ-Schicht 5 und eine p-Typ-Kollektorschicht 6 auf. In der vorliegenden bevorzugten Ausführungsform ist der Halbleiter-Wafer 10 aus einem Silizium ausgebildet. Die p-Typ-Kollektorschicht 6 bildet die rückseitige Wafer-Oberfläche S2. Die n-Typ-Schicht 5 ist auf der p-Typ-Kollektorschicht 6 gebildet. Die n-Typ-Driftschicht 1 ist auf der n-Typ-Schicht 5 gebildet. Die n-Typ-Schicht 2 ist auf der n-Typ-Driftschicht 1 gebildet. Die p-Typ-Basisschicht 3 ist auf der n-Typ-Schicht 2 gebildet. Die n-Typ-Emitterschicht 4 ist teilweise auf der p-Typ-Basisschicht 3 gebildet. Die n-Typ-Emitterschicht 4 und die p-Typ-Basisschicht 3 bilden die obere Wafer-Oberfläche S1.
  • Der in der oberen Wafer-Oberfläche S1 vorgesehene Graben TR verläuft durch die n-Typ-Emitterschicht 4, die p-Typ-Basisschicht 3 und die n-Typ-Schicht 2 und erreicht die n-Typ-Driftschicht 1. Die Gate-Isolierungsschicht 21 bedeckt eine innere Wand des Grabens TR. Die Gate-Elektrode 22 ist mit der Gate-Isolierungsschicht 21 dazwischen eingebettet in dem Graben TR vorgesehen. Die Emitter-Elektrode 31 ist auf der oberen Wafer-Oberfläche S1 ausgebildet und in Kontakt mit der n-Typ-Emitterschicht 4 und der p-Typ-Basisschicht 3. Die Kollektor-Elektrode 32 ist auf der rückseitigen Wafer-Oberfläche S2 ausgebildet und in Kontakt mit der p-Typ-Kollektorschicht 6.
  • (Fertigungsverfahren)
  • 2 ist ein Flussdiagramm, das schematisch einen Ablauf eines Verfahrens der Fertigung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform zeigt. 3A bis 3D sind Ansichten, die das Fertigungsverfahren in der Reihenfolge von Schritten zeigt, wobei eine Aufmerksamkeit auf schematische Formen gelegt wird, welche die Gesamtheit des Halbleiter-Wafers 10 einschließen. 4A bis 4C sind Ansichten, die das Fertigungsverfahren in der Reihenfolge von Schritten mit einer schematischen Darstellung von jeweiligen Erhebungs-Vertiefungs-Formen der oberen Wafer-Oberfläche S1 zeigen. Nachfolgend wird mit Bezug auf diese Figuren das Verfahren der Fertigung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform beschrieben.
  • In Schritt S10 (2) wird der Halbleiter-Wafer 10 vorbereitet (3A). Der Halbleiter-Wafer 10 weist die obere Wafer-Oberfläche S1 (erste Wafer-Oberfläche), die rückseitige Wafer-Oberfläche S2 (die zweite Wafer-Oberfläche gegenüber der ersten Wafer-Oberfläche) und ein äußeres Wafer-Umfangsende 10E auf.
  • In Schritt S20 (2) wird eine Erhebungs-Vertiefungs-Form UD (4A) auf der oberen Wafer-Oberfläche S1 ausgebildet. Die Erhebungs-Vertiefungs-Form UD zeigt schematisch eine Erhebungs-Vertiefungs-Form auf der oberen Wafer-Oberfläche S1, welche aufgrund der Existenz einer Vorrichtungsstruktur der Halbleitervorrichtung hervorgerufen wird. Insbesondere wird mit Bezug auf 5 die Erhebungs-Vertiefungs-Form UD aufgrund der Existenz des Grabens TR, der Zwischenlagen-Isolierungsschicht 23, der Emitter-Elektrode 31, der Elektroden-Kontaktstelle (nicht gezeigt) und dergleichen ausgebildet.
  • Als Nächstes wird in Schritt S30 (2) ein Harzteil auf der oberen Wafer-Oberfläche S1 des Halbleiter-Wafers 10 ausgebildet. Das Harzteil ist zum Beispiel aus einem Polyimid-Harz ausgebildet. Insbesondere wird erst in Schritt S31 (2) ein Harzteil 60 auf der oberen Wafer-Oberfläche S1 angeordnet (siehe 3B und 4B). Durch Anbringen des Harzteils 60 oder das anschließende Nachbearbeiten wird das Harzteil 60 so angeordnet, dass es ein äußeres Harzumfangsende 60E entfernt von dem äußeren Wafer-Umfangsende 10E aufweist und das äußere Wafer-Umfangsende 10E exponiert (siehe 3C). Bevorzugt ist das äußere Harzumfangsende 60E an einer Position 0,5mm oder mehr innerhalb von dem äußeren Wafer-Umfangsende 10E in einer Draufsicht (ebene Anordnung) angeordnet. Das bedeutet, das mit Bezug auf die Position in einer querverlaufenden Richtung von 3C das äußere Harzumfangsende 60E mit einem Abstand von 0,5mm oder mehr entfernt nach innen (d.h. in Richtung des Zentrums des Wafers) von dem äußeren Wafer-Umfangsende 10E angeordnet ist. In einem Fall, in welchem die Anordnung des Harzteils 60 durch Beschichten ausgeführt wird, kann die vorstehend beschriebene Anordnung einfach durch Entfernen eines Endabschnitts des Harzteils 60 in einem Spülvorgang unter Verwendung einer Rotationsbeschichtungsvorrichtung erzielt werden. Weiter braucht in dem Fall, in welchem das Harzteil 60 durch Abscheiden seines Materials ausgebildet wird wie in dem vorstehend beschriebenen Beschichtungsverfahren, das Harzteil anders als in einem Fall, in welchem ein Harzteil, welches vorher ausgebildet wird, auf den Halbleiter-Wafer 10 befestigt wird, kein Haftmittel aufzuweisen.
  • Als Nächstes wird in Schritt S32 (2) das Harzteil 60 abgeflacht (siehe 4B und 4C). Bevorzugt kann das Abflachen durch die Hitzebehandlung des Harzteils 60 ausgeführt werden. Die Hitzebehandlung wird zum Beispiel bei etwa 200°C für etwa 3 Minuten ausgeführt. Die Hitzebehandlung wird zum Beispiel durch Erhitzen der rückseitigen Wafer-Oberfläche S2 mit einer Erhitzungsvorrichtung wie einer heißen Platte oder dergleichen oder durch Erhitzen des Halbleiter-Wafer 10 mit einem Backofen ausgeführt. Anstelle der Hitzebehandlung kann eine mechanische Behandlung ausgeführt werden. Zum Beispiel kann ein Schneiden unter Verwendung einer Diamantspitze oder dergleichen ausgeführt werden.
  • In Schritt S40 (2), wird, wie in 3D gezeigt, durch partielles Entfernen des Halbleiter-Wafers 10 eine vertiefte Form SC in der rückseitigen Wafer-Oberfläche S2 ausgebildet. Die Ausbildung der vertieften Form SC kann durch maschinelle Bearbeitung wie Schleifen oder dergleichen ausgeführt werden. Bevorzugt wird zum Entfernen einer gebrochenen Schicht, die durch das maschinelle Bearbeiten verursacht wird, weiter ein Nassätzen ausgeführt. Das Nassätzen kann zum Beispiel unter Verwendung einer gemischten Säure ausgeführt werden, welche Flusssäure und Salpetersäure als ein Ätzmittel aufweist. Die vertiefte Form SC weist ein äußeres Umfangsende EC des vertieften Abschnitts auf, das 0,5mm oder mehr innerhalb von dem äußeren Harzumfangsende 60E in einer Draufsicht angeordnet ist. Dies bedeutet, dass mit Bezug auf die Position in einer querverlaufenden Richtung von 3D das äußere Umfangsende EC des vertieften Abschnitts mit einem Abstand SP von 0,5mm oder mehr entfernt innerhalb (d.h. in Richtung des Zentrums des Wafers) von dem äußeren Harzumfangsende 60E angeordnet ist. Ein Abschnitt des Halbleiter-Wafers 10, welcher weiter außen angeordnet ist als die vertiefte Form SC, bildet einen ringförmigen Verstärkungsabschnitt 10R. Der ringförmige Verstärkungsabschnitt 10R weist eine Dicke größer als diejenige des Abschnitts des Halbleiter-Wafers 10 auf, in welchem die vertiefte Form SC ausgebildet ist. Weiter weist der ringförmige Verstärkungsabschnitt 10R eine ringförmige Form auf, welche die vertiefte Form SC in einer Draufsicht umgibt. Der ringförmige Verstärkungsabschnitt 10R hat dadurch eine Funktion eines Erhöhens der Festigkeit des Halbleiter-Wafers 10, nachdem er dem Verdünnungsprozess unterzogen wurde.
  • Als Nächstes wird in Schritt S50 (2) ein Prozess zum Erzielen einer Halbleitervorrichtungsstruktur auf der rückseitigen Wafer-Oberfläche S2 ausgeführt. In der vorliegenden bevorzugten Ausführungsform wie dieser Bearbeitung werden die n-Typ-Schicht 5 und die p-Typ-Kollektorschicht 6 (6) als eine Diffusionsschicht auf der rückseitigen Wafer-Oberfläche S2 gebildet. Die Bildung der Diffusionsschicht wird typischerweise durch eine lonenimplantierung und Aktivierung ausgeführt. Die Aktivierung kann unter Verwendung eines elektrischen Ofens oder eines Lasers ausgeführt werden.
  • Als Nächstes wird in Schritt S60 (2) das Harzteil 60 entfernt. Das Entfernen des Harzteils 60 wird zum Beispiel durch Auflösen des Harzes mit Tropfen eines organischen Lösungsmittels ausgeführt. Alternativ kann Karbonisation (ein sogenannter Veraschungsprozess) des Harzes unter Verwendung eines sauerstoffhaltigen Plasmas durchgeführt werden. Weiter kann alternativ das Entfernen unter Verwendung einer gemischten Lösung von Schwefelsäure und sauerstoffangereichertem Wasser durchgeführt werden, und in diesem Fall kann der vorstehend beschriebene Veraschungsprozess ebenfalls ausgeführt werden.
  • Als Nächstes wird in Schritt S70 (2) die Kollektor-Elektrode 32 als eine Elektrodenschicht auf der rückseitigen Wafer-Oberfläche S2 ausgebildet. Durch Aufdampfen oder Sputtern wird zum Beispiel eine aus Aluminium, Titan, Nickel, Gold oder dergleichen gebildete Metallschicht auf der rückseitigen Wafer-Oberfläche S2 ausgebildet. Bevorzugt wird nach dem Ausbilden der Metallschicht eine Austauschdiffusion von Metallatomen (z.B. Aluminiumatomen) in der Metallschicht und von Siliziumatomen in dem Halbleiter-Wafer 10 durch eine Wärmebehandlung bei etwa 300 bis 450°C verursacht. Mit einem Legieren, welches dadurch bewirkt wird, haften die Kollektor-Elektrode 32 und der Halbleiter-Wafer 10 zuverlässiger aneinander. Die vorstehend beschriebene Austauschdiffusion kann durch einen Wärmeeffekt beim Löten verursacht werden, wenn die Halbleitervorrichtung 50, welche durch Zerteilen wie nachfolgend beschrieben ausgesägt ist, montiert wird. Durch ein Verwenden dieses Effekts kann die vorstehend beschriebene Wärmebehandlung weggelassen werden.
  • In Schritt S80 (2) wird ein Zerteilen des Halbleiter-Wafers 10 ausgeführt. Insbesondere wird zuerst die Kollektor-Elektrode 32 auf einer haftenden Fläche eines Zerteilungsbands befestigt. Der Halbleiter-Wafer 10 wird dadurch auf einem Zerteilungsrahmen montiert. Als Nächstes wird durch eine Zerteilungsvorrichtung, die eine Sägeklinge oder einen Laser verwendet, eine Mehrzahl von Chips wie die Halbleitervorrichtungen 50 (1) von dem Halbleiter-Wafer 10 ausgesägt, auf welchem die Vorrichtungsstruktur ausgebildet ist.
  • (Beispiel)
  • 7A zeigt eine beispielhafte Verteilung der Dicke TH (6) eines Halbleiterbereichs des Halbleiter-Wafers 10 nach dem Schritt S60 (2). In dem Graphen zeigt „Wafer-Position“ den Abstand von einer Mittenposition des Halbleiter-Wafers 10 in einer Durchmesserrichtung an. Die Dicke TH ist die Größe des Halbleiterbereichs unter Nichtbeachtung der Existenz des Grabens TR, wie in 6 gezeigt. Eine Dickenmessung wurde auf einem Abschnitt des Halbleiter-Wafers 10 durchgeführt, welcher dem Verdünnungsprozess ausgesetzt ist, d.h. der vertieften Form SC. Für diese Messung wurde eine Vorrichtung zur kontaktfreien Messung verwendet, die Infrarotlicht verwendet („Optical MicroGauge“ hergestellt durch Hamamatsu Photonics).
  • Beim Erhalten eines Messwerts für die vorstehend beschriebene Dickenmessung wurde als Schritt S10 (2) ein Halbleiter-Wafer 10 präpariert, der einen Durchmesser von 200mm aufweist (3A). Als Schritt S20 (2) wurde eine Erhebungs-Vertiefungs-Form UD ausgebildet, welche eine Oberflächenniveaudifferenz von 10µm aufweist (4A). Als Schritt S30 (2) wurde ein Harzteil 60 mit einer Dicke von 20µm durch einen Beschichtungsprozess (4B) und einen Abflachungsprozess (4C) durch Ausführen der Wärmebehandlung bei 200°C für 3 Minuten ausgebildet. Als Schritt S40 (2) wurde ein Verdünnungsprozess (3D) durch Schleifen bis zu 85µm mit einer Innenfeld-Schleifervorrichtung und dann Nassätzen bis zu 65µm unter Verwendung einer gemischten Säure ausgeführt, die aus Fluorwasserstoffsäure, Salpetersäure, Schwefelsäure und Phosphorsäure besteht. Die Breite (die Größe in der querverlaufenden Richtung aus 3D) des ringförmigen Verstärkungsabschnitts 10R war etwa 3mm.
  • Andererseits zeigt 7B ein Ergebnis des vergleichenden Beispiels, in welchem die vorstehend beschriebene Ausbildung des Harzteils 60 nicht ausgeführt wird. Aus dem Vergleich zwischen 7A und 7B ist zu sehen, dass durch ein Ausbilden des Harzteils 60 die Dickenverteilung des Halbleiter-Wafers 10 nach dem Verdünnungsprozess gleichmäßiger ausgeführt ist.
  • 8A ist ein Querschnitt, der schematisch eine Definition einer relativen Position P des Harzteils 60 und des ringförmigen Verstärkungsabschnitts 10R nach dem Verdünnungsprozess zeigt. Die relative Position P ist eine Position des äußeren Harzumfangsendes 60E relativ zu der Position des äußeren Umfangsendes EC des vertieften Abschnitts, welches eine Grenze zwischen der vertieften Form SC des Halbleiter-Wafers 10 und des ringförmigen Verstärkungsabschnitts 10R davon ist. Es ist definiert, dass das Vorzeichen der relativen Position P positiv ist, wenn das äußere Harzumfangsende 60E weiter außen angeordnet ist als die Referenzposition (mit anderen Worten auf dem ringförmigen Verstärkungsabschnitt 10R angeordnet), und negativ ist, wenn das äußere Harzumfangsende 60E weiter innen angeordnet ist als die Referenzposition (mit anderen Worten auf der vertieften Form SC angeordnet). 8B ist ein Graph, der ein beispielhaftes Verhältnis zwischen der relativen Position P, welche wie vorstehend definiert ist, und der Wafer-Bruchrate in dem Fall zeigt, in welchem der Verdünnungsprozess bis zu 50µm durchgeführt wird. Aus diesem Ergebnis ist zu sehen, dass die Wafer-Bruchrate in dem Verdünnungsprozess reduziert werden kann, wenn die relative Position P nicht kleiner als 0 ist. Es ist zu sehen, dass die Wafer-Bruchrate in dem Verdünnungsprozess signifikant und stabil reduziert werden kann, insbesondere wenn die relative Position P +0,5mm oder mehr ist, mit anderen Worten, wenn das Harzteil 60 um 0,5mm oder mehr in Richtung des ringförmigen Verstärkungsabschnitts 10R vorsteht. Die Bedingung, dass die relative Position P +0,5mm oder mehr ist, bedeutet, dass das äußere Umfangsende EC des vertieften Abschnitts mit einem Abstand SP von 0,5mm oder mehr entfernt innerhalb von dem äußeren Harzumfangsende 60E in 3D angeordnet ist.
  • 9A ist ein Querschnitt, der schematisch eine Definition eines Abstands DS zwischen dem Harzteil 60 und dem äußeren Wafer-Umfangsende 10E nach dem Verdünnungsprozess zeigt. Der Abstand DS ist ein Abstand zwischen dem äußeren Wafer-Umfangsende 10E und dem äußeren Harzumfangsende 60E. 9B ist ein Graph, der ein beispielhaftes Verhältnis zwischen diesem Abstand DS und der Anzahl an Fremdsubstanzen zeigt, die jede ein Größe von 5µm oder mehr auf der rückseitigen Wafer-Oberfläche S2 in der vertieften Form SC nach dem Schritt S50 (2) aufweisen. Aus diesem Ergebnis ist zu sehen, das die Anzahl an Fremdsubstanzen auf der rückseitigen Wafer-Oberfläche S2 signifikant reduziert werden kann, wenn der Abstand DS 0,5mm oder mehr ist, und signifikanter reduziert werden kann, wenn der Abstand DS 0,75mm oder mehr ist. Mit einer Reduzierung der Anzahl von Fremdsubstanzen ist es möglich, zu verhindern, dass die Fremdsubstanzen die lonenimplantierung auf die rückseitige Wafer-Oberfläche S2 zum Bilden der Diffusionsschicht blockieren. Deshalb kann eine Hochqualitätsdiffusionsschicht auf der rückseitigen Wafer-Oberfläche S2 gebildet werden.
  • (Zusammenfassung der Wirkungen)
  • Gemäß der ersten bevorzugten Ausführungsform wird durch partielles Entfernen des Halbleiter-Wafers 10 die vertiefte Form SC (8A) auf der rückseitigen Wafer-Oberfläche S2 ausgebildet. Der Abschnitt des Halbleiter-Wafers 10, welcher weiter außen angeordnet ist als die vertiefte Form SC, bildet den ringförmigen Verstärkungsabschnitt 10R. Der ringförmige Verstärkungsabschnitt 10R weist eine Funktion als der Verstärkungsabschnitt des Halbleiter-Wafers 10 auf. Da die Festigkeit des Halbleiter-Wafers 10 dadurch sichergestellt wird, wird die Wölbung des Wafers reduziert. Deshalb wird es möglich, die Handhabung des Halbleiter-Wafers 10 nach dem Verdünnungsprozess zu erleichtern. In diesem Fall wird die vertiefte Form SC so ausgebildet, dass sie das äußere Umfangsende EC des vertieften Abschnitts 0,5mm oder mehr innerhalb von dem äußeren Harzumfangsende 60E in einer Draufsicht angeordnet aufweist. Es ist dadurch möglich, ein Brechen des Halbleiter-Wafers 10 während des Verdünnungsprozesses (8B) zu verhindern. Somit ist es gemäß der vorliegenden bevorzugten Ausführungsform möglich, ein Brechen des Halbleiter-Wafers 10 während des Verdünnungsprozesses zu verhindern und außerdem eine Handhabung des Halbleiter-Wafers 10 nach dem Verdünnungsprozess zu erleichtern.
  • Da das Harzteil 60 angeordnet und dann abgeflacht wird (4B und 4C), ist es möglich, die Flachheit des Harzteils 60 ausreichend sicherzustellen. Es wird dadurch möglich, die Oberflächenniveaudifferenzen des Halbleiter-Wafers 10 ausreichend zu absorbieren.
  • Als ein Bearbeiten vor dem Entfernen des Harzteils 60 werden die n-Typ-Schicht 5 und die p-Typ-Kollektorschicht 6 (6) als die Diffusionsschicht auf der rückseitigen Wafer-Oberfläche S2 gebildet. Es ist dadurch möglich, die obere Wafer-Oberfläche S1 bei der Bildung der Diffusionsschicht auf der rückseitigen Wafer-Oberfläche S2 durch das Harzteil 60 (3D) zu schützen. Insbesondere ist es möglich, zu verhindern, dass die Fremdsubstanzen auf der oberen Wafer-Oberfläche S1 angelagert werden, und zu verhindern, dass die obere Wafer-Oberfläche S1 beschädigt wird.
  • Das äußere Harzumfangsende 60E (9A) ist entfernt von dem äußeren Wafer-Umfangsende 10E angeordnet. Bevorzugt ist das äußere Harzumfangsende 60E an einer Position von 0,5mm oder mehr innerhalb von dem äußeren Wafer-Umfangsende 10E in einer Draufsicht angeordnet (siehe 9B). Es ist dadurch möglich, aufgrund der Existenz des Harzteils 60 zu verhindern, dass die Fremdsubstanzen bei der Handhabung des Halbleiter-Wafers 10 auf der rückseitigen Wafer-Oberfläche S2 angelagert werden.
  • Das Harzteil 60 wird durch Abscheiden seines Materials wie ein Beschichtungsverfahren oder dergleichen ausgebildet. In diesem Fall benötigt das Harzteil 60 kein Haftmittel. Ohne Haftmittel ist es erstens möglich, ein unerwünschtes Phänomen zu vermeiden, das durch eine Entgasung von dem Haftmittel in den Bearbeitungen verursacht wird, in welchen eine Wärmemenge in einem Vakuum angewendet wird. Zum Beispiel kann in dem lonenimplantierungsprozess ein Implantierungsfehler verhindert werden. Weiter ist es möglich, eine Variation der Qualität der Schichtbildung durch Bedampfen, Sputtern oder dergleichen zu unterbinden. Zweitens ist es bei dem Nassätzen in dem Verdünnungsprozess möglich, eine Reaktion zwischen dem Ätzmittel wie der gemischten Säure oder dergleichen und dem Haftmittel, das an dem Endabschnitt des Harzteils exponiert ist, zu verhindern. Wenn eine solche Reaktion auftritt, wird zunächst der Endabschnitt des Harzteils unbeabsichtigt abgelöst und dies neigt dazu, zu verursachen, dass der Halbleiter-Wafer 10 zerbrochen und abgestoßen wird. Zweitens können außerdem nach dem Entfernen des Harzteils Substanzen auf dem Halbleiter-Wafer 10 zurückgelassen werden, die durch die vorstehend beschriebene Reaktion erzeugt worden sind. Die Rückstände können eine Quelle für Fremdsubstanzen auf dem Halbleiter-Wafer 10 bilden.
  • <Die zweite bevorzugte Ausführungsform>
  • (Fertigungsverfahren)
  • 10 ist ein Flussdiagramm, das schematisch einen Ablauf eines Verfahrens der Fertigung einer Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform zeigt. Die Prozessschritte bis Schritt S40 sind die gleichen wie diejenigen in der ersten bevorzugten Ausführungsform (2). In einem anschließenden Schritt S50M nach dem gleichen Schritt S51 wie derjenige in der ersten bevorzugten Ausführungsform wird Schritt S52 ausgeführt. Schritt S52 ist der gleiche wie Schritt S70 (2) in der ersten bevorzugten Ausführungsform, in welchem die Kollektor-Elektrode 32 (1) als die Elektrodenschicht auf der rückseitigen Wafer-Oberfläche S2 gebildet wird. In der zweiten bevorzugten Ausführungsform wird jedoch der Schritt des Ausbildens der Elektrodenschicht vor Schritt S60 ausgeführt, in welchem das Harzteil 60 (3D) entfernt wird. Mit anderen Worten wird in der zweiten bevorzugten Ausführungsform die Ausbildung der Kollektor-Elektrode 32 als die Elektrodenschicht auf der rückseitigen Wafer-Oberfläche S2 vor dem Entfernen des Harzteils 60 ausgeführt. Weiter sind die anderen Prozessschritte als die vorstehenden fast die gleichen wie diejenigen in der vorstehend beschriebenen ersten bevorzugten Ausführungsform.
  • (Beispiel)
  • In diesem Beispiel wurde nach dem Ausbilden der Elektrodenschicht auf der rückseitigen Wafer-Oberfläche S2 das Harzteil 60 auf der oberen Wafer-Oberfläche S1 entfernt. Anschließend wurde die Anzahl von Defekten und Fremdsubstanzen, von denen jede eine Größe von 5µm oder mehr aufweist, auf der oberen Wafer-Oberfläche S1 gezählt. Andererseits wurde in dem vergleichenden Beispiel kein Harzteil 60 ausgebildet, und nach dem Ausbilden der Elektrodenschicht wird der gleiche Zählvorgang wie vorstehend ausgeführt. Das Ausbilden der Elektrodenschicht auf der rückseitigen Wafer-Oberfläche S2 wurde durch Verwenden einer Schichtbildungsvorrichtung ausgeführt, die eine Plattform aufweist, welche den Halbleiter-Wafer 10 durch Ansaugen der oberen Wafer-Oberfläche S1 fixiert. Das Ergebnis der vorstehenden Zählvorgänge ist in der nachfolgenden Tabelle gezeigt. (Tabelle1)
    Wafer Nr. Anzahl von Defekten und Fremdsubstanzen
    MIT HARZTEIL #1 3
    #2 1
    #3 6
    OHNE HARZTEIL #1 383
    #2 294
    #3 231
  • Aus diesem Ergebnis ist zu sehen, dass es durch Ausbilden der Elektrodenschicht auf der rückseitigen Wafer-Oberfläche S2 vor dem Entfernen des Harzteils 60 möglich ist, die Anzahl von Defekten und Fremdsubstanzen auf der oberen Wafer-Oberfläche S1 zu reduzieren.
  • (Zusammenfassung der Wirkungen)
  • Gemäß der zweiten bevorzugten Ausführungsform wird als eine Bearbeitung vor dem Entfernen des Harzteils 60 die Elektrodenschicht auf der rückseitigen Wafer-Oberfläche S2 ausgebildet. Es ist dadurch möglich, die obere Wafer-Oberfläche S1 durch das Harzteil 60 zu schützen, wenn die Elektrodenschicht auf der rückseitigen Wafer-Oberfläche S2 ausgebildet wird. Insbesondere ist es möglich, zu verhindern, dass die Fremdsubstanzen auf der oberen Wafer-Oberfläche S1 abgelagert werden, und zu verhindern, dass die obere Wafer-Oberfläche S1 beschädigt wird.
  • <Die dritte bevorzugte Ausführungsform>
  • (Fertigungsverfahren)
  • 11 ist ein Flussdiagramm, das schematisch einen Ablauf eines Verfahrens der Fertigung einer Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform zeigt. Die Prozessschritte bis Schritt S50M sind die gleichen wie diejenigen in der zweiten bevorzugten Ausführungsform (10). Danach wird in Schritt S60M ein Zerteilen durchgeführt, und anschließend wird in Schritt S80M das Harzteil 60 (3D) entfernt. Mit anderen Worten wird das Zerteilen des Halbleiter-Wafers 10 vor dem Entfernen des Harzteils 60 durchgeführt. Das Entfernen des Harzteils 60 kann zum Beispiel durch Auflösen des Harzes durch Tropfen eines organischen Lösungsmittels von oberhalb des Zerteilungsrahmens durchgeführt werden. Alternativ kann ein Veraschungsprozess ausgeführt werden. Weiter sind die anderen Prozessschritte als die vorstehenden fast die gleichen wie diejenigen in der vorstehend beschriebenen zweiten bevorzugten Ausführungsform.
  • (Beispiel)
  • Die Prozessschritte bis zu dem Verdünnungsprozess (Schritt S40) wurden bis zu der Dicke von 65µm in dem gleichen Verfahren wie demjenigen in dem Beispiel der ersten bevorzugten Ausführungsform ausgeführt. In dem Beispiel wird nach dem Durchführen des Zerteilens und Entfernens des Harzteils 60 auf der oberen Wafer-Oberfläche S1 die Anzahl von Fremdsubstanzen, von denen jede eine Größe von 10µm oder mehr aufweist, wie Spanteilchen oder dergleichen, die durch das Zerteilen verursacht werden, auf der oberen Wafer-Oberfläche S1 (der oberen Oberfläche des Chips) gezählt. Andererseits ist in dem vergleichenden Beispiel kein Harzteil 60 ausgebildet, und nach dem Durchführen des Zerteilens wird der gleiche Zählvorgang wie vorstehend durchgeführt. Das Ergebnis der vorstehenden Zählvorgänge ist in der nachfolgenden Tabelle gezeigt. (Tabelle 2)
    Wafer Nr. Anzahl von Fremdsubstanzen
    MIT HARZTEIL #1 23
    #2 5
    #3 19
    OHNE HARZTEIL #1 781
    #2 593
    #3 925
  • Aus diesem Ergebnis ist zu sehen, dass es durch ein Durchführen des Zerteilens vor dem Entfernen des Harzteils 60 möglich ist, die Anzahl von Fremdsubstanzen auf der oberen Wafer-Oberfläche S1 zu reduzieren.
  • (Zusammenfassung der Wirkungen)
  • Gemäß der dritten bevorzugten Ausführungsform wird als eine Bearbeitung vor dem Entfernen des Harzteils 60 das Zerteilen des Halbleiter-Wafers 10 durchgeführt. Es ist dadurch möglich, die obere Wafer-Oberfläche S1 durch das Harzteil 60 zu schützen, wenn das Zerteilen durchgeführt wird. Insbesondere ist es möglich, zu verhindern, dass die Fremdsubstanzen auf der oberen Wafer-Oberfläche S1 abgelagert werden.
  • Obwohl die Halbleitervorrichtung 50 (1) in den vorstehend beschriebenen bevorzugten Ausführungsformen detailliert beschrieben worden ist, kann die Halbleitervorrichtung jede andere vertikale Leistungshalbleitervorrichtung als die in 1 gezeigte sein. Insbesondere kann, obwohl 1 eine n-Kanaltyp-Vorrichtung zeigt, eine p-Kanaltyp-Vorrichtung durch Ändern der Leitfähigkeitsart ausgebildet werden. Weiter ist die Halbleitervorrichtung nicht auf den IGBT beschränkt sondern kann eine andere Art von vertikalem Halbleiterschaltelement sein. Zum Beispiel kann die Halbleitervorrichtung ein MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor) sein. Der MISFET kann zum Beispiel durch Weglassen der p-Typ-Kollektorschicht 6 in 1 und dadurch Ausbilden der rückseitigen Wafer-Oberfläche S2 nur aus der n-Typ-Schicht 5 gebildet sein. In diesem Fall korrespondieren die Emitter-Elektrode 31 und die Kollektor-Elektrode 32 jeweils zu einer Source-Elektrode und einer Drain-Elektrode. Weiter kann, obwohl 1 die Grabenart als eine Halbleitervorrichtung zeigt, die Halbleitervorrichtung eine ebene Art sein, die keinen Graben aufweist. Weiter ist die Halbleitervorrichtung nicht auf das Halbleiterschaltelement beschränkt sondern kann zum Beispiel ein Diodenelement sein.
  • In der vorliegenden Erfindung können die bevorzugten Ausführungsformen frei kombiniert werden oder können geeignet verändert oder weggelassen werden, ohne von dem Gültigkeitsumfang der Erfindung abzuweichen.
  • Zusammengefasst wird auf einer ersten Wafer-Oberfläche S1 eines Halbleiter-Wafers 10 eine Erhebungs-Vertiefungs-Form ausgebildet. Auf der ersten Wafer-Oberfläche S1 wird ein Harzteil 60 so ausgebildet, dass es ein äußeres Harzumfangsende 60E aufweist, welches entfernt von einem äußeren Wafer-Umfangsende 10E angeordnet ist, und das äußere Wafer-Umfangsende 10E exponiert. Durch ein partielles Entfernen des Halbleiter-Wafers 10 wird auf einer zweiten Wafer-Oberfläche S2 des Halbleiter-Wafers 10 eine vertiefte Form SC ausgebildet, die ein äußeres Umfangsende EC des vertieften Abschnitts aufweist, welches 0,5mm oder mehr innerhalb von dem äußeren Harzumfangsende 60E angeordnet ist. Nach einem Ausführen einer Bearbeitung auf der zweiten Wafer-Oberfläche S2 wird das Harzteil 60 entfernt.
  • Bezugszeichenliste
    • 1
    n-Typ-Driftschicht
    2
    n-Typ-Schicht
    3
    p-Typ-Basisschicht
    4
    n-Typ-Emitterschicht
    5
    n-Typ-Schicht
    6
    p-Typ-Kollektorschicht
    10
    Halbleiter-Wafer
    10E
    äußeres Wafer-Umfangsende
    10R
    Verstärkungsabschnitt
    21
    Gate-Isolierungsschicht
    22
    Gate-Elektrode
    23
    Zwischenlagenisolierungsschicht
    31
    Emitter-Elektrode
    32
    Kollektor-Elektrode
    50
    Halbleitervorrichtung
    60
    Harzteil
    60E
    Harzumfangsende
    EC
    äußeres Umfangsende
    SC
    vertiefte Form
    S1
    obere Wafer-Oberfläche
    S2
    rückseitige Wafer-Oberfläche
    TR
    Graben
    UD
    Erhebungs-Vertiefungs-Form

Claims (6)

  1. Verfahren der Fertigung einer Halbleitervorrichtung (50), das die Schritte aufweist: Vorbereiten eines Halbleiter-Wafers (10), der eine erste Wafer-Oberfläche (S1), eine zweite Wafer-Oberfläche (S2) gegenüber der ersten Wafer-Oberfläche (S1) und ein äußeres Wafer-Umfangsende (10E) aufweist; Ausbilden einer Erhebungs-Vertiefungs-Form (UD) auf der ersten Wafer-Oberfläche (S1) des Halbleiter-Wafers (10); Ausbilden durch einen Beschichtungsprozess eines Harzteils (60), welches ein äußeres Harzumfangsende (60E) entfernt von dem äußeren Wafer-Umfangsende (10E) aufweist und das äußere Wafer-Umfangsende (10E) exponiert, auf der ersten Wafer-Oberfläche (S1) des Halbleiter-Wafers (10) nach dem Ausbilden der Erhebungs-Vertiefungs-Form (UD); Ausbilden einer vertieften Form (SC), welche ein äußeres Umfangsende (EC) des vertieften Abschnitts aufweist, welches 0,5 mm oder mehr innerhalb von dem äußeren Harzumfangsende (60E) angeordnet ist, auf der zweiten Wafer-Oberfläche (S2) des Halbleiter-Wafers (10) durch ein partielles Entfernen des Halbleiter-Wafers (10); Ausführen einer Bearbeitung auf der zweiten Wafer-Oberfläche (S2) des Halbleiter-Wafers (10) nach dem Ausbilden der vertieften Form (SC); und Entfernen des Harzteils (60) nach dem Ausführen der Bearbeitung.
  2. Verfahren der Fertigung einer Halbleitervorrichtung (50) gemäß Anspruch 1, wobei der Schritt des Ausbildens des Harzteils (60) die Schritte aufweist: Aufbringen des Harzteils (60) auf der ersten Wafer-Oberfläche (S1); und Abflachen des Harzteils (60) nach dem Aufbringen des Harzteils (60).
  3. Verfahren der Fertigung einer Halbleitervorrichtung (50) gemäß Anspruch 1 oder 2, wobei der Schritt des Ausführens der Bearbeitung den Schritt aufweist Ausbilden einer Diffusionsschicht (5, 6) auf der zweiten Wafer-Oberfläche (S2).
  4. Verfahren der Fertigung einer Halbleitervorrichtung (50) gemäß einem der Ansprüche 1 bis 3, wobei der Schritt des Ausführens der Bearbeitung den Schritt aufweist Ausbilden einer Elektrodenschicht (32) auf der zweiten Wafer-Oberfläche (S2).
  5. Verfahren der Fertigung einer Halbleitervorrichtung (50) gemäß einem der Ansprüche 1 bis 4, weiter aufweisend den Schritt: Zerteilen des Halbleiter-Wafers (10) vor dem Entfernen des Harzteils (60).
  6. Verfahren der Fertigung einer Halbleitervorrichtung (50) gemäß einem der Ansprüche 1 bis 5, wobei das äußere Harzumfangsende (60E) in dem Schritt des Ausbildens des Harzteils (60) 0,5 mm oder mehr innerhalb von dem äußeren Wafer-Umfangsende (10E) angeordnet wird.
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