EP1382068A2 - Verfahren zur herstellung von metallischen bitleitungskontakten - Google Patents

Verfahren zur herstellung von metallischen bitleitungskontakten

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EP1382068A2
EP1382068A2 EP02740484A EP02740484A EP1382068A2 EP 1382068 A2 EP1382068 A2 EP 1382068A2 EP 02740484 A EP02740484 A EP 02740484A EP 02740484 A EP02740484 A EP 02740484A EP 1382068 A2 EP1382068 A2 EP 1382068A2
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EP
European Patent Office
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bit line
line contact
contact hole
semiconductor substrate
memory cell
Prior art date
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Withdrawn
Application number
EP02740484A
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English (en)
French (fr)
Inventor
Ralf Staub
Jürgen AMON
Norbert Urbansky
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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Definitions

  • the invention relates to a method for producing metallic contacts, in particular bit line contacts for an integrated circuit (IC), on a semiconductor wafer and a memory cell with such a metallic bit line contact, in particular for use in a dynamic random access memory (DRAM).
  • IC integrated circuit
  • DRAM dynamic random access memory
  • contact structures are included in an insulator layer of a wafer
  • memory chips with the aid of metal contacts only take place in the peripheral substrate contacts in the peripheral circuits and not in the memory cells themselves.
  • bit line contacts of the memory cells Due to the high integration density of DRAMs, bit line contacts of the memory cells have very high aspect ratios with relatively small contact areas, which makes the introduction of uniform liner layers for the production of metallic bit line contacts in the memory cell array not practical.
  • liner layers between the semiconductor substrate and the metal are necessary to prevent damage to the semiconductor substrate that occurs during the deposition of the metal and prevent further thermal treatment.
  • the structural elements defined directly in the area of the contact area of a bit line continue to react extremely sensitively to the manufacturing process of the bit line contacts.
  • the doping of the semiconductor with foreign atoms which is generally necessary when contacting semiconductor layers with metals, in order to equalize the different conduction band potentials of metal and semiconductor, causes considerable damage in the crystal lattice of the semiconductor substrate. This damage would impair the function of the memory cell and, in the worst case, lead to the destruction of the entire memory cell.
  • the bit line structures are usually defined with the aid of the photolithography technique, with a photoresist layer first being applied to the wafer surface, which forms a mask for the subsequent etching of the insulator layer.
  • the native oxide which accumulates as a component of the photolithographic layer in the contact hole, must be removed.
  • the cleaning process is conventionally carried out as a wet chemical etching.
  • the chemical substances used here, in particular BHF often also attack the insulator layer and lead to a considerable extent to widen the defined contact hole structures, so that this process increases the risk of short circuits between neighboring bit lines. lines is increased significantly. To prevent such short circuits, the bit line contacts are therefore dimensioned smaller from the outset. However, this procedure considerably limits the process window for the etching of the bit line contacts.
  • the contact resistance of the bit line contacts in the polysilicon process is largely determined by the doping of the polysilicon. A reduction in the resistance of the bit line contact can only be achieved in this process by a higher doping of the polysilicon, which in turn creates the risk that the dopant will also diffuse into the channel region of the selection transistor and thereby impair the function of the transistor. The risk of dopant diffusing out into the channel region also determines the smallest spatial distance between the transistor electrodes and thus limits the ability of the bit line contacts to be reduced in the polysilicon process.
  • the object of the present invention is to improve the process control for producing metallic bit line contacts in integrated circuits, in particular for bit line contacts in a memory cell array, and to produce a memory cell which is improved in terms of integration and performance.
  • a baking step is first carried out in order to heal the substrate damage caused by the doping, then a liner layer is produced on the semiconductor substrate and finally the contact hole with a Padded metal or a metal alloy.
  • a major advantage of using a metal or a metal alloy, in particular tungsten, aluminum or copper, for filling the contact hole is that with suitable doping of the semiconductor substrate in the contact hole area there is a significantly lower contact resistance at the metal / semiconductor contact surface compared to the contact resistance results in a polysilicon / semiconductor contact area in the polysilicon process. This in turn will
  • Bit line contacts for a dynamic random access memory have achieved a significant increase in the saturation current of the associated selection transistor.
  • Another advantage is that in the case of the metallic bit line contact according to the invention, in comparison with the polysilicon process, the outdiffusion of dopant into adjacent structural elements, in particular into the channel region of the selection transistor, and thus also the resulting functional disorders of the structural elements concerned can be controlled much better.
  • the cheaper contact resistance of the metallic bit line contact compared to the polysilicon-filled contact hole makes it possible to downsize the dimensions of the integrated structures. With the method according to the invention, a higher integration density can be achieved in particular with DRAMs.
  • a significant advantage of the invention is also that when the metallic bit line contact is implemented, the cleaning step with BHF which is carried out in the polysilicon process after the photolithographic structuring of the contact hole to remove the native oxide can be considerably shorter.
  • a liner creates a barrier layer between the filling of the bit line contact hole and the semiconductor substrate, which prevents the substrate damage that is common during metallization.
  • Ti or Ti / TiN as the material for the liner layer, which is introduced as an intermediate layer between the semiconductor substrate and the metal filling of the contact hole, and the use of a sputtering process, a chemical deposition process from the gas phase (CVD) or an atomic
  • Layer deposition method (ALD) in the method according to the invention enables a uniform coating of a contact hole with a high aspect ratio, in particular a bit line contact hole, of a dynamic memory cell. This reliably prevents possible damage to the semiconductor substrate caused by the metallization.
  • the semiconductor substrate is heated to form the locally delimited electrical contact layer. This enables damage caused by the doping in the crystal lattice of the semiconductor substrate has healed, so that there are no functional restrictions of the structures produced with the aid of the method according to the invention.
  • the doping takes place in the contact hole for the bit line contact and the peripheral contacts of a memory cell in a cell field using a mask in a common process step, so that the inventive design of the bit line contact as a metallic contact means fewer process steps compared to the Polysilicon process in the manufacture of a DRAM become necessary.
  • the generally necessary separate cleaning step of the bit line contact with BHF can be dispensed with entirely, as a result of which an undesired contact hole preparation, which could be caused by the cleaning process is completely avoided.
  • FIG. 1A to 1E show a process sequence according to the invention for producing a metallic bit line contact of a memory cell according to the invention for a DRAM
  • FIGS. 2A to 20 show a further process sequence according to the invention for producing metallic bit line contacts for a 256 Mbit DRAM.
  • the process sequence according to the invention for producing metallic bit line contacts is illustrated using the example of a bit line contact for a memory cell in a dynamic random access memory (DRAM), the memory cell having a trench capacitor.
  • DRAM dynamic random access memory
  • the process sequence according to the invention can also be applied to differently designed memory cells.
  • analogous application of the process described above to structures with complementary doping is the analogous application of the process described above to structures with complementary doping.
  • FIGS. 1A to 1E show cross sections through a semiconductor wafer in various process stages for forming the bit line contact.
  • FIG. 1A shows a cross section of the dynamic memory cell before executing the bit line contact, on which structures were generated in previous process steps.
  • the memory cell comprises a trench capacitor 20 and a selection transistor 30, the manufacture of which is preferably carried out with
  • the selection transistor 30 comprises two n-doped diffusion regions 31 in a p-doped semiconductor substrate 10, which define the source / drain electrodes, and a highly n-doped region 32 via a channel 33 between the two diffusion regions 31, the is located within an insulator layer 40 and forms the gate electrode.
  • the trench capacitor 20 is filled with a highly n-doped material 23, which forms the inner capacitor electrode. This electrode is separated by a thin layer 21 with a high dielectric constant ⁇ r from a likewise highly n-doped region 11 in the semiconductor substrate 10, which forms the outer electrode of the trench capacitor.
  • the outer electrode 11 of the trench capacitor 20 has a Overlap with the source / drain electrode 31 of the selection transistor 30.
  • a contact hole 50 is produced in a process step above the source / drain electrode 31 in the insulator layer 40 using the photolithographic method known per se. Removal of the native oxide in the etched contact hole 50 can be carried out in a further process step using one of the known methods. Alternatively, the contact hole 50 can also be produced with the aid of the dual damascene method, in which case separate removal of the native oxide can advantageously be dispensed with.
  • FIG. IB shows the cross section of the memory cell after the creation of the contact hole 50.
  • a locally limited contact layer 52 is produced in the substrate surface in the contact hole 50.
  • the substrate surface exposed in the contact hole 50 is preferably bombarded with an ionized dopant 51.
  • the highly doped region 52 produced by this process at the exposed contact area in the semiconductor substrate has a very low lateral infiltration of the insulator layer 40 and thus of the gate electrode 32.
  • the damage to the solid-state lattice of the semiconductor surface which may be caused by the ion implantation in the contact hole region 52 is subsequently eliminated by a heating step healed.
  • the locally delimited contact layer 52 in the substrate surface in the contact hole 50 can also be produced using another doping method, for example using a method based on the diffusion of a dopant.
  • a dopant for example, a method based on the diffusion of a dopant.
  • the baking step takes place with a shorter duration or temperature or is omitted entirely.
  • a liner layer 60 is then deposited in the contact hole 50 using a deposition method.
  • a deposition method In particular, a sputtering process is used for this purpose, since this reliably results in sufficient ground cover in the contact hole.
  • the liner layer 60 prevents harmful chemical reactions which are caused when certain metals are used in the context of a metallization of the contact hole 50 in the diffusion region 52.
  • the deposited liner layer 60 can also be heated in the further course of the process.
  • FIG. 1D shows the memory cell after the liner layer 60 has been deposited.
  • the contact hole 50 is made with a metal or metal alloy, preferably tungsten, aluminum or copper, using a deposition method known per se, as shown in FIG. 1E , filled up.
  • the bit line metallization is preferably carried out simultaneously with the filling of the peripheral contact holes. This is followed by a cleaning step known per se for removing the material residues and planarizing the surface.
  • the exemplary embodiment of the method according to the invention shown above uses a metal or a metal alloy to fill the bit line contact hole 50.
  • the bit line contact 55 produced by means of this method has a significantly lower contact resistance compared to a bit line contact filled with polysilicon. In this way, a significant increase in the saturation current of the selection transistor 30 can be achieved in comparison to the polysilicon-filled contact. Since the necessary cleaning step with BHF is also significantly shorter in comparison to the polysilicon process, the manufacturing process shown above only leads to a slight expansion of the bit line contact hole 50, as a result of which the risk of short circuits between two adjacent bit line contacts 55 is significantly reduced.
  • FIGS. 2A, 2C, 2E, 2G and 21 to 2K and 2M to 20 show a cross section through a silicon wafer 10 with a trench capacitor 20 and a selection transistor 30 in various process stages for forming a bit line contact and further peripheral contacts. Furthermore, to illustrate the individual process steps, the views of the structured surface are shown in FIGS. 2B, 2D, 2F, 2H and 2L, which show the section plane along line 100 in the previous figures. In the process sequence shown in FIGS. 2A to 20, tungsten is used as the metal for filling up the conductor tracks and the contact holes.
  • FIG. 2A shows the silicon wafer 10, which is weakly p-doped and has a buried n-doped region 11 and further, not described in more detail n or p-doped wells, which were produced in previous process steps.
  • Two trench capacitors 20 and further peripheral structures are also formed in this silicon wafer 10 from previous process steps.
  • Each trench capacitor 20 is filled with arsenic-doped polysilicon 23, which forms the inner electrode of the trench capacitor.
  • This electrode has a nitride layer 21 with a high dielectric constant ⁇ r in a lower part of the trench and an SiO 2 layer with a lower dielectric constant ⁇ r 'in an upper region 22 of the trench, which separates the electrode from the highly n-doped region 11 in the semiconductor substrate 10 separate.
  • This highly n-doped region 11 forms the outer electrode of the trench capacitor 20.
  • a layer of phosphorus-doped polysilicon is formed in the upper region 22 of the trench.
  • Each of the two selection transistors 30 has two highly n-doped diffusion regions 31, which serve as current-supplying (source) and current-receiving (drain) electrodes.
  • a control electrode (gate) 32 which is preferably embedded in an insulator layer 41 consisting of Si 3 N, which preferably consists of phosphorus-doped polysilicon and is insulated from the channel area by a further electrically non-conductive layer becomes.
  • the gate electrode 32 When the memory cell is in operation, the gate electrode 32 generates an electric field in the p-channel region and opens a line channel 33 for the reading or reading process of the trench capacitor 20.
  • the memory cell in FIG. 2A has further structures which are not essential for the invention, so that it is not dealt with in more detail here.
  • the surface of the memory cell is also covered with an insulating layer 40, which preferably consists of SiO 2 and was generated in an earlier process step in a TEOS gas phase deposition process and by a subsequent temperature step.
  • FIG. 2B shows a top view of the unstructured insulator layer 40. 1 1 d 1 1 1 oil 1 1 d
  • a lithographic structuring of the two insulator layers 40, 41 is now carried out again in order to produce contact holes 70 in the periphery of the memory cell array.
  • a layer of photoresist 43 is applied to the surface, then exposed using a mask and developed using a conventional method.
  • the structures are generated with the aid of a plasma etching method 73.
  • the surface is then freed from the photoresist 43 as in the first lithography step.
  • FIG. 2H shows the top view of the structured photoresist layer 45 with contact holes 70 in the peripheral structures of the memory cells.
  • FIG. 2J shows a further ion implantation 71 on the substrate surface of the peripheral structures exposed by the previous lithographic structuring.
  • a special photoresist (not shown here) suitable for the ions used is applied to the surface and developed.
  • the following implantation of arsenic ions 71 takes place only in the areas of the peripheral contact structures not covered by the photoresist.
  • the areas 72 prepared in this way in the semiconductor substrate 10 thus have a contact layer with high arsenic doping.
  • wet cleaning steps are carried out using the Piranha and Huang / Megasonic methods.
  • the two implantation processes 51, 71 shown in FIGS. 2E and 2J can be carried out in a common process step using a modified mask.
  • the next step is to anneal the implantation area 52, 72. This will heal any damage caused by the ion implantation reached in the semiconductor substrate 10 in the contact hole regions.
  • the conductor tracks necessary for contacting the bit line contact holes 50 of the memory cell and the contact holes 70 in the peripheral structures are produced photolithographically.
  • the surface of the wafer is covered with a photoresist layer 44, exposed through a mask and developed.
  • FIG. 2L shows a top view of the structured photoresist layer 44 with the bit conductor tracks 54 and further conductor tracks 74 in the periphery of the memory cells.
  • FIG. 2M shows the structures subsequently formed by plasma etching in the insulator layer 40 for the bit conductor tracks 54 and further conductor tracks 74 in the peripheral structures of the memory cell field after the removal of the photoresist 44 and subsequent wet cleaning of the surface using the Piranha method.
  • FIG. 2N shows a cross section through the wafer surface after removal of the native oxide in the contact holes and subsequent deposition of a liner layer 60.
  • a metal which is titanium in the exemplary embodiment shown, was sputtered on the Surface of the wafer applied, ensuring sufficient ground cover.
  • the liner layer 60 is heated in a subsequent process step.
  • FIG. 20 shows the wafer after the bit line contact 55 has been carried out.
  • tungsten was deposited on the surface of the wafer in the modified chemical vapor deposition process (MCVD) and then by means of the chemical mechanical see polishing so planarized that the metal is only present in the deeper structures of the bit lines 54, 55 and the peripheral contacts 74, 75.
  • MCVD modified chemical vapor deposition process
  • wet cleaning of the wafer surface is carried out to remove the polish residues.
  • the dual damascene technique is used to produce the bit line contacts 55.
  • the removal of the native oxide in the contact hole with BHF, which is necessary in the polysilicon process, can be dispensed with entirely here. There is therefore no widening of the bit line contact holes 50, as in the polysilicon process, so that the risk of short circuits between adjacent bit line contacts 55 is minimized.
  • the same metal preferably tungsten
  • the same metal is used to fill the contact holes for the bit line contacts and for the peripheral contacts, as a result of which the entire metallization can be carried out in one process step, in contrast to the polysilicon process, where the filling of the bit line contact holes is also carried out doped polysilicon requires a further process step.
  • the bit line contact 55 produced according to the exemplary embodiment presented has a significantly lower ohmic resistance compared to a bit line contact produced according to the polysilicon process. Since there is no serious diffusion of a dopant from the bit line contact 55 into the channel region 22 of the selection transistor 20 in a bit line contact 55 produced according to the inventive method described above, as in the polysilicon process, significantly shorter distances between the electrodes 31 can be achieved with this method to each other and thus a higher overall integration density of the DRAM can be achieved.

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Abstract

Gemäss der Erfindung ist bei der Kontaktierung einer Bitleitung mit einem Auswahltransistor einer dynamischen Speichereinheit auf einer Halbleiterscheibe das Auffüllen eines Kontaktloches mit einem Metall oder einer Metalllegierung vorgesehen, wobei das Halbleitersubstrat im Kontaktloch eine Dotierung aufweist und zwischen dem Halbleitersubstrat und der Metallfüllung eine Liner-Schicht eingebracht ist.

Description

Beschreibung
Verfahren zur Herstellung von metallischen Bitleitungskontakten
Die Erfindung betrifft ein Verfahren zur Herstellung von metallischen Kontakten, insbesondere von Bitleitungskontakten für eine integrierte Schaltung (IC) , auf einer Halbleiterscheibe und eine Speicherzelle mit einem solchen metallischen Bitleitungskontakt, insbesondere zum Einsatz in einem dynamischen Schreib/Lesespeicher mit wahlfreiem Zugriff (DRAM) .
Zum Kontaktieren elektronischer Bauelemente in einer integrierten Schaltung (IC) auf einem Halbleiterchip werden Kon- taktstrukturen in einer Isolatorschicht eines Wafers mit
Hilfe von Strukturierungsverfahren ausgebildet und anschließend mit einem Leitungsmaterial aufgefüllt. Als Leitungsmaterial werden Metalle, Metalllegierungen, dotierte Halbleiter sowie elektrisch leitfähige organische Substanzen eingesetzt. Hierbei besitzen die verschiedenen Materialien unterschiedliche elektrische Eigenschaften. In der Regel weisen Kontakte aus Metallen bzw. Metalllegierungen die beste elektrische Leitfähigkeit auf.
Die Kontaktierung von Halbleiterschichten bei dynamischen
Speicherchips mit Hilfe von Metallkontakten findet nach dem heutigen Stand der Technik aber lediglich bei den peripheren Substratkontakten in den peripheren Schaltkreisen und nicht in den Speicherzellen selbst statt.
Bitleitungskontakte der Speicherzellen weisen aufgrund der hohen Integrationsdichte von DRAMs sehr hohe Aspektverhältnisse bei relativ kleinen Kontaktflächen auf, was das Einbringen von gleichmäßigen Liner-Schichten zur Herstellung von metallischen Bitleitungskontakten im Speicherzellenfeld nicht praktikabel macht. Solche Liner-Schichten zwischen dem Halbleitersubstrat und dem Metall sind jedoch notwendig, um Schäden am Halbleitersubstrat, die bei der Deposition des Metalls und der weiteren thermischen Behandlung entstehen können, zu verhindern.
Die unmittelbar im Bereich der Kontaktfläche einer Bitleitung definierten Strukturelemente reagieren weiterhin äußerst empfindlich auf den Herstellungsprozess der Bitleitungskontakte. Die im allgemeinen bei der Kontaktierung von Halbleiterschichten mit Metallen notwendige Dotierung des Halbleiters mit Fremdatomen, um die unterschiedlichen Leitungsbandpoten- tiale von Metall und Halbleiter anzugleichen, ruft beträchtliche Schäden im Kristallgitter des Halbleitersubstrats hervor. Diese Schäden würden die Funktion der Speicherzelle beeinträchtigen und im schlimmsten Fall zur Zerstörung der gesamten Speicherzelle führen.
Aufgrund der oben aufgezeigten Probleme bei der Herstellung von metallischen Kontakten, wird zum Auffüllen der Bitlei- tungskontaktlöcher Herkömmlicherweise dotiertes Polysilizium eingesetzt, welches keine besondere Anpassung zum Halblei er- Substrat benötigt und sich auch besonders gut zum Auffüllen von Kontaktlöchern mit hohem Aspektverhältnis eignet.
Bei diesem, im weiteren Verlauf als Polysilizium-Prozess bezeichneten Herstellungsverfahren erfolgt die Definition der Bitleitungsstrukturen üblicherweise mit Hilfe der Photolithographie-Technik, wobei zunächst eine Photolackschicht auf die Wafer-Oberfläche aufgebracht wird, die eine Maske für die nachfolgende Ätzung der Isolatorschicht bildet. Vor einer Schichtabscheidung zur Auffüllung des Kontaktloches muss das native Oxid, das sich als ein Bestandteil der photolithographischen Schicht im Kontaktloch ansammelt entfernt werden. Der Reinigungsvorgang wird Herkömmlicherweise als nasschemische Ätzung ausgeführt. Die hierbei verwendeten chemischen Substanzen, insbesondere BHF, greifen oft auch die Isolator- Schicht an und führen im erheblichen Maße zur Aufweitung der definierten Kontaktloch-Strukturen, so dass durch diesen Pro- zess das Risiko von Kurzschlüssen zwischen benachbarten Bit- leitungen deutlich erhöht wird. Um derartige Kurzschlüsse zu verhindern, werden deshalb die Bitleitungskontakte von vornherein kleiner dimensioniert. Dieses Vorgehen schränkt jedoch das Prozessfenster für die Ätzung der Bitleitungskontakte im beträchtlichen Maße ein.
Der Kontaktwiderstand der Bitleitungskontakte wird beim Poly- silizium-Prozess ganz wesentlich von der Dotierung des Poly- siliziums bestimmt. Eine Reduzierung des Widerstandes des Bitleitungskontaktes kann bei diesem Prozess nur durch eine höhere Dotierung des Polysiliziums erreicht werden, wodurch wiederum die Gefahr entsteht, dass der Dotierstoff auch in den Kanalbereich des Auswahltransistors ausdiffundiert und hierdurch die Funktion des Transistors beeinträchtigt wird. Die Gefahr einer Ausdiffusion von Dotierstoff in den Kanalbereich bestimmt auch den kleinsten räumlichen Abstand der Transistorelektroden zueinander und beschränkt somit die Reduktionsfähigkeit der Bitleitungskontakte beim Polysilizium- Prozess .
Aus US 5 817 572 A, DE 199 52 273 AI und US 6 144 050 A sind metallische Kontakte mit einer zwischen der metallischen Kontaktfüllung und einem aktiven Gebiet angeordneten Liner- schicht bekannt. DE 297 22 440 Ul offenbart hingegen einen Halbleiterspeicher, dessen Bitleitungskontakte eine metallische Füllung aufweisen.
Aufgabe der vorliegenden Erfindung ist, die Prozessführung zur Herstellung von metallischen Bitleitungskontakten in in- tegrierten Schaltungen, insbesondere für Bitleitungskontakte in einem Speicherzellenfeld, zu verbessern sowie eine in be- zug auf Integration und Performance verbesserte Speicherzelle herzustellen.
Diese Aufgabe wird durch ein Verfahren zur Herstellung eines metallischen Bitleitungskontaktes auf einer Halbleiterscheibe gemäß Anspruch 1 und durch eine Speicherzelle gemäß Anspruch 7 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
Gemäß der Erfindung wird zur Herstellung eines metallischen Bitleitungskontaktes nach dem Strukturieren des Bitleitungs- kontaktlochs und anschließendem Dotieren des Kontaktlochbereichs zunächst ein Ausheizschritt durchgeführt, um die durch die Dotierung entstandenen Substratschäden auszuheilen, dann eine Liner-Schicht auf dem Halbleitersubstrat erzeugt und schließlich das Kontaktloch mit einem Metall oder einer Metalllegierung aufgefüllt.
Ein wesentlicher Vorteil der Verwendung eines Metalls bzw. einer Metalllegierung, insbesondere von Wolfram, Aluminium oder Kupfer, zum Auffüllen des Kontaktloches ist, dass sich bei geeigneter Dotierung des Halbleitersubstrates im Kontaktlochbereich ein wesentlich geringerer Kontaktwiderstand an der Metall/Halbleiter-Kontaktfläche im Vergleich zum Kontaktwiderstand einer Polysilizium/Halbleiter-Kontaktflache beim Polysilizium-Prozess ergibt. Hierdurch wiederum werden bei
Bitleitungskontakten für einen dynamischen Schreib/ Lesespeicher mit wahlfreiem Zugriff (DRAM) eine deutliche Steigerung des Sättigungsstromes des zugehörigen Auswahltransistors erreicht.
Ebenso vom Vorteil ist, dass bei dem erfindungsgemäßen metallischen Bitleitungskontakt im Vergleich zum Polysilizium-Prozess die Ausdiffusion von Dotierstoff in benachbarte Strukturelemente, insbesondere in den Kanalbereich des Auswahl- transistors und damit auch die hieraus folgenden Funktionsstörungen der betroffenen Strukturelemente wesentlich besser kontrolliert werden können. Durch den günstigeren Kontaktwiderstand des metallischen Bitleitungskontakts im Vergleich zum Polysiliziu -gefüllten Kontaktloch ist eine Verkleinerung der Dimensionierung der integrierten Strukturen möglich. Mit dem erfindungsgemäßen Verfahren lässt sich damit insbesondere bei DRAMs eine höhere Integrationsdichte erreichen. Ein wesentlicher Vorteil der Erfindung ist auch, dass bei der Ausführung des metallischen Bitleitungskontaktes der beim Po- lysilizium-Prozess nach der photolithographischen Strukturie- rung des Kontaktloches zur Entfernung des nativen Oxids durchgeführte Reinigungsschritt mit BHF wesentlich kürzer ausfallen kann. Hierdurch können die starke Aufweitung des Kontaktloches wie beim Polysilizium-Prozess sowie das mit dieser Aufweitung verbundene Risiko von Kurzschlüssen zwi- sehen benachbarten Kontaktleitungen deutlich gesenkt werden. Somit werden die aufgrund der Aufweitung der Kontaktlöcher beim Polysilizium-Prozess zwangsweise durchgeführte reduzierte Dimensionierung der Kontaktlöcher und die damit verbundene Einschränkung des Prozessfensters bei der Herstellung der Kontaktstrukturen weitgehend vermieden.
Durch die Erzeugung eines Liners wird eine Barriereschicht zwischen der Füllung des Bitleitungskontaktlochs und dem Halbleitersubstrat erzeugt, die die bei der Metallisierung üblichen Substratschäden verhindert. Die Verwendung von Ti bzw. Ti/TiN als Material für die Liner-Schicht, die als eine Zwischenschicht zwischen dem Halbleitersubstrat und der Metallfüllung des Kontaktloches eingebracht wird, sowie den Einsatz eines Sputterverf hrens, eines chemischen Abschei- dungsverfahrens aus der Gasphase (CVD) oder eines atomaren
Schicht-Abscheidungsverfahrens (ALD) wird bei dem erfindungs- gemäßen Verfahren eine gleichmäßige Beschichtung auch eines Kontaktloches mit hohem Aspektverhältnis, insbesondere eines Bitleitungskontaktloch.es einer dynamischen Speicherzelle er- möglicht. Hierdurch lassen sich zuverlässig mögliche durch die Metallisierung hervorgerufene Schäden im Halbleitersubstrat verhindern.
Gemäß der Erfindung findet nach dem Durchführen einer Dotie- rung der Halbleiterscheibe im Kontaktlochbereich ein Ausheizen des Halbleitersubstrates zum Ausbilden der lokal begrenzten elektrischen Kontaktschicht statt. Hierdurch werden mög- liehe, durch die Dotierung hervorgerufenen Schäden im Kristallgitter des Halbleitersubstrates ausgeheilt, so dass keine Funktionseinschränkungen der mit Hilfe des erfindungsgemäßen Verfahrens hergestellten Strukturen entstehen.
Gemäß einer bevorzugten Ausführungsform der Erfindung findet die Dotierung im Kontaktloch für den Bitleitungskontakt und die Peripheriekontakte einer Speicherzelle in einem Zellenfeld unter Verwendung einer Maske in einem gemeinsamen Pro- zessschritt statt, so dass durch die erfindungsgemäße Ausführung des Bitleitungskontaktes als ein metallischer Kontakt weniger Prozessschritte gegenüber dem Polysilizium-Prozess bei der Herstellung eines DRAMs notwendig werden.
Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung, bei der die Strukturierung des Kontaktloches in der Isolatorschicht auf der Halbleiterscheibe mit Hilfe des Dual- Damascene Verfahrens erfolgt, kann der im allgemeinen notwendige separate Reinigungsschritt des Bitleitungskontaktes mit BHF ganz entfallen, wodurch eine ungewollte Kontaktlochauf- eitung, die durch den Reinigungsprozess hervorgerufen werden könnte, vollständig vermieden wird.
Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert.
Es zeigen:
Figuren 1A bis 1E eine erfindungsgemäße Prozessfolge zur Her- Stellung eines metallischen Bitleitungskontaktes einer erfindungsgemäßen Speicherzelle für einen DRAM; und
Figuren 2A bis 20 eine weitere erfindungsgemäße Prozessfolge zur Herstellung von metallischen Bitleitungskontakten für ei- nen 256 Mbit DRAM. Die erfindungsgemäße Prozessfolge zur Herstellung von metallischen Bitleitungskontakten wird am Beispiel eines Bitleitungskontaktes für eine Speicherzelle in einem dynamischen Schreib/Lesespeicher mit wahlfreiem Zugriff (DRAM) darge- stellt, wobei die Speicherzelle einen Grabenkondensator aufweist. Es ist jedoch im Sinne der Erfindung die erfindungsgemäße Prozessfolge auch auf anders ausgebildete Speicherzellen anzuwenden. Ebenso im Sinne der Erfindung ist die analoge Anwendung des oben dargestellten Prozesses auf Strukturen mit komplementären Dotierungen.
Figuren 1A bis 1E zeigen Querschnitte durch eine Halbleiterscheibe in verschiedenen Prozessstadien zur Ausbildung des Bitleitungskontaktes .
Figur 1A zeigt einen Querschnitt der dynamischen Speicherzelle vor dem Ausführen des Bitleitungskontaktes, auf der in vorhergehenden Prozeßschritten Strukturen erzeugt wurden. Die Speicherzelle umfasst einen Grabenkondensator 20 und einen Auswahltransistör 30, deren Herstellung vorzugsweise mit
Hilfe der Planartechnik erfolgt. Der Auswahltransistor 30 umfasst zwei n-dotierte Diffusionsbereiche 31 in einem p-do- tierten Halbleitersubstrat 10, welche die Source/Drain-Elekt- roden definieren, sowie einen hoch n-dotierten Bereich 32 über einem Kanal 33 zwischen den beiden Diffusionsbereichen 31, der sich innerhalb einer Isolatorschicht 40 befindet und die Gate-Elektrode bildet. Der Grabenkondensator 20 ist mit einem hoch n-dotierten Material 23 aufgefüllt, das die innere Kondensator-Elektrode bildet. Diese Elektrode wird durch eine dünne Schicht 21 mit einer hohen Dielektrizitätskonstante εr von einem ebenfalls hoch n-dotierten Bereich 11 im Halbleitersubstrat 10, der die Außenelektrode des Grabenkondensators bildet, getrennt.
Zur Ausbildung einer elektrisch leitfähigen Verbindung mit dem hochdotierten Diffusionsbereich 31 des Auswahltransistors 30 weist die Außenelektrode 11 des Grabenkondensators 20 eine Überlappung mit der Source/Drain-Elektrode 31 des Auswahltransistors 30 auf.
Zum Herstellen einer Kontaktierung der Source/Drain-Elektrode 31 des Auswahltransistors 30 mit einer Bitleitung wird in einem Prozessschritt ein Kontaktloch 50 über der Source/Drain- Elektrode 31 in der Isolatorschicht 40 mit Hilfe des an sich bekannten photolithographischen Verfahrens erzeugt. Eine Entfernung des nativen Oxids im geätzten Kontaktloch 50 kann in einem weiteren Prozessschritt nach einer der bekannten Methoden durchgeführt werden. Alternativ kann das Kontaktloch 50 auch mit Hilfe des Dual-Damascene Verfahrens erzeugt werden, wobei dann vorteilhafterweise auf eine separate Entfernung des nativen Oxids grundsätzlich verzichtet werden kann. Figur IB zeigt den Querschnitt der Speicherzelle nach der Erzeugung des Kontaktloches 50.
Anschließend wird in einem weiteren Prozessschritt, wie Figur IC zeigt, eine lokal begrenzte Kontaktschicht 52 in der Sub- stratoberflache im Kontaktloch 50 erzeugt. Hierzu wird die im Kontaktloch 50 freigelegte Substratoberfläche vorzugsweise mit einem ionisierten Dotierstoff 51 beschossen. Der durch diesen Prozess erzeugte hochdotierte Bereich 52 an der freigelegten Kontaktfläche im Halbleitersubstrat besitzt eine sehr geringe laterale Unterwanderung der Isolatorschicht 40 und damit der Gate-Elektrode 32. Die durch die Ionenimplantation im Kontaktlochbereich 52 möglicherweise hervorgerufenen Schäden des Festkörpergitters der Halbleiteroberfläche werden anschließend durch einen Ausheizschritt ausgeheilt.
Alternativ kann die lokal begrenzte Kontaktschicht 52 in der Substratoberfläche im Kontaktloch 50 auch mit einem anderen Dotierverfahren erzeugt werden, z.B. mit Hilfe eines auf der Diffusion eines Dotierstoffes basierenden Verfahrens. Bei ei- nem solchen alternativen Dotierverfahren kann dann, wenn durch die Anwendung eines solchen Verfahrens keine gravierenden Schäden des Halbleitersubstrates im Kontaktloch 50 auf- treten, der Ausheizschritt mit geringerer Dauer bzw. Temperatur erfolgen oder gänzlich entfallen.
In einem weiteren Prozessschritt wird dann eine Liner-Schicht 60 mit Hilfe einer Depositionsmethode im Kontaktloch 50 abgeschieden. Insbesondere wird hierzu ein Sputterverfahren eingesetzt, da sich so zuverlässig eine ausreichende Bodenbedeckung im Kontaktloch ergibt. Die Liner-Schicht 60 verhindert schädliche chemischen Reaktionen, die bei Verwendung bestimm- ter Metalle im Rahmen einer Metallisierung des Kontaktloches 50 im Diffusionsbereich 52 hervorgerufen werden. Hierbei ist vorzugsweise eine Liner-Schicht 60 aus einem Metall insbesondere Ti oder Ti/TiN oder einer Metalllegierung vorgesehen. Um einen günstigen Kontaktwiderstand zum Substrat zu erreichen und eine wirkungsvolle Barriere gegen Substratschädigungen bei der Metallabscheidung zu bekommen, kann die deponierte Liner-Schicht 60 im weiteren Verlauf des Prozesses auch noch geheizt werden. Figur 1D zeigt die Speicherzelle nach der Abscheidung der Liner-Schicht 60.
Um eine elektrisch leitende Verbindung zwischen einer Bitleitung und dem Diffusionsbereich 31 des Auswahltransistors 30 herzustellen, wird das Kontaktloch 50 mit Hilfe einer an sich bekannten Abscheidungsmethode mit einem Metall oder einer Me- talllegierung, hierbei vorzugsweise Wolfram, Aluminium oder Kupfer, wie in Figur 1E gezeigt, aufgefüllt. Die Bitleitungsmetallisierung wird dabei vorzugsweise gleichzeitig mit der Füllung der peripheren Kontaktlöcher ausgeführt. Anschließend folgt ein an sich bekannter Reinigungsschritt zur Beseitigung der Materialrückstände und Planarisierung der Oberfläche.
Das oben dargestellte Ausführungsbeispiel des erfindungsgemäßen Verfahrens verwendet zum Auffüllen des Bitleitungskon- taktlochs 50 ein Metall oder eine Metalllegierung. Der mit- tels dieses Verfahrens hergestellte Bitleitungskontakt 55 weist einen deutlich geringeren Kontaktwiderstand gegenüber einem mit Polysilizium gefüllten Bitleitungskontakt auf. Hiermit lässt sich im Vergleich zum Polysiliziu -gefüllten Kontakt eine deutliche Steigerung des Sättigungsstromes des Auswahltransistors 30 erreichen. Da auch der notwendige Reinigungsschritt mit BHF im Vergleich zum Polysilizium-Prozess deutlich kürzer ausfällt, kommt es bei dem oben dargestellten Herstellungsprozess lediglich zu geringen Aufweitung des Bit- leitungskontaktloch.es 50, wodurch das Risiko von Kurzschlüssen zwischen zwei benachbarten Bitleitungskontakten 55 deutlich gesenkt wird.
Eine weitere erfindungsgemäße Prozessfolge zur Herstellung von erfindungsgemäßen Metallischen Bitleitungskontakten wird am Beispiel eines 256 Mbit DRAMs mit Hilfe des Dual-Damascene Verfahrens dargestellt.
Figuren 2A, 2C, 2E, 2G und 21 bis 2K sowie 2M bis 20 zeigen einen Querschnitt durch eine Siliziumscheibe 10 mit einem Grabenkondensator 20 und einem Auswahltransistor 30 in verschiedenen Prozessstadien zur Ausbildung eines Bitleitungs- kontaktes sowie weiterer Peripherie-Kontakte. Des weiteren sind zur Veranschaulichung der einzelnen Prozessschritte die Aufsichten der strukturierten Oberfläche in den Figuren 2B, 2D, 2F, 2H und 2L dargestellt, die die Schnittebene entlang der Linie 100 in den vorhergehenden Figuren zeigen. Bei der in Figuren 2A bis 20 gezeigten Prozessfolge wird als Metall zum Auffüllen der Leitungsbahnen sowie der Kontaktlöcher Wolfram verwendet.
Figur 2A zeigt die Siliziumscheibe 10, die schwach p-dotiert ist und einen vergrabenen n-dotierten Bereich 11 sowie weitere, nicht näher beschriebene n- bzw. p-dotierten Wannen aufweist, die in vorangegangenen Prozessschritten erzeugt wurden. In dieser Siliziumscheibe 10 sind ebenfalls aus vorangegangenen Prozessschritten zwei Grabenkondensatoren 20 sowie weitere periphere Strukturen ausgebildet. Jeder Grabenkondensator 20 ist mit Arsen-dotiertem Polysilizium 23 gefüllt, das die Innenelektrode des Grabenkondensators bildet. Diese Elektrode weist in einem unteren Teil des Grabens eine Nitridschicht 21 mit einer hohen Dielektrizitätskonstante εr und in einem oberen Bereich 22 des Grabens eine Si02-Schicht mit einer geringeren Dielektrizitätskonstante εr' auf, welche die Elektrode von dem hoch n-dotierten Bereich 11 im Halbleitersubstrat 10 trennen. Dieser hoch n-dotierter Bereich 11 bildet die Außenelektrode des Grabenkondensators 20. Zur Kon- taktierung eines Grabenkondensators 20 mit dem jeweiligen Auswahltransistor 30 ist im oberen Bereich 22 des Grabens eine Schicht aus Phosphor-dotiertem Polysilizium ausgebildet.
Direkt an die beiden Kondensatoren 20 angrenzend sind zwei Auswahltransistören 30 ausgebildet. Jeder der beiden Auswahltransistoren 30 weist zwei hoch n-dotierte Diffusionsbereiche 31 auf, die als stromliefernde (Source) und stromaufnehmende (Drain) Elektroden dienen. Über einem Kanalbereich zwischen den beiden Elektroden 31 befindet sich eine, in einer vorzugsweise aus Si3N bestehenden Isolatorschicht 41 eingebettete Steuerelektrode (Gate) 32, die vorzugsweise aus Phos- phor-dotiertem Polysilizium besteht und durch eine weitere elektrisch nicht leitende Schicht vom Kanalbereich isoliert wird. Die Gate-Elektrode 32 erzeugt im Betrieb der Speicherzelle ein elektrisches Feld im p-Kanalbereich und öffnet einen Leitungskanal 33 für den Ein- bzw. Auslesevorgang des Grabenkondensators 20.
Die Speicherzelle in Figur 2A weist aus vorangegangenen Verfahrensschritten noch weitere Strukturen auf, die für die Erfindung nicht wesentlich sind, so dass hier nicht näher auf sie eingegangen wird. Die Oberfläche der Speicherzelle ist weiterhin mit einer isolierenden Schicht 40 bedeckt, die vorzugsweise aus Si02 besteht und in einem früheren Prozessschritt in einem TEOS-Gasphasenabscheidungsverfahren und durch einen daran anschließenden Temperaturschritt erzeugt wurde. Figur 2B zeigt eine Aufsicht auf die unstrukturierte Isolatorschicht 40. 1 1 d 1 1 1 Öl 1 1 d
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In den folgenden Prozessschritten wird nun erneut eine lithographische Strukturierung der beiden Isolatorschichten 40, 41 zur Erzeugung von Kontaktlöchern 70 in der Peripherie des Speicherzellenfeldes durchgeführt. Hierzu wird, wie in Figur 2G gezeigt, eine Schicht Photolack 43 auf die Oberfläche aufgebracht, anschließend unter Verwendung einer Maske belichtet und mit einem herkömmlichen Verfahren entwickelt. Die Erzeugung der Strukturen findet, wie in Figur 21 gezeigt, mit Hilfe eines Plasma-Ätzverfahrens 73 statt. Die Oberfläche wird danach wie im ersten Lithographieschritt von dem Photolack 43 befreit. Figur 2H zeigt die Aufsicht der strukturierten Photolackschicht 45 mit Kontaktlöchern 70 in den peripheren Strukturen der Speicherzellen.
Die Figur 2J zeigt eine weitere Ionenimplantation 71 auf der durch die vorangegangene lithographische Strukturierung freigelegte Substratoberfläche der peripheren Strukturen. Hierbei wird im ersten Schritt ein spezieller, für die verwendeten Ionen geeigneter Photolack (hier nicht dargestellt) auf die Oberfläche aufgebracht und entwickelt. Die folgende Implantation von Arsen-Ionen 71 findet nur in den durch den Photolack nicht abgedeckten Bereichen der peripheren Kontaktstrukturen statt. Die auf diese Weise präparierten Bereiche 72 im Halbleitersubstrat 10 weisen so eine Kontaktschicht mit hoher Ar- sen-Dotierung auf.
Nach dem Entfernen des Photolackes erfolgen Nassreinigungs- schritte nach der Piranha- und der Huang/Megasonic-Methode. Alternativ lassen sich die beiden in Figuren 2E und 2J darge- stellten Implantationsprozesse 51, 71 mit Hilfe einer modifizierten Maske in einem gemeinsamen Prozessschritt durchführen.
Als nächstes wird nun eine Temperung der Implantationsberei- ehe 52, 72 durchgeführt. Hierdurch wird eine Ausheilung möglicher, durch die Ionenimplantationen hervorgerufener Schäden im Halbleitersubstrat 10 in den Kontaktlochbereichen erreicht .
In einem folgenden Prozessschritt werden die für die Kontak- tierung der Bitleitungskontaktlöcher 50 der Speicherzelle sowie der Kontaktlöcher 70 in den peripheren Strukturen notwendigen Leiterbahnen photolithographisch hergestellt. Hierbei wird, wie in Figur 2K gezeigt, die Oberfläche des Wafers mit einer Photolackschicht 44 überzogen, durch eine Maske belich- tet und entwickelt. Figur 2L zeigt eine Aufsicht der strukturierten Photolackschicht 44 mit den Bitleitungsbahnen 54 sowie weiteren Leitungsbahnen 74 in der Peripherie der Speicherzellen.
Figur 2M zeigt die anschließend durch Plasma-Ätzung in der Isolatorschicht 40 herausgebildeten Strukturen für die Bitleitungsbahnen 54 sowie weitere Leiterbahnen 74 in den peripheren Strukturen des Speicherzellenfeldes nach dem Entfernen des Photolackes 44 und anschließender Nassreinigung der Ober- fläche mit Hilfe der Piranha-Methode.
Figur 2N zeigt einen Querschnitt durch die Wafer-Oberfläche nach Entfernen des nativen Oxids in den Kontaktlöchern und einer anschließenden Deposition einer Liner-Schicht 60. Hier- bei wurde ein Metall, das im dargestellten Ausführungsbei- spiel Titan ist, mit Hilfe eines Sputterverfahrens auf der Oberfläche des Wafers aufgebracht, wobei für eine ausreichende Bodenbedeckung gesorgt wird. Um einen günstigen Kontaktwiderstand zum Substrat zu erreichen und eine wirkungs- volle Barriere gegen Substratschädigungen bei der Metallab- scheidung zu bekommen, wird die Liner-Schicht 60 in einem folgenden Prozessschritt ausgeheizt.
Figur 20 zeigt den Wafer nach ausgeführter Bitleitungskontak- tierung 55. Hierzu wurde Wolfram im Modified-Chemical-Vapour- Depositions-Verfahren (MCVD) auf die Oberfläche des Wafers abgeschieden und anschließend mittels des chemisch-mechani- sehen Polierens derart planarisiert, dass das Metall nur noch in den tieferen Strukturen der Bitleitungen 54, 55 sowie der peripheren Kontakte 74, 75 vorhanden ist. Im letzten Schritt der hier dargestellten Prozessfolge wird eine Nassreinigung der Wafer-Oberflache zur Beseitigung der Politurreste durchgeführt .
Im oben dargestellte Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird zur Herstellung der Bitleitungskontakte 55 die Dual-Damascene Technik verwendet. Hierbei kann das beim Polysilizium-Prozess notwendige Entfernen des nativen Oxids im Kontaktloch mit BHF ganz entfallen. Es kommt deshalb nicht zu einer Aufweitung der Bitleitungskontaktlöcher 50, wie beim Polysilizium-Prozess, so dass das Risiko von Kurz- Schlüssen zwischen benachbarten Bitleitungskontakten 55 minimiert wird.
In dem dargestellten Verfahren wird zum Auffüllen der Kontaktlöcher für die Bitleitungskontakte sowie für die Periphe- riekontakte, dasselbe Metall, hier vorzugsweise Wolfram verwendet, wodurch sich die gesamte Metallisierung in einem Prozessschritt durchführen lässt im Gegensatz zum Polysilizium- Prozess, wo das Auffüllen der Bitleitungskontaktlöcher mit dotiertem Polysilizium einen weiteren Prozessschritt erfor- dert.
Der nach dem vorgestellten Ausführungsbeispiel hergestellte Bitleitungskontakt 55 weist einen wesentlich geringeren ohm- schen Widerstand im Vergleich zu einem, nach dem Polysili- zium-Prozess hergestellten Bitleitungskontakt auf. Da es bei einem nach dem oben ausgeführten erfindungsgemäßen Verfahren hergestellten Bitleitungskontakt 55 keine gravierende Ausdiffusion eines Dotierstoffes aus dem Bitleitungskontakt 55 in den Kanalbereich 22 des Auswahltransistors 20, wie beim Poly- silizium-Prozess gibt, können mit Hilfe dieses Verfahrens deutlich geringere Abstände der Elektroden 31 zueinander und damit auch eine insgesamt höhere Integrationsdichte der DRAM erreicht werden.

Claims

Patentansprüche
1. Verfahren zum Herstellen eines metallischen Bitleitungskontaktes auf einem Halbleitersubstrat mit den Verfahrens- schritten:
- Aufbringen einer Isolatorschicht (40) auf dem Halbleitersubstrat (10) ;
- Strukturieren der Isolatorschicht (40), um ein Bitleitungskontaktloch (50) zu erzeugen; - Durchführen einer Dotierung des Halbleitersubstrats (10) im Bereich des Bitleitungskontaktlochs (50) , um eine lokal begrenzte elektrische Kontaktschicht (52) zu erzeugen; und
- Abscheiden eines Metalls oder einer Metalllegierung zum Auffüllen des Bitleitungskontaktlochs (50) , d a du r c h g e k e n n z e i c h n e t, dass zum Ausheilen von beim Dotieren des Halbleitersubstrats (10) hervorgerufenen Substratschäden ein Ausheizschritt durchgeführt wird, und dass vor dem Abscheiden eines Metalls oder einer Metalllegie- rung im Bitleitungskontaktloch (50) eine Liner-Schicht (60) mit Hilfe eines Sputterverfahrens, eines chemischen Abscheideverfahrens aus der Gasphase oder eines atomaren Schicht- Abscheideverfahrens auf das durch das Bitleitungskontaktloch (50) freigelegte Halbleitersubstrat (10) abgeschieden wird.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die Strukturierung des Bitleitungskontaktlochs (50) mit Hilfe des Dual-Damascene Verfahrens erfolgt.
3. Verfahren nach Anspruch 1 oder 2 , d a d u r c h g e k e n n z e i c h n e t, dass zum Auffüllen des Bitleitungskontaktlochs (50) Wolfram, Aluminium oder Kupfer verwendet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, dass die Liner-Schicht (60) aus Ti oder Ti/TiN besteht.
5. Verfahren nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, dass auf dem Halbleitersubstrat (10) zusätzlich ein Peripheriekontaktloch (70) ausgebildet ist, das im gleichen Prozeßschritt wie das Bitleitungskontaktloch (50) mit einem Me- tall oder einer Metalllegierung gefüllt wird.
6. Verfahren nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, dass die Dotierung des Halbleitersubstrats (10) im Bereich des Bitleitungskontaktlochs (50) unter Verwendung der selben Maske erfolgt, wie eine Dotierung im Bereich des Peripheriekontaktlochs (70).
7. Speicherzelle mit einem Auswahltransistor (30) und einem Speicherkondensator (20) , die im wesentlichen in einem Halbleitersubstrat (10) ausgeführt sind, d a d u r c h g e k e n n z e i c h n e t, dass eine Isolatorschicht (40) auf dem Halbleitersubstrat
(10) vorgesehen ist, in der ein Bitleitungskontakt (55) des Auswahltransistors (30) ausgebildet ist, dass der Bitleitungskontakt (55) eine Füllung aus einem Metall oder einer Metalllegierung aufweist, dass zwischen dem Halbleitersubstrat (10) und der Füllung des Bitleitungskontakts (55) eine Liner-Schicht (60) ausgebildet ist, und dass das Halbleitersubstrat (10) im Bereich des Bitleitungskontaktlochs (50) eine lokal begrenzte elektrisch leitende Kontaktschicht (52) aufweist.
8. Speicherzelle nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, dass der Bitleitungskontakt (55) aus Wolfram, Aluminium oder Kupfer besteht.
9. Speicherzelle nach Anspruch 7 oder 8, d a d u r c h g e k e n n z e i c h n e t, dass die Liner-Schicht (60) aus Ti oder Ti/TiN besteht.
10. Speicherzelle nach einem der Ansprüche 7 bis 9, d a d u r c h g e k e n n z e i c h n e t, dass die Speicherzelle Teil einer Speicherzellenanordnung ist, und dass Peripheriekontakte (75) in der gleichen Strukturebene ausgebildet sind, die eine zum Bitleitungskontakt (55) analoge Füllung aufweisen.
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