DE69023558T2 - Verfahren zur Herstellung einer Halbleitervorrichtung. - Google Patents

Verfahren zur Herstellung einer Halbleitervorrichtung.

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Description

  • Die vorliegende Erfindung betrifft eine Technik der Lithographie, und insbesondere ein Herstellungsverfahren für eine Halbleitervorrichtung, wobei eine schrittweise Verjüngung gebildet wird in einem Kontaktloch, d.h. einem Öffnungsabschnitt, der in einem isolierenden Film und Metall gebildet ist, nämlich durch die Kombination eines Photolack- Strukturierungsprozesses und eines Trockenätzprozesses.
  • Wie bekannt ist, wurde der Grad der Integration des Halbleiterelements verbessert mit dem Fortschritt einer Feinprozesstechnik des Halbleiterelements. Zum Zweck des Verfeinerns werden sogenannte vielschichtige Verdrahtungselemente im allgemeinen benutzt. Zum Steuern eines Leckstroms, der in dem Element erzeugt wird, wird der notwendige zwischengeschichtete Isolationsfilm gebildet, so daß der die Dicke von 1 um oder mehr hat, und zwar unabhängig von der Qualität. Dadurch wird die Tiefe des Öffnungsabschnitts, der in dem zwischengeschichteten Isolierfilm gebildet ist, erhöht.
  • Als eine der Feinprozesstechniken wird die Häufigkeit der Benutzung eines Trockenätzens, wie z.B. eines reaktiven Ionenätzens, erhöht, bei dem ein anisotropes Ätzen durchgeführt wird. Aus diesem Grund wird die Seitenwand des Öffnungsabschnitts, der in dem zwischengeschichteten Isolierfilm gebildet wird, fast vertikal. Deshalb ist in einem Fall, in dem das Innere des Öffnungsabschnitts nicht komplettermaßen eingebettet werden kann mit der Metallschicht zum Verdrahten, die abgeschienden wird auf dem zwischengeschichteten Isolierfilm, die Verbindung zwischen der Elektrode im Öffnungsabschnitt und der externen Verdrahtungsschicht defekt. Zum Überwinden dieses Problems ist ein Verfahren bekannt zum Bilden einer Verjüngung in dem Öffnungsabschnitt zum Kontraktieren der Metallschicht, d.h. 20 - 30% der gesamten Tiefe, durch Benutzung der Kombination einer chemischen Kombination und einer physikalischen Ätzens.
  • Ebenfalls wurde ein Bildumkehrprozess, der benutzt werden kann als die Feinprozesstechnik, offenbart in Vakuum, Band 29, Nr. 12, 1989, Seite 585. Speziell wird eine Maske, in der eine Schicht zum Unterbrechen von Licht gebildet ist, überlagert an einer vorbestimmten Position eines Positivlacks eines Novolak-Typs, ein Aufnahmeprozess, der Teil ist eines Photoeingravierprozesses, ist darin vorgesehen, so daß ein photosensitiver Abschnitt darin gebildet wird, und zwar verschieden von der lichtunterbrechenden Schicht der Maske. Falls jedoch diese Laminierungsschicht in Ammoniakatmosphäre verarbeitet wird, erzeugt die freigesetzte und photosensitive Inden-Karboxylsäure Dekarboxylsäure, und unlösliches Inden wird im Alkalientwickler gebildet. Falls dieses Phänomen benutzt wird, wird ein Muster, das ursprünglich zu bilden ist, umgedreht. Figur 1 illustriert ein Beispiel des Bildens einer Verjüngung durch die Kombination des chemischen Ätzens und des physikalischen Ätzens. Insbesondere wird eine Verdrahtungsschicht, gebildet aus Al oder Al-Legierung oder eine Elektrode 2 direkt oder indirekt abgeschieden auf einem Halbleitersubstrat 1 über eine Bedeckungsschicht, und eine zwischengeschichtete Isolierschicht 3 wird vollständig darauf abgeschieden.
  • Dann wird ein Öffnungsabschnitt 4 gebildet auf der zwischengeschichteten Isolierschicht 3 durch einen CDE- Prozess als chemisches Ätzen, in dem ein Radikal, das erzeugt wird durch ein durch eine Magnetronröhre erzeugtes Plasma, bewegt zur entfernten Position, sowie durch einen RIE-Prozess als physikalischem Ätzen. Der Rand des Öffnungsabschnitts 4 wird geätzt in einer bestimmten horizontalen und vertikalen anisotropischen Richtung durch den CDE-Prozess. Demzufolge, wie ersichtlich ist aus der Zeichnung, wird eine Verjüngung 6 gebildet, und ein Doppelrand wird gebildet in Positionierungsmarken 5, welche in einem Alignerprozess, wie gezeigt in Figur 2, benutzt werden. Figur 2 ist eine ebene Ansicht des Öffnungsabschnitts 4 für die Positionierungsmarken 5, von oben gesehen.
  • Weiterhin ist Figur 3 eine Querschnittsansicht zum Zeigen des Öffnungsabschnitts 4, der gebildet ist durch Vorsehen des Bildumkehrprozesses in der zwischengeschichteten Isolierschicht 3. Jedoch ist die Seitenwand des Öffnungsabschnitts 4 nicht vertikal ausgebildet, und der Doppelrand ist in den Positionierungsmarken gebildet, welche gleichzeitig mit dem obigen Prozess gebildet werden. Dies veranlaßt eine Verschlechterung der Genauigkeit der Positionierung.
  • In einem Fall, in dem die Verjüngung gebildet ist im Öffnungsabschnitt 4 durch die Kombination des chemischen Ätzens und des physikalischen Ätzens, sind die Positionierungsmarken 5 ähnlich gestaltet, und die Ränder der Positionierungsmarken schauen doppelt aus, wie in Figur 2 gezeigt. Im algemeinen wird zum Erfassen der Positionierungsmarken 5 reflektiertes Licht des eingestrahlten Lasers elektrisch verglichen zwischen einer Einstellkoordinate und einer Meßkoordinate. Falls dann die Ränder mehrere Male diskriminiert werden, wird eine Vielzahl von Erfassungssignalen erhalten, so daß der Positionierungsschritt scheitert oder die Genauigkeit der Positionierung verschlechtert ist.
  • Falls weiterhin der Öffnungsabschnitt und die Positionierungsmarken gebildet werden durch Benutzung des Bildumkehrprozesses, werden sowohl der Öffnungsabschnitt, als auch die Positionierungsmarken simultan gebildet, so daß die Verjüngung 6 gebildet ist in den Positionierungsmarken. Da daraus resultierend ein Erfassungssignal mit einer klaren Wellenform nicht erhalten wird, ist die Genauigkeit der Positionierung verschlechtert. Zusätzlich ist es bezüglich des Ätzens schwierig, die Bedingungen einzustellen, wie z.B. einen Winkel einer umgekehrten Verjüngung, und eine Steuerbarkeit und es gibt ein Problem bei der Reproduzierbarkeit.
  • Aufgabe der vorliegenden Erfindung ist es, ein Herstellungsverfharen für ein Halbleiterelement zu schaffen, wobei ein Öffnungsabschnitt mit einer hinreichenden Abdeckung und Positionierungsmarken mit einer hohen Genauigkeit simultan ausgebildet werden.
  • Diese Aufgabe wird gelöst gemäß den abhängigen Ansprüchen 1 bzw. 2.
  • Gemäß dem Herstellungsverfahren für einen Halbleiter nach der vorliegenden Erfindung wird ein Alkali-unlöslicher Abschnitt gebildet in der Peripherie des ersten Bereichs (31) durch einen Bildumkehrprozess des ersten Schritts (Figur 4A), und des zweiten Schritts (Figur 4A).
  • Wegen der Gegenwart des Alkali-unlöslichen Abschnitts wird, sogar falls ein Belichten irrtümlicher Weise durchgeführt wird in einem größeren Bereich als dem ersten Bereich (31) und das Entwickeln durchgeführt wird, wenn der Bereich sequentiell ansteigt im Bereich des ersten Bereichs (31) im dritten Schritt und folgenden Schritten, der Bereich, in dem der Bildumkehrprozess vorgesehen ist, nicht geätzt.
  • Ebenfalls wird in einem Fall der Ätzpositionierungsmarken (15) zum Positionieren, sogar falls der Bereich der Aufnahme und der Entwicklung irrtümlicher Weise im dritten Schritt eingstellt wird, die Ätzposition nicht geändert und eine vertikale Seitenwand kann erhalten werden wegen der Gegenwart des Alkali-unlöslichen Abschnitts in den ersten und zweiten Schritten.
  • Weiterhin wird der Bereich sequentiell erhöht im dritten Schritt und in folgenden Schritten, und die Belichtung und Entwicklung werden schrittweise wiederholt, und Ätzen wird zu einer vorbestimmten Tiefe durchgeführt. Dadurch kann eine Isolierschicht (12) mit einer schrittweisen Verjüngung gebildet werden. Durch diese Gestalt kann die Abdeckung der Isolierschicht (12) verbessert werden.
  • Die Erfindung kann vollständiger verstanden werden aus der folgenden detaillierten Beschreibung in Zusammenhang mit der begleitenden Zeichnung.
  • Die Figuren zeigen im einzelnen:
  • Figur 1 eine Querschnittsansicht zum Zeigen eines Öffnungsabschnitts und einer Positionierungsmarke, auf die die vorliegende Erfindung nicht angewandt wird;
  • Figur 2 eine obere Ansicht der Positionierungsmarke, auf die die vorliegende Erfindung angwandt wird;
  • Figur 3 eine Querschnittsansicht eines Öffnungsabschnitts, wenn ein Bildumkehrprozess durchgeführt wird;
  • Figuren 4A bis 4G Querschnittsansichten zum Zeigen jedes Schritts des einen Herstellungsverfahren nach der vorliegenden Erfindung;
  • Figuren 5A bis 5D Querschnittsansichten zum Zeigen der Verschiebung der Maskenpositionierung bei jedem Schritt des Herstellungsverfahren nach der vorliegenden Erfindung;
  • Figuren 6A bis 6D Querschnittsansichten zum Zeigen der größeren Verschiebung der Maskenpositionierung in jedem Schritt des Herstellungsverfahrens nach der vorliegenden Erfindung;
  • Figuren 7A bis 7F Querschnittsansichten zum Zeigen jedes Schritts des weiteren Herstellungsverfahren nach der vorliegenden Erfindung; und
  • Figur 8 eine obere Ansicht der Positionierungsmarke, gebildet durch das Herstellungsverfahren, das in Figuren 7A bis 7F gezeigt ist.
  • Figuren 4A bis 4G illustrieren eine Ausführungsform, in der ein Öffnungsabschnitt gebildet wird in einem zwischengeschichteten Isolierfilm, der unverzichtbar ist für eine Vielfachverdrahtung. Figur 4A zeigt einen Bildumkehrprozess, der ein Teil ist des Herstellungsverfahrens nach der vorliegenden Erfindung. Figur 4B zeigt den Zustand im Lauf des ersten Belichtungs- und Entwicklungsprozesses. Figur 4C zeigt das Resultat des ersten Belichtungs- und Entwicklungsprozesses. Figur 4D zeigt das Resultat des zweiten Belichtungs- und Entwicklungsprozesses. Figur 4E zeigt den Zustand im Lauf des dritten Belichtungs- und Entwicklungs-Prozesses. Figur 4F ist das Resultat des dritten Belichtungs- und Entwicklungsprozesses. Figur 4G zeigt das Resultat, daß alle Lacke geätzt sind. Auf einem Halbleitersubstrat 10 ist eine Verdrahtungsschicht vorgesehen, die gebildet ist aus Al oder Al-Legierung (Al-Si- Cu, Al-Si) in direkter Weise oder in indirekter Weise über eine Oxydschicht, oder eine Elektrode 11. Ein Verunreinigungsmaterial wird eingeführt und diffundiert in das Halbleitersubstrat 10, zeigend einen entgegengesetzten Leitfähigkeitstyp, und dadurch werden eine aktive Schicht und eine passive Schicht gebildet und elektrisch verbunden mit der Verdrahtungsschicht oder Elektrode 11.
  • Ein zwischengeschichteter Isolierfilm 12, der gebildet ist aus einer einzelnen Schicht bestehend aus Siliziumoxyd oder Siliziumnitrid oder eine zusammengesetzte Schicht wird aufgetragen auf die gesamte Oberfläche des Halbleitersubstrats einschließlich einer Beschichtungsschicht. Darauf wird Novolac-System-Positivlack 13 mit einer Dicke von 1 um oder mehr ("NPR-820", der Warenzeichen von Nakase Sangyosha ist) darauf aufgetragen (Figur 4A). In Figuren 4A bis 4G ist eine Öffnung 14 angezeigt auf der linken Seite des Papiers, und eine Positionierungsmarke 15 ist gezeigt auf der rechten Seite des Papiers.
  • Nachdem ein Vorheizprozess vorgesehen ist im Positivlack 13 in der Atmosphäre, wird eine Maske 16 vorgesehen an der Position, wo eine Belichtung nicht auszuführen ist, d.h. der Position, wo der Öffnungsabschnitt 14 und die Positionierungsmarke 15 zu bilden sind, wie klar erscheint aus Fig. 4B. Danach wird ein erster Belichtungsschritt unter Benutzung von ultravioletten Strahlen vorgesehen. In der Zeichnung bezeichnen Pfeile ultraviolette Strahlen. Im ersten Belichtungsschritt werden ein Muster für die Öffnung und eine umgekehrte Maske ursprünglichermaßen benutzt.
  • Weiterhin wird der Bildumkehrprozess, der erklärt wurde beim Stand der Technik, durchgeführt in einer Ammoniakatmosphäre bei einer Temperatur von 90º bis 100ºC, und die Bereiche der Photolackschicht 13, die belichtet werden durch den ersten Belichtungsschritt, werden unlöslich. Ein Heizofen, der diesen Schritt durchführt, schafft einen Vorprozess, in dem ein Stickstoffspülen wiederholt wird durch eine Rotationspumpe zum Entfernen von Sauerstoff und Wasser, um dadurch den Druck auf 30 bis 100 Torr (1 Torr = 133,3 Pa) zu reduzieren. Hier wird der zweite Belichtungsschritt durchgeführt unter Benutzung eines Musters, welches kleiner ist als daß des ersten Belichtungsschritts im Bereich der Öffnung. Die gesamte Oberfläche, wo die Positionierungsmarke 15 zu bilden ist, wird belichtet unter Benutzung der in Figur 4B gezeigten Maske, und der Öffnungsabschnitt 14 und Bereiche 32 zum Bestimmten der Postionierungsmarke 15 werden Alkali- entwickelt durch Cholin. Dann wird der zwischengeschichtete Isolierfilm 12 geätzt unter Benutzung des erhaltenen Musters, um dadurch die Gestalt zu erhalten, die in der Querschnittsansicht von Figur 4C gezeigt ist.
  • Weiterhin wird im dritten Belichtungsschritt das Muster, das größer ist als das des zweiten Belichtungsschritts, belichtet durch Benutzung der Positonierungsmarke 15, die im zweiten Belichtungsschritt gebildet wird, und ein Entwickeln und lokales Ätzen werden wiederum wiederholt. Da in diesem Fall die Größe des Bildmusters, das im ersten Belichtungsschritt gebildet wird, nicht geändert wird, wird die Positionierungmarke 15 intermittierend geätzt. Dieslben Schritte können n mal widerholt werden. In Figur 4 werden diese Schritte dreimal wiederholt, und dadurch wird die schrittweise Verjüngung gebildet in der Öffnung 14, und ein Muster mit einem Profil, das senkrechte Seitenwände, nämlich die Marke 15 hat, wird gebildet. Figur 4D ist eine Querschnittsansicht zum Zeigen des Endes des Entwickelns und des Ätzens, das durchgeführt wird nach dem dritten Belichtungsschritt. Figur 4E ist eine Querschnittsansicht zum Zeigen des Endes des Entwickelns und Ätzens, das nach n Belichtungsschritten durchgeführt wird. Figur 4F eine Querschnittsansicht zum Zeigen des Endes des Entwickelns und Ätzens, das danach durchgeführt wird. Figur 4G zeigt den Zustand, in dem der Photolack entfernt ist.
  • Figuren 5A bis 5D sind Querschnittsansichten zum Zeigen eines Falls, in dem die Verschiebung einer Maskenpositionierung gebildet wird in jedem Aufnahmeschritt bei der Musterbildung des Öffnungsabschnitts in denselben Herstellungsschritten, wie in Figuren 4A bis 4G.
  • Figuren 6A bis 6D sind Querschnittsansichten zum Zeigen eines Falles, in dem die Verschiebung einer Maskenpositionierung extrem groß erzeugt ist. Mit anderen Worten zeigt Figur 5A einen Querschnitt nachdem alle Schritten, der erste Belichtungsschritt plus der Bildumkehrprozess plus der zweite Belichtungsschritt plus das lokale Ätzen plus der dritte Belichtungsschritt, beendet sind. Figuren 5B und 6B zeigen den Zustand nach dem Entwicklungsschritt, der durchgeführt wird nachdem der dritte Belichtungsschritt beendet ist. Figuren 5D und 6D zeigen den Zustand, nachdem das Ätzen und der endgültige Belichtungsschritt der gesamten Oberfläche beendet sind. Figuren 5C und 6C zeigen Querschnitte, nachdem das endgültige Entwickeln beendet ist.
  • Wie klar erscheint von jeder Zeichnung, wird durch Benutzung des Bildumkehrprozesses, sogar falls das erste Belichtungsmuster extrem verschoben ist nach dem zweiten Belichtungsschritt, die Verschiebung des Musters nicht erzeugt in dem Entwicklungsschritt danach, so daß die Verschiebung gesteuert werden kann auf ein bestimmtes Ausmaß, daß die Distanz zwischen der schrittweisen Verjüngung verschieden ist.
  • Weiterhin wird die schrittweise Verjüngung gebildet im Muster für den Öffnungsabschnitt. Da jedoch das Muster für die Positionierungsmarke ausgebildet werden kann, so daß sie im wesentlichen senkrechte Seitenwände hat, wird ein Fehler in den Positionierungsschritten darauf reduziert, und die Genauigkeit der Maskierung kann verbessert werden im Vergleich mit dem Stand der Technik.
  • Weiterhin kann die Abscheidung des Öffnungsabschnitts mit einer stufenweisen Verjüngung, die gebildet ist aus einer Al- oder Al-Legierungs-Schicht, eine hinreichende Abdeckung erhalten.
  • Zusätzlicherweise wird eine weitere Ausführungsform der vorliegenden Erfindung im folgenden erklärt werden:
  • Beim Halbleiterelement ist es allgemein üblich, eine aktive Schicht und eine passive Schicht durch Einführen und Diffundieren eines Verunreinigungsmaterials in einem Halbleitersubstrat, das einen entgegengesetzten Leitungstyp zeigt, zu bilden, um dadurch eine aktive Schicht und eine passive Schicht zu bilden, und einen Öffnungsabschnitt in einer Verdrahtungsschicht vorzusehen, der elektrisch verbunden ist mit sowohl der aktiven Schicht als auch der passiven Schicht oder einer Elektrode. Weiterhin wird eine Positionierungmarke gebildet in einer Isolierschicht, die angehaftet ist an das Halbleitersubstrat und neben dem Öffnungsabschnitt liegt. In einem Element unter Benutzung einer vielschichtigen Verdrahtung wird ein zwischengeschichteter Isolierfilm gebildet zum Abdecken der Verdrahtungsschicht oder der Elektrode, eingeführt in die Isolierschicht, dienend als eine erste Schicht. In diesem Fall müssen der Öffnungsabschnitt und die Positionierungsmarke gebildet werden.
  • Bei der vorliegenden Erfindung beinhalten Isoliermaterialschichten, die überlagert sind auf dem Halbleitersubstrat, das oben erwähnte vielschichtige Verdrahtungselement und das einzelne Verdrahtungselement. Eine Ausführungsform, in der ein Öffnungsabschnitt und eine Positionierungsmarke gebildet werden in einem zwischengeschichteten Isolierfilm des Vielschichtverdrahtungs-Halbleiterelements wird erklärt werden mit Bezug auf Figuren 7A bis 7F.
  • Figur 7A zeigt ein Halbleitersubstrat, auf das weitere Herstellungsverfahren nach der vorliegenden Erfindung angewendet wird. Bezugszeichen 110 ist ein Halbleitersubstrat; 111 eine isolierende Schicht, und 112 eine Verdrahtungsschicht zur Verdrahtung. Figur 7B zeigt ein Halbleitersubstrat, in dem ein Bildumkehrprozess durchgeführt ist. Figur 7C zeigt einen Schritt, in dem Belichtungs- und Entwicklungsprozesse durchgeführt werden in einem Öffnungsabschnitt 131. Figur 7B zeigt einen Schritt, in dem ein isotropes Ätzen durchgeführt wird in dem Öffnungsabschnitt 131. Figur 7E zeigt einen Schritt, in dem ein Trockenätzen durchgeführt wird in der Isolierschicht. Figur 7F zeigte inen Schritt, in dem der Photolack entfernt wird. Der Umriß dieses Herstellungsverfahren wird folgend erklärt werden.
  • Insbesondere umfaßt dieses Herstellungsverfahren einen ersten Schritt (Figur 7B) des Belichtens des peripherischen Abschnitts eines ersten Bereichs (131) einer Photolackschicht (115), bedeckend eine Isolierschicht (111), welche auf einem Halbleitersubstrat (110) gebildet ist, und die Peripherien (118) von zweiten Bereichen (132) zum Bilden von Positionierungsmarken; einen zweiten Schritt (Figur 7C) des Aufheizens der Photolackschicht (115) in Ammoniakatmosphäre und Bilden eines Alkali-unlöslichen Bereichs in dem peripherischen Bereich (131) und denen (118) der zweiten Bereiche (132); einen dritten Schritt (Figur 7D) des Durchführens eines isotropen Ätzens des ersten Bereichs (131) auf eine vorbestimmte Tiefe; und einen vierten Schritt (7E) des Durchführens eines Trockenätzens der ersten und zweiten Bereiche (131, 132).
  • Wie in Figur 7A gezeigt, bedecken die Isolierschichten, die auf dem Halbleitersubstrat 110 überlagert sind, die Verdrahtungsschicht, die aus Al oder Al-Legierung (Al-Si-Cu, Al-Si) gebildet ist, und die Elektrode (112). Dann zum Bilden des Öffnungsabschnitts (131) und der Positionierungsmarke (118) an einer vorbestimmten Positin durch PEP (Photoeingravierprozess) wird eine Positivlackschicht (115) mit einer Dicke von 1 um oder mehr ("NPR 820", was ein Markenzeichen von Nagase Sangyosha ist) darauf beschichtet. In Figuren 7A bis 7F ist der Öffnungsabschnitt (131) gezeigt auf der linken Seite des Papiers, und die Positionierungsmarke (118) ist auf der rechten Seite des Papiers gezeigt.
  • In der Photolackschicht (115) ist ein Muster vorgesehen, das ursprünglich zu bilden ist, welches umgekehrt ist und belichtet wird durch den sogenannten Aligner. In diesem Prozess, wie gezeigt in Figur 7B, wird unter der Gegenwart einer Maske (116) zum Unterbrechen der Position, wo der Öffnungsabschnitt (131) und die Positonierungsmarke (118) zu bilden sind, solch ein Muster belichtet durch ultraviolette Strahlen (Pfeil in Figuren 7B, 7C, 7D und 7E) in der oben erwähnten Art und Weise. Wie in Figur 7B gezeigt, werden der Öffnungsabschnitt (131) und die zweiten Bereiche (132) der Positivlackschicht (115) entsprechend der Maske (116) nicht belichtet.
  • Weiterhin wird der Bildumkehrprozess, der beim Stand der Technik erklärt ist, durchgeführt in einer Ammoniakatmosphäre bei einer Temperatur von 90º bis 100ºC, und eine Dekarboxy- Reaktion wird erzeugt in Inden-Karboxylsäure, freigelegt im ersten Belichtungsschritt, um dadurch Bereiche zu bilden, die im Alkalientwickler unlöslich sind.
  • In einem Heizofen zum Durchführen dieses Schrittes wird eine Stickstoffspülung wiederholt durch eine Rotationspumpe zum Entfernen von Sauerstoff, um dadurch den Druck auf 100 Torr zu reduzieren.
  • Wie in Figur 7C gezeigt, wird ein Belichtungsschritt durchfgeführt, unter Benutzung der Maske (119), damit nur der erste Bereich mit dem Öffnungsabschnitt (131) belichtet wird, und die Positionierungsmarke (118) und ihre Peripherien (132) werden nicht belichtet. Falls weiterhin Alkalientwickeln durchgeführt wird, wird nur das Muster des Öffnungsabschnitts 131 entwickelt. Darauffolgend unter Benutzung des Musters vom Öffnungsabschnitt (131) wird isotropes chemisches Trockenätzen, d.h. ein CDE-Prozess durchgeführt. Daraus resultierend, wie in Figur 7D gezeigt, wird ein Muster mit einer Öffnungsoberfläche, die geführt ist zum Muster des Öffnungsabschnitts (131) und breiter, teilweise gebildet in der Isolierschicht (111). Weiterhin wird ein Schritt, in dem die Photolackschicht belichtet und entwickelt wird, gefolgt durch einen Schritt, in dem die gesamte Dicke der Isolierschicht (111), belichtet in den Öffnungen, geätzt wird, durchgeführt, um dadurch den Querschnitt, der in Figur 7E gezeigt ist zu erhalten. Dieses Ätzen wird benutzt zum Bilden einer im wesentlichen vertikaeln zweiten Seitenwand durch Benutzung des RIE-Prozesses und Erfassen der Positionierungsmarke (118) durch einen Laser. Ebenfalls wird die Positivlackschicht entfernt, um dadurch die Struktur mit einem Querschnitt, der in Figur 7E ist, zu erhalten. Wie oben erwähnt, wird Alkalilösung, wie z.B. Cholin als ein Entwickler benutzt. Figur 8 zeigt eine obere Ansicht der Positionierungsmarke, die gebildet ist durch das Verfahren der voriegenden Erfindung. Nach einer Reihe dieser Schritte wird die Positivlackschicht entfernt, und diese Schritte werden im weiteren Verlauf gefolgt werden durch den nächsten Schritt, d.h. die Bildung von PSG als eine Auf-Al- Passivierungsschicht oder Stickstoffsiliziumschicht, oder der einer Mischungsschicht beider Schichten. Es ist überflüssig zu sagen, daß das Verfahren nach der vorliegenden Erfindung angewendet werden kann auf das vielschichtige Halbleiterelement, das verschieden ist von dem Beispiel der zweischichtigen Verdrahtung.
  • Gemäß dem Verfahren nach der vorliegenden Erfindung sind, da eine vertikale Wandoberfläche erhalten werden kann, ohne eine Verjüngung um eine Positionierungsmarke zu erzeugen, kann die Erzeugung einer großen Positionierungsverschiebung in der Strukturierung, welches der nächste Prozess unter Benutzung eines Aligners ist und der Modus, wie z.B. Nicht-Erfassung eines Erfassungssignals, reduziert. Aus diesem Grund ist die Genauigkeit der Positionierung des Verdrahtungsmusters, wie z.B. Al, das abgeschieden wird auf dem Öffnungsabschnitt, genauer, um es dadurch möglich zu machen, eine Produktivität zu erhöhen.
  • Bezugszeichen in den Patentansprüchen sollen dem besseren Verständnis dienen und den Schutzumfang nicht beschränken.

Claims (9)

1. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten:
a) einem ersten Schritt des Belichtens der Peripherie eines ersten Bereichs (31) einer Photolackschicht (13), bedeckend eine Isolierschicht (12), die auf einem Halbleitersubstrat (10) gebildet ist, wobei der erste Bereich (31) eine Öffnung enthält, und gleichzeitiges Belichten der Peripherien (15) von zweiten Bereichen (32) der Photolackschicht (13), wobei die Peripherien der zweiten Bereiche (32) Positionierungsmarken bilden;
b) einen zweiten Schritt des Aufheizens der Photolackschichten (13) in Ammoniakatmosphäre und Alkali- unlöslich-Machen der zuvor belichteten Peripherie des ersten Bereichs (31) und der Peripherien (15) der zweiten Bereiche (32);
c) einem dritten Schritt des Belichtens eines dritten Bereichs (33) der Photolackschicht (13), der kleiner ist als der erste Bereich (31) und darin beinhaltet ist, und gleichzeitiges Belichten der zweiten bereiche (32) und Entwickeln von nur den belichteten zweiten Bereichen (32) und dem dritten Bereich (33) unter Benutzung von Alkalilösungsentwickler;
d) einem vierten Schritt des anisotropen Ätzens der Isolierschicht (12) durch den dritten Bereich (33) und durch die zweiten Bereiche (32) auf einen vorbestimmte Tiefe, wobei die Peripherien (15) der zweiten Bereiche (32) somit eine Positionierungsmarke bilden; und
e) einen fünften Schritt des Wiederholens des dritten und vierten Schritts einmal oder mehrere Male, wobei die Größe des dritten Bereichs (33) erhöht wird (34, 35) bei jeder folgenden Wiederholung, um somit eine Öffnung zu bilden mit einer schrittweisen Verjüngung in dem ersten Bereich 31, und keine Verjüngung in dem zweiten Bereich (32) und wobei die Peripherien (15) der zweiten Bereiche (32) benutzt werden zum korrekten Positionieren der Belichtungsmaske für den größeren dritten Bereich (34, 35).
2. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten:
a) einem ersten Schritt des Belichtens einer Peripherie eines ersten Bereichs (131) einer Photolackschicht (115), bedeckend eine Isolierschicht (111), die auf einem Halbleitersubstrat (110) gebildet ist, wobei der erste Bereich (111) eine Öffnung enthält, und gleichzeitiges Belichten der Peripherien (118) von zweiten Bereichen (132) der Photolackschicht (115), wobei die Peripherien (118) der zweiten Bereiche (132) Positionierungsmarken bilden;
b) einem zweiten Schritt des Aufheizens der Photolackschicht (115) in Ammoniakatmosphäre und Alkaliunlöslich-machen der zuvor belichteten Peripherie des ersten Bereichs (131) und der Peripherien (115) der zweiten Bereiche (132).
c) einem dritten Schritt des Belichtens des ersten Bereichs (131) und dabei nicht Belichten der zweiten Bereiche (131) auf den Peripherien davon (118) und Entwickeln des ersten Bereichs (131) unter Benutzung von Alkalilösungsentwickler;
d) einem vierten Schritt des Durchführens eines isotropen Ätzens der Isolierschicht (111) durch den ersten Bereich (131) auf eine vorbestimmte Tiefe;
e) einem fünften Schritt des Belichtens des zweiten Bereichs (31) und Entwickeln des zweiten Bereiche (132) unter Benutzung von Alkalilösungsentwickler; und
f) einem sechsten Schritt des Durchführens eines anisotropen Ätzens von der Isolierschicht (111) durch den ersten Bereich (131) und durch die zweiten Bereiche (132), wobei die Peripherien (118) der zweiten Bereiche (132) Positionierungsmarken bilden.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das anisotrope Ätzen Trockenätzen ist.
4. Vefahren nach Anspruch 2, dadurch gekennzeichnet, daß das anisotrope Ätzen Trockenätzen ist.
5. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch einen Endschritt des Entfernens des Photolacks (13).
6. Verfahren nach einem der vorhergehenden Ansprü+che, dadurch gekennzeichnet, daß die Photolackschicht (13, 111) ein Novolac-Typ eines Positivlacks ist.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Isolierschicht (12, 11) aus Siliziumoxyd ist.
8. Verfahren nach einem der vorhergeneden Ansprüche, dadurch gekennzeichnet, daß die Isolierschicht (12, 111) Siliziumnitrid ist.
9. Verfahren nach einem der vorhergenden Ansprüche, dadurch gekennzeichnet, daß die Ammoniakatmosphäre auf 90º bis 100ºC liegt.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185812A (en) * 1990-02-14 1993-02-09 Kabushiki Kaisha Toshiba Optical pattern inspection system
JP2831847B2 (ja) * 1990-11-29 1998-12-02 株式会社東芝 半導体装置の製造方法
EP0489542B1 (de) * 1990-12-05 1998-10-21 AT&T Corp. Lithographische Verfahren
US5244759A (en) * 1991-02-27 1993-09-14 At&T Bell Laboratories Single-alignment-level lithographic technique for achieving self-aligned features
JP3027990B2 (ja) * 1991-03-18 2000-04-04 富士通株式会社 半導体装置の製造方法
US5269880A (en) * 1992-04-03 1993-12-14 Northern Telecom Limited Tapering sidewalls of via holes
JP2565119B2 (ja) * 1993-11-30 1996-12-18 日本電気株式会社 パターン形成方法
JPH07254605A (ja) * 1994-03-16 1995-10-03 Toshiba Corp 配線形成方法
US5589423A (en) * 1994-10-03 1996-12-31 Motorola Inc. Process for fabricating a non-silicided region in an integrated circuit
US5652084A (en) * 1994-12-22 1997-07-29 Cypress Semiconductor Corporation Method for reduced pitch lithography
US5741624A (en) * 1996-02-13 1998-04-21 Micron Technology, Inc. Method for reducing photolithographic steps in a semiconductor interconnect process
KR0184158B1 (ko) * 1996-07-13 1999-04-15 문정환 반도체장치의 자기 정합정 금속 배선 형성 방법
US5854140A (en) * 1996-12-13 1998-12-29 Siemens Aktiengesellschaft Method of making an aluminum contact
US6475704B1 (en) 1997-09-12 2002-11-05 Canon Kabushiki Kaisha Method for forming fine structure
JP3193335B2 (ja) * 1997-12-12 2001-07-30 松下電器産業株式会社 半導体装置の製造方法
US6025276A (en) * 1998-09-03 2000-02-15 Micron Technology, Inc. Semiconductor processing methods of forming substrate features, including contact openings
JP2000098116A (ja) * 1998-09-18 2000-04-07 Canon Inc 素子又は素子作製用モールド型の作製方法
US6617098B1 (en) 1999-07-13 2003-09-09 Input/Output, Inc. Merged-mask micro-machining process
US6653244B2 (en) * 2001-09-19 2003-11-25 Binoptics Corporation Monolithic three-dimensional structures
US6790743B1 (en) * 2003-08-07 2004-09-14 Macronix International Co., Ltd. [Method to relax alignment accuracy requirement in fabrication for integrated circuit]
ITTO20030730A1 (it) 2003-09-23 2005-03-24 Infm Istituto Naz Per La Fisi Ca Della Mater Procedimento per la fabbricazione di strutture tridimensionali complesse su scala sub-micrometrica mediante litografia combinata di due resist.
US7144797B2 (en) * 2004-09-24 2006-12-05 Rensselaer Polytechnic Institute Semiconductor device having multiple-zone junction termination extension, and method for fabricating the same
KR100739964B1 (ko) * 2005-04-22 2007-07-16 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP6206577B2 (ja) * 2014-03-14 2017-10-04 株式会社村田製作所 積層コイル素子およびその製造方法
CN105762118A (zh) * 2014-12-16 2016-07-13 旺宏电子股份有限公司 半导体元件及其制造方法
US11764062B2 (en) * 2017-11-13 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
EP3762778A4 (de) * 2018-03-06 2022-03-09 Applied Materials, Inc. Verfahren zur herstellung einer stapelstruktur eines dreidimensionalen optischen funktionsmaterials

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS562654A (en) * 1979-06-21 1981-01-12 Nec Corp Semiconductor device
JPS5626450A (en) * 1979-08-13 1981-03-14 Hitachi Ltd Manufacture of semiconductor device
US4568631A (en) * 1984-04-30 1986-02-04 International Business Machines Corporation Process for delineating photoresist lines at pattern edges only using image reversal composition with diazoquinone
US4523976A (en) * 1984-07-02 1985-06-18 Motorola, Inc. Method for forming semiconductor devices
GB2171530B (en) * 1985-02-27 1989-06-28 Imtec Products Inc Method of producing reversed photoresist images by vapour diffusion
US4737468A (en) * 1987-04-13 1988-04-12 Motorola Inc. Process for developing implanted buried layer and/or key locators
US4775609A (en) * 1987-05-18 1988-10-04 Hoescht Celanese Corporation Image reversal
US4842991A (en) * 1987-07-31 1989-06-27 Texas Instruments Incorporated Self-aligned nonnested sloped via
JPS6484722A (en) * 1987-09-28 1989-03-30 Nec Corp Manufacture of semiconductor device
US4885231A (en) * 1988-05-06 1989-12-05 Bell Communications Research, Inc. Phase-shifted gratings by selective image reversal of photoresist
JPH0253918A (ja) * 1988-08-18 1990-02-22 Murata Mach Ltd 空気式紡績装置

Also Published As

Publication number Publication date
KR930010976B1 (ko) 1993-11-18
KR910001966A (ko) 1991-01-31
US4985374A (en) 1991-01-15
EP0405585A2 (de) 1991-01-02
DE69023558D1 (de) 1995-12-21
EP0405585B1 (de) 1995-11-15
EP0405585A3 (en) 1991-05-29

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