DE69009212T2

DE69009212T2 - Leseverstärker für einen Halbleiter-Speicher.

Info

Publication number: DE69009212T2
Application number: DE69009212T
Authority: DE
Inventors: Osamu Matsumoto; Hiroaki Murakami
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-27
Filing date: 1990-01-08
Publication date: 1994-10-27
Anticipated expiration: 2010-01-09
Also published as: KR900012267A; EP0383009B1; JPH0814995B2; KR930007278B1; EP0383009A2; JPH02199699A; US5015890A; EP0383009A3; DE69009212D1

Description

Die vorliegende Erfindung bezieht sich auf einen Leseverstärker zur Verwendung bei einer Halbleiterspeichereinrichtung, wie etwa einem Festwertspeicher (ROM) und einem Direktzugriffsspeicher (RAM).
In einer Halbleiterspeichereinrichtung, wie etwa einem Festwertspeicher (ROM) oder einem Direktzugriffsspeicher (RAM) wird das Potential in einer Bitleitung durch Daten verandert, die aus einer Speicherzelle ausgelesen werden. Die Veränderung dieses Bitleitungspotentials erfolgt sehr langsam und ist schwer zu erfassen. Um mit diesem Problem fertig zu werden, wird ein Leseverstärker mit einer Bitleitung verbunden und erfaßt und verstärkt Änderungen in der Bitleitung. Das Ausgangssignal des Leseverstärkers wird als Auslesedatum ausgegeben.
Eine typische Schaltung eines Leseverstärkers ist in Fig. 1 dargestellt. In dieser Figur dienen N-Kanal-MOS-Transistoren N1 bis N6 als Speicherzellen, wobei ihre Gates an die jeweiligen Wortleitungen WL1 bis WL6 angeschlossen sind. Von außen werden Treibersignale IN1 bis IN6 an die Wortleitungen WL1 bis WL6 angelegt. Ein Leseverstärker SA ist an eine Bitleitung BL angeschlossen und besteht aus P-Kanal-MOS-Transistoren TP1 und TP2 sowie aus CMOS-Invertern IV1 und IV2.
Nachfolgend wird unter Bezugnahme auf die Fig. 2 und 3 die Betriebsweise des Leseverstärkers SA beschrieben.
Fig. 2 zeigt ein Zeitdiagramm, das einen Übergangszustand der Schaltungsanordnung der Fig. 1 beschreibt, bei dem das Potential in der Bitleitung BL abfällt viz. ein Ausgangssignal AUS seinen Pegel von einem hohen Niveau (H) auf ein niedriges Niveau (L) ändert. Wie Fig. 2 zeigt, befinden sich im Anfangszustand einer Periode A alle Treibersignale IN1 bis IN6 in einem L-Pegelzustand. Alle Transistoren N1 bis N6 befinden sich im Sperrzustand. Ein Vorladesignal PR befindet sich auf H-Pegel. Unter diesen Umständen ist der Transistor TP1 im Sperrzustand. Der Transistor TP2 ist wegen des L-pegeligen Ausgangssignals des CMOS-Inverters IV1 im Durchlaßzustand. Mit Hilfe dieses Transistors TP2 wird das Potential der Bitleitung BL auf H-Pegel gehalten.
Während einer Periode B geht das Vorladesignal zunächst auf niedrigen Pegel (L), und eines der Wortleitungstreibersignale IN1 bis IN6, beispielsweise das Signal IN1, wird von einem niedrigen Pegel auf einen hohen Pegel gepulst. Infolgedessen wird der Transistor TP1 eingeschaltet, und weiter wird der Zellentransistor N1 eingeschaltet. Das Potential der Bitleitung BL fällt allmählich durch den eingeschalteten Transistor N1 ab. Wenn das Potential der Bitleitung BL unter die Schwellenspannung VTH1 des Inverters IV1 absinkt, beginnt das Ausgangssignal des Inverters IV1, sein Niveau vom L-Pegel auf den H-Pegel zu ändern. Wenn das Ausgangssignal des Inverters V1 ansteigt und die Schwellenspannung VTH2 des Inverters IV2 übersteigt, beginnt das Ausgangssignal AUS des Inverters IV2, sein Niveau vom H-Pegel auf den L-Pegel zu ändern. Der Transistor TP2 wird vom hochpegeligen Ausgangssignal des Inverters IV1 abgeschaltet.
Wie ersichtlich wird, wenn das Ausgangssignal AUS seinen Potentialpegel von H nach L ändert, die Betriebsgeschwindigkeit des Leseverstärkers SA durch die Laufzeit TpHL vom Zeitpunkt, in dem das Treibersignal IN1 auf hohen Pegel gegangen ist, bis zum Zeitpunkt, in dem das Ausgangssignal AUS auf niedrigen Pegel gegangen ist, bestimmt.
Fig. 3 zeigt ein Zeitdiagramm, das einen Übergangszustand der Schaltungsanordnung der Fig. 1 beschreibt, bei dem das Potential in der Bitleitung BL ansteigt; viz. das Ausgangssignal AUS seinen Pegel vom niedrigen Pegel zum hohen Pegel ändert. In einem Anfangszustand der Periode A befindet sich eines der Treibersignals IN1 bis IN6, beispielswseise das Signal IN1, auf H-Pegel. Entsprechend ist von den Transistoren N1 bis N6 nur der Transistor N1 eingeschaltet. Das Vorladesignal befindet sich ebenfalls auf H-Pegel. Der Transistor TP2 wird durch das H-pegelige Ausgangssignal des CMOS-Inverters IV1 ausgeschaltet.
Anschließend geht während einer Periode B das Vorladesignal zunächst auf niedrigen Pegel (L) und weiter wird das Wortleitungstreibersignal IN1 niederpegelig. Dementsprechend wird der Transistor TP1 eingeschaltet, während der Zellentransistor N1 ausgeschaltet wird. Seinerseits beginnt das Potential der Bitleitung BL solange anzusteigen, bis es die Schwellenspannung VTH1 des ersten Inverters IV1 überschreitet. In diesem Zeitpunkt beginnt das Ausgangspotential des ersten Inverters IV1, seinen Potentialpegel von einem hohen Pegel auf einen niedrigen Pegel zu ändern. Wenn das Ausgangspotential des ersten Inverters IV1 unter die Schwellenspannung VTH2 des zweiten Inverters IV2 absinkt, geht das Ausgangssignal des zweiten Inverters IV2, viz. das Ausgangssignal AUS, auf hohen Pegel. Das niederpegelige Ausgangssignal des Inverters IV1 verursacht das Einschalten des Transistors TV2, so daß das Potential der Bitleitung BL auf hohem Pegel gehalten wird.
Wie ersichtlich wird, wenn das Ausgangssignal AUS seinen Potentialpegel vom niedrigen Pegel auf hohen Pegel ändert, die Betriebsgeschwindigkeit des Leseverstärkers SA durch die Laufzeit TpLH von dem Zeitpunkt, in dem das Vorladesignal niederpegelig geworden ist, bis zu dem Zeitpunkt, in dem das Ausgangssignal AUS hochpegelig geworden ist, bestimmt.
Beim Leseverstärker SA sind die Laufzeiten TpLH und TpHL groß, und somit ist die Betriebsgeschwindigkeit niedrig.
Dieses Problem wird nachfolgend näher im einzelnen diskutiert. Es sei angenommen, daß der Durchlaßwiderstand des Transistors TP1 (der Widerstand zwischen der Source und dem Drain des Transistors TP1, wenn sich TP1 im leitenden Zustand befindet) den Wert RP1; der Durchlaßwiderstand des Transistors TP2 den Wert RP2; der Durchlaßwiderstand jedes der Zellentransistoren N1 bis N6 den Wert RN; das hohe Pegelpotential den Wert VCC; das niederpegelige Potential den Wert 0 V; und die Schwellenspannung VTH1 des ersten CMOS-Inverters IV1 den Wert 2,5 V hat. Damit während der Periode B in Fig. 2 das Potential VBL der Bitleitung BL unter der Schwellenspannung VTH1 des ersten Inverters IV1 liegt, muß folgende Beziehung gelten:
Um diese Beziehungzu ermitteln, setzen wir:
RN < RP1 RP2/RP1+RP2 ... (1)
Die Ungleichheit (1) besagt, daß, damit das Bitleitungspotential VBL niedriger als die Schwellenspannung VTH1 ist, der Parallelwiderstand RP1 RP2/RP1+RP2 der Transistoren TP1 und TP2 größer als der Durchlaßwiderstand RN des Zellentransistors N1 sein muß.
Allgemein sind bei Halbleiterspeichereinrichtungen die geometrischen Größen der Zellentransistoren, die auf dem Chip gebildet werden, die im Rahmen der Konstruktionsregeln kleinstzulässigen Größen. Daher ist der Durchlaßwiderstand RN relativ groß. Um den Parallelwiderstand der Transistoren TP1 und TP2 größer als den Durchlaßwiderstand RN des Zellentransistors zu machen, ist es daher erforderlich, die Durchlaßwiderstände RP1 und RP2 der Transistoren TP1 und TP2 relativ hoch auszusetzen.
Im Falle des Leseverstärkers SA der Fig. 1 ist der Durchlaßwiderstand jedes der Zellentransistoren N1 bis N6 zur Verringerung des Potentials der Bitleitung BL, und der Durchlaßwiderstand jedes der Transistoren TP1 und TP2 zur Erhöhung des Bitleitungspotentials relativ groß. Dies ist der Grund, warum viel Zeit zum Laden und Entladen der Bitleitung BL benötigt wird, wobei die Laufzeiten TpLH und TpHL groß sind und dementsprechend die Wirkungsweise des Leseverstärkers SA langsam ist.
Es ist demgemäß ein Ziel der vorliegenden Erfindung, einen Leseverstärker zu schaffen, der mit hoher Geschwindigkeit arbeiten kann.
Ein weiteres Ziel der vorliegenden Erfindung besteht in der Schaffung eines Leseverstärkers, der mit hoher Geschwindigkeit arbeiten kann und normalerweise über eine große Spannbreite der Leistungsversorgungsspannung, beispielsweise ungefähr 5 V bis 2 V, arbeiten kann.
Gemäß der vorliegenden Erfindung wird ein Leseverstärker geschaffen, wie er in den Ansprüchen 1 und 11 definiert ist. Gemäß Anspruch 1 weist der Verstärker auf:
einen ersten Leistungsquellenpotential-Übertragungsteil, der zwischen eine Leistungsquellenpotential-Versorgunsklemme und eine Eingangsklemme geschaltet ist, wobei der Leistungsquellenpotential-Übertragungsteil dauernd oder zeitweilig ein Leistungsquellenpotential zur Eingangsklemme überträgt; einem Invertierteil, die mit dem Eingang an die genannte Eingangsklemme angeschlossen ist, um den logischen Pegel des Potentials an dieser Eingangsklemme zu invertieren; einen ersten Transistor eines ersten Leitfähigkeitstyps, der in Reihe an den ersten Leistungsquellenpotential-Übertragungsteil zwischen der Leistungsquellenpotential-Versorgungsklemme und der Eingangsklemme angeschlossen ist, wobei der Transistor durch das Ausgangssignal des invertierenden Teils geschaltet wird, und der, wenn er ausgeschaltet ist, den ersten Leistungsquellenpotential-Übertragungsteil an der Übertragung des Leistungsquellenpotentials zur Eingangsklemme hindert, und der, wenn er eingeschaltet ist, es dem ersten Leistungsquellenpotential-Übertragungsteil ermöglicht, das Leistungsquellenpotential an die Eingangsklemme zu übertragen; einen zweiten Transistor eines zweiten Leitfähigkeitstyps, der zwischen die Leistungsquellenpotential-Versorgungsklemme und die Eingangsklemme geschaltet ist, wobei der zweite Transistor durch das Ausgangssignal der invertierenden Teils geschaltet wird (Fig. 4). Der Verstärker umfaßt weiter einen Signalausgabeteil zur Erzeugung eines Signals gemäß dem Ausgangssignal des invertierenden Teils.
Wenn sich im Leseverstärker der erste Transistor im Durchlaßzustand befindet, wird das Leistungsquellenpotential nicht an die Eingangsklemme übertragen. Daher wird in dieser Situation das an der Eingangsklemme liegende Potential rasch auf einen niedrigen Pegel heruntergebracht. Entsprechend kann der Leseverstärker mit hoher Geschwindigkeit betrieben werden.
Die Erfindung wird durch die nachfolgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen voll verständlich gemacht.
Fig. 1 ist ein Schaltbild, das einen typischen Leseverstärker des Standes der Technik darstellt;
Fig. 2 und 3 zeigen Zeitdiagramme, die zur Erläuterung der Betriebsweise des Leseverstärkers der Fig. 1 dienen;
Fig. 4 ist ein Schaltbild, das einen Leseverstärker gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 5 und 6 zeigen Zeitdiagramme, die zur Erläuterung der Betriebsweise des Leseverstärkers der Fig. 4 dienen;
Fig. 7 ist ein Schaltbild, das einen Leseverstärker gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 8 zeigt ein Zeitdiagramm, das zur Erläuterung der Betriebsweise des Leseverstärkers der Fig. 7 dient;
Fig. 9 ist ein Schaltbild, das eine Modifikation des Leseverstärkers gemäß der in Fig. 7 dargestellten zweiten Ausführungsform veranschaulicht;
Fig. 10 ist ein Schaltbild, das einen Leseverstärker gemäß einer dritten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 11 ist ein Schaltbild, das einen Leseverstärker gernäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 12 ist ein Schaltbild, das eine Modifikation des Leseverstärkers gemäß der in Fig. 10 dargestellten dritten Ausführungsform veranschaulicht;
Fig. 13 ist ein Schaltbild, das eine Modifikation des Leseverstärkers gemäß der in Fig. 11 dargestellten vierten Ausführungsform veranschaulicht;
Fig. 14 ist ein Schaltbild, das einen Leseverstärker gemäß einer fünften Ausführungsform der vorliegenden Erfindung darstellt; und
Fig. 15 ist ein Schaltbild, das eine programmierbare Logikeinrichtung darstellt, bei der jede der Ausführungsformen der vorliegenden Erfindung anwendbar ist.
Nachfolgend wird unter Bezugnahme auf Fig. 4 ein Leseverstärker gemäß der ersten Ausführungsform der vorliegenden Erfindung beschrieben.
Gemäß der Figur dienen N-Kanal-MOS-Transistoren N1 bis N6 als Speicherzellen. Ihre Drains sind zusammen an die Bitleitung BL angeschlossen, während ihre Sources zusammen an eine Erdklemme VSS, und ihre Gates an entsprechende Wort leitungen WL1 bis WL6 angeschlossen sind. Gemäß einer ersten Ausführungsform der vorliegenden Erfindung ist die Bitleitung BL auch an einen Leseverstärker SA1 angeschlossen. Der Leseverstärker SA1 dient zum Erfassen der Veränderung eines Potentials der Bitleitung BL. Der Verstärker SA1 besteht aus P-Kanal-MOS-Transistoren TP1 und TP2, einem N-Kanal-MOS-Transistor TN1, und CMOS-Invertern IV1 und IV2.
Die Eingangsklemme des CMOS-Inverters IV1 ist an die Bitleitung BL angeschlossen, während die Ausgangsklemme an den Eingang des CMOS-Inverters IV2 angeschlossen ist. Das Ausgangssignal des Inverters IV2 wird als ein Ausgangssignal AUS des Leseverstärkers SA1 erzeugt. Die Transistoren TP1 und TN1 sind in Reihe zwischen der Leistungsquellenklemme Vcc und der Bitleitung BL angeschlossen. Das Gate des Transistors TP1 ist zum Empfangen an ein Vorladesignal angekoppelt, während das Gate des Transistors TN1 zum Empfangen an den Ausgang des CMOS-Inverters IV1 angekoppelt ist. Der Transistor TP2 ist zwischen die Leistungsquellenklemme Vcc und die Bitleitung BL geschaltet, während sein Gate das vom CMOS-Inverter IV1 gelieferte Ausgangssignal empfängt.
Weil beim Leseverstärker SA1 der Transistor TN1 vorgesehen ist, sind die Laufzeiten TpHL und TpLH kürzer als die im Leseverstärker SA der Fig. 1. Wie erinnerlich, liegt die Laufzeit TpHL im Bereich zwischen dem Zeitpunkt, in dem das Treibersignal IN1 auf hohen Pegel gekommen ist, bis zu dem Zeitpunkt, in dem das Ausgangssignal AUS auf niedrigen Pegel gegangen ist. Die Laufzeit TpLH liegt im Bereich zwischen dem Zeitpunkt, in dem das Vorladesignal PR auf niedrigen Pegel gegangen ist, bis zu dem Zeitpunkt, in dem das Ausgangssignal AOS auf hohen Pegel gegangen ist.
Nachfolgend wird unter Bezugnahme auf die Zeitdiagramme der Fig. 5 und 6 die Betriebsweise des in Fig. 4 dargestellten Leseverstärkers SA1 beschrieben.
Fig. 5 zeigt ein Zeitdiagramm, das einen Übergangszustand der Schaltungsanordnung der Fig. 4 beschreibt, bei der das Potential der Bitleitung B1 abnimmt; viz. das Ausgangssignal AUS seinen Pegel vom Pegel H auf den Pegel L verändert. Wie Fig. 5 zeigt, befinden sich im Anfangszustand der Periode A alle Treibersignale IN1 bis IN6 auf L-Pegel. Alle Transistoren N1 bis N6 sind ausgeschaltet. Ein Vorladesignal PR befindet sich auf dem Pegel H. Unter diesen Umständen befindet sich der Transistor TP1 im Sperrzustand. Der Transistor TP2 wird durch das L-pegelige Ausgangssignal des CMOS-Inverters IV1 eingeschaltet. Mit Hilfe dieses Transistors TP2 wird das Potential der Bitleitung BL auf H-Pegel gehalten. Der Transistor TN1 wird durch das niederpegelige Ausgangssignal des CMOS-Inverters IV1 in den Sperrzustand versetzt.
Während der Periode B geht das Vorladesignal PR zunächst nach unten (L), und eines der Wortleitungstreibersignale IN1 bis IN6, beispielsweise das Signal IN1, wird vom Pegel L auf den Pegel H gepulst. Dementsprechend wird der Transitor TP1 eingeschaltet, und auch der Zellentransistor N1 wird eingeschaltet. Das Potential der Bitleitung BL fällt durch den eingeschalteten Zellentransistor N1 ab. In diesem Falle wird das Anlegen des Leistungsquellenpotentials Vcc an die Bitleitung BL durch den ausgeschalteten Transistor TN1 unterbrochen. Daher wird das Potential der Bitleitung BL durch den Zellentransistor N1 rasch verringert. Normalerweise ist der Durchlaßwiderstand des Transistors TP2 auf einen hohen Wert gesetzt, so daß er die Abnahmegeschwindigkeit des Potentials der Bitleitung BL nur wenig beeinflußt. Infolgedessen wird die Übertragungslaufzeit TpHL, die im Bereich zwischen dem Zeitpunkt, in dem das Treibersignal IN1 nach oben gegangen ist, bis zum Zeitpunkt, in dem das Ausgangssignal AUS nach unten gegangen ist, verringert. Die Schaltgeschwindigkeit des Leseverstärkers S1 wird gesteigert.
Fig. 6 zeigt ein Zeitdiagramm, das einen Übergangszustand der Schaltungsanordnung der Fig. 4 beschreibt, bei der das Potential in der Bitleitung BL ansteigt, bzw. das Ausgangssignal AUS seinen Pegel von L nach H ändert. Im anfänglichen Zustand der Periode A befindet sich eines der Treibersignale IN1 bis IN6, beispielsweise das Signal IN1, auf H-Pegel. Dementpsrechend ist von den Transistoren N1 bis N6 nur der Transistor N1 im Durchlaßzustand. Das Vorladesignal befindet sich ebenfalls auf H-Pegel. daher wird der Transistor TP1 in den Sperrzustand versetzt. Die Bitleitung BL wird durch den eingeschalteten Transistor N1 auf L-Pegel gehalten. Das Ausgangssignal des CMOS-Inverters IV1 befindet sich auf H-Pegel. Das hochpegelige Ausgangssignal des Inverters IV1 versetzt den Transistor IP2 in den Sperrzustand, und den Transistor TN1 in den Durchlaßzustand.
Anschließend geht während der Periode P das Vorladesignal PR zunächst auf niedrigen Pegel, und das Wortleitungstreibersignal IN1 wird niederpegelig. Entsprechend wird der Transistor TP1 eingeschaltet, während der Zellentransistor N1 ausgeschaltet wird. Seinerseits beginnt das Potential der Bitleitung BL, auf hohen Pegel zu gehen. Infolgedessen wird von der Leistungsquellenklemme Vcc durch die Transistoren TP1 und TN1 eine Ladung an die Bitleitung BL geliefert, so daß das Potential der Bitleitung BL nach oben zu steigen beginnt. In diesem Falle wird der Betriebszustand des Transistors TP1 auf einen relativ niedrigen Wert gebracht. Weiter ist auch der Durchlaßwiderstand des Transistors TN1 relativ solange niedrig, bis das Potential der Bitleitung BL ansteigt und hochpegelig wird. Entsprechend geht das Potential der Bitleitung BL rasch noch höher hinauf als das des Leseverstärkers der Fig. 1. Infolgedessen wird die Laufzeit TpLH, die zwischen dem Zeitpunkt, in dem das Vorladesignal PR auf niedrigen Pegel gegangen ist, bis zu dem Zeitpunkt, in dem das Ausgangssignal AUS hochpegelig geworden ist, verringert. Die Schaltgeschwindigkeit des Leseverstärkers SA1 wird gesteigert.
Der Grund, warum der Durchlaßwiderstand des Transistors TP1 im Leseverstärker SA1 kleiner als der des herkömmlichen Leseverstärkers der Fig. 1 sein kann, wird nunmehr im einzelnen betrachtet. Es sei angenommen, daß der Durchlaßwiderstand des Transistors TP1 den Wert RP1; der Durchlaßwiderstand des Transistors TP2 den Wert RP2; der Durchlaßwiderstand des Transistors TN1 den Wert RN1; der Durchlaßwiderstand jedes der Zellentransistoren N1 bis N6 den Wert N; das hochpegelige Potential den Wert Vcc; das niederpegelige Potential den Wert 0 V; und die Schwellenspannung VTH1 des ersten CMOS-Inverters IV1 den Wert Vcc/2 aufweist. Damit in Fig. 5 während der Periode C das Potential VPL der Bitleitung BL unter der Schwellenspannung VTH1 des ersten Inverters IV1 bleibt, muß folgende Beziehung gelten:
VBL = Vcc RN/RN+RP1+RN1 < Vcc/2
Um diese Beziehung zu lösen, setzen wir:
Rn < RP1 + RN1 ... (2)
Diese Ungleichheit (3) bedeutet, daß, damit das Bitleitungspotential VBL kleiner als die Schwellenspannung VTH1 wird, der Reihenwiderstand der Transistoren TP1 und TN1 größer sein muß als der Durchlaßwiderstand RN des Zellentransistors N1.
Da der N-Kanal-MOS-Transistor TN1 mit der Source an die Bitleitung BL angeschlossen ist, nimmt der Durchlaßwiderstand RN1 des Transistors TN1 durch den Back-gate-Effekt zu, wenn das Potential der Bitleitung BL1 zunimmt. Aus diesem Grunde kann, falls der Durchlaßwiderstand RP1 des Transistors TP1 im Leseverstärker SA1 kleiner als der Durchlaßwiderstand des Transistors TP1 im herkömmlichen Leseverstärker SA1 der Fig. 1 ist, die Beziehung (2) befriedigt werden.
Somit kann der Durchlaßwiderstand des Transistors TP1 zum Laden der Bitleitung BL auf einen schmalen Wert angesetzt werden. Die Laufzeit TpLH, beginnend in dem Zeitpunkt, in dem das Vorladesignal PR niederpegelig geworden ist, bis zu dem Zeitpunkt, in dem das Ausgangssignal AUS hochpegelig geworden ist, wird verringert. Dementsprechend wird die Schaltgeschwindigkeit des Leseverstärkers SA1 gesteigert.
Bei der bisher beschriebenen ersten Ausführungsform wird der Transistor TP1 zeitweilig durch das Vorladesignal PR in den Durchlaßzustand versetzt. Es ist aber auch möglich, einen normal durchlassenden Transistor oder einen Belastungswiderstand anstelle des Transistors TP1 zu benutzen. Wie bei der ersten Ausführungsform kann ein Hochgeschwindigkeitsbetrieb des Leseverstärkers SA1 erzielt werden.
Fig. 7 zeigt einen Leseverstärker gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Der Leseverstärker SA2 enthält einen P-Kanal-MOS-Transistor TP3 und einen N-Kanal-Transistor TN2 zusätzlich zu dem Schaltungsaufbau des Leseverstärkers SA1 der ersten Ausführungsform. Die Transistoren TP3 und TN2 sind in Reihe zwischen die Bitleitung BL und die Erdklemme Vss geschaltet. Das Ausgangssignal des CMOS-Inverters IV1 wird an das Gate des Transistors TP3 angelegt. Ein invertiertes Signal PR des Vorladesignals wird an das Gate des Transistors TN2 angelegt.
Beim Leseverstärker SA2 wird das Potential der Bitleitung BL nicht nur durch den Zellentransistor N1, sondern auch durch die Transistoren TP3 und TN2 verringert. Die Laufzeit TpLH vom Zeitpunkt, in dem das Treibersignal IN1 auf hohen Pegel angestiegen ist, bis zu dem Zeitpunkt, in dem das Ausgangssignal AUS auf niedrigen Pegel heruntergegangen ist, wird gegenüber der ersten Ausführungsform weiter herabgesetzt.
Nachfolgend wird unter Bezugnahme auf Fig. 8 ein Übergangszustand des Leseverstärkers SA2 beschrieben, bei dem das Potential in der Bitleitung BL abnimmt, bzw. das Ausgangssignal AUS sein Niveau vom H-Pegel auf den L-Pegel ändert.
Wie Fig. 8 zeigt, befinden sich im Anfangszustand einer Periode A alle Treibersignale IN1 bis IN6 auf L-Pegel. Alle Zellentransistoren N1 bis N6 befinden sich im Sperrzustand. Das Vorladesignal ist H-pegelig. Unter diesen Umständen befindet sich der Transistor TP1 im Sperrzustand. Der Transistor TP2 wird durch das niederpegelige Ausgangssignal des CMOS-Inverters IV1 in den Durchlaßzustand versetzt. Durch diesen Transistor TP2 wird das Potential der Bitleitung BL auf H-Pegel gehalten. Der Transistorn TN1 wird durch das L-pegelige Ausgangssignal des Inverters IV1 in den Sperrzustand versetzt, während sich der Transistor TP3 aufgrund des niederpegeligen Ausgangssignals des Inverters IV1 im Durchlaßzustand, und der Transistor TN2 wegen des niederpegeligen Signals PR im Sperrzustand befinden.
Während einer Periode B geht das Vorladesignal zunächst nach unten, und eines der Wortleitungstreibersignale IN1 bis IN6, beispielsweise das Signal IN1, wird vom L-Pegel auf den H-Pegel gepulst. Dementsprechend werden der Transistor TP1 durch das niederpegelige Vorladesignal , und der Transistor TN2 durch das H-gelige Signal PR eingeschaltet. Dann wird der Zellentransistorn N1 durch das H-pegelige Signal IN1 eingeschaltet.
Das Potential der Bitleitung BL beginnt in demjenigen Zeitpunkt zu fallen, in dem das Vorladesignal niederpegelig wird, wie Fig. 8 zeigt. In diesem Zeitpunkt wird der Transistor TN2 durch das H-pegelige Signal PR eingeschaltet, so daß die Bitleitung BL durch den Reihenstrompfad der Transistoren TP3 und TN2 entladen wird.
Wie oben beschrieben, wird beim Leseverstärker SA2 die Reduktion der Bitleitung BL schneller gemacht. Dies verringert die Laufzeit TpHL, die sich über den Bereich zwischen dem Zeitpunkt, in dem das Treibersignal EN1 auf hohen Pegel gegangen ist, bis zu dem Zeitpunkt, in dem das Ausgangssignal AUS niederpegelig geworden ist, erstreckt. Die Reduktion der Laufzeit TpHL bei dieser zweiten Ausführungsform ist größer als diejenige der ersten Ausführungsform.
Im Übergangszustand des Leseverstärkers SA2, bei dem das Potential in der Bitleitung BL ansteigt; viz. das Ausgangssignal AUS seinen Pegel von L nach H ändert, bleibt der Transistor TP3 solange in seinem Sperrzustand, bis das Bitleitungspotential die Schwellenspannung des Inverters IV1 erreicht. Entsprechend wird der Entladungspfad für die Bitleitung BL, der die Transistoren TP3 und TN2 enthält, unterbrochen. Die Laufzeit TpLH des Leseverstärkers SA2 der zweiten Ausführungsform, der sich im Bereich von dem Zeitpunkt, in dem das Vorladesignal niederpegelig geworden ist, bis zu dem Zeitpunkt, in dem das Ausgangssignal AUS hochpegelig geworden ist, entspricht derjenigen des Leseverstärkers SA1 der ersten Ausführungsform.
Fig. 9 zeigt eine Modifikation des Leseverstärkers SA2 gemäß der zweiten Ausführungsform der vorliegenden Erfindung. Der Leseverstärker SA2' unterscheidet sich vom Leseverstärker SA2 in den nachfolgenden Punkten.
Wie dargestellt, werden im Leseverstärker SA2' drei P-Kanal-MOS-Transistoren TP41 bis TP43 anstelle des P-Kanal-MOS-Transistors TP1 im Leseverstärker SA2 der zweiten Ausführungsform verwendet. Weiter sind anstelle des N-Kanal-MOS-Transistors TN zwei N-Kanal-MOS-Transistoren TN44 und TN45 vorgesehen. Die Transistoren TP41 bis TP43 sind in Reihe zwischen die Leistungsquellenklemme Vcc und den Drain des Transistors TN1 geschaltet. Steuersignale S1 bis S3 werden an die Gates jeweils der Transistoren TP41 bis TP43 angekoppelt. Die Transistoren TN44 und TN45 sind in Reihe zwischen den Drain des Transistors TP3 und die Erdklemme Vss geschaltet. Steuersignale S4 bzw. S5 werden an die Gates jeweils der Transistoren TN44 und TN45 gelegt.
Beim Leseverstärker SA2' werden die Transistoren TP41 und TP43 in den Durchlaßzustand versetzt, wenn die Steuersignale S1 bis S3 auf L-Pegel liegen. Die Transistoren TN44 und TN45 werden in den Durchlaßzustand versetzt, wenn die Steuersignale S4 und S5 auf H-Pegel liegen. Entsprechend ändert sich der logische Pegel jedes der Steuersignale S1 bis S3 in ähnlicher Weise wie das Vorladesignal im Zeitdiagramm der Fig. 8. Die logischen Pegel jedes der Steuersignale S4 und S5 verändern das invertierte Signal PR des Vorladesignals PR. Entsprechend arbeitet der Leseverstärker SA2' wie der Leseverstärker SA2 der zweiten Ausführungsform.
Die Leseverstärker SA1, SA2 und SA2' arbeiten normalerweise, wenn die Leistungsquellenspannung Vcc in der Nähe von 5 V liegt. Wenn die Spannung Vcc auf eine niedrige Spannung absinkt, beispielsweise auf 2 V, arbeiten die Leseverstärker nicht mehr einwandfrei, weil das Ausgangssignal AUS auf L-Pegel bleibt und nicht auf den H-Pegel ansteigt. Dieses fehlerhafte Arbeiten des Leseverstärkers SA1 wird nachfolgend unter der Annahme beschrieben, daß die Spannung Vcc der Klemme 2 V, die Schwellenspannung VTH1 des ersten Inverters IV1 den Wert 1 V, und das VTHN des N-Kanal-MOS-Transistors TN1 den Wert 1 V aufweisen.
Das Ausgangssignal AUS des Leseverstärkers SA1 ändert seinen Signalpegel von L nach H, wie Fig. 6 zeigt, wenn die Bitleitungsspannung sich auf L-Pegel befindet, während das Vorlagesignal sein Niveau vom H-Pegel auf den L-Pegel ändert, woraufhin das Treibersignal IN1 seinen Pegel vom H-Pegel auf den L-Pegel ändert. Das Potential der Bitleitung BL wird bis auf einen Wert erhöht, der um die Schwellenspannung VTH1 des Transistors TN1 kleiner als das Leistungsquellenpotential Vcc ist; viz. den Wert Vcc - VTH1 besitzt. Wenn das Leistungsquellenpotential Vcc den Wert 2 V aufweist, und die Schwellenspannung VTH1 des Transistors TN1 den Wert 1 V besitzt, wird die Bitleitungsspannung nur auf 1 V erhöht, das heißt, auf 2 V - 1 V = 1 V. In diesem Falle ist das Bitleitungspotential, 1 V, nicht größer als die Schwellenspannung VTH1 des ersten Inverters IV1, und der Ausgang des Inverters IV1 bleibt auf hohem Pegel. Entsprechend bleibt das Ausgangssignal AUS klein und ändert seinen Pegel nicht zum hohen oder H-Pegel.
Nachfolgend wird unter Bezugnahme auf Fig. 10 der Leseverstärker SA3 einer dritten Ausführungsform der vorliegenden Erfindung beschrieben. Der Leseverstärker SA3 ist so ausgelegt, daß er normalerweise in einem Bereich des Leistungsquellenpotentials Vcc zwischen 5 V und 2 V arbeitet. Der Leseverstärker SA3 unterscheidet sich von dem in Fig. 4 dargestellten Verstärker SA1 in den nachfolgenden Punkten. Beim Leseverstärker SA3 wird ein P-Kanal-MOS-Transistor TP4 anstelle des N-Kanal-MOS-Transistors TN1 des Leseverstärkers SA1 verwendet. Der Transistor TP4 ist in Reihe an den Transistor TP1 zwischen der Bitleitung BL und der Leistungsquellenklemme Vcc geschaltet. Das Gate des Transistors TP4 empfängt das Ausgangssignal des zweiten CMOS-Inverters IV2.
Der Grundbetrieb des Leseverstärkers SA3 ist im wesentlichen der gleiche wie der des Leseverstärkers SA1 der ersten Ausführungsform. Das Ausgangssignal AUS des Leseverstärkers SA3 ändert seinen Signalpegel vom oberen Pegel L zum unteren Pegel H, wie beim Leseverstärker SA1, wenn die Bitleitungsspannung niederpegelig ist, und das Vorladesignal PR seinen Pegel vom Pegel H auf Pegel L ändert, woraufhin das Treibersignal IN1 seinen Pegel von H nach L ändert. In diesem Falle wird das Bitleitungspotential auf etwa das Leistungsquellenpotential Vcc erhöht. Wenn das Potential Vcc den Wert 2 V und die Schwellenspannung VTH1 des Inverters IV1 den Wert 1 V aufweist, beträgt das Bitleitungspotential 2 V. Dieses Bitleitungspotential ist ausreichend höher als die Spannung VTH1. Demgemäß fällt das vom Inverter IV1 ausgegebene hochpegelige Signal auf den L-Pegel ab. Infolgedessen ändert auch das Ausgangssignal AUS seinen Pegel von L nach H.
Der Leseverstärker SA3 ist somit normalerweise im Bereich zwischen 5 V bis 2 V des Leistungsquellenpotentials Vcc betriebsbereit, weil der Transistor TP4 verwendet wird.
Auch bei dieser Ausführungsform ist der Transistor TP4 in gleicher Weise wie der Transistor TN1 im Leseverstärker SA1 geschaltet. Dementsprechend kann die Laufzeit TpHL ebenso reduziert werden wie beim Leseverstärker SA1.
Eine vierte Ausführungsform des Leseverstärkers gemäß der vorliegenden Erfindung wird unter Bezugnahme auf Fig. 11 beschrieben. Der Leseverstärker SA4 wird bei einem Leistungsquellenpotential Vcc zwischen 5 V bis 2 V betrieben. Die Laufzeit TpLH ist kürzer als die des Leseverstärkers SH3 der dritten Ausführungsform.
Der Leseverstärker SH4 enthält die in Fig. 4 dargestellte Schaltung des Leseverstärkers SA1, die mit zwei zusätzlichen P-Kanal-MOS-Transistoren TP5 und TP6 versehen ist, die in Reihe zwischen die Leistungsquellenklemme Vcc und die Bitleitung BL geschaltet sind. Das Gate des Transistors TP5 empfängt das Vorladesignal , während das Gate des Transistors TP6 das Ausgangssignal des zweiten CMOS-Inverters IV2 empfängt.
Beim Leseverstärker SA4 ändert sich der Pegel des Ausgangssignals AUS vom Pegel L auf den Pegel H, wenn sich die Bitleitungsspannung auf L-Pegel befindet, während der Pegel des Vorladesignals vom Pegel H auf Pegel L geht, wenn sich der Pegel des Treibersignals IN1 vom Pegel H auf Pegel L ändert. In diesem Falle wird das Potential der Bitleitung BL durch die beiden Transistoren TP5 und TP6 auf das Leistungsquellenpotential Vcc erhöht. Wenn das Leistungsquellenpotential Vcc 2 V beträgt, und die Schwellenspannung VTH1 des Transistors TN1 den Wert 1 V besitzt, ist die Bitleitungsspannung, 2 V, ausreichend höher als die Schwellenspannung VTH1 des ersten Inverters IV1. Daher wird das vom ersten Inverter IV1 ausgegebene hochpegelige Signal durch das Bitleitungspotential invertiert und geht auf das Potential des L-Pegels über. Entsprechend ändert sich auch der Pegel des Ausgangssignals AUS vom Pegel L auf den Pegel H.
Der Leseverstärker SA4 ist somit normalerweise im Bereich zwischen 5 V und 2 V des Leistungsquellenpotentials Vcc betriebsbereit, weil die Transistoren TP5 und TP6 verwendet werden.
Wenn sich das Bitleitungspotential auf dem Pegel L befindet und das Vorladesignal sein Niveau vom H-Pegel auf den L-Pegel ändert, ändert auch das Treibersignal IN1 sein Niveau vom H-Pegel auf den L-Pegel; die Bitleitung PL wird nicht nur durch die Transistoren TP5 und TP6, sondern auch durch die Transistoren TP1 und TN1 geladen. Daher wird die Bitleitung BL schneller auf einen Wert oberhalb der Schwellenspannung des Inverters IV1 geladen als die Bitleitung des Leseverstärkers SA3. Darum ist die Laufzeit TpLH kürzer als diejenige des Leseverstärkers SA3.
Fig. 12 zeigt eine Modifikation des Leseverstärkers SA3 gemäß der in Fig. 10 dargestellten dritten Ausführungsform der vorliegenden Erfindung. Das Merkmal des Leseverstärkers SA3 besteht darin, daß die P-Kanal-MOS-Transistoren als Zellentransistoren verwendet werden.
Beim Leseverstärker SA3 werden ein P-Kanal-Zellentransistor P1 und N-Kanal-MOS-Transistoren TN4, TN5 und TN3 anstelle des Zellentransistors N1 und der P-Kanal-MOS-Transistoren TP2, TP4 und TP1 des Leseverstärkers SA3 verwendet. Der Zellentransistor P1 ist zwischen die Leistungsquellenklemme Vcc und die Bitleitung BL geschaltet, während sein Gate an die Wortleitung WL1 angeschlossen ist. Die Wortleitung WL1 wird zum Empfangen an das Treibersignal IN1 gekoppelt, während die Transistoren TN3 und TN5 in Reihe zwischen die Bitleitung BL und die Erdklemme Vss geschaltet sind; das Ausgangssignal des zweiten CMOS-Inverters IV2 wird an das Gate des Transistors TN5 geliefert, und der Transistor TN4, dessen Gate das Ausgangssignal des ersten MOS-Inverters IV1 empfängt, ist zwischen die Bitleitung BL und die Erdklemme Vss geschaltet.
Auch der Leseverstärker SA3' ist normalerweise im Bereich von 5 V bis 2 V des Leistungsversorgungspotentials Vcc betriebsfähig.
Fig. 13 zeigt eine Modifikation des Leseempfängers SA4 gemäß der in Fig. 11 dargestellten vierten Ausführungsform der vorliegenden Erfindung. Der Leseverstärker SA4' der Fig. 13 ist dadurch gekennzeichnet, daß P-Kanal-MOS-Transistoren als Zellentransistoren benutzt werden.
Beim Leseverstärker SA4' werden ein P-Kanal-Zellentransistor P1, N-Kanal-MOS-Transistoren TN6 bis TN9, und ein P-Kanal-MOS-Transistor TP7 jeweils entsprechend anstelle des Zellentransistors N1, der P-Kanal-MOS-Transistoren TP1, TP2, TP5 und TP6, und des N-Kanal-MOS-Transistors TN1 des Leseverstärkers SA4 verwendet. Der Zellentransistor P1 ist zwischen die Leistungsquellenklemme Vcc und die Bitleitung BL geschaltet, wobei sein Gate an die Wortleitung WL1 angeschlossen ist, die zum Empfangen an das Treibersignal IN1 gekoppelt wird. Die Transistoren TP7 und TN6 sind in Reihe zwischen die Bitleitung BL und die Erdklemme Vss angeschlossen. Das Gate des Transistors TN6 empfängt das invertierte Signal PR des Vorladesignals , während das Gate des Transistors TP7 das Ausgangssignal des ersten CMOS-Inverters IV1 empfängt. Der Transistor TN7 ist zwischen die Bitleitung BL und die Erdklemme Vss geschaltet, während sein Gate das Ausgangssignal des Inverters IV1 empfängt. Die Transistoren TN9 und TN8 sind in Reihe zwischen die Bitleitung BL und die Erdklemme Vss geschaltet, während das Gate des Transistors TN9 das Ausgangssignal des Inverters TV2 empfängt, und das invertierte Signal PR des Vorladesignals an das Gate des Transistors TN8 angelegt wird.
Der Leseverstärker SA4' kann ebenfalls vorteilhafte Wirkungen ähnlich jenen des Leseverstärkers SA4 erreichen.
Fig. 14 zeigt einen Leseverstärker SA5 einer fünften Ausführungsform der vorliegenden Erfindung. Der Leseverstärker SA5 ist einer Kombination, bestehend aus dem Leseverstärker SA4 der Fig. 11 und dem Leseverstärker SA2 der Fig. 7 äquivalent. Der Lesevestärker SA5 umfaßt den P-Kanal-MOS-Transistor TP3 und den N-Kanal-MOS-Kanaltransistor TN2 des Leseverstärkers SA2 zusätzlich zu den P-Kanal-MOS-Transistoren TP1, TP2, TP5 und TP6, dem N-Kanal-MOS-Transistor TN1 und den CMOS-Invertern IV1 und IV2 im Leseverstärker SA4.
Der so aufgebaute Leseverstärker SA5 ist normalerweise im Bereich des Leistungsquellenpotentials Vcc von 5 V bis 2 V betriebsbereit. Die Bitleitung BL wird durch die Transistoren TP1, TN1, TP5 und TP6 rasch geladen. Die Bitleitung BL wird durch die Transistoren TP3, TN2 und den Zellentransistor rasch entladen. Daher können die Laufzeiten TpHL und TpLH weiter verringert werden.
Wie oben beschrieben, können die Leseverstärker SA1 bis SA5 der ersten bis fünften Ausführungsform der vorliegenden Erfindung mit hoher Geschwindigkeit betrieben werden. Die Leseverstärker der dritten bis fünften Ausführungsform sind normalerweise im Bereich der Leistungsquellenspannung zwischen 5 V und 2 V betriebsfähig. Aus dem obigen Grunde ist der Leseverstärker gemäß der vorliegenden Erfindung bestens für eine Halbleiterspeichereinrichtung mit einer Mehrfachbitausgabeschaltung geeignet, bei der die Leistungsquellenspannung zu Änderungen neigt, und insbesondere für eine PLD (programmierbare logische Einrichtung), wie sie in Fig. 15 dargestellt ist.
Bei der in Fig. 15 dargestellten PLD sind Leseverstärker des gleichen Typs wie dem des Leseverstärkers SA3 der dritten Ausführungsform jeweils entsprechend mit Bit leitungen BL1 bis BL24 verbunden. Spannungsänderungen in den Bitleitungen BL1 bis BL8 werden durch die Leseverstärker SA3 erfaßt und verstärkt und an ein ODER-Gate OR1 mit acht Eingängen geliefert. Spannungsänderungen in den Bitleitungen BL9 bis BL16 werden durch die Leseverstärker SA3 erfaßt und verstärkt und an ein ODER-Gate OR2 mit acht Eingängen geliefert. Spannungsänderungen in den Bitleitungen BL17 bis BL24 werden durch die Leseverstärker SA3 erfaßt und verstärkt und an ein ODER-Gate OR3 mit acht Eingängen geliefert.
Ein PLD muß eine Struktur solcher Art besitzen, daß sie einen Hochgeschwindigkeitsbetrieb ermöglicht, wenn ein CMOS-Standard-IC unter Benutzung der PLD aufgebaut wird. Die in Fig. 15 dargestellte PLD besitzt den Leseverstärker SA3 der vorliegenden Erfindung auf und kann aufgrund der Funktion des Leseverstärkers SA3 mit hoher Geschwindigkeit arbeiten. Der in Fig. 15 dargestellte PLD kann daher anstelle des herkömmlicherweise benutzten CMOS-Standard-ICs verwendet werden. Da der Leseverstärker SA3 im Bereich der Leistungsquellenspannung von 5 V bis 2 V betriebsfähig ist, kann die in Fig. 15 dargestellte PLD darüber hinaus in ein handliches Benutzergerät eingebaut werden, das mit einer niedrigen Spannung arbeiten muß.

Claims

1. Leseverstärker, mit:

einer ersten Leistungsquellenpotential-Übertragungseinrichtung (TP1), die zwischen eine Leistungsquellenpotential-Versorgunsklemme (Vcc) und eine Eingangsklemme (BL) geschaltet ist, wobei die Leistungsquellenpotential-Übertragungseinrichtung dauernd oder zeitweilig ein Leistungsquellenpotential zur Eingangsklemme (BL) überträgt, und

einer Invertiereinrichtung (IV1), die mit dem Eingang an die genannte Eingangsklemme angeschlossen ist, um den logischen Pegel des Potentials an der Eingangsklemme (PL) zu invertieren,

dadurch gekennzeichnet, daß der Verstärker aufweist:

einen ersten Transistor (TN1) eines ersten Leitfähigkeitstyp, der mit der ersten Leistungsversorgungspotential-Übertragungseinrichtung (TP1) in Reihe zwischen die Leistungsquellenpotential-Versorgungsklemme (Vcc) und die genannte Eingangsklemme (BL) geschaltet ist, wobei der erste Transistor (TN1) durch das Ausgangssignal der Invertiereinrichtung (IV1) schaltergesteuert wird, wobei der erste Transistor (TN1) die erste Leistungsquellenpotential- Übertragungseinrichtung (TP1) an der Übertragung des Leistungsquellenpotentials zur Eingangsklemme (BL) hindert, wenn sich der erste Transistor (TN1) im Sperrzustand befindet, und wobei es der erste Transistor (TN1) der ersten Leistungsquellenpotential-Transfereinrichtung (TP1) ermöglicht, das Leistungsquellenpotential zur Eingangsklemme zu übertragen, wenn sich der erste Transistor (TN1) im Durchlaßzustand befindet; und

einen zweiten Transistor (TP2) eines zweiten Leitfähigkeitstyps, der zwischen die Leistungsquellenpotential-Versorgungsklemme (Vcc) und die Eingangsklemme (BL) geschaltet ist, wobei der zweite Transistor durch das Ausgangssignal der Invertiereinrichtung (IV1) schaltergesteuert wird (Fig. 4),

2. Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die erste Leistungsquellenpotential-Übertragungseinrichtung einen dritten Transistor (TP1) des zweiten Leitfähigkeitstyps umfaßt, wobei der dritte Transistor zeitweilig durch ein erstes Vorladesignal (PR) von außen eingeschaltet wird.

3. Leseverstärker nach Anspruch 1, der weiter aufweist:

eine Bezugspotentialübertragungseinrichtung (TN2), die zwischen die Eingangsklemme (BL) und eine ingangsklemme (BL) geschaltet ist, wobei der dritte Transistor (TP3) durch die Invertiereinrichtung (IV1) schaltergesteuert wird, wobei der dritte Transistor (TP3) die Bezugspotentialübertragungseinrichtung (TN2) an der Übertragung des Bezugspotentials zur Eingangsklemme (BL) hindert, wenn sich der dritte Transistor im Sperrzustand befindet, und wobei es der dritte Transistor (TP3) der Bezugspotential- Übertragungseinrichtung (TN2) ermöglicht, das Bezugspotential zur Eingangsklemme (BL) zu übertragen, wenn sich der dritte Transistor (TP3) im Durchlaßzustand befindet.

4. Leseverstärker nach Anspruch 3 , dadurch gekennzeichnet, daß die Bezugspotentialübertragungseinrichtung einen vierten Transistor (TN2) des ersten Leitfähigkeitstyps umfaßt, wobei der vierte Transistor zeitweilig durch ein zweites Vorladesignal von außen eingeschaltet wird.

5. Leseverstärker nach Anspruch 1, der weiter eine Signalausgabeeinrichtung (IV2) aufweist, die eine zweite Invertiereinrichtung umfaßt, welche den logischen Pegel des Ausgangssignals der Invertiereinrichtung (IV1) invertiert.

6. Leseverstärker nach Anspruch 5, der weiter aufweist:

eine zweite Leistungsquellenpotential-Übertragungseinrichtung (TP5), die zwischen die Leistungsquellenpotential-Versorgungsklemme (Vcc) und die Eingangsklemme (BL) geschaltet ist, wobei die zweite Leistungsquellenpotential-Übertragungseinrichtung (TP5) dauernd oder zeitweilig das Leistungsquellenpotential zur Eingangsklemme (BL) überträgt; und

einen dritten Transistor (TP6) des zweiten Leitfähigkeitstyps, der in Reihe an die zweite Leistungsquellenpotential-Übertragungseinrichtung (TP5) zwischen die Leistungsquellenpotential- Versorgungsklemme (Vcc) und die Eingangsklemme (BL) geschaltet ist, wobei der dritte Transistor (TP6) durch das Ausgangssignal der zweiten Invertiereinrichtung der genannten Signalausgabeeinrichtung (IV2) schaltergesteuert wird, wobei der dritte Transistor (TP6) die zweite Leistungsquellenpotential-Übertragungseinrichtung (TP5) an der Übertragung des Leistungsquellenpotentials zur Eingangsklemme (BL) hindert, wenn sich der dritte Transistor (TP6) im Sperrzustand befindet, und wobei es der dritte Transistor (TP6) der zweiten Leistungsquellenpotential-Übertragungseinrichtung (TN2) ermöglicht, das Leistungsquellenpotential zur Eingangsklemme (BL) zu übertragen, wenn sich der dritte Transistor (TP6) im Durchlaßzustand befindet.

7. Leseverstärker nach Anspruch 3, der weiter eine Signalausgabeeinrichtung (IV2) aufweist, die eine zweite Invertiereinrichtung umfaßt, welche den logischen Pegel des Ausgangssignals der Invertiereinrichtung (IV1) invertiert.

8. Leseverstärker nach Anspruch 7, der weiter aufweist:

eine zweite Leistungsquellenpotential-Übertragungseinrichtung (TP5), die zwischen die Leistungsquellenpotential-Versorgungsklemme (Vcc) und die Eingangsklemme (BL) geschaltet ist, wobei die zweite Leistungsquellenpotential-Übertragungseinrichtung dauernd oder zeitweilig das Leistungsquellenpotential zur Eingangsklemme (BL) überträgt; und

9. Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangsklemme (BL) an ein Ende eines Zellentransistors (N1) angeschlossen ist, dessen anderes Ende mit der Bezugspotentialversorgungsklemme (Vss) verbunden ist.

10. Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß der Leseverstärker eine Änderung jeder Bitleitung einer programmierbaren Logikeinrichtung erfaßt und verstärkt.

11. Leseverstärker, mit:

einer Leistungsquellenpotential-Übertragungseinrichtung (TP1), die zwischen eine Leistungsquellenpotential-Versorgunsklemme (Vcc) und eine Eingangsklemme (BL) geschaltet ist, wobei die Leistungsquellenpotential-Übertragungseinrichtung dauernd oder zeitweilig ein Leistungsquellenpotential zur Eingangsklemme (BL) überträgt, und

einer ersten Invertiereinrichtung (IV1), die mit dem Eingang an die genannte Eingangsklemme angeschlossen ist, um den logischen Pegel des Potentials an dieser Eingangsklemme (PL) zu invertieren; und

einer zweiten Invertiereinrichtung (IV2) zum Invertieren des Ausgangssignals der ersten Invertiereinrichtung (IV1), und zum Ausgeben des invertierten Signals als ein Ausgangssignal (AUS);

dadurch gekennzeichnet, daß der Verstärker aufweist:

einen ersten Transistor (TP4) eines ersten Leitfähigkeitstyps, der in Reihe an die erste Leistungsversorgungspotential-Übertragungseinrichtung (TP1) zwischen die Leistungsquellenpotential-Versorgungsklemme (Vcc) und die genannte Eingangsklemme (BL) geschaltet ist, wobei der erste Transistor (TP4) durch das Ausgangssignal der zweiten Invertiereinrichtung (TV2) schaltergesteuert wird, wobei der erste Transistor (TP4) die erste Leistungsquellenpotential- Übertragungseinrichtung (TP1) an der Übertragung des Leistungsquellenpotentials zur Eingangsklemme (BL) hindert, wenn sich der erste Transistor (TP4) im Sperrzustand befindet, und wobei es der erste Transistor (TP4) der ersten Leistungsquellenpotential-Transfereinrichtung (TP1) ermöglicht, das Leistungsquellenpotential zur Eingangsklemme zu übertragen, wenn sich der erste Transistor (TP4) im Durchlaßzustand befindet; und

einen zweiten Transistor (TP2) des ersten Leitfähigkeitstyps, der zwischen die Leistungsquellenpotential-Versorgungsklemme (Vcc) und die Eingangsklemme (BL) geschaltet ist, wobei der zweite Transistor durch das Ausgangssignal der ersten Invertiereinrichtung (IV1) schaltergesteuert wird (Fig. 10).

12. Leseverstärker nach Anspruch 11, dadurch gekennzeichnet, daß die erste Leistungsquellenpotential-Übertragungseinrichtung einen dritten Transistor (TP1) des ersten Leitfähigkeitstyps umfaßt, wobei der dritte Transistor zeitweilig durch ein erstes Vorladesignal von außen eingeschaltet wird.

13. Leseverstärker nach Anspruch 11, der weiter aufweist:

eine Bezugspotentialübertragungseinrichtung (TN2), die zwischen die Eingangsklemme (BL) und eine Bezugspotentialversorgungsklemme (Vss) geschaltet ist, wobei die Bezugspotentialübertragungseinrichtung (TN2) dauernd oder zeitweilig das Bezugspotential zur Eingangsklemme (BL) überträgt; und

einen dritten Transistor (TP3) des ersten Leitfähigkeitstyps, der in Reihe an die Bezugspotential-Übertragungseinrichtung (TN2) zwischen die Bezugspotentialversorgungsklemme (Vss)

und die Eingangsklemme (BL) geschaltet ist, wobei der dritte Transistor (TP3) durch die Invertiereinrichtung (IV1) schaltergesteuert wird, wobei der dritte Transistor (TP3) die Bezugspotentialübertragungseinrichtung (TN2) an der Übertragung des Bezugspotentials zur Eingangsklemme (BL) hindert, wenn sich der dritte Transistor im Sperrzustand befindet, und wobei es der dritte Transistor (TP3) der Bezugspotential- Übertragungseinrichtung (TN2) ermöglicht, das Bezugspotential zur Eingangsklemme (BL) zu übertragen, wenn sich der dritte Transistor (TP3) in eingeschaltetem Zustand befindet.

14. Leseverstärker nach Anspruch 13, dadurch gekennzeichnet, daß die Bezugspotentialübertragungseinrichtung einen vierten Transistor (TN2) des zweiten Leitfähigkeitstyps umfaßt, wobei der vierte Transistor zeitweilig durch ein zweites Vorladesignal von außen eingeschaltet wird.

15. Leseverstärker nach Anspruch 11, dadurch gekennzeichnet, daß die Eingangsklemme (BL) an ein Ende eines Zellentransistors (N1) angeschlossen ist, dessen anderes Ende mit der Bezugspotentialversorgungsklemme (Vss) verbunden ist.

16. Leseverstärker nach Anspruch 11, dadurch gekennzeichnet, daß der Leseverstärker eine Änderung jeder Bitleitung einer programmierbaren Logikeinrichtung erfaßt und verstärkt.