DE60309470T2

DE60309470T2 - Selbstkalibrierendes aktivierungssignal für leseverstärker

Info

Publication number: DE60309470T2
Application number: DE60309470T
Authority: DE
Inventors: Ajay Fort Lee BHATIA; C. Michael Boston BRAGANZA; V. Shannon MORTON; Shashank Cambridge SHASTRY
Original assignee: Silicon Graphics Inc
Current assignee: Graphics Properties Holdings Inc
Priority date: 2002-06-26
Filing date: 2003-06-26
Publication date: 2007-09-06
Anticipated expiration: 2023-06-27
Also published as: US20040001364A1; JP2005531099A; TW200409136A; US6714464B2; EP1516341A1; KR100968632B1; DE60309470D1; EP1516341B1; WO2004003920A1; KR20050072057A

Description

HINTERGRUND
Die vorliegende Erfindung betrifft eine Speichervorrichtung und ein Verfahren zum dynamischen Einstellen der Strobesignale für die Leseverstärker einer Speichervorrichtung.
In Speichersystemen für Computer ist es wichtig, die zum Auslesen von Daten aus einem RAM erforderliche Zeit zu minimieren. Bei der Verwendung eines RAMs mit eigener Leseverstärker-Strobe-Zeitgebung wird bei den gegenwärtigen Verfahren eine konservative Zeitschätzung verwendet, die aus einer Schaltkreissimulation erhalten wird. Da es eine konservative Schätzung ist, ist das Timing langsamer als es idealerweise möglich wäre. Eine andere Vorgehensweise ist, die Leistungsfähigkeit des RAM zu messen und das Timing einmal mittels Schmelzelementen einzustellen. Bei dieser Vorgehensweise werden Prozeßvariationen berücksichtigt; nachdem das Timing einmal festgelegt ist, ist es jedoch nicht mehr möglich, es für das RAM-Array dynamisch in Reaktion auf Änderungen in der Spannung, der Temperatur oder im Rauschen anzupassen. Die Zeitgebung für die Strobesignale muß daher konservativ festgelegt werden, um solche Änderungen in der Spannung, der Temperatur und im Rauschen zu berücksichtigen. Was erforderlich ist, ist daher ein System und ein Verfahren zum Festlegen der Zeitgebung für die Strobesignale, bei der der Speicherzyklus so kurz wie möglich ist, während Anpassungen an den Prozeß, die Spannung, die Temperatur und das Rauschen möglich sind.
Die US-A-6185712 beschreibt eine integrierte Schaltung mit einer eingebauten Selbsttestlogik und einem nichtflüchtigen RAM zum Speichern der Testergebnisse. Während eines Selbsttests wird durch die eingebaute Selbsttestlogik an dem DRAM-Kern der integrierten Schaltung eine Bedingung angelegt, und als Folge davon gibt die eingebaute Selbsttestlogik ein Steuersignal an die Steuerlogik aus, das einen Steuerparameter wie die interne Spannung, das interne Timing und die Redundanz modifiziert. Zum Beispiel kann ein nominaler Test, den die eingebaute Selbsttestlogik mit einem nominalen Timing für den DRAM-Leseverstärker ausführt, zu dem erwarteten Ergebnis führen, woraufhin dann die eingebaute Selbsttestlogik das Steuersignal anhebt, um das Timing für den Leseverstärker zu verkürzen und einen schnelleren Zugriff zu ermöglichen. Dieser Test wird immer wieder durchgeführt, bis er fehlschlägt, wodurch angezeigt wird, daß das Limit für das Leseverstärker-Timing überschritten wurde. Das letzte Steuersignal vor dem Fehlschlagen des Tests wird im nichtflüchtigen RAM als der optimale Wert für den Chip gespeichert. Nach dem Festlegen und dem Speichern der Steuerparameter im nichtflüchtigen RAM veranlaßt ein Steuerschalter, daß beim Hochfahren der integrierten Schaltung das optimale Steuersignal aus dem nichtflüchtigen RAM ausgelesen wird.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine Speichervorrichtung wie im Patentanspruch 1 angegeben geschaffen.
Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Verfahren wie im Patentanspruch 9 angegeben geschaffen.
Eine Ausführungsform umfaßt eine Speichervorrichtung, bei der der Speicher ein RAM-Array ist, und ein Verfahren zum Selbstkalibrieren des Strobe-Timings der Leseverstärker des RAM-Arrays. Bei der Ausführungsform wird im Betrieb die Zeitgebung für zwei Leseverstärker, die dazu verwendet werden, die Bit-Leitungen des RAM-Arrays auszulesen, durch eine DLL-Schaltung (Delay-Locked-Loop-Schaltung, Schaltung mit feststehender Verzögerung) gesteuert. Die Zeitgebung für das Strobesignal des ersten Leseverstärkers wird verringert, bis der Leseverstärker ausfällt. Der zweite Leseverstärker hat bereits einen adäquaten zeitlichen Spielraum und wird dazu verwendet, die Bitleitungen des RAM tatsächlich auszulesen. Nachdem das Auslesen aus dem RAM mit dem ersten Leseverstärker fehlgeschlagen ist, verlängert die DLL-Schaltung das Strobe-Timing. Nachdem so der minimale Schwellenwert festgelegt wurde, liest der zweite Leseverstärker wegen des eingebauten zeitlichen Spielraums zwischen dem ersten und dem zweiten Verstärker immer die richtigen Daten aus. Bei dem System wird somit das Auslesetiming des RAM-Arrays konstant bei jedem Lesezyklus optimiert, auch wenn sich die minimale Zeit verändert.
KURZBESCHREIBUNG DER ZEICHNUNGEN
In den Zeichnungen, in denen die gleichen Bezugszeichen in den verschiedenen Ansichten die gleichen Komponenten bezeichnen, zeigen
1 eine Blockdarstellung der Komponenten der selbstkalibrierenden Leseverstärker-Strobe-Schaltung;
2 die Beziehung zwischen den Zeitgebersignalen;
3 eine Blockdarstellung auf der Systemebene mit einer genauen Darstellung der DLL-Schaltung; und
4 eine Ausführungsform einer Fehlererfassungsschaltung.
GENAUE BESCHREIBUNG
In der folgenden genauen Beschreibung erfolgt ein Bezug auf die beiliegenden Zeichnungen, die einen Teil davon bilden und in denen illustrativ beispielhafte Ausführungsformen gezeigt sind, wie die Erfindung ausgeführt werden kann. Dies ist so zu verstehen, daß auch andere Ausführungsformen verwendet werden können und daß strukturelle Änderungen erfolgen können, ohne vom Umfang der vorliegenden Erfindung abzuweichen.
Die 1 zeigt zwei Leseverstärker 110 und 120, die dazu verwendet werden, Daten aus den RAM-Bitleitungen 160 auszulesen. Eine Verzögerungsschaltung 130 erzeugt eine feste Differenz in der Zeitgebung für den ersten Leseverstärker 110 und der Zeitgebung für den zweiten Leseverstärker 120 in der Art, daß der erste Leseverstärker 110 früher aufgetastet wird als der zweite Leseverstärker 120. Eine Vergleichsschaltung oder ein Komparator 360 vergleicht die Datenwerte, die von den Leseverstärkern 110 und 120 ausgelesen werden. Eine Schaltung 150 mit feststehender Verzögerung (DLL-Schaltung) stellt die Zeitgebung für das Strobesignal 180 des ersten Leseverstärkers bezüglich eines Bezugstaktsignals 170 in Abhängigkeit vom Ausgangssignal der Verstärker 110 und 120 vor oder nach. In einer Ausführungsform setzt, wenn die Vergleichsschaltung 360 am Ausgang des frühen Verstärkers 110 keinen Fehler feststellt oder wenn die Ausgangssignale der beiden Verstärker 110 und 120 übereinstimmen, die DLL-Schaltung 150 das Zeitintervall zwischen dem Bezugstaktsignal 170 und dem Strobesignal 180 für den ersten Leseverstärker herab. Im vorliegenden Beispiel tritt eine Störung auf, wenn der Differential-Leseverstärker 110 zeitlich zu nahe am Übergang der Bitleitungen 160 aufgetastet wird. Dadurch wird verhindert, daß der Leseverstärker 110 das differentielle Bitleitungssignal auflöst, so daß er in einen metastabilen Zustand übergeht.
Wenn die Vergleichsschaltung 360 am Ausgang des frühen Verstärkers 110 einen Fehler feststellt oder die Ausgangssignale der beiden Verstärker 110 und 120 nicht übereinstimmen, ist das Auslesen fehlgeschlagen. Die DLL-Schaltung 150 hebt dann das Zeitintervall zwischen dem Bezugstaktsignal 170 und dem Strobesignal 180 für den ersten Leseverstärker an. Wenn das Auslesen fehlgeschlagen ist, wurde die minimale Strobe-Verzögerung gefunden. Aber auch wenn das Auslesen fehlschlägt, liest der späte Leseverstärker 120 wegen der zwischen den Leseverstärkern 110 und 120 hinzugefügten zeitlichen Differenz die richtigen Daten aus. In einer Ausführungsform wird die Verzögerungsschaltung 130 durch das Verbinden von zwei logischen Invertern in Reihe gebildet.
Die 2 ist ein Diagramm, das die zeitlichen Beziehungen zwischen den Signalen zeigt. Der Zeitpunkt für das Strobesignal des ersten Leseverstärkers 110 liegt um einen festen Verzögerungswert 210 oder die entsprechende zeitliche Differenz früher als der für das Strobesignal des zweiten Verstärkers 120. Die DLL-Schaltung 150 verkürzt oder verlängert das Intervall 220 zwischen dem Bezugstaktsignal und dem Strobesignal für den ersten Leseverstärker 110. Wenn sich der Zeitpunkt des Strobesignals für den ersten Leseverstärker an den Übergangszeitpunkt des Bitsignals annähert, wird das Ausgangssignal des ersten Leseverstärkers fehlerhaft, oder es stimmt nicht mehr mit dem Ausgangssignal des zweiten Leseverstärkers überein, und das Auslesen schlägt fehl. Die feste Verzögerung 210 muß lang genug sein, damit sichergestellt ist, daß die Daten vom zweiten Leseverstärker zuverlässig ausgelesen werden können, wenn das Auslesen am ersten Leseverstärker fehlschlägt.
Die 3 zeigt eine Ausführungsform einer erfindungsgemäßen Speichervorrichtung 300. In der Speichervorrichtung 300 überwacht die Vergleichsschaltung 360 die vom frühen Leseverstärker 110 und dem späten Leseverstärker 120 aus dem RAM-Array 330 ausgelesenen Daten und entweder verlangsamt, hält oder beschleunigt das Zeitintervall zwischen dem Bezugstaktsignal 170 und dem Strobesignal 180 für den ersten Leseverstärker. In dieser Ausführungsform werden Ausgangsleitungen für das Verlangsamen, Festhalten und Beschleunigen zum Verlangsamen, Halten oder Beschleunigen des Zählers eines Auf/Ab-Schieberegisters 350 verwendet. In diesem Beispiel umfaßt das Schieberegister 4 Bit. Das Auf/Ab-Schieberegister 350 verwendet den Multiplexer 390, eine von vier Zeiteinstellungen für den Bezugstakt des Zeitintervalls für das Strobesignal des ersten Leseverstärkers auszuwählen. In einer Ausführungsform werden die Zeiteinstellungen mittels einer Verzögerungsleitung 340 aus Einheits-Verzögerungsschaltungen ausgeführt. Zum Beispiel können, ohne darauf beschränkt zu sein, die Einheits-Verzögerungsschaltungen aus zwei Einheitsgatterverzögerungen in jeweils zwei logischen Invertern aufgebaut sein. Dadurch ist eine Einstellung des Zeitintervalls in Inkrementen von 50 bis 60 Pikosekunden möglich.
In diesem Beispiel ist das Auf/Ab-Schieberegister 350 anfänglich so eingestellt, daß das längste Zeitintervall gewählt wird. Das Ausgangssignal des frühen Leseverstärkers 110 ist fehlerfrei, und die von den Leseverstärkern 110 und 120 ausgelesenen Daten stimmen überein. Das Auf/Ab-Schieberegister 350 verringert das Zeitintervall allmählich mit jedem Lesezyklus, bis das Ausgangssignal des frühen Leseverstärkers 110 fehlerhaft ist oder das Ausgangssignal des frühen Leseverstärkers 110 nicht mehr mit dem Ausgangssignal des späten Leseverstärkers 120 übereinstimmt und das Auslesen fehlschlägt. Es wird dann das Ausgangssignal des späten Leseverstärkers 120 verwendet, um die Daten zu bestimmen.
Wenn während des RAM-Lesezyklusses keine Spalte ausgewählt wird, wird der frühe Leseverstärker nicht freigegeben, und das Ausgangssignal des Schieberegisters wird konstant gehalten.
Wenn das Auslesen fehlschlägt, erhöht das Auf/Ab-Schieberegister 350 das Zeitintervall für den nächsten Lesezyklus und die folgenden Lesezyklen, bis das Ausgangssignal des frühen Leseverstärkers 110 fehlerfrei ist und die von den Leseverstärkern 110 und 120 ausgelesenen Daten übereinstimmen. An dieser Stelle beginnt das Auf/Ab-Schieberegister 350 erneut, das Zeitintervall zu verringern. Bei diesem Beispiel steuert sich die Speichervorrichtung 300 somit selbst, um die minimale Strobe-Verzögerung zu erreichen. Die Einstellung erfolgt kontinuierlich und dynamisch.
In einer anderen Ausführungsform nimmt die Vergleichsschaltung 360 die Ausgangssignale der Leseverstärker 110 und 120 in vorgegebenen Intervallen auf. In einer solchen Ausführungsform wird die Strobe-Verzögerung nur in diesen vorgegebenen Intervallen eingestellt.
In einem anderen Beispiel wird anstelle des 4-Bit-Auf/Ab-Schieberegister 350 zur Auswahl einer der vier Zeiteinstellungen ein 2-Bit-Zähler verwendet. Der Umfang der Zeiteinstellung kann leicht durch Erhöhen oder Verringern der Größe des Zählers oder Schieberegisters verändert werden. Zum Beispiel kann, ohne darauf beschränkt zu sein, ein 8-Bit-Auf/Ab-Schieberegister oder ein 3-Bit-Zähler verwendet werden, um eine von acht Zeiteinstellungen auszuwählen.
Die 4 zeigt eine Ausführungsform einer Vergleichsschaltung 360, die bei der Speichervorrichtung 300 der 3 verwendet werden kann. In der gezeigten Ausführungsform sind die Bitleitungen 160 mit dem frühen Differential-Leseverstärker 110 verbunden.
Die Ausgänge des frühen Leseverstärkers 110 sind mit den Eingängen der Fehlererfassungsschaltung 440 verbunden. Wenn der Zeitpunkt für das Strobesignal 180 des frühen Leseverstärkers sich dem Zeitpunkt des Übergangs auf den Bitleitungen 160 annähert, beginnen beide Ausgänge des frühen Leseverstärkers auf den hohen Pegel zu gehen, anstatt ein Differential-Ausgangssignal zu bilden. Die Folge ist ein Fehler, oder verkümmerter Impuls, am Ausgang des Leseverstärkers. Beim Auftreten eines Fehlers wird das Langsamer-Signal 410 aktiv, das das Zeitintervall zwischen dem Bezugstaktsignal 170 und dem Strobesignal 180 für den frühen Leseverstärker verlängert.
Gleichermaßen wird, wenn die beiden Ausgangssignale der beiden Leseverstärker übereinstimmen und keine Fehler festgestellt werden, das Schneller-Signal 420 aktiv, das das Zeitintervall zwischen dem Bezugstaktsignal 170 und dem Strobesignal 180 für den frühen Leseverstärker verkürzt. Wenn die Bitleitungen 160 nicht angewählt sind, sind die Ausgänge der beiden Leseverstärker inaktiv, und das Haltesignal 430 ist aktiv, das das Zeitintervall zwischen dem Bezugstaktsignal 170 und dem Strobesignal 180 für den frühen Leseverstärker auf dem gleichen Wert hält wie im vorherigen RAM-Lesezyklus.
Es wurden hier bestimmte Beispiele gezeigt und beschrieben. Dem Fachmann ist jedoch klar, daß das gezeigte Beispiel durch jede Anordnung ersetzt werden kann, mit der der gleiche Zweck erreicht werden soll. Mit der Anmeldung soll jede Adaption und Variation abgedeckt werden, die unter die folgenden Patentansprüche fällt.

Claims

Speichervorrichtung mit einem ersten und einem zweiten Leseverstärker (110 und 120), die mit den Bitleitungen eines Speichers verbunden sind, und mit einem Tastsystem, wobei jeder Leseverstärker einen Tastsignaleingang und einen Datenausgang aufweist und der zweite Leseverstärker (120) so angeordnet ist, daß er mit einer festen Verzögerung nach dem ersten Leseverstärker (110) getastet wird, und wobei das Tastsystem umfaßt eine Vergleichsschaltung (360), die mit den Datenausgängen des ersten und des zweiten Leseverstärkers (110 und 120) verbunden ist und die die Daten am Datenausgang des zweiten Leseverstärkers (120) mit den Daten am Datenausgang des ersten Leseverstärkers (110) vergleicht; und eine Verzögerungsschaltung (150) mit einer bestimmten Verzögerung, die mit dem Ausgang der Vergleichsschaltung (360) und dem Tastsignaleingang des ersten Leseverstärkers (110) verbunden ist und die so angeordnet ist, daß sie die zeitliche Lage des Tastsignals für den ersten Leseverstärker anhand eines Bezugstaktsignals (170) einstellt, wenn die Daten am Datenausgang des ersten Leseverstärkers (110) von den Daten am Datenausgang des zweiten Leseverstärkers (120) abweichen.
Speichervorrichtung nach Anspruch 1, wobei der Speicher ein RAM-Array ist.
Speichervorrichtung nach Anspruch 1 oder 2, wobei die Vergleichsschaltung (360) eine mit den Ausgängen des ersten und des zweiten Leseverstärkers (110 und 120) verbundene Fehlererfassungsschaltung aufweist.
Speichervorrichtung nach Anspruch 3, wobei die Fehlererfassungsschaltung einen ersten, einen zweiten und einen dritten Fehlererfassungsausgang zur Steuerung eines mit einem Multiplexer (390) verbundenen Auf/Ab-Schieberegisters (350) aufweist, wobei der Multiplexer einen Ausgang zum Einstellen der zeitlichen Lage des Tastsignals für den ersten Leseverstärker aufweist.
Speichervorrichtung nach Anspruch 3, wobei die Verzögerungsschaltung mit bestimmter Verzögerung ein Auf/Ab-Schieberegister mit einem Schieberegisterausgang sowie mit ersten, zweiten und dritten Schieberegistereingängen, die mit den entsprechenden Ausgängen der Fehlererfassungsschaltung verbunden sind; eine Verzögerungskette (340) aus einer Kaskade von Verzögerungsgliedern mit einem mit einem Bezugstaktsignal getakteten Verzögerungsketteneingang und einem Verzögerungskettenausgang; sowie einen Multiplexer (390) umfaßt, der mit dem Schieberegisterausgang und dem Verzögerungskettenausgang verbunden ist, um die Verzögerung für die zeitliche Lage des Tastsignals für den ersten Leseverstärker durch die Ausgangssignale der Fehlererfassungsschaltung zu steuern.
Speichervorrichtung nach Anspruch 3, wobei die Fehlererfassungsschaltung einen Fehlererfassungs-Nacheilausgang aufweist, der die zeitliche Lage der Tastsignale für den Leseverstärker so steuert, daß sie dem Bezugstaktsignal nacheilen, wenn die Fehlererfassungsschaltung einen Fehler im Ausgangssignal des ersten Leseverstärkers (110) erfaßt oder der zweite Leseverstärker (120) andere Daten als der erste Leseverstärker (110) ausliest.
Speichervorrichtung nach Anspruch 3 oder 6, wobei die Fehlererfassungsschaltung einen Fehlererfassungs-Voreilausgang aufweist, der die zeitliche Lage der Tastsignale für den Leseverstärker so steuert, daß sie dem Bezugstaktsignal voreilen, wenn die Fehlererfassungsschaltung keinen Fehler im Ausgangssignal des ersten Leseverstärkers erfaßt oder der zweite Leseverstärker die gleichen Daten wie der erste Leseverstärker ausliest.
Speichervorrichtung nach Anspruch 3, 6 oder 7, wobei die Fehlererfassungsschaltung einen Fehlererfassungs-Halteausgang aufweist, der die zeitliche Lage der Tastsignale für den Leseverstärker so steuert, daß sie bezüglich des Bezugstaktsignals beibehalten wird, wenn die Bitleitungen der Speichervorrichtung während eines Lesezyklus nicht ausgewählt werden.
Verfahren zum dynamischen Einstellen der Tastsignale für die Leseverstärker einer Speichervorrichtung mit einem ersten und einem zweiten Leseverstärker (110 und 120), wobei der erste Leseverstärker (110) mit einem Tastsignal für den ersten Leseverstärker angesteuert wird; das Tastsignal für den ersten Leseverstärker verzögert wird; der zweite Leseverstärker (120) mit dem verzögerten Tastsignal für den ersten Leseverstärker angesteuert wird; die Ausgangssignale des ersten und des zweiten Leseverstärkers (110 und 120) verglichen werden; und die zeitliche Lage des Tastsignals für den ersten Leseverstärker bezüglich eines Bezugstaktes eingestellt wird, wenn die Ausgangsignale des ersten und des zweiten Leseverstärkers (110 und 120) nicht übereinstimmen.