TW200409136A - Self-calibrating sense amplifier strobe - Google Patents

Description

Y3b 玖、發明說明： 【發明所屬之技術領域】 此文件係有關於記憶體技術，並且尤其是有關於一種 用以校準感測放大器之致能(或是選通)信號的系統及方法 〇 【先前技術】 “ t電腦記憶體系統中，最小化從_讀取資料所需的 ’疋重要的。當使周-種具有内建的讀取放大器選通時 2 RAM陣列時’目前的方法係利用從電路模擬所獲得之 保守的時序估計。既然它是保守的估計，目此該時序是比 里心上可以利用的時序要慢。另—種方法是量^ _效能 =且利用料來設定該時序—次。此種方式係解決製程的 變=，但是一旦該時序被設定後，該RM陣列便沒有能力 二U也改變其時序成為響應在電壓、溫度或是雜訊上的變 動^而者。因此’該選通時序必須被保守地設定以考量到 電壓、溫度以及雜訊上的變化。所需的是一種用以設定選 通日守序的系統及方法，其係在適應於製程、電壓、溫度以 及雜訊上的變化時，儘可能多地縮短記憶體週期。 【發明内容】 此文件係論述一種用於陣列的感測放大器之選通 日守序的自校準之系統及方法。在一個方法範例中，被用來 5買取RAM陣列的位元線之兩個感測放大器的時序係藉由一 個延遲鎖定迴路電路（DLL)加以控制。第一感測放大器的選 通之時序係被縮短直到該感測放大器失效為止。然而，第 200409136 二感測放大器係具有足夠的時序邊限，並且被用來實際地 讀取RAM的位^線。—旦以第—感測放大器㈣ram失效 後:該DLL係加長選通時序。一旦最小的臨界值被設定後 ，第二感測放大器將一直會讀取到正確的資料，這是因為 在第一與第二放大器之間内建的時序邊限之緣故。因此， 該系統在每個讀取週期不斷地最佳化RAM陣列的讀取時序 ’甚至是該最短的時間會變化也是如此。 在圖式中，相同的圖號係指各個圖之間相似的組件。 【實施方式】 在以下的詳細說明中係參考到所附的圖式，該圖式係 構成說日月的一部份，並且其中係藉由實例來展示本發明可 被實施之特定的實施例。將瞭解到的是其它的實施例也可 以被利用，並且可以在不脫離本發明的範疇下完成結構上 的改變。 第1圖係展示被用來從RAM位元線16〇讀取資料的兩 個感測放大器110及12〇。延遲電路13〇係在該第一感測 放大器110以及該第二感測放大器12〇之間產生一個固定 的時序邊限，使得該第一感測放大器11〇比第二感測放大 器120較早被選通。一個比較電路（或是比較器）36〇係比 較藉由感測放大器丨丨〇及丨2〇所讀取的資料值。一個延遲 鎖定迴路（DLL)電路150係依據放大器11〇及12〇的輸出來 相對於一個參考時脈信號17〇調早或是調晚第一感測放大 益的選通信號180的時序。在一個實施例中，若在早的 (early)放大器11〇之輸出處未被該比較電路36〇偵測出脈 200409136 衝雜訊（glitch)、或是兩個放大器no及120的輪出相符 時，該DLL 150係縮減在參考時脈信號170以及第_感測 放大器的選通信號18 0之間的時間間隔。在本範例中，卷 差動感測放大器11 0的選通太靠近位元線1 β 〇的轉變時將 會發生脈衝雜訊。此係阻礙感測放大器丨丨0解析差動位元 線信號，而造成其進入一種暫穩的（meta—stable)狀態。 若在早的放大器11 〇之輸出處被該比較電路36〇偵測 出脈衝雜訊、或是該兩個放大器i丨〇及丨20的輸出並不相 符時，該讀取係已經失效。於是，DLL丨50係增加在參考 時脈信號170以及第一感測放大器的選通信號丨8〇之間的 時間間隔。一旦該讀取失效，最小的選通延遲便已經找到 。即使該讀取失效，該晚的感測放大器丨2〇仍然讀取到正 確的資料，這是因為時序邊限130被加在感測放大器ιι〇 及120之間的緣故。在一個實施例中，延遲13〇係藉由串 聯連接兩個邏輯反相器所形成的。 第2圖是展示該些信號的關係之時序圖。第一感測放 大器11 0 大器110的選通之時序係早於第二放大器 120的選通一段

200409136 測放大器加以讀取。 第3圖係展示根據本發明的記憶體元件3〇〇之一個實 施例。在記憶體元件300中，比較電路360係監視藉由早 的感測放大器110以及晚的感測放大器丨2〇從RAM陣列 33G所讀取的資料’並且減緩、保持或是加速在參考時脈 信號170以及第一感測放大器的選通信號丨8〇之間的時間 間隔。在此實施例中，輸出線的減緩、保持或是加速係被 用來增加、保持或是減少上/下移位暫存器35〇的計數。在 此例子中，該移位暫存器係由4個位元所構成。該上/下 移位暫存器3 5 0係使用多工器3 9 0來選擇四種時序設定中 的一種，用於該時脈參考至第一感測放大器的選通信號之 時序間隔。在一個實施例中，該些時序設定是用一條由單 位延遲電路所組成的延遲線34〇來做成的。藉由舉例（但非 限制性的），該些單位延遲電路可被實現為來自兩個邏輯 反相器之兩個單位閘延遲。此係容許時序間隔有至⑽ 微微秒（picosecond)的增加量之調整。 在此例子中，上/下移位暫存器350最初被設定來選擇 最長的時間間隔。該早的感測放大器11G的輸出是無脈衝 雜訊的，並且藉由感測放大器110及120所讀取的資料係 相符。該上/下移位暫存器35。在每個讀取週期逐漸二縮 減該時間間隔’直到該早的感測放大器、110的輪出產生脈 衝雜訊、或是該早的感測放大器i 1G的輸出並不相符於％ 晚的感測放大器120的輸出並且該讀取失效為止。' j 〇 該晚的感測放大器120的輸出被用來決定資料為何於疋， 2UU4UyiJ0 若該行並未在RAM讀取週 感測放大器並未被M ’ 1被k擇時’該早的 固定。 破致"，並且該移位暫存㈣輸出被保持 若讀取失效，則該上/下移位 隔給下-個讀取週期以及後h 子。° 330係增加時間間 測放大器1!〇的:::讀取週期，直到該早的感 器"。及12。所:衝雜訊的，並且藉由感測放大 及12°所項取的資料係相符為止。在此時點…丁 移位暫存q ς η $ riE BS U 上/下 中，计m 減少時間間隔。因此，在此例子 中3己隐體凡件300係自我調整以逼近一 遲。此種調整是持續且動態的。 、、、通延 在另一個實施例中，該比較電路360係運作以在預先 實\:隔處取樣感測放大器11…的輸出。在此一 =例中，該選通延遲只有在這些預先設定的間隔處才被 另一個例子中’一個2位元的計數器係被使用來取 代4位元的上/下移位暫存器35〇，以選擇四種時序設定甲 I:種Γ夺ί設定的數量可以藉由增大或是減小計數器或 疋立存态的大小而輕易地加以改變。藉由舉例（但非 限制I·生的）’ 一個8位元的上/下移位暫存器或是一個3位 凡的計數器可以被用來選擇八種時序設定中的—種。 第4圖係展示可以被使用在第3圖的記憶體元件· 中之比較電路360的一個實施例。在所展示的實施例中， 位元線Ι6(Μ系被叙接至該差動早的感測放以η〇。該早 的感測放大器110的輸出係被耦接至脈衝雜訊偵測電路 200409136 44。的輸入。當該早感測放大器的選通錢i8〇之時間靠 近位元錢160的轉變時間時，該早的感測放大器的輸出 都會開始轉變為高0 ’而不是表現出一個差動輸出。此係 在該感測放大器的輸出產生__個脈衝雜訊或是矮（咖）脈 衝。當脈衝雜訊發生時，該變慢（shiftd〇wn)信號41〇係變 為有㈣’此係加長該時脈參考信號m相對於該早的感 測放大器的選通18 0之時序間隔。 類似地虽兩個感測放大器的輸出相符並且沒有脈衝 雜訊被债測出時，該加速（shiftup)信號42G係變為有效的 ，此係縮短該時脈參考信號17G相對於該早的感測放大写 的選通180之時間間隔。最後，若該些位元線16〇未被選 擇時，該兩個感測放大器的輸出是閒置的，並且該保持 (stay)信號430係變為有效的，此係維持與先前的ram讀 取週期相同的時脈參考信號17〇相料該早的感測放大器 的選通180之時序間隔。 儘官特定的範例在此已經被說明與描述，在此領域中 具有一般知識者將會體認到任何被計劃來達成相同目的之 配置都可以用來取代所展示之特定的範例。本申請案係欲 涵蓋本發明之任何的修改或是變動。因此，本發明係欲僅 由申請專利範圍及其均等項所限制。 【圖式簡單說明】 (一）圖式部分 第1圖係展示自校準的感測放大器之選通電路的組件 之方塊圖。 12 200409136 第2圖係展示時序信號的關係。 第3圖係展示DLL的詳細描繪之系統層級的方塊圖。 第4圖係展示脈衝雜訊（glitch)偵測電路的—個實 叫。 (二）元件代表符號 11 〇第一感測放大器（早的感測放大器） 1 2 0第二感測放大器（晚的感測放大器） 130延遲電路

150延遲鎖定迴路（dll)電路 1 6 0位元線 1 7 0參考時脈信號 180第一感測放大器的選通信號 210固定的延遲 220間隔 300記憶體元件 3 3 0 R A Μ陣列

340延遲線 350上/下移位暫存器 3 6 0比較電路（比較器） 390多工器 440脈衝雜訊偵測電路 13

Claims (1)

1. 200409136 拾、申請專利範圍： 1 · 一種感測放大器之選通系統，其係包括： 一個第一感測放大器以及一個第二感測放大器，其係 耦接至個記憶體元件的位元線，其中每個感測放大器係 包含一個選通輸入以及一個資料輸出； 一個比較電路，其係耦接至該第一以及第二感測放大 态的貝料輪出，其中該比較電路係比較在該第二感測放大

   裔的貝料輸出上之資料與在該第一感測放大器的資料輸出 上之資料；以及 個延遲鎖定迴路（DLL)電路，其係耦接至該比較電路 的輸出以及$第—感测放大器的選通輸人，其中若在該第 測：大器的資料輸出上之資料不同於在該第二感測放 大二的胃料輸$上d料時’該延遲鎖定迴路電路係相對 於士個多考犄脈化號來調整該第一感測放大器的選通信號 之時序。 u

   2·如申請專利範圍第i 是一個RAM陣列。 3·如申請專利範圍第工 包含： 項之系統，其中該記憶體元件 項之系統，其中該比較電路係 一個脈衝雜訊偵測電 感測放大器的輸出，其中 第一脈衝雜訊偵測輸出、 一個第三脈衝雜訊偵測輪 4 ·如申請專利範圍第 路，其係耦接至該第一以及第二 該脈衝雜訊偵測電路係包含一個 一個第二脈衝雜訊偵測輸出以及 出。 3項之系統，其中該脈衝雜訊偵 14 200409136 測係經由該上/下移位暫存器的輸出以及該多工器的輸出 來調整該些感測放大器的選通之時序。 =5.如申請專利範圍第"員之系統，其中該DU係包含 以及Γ:上/下移位暫存器，其係包括一個移位暫存器輸出 ^接至該脈衝雜訊偵測電路的輸出之-個第-移位暫 存為輸入、第二移位暫存器輸入以及第三移位暫存器輸入 y 、士 _包括串接的延遲之延遲時序鏈，其係包含一個延 遲日:序鏈輸人m目延料⑽輸出，以該時序鍵輸 入係藉由一個參考時脈信號所提供時脈；以及 器其係搞接至該移位暫存器輸出以及兮证 遲時序鏈輸出。 、 * 6·如申請專利範圍帛1項之系統，其更包含一個具有 第「脈衝雜訊偵測輪出的脈衝雜訊偵測電路，丨中該第一 脈衝雜δΤΙ偵測輪出係被配置以在該第-感測放大器輸出是 一個脈衝雜却、+ θ : 或疋該第二感測放大器感測到不同於該第 忍、J欠大杰的賁料時，調整該些感測放大器的選通時序 慢於該參考時脈信號。 7·如申晴專利範圍第1項之系統，其更包含一個具有 弟 '一脈衝雜訊彳自 1貝剛輸出的脈衝雜訊偵測電路，其中該第二 脈衝雜訊偵測於山 輸出係被配置以在該第一感測放大器輸出並 未產生脈衝雜却 11L Λ或是該第二感測放大器感測到與該第一 感測放大器相π 1的資料時，調整該些感測放大器的選通時 15 200409136 序早於該參考時脈信號。 ^ 8·如申請專利範圍第1項之系統，其更包含一個具有 第-脈衝雜汛偵測輸出的脈衝雜訊偵測電路，其中該第三 脈衝雜訊偵測輸出係被配置以在該RAM陣列的位元線於— 個RAM 5買取週期之期間未被選取時，保持該些感測放大器 的選通相對於該參考時脈信號之時序。 9.種用於動態地調整感測放大器的選通信號之方法 二其係在一個具有第一感測放大器以及第二感測放大器的 記憶體元件中，其中每個感測放大器係包含一個輸出，該 方法係包括： 以m則放大器的選通來驅動該第—感測放大 為， 延遲該第一感測放大器的選通； 以該延遲後的第一感測放大器的選通來驅動該第二感 測放大器； 〜 比較每個感測放大器的輪出；並且 若該等輸出並不相符時，相關於一個參考時脈來調整 該第一感測放大器的選通之時序。 拾壹、圖式： 如次頁 16